特許 7668799 通信信号のチャネル帯域幅を管理するためのシステムおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-04-17

(45)【発行日】2025-04-25

(54)【発明の名称】通信信号のチャネル帯域幅を管理するためのシステムおよび方法

(51)【国際特許分類】

   H04L 27/26 20060101AFI20250418BHJP

【ＦＩ】

H04L27/26 300

【請求項の数】 49

(21)【出願番号】P 2022535769

(86)(22)【出願日】2020-12-16

(65)【公表番号】

(43)【公表日】2023-02-17

(86)【国際出願番号】 US2020065358

(87)【国際公開番号】W WO2021127010

(87)【国際公開日】2021-06-24

【審査請求日】2023-12-08

(31)【優先権主張番号】62/948,599

(32)【優先日】2019-12-16

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】519008175

【氏名又は名称】クラトス インテグラル ホールディングス，エルエルシー

(74)【代理人】

【識別番号】100114775

【弁理士】

【氏名又は名称】高岡 亮一

(74)【代理人】

【識別番号】100121511

【弁理士】

【氏名又は名称】小田 直

(74)【代理人】

【識別番号】100202751

【弁理士】

【氏名又は名称】岩堀 明代

(74)【代理人】

【識別番号】100208580

【弁理士】

【氏名又は名称】三好 玲奈

(74)【代理人】

【識別番号】100191086

【弁理士】

【氏名又は名称】高橋 香元

(72)【発明者】

【氏名】キング，ブランドン，グレゴリー

(72)【発明者】

【氏名】ジャリエル，ジェフリー デイビッド

(72)【発明者】

【氏名】ストルテンバーグ，マシュー ジェームス

(72)【発明者】

【氏名】サットン，ダニエル ジョセフ

【審査官】北村 智彦

(56)【参考文献】

【文献】米国特許第０９１４８３２７（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１８／０２４８６７６（ＵＳ，Ａ１）

【文献】米国特許第０６７８１９６８（ＵＳ，Ｂ１）

【文献】米国特許第０８９５８５１０（ＵＳ，Ｂ１）

【文献】特表２００２－５２５９５６（ＪＰ，Ａ）

【文献】特開２０００－２５２９３７（ＪＰ，Ａ）

【文献】Simon Faulkner et al.，A reconfigurable wideband streaming channeliser for RF sensing applications: A multiple GPU-based implementation[online]，2017 11th International Conference on Signal Processing and Communication Systems (ICSPCS)，2018年01月29日，[検索日2024.07.26],インターネット＜URL:https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8270487＞

【文献】Simon Faulkner et al.，GPU Synthesis of RF Channeliser Outputs for a Variable Bandwidth Microwave Digital Receiver[online]，2018 12th International Conference on Signal Processing and Communication Systems (ICSPCS)，2019年02月03日，[検索日2024.07.26],インターネット＜URL:https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8631751＞

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ２７／２６

ＩＥＥＥ Ｘｐｌｏｒｅ

３ＧＰＰ ＴＳＧ ＲＡＮ ＷＧ１－４

ＳＡ ＷＧ１－４

ＣＴ ＷＧ１，４

(57)【特許請求の範囲】

【請求項1】

１つ以上のダウンリンク信号のチャネル帯域幅を管理するための方法であって、前記方法が、
１つ以上のアンテナフィードから前記１つ以上のダウンリンク信号を受信することであって、前記１つ以上のダウンリンク信号が第１の帯域幅を有することと、
１つ以上のプロセッサ内の第１の１つ以上の処理ブロックにおいて、前記１つ以上のダウンリンク信号の第１の部分に対して第１のチャネライザ動作を実行することであって、前記第１のチャネライザ動作が第１の複数のチャネルを作成し、前記第１の複数のチャネルの各々が、前記第１の帯域幅よりも小さい帯域幅を有することと、
前記第１の１つ以上の処理ブロックと並列の、前記１つ以上のプロセッサ内の第２の１つ以上の処理ブロックにおいて、前記１つ以上のダウンリンク信号の第２の部分に対して第２のチャネライザ動作を実行することであって、前記第２のチャネライザ動作が第２の複数のチャネルを作成し、前記第２の複数のチャネルの各々が、前記第１の帯域幅よりも小さい帯域幅を有することと、
前記１つ以上のプロセッサ内の第３の１つ以上の処理ブロックにおいて、前記第１の複数のチャネルのサブセットと前記第２の複数のチャネルのサブセットとを結合チャネルに結合するコンバイナ動作を実行することであって、前記結合チャネルが、前記第１の帯域幅よりも小さい第２の帯域幅を有することと、
前記結合チャネルをネットワークに出力することと、
を含み、
前記第３の１つ以上の処理ブロックのうちの第１の１つ以上のものが、ドップラー補償に必要とされる位相調整を作成するように構成され、前記第３の１つ以上の処理ブロックのうちの第２の１つ以上のものが、前記第１の複数のチャネルおよび前記第２の複数のチャネルに前記位相調整を実行するための中央処理装置（ＣＰＵ）集約的な計算を実行するように構成される、方法。

【請求項2】

前記第１の１つ以上の処理ブロックが、第１の１つ以上の中央処理装置（ＣＰＵ）コアを含み、前記第２の１つ以上の処理ブロックが、第２の１つ以上のＣＰＵコアを含む、請求項１に記載の方法。

【請求項3】

前記１つ以上のプロセッサが、複数のプロセッサを含み、前記第１の１つ以上の処理ブロックが、前記複数のプロセッサのうちの第１のプロセッサに含まれ、前記第２の１つ以上の処理ブロックが、前記複数のプロセッサのうちの第２のプロセッサに含まれる、請求項１または２に記載の方法。

【請求項4】

前記１つ以上のプロセッサが、前記第１の１つ以上の処理ブロックおよび前記第２の１つ以上の処理ブロックを含む単一のプロセッサを含む、請求項１または２に記載の方法。

【請求項5】

前記第３の１つ以上の処理ブロックのうちの少なくとも１つが、（ｉ）前記１つ以上の第１の処理ブロック、および（ｉｉ）前記１つ以上の第２の処理ブロックのうちの１つ以上の一部として含まれる、請求項１～４のいずれか一項に記載の方法。

【請求項6】

前記第３の１つ以上の処理ブロックは、前記第１の１つ以上の処理ブロック、および前記第２の１つ以上の処理ブロックとは別個である、請求項１～４のいずれか一項に記載の方法。

【請求項7】

前記第１のチャネライザ動作が、
入力チャネルからサンプルを取り込むことであって、前記サンプルが、前記１つ以上のダウンリンク信号の第１の部分に含まれる第１のデータパケットとして受信されることと、
前記サンプルにマルチパスフィルタを適用することと、
フィルタリングされたサンプルに対してマルチポイント循環バッファを実行することと、
前記サンプルにマルチポイント逆高速フーリエ変換を適用することに基づいて、前記サンプルを複数のチャネルに分離することと、
を含む第１の複数の機能を含む、請求項１～６のいずれか一項に記載の方法。

【請求項8】

前記第１の１つ以上の処理ブロックが、第１の複数の処理ブロックを含み、前記第１のチャネライザ動作を実行することが、前記第１の複数の機能を前記第１の複数の処理ブロックの間で分散させ、分散された第１の複数の機能を並列に実行することを含む、請求項７に記載の方法。

【請求項9】

前記第２のチャネライザ動作が、
入力チャネルからサンプルを取り込むことであって、前記サンプルが、前記１つ以上のダウンリンク信号の第２の部分に含まれる第２のデータパケットとして受信される、取り込むことと、
前記サンプルにマルチパスフィルタを適用することと、
フィルタリングされたサンプルに対してマルチポイント循環バッファを実行することと、
前記サンプルにマルチポイント逆高速フーリエ変換を適用することに基づいて、前記サンプルを複数のチャネルに分離することと、
を含む第２の複数の機能を含む、請求項７に記載の方法。

【請求項10】

前記第２の１つ以上の処理ブロックが、第２の複数の処理ブロックを含み、前記第２のチャネライザ動作を実行することが、前記第２の複数の機能を前記第２の複数の処理ブロックの間で分散させ、分散された第２の複数の機能を並列に実行することを含む、請求項９に記載の方法。

【請求項11】

前記第２の複数の機能のうちの１つ以上は、前記第１の１つ以上の処理ブロックにおいて実行される、前記第１の複数の機能のうちの１つ以上と並列に、前記第２の１つ以上の処理ブロックにおいて実行される、請求項１０に記載の方法。

【請求項12】

前記コンバイナ動作が、スペクトル帯域幅を複数の入力チャネルから前記結合チャネルに集約することを含み、前記複数の入力チャネルが、前記第１の複数のチャネルのサブセットと、前記第２の複数のチャネルのサブセットとを含む、請求項１～９のいずれか一項に記載の方法。

【請求項13】

前記コンバイナ動作が、
前記第１の複数のチャネルのサブセットおよび前記第２の複数のチャネルのサブセットからのサンプルを複数の入力チャネルとして取り込むことであって、前記サンプルが、前記第１の複数のチャネルのサブセットおよび前記第２の複数のチャネルのサブセットに含まれるデータパケットとして受信されることと、
前記複数のチャネルの各々のサンプルにマルチポイント逆高速フーリエ変換を適用することと、
前記サンプルに対するマルチポイント逆高速フーリエ変換の適用に基づいて、前記複数のチャネルの各々に対してマルチポイント循環バッファを実行することと、
マルチパスフィルタおよび加算器を適用することに基づいて、前記サンプルを前記結合チャネルに結合することと、
を含む第３の複数の機能を含む、請求項１～１０のいずれか一項に記載の方法。

【請求項14】

前記第３の１つ以上の処理ブロックが、第３の複数の処理ブロックを含み、前記コンバイナ動作を実行することが、前記第３の複数の機能を前記第３の複数の処理ブロックの間で分散させ、分散された第３の複数の機能を並列に実行することを含む、請求項１３に記載の方法。

【請求項15】

前記第３の１つ以上の処理ブロックが、第３の複数の処理ブロックを含み、前記第３の複数の機能のうちの少なくとも２つが、前記第３の複数の処理ブロックのうちの個々の処理ブロックによって並列に実行される、請求項１４に記載の方法。

【請求項16】

前記第３の１つ以上の処理ブロックと並列の、前記１つ以上のプロセッサ内の第４の１つ以上の処理ブロックにおいて、前記第１の複数のチャネルの別のサブセットおよび前記第２の複数のチャネルの別のサブセットに対して第２のコンバイナ動作を実行することをさらに含む、請求項１３に記載の方法。

【請求項17】

１つ以上のプロセッサにおいて、デジタルビットストリームを複数のデータパケットに分割することであって、前記複数のデータパケットのうちのデータパケットの各々が、隣接するパケットからのデータの重複を含むこと
をさらに含む、請求項１に記載の方法。

【請求項18】

前記隣接するパケットは、前記パケットの長さの１％だけ時間が重複する、請求項１７に記載の方法。

【請求項19】

前記複数のデータパケットは、様々な長さを有する、請求項１７または１８に記載の方法。

【請求項20】

前記１つ以上のプロセッサが、１つ以上の汎用中央処理装置（ＣＰＵ）である、請求項１～１９のいずれか一項に記載の方法。

【請求項21】

前記１つ以上のプロセッサが、高スループットを達成するために、単一命令複数データ（ＳＩＭＤ）技法を使用する、請求項１～２０のいずれか一項に記載の方法。

【請求項22】

１つ以上のダウンリンク信号のチャネル帯域幅を管理するための方法であって、前記方法が、
１つ以上のアンテナフィードから前記１つ以上のダウンリンク信号を受信することであって、前記１つ以上のダウンリンク信号が第１の帯域幅を有することと、
１つ以上のプロセッサ内の第１の１つ以上の処理ブロックにおいて、
前記１つ以上のダウンリンク信号の第１の部分に対して第１のチャネライザ動作を実行することであって、前記第１のチャネライザ動作が第１の複数のチャネルを作成し、前記第１の複数のチャネルの各々が、前記第１の帯域幅よりも小さい帯域幅を有することと、
前記第１の１つ以上の処理ブロックと並列の、前記１つ以上のプロセッサ内の第２の１つ以上の処理ブロックにおいて、
前記１つ以上のダウンリンク信号の第２の部分に対して第２のチャネライザ動作を実行することであって、前記第２のチャネライザ動作が第２の複数のチャネルを作成し、前記第２の複数のチャネルの各々が、前記第１の帯域幅よりも小さい帯域幅を有することと、
前記第１の複数のチャネルおよび前記第２の複数のチャネルをネットワークに出力することと、
を含み、
前記第１の１つ以上の処理ブロックが、ドップラー補償に必要とされる位相調整を作成するように構成され、前記第２の１つ以上の処理ブロックが、前記第１の複数のチャネルおよび前記第２の複数のチャネルに前記位相調整を実行するための中央処理装置（ＣＰＵ）集約的な計算を実行するように構成される、方法。

【請求項23】

前記第１の１つ以上の処理ブロックが、第１の１つ以上の中央処理装置（ＣＰＵ）コアを含み、前記第２の１つ以上の処理ブロックが、第２の１つ以上のＣＰＵコアを含む、請求項２２に記載の方法。

【請求項24】

前記１つ以上のプロセッサが、複数のプロセッサを含み、前記第１の１つ以上の処理ブロックが、前記複数のプロセッサのうちの第１のプロセッサに含まれ、前記第２の１つ以上の処理ブロックが、前記複数のプロセッサのうちの第２のプロセッサに含まれる、請求項２２または２３に記載の方法。

【請求項25】

前記１つ以上のプロセッサが、前記第１の１つ以上の処理ブロックおよび前記第２の１つ以上の処理ブロックを含む単一のプロセッサを含む、請求項２２または２３に記載の方法。

【請求項26】

前記第１のチャネライザ動作が、
入力チャネルからサンプルを取り込むことであって、前記サンプルが、前記１つ以上のダウンリンク信号の第１の部分に含まれる第１のデータパケットとして受信されることと、
前記サンプルにマルチパスフィルタを適用することと、
フィルタリングされたサンプルに対してマルチポイント循環バッファを実行することと、
前記サンプルにマルチポイント逆高速フーリエ変換を適用することに基づいて、前記サンプルを複数のチャネルに分離することと、
を含む第１の複数の機能を含む、請求項２２～２５のいずれか一項に記載の方法。

【請求項27】

前記第１の１つ以上の処理ブロックが、第１の複数の処理ブロックを含み、前記第１のチャネライザ動作を実行することが、前記第１の複数の機能を前記第１の複数の処理ブロックの間で分散させ、分散された第１の複数の機能を並列に実行することを含む、請求項２６に記載の方法。

【請求項28】

前記第２のチャネライザ動作が、
入力チャネルからサンプルを取り込むことであって、前記サンプルが、前記１つ以上のダウンリンク信号の第２の部分に含まれる第２のデータパケットとして受信されることと、
前記サンプルにマルチパスフィルタを適用することと、
フィルタリングされたサンプルに対してマルチポイント循環バッファを実行することと、
前記サンプルにマルチポイント逆高速フーリエ変換を適用することに基づいて、前記サンプルを複数のチャネルに分離することと、
を含む第２の複数の機能を含む、請求項２６に記載の方法。

【請求項29】

前記第２の１つ以上の処理ブロックが、第２の複数の処理ブロックを含み、前記第２のチャネライザ動作を実行することが、前記第２の複数の機能を前記第２の複数の処理ブロックの間で分散させ、分散された第２の複数の機能を並列に実行することを含む、請求項２８に記載の方法。

【請求項30】

前記第２の複数の機能のうちの１つ以上は、前記第１の１つ以上の処理ブロックにおいて実行される、前記第１の複数の機能のうちの１つ以上と並列に、前記第２の１つ以上の処理ブロックにおいて実行される、請求項２９に記載の方法。

【請求項31】

１つ以上のプロセッサにおいて、デジタルビットストリームを複数のデータパケットに分割することであって、前記複数のデータパケットのうちのデータパケットの各々が、隣接するパケットからのデータの重複を含むこと
をさらに含む、請求項２２～３０に記載の方法。

【請求項32】

前記隣接するパケットは、前記パケットの長さの１％だけ時間が重複する、請求項３１に記載の方法。

【請求項33】

前記複数のデータパケットは、様々な長さを有する、請求項３１または３２に記載の方法。

【請求項34】

前記１つ以上のプロセッサが、１つ以上の汎用中央処理装置（ＣＰＵ）である、請求項２２～３２のいずれか一項に記載の方法。

【請求項35】

前記１つ以上のプロセッサが、高スループットを達成するために、単一命令複数データ（ＳＩＭＤ）技法を使用する、請求項２２～３３のいずれか一項に記載の方法。

【請求項36】

１つ以上のダウンリンク信号のチャネル帯域幅を管理するための方法であって、前記方法が、
複数の入力チャネル上で前記１つ以上のダウンリンク信号の入力信号を受信することであって、各入力チャネルがスペクトル帯域幅を有することと、
１つ以上のプロセッサ内の複数の処理ブロックにおいて、前記複数の入力チャネルに対するコンバイナ動作を実行することであって、前記コンバイナ動作が、前記複数の入力チャネルのうちの選択されたサブセットのスペクトル帯域幅を結合チャネルに集約し、前記複数の処理ブロックが並列に動作することと、
前記結合チャネルをネットワークに出力することと、
を含み、
前記複数の処理ブロックのうちの第１の１つ以上のものが、ドップラー補償に必要とされる位相調整を作成するように構成され、前記複数の処理ブロックのうちの第２の１つ以上のものが、前記複数の入力チャネルに前記位相調整を実行するための中央処理装置（ＣＰＵ）集約的な計算を実行するように構成される、方法。

【請求項37】

前記複数の処理ブロックが、複数の中央処理装置（ＣＰＵ）コアを含む、請求項３６に記載の方法。

【請求項38】

前記１つ以上のプロセッサが、複数のプロセッサを含み、前記複数の処理ブロックのうちの少なくとも第１の処理ブロックが、前記複数のプロセッサのうちの第１のプロセッサに含まれ、前記複数の処理ブロックのうちの第２の処理ブロックが、前記複数のプロセッサのうちの第２のプロセッサに含まれる、請求項３６または３７に記載の方法。

【請求項39】

前記１つ以上のプロセッサが、単一のプロセッサを含む、請求項３６または３７に記載の方法。

【請求項40】

前記コンバイナ動作が、
前記複数の入力チャネルの選択されたサブセットからサンプルを取り込むことであって、前記サンプルが、前記複数の入力チャネルのサブセットに含まれるデータパケットとして受信されることと、
前記複数の入力チャネルの各々のサンプルにマルチポイント逆高速フーリエ変換を適用することと、
前記サンプルに対するマルチポイント逆高速フーリエ変換の適用に基づいて、前記複数の入力チャネルの各々に対してマルチポイント循環バッファを実行することと、
マルチパスフィルタおよび加算器を適用することに基づいて、前記サンプルを前記結合チャネルに結合することと、
を含む複数の機能を含む、請求項３６～３９のいずれか一項に記載の方法。

【請求項41】

前記コンバイナ動作を実行することが、前記複数の機能を前記複数の処理ブロックの間で分散させ、分散された複数の機能を並列に実行することを含む、請求項４０に記載の方法。

【請求項42】

前記複数の機能のうちの少なくとも２つが、前記複数の処理ブロックのうちの個々の処理ブロックによって並列に実行される、請求項４１に記載の方法。

【請求項43】

前記複数の処理ブロックが、第１の１つ以上の処理ブロックおよび第２の１つ以上の処理ブロックを含み、
前記方法が、
前記第１の１つ以上の処理ブロックにおいて、前記複数の入力チャネルの第１のサブセットに対応する入力信号の第１のサブセットに対して実行する第１のコンバイナ動作を実行することと、
前記第１の１つ以上の処理ブロックと並列の、前記第２の１つ以上の処理ブロックにおいて、前記複数の入力チャネルの第２のサブセットに対応する入力信号の第２のサブセットに対して第２のコンバイナ動作を実行することと、
をさらに含み、
前記第１のコンバイナ動作および前記第２のコンバイナ動作は、前記複数の入力チャネルの第１のサブセットおよび第２のサブセットのスペクトル帯域幅を前記結合チャネルに集約する、請求項３６～４２のいずれか一項に記載の方法。

【請求項44】

１つ以上のプロセッサにおいて、デジタルビットストリームを複数のデータパケットに分割することであって、前記複数のデータパケットのうちのデータパケットの各々が、隣接するパケットからのデータの重複を含むこと
をさらに含む、請求項３６～４３のいずれか一項に記載の方法。

【請求項45】

前記隣接するパケットは、前記パケットの長さの１％だけ時間が重複する、請求項４４に記載の方法。

【請求項46】

前記複数のデータパケットは、様々な長さを有する、請求項４４または４５に記載の方法。

【請求項47】

前記１つ以上のプロセッサが、１つ以上の汎用中央処理装置（ＣＰＵ）である、請求項３６～４６のいずれか一項に記載の方法。

【請求項48】

前記１つ以上のプロセッサが、高スループットを達成するために、単一命令複数データ（ＳＩＭＤ）技法を使用する、請求項３６～４７のいずれか一項に記載の方法。

【請求項49】

１つ以上のダウンリンク信号のチャネル帯域幅を管理するシステムであって、前記システムが、
前記１つ以上のダウンリンク信号を受信するように構成されている１つ以上のアンテナと、
前記１つ以上のアンテナに通信可能に結合された１つ以上のプロセッサであって、複数の処理ブロックを有し、請求項１～４８のいずれか一項に記載の方法を実行するように動作可能である、１つ以上のプロセッサと、
を含む、システム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、あたかも完全に記載されているかのように、参照により本明細書に組み込まれる、２０１９年１２月１６日出願の米国仮特許出願第６２／９４８，５９９号の優先権を主張する。

【0002】

本開示は、信号処理に関する。より具体的には、本開示は、高速処理を達成するために汎用プロセッサを使用して分散コンピューティングを実施することに関する。

【背景技術】

【0003】

いくつかの例では、衛星通信信号は、データをローカルに送信および／または受信および処理するために、大規模な地上局および他の設備を必要とする可能性がある。これは、広範なアンテナアレイ、関連する無線周波数端末（ＲＦＴ）、および関連する衛星から受信されたデータを受信し、処理し、使用するための重要な電子機器（モデム、信号プロセッサなど）を含むことができる。

【発明の概要】

【0004】

本開示は、改善された通信システムを提供する。以下の概要は、本発明のすべての態様を定義することを意図するものではなく、本開示の他の特徴および利点は、図面を含む以下の詳細な説明から明らかになるであろう。本開示は、統一された文書として関連付けられることが意図されており、特徴の組合せが本開示の同じ文章、段落、またはセクションに一緒に見出されない場合であっても、本明細書に記載される特徴のすべての組合せが企図されることを理解されたい。さらに、本開示は、追加の態様として、本明細書において具体的に言及された変形形態よりもいかなる形でも範囲が狭い本発明のすべての実施形態を含む。

【0005】

本明細書で開示するように、デジタル信号処理（ＤＳＰ）は、汎用プロセッサまたは中央処理装置（ＣＰＵ）を使用して、多くの異なる方法で実行することができる。開示された機能を実行することができる高速処理を達成するために汎用プロセッサ上で実行される例示的な技法には、限定はしないが、
複数のＣＰＵの使用、および各ＣＰＵの多くのコア上での並列処理、
単一命令複数データ（ＳＩＭＤ）技法の使用、
フィードバックループを分解するためのフィードフォワード処理、
重い処理をいくつかのＣＰＵに分割するためのメタデータ（または状態情報）の事前計算、および
ＣＰＵの性能を向上させたり、メモリ帯域幅の使用率を低下させたりするように、複数の機能の単一の機能への収集がある。

【0006】

汎用ＣＰＵのスループットを向上させる１つの方法は、ＣＰＵ上に存在するコアをできるだけ多く利用することである。ＣＰＵ内のいくつかのコア間でデータが適切に共有されることを確実にするために、十分な注意が払われなければならないが、これは、より多くのＣＰＵコアの追加に伴って処理スループットが増加することを可能にする。また、同じシステム上で複数のＣＰＵを使用することも可能であり、各ＣＰＵは複数のコアを含む。本開示内のすべての実施形態は、ＣＰＵ内の複数のコアを使用することを利用し、いくつかの実施形態は、サーバ環境におけるシステムおよび／またはシステムのグループごとに複数のＣＰＵを有することを利用する。

【0007】

高い処理速度を達成する別の方法は、汎用ＣＰＵの単一命令複数データ（ＳＩＭＤ）能力を利用することである。これにより、ＡＶＸ５１２ ＳＩＭＤ演算の場合のように、単一のＣＰＵコアが単一の命令に対して１６までの浮動小数点演算を実行することが可能になる。ＳＩＭＤを使用する１つの例は、１６個の浮動小数点結果が一度に計算される有限インパルス応答（ＦＩＲ）フィルタ関数を使用することである。別の例は、複素数を互いに乗算する場合である。１対の直交信号（ＩＱデータ）を計算する代わりに、ＡＶＸ５１２を用いて、一度に８つのＩＱ対を計算することが可能である。複素乗算は、本開示で説明するほぼすべての処理アルゴリズムで使用される。ＳＩＭＤを使用する他の例は、ダイバーシティコンバイナでの相関器、信号アナライザでのデシメーション、および再度チャネライザ／コンバイナでの調整を含む。

【0008】

いくつかの処理システムは、位相ロックループ（ＰＬＬ）または遅延ロックループ（ＤＬＬ）を含むことが多い、様々な形態のフィードバックを実装する。しかし、一般に、ＰＬＬおよびＤＬＬの場合のように、フィードバックは、フィードバックの性質そのものがボトルネックを引き起こすので、問題となり得る。フィードバックループは、すべての着信データを、簡単にはこぼれない、または分割できない単一の（例えば、線形の）プロセスで処理させる。フィードバックに加えて、誤差項を計算する頻度を含む、ＰＬＬおよびＤＬＬを使用して克服すべき他の障害がある。フィードバックループをフィードフォワードループで置き換えることができ、フィードフォワードループでは、誤差状態をデータのブロック上で処理することができ、次いで、計算された誤差項が、誤差項を適用する別のブロックにフィードフォワードされる。適切な重複が使用される場合、スループットをさらに増加させるために、その項の誤差計算および適用を、いくつかのＣＰＵコアにわたって分割することができる。この一例は、ダイバーシティコンバイナであり、タイミングおよび位相補正が１つのブロックで計算され、タイミング調整が別のブロックで適用され、位相補正がさらに別のブロックで適用される。次いで、セットとしてのこの方法は、スループットをさらに増加させるために、いくつかのＣＰＵコアにわたって並列化することができる。

【0009】

データを処理するためのフィードフォワードアプローチに加えて、単一のブロック内でメタデータの事前計算を実行し、次いで、いくつかのＣＰＵコアにわたってデータの処理を分割することが有益であり得る。この方法は、すでに説明したフィードフォワード方法と同様であるが、この場合、ループ（フィードバックループなど）を分割するのではなく、単に多くのＣＰＵコアを活用して、処理可能なデータ量を増やすだけである。このようにして、事前計算を実行するブロックは、ＣＰＵ集約的な処理を実行しないが、ｆｏｒループ内の反復および開始インデックス、ならびに補間位相値間の傾斜点などの必要なステップを計算する。このような例の１つは、ダイバーシティコンバイナにおいて実行されるドップラー補償である。必要とされる位相調整は、第１のブロックにおいて作成されるが、位相調整を実行するためのＣＰＵ集約的な計算は、後続のブロックの下流にハンドオフされる。処理の第２の部分がＣＰＵ集約部分である場合、これにより、任意の数のＣＰＵコアを利用することが可能になり、したがって、そうでなければ単一のブロック内では達成できなかった処理速度を高めることができる。

【0010】

高スループットを達成するために汎用ＣＰＵ上で使用することができる別の技法は、機能のセットを使用する方法および使用するメモリタイプである。いくつかの場合には、メモリ帯域幅が性能の制限要因となる。そうである場合、目標は、ランダムアクセスメモリ（ＲＡＭ）（ＣＰＵキャッシュのような高速メモリではない）との間で転送する必要があるデータ量を制限することである。これを行うために、機能は、より高速のＣＰＵキャッシュにアクセスすることと比較して、より低速のＲＡＭにできるだけアクセスしないことを目的に、個々に実行するのではなく、すべてが一緒に実行されるように、折り畳まれる必要がある。メモリ帯域幅を低減するための別の方法は、例えば、浮動または二重に対して、可能な場合にｉｎｔ８を使用して、適切な空間メモリタイプを利用する。

【0011】

一実施形態では、１つ以上のダウンリンク信号のチャネル帯域幅を管理するための方法が本明細書で提供される。方法は、１つ以上のアンテナフィードから１つ以上のダウンリンク信号を受信することであって、１つ以上のダウンリンク信号が第１の帯域幅を有する、受信することを含む。方法は、１つ以上のプロセッサ内の第１の１つ以上の処理ブロックにおいて、第１の複数のチャネルを作成する１つ以上のダウンリンク信号の第１の部分に対して第１のチャネライザ動作を実行することであって、第１の複数のチャネルの各々が、第１の帯域幅よりも小さい帯域幅を有する、実行することも含む。方法は、第１の１つ以上の処理ブロックと並列の１つ以上のプロセッサ内の第２の１つ以上の処理ブロックにおいて、第２の複数のチャネルを作成する１つ以上のダウンリンク信号の第２の部分に対して第２のチャネライザ動作を実行することであって、第２の複数のチャネルの各々が、第１の帯域幅よりも小さい帯域幅を有する、実行することも含む。方法は、１つ以上のプロセッサ内の第３の１つ以上の処理ブロックにおいて、第１の複数のチャネルのサブセットと第２の複数のチャネルのサブセットとを結合チャネルに結合するコンバイナ動作を実行することであって、結合チャネルが、第１の帯域幅よりも小さい第２の帯域幅を有する、実行することと、次いで、結合チャネルをネットワークに出力することと、をさらに含む。

【0012】

別の実施形態では、１つ以上のダウンリンク信号のチャネル帯域幅を管理するための別の方法が本明細書で提供される。方法は、１つ以上のアンテナフィードから１つ以上のダウンリンク信号を受信することであって、１つ以上のダウンリンク信号が第１の帯域幅を有する、受信することを含む。方法は、１つ以上のプロセッサ内の第１の１つ以上の処理ブロックにおいて、第１の複数のチャネルを作成する１つ以上のダウンリンク信号の第１の部分に対して第１のチャネライザ動作を実行することであって、第１の複数のチャネルの各々が、第１の帯域幅よりも小さい帯域幅を有する、実行することも含む。加えて、方法は、第１の１つ以上の処理ブロックと並列の１つ以上のプロセッサ内の第２の１つ以上の処理ブロックにおいて、第２の複数のチャネルを作成する１つ以上のダウンリンク信号の第２の部分に対して第２のチャネライザ動作を実行することであって、第２の複数のチャネルの各々が、第１の帯域幅よりも小さい帯域幅を有する、実行することを含む。方法は、次いで、第１および第２の複数のチャネルをネットワークに出力する。

【0013】

別の実施形態では、１つ以上のダウンリンク信号のチャネル帯域幅を管理するための別の方法が提供される。方法は、複数の入力チャネル上で１つ以上のダウンリンク信号の入力信号を受信することであって、各入力チャネルがスペクトル帯域幅を有する、受信することと、１つ以上のプロセッサ内の複数の処理ブロックにおいて、複数の入力チャネルのうちの選択されたサブセットのスペクトル帯域幅を結合チャネルに結合する入力チャネルに対するコンバイナ動作を実行することであって、複数の処理ブロックが並列に動作する、実行することとを含む。方法は、次いで、結合チャネルをネットワークに出力する。

【0014】

別の実施形態では、または、チャネル帯域幅、１つ以上のダウンリンク信号を管理するためのシステムが提供される。システムは、複数のダウンリンク信号を受信するように構成されている１つ以上のアンテナと、受信されたアナログ信号をデジタルビットストリームに変換するように動作可能なデジタイザと、複数のアンテナに通信可能に結合された１つ以上のプロセッサとを含む。１つ以上のプロセッサは、複数の処理ブロックを有し、上述の方法のうちの１つ以上を実行するように動作可能である。

【図面の簡単な説明】

【0015】

本発明の詳細は、その構造と動作の両方に関して、添付の図面を検討することによって部分的に収集することができ、添付の図面では、同様の参照番号は同様の部分を指す。

【0016】

【図1】本明細書で開示する実施形態による、通信システムの一実施形態の図式表現である。

【図2】図１のシステムの１つ以上の構成要素として使用するためのワイヤードまたはワイヤレスの通信デバイスの機能ブロック図である。

【図3】本明細書で開示する実施形態による、フィードフォワードまたは事前計算信号処理の一実施形態の図式表現である。

【図4】本明細書で開示する実施形態による、図３のフィードフォワードまたは事前計算信号処理の別の実施形態の図式表現である。

【図5】本明細書で開示する実施形態による、デジタル信号ダイバーシティコンバイナの一実施形態の機能ブロック図である。

【図6】本明細書で開示する実施形態による、図５のダイバーシティコンバイナに含まれる例示的な処理ブロックの機能ブロック図である。

【図7】本明細書で開示する実施形態による、図５のダイバーシティコンバイナに含まれる例示的な処理ブロックの機能ブロック図である。

【図8】本明細書で開示する実施形態による、図５のダイバーシティコンバイナに含まれる例示的な処理ブロックの機能ブロック図である。

【図9】本明細書で開示する実施形態による、図６の処理ブロックの例示的な機能ブロックの機能ブロック図である。

【図10】本明細書で開示する実施形態による、図６の処理ブロックの例示的な機能ブロックの機能ブロック図である。

【図11】本明細書で開示する実施形態による、図８の処理ブロックの例示的な機能ブロックの機能ブロック図である。

【図12】本明細書で開示する実施形態による、デジタル信号チャネライザの一実施形態の機能ブロック図である。

【図13】本明細書で開示する実施形態による、デジタル信号コンバイナの一実施形態の機能ブロック図である。

【図14A】本明細書で開示する実施形態による、デジタル信号チャネライザおよびコンバイナの実施形態の機能ブロック図である。

【図14B】本明細書で開示する実施形態による、デジタル信号チャネライザおよびコンバイナの実施形態の機能ブロック図である。

【図15】本明細書で開示する実施形態による、図１２のデジタル信号チャネライザのための例示的な処理ブロックの機能ブロック図である。

【図16】本明細書で開示する実施形態による、図１３のデジタル信号コンバイナのための例示的な処理ブロックの機能ブロック図である。

【発明を実施するための形態】

【0017】

汎用プロセッサを使用して高速処理を達成するための改善された通信システムの実施形態が開示される。本明細書で開示される実施形態は、汎用プロセッサを利用して高速の信号処理を効率的に達成することができる改善された通信システムを提供する。本明細書を読めば、様々な代替実施形態および代替用途において本発明をどのように実施するかが当業者には明らかになるであろう。しかし、本発明の様々な実施形態が本明細書で説明されるが、これらの実施形態は、限定ではなく、例および例示としてのみ提示されることが理解される。したがって、様々な実施形態のこの詳細な説明は、添付の特許請求の範囲に記載される本発明の範囲または幅を限定するものと解釈されるべきではない。

【0018】

本明細書全体にわたって、「１つの実施形態」または「一実施形態」への言及は、実施形態に関連して説明された特定の特徴、構造、または特性が、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたる様々な箇所における「１つの実施形態において」または「一実施形態において」という句の出現は、必ずしもすべてが同じ実施形態を指すわけではない。さらに、特定の特徴、構造、または特性は、１つ以上の実施形態において任意の適切な方法で組み合わせることができる。

【0019】

通信システムは、説明全体にわたって主要な例として使用されているが、開示されている方法の適用は、そのように限定されない。例えば、デジタル信号処理、モデムなどの使用を必要とする任意のワイヤレスまたは無線通信システムは、本明細書に記載されたシステム、方法、およびコンピュータ可読媒体を実装することができる。

【0020】

本開示は、標準的なサーバ環境または仮想化されたクラウド環境のいずれかにおいて、汎用中央処理装置（ＣＰＵ）を使用してデジタル信号処理を実行するためのシステムおよび方法を提供する。いくつかの例では、システムは、ＳＳＥ、ＳＳＥ２、ＳＳＥ３、ＳＳＥ４．１、ＳＳＥ４．２、ＡＶＸ、ＡＶＸ２、およびＡＶＸ５１２命令セットを含む高スループットを達成するために、単一命令複数データ（ＳＩＭＤ）技法を使用することができる。本開示は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの専用信号処理ハードウェア、またはグラフィックス処理ユニット（ＧＰＵ）などの高性能コンピューティング（ＨＰＣ）ハードウェアを使用することなく、必要なスループットを達成するために、プロセッサ（例えば、ＣＰＵ）の複数の処理コアにわたってデータ処理がどのように管理されるかを説明する。限定はしないが、ＩｎｔｅｌおよびＡＭＤマイクロプロセッサによって製造されたｘ８６アーキテクチャ、ならびにＣｏｒｔｅｘ－Ａ７６、ＮＥＯＮおよびＡＷＳ ＧｒａｖｉｔｏｎおよびＧｒａｖｉｔｏｎ２のようなＡＲＭプロセッサを含む汎用サーバＣＰＵにおいてこの処理を実行する能力は、専用ハードウェアを必要とせずに、仮想化された処理アーキテクチャを使用して汎用クラウド処理環境内で機能を展開することを可能にする。汎用ＣＰＵにおける処理は、アナログ信号をサンプリングし、デジタル化されたサンプルをイーサネット接続を介してＣＰＵに供給するデジタルＩＦ機器によって可能にされる。デジタルＩＦ機器はまた、デジタル化されたサンプルを受け入れ、アナログ信号に変換することができ、これは、２０１７年２月２１日に発行された「Ｐａｃｋｅｔｉｚｅｄ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｔｒａｎｓｐｏｒｔ Ｓｙｓｔｅｍ」という名称の米国特許第９，５７７，９３６号に記載されているものと同様であり、その内容は、その全体が参照により組み込まれる。

【0021】

図１は、通信システムの一実施形態の図式表現である。通信システム（システム）１００は、複数の地上局と通信するプラットフォーム１１０および衛星１１１を有することができる。プラットフォーム１１０は、航空機（例えば、飛行機、ヘリコプタ、または無人航空機（ＵＡＶ）など）とすることができる。複数の地上局１２０、１３０、１４０は、地上無線周波数（ＲＦ）アンテナ１２２または１つ以上の衛星アンテナ１３２、１４２に関連付けることができる。地上局１２０は、デジタイザ１２４に結合されたアンテナ１２２を有することができる。デジタイザ１２４は、アンテナ１２２で受信されたアナログ信号を、ネットワークを介して送信するためのデジタルビットストリームに変換するための１つ以上のアナログ／デジタル変換器（Ａ２Ｄ）を有することができる。デジタイザ１２４は、プラットフォーム１１０および衛星１１１へのアップリンク上での動作のための対応するデジタルアナログ変換器（Ｄ２Ａ）を含むこともできる。

【0022】

同様に、地上局１３０は、アンテナ１３２およびデジタイザ１３４を有することができ、地上局１４０は、アンテナ１４２およびデジタイザ１４４を有することができる。

【0023】

地上局１２０、１３０、１４０は各々、プラットフォーム１１０からダウンリンク信号１６０（１６０ａ、１６０ｂ、１６０ｃとラベル付けされている）、および衛星１１１からダウンリンク信号１７０（１７０ａ、１７０ｂ、１７０ｃとラベル付けされている）を受信チェーンで受信することができる。地上局１２０、１３０、１４０はまた、送信チェーン内のそれぞれのアンテナ１２２、１３２、１４２を介してアップリンク信号を送信することができる。デジタイザ１２４、１３４、１４４は、デジタルビットストリーム１５２として送信するために、受信されたダウンリンク信号１６０、１７０をデジタル化することができる。次いで、デジタルビットストリーム１３４は、ネットワーク１５４を介してクラウド処理システムに送信され得る。

【0024】

いくつかの例では、地上局１２０、１３０、１４０は、（例えば、ダウンリンク信号に含まれる）すべてのデータをローカルに処理することができるが、これは、時間、リソース、および効率の観点から、非常に高価になる可能性がある。したがって、いくつかの実施形態では、ダウンリンク信号をデジタル化し、デジタルビットストリーム１５２として遠隔信号処理サーバ（ＳＰＳ）１５０に送信することができる。いくつかの実装形態では、ＳＰＳ１５０は、ワイドエリアネットワーク（ＷＡＮ）を介してアクセス可能なオフサイト設備に配置されたデータセンターなどの物理的位置に配置することができる。そのようなＷＡＮは、例えば、インターネットとすることができる。ＳＰＳ１５０は、デジタルビットストリーム１５２からダウンリンク信号を復調し、ダウンリンク信号からデータまたは情報ビットを出力することができる。いくつかの他の実装形態では、ＳＰＳ１５０は、クラウドコンピューティングまたはクラウド処理を使用して、本明細書で説明する信号処理および他の方法を実行することができる。ＳＰＳ１５０は、クラウドサーバとも呼ばれ得る。

【0025】

次いで、ＳＰＳ１５０は、処理されたデータをユーザに提供するか、または別のサイトに送信することができる。データおよび情報は、ミッションに依存し得る。加えて、データに含まれる情報は、気象データ、画像データ、および衛星通信（ＳＡＴＣＯＭ）ペイロードデータを含む、衛星の主な目的になり得る。上述したように、ＳＡＴＣＯＭは、本明細書の主要な例として使用されるが、ＤＳＰを使用する任意の通信または信号処理システムは、本明細書で説明される方法を実装することができる。

【0026】

ソフトウェアを用いて高い処理速度を達成するために、位相ロックループ（ＰＬＬ）または遅延ロックループ（ＤＬＬ）アプローチは、ループ内のフィードバックのために問題となる可能性がある。フィードバックループは、着信データ（例えば、ダウンリンク信号１３２）のすべてを、簡単にはこぼれない、または分割できない単一の（例えば、線形の）プロセスで処理させる。フィードバックに加えて、例えば、誤差項を計算する頻度を含む、ＰＬＬ／ＤＬＬを使用して克服すべき他の障害がある。

【0027】

図２は、図１のシステムの１つ以上の構成要素として使用するためのワイヤードまたはワイヤレスの通信デバイスの機能ブロック図である。処理デバイス（デバイス）２００は、例えば、図１のＳＰＳ１５０として実装されてもよい。デバイス２００は、本明細書で開示される信号処理方法またはステップのうちの１つ以上を実行するために、必要に応じて実装され得る。

【0028】

デバイス２００は、デバイス２００の動作を制御するプロセッサ２０２を含み得る。プロセッサ２０２は、ＣＰＵとも呼ばれ得る。プロセッサ２０２は、例えばＳＰＳ１５０に起因する機能を指示および／または実行することができる。プロセッサ２０２を含むデバイス２００のいくつかの態様は、クラウドベースの処理など、様々なクラウドベースの要素として実装することができる。したがって、プロセッサ２０２は、ネットワーク（例えば、インターネット）を介していくつかの異なるプロセッサにわたって分散されたクラウド処理を表すことができる。代替的に、いくつかの構成要素をハードウェアで実装することができる。プロセッサ２０２は、汎用マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、コントローラ、ステートマシン、ゲート論理、ディスクリートハードウェアコンポーネント、専用ハードウェア有限ステートマシン、または情報の計算または他の操作を実行することができる任意の他の適切なエンティティのうちの１つ以上の任意の組合せで実装され得る。

【0029】

プロセッサ２０２は、計算を実行することができる１つ以上のコア２０４（コア２０４ａ～コア２０４ｎとして示される）を有することができる。クラウド処理を使用する実装形態では、コア２０４は、分散クラウド処理の複数の反復を表すことができる。いくつかの実施形態では、ハードウェアを使用して、プロセッサ２０２は、受信機のためのすべての計算が行われている複雑な集積回路とすることができる。本明細書で使用されるように、コア２０４は各々、プロセッサ２０２の１つの処理要素とすることができる。プロセッサ２０２は、本明細書で開示される方法に必要な並列処理を実行するために、複数のコア２０４を実装することができる。いくつかの実施形態では、プロセッサ２０２は、クラウドコンピューティングのように、複数のＣＰＵにわたって分散されてもよい。

【0030】

デバイス２００は、プロセッサ２０２に動作可能に結合されたメモリ２０６をさらに含むことができる。メモリ２０６は、クラウドベースのストレージまたはローカルハードウェアストレージとすることができる。メモリ２０６は、プロセッサ２０２に命令およびデータを提供する読取り専用メモリ（ＲＯＭ）とランダムアクセスメモリ（ＲＡＭ）の両方を含むことができる。メモリ２０６の一部は、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）も含み得る。プロセッサ２０２は、典型的に、メモリ２０６内に記憶されたプログラム命令に基づいて論理演算および算術演算を実行する。メモリ２０６内の命令は、本明細書で説明される方法を実装するために実行可能であってもよい。メモリ２０６は、リムーバブルメディアまたは複数の分散データベースをさらに含むことができる。

【0031】

メモリ２０６は、ソフトウェアを記憶するための機械可読媒体も含み得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語などと呼ばれるかどうかにかかわらず、任意のタイプの命令を意味するように広く解釈されるものとする。命令は、コード（例えば、ソースコードフォーマット、バイナリコードフォーマット、実行可能コードフォーマット、または任意の他の適切なコードフォーマット）を含み得る。命令は、プロセッサ２０２または１つ以上のコア２０４によって実行されると、デバイス２００（例えば、ＳＰＳ１５０）に、本明細書で説明する様々な機能を実行させる。

【0032】

デバイス２００は、通信デバイス２００と遠隔地との間のデータの送信および受信を可能にするために、送信機２１０および受信機２１２も含み得る。そのような通信は、例えば、ネットワーク１２４を介して地上局１２０とＳＰＳ１５０との間で行われ得る。そのような通信は、無線であってもよく、または有線通信を介して行われてもよい。送信機２１０および受信機２１２は、トランシーバ２１４に組み合わせてもよい。トランシーバ２１４は、ネットワーク１２４に通信可能に結合することができる。いくつかの例では、トランシーバ２１４は、ネットワークインターフェースカード（ＮＩＣ）を含むことができ、またはその一部とすることができる。

【0033】

デバイス２００は、ユーザインターフェース２２２をさらに含み得る。ユーザインターフェース２２２は、キーパッド、マイクロフォン、スピーカ、および／またはディスプレイを含み得る。ユーザインターフェース２２２は、デバイス２００のユーザに情報を伝達し、かつ／またはユーザから入力を受信する任意の要素または構成要素を含んでもよい。

【0034】

明細書で説明するデバイス２００の様々な構成要素は、バスシステム２２６によって互いに結合され得る。バスシステム２２６は、例えば、データバス、ならびに、データバスに加えて、電力バス、制御信号バス、およびステータス信号バスを含み得る。いくつかの実施形態では、バスシステム２２６は、ネットワーク１２４に通信可能に結合することができる。ネットワーク１２４は、例えば、デバイス２００（例えば、プロセッサ２０２）と地上局１２０との間の通信リンクを提供することができる。当業者は、デバイス２００の構成要素が一緒に結合され得るか、または、分散処理のためのローカルエリアネットワークまたはワイドエリアネットワークなど、何らかの他のメカニズムを使用して、互いに入力を受け入れるか、もしくは提供し得ることを理解されよう。

【0035】

図３は、フィードフォワードまたは事前計算信号処理３００の概略ブロック図の図式表現である。方法３００は、例えば、プロセッサ２０２による複数の機能を組み込む一般化されたプロセスとして行うことができる。プロセッサ２０２は、１つ以上の所望のプロセスを実行するために、示されるように、直列または並列の配置で複数の機能を実行することができる。各機能は、プロセッサ２０２によって実行可能であり、メモリ２０６に記憶された命令またはソフトウェアのブロックまたは集合を指し得る。

【0036】

第１の機能３０２は、プロセッサ２０２によって実行することができる。いくつかの実施形態では、第１の機能３０２に続いて、第２の機能３０４を直列に実行することができる。したがって、プロセッサ２０２は、第１の機能３０２および第２の機能３０４を実行するために、複数のコア２０４上で処理するための異なる機能に関するデータのブロックを分割することができる。

【0037】

プロセッサ２０２は、第２の機能３０４に続いて、第３の機能３０６（３０６ａ、３０６ｂ…３０６ｎとして示される）の分散処理を並列に実行することができる。第３の機能３０６の並列処理は、例えば、プロセッサ２０２のいくつかのコア２０４（例えば、処理ブロック）にわたって、同じ機能に関連付けられたデータのブロックを分割することを含むことができる。例えば、「データのブロック」は、処理される必要があるサンプルのグループを意味することができる。

【0038】

次いで、プロセッサ２０２は、第４の機能３０８および第５の機能３０９を直列に実行することができる。第１の機能３０２および第２の機能３０４と同様に、第４の機能３０８および第５の機能３０９のシリアル性能は、複数のコア２０４にわたる処理のために、異なる機能に関連付けられたデータのブロックを分割することを含むことができる。一般に、第１の機能３０２、第２の機能３０４、第３の機能３０６、第４の機能３０８、および第５の機能３０９の各々は、各々、異なる処理ブロックで実行することができる。本明細書で使用されるように、処理ブロックは、データのブロック上で実行される特定のタスクを指すことができる。処理ブロックは、例えば、コア２０４のうちの１つ以上に関連付けることができる。

【0039】

したがって、方法３００は、例えば、複数のコア２０４にわたって処理するために、同じ機能に関するデータのブロックを分割することができる。同様に、方法３００は、複数のコア２０４にわたって処理するために、異なる機能に関するデータのブロックを分割することができる。

【0040】

方法３００のいくつかの他の実装形態では、同じ処理ブロック（例えば、コア２０４）は、同じ機能であるか異なる機能であるかにかかわらず、単一命令複数データ（ＳＩＭＤ）を用いてデータの処理を実行することができる。

【0041】

他の実装形態では、方法３００の実施形態は、重複するデータを使用することによって、最小限の状態情報を有するデータの処理ブロックをサポートすることができる。本明細書で使用されるように、状態情報は、フィードバック（例えば、フィードバック処理）中に必要とされる変数、データフレーム境界などを含むことができる。例えば、フィードバックループの場合、状態情報は、連続的なデータストリームを処理する際のフィードバック中に必要とされる、ループ内で計算された変数を含むことができる。状態情報はまた、データストリーム内のフレーム境界の位置を含むことができる。他の例は、ＦＩＲフィルタなどのものを含むことができ、状態情報は、連続的なデータフローを維持するために必要とされるバッファ（例えば、おそらく多くの遅延要素）に記憶された値を含む。

【0042】

状態情報およびデータの隣接ブロックの重複部分を無視することによって、プロセスは、データのブロック間の可変レベルの重複を使用して、並列処理を利用することができる。

【0043】

図４は、図３のフィードフォワードまたは事前計算信号処理のための方法の一実施形態の図式表現である。方法４００は、複数の機能のための直列－並列および／または並列－直列処理のために方法３００の原理を使用することができる。一例では、第１の機能３０２（図３）は、プロセッサ２０２が処理のためにデータを受信するデータ取り込み機能３０５とすることができる。第２の機能３０４（図３）は、データ分割機能３１０とすることができ、プロセッサ２０２は、重複するデータのブロック内のデータを解析することができる。次いで、重複するデータのブロックは、処理ブロック３１５ａ～３１５ｎとして、第３の機能３０６ａ～３０６ｎの様々な並列反復において並列に処理することができる。データのブロックにおける重複は、状態情報にあまり依存しない（またはまったく依存しない）レベルの冗長性を提供することができる。必要とされる状態情報が少なければ少ないほど、連続ストリームとは対照的に、データのブロックを並列に処理することが容易になる。

【0044】

方法４００は、処理されたデータを結合する、第４の機能３０８（図３）と同様のデータ結合機能３２０と、第５の機能３０９（図３）と同様のデータ出力機能３２５とをさらに含むことができる。

【0045】

さらなる例では、方法３００の様々な機能の調整可能な直列－並列または並列－直列配置は、フィードバックループを置き換えるためにフィードフォワード処理を実施するいくつかの方法を提供する。これは、スループットを増大させ、フィードバック処理の遅延によって引き起こされるボトルネックを回避することができるので有利である。

【0046】

方法３００および方法４００によって提供される直列－並列または並列－直列処理のさらなる利点は、処理ブロック（例えば、方法３００の５つの処理ブロックのうちの１つ）内に所望のアルゴリズムのうちの１つ以上を配置することによって、プロセッサ２０２が、処理ブロック（例えば、コア２０４）内の所与のアルゴリズムの速度を心配することなく、処理負荷を（例えば、複数のコア２０４にわたって）分散させることが可能になることである。したがって、各コア２０４は、まったく同じ処理負荷を共有し、個々のアルゴリズムによって引き起こされるボトルネック問題を排除する。

【0047】

方法３００の実施形態のさらなる利点は、プロセッサ２０２内の計算負荷を低減するために、アルゴリズム（例えば、処理ブロック）の特定の順序をカスタマイズすることを含むことができる。以下に説明するように、所与のプロセスの全体的なマルチステージ処理は、複数のサブプロセスの順序にはとらわれない場合がある。したがって、いくつかの例では、第４の機能３０８を順序付けることは、第３の機能３０６の前に実行される場合、ある利点を有し得る。

【0048】

方法３００は、さらに、例えば、ｉｎｔ８、ｉｎｔ１６、およびｆｌｏａｔなど、メモリ帯域幅最適化のための異なる可変タイプを実装することができる。これは、（例えば、タイプに基づいて）いくつかのアルゴリズムを加速することができる。加えて、これは、メモリ帯域幅を最大化するための柔軟性の増大を提供することができる。

【0049】

図５は、デジタル信号ダイバーシティコンバイナの一実施形態の機能ブロック図である。ダイバーシティ結合のための方法５００は、上述したようなフィードフォワードブロック処理を含むことができる。方法５００は、複数のブロックを含む。いくつかの例では、各ブロックは、処理ブロックを表し、処理ブロック３１５ａ、３１５ｂ…３１５ｎ（図４）などと同様の方法で機能を実行し得る。別の例では、複数のブロックを、処理ブロック３１５ａ、３１５ｂ…３１５ｎ（図４）などと同様の方法で機能を実行する単一の「処理ブロック」として一緒にグループ化することができる。

【0050】

図１２～図１６は、チャネライザおよびコンバイナの様々な実施形態の機能ブロック図である。図１２～図１４Ｂに示す方法は、事前計算信号処理を含む例示的なプロセスを示す。方法５００と同様に、方法１２００、１３００、１４００ａ、１４００ｂ、１５００、および／または１６００のうちの１つ以上は、複数の処理ブロックを含むことができる。いくつかの例では、各ブロックは、処理ブロックを表し、処理ブロック３１５ａ、３１５ｂ…３１５ｎ（図４）などと同様の方法で機能を実行し得る。別の例では、複数のブロックを、処理ブロック３１５ａ、３１５ｂ…３１５ｎ（例えば、図４）などと同様の方法で機能を実行する単一の「処理ブロック」として一緒にグループ化することができる。例えば、図１５は、チャネライザ処理ブロック１５００として実装される例示的な処理ブロックを図式的に示し、図１６は、コンバイナ処理ブロック１６００として実装される例示的な事前計算処理ブロックを図式的に示す。ブロック１５００のサブ要素またはブロックは、図１５に示されるように個別に実行されてもよく、または単一のブロックに結合されてもよい。同様に、ブロック１６００のサブ要素またはブロックは、図１６に示されるように個別に実行されてもよく、または単一のブロックに結合されてもよい。

【0051】

ブロック３０５において、ＳＰＳ１５０は、（例えば、ネットワーク１２４を介して）デジタルビットストリーム１３４を取り込むか、そうでなければ受信することができる。ブロック３０５におけるデータ取り込みは、ネットワーク接続（例えば、Ｅｔｈｅｒｎｅｔ）からデジタルビットストリーム１３４データを受信することができる。

【0052】

ブロック３１０において、データは、データスプリッタによって並列のデータストリームに分離され得る。いくつかの実施形態では、プロセッサ２０２は、ブロック３１０で必要とされるデータ分離機能を実行することができる。いくつかの他の実施形態では、別個のデータ分離構成要素（例えば、データスプリッタ）をデバイス２００（図２）に含めることができる。データを複数の並列ストリームに分離することにより、ダウンリンク信号１３２の並列処理を可能にすることができる。したがって、方法３００は、フィードフォワードまたは事前計算処理を利用して、着信デジタル化信号データをより小さい断片に分け、次いで複数のコア２０４上で処理することを可能にすることができる。同相／直交（Ｉ／Ｑ）対で重複するパケットを形成するように、デジタルビットストリーム１３４を分離することができる。いくつかの実施形態では、「重複するパケット」は、連続するパケットが隣接するデータパケットと重複するデータパケットを含むことができる。いくつかの実施形態では、データパケットは、すべて同じ長さであってもよいが、重複していてもよい。データパケットの重複は、データパケットの先頭または末尾とすることができる。加えて、データパケットは、先行するデータパケットと後続するデータパケットの両方と重複し得る。また、データパケットは、異なる長さ（例えば、異なる量のデータ）を有することができる。したがって、処理ブロック３１５ａに送信された第１のパケットは、処理ブロック３１５ｂに送信された第２のパケットのいくつかのデータと重複するか、そうでなければ繰り返し得る。

【0053】

パケット間の重複の量、または重複サイズは、プログラム可能であり、必要に応じて設定することができる。いくつかの例では、重複は、パケットサイズの１パーセント（１％）に設定することができる。この重複サイズは、必要に応じて増減することができる。例えば、重複サイズに影響を与え得る１つの特定のパラメータは、データストリーム１３４におけるシンボルレートの不確実性である。ほとんどの信号では、最悪の場合の不確実性は１％未満であり、したがって、１％ではほとんどの場合をカバーする。いくつかの他の実施形態では、重複は、必要に応じて、２％、３％、４％、５％、６％、７％、８％、９％、または１０％程度の高さ、またはその間の任意の場所とすることができる。同様に、１％未満の重複を有することも可能である。データレートの不確実性が０．１％未満である場合、重複は０．１％以下であり得る。

【0054】

プロセッサ２０２は、デジタルビットストリーム１３４上で単一命令複数データ（ＳＩＭＤ）処理を実施することができる。いくつかの例では、ＳＩＭＤは、単一のＣＰＵ命令上の単一のＣＰＵコア上で１６の浮動小数点演算を可能にする、５１２ビット（ＡＶＸ－５１２）を使用する高度ベクトル拡張を含むことができる。例えば、ＡＶＸ－５１２は、ＣＰＵ（例えば、ＣＰＵ２０２）で膨大な量のデータを処理することができる。例えば、プロセッサ２０２（およびデバイス２００）は、５００ＭＨｚ帯域幅データストリームを受信することができる。５００ＭＨｚの帯域幅は、１０ギガビットのＥｔｈｅｒｎｅｔリンクの一般に受け入れられている実際的な制限であるため、いくつかの点で重要である。Ｉ／Ｑ対のための８ビットサンプルで、パリティビットを含めて、５００ＭＨｚでデータをサンプリングすることは、１０ギガビットＥｔｈｅｒｎｅｔリンクを飽和させる可能性がある。５００ＭＨｚの例は、本開示を限定するものではない。１０ギガビットのＥｔｈｅｒｎｅｔリンクよりも大きいデータパイプが可能である。加えて、任意の量のデータに対応するために、処理をｎ個の並列ブロック（例えば、ブロック３１５）に分離することができる。

【0055】

ブロック３１５は、破線で示され、方法３００の処理ステップを示す。ブロック３１５は、複数の並列ステップ、すなわち、ブロック３１５ａ、３１５ｂ～３１５ｎで示されている。「並列」という用語は、本明細書では、処理ブロック３１５ａ～３１５ｎで同時に、または同じときに処理が行われることを説明するために使用される。処理されるパケットは、１つの処理ブロック３１５から別の処理ブロックまで異なる長さのものであってもよく、したがって、パケットの処理は、１つの処理ブロック３１５から次の処理ブロックまで同じレートまたは速度を有してもよい。以下に述べるように、処理ブロック３１５のいくつかは、他のものよりも速くまたは遅く進む可能性がある。したがって、並列という用語は、処理ブロック３１５内の同時または並行処理に限定されないものとする。

【0056】

本明細書で使用される処理ブロック３１５は、例えば、プロセッサ２０２によって実行される処理機能の集合を指し得る。デジタルビットストリーム１３４は、複数の並列処理ブロック３１５ａ、３１５ｂ…３１５ｎに送信されて、処理負荷をいくつかのコア２０４に分散させることができる。個々の処理ブロック３１５ａ、３１５ｂ…３１５ｎは、クラウド処理の個々の反復を表すことができる。したがって、処理ブロック３１５ａ～３１５ｎの各々の処理は、（クラウドベースの）コア２０４ａ～２０４ｎに関連付けることができる。必要とされる処理ブロック３１５の数は、処理されるデータの量に基づいて変わる。いくつかの実施形態では、処理ブロック３１５の数は、ネットワーク１５４を介して、または、ローカルハードウェア処理のために、プロセッサ２０２内で利用可能な論理コアの数によって制限することができる。いくつかの他の実施形態では、メモリ帯域幅の制約は、信号処理にボトルネックを引き起こす可能性がある。メモリ帯域幅は、プロセッサ（例えば、プロセッサ２０２）によってデータが半導体メモリ（例えば、メモリ２０６）から読み出されるか、または半導体メモリ（例えば、メモリ２０６）に記憶することができるレートを指すことができる。

【0057】

いくつかの実施形態では、処理ブロック３１５の数は変わり得る。一般に、存在する処理ブロック３１５が少なければ少ないほど、プロセス全体に必要なコアの数を制限する方がよい。これにより、さらに、システムを、より安価に動作する、より小さい仮想プライベートクラウド（ＶＰＣ）マシンに適合させることができる。ＶＰＣは、例えば、いくつかのＣＰＵを有するＳＰＳ１５０を含むことができる。いくつかの実施形態では、８つの処理ブロック３１５が、１０ギガビットＥｔｈｅｒｎｅｔリンクのために使用され得る。そのような実施形態は、順方向誤り訂正処理ブロックを含まなくてもよい。いくつかの他の実施形態では、必要とされる処理ブロック３１５の数に対する唯一の実際的な制限は、通信リンクのビットレートおよび帯域幅（例えば、パイプのサイズ）である。したがって、任意の数（ｎ）の処理ブロック３１５が可能である。しかし、いくつかの実施形態では、ＣＰＵ上で実行することができるスレッドの数またはプロセッサ２０２内のコア２０４の数に基づいて、処理ブロック３１５の数（ｎ）に対する実際的な制限が存在し得る。しかし、単一のＣＰＵ内で制限に達した場合、ＳＰＳ１５０（例えば、ＶＰＣ）内で一緒に複数のＣＰＵ（例えば、プロセッサ２０２）が処理を実行するための無制限の数のクラウドベースのＣＰＵまたはコア２０４を有する。加えて、プロセッサ２０２は、必要に応じて新しい処理ブロック３１５を作成することができる。処理コア２０４は、スループットおよび効率のために必要に応じて、複数の分散プロセッサ（例えば、プロセッサ２０２）に分散させることができる。

【0058】

処理ブロック３１５は、どの処理ブロック３１５ａ、３１５ｂ…３１５ｎが最も遅く（または最も速く）実行されるかは問題にならないように構成される。方法３００は、処理ブロック３１５にわたって処理負荷を共有することができ、したがって、個々の処理ブロック３１５におけるボトルネック問題によって引き起こされる任意の処理遅延を軽減することができる。例えば、処理ブロック３１５の個々のサブプロセス（以下の図４の説明を参照）は、実行されないか、または等しいレートで行われ得る（例えば、いくつかは、他のものよりも速い）。したがって、例えば、方法４００（図４）のより大きいプロセスは、性能または処理時間の変動を考慮することができる。次いで、処理ブロック３１５は、着信データを処理するのに必要な回数だけ作成され得る。

【0059】

いくつかの実施形態では、各処理ブロック３１５は、プロセッサ２０２によって実行される信号処理アルゴリズムの集合を表すことができる。本明細書で使用されるように、アルゴリズムは、所望の機能を実行する機能または方法ステップの最小の集合を指すことができる。本明細書では、複数の例示的なアルゴリズムが説明される。

【0060】

方法３００の例示的な利点は、必要に応じて、より多くの処理ブロック３１５を作成する能力である。一般に、処理ブロック３１５は、ソフトウェアで実装することができ、したがって、所与のデータレートまたは処理負荷に適するように、必要に応じて作成または削除することができる。各処理ブロック３１５は、異なる受信波形（例えば、ダウンリンク信号１３２）および関連するデジタルビットストリーム１３４の必要性に適合するように再構成することができる。

【0061】

ブロック３２０において、複数の処理ブロック３１５からの処理済み信号データを再度組み合わせて、ダウンリンク信号１３４上で符号化および変調された元のデータを形成することができる。いくつかの実施形態では、プロセッサ２０２は、データリコンバイナの機能を実行することができる。他の実施形態では、デバイス２００は、そのような機能を実行するための追加の構成要素を有することができる。各データパケットまたは処理されたデータブロックは、タイムスタンプを有することができる。データリコンバイナ（例えば、プロセッサ２０２）は、タイムスタンプに基づいてデータブロックを順序付けし、順序付けられたブロック間の位相を比較することができる。リコンバイナは、データストリームを再順序付けする隣接ブロックの位相をさらに調整することができる。いくつかの実施形態では、後続のデータブロックの位相は、前のデータブロックの位相と一致するように調整することができる。

【0062】

３１５に示されるすべての処理ブロックについて、実行するための少なくとも４つのオプションがある。

【0063】

１）複数のブロックが実行され、処理ブロック３１５内の各サブ要素（例えば、各ブロック３１５ａ～３１５ｎ）はそれ自体のコア（例えば、コア２０４ａ～２０４ｎ）を得る。

【0064】

２）複数のブロックが実行され、処理ブロック３１５はブロック全体に対してただ１つの専用コアを得る。

【0065】

３）単一のブロックが実行され、処理ブロック内の各サブ要素はそれ自体のコアを得る。

【0066】

４）単一のブロックが実行され、処理ブロックはブロック全体に対してただ１つの専用コアを得る。

【0067】

実行可能なコアが多ければ多いほど、達成可能なレートは高くなる。

【0068】

ブロック３２５において、デバイス２００は、データを適切な受信機に出力することができる。いくつかの例では、そのような受信機は、１つ以上のミッションオペレーションセンターとすることができる。このデータは、ミッション依存（例えば、衛星の目的）とすることができ、とりわけ、気象データ、画像データ、およびＳＡＴＣＯＭペイロードデータを含むことができる。

【0069】

汎用ＣＰＵでは、高速性能を制限する可能性のある少なくとも３つの主要な要因がある。１）データ取り込み、２）ＣＰＵ容量、および３）メモリ帯域幅利用率。データ取り込みとは、データをＣＰＵにどれだけ速く供給することができるかを指す。ＣＰＵ容量が駆動される、ＣＰＵクロック速度およびＣＰＵ内のコア数。メモリ帯域幅とは、ＣＰＵと外部ＤＤＲ ＲＡＭ（ＣＰＵキャッシュではない）との間でデータをどれだけ迅速に転送できるかを指す。メモリ帯域幅は、メモリレーンの数およびＤＤＲ ＲＡＭクロック速度によって決定され得る。いくつかの場合には、高速処理を達成するための制限要因はＣＰＵ容量であるが、他の場合にはメモリ帯域幅である。上記の場合のうちのどれが性能に影響を及ぼしているかを決定するために注意を払わなければならず、メモリ帯域幅が制限されている場合、以下で説明する実施形態は、提案された特許アプローチ内でメモリ帯域幅利用率を低下させる方法の非限定的な例である。

【0070】

所与の処理ブロック内の関数呼び出しは、ＣＰＵ計算またはメモリ帯域幅利用率を最適化するように構成することができる。例えば、図１０に示される関数呼び出し（ブロックとして例示的に示される）を参照すると、所与の例について、様々な関数呼び出し（例えば、Ｒａｉｓｅ ｔｏ Ｎ Ｐｏｗｅｒブロック、ミキシングブロック、およびデシメーションブロック）は、メモリ帯域幅を最小化するようにグループ化することができる。これらの関数呼び出しは、別の関数が開始する前に各関数が１組のデータ上で完了するように、独立して呼び出すことができ、それによって各関数を単純化することができる。別の例では、複数またはすべての関数呼び出しを１つのブロックに結合することができ、その結果、各実行された関数の後にデータがＲＡＭに転送されず、結合された関数のメモリ帯域幅は、独立して呼び出されるよりもはるかに小さくなる。独立して呼び出される関数の場合、第２の関数呼び出し（例えば、ミキシングブロック）が発生する前に、第１の関数呼び出し（例えば、Ｒａｉｓｅ ｔｏ Ｎ Ｐｏｗｅｒ）をデータセット全体にわたって実行することができる。結合の場合、第２の関数が実行される前に、データの一部のみが第１の関数呼び出しで処理されることになる。このようにして、メモリ帯域幅は低下する。この方法は、図１０に示されたものだけでなく、関数の任意のグループに適用することができる。例えば、この方法は、図１１に示されるタイミングおよび位相誤差計算、または本明細書で開示されるような処理ブロック（例えば、図７～図１６に示される様々な関数呼び出しブロック）で実行される関数呼び出しのための任意の他のグループ化に適用され得る。

【0071】

メモリ帯域幅利用率を改善する別の方法は、上述のアプローチと同様に、いくつかの関数呼び出しブロックを１つのブロックに折り畳むことであってもよい。例えば、チャネライザの場合、１つのチャネルをＮ個のチャネルに分離するために、３つの主要な機能、１）有限インパルス応答（ＦＩＲ）フィルタ、２）循環バッファ、および３）逆高速フーリエ変換（ＩＦＦＴ）が必要であり得る。コンバイナの場合、Ｍ個のチャネルを１つのｃに結合するために、３つの主要な機能、１）ＩＦＦＴ、２）循環バッファ、および３）有限インパルス応答（ＦＩＲ）フィルタが必要となり得る。通常、動作およびＣＰＵの最適化を容易にするために、各機能は、図１５および図１６に示すように、それ自体のブロックを必要とするが、メモリ帯域幅利用率を低下させるために、すべての機能を１つのブロックに結合することができる。このトレードオフは、ＣＰＵ性能のヒットのためにメモリ帯域幅利用率を低下させる。
クラウド環境において高スループット動作を達成するために複数のコア上で並列処理を使用する汎用ＣＰＵ上で実行されるブラインド検出およびドップラー補償を伴うダイバーシティコンバイナの例示的な実施形態

【0072】

上述したように、図５は、方法５００の一実施形態の機能ブロック図である。一例では、方法５００は、ブラインド検出およびドップラー補償を伴うダイバーシティコンバイナ方法５００と呼ばれることがある。ダイバーシティ結合は、信号が時間および位相において整列され、各々が信号品質に基づいて重み付けされて、複数のチャネルの情報転送を最適化するように、複数のアンテナフィードを一緒に結合するために使用され得る。信号品質は、例えば、限定はしないが、信号対雑音比、シンボル対雑音電力スペクトル密度（Ｅｓ／Ｎｏ）当たりのエネルギー、電力推定値、受信信号強度インジケータ（ＲＳＳＩ）などのうちの１つ以上を使用して決定され得る。複数のアンテナフィードは、プラットフォーム１１０または衛星１１１など１つ以上の遠隔位置からのものとすることができる。本明細書では、衛星を例として使用するが、無線アンテナ（例えば、アンテナ１２２）または他のタイプの送信機など、他のワイヤレス送信システムを実装することができる。したがって、衛星の使用は、本開示を限定するものではない。

【0073】

図１に示されるような衛星の場合、プラットフォーム１１０および衛星１１１が同じ地上局（例えば、地上局１２２）から見えるが、例えば、衛星１１１が地平線より下に（例えば、東に）降下し、プラットフォーム１１０が地平線より上に（例えば、西に）上昇しているときに、アンテナハンドオーバイベント中にダイバーシティ結合を使用することもできる。ダウンリンク信号を適切に結合するために、いくつかの計算が実行されなければならない。開示されたシステムは、信号をデジタル化し、デジタルサンプルに変換することができ、デジタルサンプルは、次いで、信号処理要素に搬送される。システムは、さらに、ドップラー効果を計算し、補償することができる。システムはまた、ダウンリンク信号間の残留位相および周波数デルタ（例えば、差）、ならびに各チャネルの時間差および推定信号対雑音比を決定することができる。これらの動作に続いて、信号は次いで一緒に結合される。

【0074】

上述のように、図は、各々が処理ブロックを表し、要素３０６ａ、３０６ｂ、．．．３０６ｃ（図４）のうちの１つ以上として、および／または処理ブロック３１５ａ、３１５ｂ．．．３１５ｎ（図４）のうちの１つ以上として実装され得る複数のブロックを示す。別の例では、図５に示す複数のブロックを、処理ブロック３１５ａ、３１５ｂ…３１５ｎ（図４）および／または要素３０６ａ、３０６ｂ．．．３０６ｃ（図３）と同様の方法で機能を実行する単一の「処理ブロック」としてグループ化することができる。

【0075】

方法５００は、最高レベルで図５に例示的に示されている。方法５００は、複数の処理ブロック、例えば、１つ以上の信号アナライザ処理ブロック５１０ａ～５１０ｎ（まとめて信号アナライザ処理ブロック５１０または処理ブロック５１０と呼ぶ）、１つ以上のドップラー補償器処理ブロック５２０ａ～５２０ｎ（まとめてドップラー補償器処理ブロック５２０または処理ブロック５２０と呼ぶ）、およびダイバーシティコンバイナ処理ブロック５３０を含む。図示の例では、複数の信号に対して機能を実行するための複数の信号アナライザ処理ブロック５１０ａ～５１０ｎおよびドップラー補償器処理ブロック５２０ａ～５２０ｎが示されており、各ブロックは対応する信号に対して実行される。任意の数の信号が可能であるが、本明細書の例は、２つの信号を参照して説明される。

【0076】

信号アナライザ処理ブロック５１０の一例が図６に図式的に示され、ドップラー補償器処理ブロック５２０の一例が図７に図式的に示され、ダイバーシティコンバイナ処理ブロック５３０の一例が図８に図式的に示されている。方法３００および／または方法４００は、処理ブロック５１０～５３０の各々についてダウンリンク信号１６０、１７０（例えば、図１）を処理するために使用され得る。処理ブロック５１０、５２０、および／または５３０のうちの１つ以上は、図３に関連して説明した方法３００の３０６の要素３０６ａ～ｃのうちの１つ以上、または図４に関連して説明した方法３１５の要素３１５ａ～ｎのうちの１つ以上として実施することができる。

【0077】

各処理ブロック５１０、５２０、および５３０を別々に実行することも可能である。１つの例は、前述のアンテナハンドオーバの場合とは対照的に、右手および左手偏波出力などの２つの独立したダウンリンク信号を有する１つの送信衛星がある場合に、ダイバーシティコンバイナ処理ブロック５３０のみを使用することである。この場合、タイミングおよびドップラー効果は無視することができ、したがって、信号アナライザ処理ブロック５１０およびドップラー補償器処理ブロック５２０は不要になる場合がある。

【0078】

例示的な信号アナライザ処理ブロック５１０が図６に示されており、これは、シンボルレート、変調タイプ（本明細書では「ｍｏｄタイプ」と呼ばれる）、および／または中心周波数が、各々、ユーザからのいかなる入力もなしに推定され得るブラインド検出のために使用され得る。処理ブロック５１０は、例えば、粗シンボルレート推定器機能ブロック６０５、タイミング回復誤差計算器機能ブロック６１０、Ｍｏｄタイプおよび搬送波推定器機能ブロック６２０、ならびに（Ｅｓ／Ｎｏ推定器機能ブロック６２５など複数のサブ要素を含み得る。処理ブロック５１０は、タイミング回復機能ブロック６１５も含み得る。

【0079】

例示的な粗シンボルレート推定器機能ブロック６１０が図９に図式的に示されている。機能ブロック６１０の図示の例は、複数のサブ要素またはサブ機能ブロック９０５～９２０を含む。第１のサブ機能ブロック９０５は、例示的な方法として、ガードナー計算を使用して、および／または差分共役計算を実行して、シンボルレートを推定する。ガードナー計算の例は、米国特許第１０，７９０，９２０号により詳細に記載されており、その開示は、あたかも完全に記載されているかのように、参照により本明細書に組み込まれる。差分共役の一例は、ベクトル計算であり、ｙ［ｎ］＝ａ［ｎ］＊ｃｏｎｊ（ａ［ｎ＋１］）であり、ここで、ｎは、０から入力－１の長さまでの範囲である。いずれの計算においても、サブ機能ブロック９０５は、推定されたシンボルレートをサブ機能ブロック９１０に出力し、サブ機能ブロック９０５の出力のＦＦＴが取得され、サブ機能ブロック９２０において最大ピーク周波数が検出される。検出された最大ピーク周波数は、シンボルレートに対応し、シンボルレートは、検出された最大周波数に基づいて推定することができる。様々な実施形態では、位相計算機能ブロック９１５で、差分共役計算ｙ［ｎ］の位相から信号の粗い搬送波推定値を測定することも可能である。

【0080】

再び図６を参照すると、タイミング回復誤差計算６１０およびタイミング回復６１５の例が、米国特許第１０，７９０，９２０号に記載されており、その開示は、あたかも完全に記載されているかのように、参照により本明細書に組み込まれる。例えば、機能ブロック６０５で推定されたガードナータイミングエラー検出器は、当技術分野で知られているように、タイミング情報を作成するために入力データに適用することができる。別の実施形態では、着信サンプルストリームを１サンプルだけ遅延させることができる。次いで、遅延していないデータに、遅延したデータの共役を乗算（共役乗算）することができる。両方とも、利点および欠点を有するので、それは、実施され得るエンジニアリングトレードオフである。

【0081】

例示的なＭｏｄタイプ検出および搬送波推定機能ブロック６２０が、図１０に図式的に示されている。機能ブロック６２０の例示的な例は、限定はしないが、Ｒａｉｓｅ ｔｏ Ｎ Ｐｏｗｅｒ機能ブロック１００５、Ｍｉｘ ｂｙ Ｃｏａｒｓｅ搬送波推定機能ブロック１０１０、デシメート機能ブロック１０１５、ＦＦＴトライアル機能ブロック１０２０、およびピーク検出機能ブロック１０２５を含む複数のサブ機能ブロックを含む。

【0082】

図６のタイミング回復６１５の後、ブロック６１５から出力される信号は次にシンボル同期され、ｍｏｄタイプ検出はサンプル空間よりもシンボル空間においてより正確になる。サブ機能ブロック１００５において、Ｍｏｄタイプ検出および搬送波推定機能ブロック６２０に入力された信号は、コンステレーションの外側リングのシンボル数（Ｎ）（ＢＰＳＫの場合は２、ＱＰＳＫ／ＯＱＰＳＫの場合は４、８ＰＳＫの場合は８、１６ＡＰＳＫの場合は１２など）に基づいて適切な電力に上げられ、次いで、サブ機能ブロック１０１０において差分共役計算（提供される場合）によって提供される粗い搬送波周波数によって混合される。次いで、混合された信号は、サブ機能ブロック１０１５においてデシメートされ、次いで、サブ機能ブロック１０２０において、ＦＦＴが信号に対して実行され、サブ機能ブロック１０２５において、選択された変調タイプのピーク対平均比が決定される。次いで、このプロセスは、検出されるべき所望の変調タイプのすべてについて繰り返される。最高のピーク対平均値を有する結果は、最も可能性の高い変調タイプである。メモリ帯域幅を最小限に抑える方法として、サブ機能ブロック１００５、サブ機能ブロック１０１０、およびサブ機能ブロック１０１５を結合して、１つのサブ機能ブロックを形成することができ、これにより、メモリ帯域幅を減少させることができる。データレートをさらに増加させるために、サブ機能ブロック１０２０において、それ自体のスレッド上で各変調タイプ試行を実行して、スループットをさらに増加させることが可能である。

【0083】

方法５００における次の処理ブロックは、ドップラー補償処理ブロック５２０であり、その一例が図７に図式的に示されている。処理ブロック５２０は、限定はしないが、位相事前計算器機能ブロック７０５、および連続位相調整機能ブロック７１０など、複数の機能ブロックを含み得る。位相補正は、信号アナライザ処理ブロック５１０からの搬送波推定に基づいて、機能ブロック７０５で事前計算される。ドップラー補償器処理ブロック５２０は、様々な実施形態において、ＰＬＬベースの受信機が補償された信号を追跡できるように補償を平滑化する。機能ブロック７０５からのこの事前計算された位相情報は、次いで、測定されたドップラーの大部分を除去する連続位相調整機能ブロック７１０に供給される。

【0084】

再び図６を参照すると、Ｅｓ／Ｎｏ推定器機能ブロック６２５は、Ｅｓ／Ｎｏを測定する。変調タイプに応じて使用されるＥｓ／Ｎｏを測定するいくつかのアプローチがある。Ｅｓ／Ｎｏを測定するための１つの例示的な例は、（Ｃ／Ｎ）×（Ｂ／ｆｓ）を計算することであり、ここで、Ｃ／Ｎは、搬送波対雑音比または信号対雑音比のうちの１つであり、Ｂは、ヘルツ単位のチャネル帯域幅であり、ｆｓは、１秒当たりのシンボルレートまたはシンボルである。しかし、Ｅｓ／Ｎｏを測定するための任意のアプローチが、本明細書で開示される実施形態に等しく適用可能であることが理解されるであろう。

【0085】

図８は、ダイバーシティコンバイナ処理ブロック５３０の一例を図式的に示す。処理ブロック５３０は、複数の信号（例えば、この例では２つ）間のタイミングおよびドップラー差が小さく、変調タイプが前もって知られている場合のスタンドアロンアプリケーションとして使用することができる。様々な実施形態では、処理ブロック５３０は、方法３００および／または４００で使用することもできる。処理ブロックは、複数の機能ブロック、例えば、限定はしないが、粗タイミング推定器機能ブロック８０５、タイミングおよび位相誤差計算機能ブロック８１０、１つ以上のタイミング調整機能ブロック８１５ａ～８１５ｎ（まとめてタイミング調整８１５と呼ぶ）、１つ以上の位相調整機能ブロック８２０ａ～８２０ｎ（まとめて位相調整８２０と呼ぶ）、および重み付けコンバイナ機能ブロック８２５を含む。図示の例では、複数の信号上で機能を実行するための複数のタイミング調整機能ブロック８１５ａ～８１５ｎおよび位相調整機能ブロック８２０ａ～ｎが示されている。任意の数の信号が可能であるが、本明細書で説明される例は、２つの信号を参照して説明される。

【0086】

粗タイミング推定器機能ブロック８０５は、２つの到着信号の時間デルタが無視できないときに使用され得る。これは、アンテナハンドオーバの場合に必要とされることがある。推定器機能ブロック８０５は、時間差を決定するために、複数の信号（例えば、この例では２つ）の間の相関スパイクを探す。推定器機能ブロック８０５は、ＦＦＴおよび／またはＩＦＦＴを利用して、相関を迅速に実行することができるが、任意の相関技法を利用することができる。多くの相関が必要とされる場合、スループットを増加させるために、方法３００および４００を適用することができる。

【0087】

タイミングおよび位相誤差計算機能ブロック８１０の一例を図１１に図式的に示す。タイミングおよび位相誤差計算機能ブロック８１０の例示的な例は、複数のサブ要素またはサブ機能ブロック、例えば、限定はしないが、相互計算器サブ機能ブロック１１０５、デシメートサブ機能ブロック１１１０、タイミング推定更新サブ機能ブロック１１１５、位相デルタ生成サブ機能ブロック１１２０、および位相アンラップサブ機能ブロック１１２５を含む。相互相関器サブ機能ブロック１１０５は、遅延ロックループ（ＤＬＬ）で使用される複数の入力信号（例えば、この例では２つ）の間の早期、即時、および後期（ＥＰＬ）項を計算し得る。しかし、ＳＩＭＤ技法を使用して、ＥＰＬ項を効率的に計算することができる。ＥＰＬ項が計算されると、サブ機能ブロック１１１０で信号がデシメートされる。早期項と後期項との間のデルタは、相互相関器サブ機能ブロック１１０５上のタイミング更新サブ機能ブロック１１１５、ならびに後のタイミング調整のためのフィードフォワード誤差項のために使用され得る。

【0088】

次いで、即時項の位相は、位相デルタ生成サブ機能ブロック１１２０で計算され、位相アンラップサブ機能ブロック１１２５に供給される。一例では、位相アンラップサブ機能ブロック１１２５は、様々な実施形態で位相ロックループ（ＰＬＬ）を使用することができる。位相アンラップ機能ブロック１１２５は、位相アンラップ機能ブロック１１２５の前に実行されるデシメートされた信号の位相計算を含む。位相アンラップ計算は、データサンプルに関する連続位相情報を提供することができる。位相アンラップ計算は、位相がπ（円周率）から－πラジアンまたは－πからπラジアンのいずれかにラップするとき、位相を一緒にステッチする。この角度のアンラッピングは、カーブフィッティング関数が、いかなる不連続性もなく位相信号上で実行されることを可能にする。これにより、プロセッサ２０２は、処理された信号のタイミングおよび位相に基づいて、復調された信号を再アセンブルすることができる。位相アンラップ計算をカルマンフィルタで置き換えて、位相、周波数およびドップラーレート情報を取得するか、またはＰＬＬを使用することが可能であり得る。

【0089】

再び図８を参照すると、機能ブロック８１０からのこの位相情報は、次いで、１つ以上のタイミング調整ブロック機能ブロック８１５および位相調整ブロック機能ブロック８２０に供給され、信号の位相を調整して、後で結合するために信号を適切に整列させる。タイミング調整および位相調整サブ要素の例は、米国特許第１０，７９０，９２０号に記載されており、その開示は、あたかも完全に記載されているかのように、参照により本明細書に組み込まれる。例えば、各タイミング調整サブ要素機能ブロック８１５は、タイミングおよび位相誤差計算機能ブロック８１０によって計算されたタイミング位相情報を適用することができる。次いで、機能ブロック８１５は、例えば、限定はしないが、当技術分野で知られているように、提供された位相情報に基づいてフィルタの適切なバンクが選択される多相ＦＩＲフィルタなどのフィルタを使用し得る。次いで、タイミング調整がＣＰＵ使用量および帯域幅使用量の両方において効率的であるように、タイミングを機能ブロック８１５によって調整することができる。機能ブロック８１５で使用されるフィルタは、スループットをさらに増加させるためにＳＩＭＤ技法を使用し得る。線形、立方体、放物線、または他の補間形式を使用することも可能である。各機能ブロック８１５は、複数の信号のうちの対応する信号（例えば、図示の例では２つ）に対して上述の調整を実行する。

【0090】

位相調整機能ブロック８２０の各々は、タイミングおよび位相誤差計算機能ブロック８１０によって計算された搬送波位相情報を適用することができる。機能ブロック８２０は、位相情報を適用し、ＳＩＭＤ技法を使用して、複数の信号が結合のために適切に整列されるように、データブロック全体の位相を調整し得る。各機能ブロック８２０は、複数の信号のうちの対応する信号（例えば、図示の例では２つ）に対して上述の調整を実行する。

【0091】

信号が時間および位相整列されると、重み付けコンバイナ機能ブロック８２５は、信号アナライザ処理ブロック５１０で計算されたＥｓ／Ｎｏ推定値および電力推定値に基づいてスケーリングを適用し得る。例えば、別の信号と比較してより良好な信号対雑音比を有する信号は、他の信号よりも高い重みを割り当てられ、それに応じてスケーリングされ得る。同様に、より高いＥｓ／Ｎｏ推定値および／または電力推定値は、より大きい重みを割り当てられ、それに応じてスケーリングされ得る。ＳＩＭＤ技法を使用して、複数の信号（例えば、この例では２つの信号）を効率的にスケーリングし、結合することができる。
クラウド環境において高スループット動作を達成するために複数のコア上で並列処理を使用する汎用ＣＰＵ上のデジタル信号チャネライザおよびコンバイナの例示的な実施形態

【0092】

図１２～図１６は、本明細書で開示される実施形態によるデジタル信号チャネライゼーションおよび組合せのための方法の様々な実施形態を図式的に示す。様々な実施形態では、図１２～図１６に示されているチャネライゼーションおよび組合せは、１つ以上のダウンリンク信号のスペクトル帯域幅を管理するために実装され得る。いくつかの実装形態では、デジタル信号チャネライゼーションおよび／または組合せのための図１２～図１４Ａに示されている方法は、図３の方法３００および／または図４の方法４００を使用して実行されてもよい。チャネライザは、図１２に示すように、スペクトル帯域幅を１つのチャネルから多数のチャネル（１－ｔｏ－Ｎ）に分離することができるＤＳＰアルゴリズムを実行するように構成され得る。別の例では、コンバイナは、図１３に示されるように、スペクトル帯域幅が多くのチャネルから１つのチャネル（Ｍ－ｔｏ－１）に結合されるＤＳＰアルゴリズムを実行するように構成されてもよい。いくつかの実装形態では、処理は、アナログ信号をデジタル化するネットワーク機器（例えば、図１に関連して説明したような１つ以上のデジタイザ）で開始し、次いで、サンプルは、チャネライザ（図１２に示す１－ｔｏ－Ｎアプローチ）に搬送されるか、またはコンバイナからのサンプルは、ネットワーク機器に供給され、ネットワーク機器は、それらをアナログ信号に変換する（図１３に示すＭ－ｔｏ－１アプローチ）。

【0093】

図１に示されるような衛星の場合、本明細書の実施形態によるデジタル信号チャネライザおよびコンバイナは、帯域幅圧縮のために使用することができ、デジタイザ（例えば、図１のデジタイザ１２４、１３４、および／または１４４のうちの１つ）は、広い帯域幅を有するダウンリンク信号（例えば、ダウンリンク信号１６０および／または１７０のうちの１つ）をデジタル化するが、帯域幅のすべてが処理に役立つわけではない。一例では、５００ＭＨｚの帯域幅を有するダウンリンク信号をデジタル化することができるが、帯域幅のスライスのサブセット（例えば、２スライス）のみが実際に有用なデータを含む。この場合、チャネライザは、５１２で、５００ＭＨｚの帯域幅スペクトルからチャネルを作成し、次いで、コンバイナは、２つのチャネルを一緒に結合し、ここで、一方のチャネルは、例えば、５０ＭＨｚであり得、他方のチャネルは、１００ＭＨｚであり得る。これらの２つのより小さいチャネル（５０ＭＨｚおよび１００ＭＨｚ）は、どんな場合でも、適切に処理されるように処理サーバ１５０に送信される。この例では、より小さいチャネル（１５０ＭＨｚ）のサブセットの合計のみが、５００ＭＨｚ全体の代わりにデータセンターに送信される必要がある。これは、アンテナからデータセンターにデータを送信する搬送コストを節約することができる。この場合、デジタル化された帯域幅は圧縮され、ＬＡＮまたはＷＡＮを介して送信されるネットワーク帯域幅も削減される。本明細書では、衛星を例として使用するが、無線アンテナ（例えば、アンテナ１２２）または他のタイプの送信機など、他のワイヤレス送信システムを実装することができる。したがって、衛星の使用は、本開示を限定するものではない。

【0094】

別の例では、本明細書の実施形態によるデジタル信号チャネライザおよびコンバイナは、多くのデジタル化された帯域幅全体が多くの独立した搬送波を含むチャネル分割に使用することができる。次いで、本明細書の実施形態によるコンバイナに関連するチャネライザは、特許第１０．７９０，９２０号に記載されている受信機などの受信機によって処理される適切なチャネルを作成し、その開示は、あたかも完全に記載されているかのように、参照によって本明細書に組み込まれる。

【0095】

別の例では、本明細書の実施形態によるデジタル信号チャネライザおよびコンバイナを、チャネル結合に使用することができる。この場合、他のアンテナまたは変調器のいずれかである、様々なタイプのソースから受信されたいくつかのダウンリンク信号を結合して、衛星にブロードキャストするためにアンテナにデジタル送信することができる、より大きい複合帯域幅を作成することができる。

【0096】

図１２は、１つのチャネルをＮ個のチャネルに分離するための例示的なチャネライザ処理ブロック１２００を示す。図示の例示的なチャネライザ処理ブロック１２００は、複数の機能ブロック、例えば、限定はしないが、Ｎパスフィルタ機能ブロック１２１０、Ｎポイント循環バッファ機能ブロック１２２０、およびＮポイントＩＦＦＴ機能ブロック１２３０を含む。チャネライザブロック処理ブロック１２００は、例えば、限定はしないが、ＴＣＰ／ＩＰまたはＵＤＰなどの所与のネットワークプロトコルを介して、ネットワーク機器（例えば、図１に関連して説明したようなデジタイザ）から第１の帯域幅を有するデジタル化されたサンプルを取り込むように構成され得る。次いで、サンプルストリームは、多相フィルタバンクを使用するＮパスフィルタ機能ブロック１２１０、次いで、Ｎポイント循環バッファ機能ブロック１２２０、および次いで、ＮポイントＩＦＦＴ機能ブロック１２３０において信号をＮ個のチャネルに分割するように処理され、各Ｎチャネルは、取り込まれたデジタル化サンプルの第１の帯域幅よりも小さい対応する帯域幅を有する。

【0097】

図１２に示される入力のための例示的なソースは、限定はしないが、変調器、デジタイザ（例えば、図１のデジタイザ１２４、１３４、および／または１４４のうちの１つ）、ダイバーシティコンバイナの出力（例えば、図５～図１１に関連して上述されたものなど）、ドップラー補償器の出力（例えば、図５～図１１に関連して上述されたものなど）、およびデジタルサンプルファイルプレーヤを含む。

【0098】

図１２、図１４Ａ、および図１４Ｂに示すように、１２１０への入力供給は、当技術分野で知られているように、（入力信号の２つの矢印への分割によって示されるように）２つによって補間される入力信号を表すことができる。これにより、Ｎ個の出力すべてが処理の開始から２つによって補間されるので、チャネライザ１２００は、出力におけるエイリアシングを回避することができる。

【0099】

図１３は、Ｍ個のチャネルを１つのチャネルに結合するための例示的なコンバイナ処理ブロック１３００を示す。図示された例示的なコンバイナ処理ブロック１３００は、複数の機能ブロック、例えば、限定はしないが、Ｍパスフィルタおよび加算器機能ブロック１３１０、Ｍポイント循環バッファ機能ブロック１３２０、およびＭポイントＩＦＦＴ機能ブロック１３３０を含む。Ｍ－ｔｏ－１処理ブロック１３００では、プロセスは、図１２のチャネライザ処理ブロック１２００と比較して逆になる。例えば、Ｍ個のチャネルは、ＭポイントＩＦＦＴ機能ブロック１３３０、次いで、Ｍポイント循環バッファ機能ブロック１３２０、および次いで、多相フィルタバンクを使用してＭポイントフィルタ機能ブロック１３１０に供給される。次いで、フィルタリングされたチャネルは、機能ブロック１３１０の加算器を使用して結合される。

【0100】

図１３に示される入力のための例示的なソースは、限定はしないが、変調器、デジタイザ（例えば、図１のデジタイザ１２４、１３４、および／または１４４のうちの１つ）、ダイバーシティコンバイナの出力（例えば、図５～図１１に関連して上述されたものなど）、ドップラー補償器の出力（例えば、図５～図１１に関連して上述されたものなど）、チャネライザ（例えば、図１２に関連して説明されたものなど）、およびデジタルサンプルファイルプレーヤを含む。図１２に関連して上述したように、また図１４Ａおよび図１４Ｂに図示したように、それぞれ１２００ａ～１２００ｎに供給する各入力は、当技術分野で知られているように、（入力信号の２つの矢印への分割によって示されるように）２つによって補間される入力信号を表すことができる。これにより、Ｎ個の出力すべてが処理の開始から２つによって補間されるので、各チャネライザ１２００ａ～１２００ｎは、出力におけるエイリアシングを回避することができる。

【0101】

いくつかの実施形態では、１つ以上のチャネライザおよび１つ以上のコンバイナを組み合わせて使用して、図１４Ａおよび図１４Ｂに示されるような１つ以上のチャネライザから任意の所望の帯域幅を達成することが可能である。例えば、図１４Ａに示されるように、デジタル化されたダウンリンク信号は、１つ以上のチャネライザ、例えば、チャネライザ処理ブロック１２００ａ～１２００ｎを使用して、Ｎ個のチャネル（例えば、この例では５１２個のチャネル）に分割され得る。Ｎ個のチャネルの各々は、デジタル化されたダウンリンク信号よりも小さい帯域幅を有し得る。いくつかの実施形態では、各チャネライザ処理ブロック１２００ａ～１２００ｎは、各入力ａ～入力ｎが必ずしも同じダウンリンク信号の一部ではないように、離散ダウンリンク信号を受信し得る。したがって、各入力は、他の入力から独立していてもよい。

【0102】

入力信号が各々Ｎ個のチャネルに分割されると、それらのチャネルのＭ個（例えば、この例では２０個）を再結合して、コンバイナ、例えば、コンバイナ処理ブロック１３００（例えば、図１４Ａに示すように単一のコンバイナ１３００のみ）を使用して、より大きいチャネルを形成することができる。

【0103】

いくつかの実施形態では、図１４Ｂに示すように、複数のコンバイナ処理ブロック１３００ａ～１３００ｎが利用され得る。図１４Ｂに示されるように、デジタル化されたダウンリンク信号は、チャネライザ、例えば、チャネライザ処理ブロック１２００を使用して、Ｎ個のチャネル（例えば、この例では５１２個のチャネル）に分割され得る。入力信号がそれぞれのＮ個のチャネルに分割されると、それらのチャネルのＭ個（例えば、この例では２０個）を再結合して、コンバイナ、例えば、複数のコンバイナ処理ブロック１３００ａ～１３００ｎを使用して、より大きいチャネルを形成することができる。各コンバイナ処理ブロック１３００ａ～ｎは、Ｎ個のチャネルを取り込み、Ｍ個のチャネルを結合して、出力ａ～出力ｎとして各処理ブロック１３００から出力されるより大きい結合チャネルを形成することができる。

【0104】

再結合のために選択されたチャネルは、有用なデータが送信されるチャネルを含み得る。どのデータが有用であるかは、ダウンリンクを処理するシステムに依存し得る。この方法は、デジタル化された信号を、より小さい帯域幅のＮ個のチャネルに分割し、次いで、Ｎ個のチャネルのいずれかを、任意のサイズＭのより広いチャネルに集めるために使用することができる。それによって、帯域幅を圧縮し、ダウンリンク信号を処理し、送信するために必要なネットワークリソースを低減する。したがって、例示的な例は、５１２個の要素が上記の例において所与のチャネライザ１２００によってチャネライズされ得、２０個の要素が所与のコンバイナ１３００によって結合されることを説明するが、必要に応じて、任意の数の要素が１つ以上のチャネライザによってチャネライズされ得、必要に応じて、任意の数の要素がコンバイナを使用して結合され得ることが理解されよう。これは、チャネライザチャネル帯域幅が完全にプログラム可能であり、任意の数のチャネルを有することを可能にする。

【0105】

図１４Ａでは、２つの入力チャネルが示されているが、必要に応じて、任意の数の入力チャネル、例えば、１つ、２つ、またはそれ以上の入力チャネル、５０以上の入力チャネル、１００以上の入力チャネルを実行することが可能である。１つの入力チャネルが使用される場合、図１４は、単一のチャネライザ処理ブロックを利用し得る。同様に、図１４Ｂは、２つの出力チャネルを示すが、必要に応じて、任意の数のコンバイナ処理ブロック、例えば、１つ、２つ、またはそれ以上の出力チャネルを実行することが可能である。１つの出力チャネルが使用される場合、図１４Ａは、単一のコンバイナ処理ブロックを利用し得る。したがって、いくつかの実施形態では、複数のコンバイナ（例えば、コンバイナ処理ブロック１３００ａ～ｎ）は、Ｍ／Ｎのスケーリングされた帯域幅の多くのチャネルを出力するために、１つ以上のチャネライザ処理ブロックの後に配置され得る。加えて、各チャネルの手動利得制御または自動利得制御のいずれかを達成するために、チャネライザおよびコンバイナの後に利得段（図示せず）を追加することができる。

【0106】

図１４Ａおよび図１４Ｂに示される各入力のための例示的なソースは、限定はしないが、変調器、デジタイザ（例えば、図１のデジタイザ１２４、１３４、および／または１４４のうちの１つ）、ダイバーシティコンバイナの出力（例えば、図５～図１１に関連して上述されたものなど）、ドップラー補償器の出力（例えば、図５～図１１に関連して上述されたものなど）、およびデジタルサンプルファイルプレーヤを含む。いくつかの例では、チャネライザおよびコンバイナは、一緒にカスケード接続され得る。例えば、第１のチャネライザ／コンバイナは、別のチャネライザ／コンバイナに供給することができる。この場合、第１のチャネライザ／コンバイナは、任意の数の入力を低サンプルレートで処理し、結合された信号を、より高いレートで出力し得る別のチャネライザ／コンバイナに出力するように構成されてもよい。例えば、各々１０ｋＳＰＳで動作する１００個の変調器を、１ＭＳＰＳで動作する１つのチャネルに結合することができる。次いで、この１ＭＳＰＳチャネルは、最終出力サンプルレートが５１２ＭＳＰＳである別のチャネライザ／コンバイナに供給されてもよい。いくつかの実施形態では、各チャネライザ／コンバイナは、図４のブロック３１５ａ、３１５ｂ、．．．３１５ｎのうちの１つ以上、および／または図３のブロック３０６ａ、３０６ｂ、．．．３０６ｎのうちの１つ以上など、別個の処理ブロックによって実行され得る。すなわち、例えば、第１のチャネライザ／コンバイナは、第１の１つ以上の処理ブロックで実行され、第２のチャネライザ／コンバイナは、第２の１つ以上の処理ブロックで実行され得る。

【0107】

いくつかの実施形態では、方法１４００ａおよび１４００ｂは、１つ以上のチャネライザ処理ブロック１２００から受信された入力を時間整列するように構成された（図１４Ａに示されているが、図１４Ｂには示されていない）オプションのコンバイナ入力制御１４１０を含み得る。例えば、図１４に示されるチャネライザ／コンバイナの１つの可能な例示的な実装形態は、既存のアナログ無線周波数（ＲＦ）スイッチマトリクスを置き換えることであるので、ＲＦスイッチマトリクスの現在の能力を維持し、整合させることが望ましい場合がある。そのような能力の１つは、時間整列である。ＲＦスイッチ行列は、信号のほぼゼロの遅延の組合せまたは分割であるので、時間整列は、アナログ領域では些細なことである。しかし、いったん信号がデジタル化され、ＬＡＮまたはＷＡＮを介して搬送されるクラウド環境などのネットワークに送信されると、時間整列はもはや些細ではない可能性がある。タイムスタンプは、各入力チャネルに適用され、１つ以上のチャネライザ処理ブロック１２００内のすべての処理を通して維持され得る。次いで、コンバイナ入力制御１４１０で、入力が持続時間内に到着することを可能にするために、データは、短いプログラム可能な（例えば、プリセットされた）持続時間の間、収集され、バッファリングされ得る。すべての入力が時間内に到着する場合、それらは、コンバイナ入力制御１４１０によって、各チャネルの対応する入力レートおよびタイムスタンプに基づいて、注意深く時間整列され得る。しかし、チャネルが時間通りに到着しない場合、コンバイナ入力制御１４１０は、そのチャネルをすべてゼロのデータソースと置き換えることができ、したがって、タイムリーなチャネルは、さらにブロックされず、または遅延されない。このようにして、図１４Ａのチャネライザ／コンバイナは、ＲＦスイッチ行列に存在するほぼゼロの遅延の組合せを複製することができる。同様に、コンバイナ入力制御１４１０は、チャネライザ１２００と複数のコンバイナ１３００ａ～１３００ｎとの間の方法１４００ｂに含まれてもよく、本明細書で説明されるものと同様に構成されてもよい。

【0108】

いくつかの実施形態では、方法１４００ａおよび１４００ｂはまた、データスプリッタによって、所与のダウンリンク信号のデータを並列データストリームに分割するデータ分割機能を含み得る。図１２のチャネライザ、図１３のコンバイナ、および／または図１４Ａおよび図１４Ｂの結合チャネライザ／コンバイナの各々は、図４のブロック３１０のようなデータ分割機能が先行してもよい。例えば、図１４Ａおよび図１４Ｂに示される各チャネライザ１２００および／または各コンバイナ１３００は、図４の１つ以上の処理ブロック３１５の一例とすることができ、ブロック３１０は、図４に関連して説明したように、データを並列データストリームに分割することができる。ブロック３１０は、いくつかの実施形態では、マネージャ（またはディーラ）処理ブロックと呼ばれることがある。データを複数の並列ストリームに分割することにより、複数のチャネライザ部分１２００ａ～ｎが、ダウンリンク信号をチャネライズするために並列スレッドで機能すること、複数のコンバイナ部分１３００ａ～ｎが、ダウンリンク信号を結合するために並列スレッドで機能すること、および／または１つ以上のチャネライザ１２００の両方が、１つ以上のコンバイナ１３００と並列に機能することを可能にすることができる。例えば、図１４Ａのチャネライザ処理ブロック１２００の場合、各チャネライザ処理ブロック１２００は、図４の１つ以上のブロック３１５ａ～ｎとして実施され得る。図１４Ｂのコンバイナ処理ブロック１３００の場合、各コンバイナ１３００は、図４のブロック３１５ａ～ｎのうちの１つ以上として実装され得る。両方の場合において、ブロック３１０は、（例えば、図４に関連して上述したように）ダウンリンク信号からのデータを、各々が隣接するデータストリームと重複する並列データストリームに分割することができる。次いで、各並列データストリームは、処理のために処理ブロック３１５ａ～ｎのうちの１つに送信することができる。各処理ブロック３１５ａ～ｎがデータのその部分の処理を完了すると、データの処理された部分は、例えば、処理されたデータを出力する図４のブロック３２０に送信される。次いで、ブロック３２０は、次の処理ブロック（例えば、第２のブロック３１５ｂ）がその処理などを完了するのを待ち、処理されたデータの各部分を出力する。このプロセスは、ラウンドロビン処理スキームと呼ばれることがある。

【0109】

所与のアプリケーションに望まれるスループットが高いほど、より多くの処理ブロック３１５が必要とされる。例えば、図１４Ｂを参照すると、５１２のＭＳＰＳが所与のコンバイナ処理ブロック１３００の出力として必要とされる場合、出力ａ～ｎを送信するために、コンバイナ処理ブロック１３００（例えば、コンバイナ処理ブロック１３００ａ～ｎのうちの１つ）として各々実装される「ｎ」個までの処理ブロック３１５を作成することが可能であり得る。この場合、入力データの第１の部分は、処理される第１の処理ブロック３１５ａ（例えば、実装された第１のコンバイナ処理ブロック１３００ａ）に、ブロック３１０から送信されるか、またはブロック３１０によって処理される。ブロック３１５ａからの処理されたデータのデータの小さい部分は、データストリームの次の部分上の重複データとして、ブロック３１０によって保存され、プリペンドされ得る。次いで、重複データを含むデータストリームのこの次の部分は、第２の処理ブロック３１５ｂ（例えば、第２のコンバイナ処理ブロック１３００ａとして実装される）に送信される。このパターンは、必要とされる高スループットを達成するために必要とされる数の処理ブロックで繰り返される。各処理ブロック（例えば、ブロック３１５ａ～ｎ）がデータのその部分の処理を終えると、データの処理された部分は、例えば、ブロック３２０に送信され、結合された処理されたデータとして出力される。次いで、ブロック３２０は、次の処理ブロック（例えば、第２のブロック３１５ｂ）がその処理などを完了するのを待ち、データのブロックを出力する。いくつかの実施形態では、ブロック３１０は、チャネライザ１２００から出力を受信し、複数のコンバイナ１３００ａ～１３００ｎに供給するために、上述のように出力を分割することができる。別の実施形態では、ブロック３１０は、ダウンリンク信号を分割するためにチャネライザ１２００に先行してもよい。３１５ａ～３１５ｎの処理ブロックは、マネージャまたはディーラとしてのブロック３１０がすべての処理ブロックを循環するこのラウンドロビン処理スキームで使用される。

【0110】

上記の例は、１つ以上のコンバイナ１３００に関連して説明されているが、データの部分を各処理ブロックに分割し、処理するための上記のラウンドロビン処理方式は、本明細書で説明される実施形態のいずれでも利用され得ることが理解されよう。例えば、ラウンドロビンディーラ方式は、図１４ａのチャネライザ処理ブロック１２００ａ～ｎにも使用されて、高スループットを達成することができる。すなわち、各チャネライザ処理ブロック１２００は、処理ブロック３１５ａ～ｎとして実装することができ、データスプリッタブロック３１０は、データを並列ストリームに分割し、各並列部分をチャネライザとして所与の処理ブロック３１５ａ～ｎに処理することができる。各チャネライザ１２００ａ～ｎは、その部分を処理し、完了時に各チャネライザ１２００ａ～ｎからブロック３２０に各複数のＮ個のチャネルを出力することができる。ブロック３２０は、上述のようにデータの処理された部分を出力し、次の処理ブロック３１５がその処理を完了するのを待つ。同様に、このラウンドロビン処理方式は、図５～図１１のブラインド検出およびドップラー補償方法を伴うダイバーシティコンバイナに関連して利用されてもよい。すなわち、処理ブロック５１０～５３０のうちの任意の１つは、１つ以上の処理ブロック３１５ａ～ｎとして実装されてもよく、ブロック３１０におけるデータスプリッタ機能は、入力ダウンリンク信号を並列データストリームに分割して、上述の方法で各処理ブロック３１５ａ～ｎに供給してもよい。次いで、各処理ブロック３１５について、結果として得られる処理済みデータを、上述のように出力するためにブロック３２０に送信することができる。

【0111】

いくつかの実装形態では、（例えば、汎用ＣＰＵを使用し、例えば、限定はしないが、ＳＳＥ、ＳＳＥ２、ＳＳＥ３、ＳＳＥ４．１、ＳＳＥ４．２、ＡＶＸ、ＡＶＸ２、およびＡＶＸ５１２命令セットを含む、ＳＩＭＤ技法を使用して）ＳＰＳ１５０によって可能にされるデジタルチャネライザおよび／またはコンバイナ処理ブロック（例えば、上述の１２００、１３００、および／または１４００など）は、スループットを向上させるために、ＣＰＵのいくつかのコアにわたって分散されたデータを処理することができる。データ処理は、ＦＰＧＡなどの専用信号処理ハードウェア、またはグラフィックス処理ユニット（ＧＰＵ）などの高性能計算（ＨＰＣ）ハードウェアを使用することなく、必要なスループットを達成するために、プロセッサの複数のコア（例えば、ブロック３１５）を介して管理することができる。チャネライザとして実施される代表的なブロック３１５の一例を図１５に示す。汎用サーバＣＰＵでこの処理を実行する能力は、限定はしないが、ｘ８６アーキテクチャ、Ｃｏｒｔｅｘ－Ａ７６、ＮＥＯＮおよびＡＷＳ Ｇｒａｖｉｔｏｎ、Ｇｒａｖｉｔｏｎ２などの専用ハードウェアを必要とせずに、仮想化された処理アーキテクチャを使用して、汎用クラウド処理環境内で機能を展開することを可能にする。

【0112】

図１５および図１６は、それぞれ、チャネライザ処理ブロック１５００またはコンバイナ処理ブロック１６００として実装される例示的な処理ブロックを図式的に示す。チャネライザ処理ブロック１５００は、図１２に関連して説明したチャネライザ処理ブロック１２００と実質的に同様とされ得る。例えば、チャネライザ処理ブロック１５００は、例えば、Ｎパスフィルタ機能ブロック１５１０、Ｎポイント循環バッファ機能ブロック１５２０、およびＮポイントＩＦＦＴ機能ブロック１５３０を使用して、１つのチャネルをＮ個のチャネルに分離することができる。チャネライザ処理ブロック１５００は、処理ブロック３１５ａ～３１５ｎ（例えば、図４）のうちの１つおよび／または機能３０６ａ～３０６ｎ（例えば、図３）のうちの１つとして実装されるチャネライザの例示的な例である。複数のチャネライザ処理ブロック１５００は、処理ブロック３１５ａ～３１５ｎ（例えば、図４）のうちの１つおよび／または機能３０６ａ～３０６ｎ（例えば、図３）のうちの１つとして各々提供され得る。別の実施形態では、単一のチャネライザ処理ブロック１５００を実行するための機能は、複数の処理ブロック３１５ａ～３１５ｎ（例えば、図４）および／または機能３０６ａ～３０６ｎ（例えば、図３）のうちの１つの間で分散され得る。いくつかの実施形態では、図１２～図１４Ｂに関連して上述した、ラウンドロビン処理方式は、複数の処理ブロック１５００を使用して実施され得る。例えば、複数の処理ブロック１５００は、処理ブロック３１５ａ～ｎとして実装されてもよい。したがって、複数の処理ブロック１５００は、上述したようなラウンドロビン処理方式を使用して並列に動作可能であってもよい。

【0113】

同様に、コンバイナ処理ブロック１６００は、図１３に関連して説明したコンバイナ処理ブロック１３００と実質的に同様とされ得る。例えば、コンバイナ処理ブロック１６００は、例えば、Ｍパスフィルタおよび加算器機能ブロック１６１０、Ｍポイント循環バッファ機能ブロック１６２０、およびＭポイントＩＦＦＴ機能ブロック１６３０を使用して、Ｍ個のチャネルを１つのチャネルに結合することができる。コンバイナ処理ブロック１６００は、処理ブロック３１５ａ～３１５ｎ（例えば、図４）のうちの１つおよび／または機能３０６ａ～３０６ｎ（例えば、図３）のうちの１つとして実装されるコンバイナの例示的な例である。複数のコンバイナ処理ブロック１６００は、処理ブロック３１５ａ～３１５ｎ（例えば、図４）のうちの１つおよび／または機能３０６ａ～３０６ｎ（例えば、図３）のうちの１つとして各々提供され得る。別の実施形態では、単一のコンバイナ処理ブロック１６００を実行するための機能は、複数の処理ブロック３１５ａ～３１５ｎ（例えば、図４）および／または機能３０６ａ～３０６ｎ（例えば、図３）のうちの１つの間で分散され得る。いくつかの実施形態では、図１２～図１４Ｂに関連して上述した、ラウンドロビン処理方式は、複数の処理ブロック１６００を使用して実施され得る。例えば、複数の処理ブロック１６００は、処理ブロック３１５ａ～ｎとして実装されてもよい。したがって、複数の処理ブロック１６００は、上述したようなラウンドロビン処理方式を使用して並列に動作可能であってもよい。

【0114】

本明細書で説明されるチャネライザおよび／またはコンバイナは、上述のメモリ帯域幅最適化の例である。チャネライザの機能は、図１５および図１６に示すように、別々のブロックに分離することができ、またはデータの小さい部分が処理される１つの機能サブ要素またはブロックに結合される。この例示的な例では、小さい部分が１つのＩＦＦＴに相当するデータを指すことがある。機能がチャネライザのために分離される場合、多くのフィルタ計算が実行され、次いで、多くの循環バッファ、および次いで、多くのＩＦＦＴが実行され得る。同様に、機能がコンバイナのために分離される場合、多くのＩＦＦＴが実行され、次いで、多くの循環バッファ、および次いで、多くのフィルタ計算が実行され得る。

【0115】

汎用ＣＰＵを使用することの例示的な非限定的な利点は、リソース割り当ての動的な性質である。例えば、図１４Ａおよび図１４Ｂに関連して説明したようなチャネライザ／コンバイナの場合、入力チャネルがいつでも出入りできるリアルタイムでシステムを再構成することが望ましい場合がある。図１４Ａに示すように、チャネライザ１２００ａ～ｎの処理ブロックによって、これらのチャネライザ１２００ａ～ｎを各々作成し、破壊して、この目標を達成することができる。入力帯域幅に対応するために、任意の値のＮを使用し、ならびに、適切な量の入力チャネルを処理するために、任意の数のチャネライザ１２００ｎをインスタンス化することが可能である。このようにして、例示的な例として、ある瞬間に、各々１５ＭＨｚの１０個のチャネルを結合することができ、次いで、１秒後に、４５ＭＨｚの５つのチャネルを結合することができる。マルチコア、ＳＩＭＤ技法、およびメモリ帯域幅最適化アプローチなど、本開示で説明するすべての技法のために、高スループットでのデータの処理の分散が可能である。本明細書で提供される例は、図１４Ａに示されるようなチャネライザ／コンバイナに関連して説明されるが、この有益な結果は、例えば、図５～図１１および図１４Ｂに関連して説明されるように、ダイバーシティコンバイナおよびドップラー補償に関して本明細書で説明される技法を使用することによって等しく達成可能である。例えば、図５の処理ブロック５１０、処理ブロック５２０、および／または処理ブロック５３０の任意の数の値を使用して、所望のスループットを達成することができる。図５の各処理ブロック５１０～５３０の数は、所望のスループットを達成するために、上述したのと同様の方法で達成するために、動的に作成され、破棄されてもよい。
他の態様

【0116】

添付の特許請求の範囲およびそれらの均等物は、本開示の範囲内になるような形または変更をカバーするためのものである。図に示される様々な構成要素は、これらに限定されないが、例えば、プロセッサ上のソフトウェアおよび／またはファームウェア、または専用ハードウェアとして実装されてもよい。また、上記で開示された特定の例示的な実施形態の特徴および属性は、追加の実施形態を形成するために異なる方法で組み合わせることができ、そのすべてが本開示の範囲内に入る。

【0117】

前述の方法の説明およびプロセスフロー図は、単に例示的な例として提供されており、様々な実施形態の動作が提示された順序で実行されなければならないことを要求または暗示することを意図していない。当業者には理解されるように、上記の実施形態における動作の順序は、任意の順序で実行することができる。「その後」、「次いで」、「次に」などの単語は、動作の順序を限定することを意図するものではなく、これらの単語は、単に、方法の説明を通して読者を導くために使用される。さらに、例えば、冠詞「ａ」、「ａｎ」、または「ｔｈｅ」を使用する、単数形での請求項要素へのいかなる言及も、要素を単数形に限定するものとして解釈されないものとする。

【0118】

本明細書で開示される実施形態に関連して説明される様々な例示的な論理ブロック、モジュール、およびアルゴリズム動作は、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得る。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、および動作を、上記では概してそれらの機能に関して説明した。そのような機能がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定のアプリケーションおよびシステム全体に課される設計制約に依存する。当業者は、説明された機能を、特定のアプリケーションごとに様々な方法で実装することができるが、そのような実装決定は、本発明の概念の範囲からの逸脱を引き起こすものと解釈されないものとする。

【0119】

本明細書で開示される様々な実施形態に関連して説明される様々な例示的な論理、論理ブロック、およびモジュールを実装するために使用されるハードウェアは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェアコンポーネント、または本明細書で説明された機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、受信機デバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つ以上のマイクロプロセッサ、または任意の他のそのような構成として実装されてもよい。あるいは、いくつかの動作または方法は、所与の機能に特有の回路によって実行されてもよい。

【0120】

１つ以上の例示的な実施形態では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つ以上の命令またはコードとして、非一時的コンピュータ可読記憶媒体または非一時的プロセッサ可読記憶媒体上に記憶され得る。本明細書で開示される方法またはアルゴリズムの動作は、非一時的コンピュータ可読またはプロセッサ可読記憶媒体上に常駐し得るプロセッサ実行可能命令で実施することができる。非一時的コンピュータ可読またはプロセッサ可読記憶媒体は、コンピュータまたはプロセッサによってアクセスされ得る任意の記憶媒体であり得る。限定ではなく例として、そのような非一時的コンピュータ可読またはプロセッサ可読記憶媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、電気的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリ、ＣＤ－ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態で所望のプログラムコードを記憶するために使用され得、コンピュータによってアクセスされ得る任意の他の媒体を含み得る。本明細書で使用されるディスク（ｄｉｓｋｓ）およびディスク（ｄｉｓｃｓ）は、コンパクトディスク（ＣＤ）、レーザーディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、およびブルーレイディスクを含み、通常、ディスク（ｄｉｓｋｓ）は、磁気的にデータを再生し、ディスク（ｄｉｓｃｓ）はレーザで光学的にデータを再生する。上記の組合せも、非一時的コンピュータ可読媒体およびプロセッサ可読媒体の範囲内に含まれる。さらに、方法またはアルゴリズムの動作は、コンピュータプログラム製品に組み込むことができる非一時的プロセッサ可読記憶媒体および／またはコンピュータ可読記憶媒体上のコードおよび／または命令の１つまたは任意の組合せまたはセットとして常駐し得る。

【0121】

開示されたプロセス／フローチャートにおけるブロックの特定の順序または階層は、例示的なアプローチの例示であることが理解される。設計選好に基づいて、プロセス／フローチャート内のブロックの特定の順序または階層を再構成できることを理解されたい。また、一部のブロックを組み合わせてもよいし、省略してもよい。添付の方法クレームは、様々なブロックの要素をサンプル順序で提示し、提示された特定の順序または階層に限定されることを意味しない。

【0122】

前述の説明は、当業者が本明細書で説明された様々な態様を実施することを可能にするために提供される。これらの態様に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義される一般的な原理は、他の態様に適用され得る。

【0123】

したがって、特許請求の範囲は、本明細書に示される態様に限定されることを意図するものではなく、言語の特許請求の範囲と一致する完全な範囲を与えられるものとし、単数形の要素への言及は、そのように明記されていない限り「唯一」を意味するものではなく、むしろ「１つ以上」を意味するものとする。

【0124】

「例示的」という用語は、本明細書では「例、事例、または例示としての役割を果たす」ことを意味するために使用される。本明細書で「例示的」として説明される任意の態様は、必ずしも、他の態様よりも好ましい、または有利であると解釈されないものとする。特に明記しない限り、「いくつか」という用語は、１つ以上を指す。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14A】

【図14B】

【図15】

【図16】