知財求人 - 知財ポータルサイト「IP Force」
▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-04-17
(45)【発行日】2025-04-25
(54)【発明の名称】ゲート・カット・トレンチ内のデカップリング・キャパシタ
(51)【国際特許分類】
H10D 1/68 20250101AFI20250418BHJP
H10B 10/00 20230101ALI20250418BHJP
H10D 89/00 20250101ALI20250418BHJP
H10D 89/60 20250101ALI20250418BHJP
H01L 21/768 20060101ALI20250418BHJP
H01L 21/3205 20060101ALI20250418BHJP
H01L 23/522 20060101ALI20250418BHJP
H10D 89/10 20250101ALI20250418BHJP
H10D 84/80 20250101ALI20250418BHJP
H10D 84/85 20250101ALI20250418BHJP
【ＦＩ】
H10D1/68
H10B10/00
H10D89/00 101D
H10D89/60
H01L21/90 A
H01L21/88 Z
H01L21/88 J
H10D89/10 W
H10D84/80 101A
H10D84/85 F
H10D84/85 D
【請求項の数】
25
(21)【出願番号】P 2023530219
(86)(22)【出願日】2021-11-30
(65)【公表番号】
(43)【公表日】2023-12-07
(86)【国際出願番号】 EP2021083573
(87)【国際公開番号】W WO2022117565
(87)【国際公開日】2022-06-09
【審査請求日】2024-05-16
(31)【優先権主張番号】17/110,381
(32)【優先日】2020-12-03
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】ヴェガ、レイナルド
(72)【発明者】
【氏名】ウォルパート、デイヴィッド
(72)【発明者】
【氏名】安藤 崇志
(72)【発明者】
【氏名】アドゥスミッリ、プラニート
(72)【発明者】
【氏名】チー、チェン
【審査官】石川 雄太郎
(56)【参考文献】
【文献】米国特許出願公開第２０１７／０００５０８７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０３５８８５２（ＵＳ，Ａ１）
【文献】特開２００９－０８８０５２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０００６３３４（ＵＳ，Ａ１）
【文献】特表２００９－５００８２４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｄ １／６８
Ｈ１０Ｂ １０／００
Ｈ１０Ｄ ８９／００
Ｈ１０Ｄ ８９／６０
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２１／３２０５
Ｈ１０Ｄ ８９／１０
Ｈ１０Ｄ ８４／８０
Ｈ１０Ｄ ８４／８５
(57)【特許請求の範囲】
【請求項1】
半導体構造体であって、第１のパワー・レールと、
前記第１のパワー・レールを第１のデカップリング・キャパシタの一部に接続する１つまたは複数の垂直積層コンタクト・ビアであって、前記第１のデカップリング・キャパシタが、第１のゲート・カット・トレンチ内の半導体基板の第１の部分にある、前記１つまたは複数の垂直積層コンタクト・ビアと
を備える半導体構造体。
【請求項2】
前記第１のゲート・カット・トレンチ内の前記半導体基板の前記第１の部分における前記第１のデカップリング・キャパシタが、前記第１のゲート・カット・トレンチ内の前記半導体基板の前記第１の部分に第１の誘電体層を含む、請求項１に記載の半導体構造体。
【請求項3】
前記第１のゲート・カット・トレンチ内の前記半導体基板の前記第１の部分における前記第１のデカップリング・キャパシタが、前記第１のゲート・カット・トレンチ内の前記半導体基板の前記第１の部分における前記第１の誘電体層上および分離トレンチの一部上に強誘電体材料の層を含む、請求項２に記載の半導体構造体。
【請求項4】
前記第１のデカップリング・キャパシタが、前記強誘電体材料と前記第１の誘電体層とを含む、請求項３に記載の半導体構造体。
【請求項5】
前記第１のゲート・カット・トレンチ内の半導体基板の前記第１の部分における前記第１のデカップリング・キャパシタが、前記第１のパワー・レールの下にあり、前記第１のパワー・レールに平行である、請求項１に記載の半導体構造体。
【請求項6】
金属が強誘電体層に電気的に接触する、請求項３に記載の半導体構造体。
【請求項7】
前記第１のパワー・レールを接続する前記１つまたは複数の垂直積層コンタクト・ビアが、前記強誘電体層に電気的に接触する前記金属の上面に接続する、請求項６に記載の半導体構造体。
【請求項8】
前記強誘電体層に電気的に接触する前記金属が、前記第１のゲート・カット・トレンチ内の前記半導体基板の前記第１の部分における前記第１のデカップリング・キャパシタを、前記第１のパワー・レールに電気的に接続する、請求項６に記載の半導体構造体。
【請求項9】
前記強誘電体材料に電気的に接触する前記金属の上面が、前記半導体基板の上面よりも上方にあり、前記半導体基板上にある分離トレンチの上面よりも下方にある、請求項６に記載の半導体構造体。
【請求項10】
前記第１の誘電体層が二酸化ケイ素の層である、請求項３に記載の半導体構造体。
【請求項11】
第２のパワー・レールと、前記第２のパワー・レールを第２のデカップリング・キャパシタの一部に接続する１つまたは複数の垂直積層コンタクト・ビアであって、前記第２のデカップリング・キャパシタが、第２のゲート・カット・トレンチ内の半導体基板の第２の部分にあり、前記第２のゲート・カット・トレンチが、前記半導体基板の１つまたは複数の部分における分離トレンチを通り、前記半導体基板の前記１つまたは複数の部分における前記分離トレンチ上にあるゲートを通り、第２の分離トレンチが、前記半導体基板の前記第２の部分内に延びる、前記１つまたは複数の垂直積層コンタクト・ビアと、
前記半導体基板の前記第１の部分に隣接する前記半導体基板の第３の部分および前記半導体基板の前記第２の部分に隣接する前記半導体基板の第４の部分における１つまたは複数の活性デバイス領域であって、前記半導体基板の前記第２の部分と前記半導体基板の前記第２の部分に隣接する前記半導体基板の第４の部分とが、ｎ型ドーパントまたはｐ型ドーパントのうちの一方でドープされる、前記活性デバイス領域と
をさらに備える、請求項１に記載の半導体構造体。
【請求項12】
半導体構造体であって、第１のパワー・レールの下の半導体基板の第１の部分における第１のゲート・カット・トレンチと、
前記半導体基板の前記第１の部分における第１の金属層と、
前記半導体基板の前記第１の部分における前記第１の金属層上の第１の誘電体層と、
前記半導体基板の前記第１の部分における前記第１の金属層上の前記第１の誘電体層上、前記半導体基板の上方の分離トレンチの底部上、および前記第１のゲート・カット・トレンチの一部内の強誘電体層と
を備える、半導体構造体。
【請求項13】
前記強誘電体層に電気的に接触する第２の金属と、前記強誘電体層に電気的に接触する前記第２の金属の第１の部分上の第３の金属材料であって、前記第１のパワー・レールの下にある前記第３の金属材料と、
前記強誘電体層に電気的に接触する前記第２の金属の第２の部分上の第２の誘電体材料であって、前記強誘電体層に電気的に接触する前記第２の金属の露出部分を覆い、前記強誘電体層の露出部分を覆う、前記第２の誘電体材料と、
前記強誘電体層に電気的に接触する前記第２の金属の前記第１の部分上の前記第３の金属材料と、前記第１のパワー・レールとの電気接続部と
をさらに備える、請求項１２に記載の半導体構造体。
【請求項14】
前記半導体基板の前記第１の部分における前記第１の金属層と、前記第１の金属層上の前記第１の誘電体層と、前記第１のゲート・カット・トレンチ内で前記半導体基板の前記第１の部分の上方に延びる、前記半導体基板の前記第１の部分における前記第１の金属層上の前記第１の誘電体層上の前記強誘電体層とが、デカップリング・キャパシタを形成する、請求項１２に記載の半導体構造体。
【請求項15】
前記半導体基板の前記第１の部分における前記第１の金属層と、前記第１の金属層上の前記第１の誘電体層と、前記強誘電体層と、前記強誘電体層に電気的に接触する前記第２の金属とが、金属－強誘電体－絶縁体－金属積層体を形成する、請求項１３に記載の半導体構造体。
【請求項16】
前記半導体基板の前記第１の部分における前記第１のゲート・カット・トレンチの上部が、ゲートの上部と同じ高さであり、前記ゲートの１つまたは複数の部分が、前記半導体基板の１つまたは複数の第２の部分における１つまたは複数の活性デバイス領域を含む、請求項１２に記載の半導体構造体。
【請求項17】
前記１つまたは複数の活性デバイス領域の下にある前記半導体基板の１つまたは複数の第２の部分のうちの少なくとも一部が、ｎ型ドーパントまたはｐ型ドーパントのうちの少なくとも一方でドープされる、請求項１６に記載の半導体構造体。
【請求項18】
第２のパワー・レールの下の半導体基板の第２の部分における第２のゲート・カット・トレンチと、前記半導体基板の前記第２の部分における第１の金属層と、
前記半導体基板の前記第２の部分における前記第１の金属層上の誘電体層と、
前記半導体基板の前記第２の部分における前記第１の金属層上の前記誘電体層上、および前記第２のゲート・カット・トレンチの一部内の分離トレンチの底部上の強誘電体層であって、前記分離トレンチが、前記第２のゲート・カット・トレンチに隣接する前記半導体基板の上方にある、前記強誘電体層と
をさらに備える、請求項１２に記載の半導体構造体。
【請求項19】
半導体構造体であって、パワー・レールと
前記パワー・レールの下のゲート・カット・トレンチと、
前記ゲート・カット・トレンチ内の半導体基板の一部上の誘電体層と、
前記誘電体層上および前記半導体基板の上方の前記ゲート・カット・トレンチの垂直面上の強誘電体層と、
前記強誘電体層に電気的に接触する金属と
を備える半導体構造体。
【請求項20】
前記強誘電体層に電気的に接触する前記金属と前記パワー・レールとの電気接続部であって、前記接続部が、前記強誘電体層に電気的に接触する前記金属と前記パワー・レールとの間に１つまたは複数のコンタクト・ビアを含む、前記電気接続部をさらに備える、請求項１９に記載の半導体構造体。
【請求項21】
前記パワー・レールの下の前記ゲート・カット・トレンチが、ゲートを通り、前記半導体基板上の分離トレンチを通り、前記半導体基板の上部を通り、中間層誘電体材料の下にある、請求項１９に記載の半導体構造体。
【請求項22】
デカップリング・キャパシタを半導体基板に形成する方法であって、１つまたは複数の第１のエッチング・プロセスを実行して、半導体基板上の分離トレンチ上にある第１の中間層誘電体の一部を除去し、前記除去された第１の中間層誘電体の下にある分離トレンチの一部を除去し、ゲート・カット・トレンチを形成する前記分離トレンチの除去部分の下の半導体基板の上部を除去することと、
前記ゲート・カット・トレンチを形成する前記除去された分離トレンチの下の前記半導体基板の残りの上部に誘電体材料の層を堆積させることと、
前記誘電体材料上および前記半導体基板の上方の前記分離トレンチの残りの部分上に強誘電体材料の層を堆積させることと、
強誘電体層に第１の金属を堆積させることと
を含む方法。
【請求項23】
前記強誘電体層の上部および前記強誘電体層上の前記第１の金属の上部をエッチングすることであって、前記強誘電体層の表面および前記第１の金属の表面が、前記半導体基板よりも上方かつ前記分離トレンチの上面よりも下方にある、前記エッチングすることと、誘電体キャップを第２の金属層および第１の中間層誘電体材料に堆積させることと、
第１の化学機械研磨を実行して、前記第１の中間層誘電体材料上の前記誘電体キャップの一部を除去することと、
１つまたは複数の第２のエッチング・プロセスを実行して、前記第１の金属上の前記誘電体キャップの少なくとも一部を除去し、前記第１の金属の一部を露出させ、コンタクト・ビア開口部を形成することと、
前記コンタクト・ビア開口部内、前記強誘電体層上の前記第１の金属の露出部分、および前記第１の中間層誘電体材料上に、前記第２の金属層を堆積させることと、
第２の化学機械研磨を実行して、前記第１の中間層誘電体材料上の前記第２の金属層の一部を除去することと、
前記第１の中間層誘電体材料および前記第２の金属層の残りの部分上に第２の中間層誘電体材料の層を堆積させることと、
前記第２の中間層誘電体材料の一部を選択的にエッチングすることと、
前記第２の中間層誘電体材料および前記第２の金属層上に第３の金属層を堆積させることと、
前記第２の中間層誘電体材料上にある前記第３の金属層を除去してビア・コンタクトを形成することと、
第４の金属層を堆積させることと、
前記第４の金属層をエッチングして、前記ビア・コンタクトの各々の上にパワー・レールを形成することと
をさらに含む、請求項２２に記載の方法。
【請求項24】
デバイス回路であって、少なくとも１つのパワー・レールと、
半導体基板の一部内に延びる、前記少なくとも１つのパワー・レールの各々の下のゲート・カット・トレンチであって、前記少なくとも１つのパワー・レールのうちの１つの下の前記ゲート・カット・トレンチが、ウェルを形成する前記半導体基板のドープ領域内に延びる、前記ゲート・カット・トレンチと、
前記半導体基板の前記一部上の絶縁層と、
前記半導体基板の前記一部上の前記絶縁層および前記ゲート・カット・トレンチの底部の側面上の強誘電体層と
を備えるデバイス回路。
【請求項25】
前記強誘電体層上の第１の金属層と、第１の金属層を前記少なくとも１つのパワー・レールに接続する１つまたは複数の垂直積層コンタクトであって、前記絶縁層と前記強誘電体層とが、前記少なくとも１つのパワー・レールの各々の下の前記ゲート・カット・トレンチ内にデカップリング・キャパシタを形成する、前記垂直積層コンタクトと、
前記半導体基板のドープ領域および前記絶縁層の下面に直接接触する下部金属電極と、
前記強誘電体層および前記パワー・レールに電気的に接続された上部金属電極と
をさらに備える、請求項２４に記載のデバイス回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体メモリ・デバイス技術の分野に関し、より詳細には、半導体回路のパワー・レールの下のゲート・カット・トレンチ内にデカップリング・キャパシタを形成することに関する。
【背景技術】
【0002】
半導体デバイスの製造および設計は、半導体デバイス性能の向上に向けてさらに努力しながら、線幅およびデバイス要素間の間隔が小さくなるにつれて、絶えずより多くの回路を半導体チップにパッケージ化している。従来、トランジスタは、半導体基板に形成され、トランジスタの上方に形成された相互接続部の層およびパワー構造体によって互いに接続されている。一般にスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）などのメモリ・デバイスと共に使用される従来のパワー・レールは、通常、トランジスタの上方の相互接続層に存在する。相互接続層内の従来のパワー・レールは、かなり大きい面積を使い、半導体性能要件を満たすために、通常、大きい電源ガードバンドを使用してパワー・レール・ノイズに対処する。パワー・レール・ノイズを低減させ、半導体デバイス性能を向上させるために、相互接続層に形成された金属－絶縁体－金属キャパシタ（ＭＩＭＣＡＰ）、またはシリコン・オン・インシュレータ半導体基板の絶縁層に形成されたディープ・トレンチ・キャパシタなどのデカップリング・キャパシタを使用して、パワー・レール・ノイズを低減させ、半導体デバイス性能を向上させる。
【発明の概要】
【0003】
本発明の実施形態は、半導体デバイスの半導体構造体および半導体構造体を形成する方法を提供し、半導体構造体は、第１のパワー・レールと、第１のパワー・レールを第１のデカップリング・キャパシタの一部に電気的に接続する１つまたは複数の垂直積層コンタクト・ビアとを備える。半導体構造体は、第１のゲート・カット・トレンチ内の半導体基板の第１の部分に第１のデカップリング・キャパシタを備える。
【0004】
本発明の実施形態は、半導体デバイスの半導体構造体および半導体構造体を形成する方法を提供し、半導体構造体は、第１のパワー・レールの下の半導体基板の第１の部分における第１のゲート・カット・トレンチと、半導体基板の第１の部分における第１の金属層とを備える。半導体構造体は、半導体基板の第１の部分における第１の金属層上の誘電体層と、半導体基板の第１の部分における誘電体層上、半導体基板の上方の浅い分離トレンチの底部上、およびゲート・カット・トレンチの一部内の強誘電体層とを備える。
【0005】
本発明の実施形態は、半導体デバイスの半導体構造体および半導体構造体を形成する方法を提供し、半導体構造体は、パワー・レールと、パワー・レールの下のゲート・カット・トレンチとを備える。半導体構造体は、ゲート・カット・トレンチ内の半導体基板の一部上の誘電体層を備える。さらに、半導体構造体は、誘電体層上および半導体基板の上方のゲート・カット・トレンチの垂直面上の強誘電体層と、強誘電体層内の金属とを備える。
【0006】
本発明の様々な実施形態の上記その他の態様、特徴、および利点は、添付図面と併せた以下の説明からより明らかになろう。
【図面の簡単な説明】
【0007】
【図1】本発明の一実施形態による、２つのパワー・レールを有する半導体回路の配置を上から見た図である。
【図7】本発明の第２の実施形態による、ゲート・カット・トレンチがないときの、強誘電体材料上に配置された４．４ｅＶ仕事関数金属と強誘電体材料上に配置された４．９ｅＶ仕事関数金属との技術コンピュータ支援設計（ＴＣＡＤ）解析の結果を示すグラフである。
【図8】本発明の第２の実施形態による、ゲート・カット・トレンチ深さが２０ｎｍのときの、強誘電体材料上に配置された４．４ｅＶ仕事関数金属と強誘電体材料上に配置された４．９ｅＶ仕事関数金属とのＴＣＡＤ解析の結果を示すグラフである。
【図9】本発明の第２の実施形態による、ゲート・カット・トレンチ深さが２０ｎｍであり、二酸化ケイ素層が半導体基板に隣接していないときの、強誘電体材料上に配置された４．４ｅＶ仕事関数金属と強誘電体材料上に配置された４．９ｅＶ仕事関数金属とのＴＣＡＤ解析の結果を示すグラフである。
【図10】本発明の第２の実施形態による、様々な材料および様々なゲート・カット・トレンチ深さについてのピーク静電容量対残留分極を示すグラフである。
【発明を実施するための形態】
【0008】
本発明の実施形態は、パワー・レールが、通常、トランジスタの上方の相互接続層に存在することを認識する。本発明の実施形態は、パワー・レール・ノイズがシステム性能に悪影響を与えることを認識する。パワー・レール・ノイズは、瞬間的なピーク・ドレイン電圧供給を増加させ、またはノイズ・サイクル全体を通してＶｄｄを増加させる。パワー・レール・ノイズの増加は、Ｖｄｄガードバンドの必要性を高め、これにより公称電圧を低下させる。本発明の実施形態は、ガードバンドが大きいほど、半導体回路の公称動作電圧が低下し、したがって、所与の半導体回路設計の性能が低下することを認識する。本発明の実施形態は、パワー・レール・ノイズを低減させることにより、半導体回路設計の公称動作電圧を増加させることができ、したがって、半導体回路設計の性能が向上することを認識する。
【0009】
本発明の実施形態は、デカップリング・キャパシタがパワー・レール・ノイズを低減させることを認識する。場合によっては、バック・エンド・オブ・ライン（ＢＥＯＬ）におけるディープ・トレンチ・キャパシタまたはＭＩＭＣＡＰをデカップリング・キャパシタとして使用して、ノイズを低減させる。本発明の実施形態は、バック・エンド・オブ・ライン（ＢＥＯＬ）半導体プロセスにおいて形成された金属－絶縁体－金属キャパシタ（ＭＩＭＣＡＰ）が、ＢＥＯＬ配線の抵抗回路網に起因して、より低い静電容量密度と限られた周波数応答とを提供することを認識する。本発明の実施形態は、高い静電容量密度を有するデカップリング・キャパシタをパワー・レールにできるだけ近接して配置することが、半導体チップおよびシステムの性能を向上させることを認識する。
【0010】
本発明の実施形態は、半導体基板のゲート・カット・トレンチ内にデカップリング・キャパシタを形成する方法を提供する。ゲート・カット・トレンチ内のデカップリング・キャパシタは、パワー・レールに平行にパワー・レールの下方で延びる。デカップリング・キャパシタをパワー・レールの下方で半導体基板に形成するために、ゲート・カット・トレンチは、従来のゲート・カット・トレンチよりも深くカットされまたはエッチングされる。本発明の実施形態は、ゲートの一部、ゲートの除去部分の下の浅いトレンチ分離（ＳＴＩ）の一部、および半導体基板の上部を除去する１回または複数回のエッチングを実行することにより、半導体基板の上部にデカップリング・キャパシタを形成する方法を含む。ゲート・カット・トレンチは、通常、ゲートの端部を通ってエッチングされ、ＳＴＩの上面まで下方に延びるが、本発明の実施形態は、ゲート・カット・トレンチをより深くエッチングして、ゲート・カット・トレンチが半導体基板の上部内に延びるようにする。ゲート・カット・トレンチが半導体基板内に延びることにより、半導体基板のゲート・カット・トレンチ内にデカップリング・キャパシタ材料を堆積させることができる。パワー・レールのすぐ下方で半導体基板のディープ・ゲート・カット・トレンチ内に形成されたデカップリング・キャパシタは、従来のＭＩＭＣＡＰまたは従来のディープ・トレンチ・デカップリング・キャパシタよりもパワー・レールに近接している。
【0011】
本発明の実施形態は、パワー・レール・ノイズを低減させる、より深いゲート・カット・トレンチを使用する、半導体基板内のデカップリング・キャパシタを提供し、ＭＩＭＣＡＰまたは従来のディープ・トレンチ・キャパシタよりもパワー・レールに近接させる。デカップリング・キャパシタをパワー・レールに近接させて配置することにより、デカップリング・キャパシタとパワー・レールとの間のレジスタ－キャパシタ（ＲＣ）回路遅延が低減し、周波数応答が向上する。さらに、半導体基板に埋め込まれたデカップリング・キャパシタは、半導体回路性能を向上させるために、より小さいパワー・レール・ガードバンドおよびより高い公称電圧を可能にする。
【0012】
本発明の実施形態は、ゲート・カット・トレンチ内のデカップリング・キャパシタのいくつかの異なる材料の組合せおよび半導体構造体を提供して、デカップリング・キャパシタの異なるレベルの性能をもたらすプロセスおよび材料の設計トレードオフを可能にする。本発明の実施形態は、デカップリング・キャパシタの異なる電気的性能をもたらす、誘電体材料、強誘電体材料、および金属の異なる積層体の組合せを有する、半導体基板内のデカップリング・キャパシタを提供する。本発明の実施形態は、デカップリング・キャパシタを形成する誘電体材料と強誘電体材料とを提供する。本発明の実施形態はまた、別のデカップリング・キャパシタを形成する金属－強誘電体－絶縁体－金属（ＭＦＩＭ）積層体の金属材料、高ｋ誘電体材料、および強誘電体材料を提供する。本発明の実施形態は、半導体基板のゲート・カット・トレンチの深さを増加させることにより、半導体基板内により大きいデカップリング・キャパシタを形成して、デカップリング・キャパシタの静電容量密度を向上させる方法を提供する。
【0013】
本発明の実施形態は、半導体基板内にデカップリング・キャパシタを形成する方法を提供する。方法は、１つまたは複数のエッチング・プロセスおよび単一のゲート・カット・エッチング・マスクを使用して、ゲート・カット・トレンチのエッチング深さを増加させることを含む。方法は、標準的なゲート・カット・トレンチ・エッチングを、例えばＳＴＩの上部まで実行することと、次に、ＳＴＩを通ってエッチングし、半導体基板内へのエッチングを続けることにより、標準的なゲート・カット・トレンチを深くすることとを含む。１つまたは複数のエッチング・プロセスを使用して、ゲート・カット・トレンチを半導体基板内に延ばすように、エッチングされるゲート・カット・トレンチの深さを増加させる。方法は、後のステップでパワー・レールが形成される箇所の下方でこれに平行に、ゲート・カット・トレンチをエッチングすることを含む。
【0014】
方法は、より深いゲート・カット・トレンチ内の半導体基板表面に誘電体材料の層を形成することをさらに含む。誘電体材料の層の形成後、ゲート・カット・トレンチ内に強誘電体材料を堆積させる。第１の金属材料は、ゲート・カット・トレンチの凹部内（例えば、デカップリング・キャパシタ上）に堆積される。強誘電体材料および第１の金属材料は、ＳＴＩの上面よりも下方の高さまでエッチングされる。この方法では、誘電体材料は、ゲート・カット・トレンチ内で金属材料上および強誘電体材料上に堆積される。ゲート・カット・トレンチの一端部における誘電体材料の選択的エッチングを、ゲートの上面に接触するゲート・カット・トレンチの中央部上の誘電体材料の選択的エッチングと共に行うことができる。別の金属層が、半導体基板上および誘電体材料が除去されたゲート・カット・トレンチの部分内に堆積されて、デカップリング・キャパシタに接続するコンタクト・ビアを形成し、ゲートとのコンタクトを形成する。
【0015】
本発明の実施形態は、パワー・レール・ノイズを低減させ、チップ性能を向上させるために、パワー・レールの一端部に接続し、かつ半導体基板内でパワー・レールに平行にパワー・レールの下に延びるデカップリング・キャパシタを形成する方法を提供する。
【0016】
図１～図６Ｃおよび図１１～図１６は、２つのデカップリング・キャパシタを含む例示的な半導体構造体を示し、各デカップリング・キャパシタは、パワー・レールの下にあり、一端部でパワー・レールに接続されている。本発明の実施形態において、図２～図５Ｃに示す半導体構造体は、ゲート・カット・トレンチ内の金属－強誘電体－絶縁体－半導体（ＭＦＩＳ）積層体を示す。本発明の実施形態において、図６Ａ～図６Ｃの半導体構造体は、ゲート・カット・トレンチ内の金属－強誘電体－絶縁体－金属（ＭＦＩＭ）積層体を示す。
【0017】
図１は、本発明の一実施形態による、パワー・レール３Ａおよび３Ｂを有する半導体回路の配置１００を上から見た図である。配置１００は、活性領域７のフィンを使用する論理セルまたはデバイス回路としてのインバータに関するが、半導体回路は、フィンを有するインバータの配置１００に限定されない。例えば、配置１００は、ＮＯＴ－ＡＮＤ（ＮＡＮＤ）ゲートまたはＮＯＴ－ＯＲ（ＮＯＲ）ゲートなどの論理セルまたは論理ゲートを表していてもよい。ＮＡＮＤゲートは、すべての入力が真である場合のみ、偽である出力を生じさせる論理ゲートである。論理ゲートまたはデバイス回路としてのＮＯＲゲートは、両方の入力が負であるときに正の出力を生じさせる。他の実施形態において、平面構造体（例えば、フィン型電界効果トランジスタではなく平面型電界効果トランジスタ）またはナノシート構造体などの別のタイプの半導体構造体を使用して、別のタイプのデバイス回路を形成してもよい。
【0018】
図１は２つのパワー・レールを示すが、他の実施形態において、３つ以上のパワー・レールが配置１００の半導体回路または論理セルに存在する。図示するように、図１は、ゲート・カット・マスク１、ゲート２Ａ、補助ゲート２Ｂ、パワー・レール３Ａおよび３Ｂ、ビア・コンタクト４、トレンチ・コンタクト・ビア５、ゲート・コンタクト・ビア８、ビア・コンタクト４の下に延びるソース／ドレイン・コンタクト６、活性領域７、第１の金属層（Ｍ１）の線１１、ならびに配置１００の半導体回路を通る断面Ａ－Ａ’、Ｂ－Ｂ’、およびＣ－Ｃ’の図を含む。図１に示すように、対のトレンチ・コンタクト・ビア５の各コンタクトは、パワー・レール３Ａまたはパワー・レール３Ｂのうちの一方に接続する。図４の断面Ｃ－Ｃ’は、トレンチ・コンタクト・ビア５の各々をさらに示し、トレンチ・コンタクト・ビア５は、ゲート・カット・トレンチ内に形成されたデカップリング・キャパシタに接続し、ビア・コンタクト４によってパワー・レール３Ａまたは３Ｂのうちの一方に接続している。このようにして、パワー・レール３Ａおよび３Ｂの各々は、トレンチ・コンタクト・ビア５のうちの一方によって、パワー・レール３Ａおよび３Ｂの下のゲート・カット・トレンチ内のデカップリング・キャパシタに直接接続する（図４に示す）。
【0019】
パワー・レール３Ａおよび３Ｂは、少なくとも第１の金属層、すなわちＭ１に存在し、当業者に知られているように、パワー・レール３Ａおよび３Ｂは、Ｍ１の上方の１つまたは複数の金属層（図示せず）に存在してもよい。本発明の様々な実施形態において、パワー・レール３Ａおよび３Ｂは、トレンチ・コンタクト・ビア５、ビア・コンタクト４、および金属材料（例えば、図４の金属２０）を含むものと考えられ、これらはパワー・レール３Ａおよび３Ｂの下方にあり、パワー・レール３Ａおよび３Ｂに電気的に接続されている。様々な実施形態において、パワー・レール３Ａは接地パワー・レールである。様々な実施形態において、パワー・レール３Ｂは、ｎウェルに関連付けられた直流電源（ＶＤＤ）パワー・レールである。ｎウェルは、ｎ型材料でドープされた半導体基板の一部である（例えば、ｐ型電界効果トランジスタ（ＰＦＥＴ）の一部であり得る）。他の例では、パワー・レール３Ａおよび３Ｂの接地機能およびＶＤＤ機能を入れ替えてもよい（例えば、パワー・レール３ＡがＶＤＤパワー・レールである）。
【0020】
様々な実施形態において、ゲート・カット・マスク１は、図２で示すようにゲート２Ａの一部が除去される位置を示す。当業者に知られているように、ゲート・カット・マスク１を使用して、ゲート２Ａの方向に垂直なカットまたはエッチングを規定することができる（例えば、ゲート２Ａをエッチングするために使用するとき、ゲート・マスク１はゲート２Ａの端部を規定する）。このようにして、ゲート２Ａの縁部または端部が、ゲート・カット・マスク１を使用するゲート２Ａのエッチングによって形成されるとき、ゲート・カット・マスク１を使用して形成されていないゲートと比較して、縁部はゲート２Ａに高い電気的性能をもたらす。補助ゲート２Ｂ上のゲート・カット・マスク１は存在しなくてもよいが、他の例では、補助ゲート２Ｂ上のゲート・カット・マスク１の考えられる位置として示されている。図１では、１つのゲート・カット・マスク１がパワー・レール３Ａおよび３Ｂの各々の下にあり、パワー・レール３Ａおよび３Ｂのそれぞれに平行に延びる。
【0021】
図示するように、配置１００の左側の線１１は、配置１００に示す半導体回路への入力であってよく、配置１００の右側の線１１は、半導体回路の出力であってよい。様々な実施形態において、配置１００の下部の活性領域７は、ｎウェルに関連付けられて、ｐ型電界効果トランジスタ（ＰＦＥＴ）を形成する。一部の実施形態において、配置１００の下部の活性領域７は、ｐウェルに関連付けられて、ＮＦＥＴを形成する。インバータに関する配置１００として示されているが、他の実施形態において、図４に示すようなパワー・レール３Ａおよび３Ｂの下のデカップリング・キャパシタは、ＮＡＮＤゲート、ＮＯＲゲート、またはバッファ論理ゲートなどの別のタイプの回路デバイスに関連付けられ、ただし、これらのタイプの半導体デバイス回路または論理セルに限定されない。
【0022】
図２は、本発明の一実施形態による、図１に示す配置１００の断面Ａ－Ａ’を通る半導体構造体２００の断面図である。断面Ａ－Ａ’は、ゲート２Ａに平行で、ゲート・カット・トレンチ１０の各々がゲート２Ａに垂直でありゲート２Ａを貫通するように、ゲートを通る（例えば、Ａ－Ａ’は、ゲート２Ａの長さまたは長さ寸法に平行に延びるゲート２Ａ内にある）。ゲート・カット・トレンチ１０内の誘電体キャップ２３の一側に中間層誘電体材料（ＩＬＤ）２９が示されているが、他の実施形態において、ゲート２Ａは、ＳＴＩ２７の上方で誘電体キャップ２３の両側に存在する。
【0023】
図示するように、パワー・レール３Ａおよび３Ｂの各々の下のゲート・カット・トレンチ１０は、ゲート２Ａの上部から半導体基板２６およびｎウェル２５の上部内に延びる。ゲート・カット・トレンチ１０は、誘電体層２２、強誘電体層２１、強誘電体層２１内の金属２０、ならびに金属２０および強誘電体層２１の一部上の誘電体キャップ２３を含む。強誘電体層２１と誘電体層２２とは、ゲート・カット・トレンチ１０内のデカップリング・キャパシタを形成する。デカップリング・キャパシタは、半導体基板２６およびｎウェル２５内に深さｄを有する。パワー・レール３Ａおよび３Ｂは各々、強誘電体層２１と誘電体層２２とから形成されたデカップリング・キャパシタの上方にあり、これに平行である。
【0024】
図示するように、図２はゲート・コンタクト・ビア８も含み、このゲート・コンタクト・ビア８は、ビア・コンタクト４の下に垂直に積層され、Ｍ１金属層の一部から形成された線１１にゲート２Ａを接続する。フィン２４が、ｎウェル２５の一部および半導体基板２６の一部上にある。当業者に知られているように、フィン２４は活性領域７（図１に示す）にあってよい。浅いトレンチ分離（ＳＴＩ）２７が、半導体基板２６およびｎウェル２５の一部の上方にある。ＩＬＤ２９が、ゲート２Ａ上、ＳＴＩ２７の一部上、誘電体キャップ２３の上および周囲、ならびにゲート・コンタクト・ビア８、ビア・コンタクト４、線１１、パワー・レール３Ａおよび３Ｂの周囲にある。図示するように、強誘電体層２１と誘電体層２２とにより形成されたデカップリング・キャパシタは、半導体基板２６およびｎウェル２５内への深さｄと幅ｗとを有することができる。
【0025】
誘電体層２２は、ゲート・カット・トレンチ１０内で半導体基板２６およびｎウェル２５の表面上にあってよい。強誘電体層２１は、ゲート・カット・トレンチ１０内で、誘電体層２２上およびＳＴＩ２７の一部内にあってよい。強誘電体層２１の上面は、ゲート２Ａの下面よりも下方にある。ゲート・カット・トレンチ１０の中央部に、金属２０が充填されていてよい。金属２０は、強誘電体層２１によって（例えば、金属２０の側面および下部の周囲で）囲まれ、ゲート・カット・トレンチ１０の残りの部分を充填する誘電体キャップ２３によって覆われていてよい。ゲート・カット・トレンチ１０は、ゲート２Ａの各端部に当接する。デカップリング・キャパシタは、ゲート２Ａ内に幅ｗでエッチングされたゲート・カット・トレンチ１０内と、半導体基板２６およびｎウェル２５につながるＩＬＤ２９の一部とに、半導体基板２６およびｎウェル２５内への深さｄで形成される。他の実施形態において、半導体基板２６は、パワー・レール３Ａに関連付けられたフィン２４の下のｐ－ウェルも含む。
【0026】
図２のゲート・カット・トレンチ１０は、ゲート２Ａの上面から半導体基板２６およびｎウェル２５内に深さｄまで延びる。一実施形態において、ゲート・カット・トレンチ１０は、半導体基板２５およびｎウェル２６の上面に接触するが、半導体基板２６およびｎウェル２５内には入らない。詳細に後述するように、ゲート・カット・トレンチ１０の深さｄは、デカップリング・キャパシタの静電容量を変化させる（例えば、より大きい深さｄでより深くエッチングされたゲート・カット・トレンチは、より多くの静電容量を提供することができる）。
【0027】
誘電体層２２は、ゲート・カット・トレンチ１０内にある（例えば、ゲート・カット・トレンチ１０を覆う）。誘電体層２２は、ゲート・カット・トレンチ１０内の半導体基板２６およびｎウェル２５の一部の表面上にある。図示するように、誘電体層２２は、強誘電体層２１の一部の下にある。様々な実施形態において、誘電体層２２は、二酸化ケイ素の薄層である。他の実施形態において、誘電体層２２は、ゲート積層体で一般に使用される誘電体材料（例えば、二酸化ケイ素（ＳｉＯ２）、または二酸化ハフニウム（ＨｆＯ２）と酸化ケイ素（ＳｉＯｘ）との複合積層体、または酸化アルミニウム（Ａｌ２Ｏ５））である。
【0028】
図示するように、強誘電体層２１と誘電体層２２とは、基板２６およびｎウェル２５内にエッチングされたゲート・トレンチ内に存在する。金属２０、強誘電体層２１、および誘電体層２２などの誘電体材料についての材料の選択は、少なくとも部分的に、強誘電体層２１と誘電体層２２とにより形成されるデカップリング・キャパシタによってもたらされる静電容量または静電容量密度を決定する。様々な実施形態において、強誘電体層２１は、ハフニウム・ジルコニウム酸化物（ＨＺＯ）である。他の実施形態において、強誘電体層２１は、チタン酸ジルコン酸鉛（ＰＺＴ）、シリコン・ドープ酸化ハフニウム（Ｓｉ：ＨｆＯ２）、またはチタン酸バリウムのうちの１つである。しかしながら、強誘電体層２１は、これらの材料に限定されず、別の適切な強誘電体材料であってもよい。
【0029】
金属２０は、強誘電体層２１内および強誘電体層２１の上面に存在する。金属２０の上部は、ＳＴＩ２７の上面よりも下方、ゲート２Ａの下面よりも下方、かつ半導体基板２６およびｎウェル２６の上面よりも上方であってよい。図示するように、金属２０の上面は、ＳＴＩ２７の略中央部にある。様々な実施形態において、金属２０は、金属材料のうちの１つまたは複数から構成されている。当業者に知られているように、金属の仕事関数は、仕事関数金属と誘電体層または強誘電体層との境界面における結晶面などの金属の構造、および金属の化学組成に応じて決まる。例えば、仕事関数金属（ＷＦＭ）の薄層は、ＷＦＭ上のバルク金属と共に強誘電体層２１上に存在し得る。この場合、金属２０は、タングステン金属と窒化チタンまたはドープ・アルミニウムなどのＷＦＭとから構成され得る。金属２０は、これらの材料に限定されず、例えば、置換金属ゲート・プロセスで使用される金属であってもよい。
【0030】
様々な実施形態において、強誘電体層２１および誘電体層２２の材料の選択、ならびにゲート・カット・トレンチ１０の深さｄおよび幅ｗは、各々、デカップリング・キャパシタの静電容量に影響を与える。ゲート２Ａ、ＳＴＩ２７、およびｎウェル２５を含む半導体基板２６のエッチング中のゲート・カット・トレンチ１０の深さｄは、強誘電体層２１と誘電体層２２とにより提供される静電容量に影響を与え得る。様々な実施形態において、半導体基板２６およびｎウェル２５内のゲート・カット・トレンチ１０の深さｄを増加させると、ゲート・カット・トレンチ１０内に形成されたデカップリング・キャパシタにより発生する静電容量が増加する（例えば、強誘電体層２１と誘電体層２２とが同じ材料から構成されているとき）。図７および図８は、ゲート・カット・トレンチ１０の深さｄの変化がゲート・カット・トレンチ１０内のデカップリング・キャパシタの静電容量密度に与える影響を示す。
【0031】
誘電体キャップ２３は、金属２０の上面、およびゲート・カット・トレンチ１０内の金属２０の垂直面を囲む強誘電体層２１の上面よりも上方に存在する。図示するように、ＳＴＩ２７は、誘電体キャップ２３の一側の下部を囲み、ＩＬＤ２９は、強誘電体層２１の上部の外側および強誘電体層２１の上部を囲む。様々な実施形態において、ゲート２Ａは、強誘電体層２１の内側上部に隣接する。図示するように、一部の実施形態において、ＩＬＤ２９は、誘電体キャップ２３の外側（例えば、左右）部分の上部に隣接し、ゲート２Ａは、誘電体キャップ２３の内側部分の上部に隣接する（図１に示す）。一実施形態（図示せず）において、誘電体キャップ２３の両側がゲート２Ａによって囲まれている。
【0032】
様々な実施形態において、半導体基板２６は、半導体基板２６の一部にｎウェル２５を含む。半導体基板２６（例えば、ｎウェル２５を含む）は、シリコン基板、ＩＶ族半導体材料、ＩＩＩ－Ｖ族半導体材料、ＩＩ－ＶＩ族半導体材料、または半導体回路で使用される他の既知の半導体材料から構成され得る。様々な実施形態において、基板２６は、ウエハまたはウエハの一部である。一部の実施形態において、半導体基板２６は、ドープ領域、非ドープ領域のうちの１つもしくは複数を含み、または、ドープ領域、非ドープ領域、応力領域、もしくは欠陥の多い領域を含む。図示するように、図２は、既知の半導体プロセスを使用してｎ型材料でドープされた半導体基板２６の一部であるｎウェル２５を含む。一部の実施形態において、ｐ－ウェル（図示せず）の場合、ＳＴＩ２７の一部のうちの最も左側の誘電体層２２および最も左側のフィン２４の下にある半導体基板２６の一部が、ドープされる。様々な実施形態において、半導体基板２６の１つまたは複数の部分が、ｐ型ドーパントでドープされ、ｎ型ドーパントでドープされ、またはドープされない。
【0033】
図３は、本発明の一実施形態による、図１の半導体回路の配置１００の断面Ｂ－Ｂ’を通る半導体構造体３００の断面図である。断面Ｂ－Ｂ’は、活性領域７の一部上にある図１の配置１００の領域を二分する。半導体構造体３００は、ソース／ドレイン・コンタクト６およびビア・コンタクト４を介してパワー・レール３Ａまたは３Ｂのうちの一方に接続する、活性領域のフィン２４を示す。図示するように、強誘電体層２１と誘電体層２２とにより形成されるデカップリング・キャパシタは、活性領域７の外側にあり、ＳＴＩ２７の一部によって分離されている。
【0034】
図示するように、図３は、強誘電体層２１の上および内部の金属２０よりも上方にある、ゲート・カット・トレンチ１０の上部において、キャパシタ誘電体キャップ２３が充填された、ゲート・カット・トレンチ１０も含む。誘電体層２２は、強誘電体層２１の下、ならびに半導体基板２６およびｎウェル２５の一部の表面上にある。フィン２４が、ｎウェル２５および基板２６の一部上にあり、浅いトレンチ分離（ＳＴＩ）２７が、ｎウェル２５および基板２６の一部上にある。ＩＬＤ２９が、線１１を囲み、パワー・レール３Ａおよび３Ｂの一部を囲み、ビア・コンタクト４を囲み、活性領域７の一部を囲み、誘電体キャップ２３の一部を囲む。パワー・レール３Ａおよび３Ｂは、ビア・コンタクト４およびソース／ドレイン・コンタクト６を介して活性領域７のフィン２４に供給電圧（例えば、ＶＤＤまたは接地）を提供することができる。
【0035】
一部の実施形態において、活性領域７はＰＦＥＴの一部である。例えば、図示するように、活性領域７の下の半導体基板２６の一部が、ソース／ドレイン・コンタクト６およびビア・コンタクト４によってパワー・レール３Ｂに接続するｎウェルであるとき、ＰＦＥＴであってよい。
【0036】
強誘電体層２１と誘電体層２２とから構成される２つのデカップリング・キャパシタは、図２を参照して詳細に前述した２つのデカップリング・キャパシタと本質的に同じである。図３の誘電体キャップ２３は、ソース／ドレイン・コンタクト６の下に示されているため、図２の誘電体キャップ２３よりも短い。
【0037】
図４は、本発明の一実施形態による、図１の半導体回路の配置１００の断面Ｃ－Ｃ’を通る半導体構造体４００の断面図である。配置１００の断面Ｃ－Ｃ’は、活性領域７の外側にあるパワー・レール３Ａおよび３Ｂの一端部を通る。図示するように、図４は、ビア・コンタクト４およびトレンチ・コンタクト・ビア５を介して、強誘電体層２１と誘電体層２２とにより形成されたデカップリング・キャパシタの一部内の金属２０に接続するパワー・レール３Ａおよび３Ｂを含む。ゲート・カット・トレンチ１０の上部には、金属２０の上面上および強誘電体層２１の上面の一部上にトレンチ・コンタクト・ビア５が充填されている。ゲート・カット・トレンチ１０の底部は、半導体基板２６およびｎウェル２５の内面を覆う誘電体層２２を含み、誘電体層２２は、ＳＴＩ２７の一部に沿ってゲート・カット・トレンチ１０内に延びる強誘電体層２１によって覆われる。ゲート・カット・トレンチ１０内の金属２０は、強誘電体層２１の一部上にあり、金属２０の垂直面が強誘電体層２１に当接している（例えば、金属２０は、強誘電体層２１内にあり、トレンチ・コンタクト・ビア５によって覆われている）。
【0038】
図示するように、図４はまた、半導体基板２６およびｎウェル２５の露出部分上のＳＴＩ２７と、トレンチ・コンタクト・ビア５、ビア・コンタクト４、パワー・レール３Ａおよび３Ｂ、および線１１の一部を囲む、ＳＴＩ２７上のＩＬＤ２９とを含む。ビア・コンタクト４は、トレンチ・コンタクト・ビア５に垂直に積層されて、パワー・レール３Ａおよび３Ｂの各々の一端部を、金属２０と、強誘電体層２１と誘電体層２２とにより形成されたデカップリング・キャパシタとに接続することができる。
【0039】
【0040】
図示するように、図５Ａは、強誘電体層２１が誘電体キャップ２３の上面の高さまで延びることを除いて、図２を参照して詳細に前述したものと本質的に同じ要素（例えば、ゲート２Ａ、パワー・レール３Ａおよび３Ｂ、ビア・コンタクト４、線１１、金属２０、強誘電体層２１、誘電体層２２、キャパシタ誘電体キャップ２３、フィン２４、ｎウェル２５、基板２６、ＳＴＩ２７、ゲート・コンタクト・ビア８、およびＩＬＤ２９）を本質的に同じ位置に含む。この場合、ゲート・カット・トレンチ１０の上部に堆積された強誘電体層２１の一部は、（例えば、強誘電体層２１の上部のエッチングによって）除去されず、強誘電体層２１は、誘電体キャップ２３の上面まで延びる。図５Ａに示すように、強誘電体層２１は、ゲート・カット・トレンチ１０の垂直壁と、ゲート・カット・トレンチ１０の底部とを覆う。誘電体キャップ２３は、ゲート２Ａからゲート・カット・トレンチ１０の上部のＩＬＤ２９までゲート・カット・トレンチ１０にわたって延びるのではなく、強誘電体層２１に包まれている（例えば、誘電体キャップ２３は、強誘電体層２１の垂直面内にある）。ゲート・カット・トレンチ１０内の強誘電体層２１の上部を除去するための１つまたは複数のエッチング・プロセスを省くことにより、半導体構造体５００Ａの製造をより容易にすることができ、省かれたエッチング・プロセスにより歩留まり損失を低減させることができる。図２の半導体構造体２００を形成するのに使用する製造プロセスよりも容易な半導体製造プロセスを使用して、半導体構造体５００Ａを形成することができる。
【0041】
図５Ｂは、本発明の一実施形態による、図１の半導体回路の配置の断面Ｂ－Ｂ’を通る半導体構造体５００Ｂの断面図である。図示するように、図５Ｂは、強誘電体層２１が誘電体キャップ２３の上面の高さまで延びることを除いて、図２を参照して詳細に前述したものと本質的に同じ要素（例えば、パワー・レール３Ａおよび３Ｂ、ビア・コンタクト４、ソース／ドレイン・コンタクト６、活性領域７、線１１、金属２０、強誘電体層２１、誘電体層２２、キャパシタ誘電体キャップ２３、フィン２４、ｎウェル２５、基板２６、ＳＴＩ２７、ビア・コンタクト４、およびＩＬＤ２９）を同じ位置に含む。この場合、図５Ａを参照して前述したように、ゲート・カット・トレンチ１０の上部に堆積された強誘電体層２１の一部は、（例えば、強誘電体層２１の上部のエッチングによって）除去されない。図示するように、誘電体キャップ２３はわずかに小さい（例えば、幅が小さい）。ゲート・カット・トレンチ１０内の強誘電体層２１の上部を除去するための１つまたは複数のエッチング・プロセスを省くことにより、１つまたは複数のエッチング・プロセスを省くことができ、より容易な半導体製造プロセスを使用して半導体構造体５００Ａ、５００Ｂを形成することができる。
【0042】
図５Ｃは、本発明の一実施形態による、図１の半導体回路の配置の断面Ｃ－Ｃ’を通る半導体構造体５００Ｃの断面図である。図５Ｃは、トレンチ・コンタクト・ビア５およびビア・コンタクト４を介した、パワー・レール３Ａおよび３Ｂの各々と単一のデカップリング・キャパシタ（例えば、強誘電体層２１および誘電体層２２）との電気接続部を示す。図示するように、図５Ｃは、強誘電体層２１が誘電体キャップ２３の上面の高さまで延びることを除いて、図２を参照して詳細に前述したものと本質的に同じ要素（例えば、パワー・レール３Ａおよび３Ｂ、ビア・コンタクト４、金属２０とビア・コンタクト４とを接続するトレンチ・コンタクト・ビア５、線１１、強誘電体層２１、誘電体層２２、ｎウェル２５を含む半導体基板２６、ＳＴＩ２７、ならびにＩＬＤ２９）を同じ位置に含む。この場合、図５Ａを参照して前述したように、ゲート・カット・トレンチ１０の上部に堆積された強誘電体層２１の一部は、（例えば、強誘電体層２１の上部のエッチングによって）除去されない。図示するように、誘電体キャップ２３はわずかに小さい（例えば、幅が小さい）。ゲート・カット・トレンチ１０内の強誘電体層２１の上部を除去するための１つまたは複数のエッチング・プロセスを省くことにより、１つまたは複数のエッチング・プロセスを省くことができ、より容易な半導体製造プロセスを使用して半導体構造体５００Ａ、５００Ｂ、および５００Ｃを形成することができる。図５Ｃは、強誘電体層２１がビア・コンタクト４に接触するために誘電体キャップ２３の周囲に延びることを除いて、図４と本質的に同じである。
【0043】
図６Ａは、本発明の一実施形態による、図１の半導体回路の配置の断面Ａ－Ａ’を通る半導体構造体６００Ａの断面図である。図示するように、ゲート・カット・トレンチ１０内の材料は、金属－強誘電体－絶縁体－金属（ＭＦＩＭ）積層体を形成することができる。図６Ａは、本発明の第３の実施形態である。
【0044】
図示するように、図６Ａは、金属層６６がゲート・カット・トレンチ１０内の半導体基板２６およびｎウェル２５の内面を覆い、別の誘電体材料（例えば、誘電体材料６２）が誘電体層２２に置き換わることができることを除いて、図４と本質的に同じである。図示するように、図６Ａは、金属層６６が半導体基板２６およびｎウェル２５上の誘電体層２２に置き換わり、新しい誘電体材料である誘電体材料６２が、強誘電体層２１の下で金属層６６上にあることを除いて、図２と本質的に同じ要素（例えば、ゲート２Ａ、パワー・レール３Ａおよび３Ｂ、ビア・コンタクト４、線１１、金属２０、強誘電体層２１、キャパシタ誘電体キャップ２３、フィン２４、ｎウェル２５、基板２６、浅いトレンチ分離（ＳＴＩ）２７、ゲート・コンタクト・ビア８、およびＩＬＤ２９）を同じ位置に含む。図示するように、ゲート・カット・トレンチ１０の底部は、誘電体材料６２の下の金属層６６、強誘電体層２１、および強誘電体層２１内の金属２０を含む。
【0045】
様々な実施形態において、金属層６６は、チタン・ニッケル（ＴｉＮ）、チタン・アルミニウム炭素（ＴｉＡｌＣ）、タングステン（Ｗ）、タングステン・ニッケル（ＷＮ）、またはタンタル・ニッケル（ＴａＮ）のうちの１つである。金属層６６は、これらの金属に限定されず、別の材料であってもよい。金属層６６の厚さは、３ｎｍから１０ｎｍの範囲であってよいが、これらの厚さに限定されない。図示するように、金属層６６の上面は、半導体基板２６およびｎウェル２５の上面に平行である。
【0046】
ゲート・カット・トレンチ１０内に金属層６６を堆積させることにより、半導体基板２６上への二酸化ケイ素層の形成を防ぐ。金属ライナである金属層６６を含むＭＦＩＭ積層体は、ゲート・カット・トレンチ１０内の半導体基板２６またはｎウェル２５の表面のＳｉＯ２中間層なしで、３．９よりも高い誘電率を有する高ｋ材料を誘電体材料６２として使用することを可能にする。誘電体材料６２の材料の例は、Ａｌ２Ｏ３などの酸化アルミニウム、ＺｒＯ２などの酸化ジルコニウム、ＴｉＯ２などの酸化チタン、Ｔａ２Ｏ５などの酸化タンタルを含むことができるが、これらの高ｋ誘電体材料に限定されない。
【0047】
様々な実施形態において、誘電体材料６２は、任意の非二酸化ケイ素誘電体材料である。例えば、誘電体材料６２は、二酸化ケイ素のＱｍａｘよりも大きいＱｍａｘを示すＴａ２Ｏ５またはＴｉＯ２誘電体材料のうちの一方であってよく、ここでＱｍａｘは、破壊前に誘電体に加えることのできる最大電荷である。一部の実施形態において、誘電体材料６２は高ｋ誘電体材料である。誘電体材料６２の厚さは、３ｎｍから１０ｎｍの範囲であってよいが、これらの厚さに限定されない。図示するように、誘電体材料６２の上面は、金属層６６の上面およびｎウェル２５を含む半導体基板２６の上面に平行である。誘電体材料６２は、（例えば、高ｋ誘電体材料を使用することによって）より高いＱｍａｘを提供し、それにより、強誘電体層２１の材料のより高い残留分極を可能にするように選択されてよい。
【0048】
様々な実施形態において、金属層６６と誘電体層６２との組合せは、半導体基板２６およびｎウェル２５内のゲート・カット・トレンチ１０の同じ深さｄで、デカップリング・キャパシタの電気的性能を向上させる能力を提供する。金属層６６および誘電体材料６２による電気的性能の向上（例えば、静電容量密度の向上）の例は、図９を参照して示し後述する。金属層６６と誘電体材料６２とを追加することにより、２０ｎｍのゲート・カット・トレンチ深さについての予測静電容量密度を、２から３倍も高い予測静電容量密度に向上させることができる。一部の実施形態において、ゲート・カット・トレンチ１０の開口部内にｎ＋および／またはｐ＋領域を注入して、ｎウェル２５などのウェルから下部電極としての金属層６６までの接触抵抗を向上させる。
【0049】
図６Ｂは、本発明の一実施形態による、図１の半導体回路の配置の断面Ｂ－Ｂ’を通る半導体構造体６００Ｂの断面図である。図示するように、図６Ｂは、パワー・レール３Ａおよび３Ｂ、ビア・コンタクト４、ソース／ドレイン・コンタクト６、活性領域７、線１１、金属２０、金属層６６、強誘電体層２１、誘電体材料６２、キャパシタ誘電体キャップ２３、フィン２４、ｎウェル２５、基板２６、浅いトレンチ分離（ＳＴＩ）２７、ビア・コンタクト４、および中間層誘電体材料（ＩＬＤ）２９を含む。図６Ｂは、金属層６６が誘電体層２２に置き換わり、誘電体材料６２がゲート・カット・トレンチ１０の下部内で金属層６６内に追加されていることを除いて、図３と本質的に同じである。金属層６６は、半導体基板２６およびｎウェル２５を分離する金属ライナとして作用して、ゲート・カット・トレンチ１０内の半導体基板２６上への二酸化ケイ素の形成を防ぐ。半導体構造体６００Ｂは、金属２０が強誘電体層２１内にあり、誘電体キャップ２３で覆われ、強誘電体層２１の下の誘電体材料６２が、半導体基板２６およびｎウェル２５の一部内の金属層６６上にある、ゲート・カット・トレンチ１０の底部を示す。
【0050】
図６Ｃは、本発明の一実施形態による、図１の半導体回路の配置の断面Ａ－Ａ’を通る半導体構造体６００Ｃの断面図である。図示するように、図６Ｃは、パワー・レール３Ａおよび３Ｂ、ビア・コンタクト４、金属層６６とビア・コンタクト４とを接続するトレンチ・コンタクト・ビア５、線１１、強誘電体層２１、誘電体材料６２、ｎウェル２５を含む半導体基板２６、ＳＴＩ２７、およびＩＬＤ２９を含む。図６Ｃは、金属層６６がライナとして半導体基板２６内に追加され、誘電体材料６２がゲート・カット・トレンチ１０の底部で金属層６６上に追加され得ることを除いて、図４と本質的に同じである。金属層６６は、誘電体材料６２を半導体基板２６およびｎウェル２５から分離する。図示するように、金属層６６は、トレンチ・コンタクト・ビア５まで延びていない。強誘電体層２１の一部が、金属層６６と、ビア・コンタクト４を介してパワー・レール３Ａまたは３Ｂのうちの一方に電気的に接続するトレンチ・コンタクト・ビア５とを分離する。
【0051】
図７は、本発明の第２の実施形態による、ゲート・カット・トレンチがないときの、強誘電体層２１上に配置された４．４ｅＶ仕事関数金属（ＷＦＭ）と強誘電体層２１上に配置された４．９ｅＶ仕事関数金属とのＴＣＡＤ解析の結果を示すグラフである。様々な実施形態において、仕事関数金属は、図２～図４の金属２０である。技術コンピュータ支援設計（ＴＣＡＤ）は、半導体作製および半導体回路動作をモデル化する電子設計自動化の分岐である。図７～図９に示すように、ＴＣＡＤ解析は、静電容量対電圧（Ｃ－Ｖ）曲線として示される特定のＶｄｄパワー・レール電圧の静電容量密度を予測する。ＴＣＡＤ解析は、強誘電体層２１の厚さ４ｎｍと誘電体層２２（例えば、二酸化ケイ素）の厚さ１ｎｍとを仮定する。ＴＣＡＤ解析は、約２．８５μＣ／ｃｍ２の強誘電体残留分極および約３．４５μＣ／ｃｍ２の誘電体Ｑｍａｘを使用し、ここでＱｍａｘは、誘電体の破壊前に誘電体に加えることのできる最大量の電荷である。１本の下方の線は、４．４ｅＶ仕事関数金属、１ｎｍの二酸化ケイ素誘電体、および同様にシミュレートされる強誘電体／誘電体キャパシタと同じ幾何形状を含む金属酸化物半導体（ＭＯＳ）デカップリング・キャパシタについての予測の基準線である。
【0052】
通常、４．４ｅＶ ＷＦＭは一般にＮＦＥＴ動作に関連付けられ、４．９ｅＶ ＷＦＭは一般にＰＦＥＴ動作に関連付けられる。図７で、解析は、ゲート・カット・トレンチ１０の深さｄがゼロであり、残留分極が２．８５μＣ／ｃｍ２（例えば、二酸化ケイ素より小さい）、Ｑｍａｘが約３．４５μＣ／ｃｍ２であると仮定する。
【0053】
強誘電体材料（例えば、強誘電体層２１）上の４．４ｅＶ仕事関数金属についての線１ａ、１ｂ、１ｃ、および１ｄの各々は、特定の考えられる負の静電容量勾配に関連付けられた予測静電容量密度を表し、特定の負の静電容量勾配は、例えば図２、図３、および図４に示すデカップリング・キャパシタを形成する、特定の材料の選択（例えば、強誘電体層２１について）または異なる材料の厚さに関連付けられてよい。線１ａ、１ｂ、１ｃ、および１ｄの各々は、予測静電容量密度（平方ミクロン（μｍ２）当たりのフェムトファラド（ｆＦ））対電圧（Ｖ）を表し、ここで電圧はＶＤＤパワー・レール電圧（例えば、図１のパワー・レール３Ａ）である。線１ａ、１ｂ、１ｃ、および１ｄの曲線のピークは、ＶＤＤパワー・レールの電圧０．３から０．４Ｖを表す。線１ａ、１ｂ、１ｃ、および１ｄに示す矢印は、静電容量整合の増加を示す。線１ｄから１ａに逆行して、連続誘電体の正の静電容量に近い絶対値勾配を実現するために、強誘電体の負の静電容量勾配が減少し、線１ａは、これら２つの勾配間の最も近い整合を表す。静電容量整合の増加によりｄＱ／ｄＶが増加し、これにより、強誘電体／誘電体の連続積層体の全静電容量が増加する。
【0054】
同様に、強誘電体材料（例えば、強誘電体層２１）上の４．９ｅＶ仕事関数金属についての線２ａ、２ｂ、２ｃ、および２ｄの各々は、特定の考えられる負の静電容量勾配に関連付けられた予測静電容量密度を表し、特定の負の静電容量勾配は、例えば図２、図３、および図４に示すデカップリング・キャパシタを形成する、特定の材料の選択（例えば、強誘電体層２１について）または異なる材料の厚さに関連付けられてよい。線２ａ、２ｂ、２ｃ、および２ｄの曲線のピークは、ＶＤＤパワー・レールの電圧０．８から０．９Ｖを表す。
【0055】
図８は、本発明の第２の実施形態による、ゲート・カット・トレンチ１０の深さが２０ｎｍのときの、強誘電体材料上に配置された４．４ｅＶ仕事関数金属と強誘電体材料上に配置された４．９ｅＶ仕事関数金属とのＴＣＡＤ解析の結果を示すグラフである。図８は、ゲート・カット・トレンチ１０の深さｄが０ｎｍから２０ｎｍに増加していることを除いて、図７と同様である。図８に示すように、ゲート・カット・トレンチ１０の追加の深さは、４．４ｅＶ ＷＦＭについての線３ａ、３ｂ、３ｃ、および３ｄならびに４．９ｅＶ ＷＦＭついての線４ａ、４ｂ、４ｃ、および４ｄの各々のピーク静電容量密度を、同じ材料についての図７の予測ピーク静電容量密度の約２倍以上に増加させる。図８に示すＴＣＡＤ解析によれば、半導体基板のゲート・カット・トレンチの深さを２０ｎｍに増加させることにより、静電容量密度の著しい向上を実現することができる。
【0056】
図９は、本発明の第３の実施形態による、ゲート・カット・トレンチ１０の深さが２０ｎｍであり、二酸化ケイ素層が半導体基板に隣接していないときの、強誘電体材料上に配置された４．４ｅＶ仕事関数金属と強誘電体材料上に配置された４．９ｅＶ仕事関数金属とのＴＣＡＤ解析の結果を示すグラフである。図９は、誘電体材料６２および強誘電体層２１の前に金属層６６がゲート・カット・トレンチ内に堆積されるＭＦＩＭ積層体を含む、図６Ａ、図６Ｂ、および図６Ｃに示す構造体の電気解析に関連する。この場合、誘電体材料６２は半導体基板に接触しないため、二酸化ケイ素層は半導体基板に形成されない。加えて、金属層６６が半導体基板２６に堆積されると、より高い誘電率を有する誘電体材料を誘電体材料６２に使用することができる（例えば、ＴａＯ２またはＴｉＯ２）が、誘電体材料６２はこれらの材料またはより高い誘電率を有する材料に限定されない。
【0057】
４．４ｅＶ ＷＦＭについての線５ａ、５ｂ、５ｃ、および５ｄの各々は、強誘電体層２１の特定の考えられる残留分極に関連付けられた予測静電容量密度を表し、特定の残留分極は、例えば図２、図３、および図４に示すデカップリング・キャパシタを形成する、特定の材料の選択（例えば、強誘電体層２１について）または異なる材料の厚さに関連付けられてよい。各曲線は、同じ負の静電容量勾配を呈する。残留分極は線５ｄから線５ａに増加し、これに従ってピーク静電容量が増加する。強誘電体層２１のより高い残留分極は、誘電体材料６２のより大きいＱｍａｘを必要とし、これは、通常、より高いｋ誘電体層を必要とすることおよび二酸化ケイ素の中間層がないことに相当する。
【0058】
同様に、４．９ｅＶ ＷＦＭについての線６ａ、６ｂ、６ｃ、および６ｄは、強誘電体層２１の特定の残留分極に関連付けられた予測静電容量密度を表し、特定の残留分極は、デカップリング・キャパシタの特定の材料の選択（例えば、強誘電体層２１について）または異なる材料の厚さに関連付けられてよい。図９のゲート・カット・トレンチ１０の深さｄは、図８のゲート・カットの深さと同じである（例えば、２０ｎｍ）。ＳｉＯ２のない、ゲート・カット・トレンチ１０内の材料のＭＦＩＭ積層体（例えば、金属２０、強誘電体層２１、誘電体材料６２、および金属層６６など）は、線５ａ、５ｂ、５ｃ、５ｄおよび線６ａ、６ｂ、６ｃ、６ｄのセットの各々について、図８の対応する線のセットと比較して（例えば、線３ａ、３ｂ、３ｃ、３ｄおよび線４ａ、４ｂ、４ｃ、４ｄのそれぞれと比較して）著しく高い最大ピーク静電容量密度を提供することに留意することが重要である。例えば、図９に示すように、線６ａに関連付けられたピーク静電容量密度は、図８の線４ａのピーク静電容量密度の２倍以上のピーク静電容量密度である。
【0059】
図１０は、本発明の第２の実施形態による、様々な材料および様々なゲート・カット・トレンチ深さについてのピーク静電容量対残留分極を示すグラフである。図示するように、図１０は、様々なゲート・カット・トレンチ深さ（例えば、０ｎｍから４０ｎｍの範囲）における予測ピーク静電容量（ｆＦ／μｍ２）と様々な強誘電体残留分極（Ｐｒ）（μＣ／ｃｍ２）とを示す。図１０には、ＳｉＯ２、Ｔａ２Ｏ５、およびＴｉＯ２などのいくつかの材料についての誘電体分極限界（Ｑｍａｘ）も示されている。図１０は、ゲート・カット・トレンチ１０の深さを増加させることにより、またはより高いＱｍａｘを提供可能な材料を使用することにより、ピーク静電容量密度を材料によって増加させる理論的潜在能力を示すことに留意することが重要である。
【0060】
図７、図８、図９、および図１０に示すピーク静電容量密度を比較すると、０ｎｍのゲート・カット・トレンチを有する図７のピーク静電容量密度は、より深いゲート・カット・トレンチ（例えば、より大きいｄ）を有する図８～図１０において大幅に向上し、誘電体層の下の金属層またはライナ（例えば、誘電体材料６２の下の金属層６６）を追加することにより、ピーク静電容量密度をさらに向上させて、ゲート・カット・トレンチ１０を形成する半導体材料上へのＳｉＯ２の形成を防ぐことが容易に判定される。
【0061】
さらに、図１０を見ると、場合によっては、金属ライナ（例えば、金属層６６）が存在するとき、ＴｉＯ２などの異なる誘電体材料は、より高いＰｒに適合し、理論的には、ＳｉＯ２などの誘電体材料よりも、４０ｎｍの深さのゲート・カット・トレンチ１０ではるかに高いピーク静電容量密度を提供する。
【0062】
図７～図１０に示すように、本発明の実施形態は、図１～図６Ｃを参照して説明した様々な半導体構造体を含むデカップリング・キャパシタを使用して、ピーク静電容量密度を大幅に向上させる能力を提供する。本発明の実施形態は、デカップリング・キャパシタによりパワー・レールに提供されるピーク静電容量密度に影響を与えて向上させ得るいくつかの設計トレードオフおよび材料選択を示す。パワー・レールに提供される静電容量の増加により、パワー・レール・ノイズを低減させることができ、したがって、デバイス性能を向上させることができる。
【0063】
図１１～図１６は、図１の配置１００に示す半導体回路を形成する１つの方法を示す。詳細には、図１１～図１６に関して説明する方法は、パワー・レール３Ａおよび３Ｂが、ゲート・カット・トレンチ１０内の強誘電体層２１および誘電体層２２により形成されたデカップリング・キャパシタに電気的に接続する、図４に示す半導体構造体４００に関連する。
【0064】
図１１は、本発明の一実施形態による、ＩＬＤ２９の層の堆積後の半導体構造体１１００を形成する、図１のＣ－Ｃ’を通る断面図である。図示するように、図１１は、半導体基板２６および半導体基板２６内のｎウェル２５上にあるＳＴＩ２７の上にＩＬＤ２９を含む。半導体構造体１１００は、半導体基板２６の一部のｎ型ドープ、半導体基板２６およびｎウェル２５上へのＳＴＩ２７の堆積を含む既知の半導体プロセスにより形成される。原子層堆積（ＡＬＤ）またはＣＶＤなどの堆積方法は、ＩＬＤ２９の層をＳＴＩ２７上に堆積させて半導体構造体１１００を形成する。場合によっては、ＩＬＤ２９の化学機械研磨（ＣＭＰ）を行ってもよい。
【0065】
図１２は、本発明の一実施形態による、ＩＬＤ２９の一部、ＳＴＩ２７の一部、ならびに半導体基板２６およびｎウェル２５の上部を通るゲート・カット・トレンチ１０のエッチング後の半導体構造体１２００を形成する、図１のＣ－Ｃ’を通る断面図である。
【0066】
ＩＬＤ２９、ＳＴＩ２７の一部、ならびに半導体基板２６およびｎウェル２５の上部の選択的エッチングのために、図１に示すゲート・カット・マスク１を用いる１つまたは複数のフォトリソグラフィ・プロセスと、既知のゲート・カット・エッチング・プロセスとを使用して、ゲート・カット・トレンチ１０が形成される。例えば、１つまたは複数の反応性イオン・エッチング（ＲＩＥ）を使用して、半導体基板２６およびｎウェル２５の一部が、図示の深さｄおよび幅ｗまでエッチングされる。例えば、ゲート・カット・マスク１を用いる１回のＲＩＥまたは複数回のＲＩＥエッチングを使用して、ＩＬＤ２９、ＳＴＩ２７、半導体基板２６およびｎ－ウェル２５の上部を通るゲート・トレンチ１０をエッチングすることができる。図１０に示すように、半導体基板２６およびｎウェル２５内のゲート・カット・トレンチ１０の深さｄは、結果として得られる静電容量密度に影響を与える。
【0067】
図１２に示すように、選択的ＲＩＥエッチングは、ＩＬＤ２９の２つの規定部分、ＩＬＤ２９の除去部分の下のＳＴＩ２７の２つの部分、ＩＬＤ２９の除去部分の下の半導体基板２６の一部およびｎウェル２５の一部を除去することができる。従来のゲート・カット・トレンチは、通常、ＳＴＩ２７をエッチング止めとして使用する（すなわち、従来のゲート・カット・トレンチは、半導体基板２６またはｎウェル２５の一部内にエッチングされない）。本発明の実施形態において、ゲート・カット・トレンチ１０は、従来のゲート・カット・トレンチよりも深い高さまでエッチングされる。通常のゲート・カット・トレンチは、ゲート２Ａなどのゲートを、ＳＴＩ２７の上またはＳＴＩ２７の上部まで貫通するが、様々な本発明の実施形態において、ゲート・カット・トレンチ１０を形成するエッチング・プロセスは、図１のエッチング・マスク１により規定されるように、半導体基板２６およびｎウェル２５の一部と、ＳＴＩ２７の一部およびＩＬＤ２９の一部とを除去する。
【0068】
図１３は、本発明の一実施形態による、ゲート・カット・トレンチ１０内の半導体基板２６およびｎウェル２５上への誘電体層２２の形成後の半導体構造体１３００を形成する、図１のＡ－Ａ’を通る断面図である。図示するように、誘電体層２２は、ゲート・カット・トレンチ１０内の半導体基板２６およびｎウェル２５の露出面を覆う。誘電体層２２は、例えば酸化または原子層堆積（ＡＬＤ）などの既知の半導体製造プロセスにより堆積され、または成長する。誘電体層２２の厚さは、１ｎｍから４ｎｍの範囲であってよいが、これらの厚さに限定されない。
【0069】
図１４は、本発明の一実施形態による、ゲート・カット・トレンチ１０内における強誘電体層２１および金属２０の堆積およびエッチング後の半導体構造体１４００を形成する、図１のＡ－Ａ’を通る断面図である。強誘電体層２１は、原子層堆積（ＡＬＤ）または別のコンフォーマル堆積プロセスなどの既知の半導体製造プロセスにより、ゲート・カット・トレンチ１０内で、誘電体層２２、ＳＴＩ２７、およびゲート２Ａの露出面上に堆積される。強誘電体層２１の厚さは、２ｎｍから５ｎｍの範囲であってよいが、これらの厚さに限定されない。
【0070】
金属２０は、ゲート・カット・トレンチ１０内で強誘電体層２１上に堆積されてよい。例えば、金属２０は、１つまたは複数の既知の堆積プロセス（例えば、ＡＬＤ、ＣＶＤなど）により堆積されてよい。前述したように、一部の実施形態において、金属２０は、仕事関数金属およびバルク金属（例えば、窒化チタンおよびタングステン）の薄層から構成される。この場合、２つの堆積プロセスを行うことができる。
【0071】
金属２０の堆積後、例えば、ＲＩＥまたはウェット・エッチングを使用する別の選択的エッチング・プロセスを行って、ゲート・カット・トレンチ１０の上部の強誘電体層２１および金属２０の一部を選択的に除去する。図１４に示すように、このエッチング・プロセス後、強誘電体層２１および金属２０の上面は、ＳＴＩ２７の下面よりも下方にあり、半導体基板２６およびｎウェル２５の上面よりも上方にある。例えば、エッチング後、強誘電体層２１および金属２０の上面は、ＳＴＩ２７の下面と半導体基板２６およびｎウェル２５の上面との間の略中間にあってよい。
【0072】
図１５は、本発明の一実施形態による、半導体構造体１５００上へのコンタクト材料の堆積および半導体構造体１５００の上面の平坦化後の半導体構造体１５００を形成する、図１のＡ－Ａ’を通る断面図である。ＡＬＤまたはＣＶＤなどの既知の堆積プロセスを使用して、最初に、ゲート・カット・トレンチ１０に、ゲート・カット・トレンチ１０の全長に延びる誘電体キャップ２３が充填される。次に、パターニング・ステップを実行して、誘電体キャップ２３を通るコンタクト・ビア開口部を形成し、金属２０の上面を露出させる。ＡＬＤまたはＣＶＤなどの既知の堆積プロセスを使用して、コンタクト材料（例えば、タングステン、チタンなど）の層を、半導体構造体１５００上（例えば、ゲート・カット・トレンチ１０内のＩＬＤ２９、ＳＴＩ２７、強誘電体層２１、および金属２０の露出面上）に堆積させることができる。金属堆積物は、ゲート・カット・トレンチ１０を完全に充填し、半導体構造体１５００の上面を覆う。
【0073】
半導体構造体１５００上にトレンチ・コンタクト・ビア５のためのコンタクト材料の層を堆積させた後、化学機械研磨（ＣＭＰ）などの平坦化プロセスを行うことができる。ＣＭＰは、ＩＬＤ２９の上面からコンタクト材料を除去し、ＩＬＤ２９の上部を除去することができる。ゲート・カット・トレンチ１０内の残りのコンタクト材料が、トレンチ・コンタクト・ビア５を形成する。
【0074】
図１６は、本発明の一実施形態による、ビア・コンタクト４およびパワー・レール３Ａおよび３Ｂの形成後の半導体構造体１６００を形成する、図１のＣ－Ｃ’を通る断面図である。既知のコンタクト・ビア形成プロセスを使用して、半導体構造体１６００上にＩＬＤ２９の別の層を堆積させることができる。フォトリソグラフィ、およびＲＩＥ、ウェット化学エッチングなどの従来のエッチング・プロセス、または他のエッチング・プロセスを使用して、ＩＬＤ２９の選択的エッチングは、トレンチ・コンタクト・ビア５上に存在するＩＬＤ２９の一部を除去する。ＩＬＤ２９の一部を除去することによって形成された領域またはビア・ホールを充填するコンタクト材料を、半導体構造体１６００上に堆積させて、ビア・コンタクト４を形成する。半導体構造体１６００のＣＭＰは、コンタクト材料をＩＬＤ２９の上面から除去して、ビア・コンタクト４を完成させる。
【0075】
バック・エンド・オブ・ライン（ＢＥＯＬ）・プロセスを使用して、パワー・レール３Ａおよび３Ｂをビア・コンタクト４上に形成することができる。例えば、ビア・コンタクト４およびＩＬＤ２９の上部に、ＩＬＤ２９の別の堆積を行うことができる。別のＣＭＰを行って、堆積されたＩＬＤ２９の上面を平坦化することができる。第１の金属層（Ｍ１）の堆積を、既知のＢＥＯＬ堆積プロセスを使用して行うことができ、続いて、Ｍ１の選択的エッチングにより、パワー・レール３Ａおよびパワー・レール３Ｂを形成する。
【0076】
半導体構造体１６００内に示すように、誘電体層２２および強誘電体層２１によりゲート・カット・トレンチ１０内に形成されたデカップリング・キャパシタは、金属２０、トレンチ・コンタクト・ビア５、およびビア・コンタクト４を介して、パワー・レール３Ａおよび３Ｂの各々の一端部に接続する。パワー・レール３Ａおよび３Ｂは各々、ビア・コンタクト４、トレンチ・コンタクト・ビア５、および金属２０を含むものと考えられる。一部の実施形態において、ｎウェル２５の上方にあるパワー・レール３Ｂは、ＰＦＥＴの上部電極であってよく、ｎウェル２５はＰＦＥＴの下部電極であってよい。他の実施形態において、パワー・レール３ＢはＰＦＥＴに限定されない（例えば、ｎウェル２５は、ＮＦＥＴを形成するｐ－ウェルであってもよい）。
【0077】
当業者に知られているように、半導体構造体１６００を実現するために、図１１～図１６に関連する方法のステップのうちのいくつかの変形または異なる順序が可能である（例えば、ＩＬＤ層が生じるときおよびエッチングが行われるときの違いなど）。加えて、当業者に知られているように、半導体構造体１６００を形成するために説明したものと同様のプロセスを使用して、半導体構造体２００、３００、５００Ａ、５００Ｂ、および５００Ｃを形成することができる。加えて、当業者に知られているように、いくつかの新しい材料（例えば、金属層６６および誘電体材料６２）および図１１～図１６に関して説明したプロセスに対するわずかな変更により、半導体構造体６００Ａ、６００Ｂ、および６００Ｃを形成することができる。
【0078】
本開示の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であることも、開示された実施形態に限定することも意図していない。記載された実施形態の範囲および思想から逸脱することなく、多くの修正および変形が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見られる技術と比べた実際の応用もしくは技術的改良を最も良く説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択されたものである。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
