特許 7669975 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-04-21

(45)【発行日】2025-04-30

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01P 5/08 20060101AFI20250422BHJP

   H03F 3/60 20060101ALI20250422BHJP

【ＦＩ】

H01P5/08 L

H03F3/60

【請求項の数】 10

(21)【出願番号】P 2022070701

(22)【出願日】2022-04-22

(65)【公開番号】P2023160371

(43)【公開日】2023-11-02

【審査請求日】2024-07-05

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110003199

【氏名又は名称】弁理士法人高田・高橋国際特許事務所

(72)【発明者】

【氏名】茶木 伸

【審査官】岸田 伸太郎

(56)【参考文献】

【文献】特開昭６４－４７１０１（ＪＰ，Ａ）

【文献】特開平２－１１１１０２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｐ ５／０８

Ｈ０３Ｆ ３／６０

(57)【特許請求の範囲】

【請求項1】

ＤＣパッドを有するＭＭＩＣと、
バイアス基板と、
前記バイアス基板の上に実装された複数のＭＩＭキャパシタと、
前記バイアス基板の上に設けられ、前記複数のＭＩＭキャパシタの上地電極にそれぞれ接続された複数のパッドと、
前記ＤＣパッドを前記複数のパッドの何れかに接続するワイヤとを備え、
前記複数のパッドは、平面視で前記ＤＣパッドと前記複数のＭＩＭキャパシタとの間に配置され、横並びした前記複数のＭＩＭキャパシタの列に対して平行に延びていることを特徴とする半導体装置。

【請求項2】

前記複数のＭＩＭキャパシタは、一列に順に配置された第１から第３のＭＩＭキャパシタを有し、
前記複数のパッドは、前記第１から第３のＭＩＭキャパシタの上地電極にそれぞれ接続された第１から第３のパッドを有し、
前記第１から第３のパッドの各々は、前記第１から第３のＭＩＭキャパシタに対向する位置に延在していることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第１のパッドは、前記第１のＭＩＭキャパシタに対向する位置から第３のＭＩＭキャパシタに対向する位置まで延び、
前記第３のパッドは、前記第３のＭＩＭキャパシタに対向する位置から第１のＭＩＭキャパシタに対向する位置まで延び、
前記第２のパッドは、前記第２のＭＩＭキャパシタに対向する位置から分岐して第１のＭＩＭキャパシタに対向する位置と第３のＭＩＭキャパシタに対向する位置までそれぞれ延びていることを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記複数のＭＩＭキャパシタは、前記第１から第３のＭＩＭキャパシタと共に一列に配置された第４のＭＩＭキャパシタを更に有し、
前記複数のパッドは、前記第４のＭＩＭキャパシタの上地電極に接続された第４のパッドを更に有し、
前記第４のパッドは、前記第１から第４のＭＩＭキャパシタに対向する位置に延在していることを特徴とする請求項２又は３に記載の半導体装置。

【請求項5】

前記複数のＭＩＭキャパシタは、前記第１から第３のＭＩＭキャパシタの列に対して平行に配置された第４から第６のＭＩＭキャパシタを有し、
前記複数のパッドは、前記第４から第６のＭＩＭキャパシタの上地電極にそれぞれ接続され、平面視で前記ＤＣパッドと前記第１から第３のパッドとの間に配置された第４から第６のパッドを有し、
前記第４から第６のパッドの各々は、前記第１から第３のＭＩＭキャパシタに対向する位置に延在していることを特徴とする請求項２又は３に記載の半導体装置。

【請求項6】

前記複数のパッドは、互いに隣接する凹凸形状の２つのパッドを有し、一方のパッドの凸部が他方のパッドの凹部にはめ込まれるように配置されていることを特徴とする請求項１～３の何れか１項に記載の半導体装置。

【請求項7】

前記複数のＭＩＭキャパシタは互いに異なる容量を持つことを特徴とする請求項１～３の何れか１項に記載の半導体装置。

【請求項8】

前記第１から第３のＭＩＭキャパシタの容量値をＣ１，Ｃ２，Ｃ３として、Ｃ１：Ｃ２：Ｃ３＝４：２：１であることを特徴とする請求項２又は３に記載の半導体装置。

【請求項9】

前記バイアス基板の上に設けられ、前記複数のＭＩＭキャパシタの下地電極にそれぞれ接続された複数の接地パッドを更に備えることを特徴とする請求項１～３の何れか１項に記載の半導体装置。

【請求項10】

前記バイアス基板を貫通し、前記複数のＭＩＭキャパシタの下地電極にそれぞれ接続された複数のビアホールを更に備えることを特徴とする請求項１～３の何れか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

マイクロ波帯又はミリ波帯のＭＭＩＣ（Monolithic Microwave Integrated Circuit）が用いられている（例えば、特許文献１参照）。ＭＭＩＣをパッケージに実装した半導体装置において、ＭＭＩＣのＤＣパッドの近傍にＭＩＭキャパシタを配置し、両者をワイヤで接続する。このＭＩＭキャパシタにより不要な低周波信号をショートして、増幅器ＭＭＩＣ回路の発振又はバイアス回路側へのＲＦ信号の漏れ込みを防止する。

【先行技術文献】

【特許文献】

【0003】

【文献】特開昭６３－２４４７６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＭＩＭキャパシタのサイズはＤＣパッドのサイズと比較して例えば３倍程度大きい。このため、ＤＣパッドが複数個、特に３個以上近接して配置されている場合、それらにワイヤ接続する３個以上のＭＩＭキャパシタを横に並べて配置すると、ワイヤが斜めになる。従って、ワイヤの長さが長くなり、インダクタンス値が大きくなる。低周波信号がワイヤのインダクタンス成分で回路側に反射され、ショートすることができず、発振の原因になる場合があった。

【0005】

ワイヤ本数を増やせば、インダクタンスの並列化によりトータルインダクタンス値を低減することができる。しかし、ＭＩＭキャパシタの大きさの制約からワイヤ本数の上限が決まってしまうため、インダクタンス低減に制約があった。

【0006】

本開示は、上述のような課題を解決するためになされたもので、その目的はワイヤのインダクタンス値を低減することができる半導体装置を得るものである。

【課題を解決するための手段】

【0007】

本開示に係る半導体装置は、ＤＣパッドを有するＭＭＩＣと、バイアス基板と、前記バイアス基板の上に実装された複数のＭＩＭキャパシタと、前記バイアス基板の上に設けられ、前記複数のＭＩＭキャパシタの上地電極にそれぞれ接続された複数のパッドと、前記ＤＣパッドを前記複数のパッドの何れかに接続するワイヤとを備え、前記複数のパッドは、平面視で前記ＤＣパッドと前記複数のＭＩＭキャパシタとの間に配置され、横並びした前記複数のＭＩＭキャパシタの列に対して平行に延びていることを特徴とする。

【発明の効果】

【0008】

本開示では、複数のパッドが平面視でＤＣパッドとＭＩＭキャパシタとの間に配置され、横並びしたＭＩＭキャパシタの列に対して平行に延びている。これにより、パッドに対するワイヤのボンディング位置の自由度が増すため、ワイヤを短くすることができる。ワイヤの本数もＭＩＭキャパシタのサイズに依存しなくなる。よって、ワイヤのインダクタンス値を低減することができる。

【図面の簡単な説明】

【0009】

【図1】実施の形態１に係る半導体装置を示す平面図である。

【図2】実施の形態１に係るバイアス基板を示す平面図である。

【図3】図２のＩ－ＩＩに沿った断面図である。

【図4】比較例１に係る半導体装置を示す図である。

【図5】比較例２に係る半導体装置を示す図である。

【図6】比較例２に係る半導体装置のワイヤ長の一例を示す平面図である。

【図7】実施の形態１に係る半導体装置のワイヤ長の一例を示す平面図である。

【図8】実施の形態１に係るバイアス基板の変形例を示す平面図である。

【図9】実施の形態２に係るバイアス基板を示す平面図である。

【図10】実施の形態２に係るバイアス基板の変形例を示す平面図である。

【図11】実施の形態３に係るバイアス基板を示す平面図である。

【図12】実施の形態４に係る半導体装置を示す平面図である。

【図13】実施の形態４に係るバイアス基板を示す平面図である。

【図14】実施の形態４に係るバイアス基板の寸法を示す平面図である。

【図15】実施の形態５に係る半導体装置を示す平面図である。

【図16】実施の形態５に係る半導体装置の等価回路を示す図である。

【図17】ワイヤの接続方法の組合せで実現できる容量値を示す図である。

【発明を実施するための形態】

【0010】

実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

【0011】

実施の形態１．
図１は実施の形態１に係る半導体装置を示す平面図である。パッケージ１内にＭＭＩＣ２が設けられている。ＭＭＩＣ２はマイクロ波帯又はミリ波帯の増幅器ＭＭＩＣ回路であり、上面に一列に配置された３個のＤＣパッド３ａ～３ｃを有する。パッケージ１内にＭＭＩＣ２に隣接してバイアス基板４が設けられている。バイアス基板４の材料は、一般に高周波回路に用いられる基板材料であり、例えばＧａＡｓ、ＧａＮ、ＳｉＣ、セラミック等である。

【0012】

３個のＭＩＭキャパシタ５ａ～５ｃがバイアス基板４の上に実装されている。ＭＩＭキャパシタ５ａ～５ｃは、平面視で一列に順に配置されている。３個のパッド６ａ～６ｃがバイアス基板４の上に設けられている。パッド６ａ～６ｃは、ＭＩＭキャパシタ５ａ～５ｃの上地電極にそれぞれエアブリッジ等（図示せず）により接続されている。パッド６ａ～６ｃは、平面視でＤＣパッド３ａ～３ｃとＭＩＭキャパシタ５ａ～５ｃとの間に配置され、横並びしたＭＩＭキャパシタ５ａ～５ｃの列に対して平行に延びている。

【0013】

ワイヤ７ａ～７ｃがそれぞれＤＣパッド３ａ～３ｃをパッド６ａ～６ｃに接続する。ただし、全てのパッドにワイヤを接続する必要はなく、少なくとも１本のワイヤがＤＣパッド３ａ～３ｃの何れかをパッド６ａ～６ｃの何れかに接続すればよい。

【0014】

ＭＩＭキャパシタ５ａ～５ｃの上地電極がそれぞれパッケージ１のリード接続部８にワイヤ接続されている。ただし、ＭＩＭキャパシタの上地電極に直接ワイヤボンドするとダメージ等の懸念があるならば、ＭＩＭキャパシタに対してＭＭＩＣ２とは反対側に、上地電極に接続された別のパッドを設け、そのパッドとリード接続部８をワイヤ接続してもよい。

【0015】

図２は実施の形態１に係るバイアス基板を示す平面図である。パッド６ａ～６ｃの各々は、３つのＭＩＭキャパシタ５ａ～５ｃに対向する位置に延在している。具体的には、パッド６ａは、ＭＩＭキャパシタ５ａの上地電極からＭＭＩＣ２に向かって延びた後にＭＩＭキャパシタ５ａに対向する位置からＭＩＭキャパシタ５ｃの少なくとも一部に対向する位置まで延びる。パッド６ｃは、ＭＩＭキャパシタ５ｃの上地電極からＭＭＩＣ２に向かって延びた後にＭＩＭキャパシタ５ｃに対向する位置からＭＩＭキャパシタ５ａの少なくとも一部に対向する位置まで延びる。パッド６ｂは、ＭＩＭキャパシタ５ｂの上地電極からＭＭＩＣ２に向かって延びた後にＭＩＭキャパシタ５ｂに対向する位置から分岐してＭＩＭキャパシタ５ａの少なくとも一部に対向する位置とＭＩＭキャパシタ５ｃの少なくとも一部に対向する位置までそれぞれ延びる。従って、パッド６ａ～６ｃは３つのＭＩＭキャパシタ５ａ～５ｃの長さに相当する長さを持つ。

【0016】

図３は図２のＩ－ＩＩに沿った断面図である。ＭＩＭキャパシタ５ｃは下から順に積層された下地電極９、絶縁膜１０、上地電極１１を有する。ＭＩＭキャパシタ５ｃの容量値は、絶縁膜１０の比誘電率とその厚み、ＭＩＭキャパシタ５ｃの面積で決まる。接地パッド１２がバイアス基板４の上に設けられ、ＭＩＭキャパシタ５ｃの下地電極９に接続されている。接地パッド１２は、平面視でＭＩＭキャパシタ５ｃに対してＭＭＩＣ２とは反対側に引き出されている。複数のビアホール１３がバイアス基板４を貫通し、ＭＩＭキャパシタ５ｃの下地電極９に接続されている。ＭＩＭキャパシタ５ｃの下地電極９はビアホール１３を介してＧＮＤに接続される。ＭＩＭキャパシタ５ａ，５ｂの構造も同様である。

【0017】

ただし、ＭＩＭキャパシタ５ａ～５ｃがそれぞれビアホール１３によって予めＧＮＤと接続されている場合、ＭＩＭキャパシタ５ａ～５ｃの直列接続が困難となる。従って、ＭＩＭキャパシタ５ａ～５ｃを直列に接続する必要がある場合、必ずしもビアホール１３を形成する必要はない。ビアホール１３が無い場合は、ＭＩＭキャパシタ５ａ～５ｃの下地電極９に接続された接地パッド１２をワイヤによりＧＮＤに接続する。なお、接地パッド１２を省略し、接地パッド１２と同じ形状の下地電極９のみを用いてＧＮＤに接続することも可能である。

【0018】

なお、図２では引き出された接地パッド１２は正方形に近い形状である。これに限らず、接地パッド１２をＧＮＤに複数本のワイヤで接続したい場合には、接地パッド１２をＭＩＭキャパシタ５ａ～５ｃの辺に沿って長方形としたり、パッドの面積を大きくしてもよい。

【0019】

続いて、本実施の形態の効果を比較例１，２と比較して説明する。比較例１，２では、バイアス基板４及びパッド６ａ～６ｃを用いず、ＭＩＭキャパシタ５ａ～５ｃとＤＣパッド３ａ～３ｃを直接的にワイヤ接続する。図４は比較例１に係る半導体装置を示す図である。ＭＩＭキャパシタ５ａ～５ｃを一列に並べて配置している。右端のＤＣパッド３ｃとＭＩＭキャパシタ５ｃを接続するワイヤ７ｃが最も長くなる。

【0020】

図５は比較例２に係る半導体装置を示す図である。中央のＭＩＭキャパシタ５ｂだけをＭＭＩＣ２から遠くに配置し、左右のＭＩＭキャパシタ５ａ，５ｃをＭＭＩＣ２の近くに並べて配置している。中央のＤＣパッド３ｂとＭＩＭキャパシタ５ｂを接続するワイヤ７ｂの長さが左右のワイヤ７ａ，７ｃの２倍以上になっている。

【0021】

このように比較例１，２では一部のワイヤの長さが長くなるため、効果的に低周波信号をショートできず、発振のリスクが高くなる。これに対して、本実施の形態では、複数のパッド６ａ～６ｃが平面視でＤＣパッド３ａ～３ｃとＭＩＭキャパシタ５ａ～５ｃとの間に配置され、横並びしたＭＩＭキャパシタ５ａ～５ｃの列に対して平行に延びている。これにより、パッド６ａ～６ｃに対するワイヤ７ａ～７ｃのボンディング位置の自由度が増すため、ワイヤ７ａ～７ｃを短くすることができる。ワイヤ７ａ～７ｃの本数もＭＩＭキャパシタ５ａ～５ｃのサイズに依存しなくなる。よって、ワイヤ７ａ～７ｃのインダクタンス値を低減することができる。

【0022】

ワイヤ７ａ～７ｃのインダクタンスをＬｗ、抵抗をＲとすると、ワイヤ７ａ～７ｃの遮断周波数ｆｃはｆｃ＝Ｒ／（２×π×Ｌｗ）となる。Ｌｗが大きくなるとｆｃは小さくなり、通過する低周波帯域が狭くなる。従って、低周波信号をショートしようとした時にＬｗが大きくなると、ＤＣに近い領域はショートできるが、ＤＣから離れた低周波領域はＭＭＩＣ２側に反射されてしまい、発振するリスクが高くなる。インダクタンスはローパスフィルタとして機能するため、ｆｃ以上の周波数は通過せずに反射されることになる。

【0023】

図６は、比較例２に係る半導体装置のワイヤ長の一例を示す平面図である。ＭＭＩＣ２の３個のＤＣパッド３ａ～３ｃと３個のＭＩＭキャパシタ５ａ～５ｃがそれぞれ直接ワイヤ接続されている。ＤＣパッド３ａ～３ｃのサイズは１５０ｕｍ×１００ｕｍである。ＭＩＭキャパシタ５ａ～５ｃのサイズは３００ｕｍ×３００ｕｍである。ＤＣパッド３ａ～３ｃからＭＭＩＣ２の端部までの寸法は５０ｕｍである。ＭＭＩＣ２とＭＩＭキャパシタ５ａ～５ｃとの間隔は５０ｕｍである。ワイヤ７ａ～７ｃはＤＣパッド３ａ～３ｃの中央とＭＩＭキャパシタ５ａ～５ｃの中央に打つ。この場合、左側と右側のＤＣパッド３ａ，３ｃとＭＩＭキャパシタ５ａ，５ｃを接続するワイヤ７ａ，７ｃの長さは、ワイヤのループ形状の高さを無視すると３００ｕｍとなる。ＭＩＭキャパシタ５ａ～５ｃ間の距離を１００ｕｍとすると、中央のＤＣパッド３ｂとＭＩＭキャパシタ５ｂを接続するワイヤ７ｂの長さは７００ｕｍとなる。

【0024】

図７は、実施の形態１に係る半導体装置のワイヤ長の一例を示す平面図である。パッド６ａ～６ｃの幅は５０ｕｍである。パッド６ａ～６ｃ同士の間隔は１０ｕｍである。左側のＤＣパッド３ａのワイヤ７ａの長さは１９５ｕｍとなる。中央のＤＣパッド３ｂのワイヤ７ｂの長さは２５５ｕｍとなる。右側のＤＣパッド３ｃのワイヤ７ｃの長さは３１５ｕｍとなる。従って、実施の形態１のワイヤ７ａ～７ｃの長さは、比較例２の中央のワイヤ７ｂの長さ７００ｕｍの１／２以下になる。

【0025】

表１は、ワイヤ長とそれに対応するインダクタンス値Ｌと遮断周波数ｆｃの関係を示す。ここで、ワイヤ長とインダクタンス値との関係は、電磁界解析によって見積もった１ｎＨ／ｍｍを使用して見積もった。計算においてワイヤ径は３０ｕｍとした。

【0026】

【表1】

【0027】

比較例２のワイヤ長７００ｕｍの場合、インダクタンス値Ｌは０．７０ｎＨ、遮断周波数ｆｃは２２．７ＭＨｚとなる。従って、２２．７ＭＨｚ以上の周波数は反射されてしまう。一方、実施の形態１のワイヤ長３１５ｕｍの場合、インダクタンス値Ｌは０．３１５ｎＨ、遮断周波数ｆｃは５０．６ＭＨｚとなる。従って、より高い周波数５０．６ＭＨｚまでショートすることが可能となり、発振のリスクは大きく低減される。なお、今回の見積ではワイヤの高さ方向の長さを無視したが、高さ方向を考慮するとワイヤ長は上記長さの約１．５倍となり、表１に示した遮断周波数ｆｃは実際には低い側にシフトすることになる。

【0028】

比較例１，２ではＭＩＭキャパシタの面積に依存してワイヤ本数が制限されるため、最大のワイヤ本数は少なくなる。例えば、３００ｕｍ×３００ｕｍのＭＩＭキャパシタの場合、周辺回路の制約が無くてもワイヤ本数の上限は３本と考えられる。これに対して、本実施の形態では、ＭＩＭキャパシタ５ａ～５ｃの上地電極に接続されたパッド６ａ～６ｃの長手方向の長さがＭＩＭキャパシタ５ａ～５ｃの一辺の長さの約３倍となっている。従って、ワイヤ本数を増やしてワイヤのインダクタンス値を低減することができる。

【0029】

図８は、実施の形態１に係るバイアス基板の変形例を示す平面図である。ＭＭＩＣ２のＤＣパッド３ｂのサイズを大きくすることで、ワイヤ本数を増やすことができる。例えばワイヤを５本打つことができれば、ワイヤのインダクタンス値をワイヤ１本の場合の１／５に低減することができる。そこで、中央のパッド６ｂに接続されるワイヤを５本にし、左側のパッド６ｃに接続されるワイヤを２本にしている。

【0030】

ＭＩＭキャパシタの最適な容量値は、増幅器ＭＭＩＣの使用周波数帯、バイアス条件、ＭＭＩＣの回路構成、ＭＭＩＣ周辺の回路構成等によって変化する。従って、従来は、条件に応じて容量値の異なるＭＩＭキャパシタを選択して搭載するために、全ての種類を必要な数量だけ組立開始前に準備していた。しかし、チップコンデンサは異なる容量であっても見かけが殆ど変わらず、判別が難しい場合があるため、ＭＩＭキャパシタの種類が多いと作業ミスを誘発する場合があった。また、ＭＩＭキャパシタの共通化ができず、品種数が多くなり、品種当たりの使用数が少なくなることから、原価低減の制約になる場合があった。同じ容量値のＭＩＭキャパシタを使用できる場合でも、ＭＭＩＣのＤＣパッド毎にＭＩＭキャパシタを設けた場合、ダイボンドする部品点数が多くなる。例えば、比較例１，２では３個のＭＩＭキャパシタ５ａ～５ｃをそれぞれパッケージ１にダイボンドする。ダイボンドに要する時間が長くなることでスループットが低下する。一方、本実施の形態では３個のＭＩＭキャパシタ５ａ～５ｃを設けた１枚のバイアス基板４をパッケージ１にダイボンドする。従って、本実施の形態の方がダイボンドする部品数が少なくなるため、スループットが向上する。

【0031】

また、パッド６ａ～６ｃは３列に配置されているが、パッド幅はワイヤを打つことが可能な最小寸法とすることが望ましい。パッド間隔もプロセス上で可能な最小間隔とすることが望ましい。パッド幅とパッド間隔を最小とすることで、ＤＣパッド３ａ～３ｃとパッド６ａ～６ｃとを接続するワイヤ７ａ～７ｃの長さを短くすることができる。なお、必要な電流容量によってパッド幅が決まる場合もある。

【0032】

ＭＩＭキャパシタの容量値、即ちＭＩＭキャパシタの面積を大きくしたい場合等で、バイアス基板４のサイズに制約がある場合は、ＭＩＭキャパシタの個数を２個以下にしてもよい。また、本実施の形態では３個のＭＩＭキャパシタの容量値を同じにしているが、多くのＭＩＭキャパシタを用いる場合に３個毎に容量値を変更してもよい。

【0033】

実施の形態２．
図９は、実施の形態２に係るバイアス基板を示す平面図である。ＭＩＭキャパシタ５ｄがＭＩＭキャパシタ５ａ～５ｃの列の右側に設けられている。ＭＩＭキャパシタ５ａ～５ｄは一列に配置されている。パッド６ｄがバイアス基板４の上に更に設けられている。パッド６ｄは、ＭＩＭキャパシタ５ｄの上地電極に接続され、平面視でＭＭＩＣ２に向かって延びた後にＤＣパッド３ａ～３ｃとパッド６ａ～６ｃとの間に回り込んでいる。パッド６ｄは、横並びしたＭＩＭキャパシタ５ａ～５ｄの列に対して平行に延び、ＭＩＭキャパシタ５ａ～５ｄに対向する位置に延在している。従って、パッド６ｄは４つのＭＩＭキャパシタ５ａ～５ｄの長さに相当する長さを持つ。その他の構成は実施の形態１と同様である。

【0034】

図１０は、実施の形態２に係るバイアス基板の変形例を示す平面図である。ＭＩＭキャパシタ５ｅがＭＩＭキャパシタ５ａ～５ｄの列の左側に更に設けられている。ＭＩＭキャパシタ５ａ～５ｅは一列に配置されている。パッド６ｅがバイアス基板４の上に更に設けられている。パッド６ｅは、ＭＩＭキャパシタ５ｅの上地電極に接続され、平面視でＭＭＩＣ２に向かって延びた後にＤＣパッド３ａ～３ｃとパッド６ａ～６ｄとの間に回り込んでいる。パッド６ｅは、横並びしたＭＩＭキャパシタ５ａ～５ｅの列に対して平行に延び、ＭＩＭキャパシタ５ａ～５ｅに対向する位置に延在している。従って、パッド６ｅは５つのＭＩＭキャパシタ５ａ～５ｅの長さに相当する長さを持つ。

【0035】

図９では実施の形態１のＭＩＭキャパシタの列の右側に１個のＭＩＭキャパシタが追加され、図１０では列の両側にそれぞれ１個のＭＩＭキャパシタが追加されている。従って、バイアス基板４は横方向に長くなる。ただし、追加したＭＩＭキャパシタに接続されたパッド６ｄ，６ｅも、横並びしたＭＩＭキャパシタ５ａ～５ｃの列に対して平行に延びている。このため、ＭＭＩＣ２のＤＣパッドが近接して４個又は５個配置されていたとしても、実施の形態１と同様にワイヤを短くすることができる。

【0036】

なお、ＭＩＭキャパシタ５ａ～５ｃに最も近いパッド６ｂと接続するワイヤは長くなってしまう。そのワイヤのインダクタンス値が許容できない場合は、図８と同様にパッド６ｂと接続するＤＣパッドのサイズを大きしてワイヤ本数を増やせばよい。

【0037】

実施の形態３．
図１１は、実施の形態３に係るバイアス基板を示す平面図である。バイアス基板４に６個のＭＩＭキャパシタ５ａ～５ｆを２列に並べて実装している。ＭＩＭキャパシタ５ｄ～５ｆは、ＭＩＭキャパシタ５ａ～５ｃよりもＭＭＩＣ２から遠くに配置され、ＭＩＭキャパシタ５ａ～５ｃの列に対して平行に配置されている。パッド６ｄ～６ｆは、ＭＩＭキャパシタ５ｄ～５ｆの上地電極にそれぞれ接続され、平面視で両サイドからＭＭＩＣ２に向かって延びた後にＤＣパッド３ａ～３ｃとパッド６ａ～６ｃとの間に回り込んでいる。パッド６ｄ～６ｆの各々は、横並びしたＭＩＭキャパシタ５ａ～５ｃの列に対して平行に延び、ＭＩＭキャパシタ５ａ～５ｃに対向する位置に延在している。

【0038】

ＭＭＩＣ２の長手寸法が短い場合であって、パッド数が多数かつ近接して配置される場合に本実施の形態の構造は有効である。なお、ＭＭＩＣ２のサイズとパッドの位置関係によっては実施の形態１のバイアス基板４を２枚、横方向に並べて使用することも可能である。

【0039】

実施の形態４．
図１２は実施の形態４に係る半導体装置を示す平面図である。図１３は実施の形態４に係るバイアス基板を示す平面図である。パッド６ａ～６ｄの平面形状が凹凸形状である。互いに隣接するパッド６ｂ，６ｃの一方のパッドの凸部が他方のパッドの凹部にはめ込まれるように配置されている。互いに隣接するパッド６ａ，６ｄの一方のパッドの凸部が他方のパッドの凹部にはめ込まれるように配置されている。これにより、バイアス基板４のＭＭＩＣ２側の端部とＭＩＭキャパシタ５ａ～５ｄとの距離を短縮することができる。従って、ワイヤ長を短縮し、低周波信号を効果的にショートすることが可能となる。

【0040】

図１４は実施の形態４に係るバイアス基板の寸法を示す平面図である。左側のパッド６ａに接続されるワイヤの長さは１９５ｕｍとなる。中央のパッド６ｂに接続されるワイヤの長さは２１５ｕｍとなる。右側のパッド６ｃに接続されるワイヤの長さは２７５ｕｍとなり、図７の場合の長さ３１５ｕｍより４０ｕｍ短くなる。表１によるとワイヤ長さ３１５ｕｍの場合、インダクタンス値Ｌは０．３１５ｎＨ、遮断周波数ｆｃは５０．６ＭＨｚである。一方、ワイヤ長さ２７５ｕｍの場合、インダクタンス値Ｌは０．２７５ｎＨ、遮断周波数ｆｃは５７．９ＭＨｚとなる。従って、本実施の形態の方が高い周波数までショートすることが可能となり、発振のリスクは更に低減されることがわかる。

【0041】

実施の形態５．
図１５は実施の形態５に係る半導体装置を示す平面図である。本実施の形態ではＭＩＭキャパシタ５ａ～５ｃは互いに異なる容量を持つ。ＭＩＭキャパシタ５ａ～５ｃの容量値をそれぞれＣ１，Ｃ２，Ｃ３とすると、ワイヤの接続方法を選択することで、容量を最大容量Ｃ１＋Ｃ２＋Ｃ３と最小容量Ｃ１×Ｃ２×Ｃ３／（Ｃ１×Ｃ２＋Ｃ２×Ｃ３＋Ｃ１×Ｃ３）の間でデジタル的に選択することができる。同一の部品で選択的に容量値を決めることができるため、部品の種類・点数を少なくすることができる。

【0042】

図１５ではＤＣパッド３がパッド６ａ，６ｃにワイヤ接続されている。ＭＩＭキャパシタ５ｂの上地電極がＭＩＭキャパシタ５ｃの接地パッド１２にワイヤ接続されている。ＭＩＭキャパシタ５ａ，５ｂの接地パッド１２はＧＮＤにワイヤ接続されている。ＭＩＭキャパシタ５ａの上地電極とパッド６ｃがリード接続部８にワイヤ接続されている。

【0043】

図１６は実施の形態５に係る半導体装置の等価回路を示す図である。直列に接続された容量Ｃ２，Ｃ３が、容量Ｃ１に並列にＧＮＤに接続されている。これは容量値をＣ１＋Ｃ２×Ｃ３／（Ｃ２＋Ｃ３）に設定した場合である。なお、本実施の形態ではＭＩＭキャパシタを直列に接続して使用することを想定し、実施の形態１で言及した下地電極９とＧＮＤを接続するビアホール１３は設けられていない。

【0044】

また、Ｃ１：Ｃ２：Ｃ３＝４：２：１とすることが望ましい。例えばＣ１，Ｃ２，Ｃ３をそれぞれ２００ｐＦ、１００ｐＦ、５０ｐＦとする。図１７は、ワイヤの接続方法の組合せで実現できる容量値を示す図である。ワイヤの接続方法を選択することで、容量を最大容量Ｃ１＋Ｃ２＋Ｃ３と最小容量Ｃ１×Ｃ２×Ｃ３／（Ｃ１×Ｃ２＋Ｃ２×Ｃ３＋Ｃ１×Ｃ３）の間でデジタル的に選択することができる。図１５，１６のワイヤ接続方法での容量値はＣ１＋Ｃ２×Ｃ３／（Ｃ２＋Ｃ３）から算出すると約２３３．３３ｐＦとなる。なお、Ｃ１、Ｃ２、Ｃ３が並ぶ順番は入替ってもかまわない。

【0045】

容量値の微調整が必要な場合は、例えば、容量値をＣ１：Ｃ２：Ｃ３＝３：１．５：１に設定する。容量値の間隔が荒くなってもダイナミックレンジを大きく取りたい場合は、例えば、容量値をＣ１：Ｃ２：Ｃ３＝６：３：１に設定する。

【0046】

また、性能が異なるＭＭＩＣを使用する場合又はバイアス条件を変更して使用する場合に容量値を変更したい場合がある。従来技術では異なる部品を使用する必要があったが、容量値を選択できる本実施の形態では同一の部品を使うことができるため、コストを削減することができる。

【0047】

以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
ＤＣパッドを有するＭＭＩＣと、
バイアス基板と、
前記バイアス基板の上に実装された複数のＭＩＭキャパシタと、
前記バイアス基板の上に設けられ、前記複数のＭＩＭキャパシタの上地電極にそれぞれ接続された複数のパッドと、
前記ＤＣパッドを前記複数のパッドの何れかに接続するワイヤとを備え、
前記複数のパッドは、平面視で前記ＤＣパッドと前記複数のＭＩＭキャパシタとの間に配置され、横並びした前記複数のＭＩＭキャパシタの列に対して平行に延びていることを特徴とする半導体装置。
（付記２）
前記複数のＭＩＭキャパシタは、一列に順に配置された第１から第３のＭＩＭキャパシタを有し、
前記複数のパッドは、前記第１から第３のＭＩＭキャパシタの上地電極にそれぞれ接続された第１から第３のパッドを有し、
前記第１から第３のパッドの各々は、前記第１から第３のＭＩＭキャパシタに対向する位置に延在していることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１のパッドは、前記第１のＭＩＭキャパシタに対向する位置から第３のＭＩＭキャパシタに対向する位置まで延び、
前記第３のパッドは、前記第３のＭＩＭキャパシタに対向する位置から第１のＭＩＭキャパシタに対向する位置まで延び、
前記第２のパッドは、前記第２のＭＩＭキャパシタに対向する位置から分岐して第１のＭＩＭキャパシタに対向する位置と第３のＭＩＭキャパシタに対向する位置までそれぞれ延びていることを特徴とする付記２に記載の半導体装置。
（付記４）
前記複数のＭＩＭキャパシタは、前記第１から第３のＭＩＭキャパシタと共に一列に配置された第４のＭＩＭキャパシタを更に有し、
前記複数のパッドは、前記第４のＭＩＭキャパシタの上地電極に接続された第４のパッドを更に有し、
前記第４のパッドは、前記第１から第４のＭＩＭキャパシタに対向する位置に延在していることを特徴とする付記２又は３に記載の半導体装置。
（付記５）
前記複数のＭＩＭキャパシタは、前記第１から第３のＭＩＭキャパシタの列に対して平行に配置された第４から第６のＭＩＭキャパシタを有し、
前記複数のパッドは、前記第４から第６のＭＩＭキャパシタの上地電極にそれぞれ接続され、平面視で前記ＤＣパッドと前記第１から第３のパッドとの間に配置された第４から第６のパッドを有し、
前記第４から第６のパッドの各々は、前記第１から第３のＭＩＭキャパシタに対向する位置に延在していることを特徴とする付記２又は３に記載の半導体装置。
（付記６）
前記複数のパッドは、互いに隣接する凹凸形状の２つのパッドを有し、一方のパッドの凸部が他方のパッドの凹部にはめ込まれるように配置されていることを特徴とする付記１～５の何れか１項に記載の半導体装置。
（付記７）
前記複数のＭＩＭキャパシタは互いに異なる容量を持つことを特徴とする付記１～６の何れか１項に記載の半導体装置。
（付記８）
前記第１から第３のＭＩＭキャパシタの容量値をＣ１，Ｃ２，Ｃ３として、Ｃ１：Ｃ２：Ｃ３＝４：２：１であることを特徴とする付記２又は３に記載の半導体装置。
（付記９）
前記バイアス基板の上に設けられ、前記複数のＭＩＭキャパシタの下地電極にそれぞれ接続された複数の接地パッドを更に備えることを特徴とする付記１～８の何れか１項に記載の半導体装置。
（付記１０）
前記バイアス基板を貫通し、前記複数のＭＩＭキャパシタの下地電極にそれぞれ接続された複数のビアホールを更に備えることを特徴とする付記１～８の何れか１項に記載の半導体装置。

【符号の説明】

【0048】

２ ＭＭＩＣ、３，３ａ～３ｃ ＤＣパッド、４ バイアス基板、５ａ～５ｆ ＭＩＭキャパシタ、６ａ～６ｆ パッド、７ａ～７ｃ ワイヤ、９ 下地電極、１１ 上地電極、１２ 接地パッド、１３ ビアホール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】