特許 7671118 共有エピタキシャル層を有する半導体構造体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-04-22

(45)【発行日】2025-05-01

(54)【発明の名称】共有エピタキシャル層を有する半導体構造体

(51)【国際特許分類】

   H10D 84/85 20250101AFI20250423BHJP

   H10D 30/60 20250101ALI20250423BHJP

   H10D 30/01 20250101ALI20250423BHJP

【ＦＩ】

H10D84/85 G

H10D30/60 X

H10D30/01 101Z

【請求項の数】 25

(21)【出願番号】P 2023534139

(86)(22)【出願日】2021-10-26

(65)【公表番号】

(43)【公表日】2023-12-21

(86)【国際出願番号】 CN2021126449

(87)【国際公開番号】W WO2022121541

(87)【国際公開日】2022-06-16

【審査請求日】2024-03-07

(31)【優先権主張番号】17/113,674

(32)【優先日】2020-12-07

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】カン、ツン－シェン

(72)【発明者】

【氏名】ラーマン、アルダシール

(72)【発明者】

【氏名】リー、タオ

(72)【発明者】

【氏名】ファン、スー チェン

【審査官】石川 雄太郎

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０２１１２５９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／０１４４２６０（ＵＳ，Ａ１）

【文献】特開２００７－２５０６５２（ＪＰ，Ａ）

【文献】国際公開第２０１５／０１５５６６（ＷＯ，Ａ１）

【文献】国際公開第２０１５／０３３３８２（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ８４／８５

Ｈ１０Ｄ ３０／６０

Ｈ１０Ｄ ３０／０１

(57)【特許請求の範囲】

【請求項1】

半導体構造体であって、
２つ以上の垂直フィンと、
前記２つ以上の垂直フィンのうちの少なくとも第１の垂直フィンの下部部分を囲む下部エピタキシャル層と、
前記２つ以上の垂直フィンのうちの第１の垂直フィンの上部部分を囲む第１の上部エピタキシャル層と、
前記２つ以上の垂直フィンのうちの第２の垂直フィンの上部部分を囲む第２の上部エピタキシャル層と、
前記２つ以上の垂直フィンのうちの前記第１の垂直フィンの中間部分を囲む第１の共有エピタキシャル層と、
前記２つ以上の垂直フィンのうちの前記第２の垂直フィンの中間部分を囲む第２の共有エピタキシャル層と、
前記第１の共有エピタキシャル層を囲む第１の金属層と、
前記第２の共有エピタキシャル層を囲む第２の金属層と、
前記第１の金属層と前記第２の金属層との間の層間誘電体層と、
前記下部エピタキシャル層および前記第１の上部エピタキシャル層と前記第２の上部エピタキシャル層のうちの少なくとも１つに接触する接続層であって、前記２つ以上の垂直フィンの横側に配置される、前記接続層と
を備える、半導体構造体。

【請求項2】

前記２つ以上の垂直フィンのうちの前記第１の垂直フィンの前記下部エピタキシャル層と前記第１の共有エピタキシャル層との間の第１の領域が、４チャネル垂直輸送電界効果トランジスタ用の第１のフィン・チャネルを含み、
前記２つ以上の垂直フィンのうちの前記第１の垂直フィンの前記第１の共有エピタキシャル層と前記第１の上部エピタキシャル層との間の第２の領域が、前記４チャネル垂直輸送電界効果トランジスタ用の第２のフィン・チャネルを含み、
前記第１の共有エピタキシャル層が、前記４チャネル垂直輸送電界効果トランジスタの前記第１のフィン・チャネルおよび前記第２のフィン・チャネル用の共有ソース領域を含み、
前記下部エピタキシャル層および前記第１の上部エピタキシャル層が、前記４チャネル垂直輸送電界効果トランジスタの前記第１のフィン・チャネル用のドレイン領域および前記第２のフィン・チャネル用のドレイン領域を含む、請求項１に記載の半導体構造体。

【請求項3】

半導体構造体であって、
２つ以上の垂直フィンと、
前記２つ以上の垂直フィンのうちの所与の垂直フィンの下部部分を囲む下部エピタキシャル層と、
前記２つ以上の垂直フィンのうちの前記所与の垂直フィンの上部部分を囲む上部エピタキシャル層と、
前記２つ以上の垂直フィンのうちの前記所与の垂直フィンの中間部分を囲む共有エピタキシャル層と、
前記下部エピタキシャル層および前記上部エピタキシャル層に接触する接続層であって、前記２つ以上の垂直フィンの横側に配置される、前記接続層と
を備え、
前記２つ以上の垂直フィンのうちの前記所与の垂直フィンの前記下部エピタキシャル層と前記共有エピタキシャル層との間の第１の領域が、４チャネル垂直輸送電界効果トランジスタ用の第１のフィン・チャネルを含み、
前記２つ以上の垂直フィンのうちの前記所与の垂直フィンの前記共有エピタキシャル層と前記上部エピタキシャル層との間の第２の領域が、前記４チャネル垂直輸送電界効果トランジスタ用の第２のフィン・チャネルを含み、
前記共有エピタキシャル層が、前記４チャネル垂直輸送電界効果トランジスタの前記第１のフィン・チャネルおよび前記第２のフィン・チャネル用の共有ソース領域を含み、
前記下部エピタキシャル層および前記上部エピタキシャル層が、前記４チャネル垂直輸送電界効果トランジスタの前記第１のフィン・チャネル用のドレイン領域および前記第２のフィン・チャネル用のドレイン領域を含み、
前記接続層が、前記第１のフィン・チャネル用の前記ドレイン領域および前記第２のフィン・チャネル用の前記ドレイン領域をインバータ論理ゲートの出力に接続する、半導体構造体。

【請求項4】

前記２つ以上の垂直フィンのうちの前記第１の垂直フィンの前記下部エピタキシャル層と前記第１の共有エピタキシャル層との間の第１の領域が、２チャネル垂直輸送電界効果トランジスタ用の第１のフィン・チャネルを含み、
前記２つ以上の垂直フィンのうちの前記第１の垂直フィンの前記第１の共有エピタキシャル層と前記第１の上部エピタキシャル層との間の第２の領域が、前記２チャネル垂直輸送電界効果トランジスタ用の第２のフィン・チャネルを含み、
前記第１の共有エピタキシャル層が、前記２チャネル垂直輸送電界効果トランジスタの前記第１のフィン・チャネルおよび前記第２のフィン・チャネル用の共有ソース領域を含み、
前記下部エピタキシャル層および前記第１の上部エピタキシャル層が、前記２チャネル垂直輸送電界効果トランジスタの前記第１のフィン・チャネル用のドレイン領域および前記第２のフィン・チャネル用のドレイン領域を含む、請求項１に記載の半導体構造体。

【請求項5】

前記２チャネル垂直輸送電界効果トランジスタがｐ型電界効果トランジスタを含み、前記接続層が、前記第１のフィン・チャネル用の前記ドレイン領域および前記第２のフィン・チャネル用の前記ドレイン領域を２入力ＮＡＮＤ論理ゲートの出力に接続する、請求項４に記載の半導体構造体。

【請求項6】

前記２チャネル垂直輸送電界効果トランジスタがｎ型電界効果トランジスタを含み、前記接続層が、前記第１のフィン・チャネル用の前記ドレイン領域および前記第２のフィン・チャネル用の前記ドレイン領域を２入力ＮＯＲ論理ゲートの出力に接続する、請求項４に記載の半導体構造体。

【請求項7】

前記２つ以上の垂直フィンのうちの前記第１の垂直フィンの前記下部エピタキシャル層と前記第１の共有エピタキシャル層との間の第１の領域が、第１の１チャネル垂直輸送電界効果トランジスタ用のフィン・チャネルを含み、
前記２つ以上の垂直フィンのうちの前記第１の垂直フィンの前記第１の共有エピタキシャル層と前記第１の上部エピタキシャル層との間の第２の領域が、第２の１チャネル垂直輸送電界効果トランジスタ用のフィン・チャネルを含み、
前記第１の共有エピタキシャル層が、前記第１の１チャネル垂直輸送電界効果トランジスタおよび前記第２の１チャネル垂直輸送電界効果トランジスタ用の共有ソース領域を含み、
前記下部エピタキシャル層が、前記第１の１チャネル垂直輸送電界効果トランジスタのドレイン領域を含み、
前記第１の上部エピタキシャル層が、前記第２の１チャネル垂直輸送電界効果トランジスタ用のドレイン領域を含む、請求項１に記載の半導体構造体。

【請求項8】

前記第１の１チャネル垂直輸送電界効果トランジスタおよび前記第２の１チャネル垂直輸送電界効果トランジスタがｐ型電界効果トランジスタを含み、前記接続層が、前記第１の１チャネル垂直輸送電界効果トランジスタの前記ドレイン領域および前記第２の１チャネル垂直輸送電界効果トランジスタの前記ドレイン領域を３入力ＮＡＮＤ論理ゲートの出力に接続する、請求項７に記載の半導体構造体。

【請求項9】

前記第１の１チャネル垂直輸送電界効果トランジスタおよび前記第２の１チャネル垂直輸送電界効果トランジスタがｎ型電界効果トランジスタを含み、前記接続層が、前記第１の１チャネル垂直輸送電界効果トランジスタの前記ドレイン領域および前記第２の１チャネル垂直輸送電界効果トランジスタの前記ドレイン領域を３入力ＮＯＲ論理ゲートの出力に接続する、請求項７に記載の半導体構造体。

【請求項10】

前記２つ以上の垂直フィンのうちの前記第１の垂直フィンの前記下部エピタキシャル層と前記第１の共有エピタキシャル層との間の第１の領域が、２チャネル垂直輸送電界効果トランジスタ用の第１のフィン・チャネルを含み、
前記２つ以上の垂直フィンのうちの前記第１の垂直フィンの前記第１の共有エピタキシャル層と前記第１の上部エピタキシャル層との間の第２の領域が、前記２チャネル垂直輸送電界効果トランジスタ用の第２のフィン・チャネルを含み、
前記第１の共有エピタキシャル層が、前記２チャネル垂直輸送電界効果トランジスタ用の共有ソース領域を含み、
前記下部エピタキシャル層および前記第１の上部エピタキシャル層が、前記２チャネル垂直輸送電界効果トランジスタのドレイン領域を含む、請求項１に記載の半導体構造体。

【請求項11】

前記２チャネル垂直輸送電界効果トランジスタがｐ型電界効果トランジスタを含み、前記接続層が、前記２チャネル垂直輸送電界効果トランジスタの前記ドレイン領域を３入力ＮＡＮＤ論理ゲートの出力に接続する、請求項１０に記載の半導体構造体。

【請求項12】

前記２チャネル垂直輸送電界効果トランジスタがｎ型電界効果トランジスタを含み、前記接続層が、前記２チャネル垂直輸送電界効果トランジスタの前記ドレイン領域を３入力ＮＯＲ論理ゲートの出力に接続する、請求項１０に記載の半導体構造体。

【請求項13】

半導体構造体を形成する方法であって、
２つ以上の垂直フィンを形成することと、
前記２つ以上の垂直フィンのうちの少なくとも第１の垂直フィンの下部部分を囲む下部エピタキシャル層を形成することと、
前記２つ以上の垂直フィンのうちの第１の垂直フィンの上部部分を囲む第１の上部エピタキシャル層を形成することと、
前記２つ以上の垂直フィンのうちの第２の垂直フィンの上部部分を囲む第２の上部エピタキシャル層を形成することと、
前記２つ以上の垂直フィンのうちの前記第１の垂直フィンの中間部分を囲む第１の共有エピタキシャル層を形成することと、
前記２つ以上の垂直フィンのうちの前記第２の垂直フィンの中間部分を囲む第２の共有エピタキシャル層を形成することと、
前記第１の共有エピタキシャル層を囲む第１の金属層を形成することと、
前記第２の共有エピタキシャル層を囲む第２の金属層を形成することと、
前記第１の金属層と前記第２の金属層との間の層間誘電体層を形成することと、
前記下部エピタキシャル層および前記第１の上部エピタキシャル層と前記第２の上部エピタキシャル層のうちの少なくとも１つに接触する接続層を形成することであって、前記接続層が前記２つ以上の垂直フィンの横側に配置される、前記接続層を形成することと
を含む、方法。

【請求項14】

前記下部エピタキシャル層、前記第１の上部エピタキシャル層および前記第２の上部エピタキシャル層が、論理ゲートの少なくとも１つの垂直輸送電界効果トランジスタのドレイン領域を含む、請求項１３に記載の方法。

【請求項15】

前記接続層が、前記少なくとも１つの垂直輸送電界効果トランジスタの前記ドレイン領域を前記論理ゲートの出力に接続する、請求項１４に記載の方法。

【請求項16】

インバータ論理ゲートであって、
４チャネルｎ型電界効果トランジスタであって、前記４チャネルｎ型電界効果トランジスタが２つの垂直フィンを備え、前記２つの垂直フィンがそれぞれ、前記２つの垂直フィンの下部部分を囲む下部エピタキシャル層、前記２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および前記２つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える、前記４チャネルｎ型電界効果トランジスタと、
４チャネルｐ型電界効果トランジスタであって、前記４チャネルｐ型電界効果トランジスタが２つの垂直フィンを備え、前記２つの垂直フィンがそれぞれ、前記２つの垂直フィンの下部部分を囲む下部エピタキシャル層、前記２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および前記２つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える、前記４チャネルｐ型電界効果トランジスタと、
前記４チャネルｎ型電界効果トランジスタならびに前記４チャネルｐ型電界効果トランジスタの前記下部エピタキシャル層および前記上部エピタキシャル層に接触する接続層とを備える、インバータ論理ゲート。

【請求項17】

前記２つの垂直フィンの前記下部エピタキシャル層と前記共有エピタキシャル層との間の部分および前記共有エピタキシャル層と前記上部エピタキシャル層との間の部分を囲む前記４チャネルｎ型電界効果トランジスタおよび前記４チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記インバータ論理ゲートの入力と、
前記４チャネルｎ型電界効果トランジスタならびに前記４チャネルｐ型電界効果トランジスタの前記下部エピタキシャル層および前記上部エピタキシャル層に接続された前記インバータ論理ゲートの出力と、
前記４チャネルｐ型電界効果トランジスタの共有エピタキシャル層に接続された第１の接触部と、
前記４チャネルｎ型電界効果トランジスタの共有エピタキシャル層に接続された第２の接触部と
をさらに備える、請求項１６に記載のインバータ論理ゲート。

【請求項18】

２入力論理ゲートであって、
２つの２チャネルｎ型電界効果トランジスタであって、前記２つの２チャネルｎ型電界効果トランジスタが２つの垂直フィンを備え、前記２つの垂直フィンがそれぞれ、前記２つの垂直フィンの下部部分を囲む下部エピタキシャル層、前記２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および前記２つの垂直フィンの中間部分を囲む共有エピタキシャル層、前記共有エピタキシャル層を囲む金属層、前記金属層の間の層間誘電体層を備える、前記２つの２チャネルｎ型電界効果トランジスタと、
２つの垂直フィンを備える２つの２チャネルｐ型電界効果トランジスタであって、前記２つの垂直フィンがそれぞれ、前記２つの垂直フィンの下部部分を囲む下部エピタキシャル層、前記２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および前記２つの垂直フィンの中間部分を囲む共有エピタキシャル層、前記共有エピタキシャル層を囲む金属層、前記金属層の間の層間誘電体層を備える、前記２つの２チャネルｐ型電界効果トランジスタと、
（ｉ）前記２つの２チャネルｎ型電界効果トランジスタならびに（ｉｉ）前記２つの２チャネルｐ型電界効果トランジスタのうちの１つの前記下部エピタキシャル層および前記上部エピタキシャル層に接触する接続層と
を備える、２入力論理ゲート。

【請求項19】

前記２入力論理ゲートが、２入力ＮＡＮＤ論理ゲートを備え、
前記２つの２チャネルｎ型電界効果トランジスタのうちの第１の２チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記２つの２チャネルｐ型電界効果トランジスタのうちの第１の２チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記２入力ＮＡＮＤ論理ゲートの第１の入力と、
前記２つの２チャネルｎ型電界効果トランジスタのうちの第２の２チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記２つの２チャネルｐ型電界効果トランジスタのうちの第２の２チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記２入力ＮＡＮＤ論理ゲートの第２の入力と、
前記接続層を介して前記２つの２チャネルｐ型電界効果トランジスタの前記下部エピタキシャル層および前記上部エピタキシャル層に接続され、前記２つの２チャネルｎ型電界効果トランジスタのうちの第１の２チャネルｎ型電界効果トランジスタの前記２つの垂直フィンの下部エピタキシャル層に接続された、前記２入力ＮＡＮＤ論理ゲートの出力と、
前記２つの２チャネルｐ型電界効果トランジスタの共有エピタキシャル層に接続された第１の接触部と、
前記２つの２チャネルｎ型電界効果トランジスタのうちの第２の２チャネルｎ型電界効果トランジスタの２つの前記垂直フィンの前記上部エピタキシャル層に接続された第２の
接触部と
をさらに備える、請求項１８に記載の２入力論理ゲート。

【請求項20】

前記２入力論理ゲートが、２入力ＮＯＲ論理ゲートを備え、
前記２つの２チャネルｎ型電界効果トランジスタのうちの第１の２チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記２つの２チャネルｐ型電界効果トランジスタのうちの第１の２チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記２入力ＮＯＲ論理ゲートの第１の入力と、
前記２つの２チャネルｎ型電界効果トランジスタのうちの第２の２チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記２つの２チャネルｐ型電界効果トランジスタのうちの第２の２チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記２入力ＮＯＲ論理ゲートの第２の入力と、
前記接続層を介して前記２つの２チャネルｎ型電界効果トランジスタの前記下部エピタキシャル層および前記上部エピタキシャル層に接続され、前記２つの２チャネルｐ型電界効果トランジスタのうちの第１の２チャネルｐ型電界効果トランジスタの前記２つの垂直フィンのうちの第１の垂直フィンの前記共有エピタキシャル層のうちの第１の共有エピタキシャル層に接続された、前記２入力ＮＯＲ論理ゲートの出力と、
前記２つの２チャネルｐ型電界効果トランジスタのうちの第２の２チャネルｐ型電界効果トランジスタの前記２つの垂直フィンのうちの第２の垂直フィンの前記共有エピタキシャル層のうちの第２の共有エピタキシャル層に接続された第１の接触部と、
前記２つの２チャネルｎ型電界効果トランジスタの前記２つの垂直フィンの前記共有エピタキシャル層に接続された第２の接触部と
をさらに備える、請求項１８に記載の２入力論理ゲート。

【請求項21】

３入力論理ゲートであって、
３つのｎ型電界効果トランジスタであって、前記３つのｎ型電界効果トランジスタが第１の組の複数の垂直フィンを備え、前記第１の組の複数の垂直フィンが、前記第１の組の複数の垂直フィンにおける前記少なくとも１つの垂直フィンの下部部分を囲む下部エピタキシャル層、前記第１の組の複数の垂直フィンの上部部分を囲む上部エピタキシャル層、前記第１の組の複数の垂直フィンの中間部分を囲む共有エピタキシャル層、前記第１の組の複数の垂直フィンの前記共有エピタキシャル層を囲む金属層、および前記金属層の間の層間誘電体層を備える、前記３つのｎ型電界効果トランジスタと、
３つのｐ型電界効果トランジスタであって、前記３つのｐ型電界効果トランジスタが第２の組の複数の垂直フィンを備え、前記第２の組の複数の垂直フィンが、前記第２の組の複数の垂直フィンにおける前記少なくとも１つの垂直フィンの下部部分を囲む下部エピタキシャル層、前記第２の組の複数の垂直フィンの上部部分を囲む上部エピタキシャル層、前記第２の組の複数の垂直フィンの中間部分を囲む共有エピタキシャル層、前記第２の組の複数の垂直フィンの前記共有エピタキシャル層を囲む金属層、および前記金属層の間の層間誘電体層を備える、前記３つのｐ型電界効果トランジスタと、
前記第１の組の複数の垂直フィンおよび前記第２の組の複数の垂直フィンのうちの１つにおける前記少なくとも１つの垂直フィンのうちの１つの前記下部エピタキシャル層および前記上部エピタキシャル層に接触する接続層と
を備える、３入力論理ゲート。

【請求項22】

前記３入力論理ゲートが３入力ＮＡＮＤ論理ゲートを備え、前記３つのｎ型電界効果トランジスタが３つの１チャネルｎ型電界効果トランジスタを備え、前記３つのｐ型電界効果トランジスタが３つの１チャネルｐ型電界効果トランジスタを備え、前記３入力論理ゲートが、
前記３つの１チャネルｎ型電界効果トランジスタのうちの第１の１チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの１チャネルｐ型電界効果トランジスタのうちの第１の１チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＡＮＤ論理ゲートの第１の入力と、
前記３つの１チャネルｎ型電界効果トランジスタのうちの第２の１チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの１チャネルｐ型電界効果トランジスタのうちの第２の１チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＡＮＤ論理ゲートの第２の入力と、
前記３つの１チャネルｎ型電界効果トランジスタのうちの第３の１チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの１チャネルｐ型電界効果トランジスタのうちの第３の１チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＡＮＤ論理ゲートの第３の入力と、
前記接続層を介して前記第２の組の複数の垂直フィンにおける前記少なくとも１つの垂直フィンの前記下部エピタキシャル層および前記上部エピタキシャル層に接続され、前記第１の組の複数の垂直フィンにおける前記少なくとも１つの垂直フィンの前記上部エピタキシャル層に接続された、前記３入力ＮＡＮＤ論理ゲートの出力と、
前記第２の組の複数の垂直フィンにおける前記少なくとも１つの垂直フィンの前記共有エピタキシャル層および前記第２の組の複数の垂直フィンにおける別の垂直フィンにおける共有エピタキシャル層に接続された第１の接触部と、
前記第１の組の複数の垂直フィンにおける別の垂直フィンにおける共有エピタキシャル層に接続された第２の接触部と
をさらに備える、請求項２１に記載の３入力論理ゲート。

【請求項23】

前記３入力論理ゲートが３入力ＮＯＲ論理ゲートを備え、前記３つのｎ型電界効果トランジスタが３つの１チャネルｎ型電界効果トランジスタを備え、前記３つのｐ型電界効果トランジスタが３つの１チャネルｐ型電界効果トランジスタを備え、前記３入力論理ゲートが、
前記３つの１チャネルｎ型電界効果トランジスタのうちの第１の１チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの１チャネルｐ型電界効果トランジスタのうちの第１の１チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＯＲ論理ゲートの第１の入力と、
前記３つの１チャネルｎ型電界効果トランジスタのうちの第２の１チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの１チャネルｐ型電界効果トランジスタのうちの第２の１チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＯＲ論理ゲートの第２の入力と、
前記３つの１チャネルｎ型電界効果トランジスタのうちの第３の１チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの１チャネルｐ型電界効果トランジスタのうちの第３の１チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＯＲ論理ゲートの第３の入力と、
前記接続層を介して前記第１の組の複数の垂直フィンにおける前記少なくとも１つの垂直フィンの前記下部エピタキシャル層および前記上部エピタキシャル層に接続され、前記第２の組の複数の垂直フィンにおける前記少なくとも１つの垂直フィンの前記上部エピタキシャル層に接続された、前記３入力ＮＯＲ論理ゲートの出力と、
前記第２の組の複数の垂直フィンにおける別の垂直フィンにおける共有エピタキシャル層に接続された第１の接触部と、
前記第１の組の複数の垂直フィンにおける前記少なくとも１つの垂直フィンの前記共有エピタキシャル層および前記第１の組の複数の垂直フィンにおける別の垂直フィンにおける共有エピタキシャル層に接続された第２の接触部と
をさらに備える、請求項２１に記載の３入力論理ゲート。

【請求項24】

前記３入力論理ゲートが３入力ＮＡＮＤ論理ゲートを備え、前記３つのｎ型電界効果トランジスタが３つの２チャネルｎ型電界効果トランジスタを備え、前記３つのｐ型電界効果トランジスタが３つの２チャネルｐ型電界効果トランジスタを備え、前記３入力論理ゲートが、
前記３つの２チャネルｎ型電界効果トランジスタのうちの第１の２チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの２チャネルｐ型電界効果トランジスタのうちの第１の２チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＡＮＤ論理ゲートの第１の入力と、
前記３つの２チャネルｎ型電界効果トランジスタのうちの第２の２チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの２チャネルｐ型電界効果トランジスタのうちの第２の２チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＡＮＤ論理ゲートの第２の入力と、
前記３つの２チャネルｎ型電界効果トランジスタのうちの第３の２チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの２チャネルｐ型電界効果トランジスタのうちの第３の２チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＡＮＤ論理ゲートの第３の入力と、
前記接続層を介して前記第２の組の複数の垂直フィンにおける垂直フィンの下部エピタキシャル層および上部エピタキシャル層に接続され、別の接続層を介して前記第１の組の複数の垂直フィンにおける前記垂直フィンのうちの１つの前記上部エピタキシャル層および前記下部エピタキシャル層に接続された、前記３入力ＮＡＮＤ論理ゲートの出力と、
前記第２の組の複数の垂直フィンにおける共有エピタキシャル層に接続された第１の接触部と、
前記第１の組の複数の垂直フィンにおける前記垂直フィンのうちの１つの共有エピタキシャル層に接続された第２の接触部と
をさらに備える、請求項２１に記載の３入力論理ゲート。

【請求項25】

前記３入力論理ゲートが３入力ＮＯＲ論理ゲートを備え、前記３つのｎ型電界効果トランジスタが３つの２チャネルｎ型電界効果トランジスタを備え、前記３つのｐ型電界効果トランジスタが３つの２チャネルｐ型電界効果トランジスタを備え、前記３入力論理ゲートが、
前記３つの２チャネルｎ型電界効果トランジスタのうちの第１の２チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの２チャネルｐ型電界効果トランジスタのうちの第１の２チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＯＲ論理ゲートの第１の入力と、
前記３つの２チャネルｎ型電界効果トランジスタのうちの第２の２チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの２チャネルｐ型電界効果トランジスタのうちの第２の２チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＯＲ論理ゲートの第２の入力と、
前記３つの２チャネルｎ型電界効果トランジスタのうちの第３の２チャネルｎ型電界効果トランジスタのゲート・スタックおよび前記３つの２チャネルｐ型電界効果トランジスタのうちの第３の２チャネルｐ型電界効果トランジスタのゲート・スタックに接続された前記３入力ＮＯＲ論理ゲートの第３の入力と、
前記接続層を介して前記第１の組の複数の垂直フィンにおける垂直フィンの下部エピタキシャル層および上部エピタキシャル層に接続され、別の接続層を介して前記第２の組の複数の垂直フィンにおける１つの垂直フィンの前記上部エピタキシャル層および前記下部エピタキシャル層に接続された、前記３入力ＮＯＲ論理ゲートの出力と、
前記第１の組の複数の垂直フィンの前記垂直フィンにおける共有エピタキシャル層に接続された第１の接触部と、
前記第２の組の複数の垂直フィンにおける前記垂直フィンのうちの１つの共有エピタキシャル層に接続された第２の接触部と
をさらに備える、請求項２１に記載の３入力論理ゲート。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、半導体に関し、より詳細には、半導体構造体を形成するための技術に関する。半導体および集積回路チップは、特にそのコストおよびサイズが縮小し続けているため、多くの製品内に普遍的に存在している。構造的特徴のサイズを縮小すること、または所与のチップサイズに対してより多くの構造的特徴を提供すること、あるいはその両方が引き続き望まれている。一般に、小型化により、低パワー・レベルおよび低コストで性能を向上させることが可能になる。現在の技術は、論理ゲート、電界効果トランジスタ（ＦＥＴ：field-effect transistor）、およびコンデンサなどの特定のマイクロデバイスの原子レベルのスケーリングでのものであるか、またはそのレベルのスケーリングに近づいている。

【発明の概要】

【0002】

本発明の実施形態は、共有エピタキシャル層を有する積層型垂直輸送電界効果トランジスタ（ＶＴＦＥＴ：stacked vertical transport field-effect transistor）論理ゲート構造体を形成するための技術を提供する。

【0003】

一実施形態において、半導体構造体は、２つ以上の垂直フィンと、２つ以上の垂直フィンのうちの所与の垂直フィンの下部部分を囲む下部エピタキシャル層と、２つ以上の垂直フィンのうちの所与の垂直フィンの上部部分を囲む上部エピタキシャル層と、２つ以上の垂直フィンのうちの所与の垂直フィンの中間部分を囲む共有エピタキシャル層と、下部エピタキシャル層および上部エピタキシャル層に接触する接続層であって、２つ以上の垂直フィンの横側に配置される、接続層とを備える。

【0004】

別の実施形態において、半導体構造体を形成する方法は、２つ以上の垂直フィンを形成することと、２つ以上の垂直フィンのうちの所与の垂直フィンの下部部分を囲む下部エピタキシャル層を形成することと、２つ以上の垂直フィンのうちの所与の垂直フィンの上部部分を囲む上部エピタキシャル層を形成することと、２つ以上の垂直フィンのうちの所与の垂直フィンの中間部分を囲む共有エピタキシャル層を形成することと、下部エピタキシャル層および上部エピタキシャル層に接触する接続層を形成することであって、接続層が２つ以上の垂直フィンの横側に配置される、接続層を形成することとを含む。

【0005】

別の実施形態において、インバータ論理ゲートは、４チャネルｎ型電界効果トランジスタおよび４チャネルｐ型電界効果トランジスタを備える。４チャネルｎ型電界効果トランジスタは２つの垂直フィンを備え、２つの垂直フィンはそれぞれ、２つの垂直フィンの下部部分を囲む下部エピタキシャル層、２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および２つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。４チャネルｐ型電界効果トランジスタは２つの垂直フィンを備え、２つの垂直フィンはそれぞれ、２つの垂直フィンの下部部分を囲む下部エピタキシャル層、２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および２つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。インバータ論理ゲートは、４チャネルｎ型電界効果トランジスタならびに４チャネルｐ型電界効果トランジスタの下部エピタキシャル層および上部エピタキシャル層に接触する接続層も備える。

【0006】

別の実施形態において、２入力論理ゲートは、２つの２チャネルｎ型電界効果トランジスタおよび２つの２チャネルｐ型電界効果トランジスタを備える。２つの２チャネルｎ型電界効果トランジスタは２つの垂直フィンを備え、２つの垂直フィンはそれぞれ、２つの垂直フィンの下部部分を囲む下部エピタキシャル層、２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および２つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。２つの２チャネルｐ型電界効果トランジスタは２つの垂直フィンを備え、２つの垂直フィンはそれぞれ、２つの垂直フィンの下部部分を囲む下部エピタキシャル層、２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および２つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。２入力論理ゲートは、（ｉ）２つの２チャネルｎ型電界効果トランジスタならびに（ｉｉ）２つの２チャネルｐ型電界効果トランジスタのうちの１つの下部エピタキシャル層および上部エピタキシャル層に接触する接続層も備える。

【0007】

別の実施形態において、３入力論理ゲートは、３つのｎ型電界効果トランジスタおよび３つのｐ型電界効果トランジスタを備える。３つのｎ型電界効果トランジスタは、第１の組の１つまたは複数の垂直フィンを備え、第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンは、第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの下部部分を囲む下部エピタキシャル層、第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの上部部分を囲む上部エピタキシャル層、および第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。３つのｐ型電界効果トランジスタは、第２の組の１つまたは複数の垂直フィンを備え、第２の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンが、第２の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの下部部分を囲む下部エピタキシャル層、第２の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの上部部分を囲む上部エピタキシャル層、および第２の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。３入力論理ゲートは、第１の組の１つまたは複数の垂直フィンおよび第２の組の１つまたは複数の垂直フィンのうちの１つにおける少なくとも１つの垂直フィンのうちの１つの下部エピタキシャル層および上部エピタキシャル層に接触する接続層も備える。

【図面の簡単な説明】

【0008】

【図1A】本発明の一実施形態による、２つの２チャネルｎ型電界効果トランジスタおよび２つの２チャネルｐ型電界効果トランジスタを使用する積層型垂直輸送電界効果トランジスタ・インバータ構造体の上面図である。

【図1B】本発明の一実施形態による、インバータについての回路図である。

【図1C】本発明の一実施形態による、上側フィン・チャネルおよび下側フィン・チャネルを接続するために共有ソース／ドレイン構造体を使用する積層型垂直輸送電界効果トランジスタについての回路図である。

【図1D】本発明の一実施形態による、図１Ａの積層型垂直輸送電界効果トランジスタ・インバータ構造体の第１の断面図である。

【図1E】本発明の一実施形態による、図１Ａの積層型垂直輸送電界効果トランジスタ・インバータ構造体の第２の断面図である。

【図2A】本発明の一実施形態による、２つの２チャネルｎ型電界効果トランジスタおよび２つの２チャネルｐ型電界効果トランジスタを使用する垂直輸送電界効果トランジスタ・インバータ構造体の上面図である。

【図2B】本発明の一実施形態による、図２Ａの垂直輸送電界効果トランジスタ・インバータ構造体の断面図である。

【図3】本発明の一実施形態による、垂直フィンの上部部分を形成した後の半導体構造体の断面図である。

【図4】本発明の一実施形態による、垂直フィンの下部部分を形成した後の図３の構造体の断面図である。

【図5】本発明の一実施形態による、下部エピタキシャル層を形成した後の図４の構造体の断面図である。

【図6】本発明の一実施形態による、下側垂直輸送電界効果トランジスタ用のゲート・スタックを形成した後の図５の構造体の断面図である。

【図7A】本発明の一実施形態による、下側垂直輸送電界効果トランジスタ用および上側垂直輸送電界効果トランジスタ用の共有エピタキシャル層ならびにスペーサを形成した後の図６の構造体の断面図である。

【図7B】本発明の一実施形態による、図７Ａの構造体の上面図である。

【図8】本発明の一実施形態による、上側垂直輸送電界効果トランジスタ用のゲート・スタックおよび上部エピタキシャル層を形成した後の図７Ａの構造体の断面図である。

【図9】本発明の一実施形態による、共有エピタキシャル層を囲む犠牲層を除去した後の図８の構造体の断面図である。

【図10A】本発明の一実施形態による、共有エピタキシャル層を囲む接続層を形成した後の図９の構造体の断面図である。

【図10B】本発明の一実施形態による、図１０Ａの構造体の上面図である。

【図11A】本発明の一実施形態による、下部エピタキシャル層および上部エピタキシャル層への共有接触部ならびにゲート・スタックへの共有接触部を形成した後の図１０Ａの構造体の断面図である。

【図11B】本発明の一実施形態による、図１１Ａの構造体の上面図である。

【図11C】本発明の一実施形態による、下部エピタキシャル層および上部エピタキシャル層への共有接触部ならびにゲート・スタックへの共有接触部を形成した後の図１０Ａの構造体のフィンの長さに沿った別の断面図である。

【図12】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタ構造体の垂直フィンにおける上側垂直輸送電界効果トランジスタと下部垂直輸送電界効果トランジスタとの間の共有エピタキシャル層を有する積層型垂直輸送電界効果トランジスタ構造体を形成するためのプロセス・フロー図である。

【図13A】本発明の一実施形態による、２つの２チャネルｎ型電界効果トランジスタおよび２つの２チャネルｐ型電界効果トランジスタを使用する積層型垂直輸送電界効果トランジスタＮＡＮＤ２構造体の上面図である。

【図13B】本発明の一実施形態による、ＮＡＮＤ２ゲートについての回路図および論理表である。

【図13C】本発明の一実施形態による、図１３Ａの積層型垂直輸送電界効果トランジスタＮＡＮＤ２構造体のフィンのうちの第１のフィンに沿って切り取られた断面図である。

【図13D】本発明の一実施形態による、図１３Ａの積層型垂直輸送電界効果トランジスタＮＡＮＤ２構造体のフィンを横断して切り取られた断面図である。

【図13E】本発明の一実施形態による、図１３Ａの積層型垂直輸送電界効果トランジスタＮＡＮＤ２構造体のフィンのうちの第２のフィンに沿って切り取られた断面図である。

【図13F】本発明の一実施形態による、図１３Ａの積層型垂直輸送電界効果トランジスタＮＡＮＤ２構造体のフィンを横断して切り取られた別の断面図である。

【図14A】本発明の一実施形態による、２つの２チャネルｎ型電界効果トランジスタおよび２つの２チャネルｐ型電界効果トランジスタを使用する垂直輸送電界効果トランジスタＮＡＮＤ２構造体の上面図である。

【図14B】本発明の一実施形態による、図１４Ａの垂直輸送電界効果トランジスタＮＡＮＤ２構造体の断面図である。

【図15A】本発明の一実施形態による、２つの２チャネルｎ型電界効果トランジスタおよび２つの２チャネルｐ型電界効果トランジスタを使用する積層型垂直輸送電界効果トランジスタＮＯＲ２構造体の上面図である。

【図15B】本発明の一実施形態による、ＮＯＲ２ゲートについての回路図および論理表である。

【図15C】本発明の一実施形態による、図１５Ａの積層型垂直輸送電界効果トランジスタＮＯＲ２構造体のフィンのうちの第１のフィンに沿って切り取られた断面図である。

【図15D】本発明の一実施形態による、図１５Ａの積層型垂直輸送電界効果トランジスタＮＯＲ２構造体のフィンを横断して切り取られた断面図である。

【図15E】本発明の一実施形態による、図１５Ａの積層型垂直輸送電界効果トランジスタＮＯＲ２構造体のフィンのうちの第２のフィンに沿って切り取られた断面図である。

【図15F】本発明の一実施形態による、図１５Ａの積層型垂直輸送電界効果トランジスタＮＯＲ２構造体のフィンを横断して切り取られた別の断面図である。

【図15G】本発明の一実施形態による、図１５Ａの積層型垂直輸送電界効果トランジスタＮＯＲ２構造体の出力に沿って切り取られた断面図である。

【図16A】本発明の一実施形態による、２つの２チャネルｎ型電界効果トランジスタおよび２つの２チャネルｐ型電界効果トランジスタを使用する垂直輸送電界効果トランジスタＮＯＲ２構造体の上面図である。

【図16B】本発明の一実施形態による、図１６Ａの垂直輸送電界効果トランジスタＮＯＲ２構造体の断面図である。

【図17】本発明の一実施形態による、下部エピタキシャル層および浅溝分離（shallowtrench isolation）領域を形成した後の図５の構造体の断面図である。

【図18A】本発明の一実施形態による、下側垂直輸送電界効果トランジスタ用のゲート・スタックを形成した後の図１７の構造体の断面図である。

【図18B】本発明の一実施形態による、図１８Ａの構造体の上面断面図である。

【図19】本発明の一実施形態による、共有エピタキシャル層を形成した後の図１８Ａの構造体の断面図である。

【図20A】本発明の一実施形態による、共有エピタキシャル層の周りに犠牲層を形成した後の図１９の構造体の断面図である。

【図20B】本発明の一実施形態による、共有エピタキシャル層の周りに犠牲層を形成した後の図１９の構造体の別の断面図である。

【図20C】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＡＮＤ２構造体についての図２０Ａおよび図２０Ｂの構造体の上面断面図である。

【図20D】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＯＲ２構造体についての図２０Ａおよび図２０Ｂの構造体の上面断面図である。

【図21A】本発明の一実施形態による、上側垂直輸送電界効果トランジスタ用のゲート・スタックを形成した後の図２０Ａの構造体の断面図である。

【図21B】本発明の一実施形態による、図２１Ａの構造体の上面断面図である。

【図22A】本発明の一実施形態による、上部エピタキシャル層を形成した後の図２１Ａの構造体の断面図である。

【図22B】本発明の一実施形態による、図２２Ａの構造体の上面断面図である。

【図23A】本発明の一実施形態による、接触部を形成した後の図２２Ａの構造体の断面図である。

【図23B】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＡＮＤ２構造体用の接触部を形成した後の図２２Ａの構造体の別の断面図である。

【図23C】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＡＮＤ２構造体用の接触部を形成した後の図２２Ａの構造体の別の断面図である。

【図23D】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＯＲ２構造体用の接触部を形成した後の図２２Ａの構造体の別の断面図である。

【図23E】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＯＲ２構造体用の接触部を形成した後の図２２Ａの構造体の別の断面図である。

【図24A】本発明の一実施形態による、３つの１チャネルｎ型電界効果トランジスタおよび３つの１チャネルｐ型電界効果トランジスタを使用する積層型垂直輸送電界効果トランジスタＮＡＮＤ３構造体の上面図である。

【図24B】本発明の一実施形態による、図２４Ａの積層型垂直輸送電界効果トランジスタＮＡＮＤ３構造体の断面図である。

【図24C】本発明の一実施形態による、図２４Ａの積層型垂直輸送電界効果トランジスタＮＡＮＤ３構造体の別の断面図である。

【図24D】本発明の一実施形態による、ＮＡＮＤ３論理ゲートについての回路図および論理表である。

【図25】本発明の一実施形態による、３つの１チャネルｎ型電界効果トランジスタおよび３つの１チャネルｐ型電界効果トランジスタを使用する垂直輸送電界効果トランジスタＮＡＮＤ３構造体の上面図である。

【図26A】本発明の一実施形態による、３つの１チャネルｎ型電界効果トランジスタおよび３つの１チャネルｐ型電界効果トランジスタを使用する積層型垂直輸送電界効果トランジスタＮＯＲ３構造体の上面図である。

【図26B】本発明の一実施形態による、図２６Ａの積層型垂直輸送電界効果トランジスタＮＯＲ３構造体の断面図である。

【図26C】本発明の一実施形態による、図２６Ａの積層型垂直輸送電界効果トランジスタＮＯＲ３構造体の別の断面図である。

【図26D】本発明の一実施形態による、ＮＯＲ３論理ゲートについての回路図および論理表である。

【図27】本発明の一実施形態による、３つの１チャネルｎ型電界効果トランジスタおよび３つの１チャネルｐ型電界効果トランジスタを使用する垂直輸送電界効果トランジスタＮＯＲ３構造体の上面図である。

【図28】本発明の一実施形態による、フィンを形成した後の基板の上面図である。

【図29】本発明の一実施形態による、下部エピタキシャル層、下側垂直輸送電界効果トランジスタ用の下部スペーサを形成し、下側垂直輸送電界効果トランジスタ用のゲート・スタックをパターニングした後の図２８の構造体の上面図である。

【図30】本発明の一実施形態による、層間誘電体層を形成した後の図２９の構造体の上面図である。

【図31A】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＡＮＤ３構造体のための共有中間エピタキシャル層および共有中間エピタキシャル層への接触部をパターニングするための犠牲材料を形成した後の図３０の構造体の上面図である。

【図31B】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＯＲ３構造体のための共有中間エピタキシャル層および共有中間エピタキシャル層への接触部をパターニングするための犠牲材料を形成した後の図３０の構造体の上面図である。

【図32】本発明の一実施形態による、上側垂直輸送電界効果トランジスタ用の下部スペーサを形成し、上側垂直輸送電界効果トランジスタ用のゲート・スタックをパターニングした後の図３１Ａまたは図３１Ｂの構造体の上面図である。

【図33】本発明の一実施形態による、上側垂直輸送電界効果トランジスタ用の上部スペーサを形成し、上部エピタキシャル層を形成した後の図３２の構造体の上面図である。

【図34】本発明の一実施形態による、接触部を形成した後の図３３の構造体の上面図である。

【図35A】本発明の一実施形態による、３つの２チャネルｎ型電界効果トランジスタおよび３つの２チャネルｐ型電界効果トランジスタを使用する積層型垂直輸送電界効果トランジスタＮＡＮＤ３構造体の上面図である。

【図35B】本発明の一実施形態による、図３５Ａの積層型垂直輸送電界効果トランジスタＮＡＮＤ３構造体の断面図である。

【図35C】本発明の一実施形態による、図３５Ａの積層型垂直輸送電界効果トランジスタＮＡＮＤ３構造体の別の断面図である。

【図36】本発明の一実施形態による、３つの２チャネルｎ型電界効果トランジスタおよび３つの２チャネルｐ型電界効果トランジスタを使用する垂直輸送電界効果トランジスタＮＡＮＤ３構造体の上面図である。

【図37A】本発明の一実施形態による、３つの２チャネルｎ型電界効果トランジスタおよび３つの２チャネルｐ型電界効果トランジスタを使用する積層型垂直輸送電界効果トランジスタＮＯＲ３構造体の上面図である。

【図37B】本発明の一実施形態による、図３７Ａの積層型垂直輸送電界効果トランジスタＮＯＲ３構造体の断面図である。

【図37C】本発明の一実施形態による、図３７Ａの積層型垂直輸送電界効果トランジスタＮＯＲ３構造体の別の断面図である。

【図38】本発明の一実施形態による、３つの２チャネルｎ型電界効果トランジスタおよび３つの２チャネルｐ型電界効果トランジスタを使用する垂直輸送電界効果トランジスタＮＯＲ３構造体の上面図である。

【図39】本発明の一実施形態による、フィンを形成した後の基板の上面図である。

【図40】本発明の一実施形態による、下部エピタキシャル層、下側垂直輸送電界効果トランジスタ用の下部スペーサを形成し、下側垂直輸送電界効果トランジスタ用のゲート・スタックをパターニングした後の図３９の構造体の上面図である。

【図41】本発明の一実施形態による、層間誘電体層を形成した後の図２９の構造体の上面図である。

【図42A】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＡＮＤ３構造体のための共有中間エピタキシャル層および共有中間エピタキシャル層への接触部をパターニングするための犠牲材料を形成した後の図４１の構造体の上面図である。

【図42B】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＯＲ３構造体のための共有中間エピタキシャル層および共有中間エピタキシャル層への接触部をパターニングするための犠牲材料を形成した後の図４１の構造体の上面図である。

【図43】本発明の一実施形態による、上側垂直輸送電界効果トランジスタ用の下部スペーサを形成し、上側垂直輸送電界効果トランジスタ用のゲート・スタックをパターニングした後の図４２Ａまたは図４２Ｂの構造体の上面図である。

【図44】本発明の一実施形態による、上側垂直輸送電界効果トランジスタ用の上部スペーサを形成し、上部エピタキシャル層を形成した後の図３２の構造体の上面図である。

【図45A】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＡＮＤ３構造体用の接触部を形成した後の図４４の構造体の上面図である。

【図45B】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタＮＯＲ３構造体用の接触部を形成した後の図４４の構造体の上面図である。

【図46】本発明の一実施形態による、積層型垂直輸送電界効果トランジスタ構造体の垂直フィンにおける上側垂直輸送電界効果トランジスタと下側垂直輸送電界効果トランジスタとの間の共有エピタキシャル層を有する積層型垂直輸送電界効果トランジスタ構造体を形成するためのプロセス・フロー図である。

【発明を実施するための形態】

【0009】

本発明の例示的な実施形態は、共有エピタキシャル層を有する積層型垂直輸送電界効果トランジスタ・論理ゲート構造体を形成するための例示的な方法、ならびにそのような方法を使用して形成された例示的な装置、システム、およびデバイスとの関連で、本明細書において説明され得る。しかしながら、本発明の実施形態は、例示的な方法、装置、システム、およびデバイスに限定されず、他の好適な方法、装置、システム、およびデバイスにより広く適用可能であることを理解されたい。

【0010】

電界効果トランジスタ（ＦＥＴ）は、ソース、ゲート、およびドレインを有するとともに、ソースとドレインとの間を走るチャネルに沿ったキャリア（電子または正孔）の流れに依存する作用を有するトランジスタである。ソースとドレインとの間のチャネルを通る電流は、ゲートの下の横電界によって制御され得る。

【0011】

ＦＥＴは、スイッチング、増幅、フィルタリング、および他のタスクに広く使用されている。ＦＥＴには、金属酸化物半導体（ＭＯＳ：metal-oxide-semiconductor）ＦＥＴ（ＭＯＳＦＥＴ）が含まれる。ｎ型トランジスタとｐ型トランジスタ（ＮＦＥＴとＰＦＥＴ）の両方を使用して論理および他の回路を製造する、相補型ＭＯＳ（ＣＭＯＳ）デバイスが広く使用されている。ＦＥＴのソース領域およびドレイン領域は、典型的には、チャネルの両側の半導体本体のターゲット領域にドーパントを加えることによって形成され、ゲートはチャネルの上に形成される。ゲートは、チャネル上のゲート誘電体と、ゲート誘電体上のゲート導体とを含む。ゲート誘電体は絶縁体材料であり、絶縁体材料は、ゲート導体に電圧が印加されたときに大きな漏れ電流がチャネルに流れ込むのを防ぎ、一方、印加されたゲート電圧によりチャネル内に横電界を作り出させるようにする。

【0012】

集積回路デバイスの高密度および高性能に対する需要の高まりにより、ゲート長の短縮およびデバイスのサイズまたはスケーリングにおける他の縮小を含む、新しい構造的特徴および設計特徴の開発が必要とされている。しかしながら、継続的なスケーリングは、従来の製造技術の限界に達している。

【0013】

ＦＥＴを垂直方向に積層することにより、ＣＭＯＳの面積スケーリングにさらなる次元が与えられる。しかしながら、プレーナ型ＦＥＴを積層することは困難である。７ナノメートル（ｎｍ）以上にスケーリングするための実行可能なＣＭＯＳアーキテクチャとして、垂直輸送ＦＥＴ（ＶＴＦＥＴ）が追究されている。ＶＴＦＥＴは、他のデバイス・アーキテクチャと比較して、デバイスをさらにスケーリングする機会を提供する。ＶＴＦＥＴは、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）などの他の従来の構造体に勝る、様々な潜在的利点を有する。このような利点には、密度、性能、消費電力、および集積における改善が含まれることがある。ＶＴＦＥＴは、ＦＥＴを積層する際にさらに利点を提供することができる。

【0014】

例示的な実施形態は、インバータ、ＮＡＮＤゲート、ＮＯＲゲートなどを含む様々なタイプの論理ゲートのための積層型ＶＴＦＥＴ構造体を含む積層型ＶＴＦＥＴ構造体を形成するための技術を提供する。いくつかの実施形態において、積層型ＶＴＦＥＴ構造体は、積層型ＶＴＦＥＴ構造内の「上側」ＶＴＦＥＴと「下側」ＶＴＦＥＴとの間で共有ソース／ドレインを利用する。

【0015】

現在のＶＴＦＥＴの場合、駆動電流を増加させる方法の１つは、チャネルにソース／ドレインを提供するエピタキシャル層間の接触面積を増加させることである。しかしながら、このアーキテクチャの面積は活性面積のサイズに依存するので、この方法ではＶＴＦＥＴの面積スケーリングが損なわれる。いくつかの実施形態は、インバータが４チャネルＦＥＴを使用するインバータ・論理ゲート設計のための技術を提供し、同じ上面面積（top-down area）を有する３チャネルＶＴＦＥＴと比較して、実効幅（Ｗｅｆｆ）を３３％改善する。ＦＥＴチャネルの数が増加すると、従来のＶＴＦＥＴよりも優れた利点が増加する。インバータ設計はまた、上部フィン・チャネル上のドレイン領域と下部フィン・チャネル上のドレイン領域との間にＣ形接続部を利用し、Ｗｅｆｆを犠牲にすることなく面積スケーリングおよびトラックの高さの削減をさらに実現することができる。

【0016】

いくつかの実施形態におけるインバータ構造体は、同じデバイス型間（例えば、ＮＦＥＴ間、ＰＦＥＴ間）でソース／ドレインを共有する積層型フィンＶＴＦＥＴを使用する。本構造体は、上部フィン・チャネルおよび下部フィン・チャネルが同じソース／ドレインを共有するので、上部フィン・チャネルと下部フィン・チャネルとの間の絶縁は必要ない。積層型ＶＴＦＥＴ構造体では、同じデバイス型（例えば、ＮＦＥＴ、ＰＦＥＴ）が互いの上部に積層される（例えば、所与のフィンの場合、上側ＶＴＦＥＴと下側ＶＴＦＥＴは、どちらもＮＦＥＴであるか、またはどちらもＰＦＥＴである）。積層型フィンに沿って３つのエピタキシャル領域が存在する。この領域は、構成に応じて次の通りにすることができる。（ｉ）２つのエピタキシャル層がドレイン領域を提供し、１つのエピタキシャル層が共有ソース領域を提供する、（ｉｉ）２つのエピタキシャル層がソース領域を提供し、１つのエピタキシャル層が共有ドレイン領域を提供する、または（ｉｉｉ）共有エピタキシャル層が下側ＶＴＦＥＴ用のドレイン（またはソース）である一方で上側ＶＴＦＥＴ用のソース（またはドレイン）である。

【0017】

フィンごとに、構造体は、下側ＶＴＦＥＴのフィン・チャネル用の下部エピタキシャル層、下側ＶＴＦＥＴの下部スペーサ、下側ＶＴＦＥＴ用のゲート・スタック、下側ＶＴＦＥＴの上部スペーサ、下側ＶＴＦＥＴのフィン・チャネルと上側ＶＴＦＥＴのフィン・チャネルとの間で共有されるエピタキシャル層、上側ＶＴＦＥＴ用の下部スペーサ、上側ＶＴＦＥＴ用のゲート・スタック、上側ＶＴＦＥＴ用の上部スペーサ、および上側ＶＴＦＥＴ用の上部エピタキシャル層を含んでもよい。ＮＦＥＴデバイスおよびＰＦＥＴデバイスの主要なキャリア（例えば、電子および正孔）は、上側ＶＴＦＥＴ用のフィン・チャネルと下側ＶＴＦＥＴ用のフィン・チャネルとの間を反対方向に流れる場合と流れない場合がある。有利なことに、このような構造体では、同じＷｅｆｆにおいて、非積層型ＶＴＦＥＴと比較して上面面積が３３％減少する。フィンごとに、互いの上部に積層された同じデバイス型のＶＴＦＥＴが存在する（例えば、あるフィンについては上側ＶＴＦＥＴと下側ＶＴＦＥＴはどちらもＮＦＥＴであり、別のフィンについては上側ＶＴＦＥＴと下側ＶＴＦＥＴはどちらもＰＦＥＴである）。言い換えれば、ＮＦＥＴを提供するフィンのための別のｎ型チャネルの上部にあるフィン・チャネルはｎ型であり、ＰＦＥＴを提供するフィンのための別のｐ型チャネルの上部にあるフィン・チャネルはｐ型である。

【0018】

積層型ＶＴＦＥＴインバータ設計は、同じフィン上の２つのドレイン端子間のＣ形中間工程（ＭＯＬ：middle-of-line）接続部を利用する。同じフィン上の２つのドレイン端子用の、インバータの出力へのこのＣ形ＭＯＬ接続部の間、ならびに、ＮＦＥＴおよびＰＦＥＴを提供するフィン用の２つのＣ形ＭＯＬ接続部の間に、さらなる接続部が含まれる。積層型ＶＴＦＥＴインバータ設計により、シリコン・オン・インシュレータ（ＳＯＩ）ウェハを使用せずに、フィンごとに２つのチャネルを使用することが可能になる。積層型ＶＴＦＥＴインバータ設計は、各デバイス型用の２チャネル・フィン構造体について、３つのエピタキシャル・プロセス（例えば、積層型ＰＦＥＴ用の２つのｐ型チャネルを提供するフィンのための３つのエピタキシャル・プロセス、積層型ＮＦＥＴの２つのｎ型チャネルを提供するフィンのための３つのエピタキシャル・プロセス）を利用する。

【0019】

図１Ａは、積層型ＶＴＦＥＴインバータ構造体の上面図１００を示す。図１Ａは、１組の２つの２チャネルＰＦＥＴ１０１、１組の２つの２チャネルＮＦＥＴ１０３、ハイ・パワー・レール１０５、ロー・パワー・レール１０７、入力１０９、および出力１１１を示す。

【0020】

図１Ｂは、ＰＦＥＴ１０１、ＮＦＥＴ１０３、ハイ・パワー・レール１０５、ロー・パワー・レール１０７、入力１０９、および出力１１１を有するインバータを形成するための回路接続部を例示する回路図１２５を示す。入力１０９は、ＰＦＥＴ１０１のゲートおよびＮＦＥＴ１０３のゲートに結合される。ＰＦＥＴ１０１のソース領域はハイ・パワー・レール１０５に接続され、ＮＦＥＴ１０３のソース領域はロー・パワー・レール１０７に接続される。ＰＦＥＴ１０１のドレイン領域およびＮＦＥＴ１０３のドレイン領域は、出力１１１に接続される。入力１０９がローである場合、ＰＦＥＴ１０１はオンであり、ＮＦＥＴ１０３はオフである。したがって、出力１１１は、ハイ・パワー・レール１０５へのＰＦＥＴ１０１接続部を介してハイになる。入力１０９がハイである場合、ＰＦＥＴ１０１はオフであり、ＮＦＥＴ１０３はオンである。したがって、出力１１１は、ロー・パワー・レール１０７へのＮＦＥＴ１０３接続部を介してローになる。

【0021】

図１Ｃは、フィンのうちの１つの積層型ＶＴＦＥＴ間の接続部を例示する回路図１３０を示す。例示のように、上側ＦＥＴおよび下側ＦＥＴは、共通ゲートおよび共有ソース／ドレイン接続部を有し、キャリアの流れは、設計に応じて上部フィン・チャネルまたは下部フィン・チャネルの内外に柔軟に流れることができる。

【0022】

図１Ｄは、２つの２チャネルＮＦＥＴを含むＮＦＥＴ１０３を提供する２つのフィンを横断する、図１Ａの上面図１００に示す線Ｄ－Ｄに沿って切り取られた断面図１５０を示す。図１Ｄは、ＮＦＥＴ１０３用の下部ドレイン領域１０２－１と、ＮＦＥＴ１０３用の４つのＮＦＥＴフィン・チャネル１０４－１、１０４－２、１０４－３、および１０４－４と、ＮＦＥＴ１０３用の共有ソース領域１０６－１および１０６－２（例えば、各フィンに１つ）と、ＮＦＥＴ１０３用の上部ドレイン領域１０８－１および１０８－２（例えば、各フィンに１つ）と、ＮＦＥＴ１０３用のゲート・スタック１１０（例えば、仕事関数金属（ＷＦＭ：work function metal）などのゲート誘電体およびゲート導体を含み得る）とを示す。例示のように、ＮＦＥＴ１０３用の下部ドレイン領域１０２－１を上部ドレイン領域１０８－１および１０８－２に接続するＣ形接続部１１２－１が存在する。

【0023】

図１Ｅは、ＰＦＥＴ１０１用の２つのチャネルおよびＮＦＥＴ１０３用の２つのチャネルを提供するフィンのうちの１つに沿う、図１Ａの上面図１００に示す線Ｅ－Ｅに沿って切り取られた断面図１７５を示す。図１Ｅは、ＮＦＥＴ１０３用の下部ドレイン領域１０２－１と、ＰＦＥＴ１０１用の下部ドレイン領域１０２－２と、ＮＦＥＴ１０３用のフィン・チャネルのうちの２つ１０４－１および１０４－２と、ＰＦＥＴ１０１用のフィン・チャネルのうちの２つ１０４－５および１０４－６と、ＮＦＥＴ１０３用の上部ドレイン領域１０８－１と、ＮＦＥＴ１０３用の共有ソース領域のうちの１つ１０６－１と、ＰＦＥＴ１０１用の共有ソース領域のうちの１つ１０６－３と、ＰＦＥＴ１０１用の上部ドレイン領域１０８－２と、ＰＦＥＴ１０１およびＮＦＥＴ１０３用のゲート・スタック１１０とを示す。図１Ｅは、ＮＦＥＴ１０３用の下部ドレイン領域１０２－１を上部ドレイン領域１０８－１（および上部ドレイン領域１０８－２、図示せず）と接続するＣ形接続部１１２－１、ならびにＰＦＥＴ１０１用の下部ドレイン領域１０２－２を上部ドレイン領域１０８－３（および別の上部ドレイン領域、図示せず）と接続するＣ形接続部１１２－２を示す。ゲート・スタック１１０は、インバータの入力１０９に結合される。図１Ｅは、ハイ・パワー・レール１０５からＰＦＥＴ１０１用の共有ソース領域１０６－３までの接触部１１４と、ロー・パワー・レール１０７からＮＦＥＴ１０３用の共有ソース領域１０６－１までの接触部１１６とをさらに示す。図示されていないが、接触部１１４および１１６は、ＰＦＥＴ１０１およびＮＦＥＴ１０３用の他の共有ソース領域にも接続する。

【0024】

図１Ａ～図１Ｅに示す積層型ＶＴＦＥＴインバータ構造体は、非積層型ＶＴＦＥＴおよび他の手法に比べて様々な利点を提供する。例えば、図１Ａ～図１Ｅに示す積層型ＶＴＦＥＴインバータ構造体は、ＰＦＥＴ１０１およびＮＦＥＴ１０３用の並列チャネルを利用しており、並列チャネルの「Ｘ」方向の長さは２コンタクト・ポリ・ピッチ（ＣＰＰ）であり、「Ｚ」方向の長さは約１６０ナノメートル（ｎｍ）である。図２Ａは、ＰＦＥＴ２０１およびＮＦＥＴ２０３を有する非積層型ＶＴＦＥＴ構造体の上面図２００を示し、ＰＦＥＴ２０１は２つの２チャネルＰＦＥＴを含み、ＮＦＥＴ２０３は２つの２チャネルＮＦＥＴを含む。図２Ｂは、ＰＦＥＴ２０１については線Ｂ１－Ｂ１に沿ってまたはＮＦＥＴ２０３については線Ｂ２－Ｂ２に沿って切り取られる断面図２５０を示す。断面図２５０は、４つのチャネル２０４－１、２０４－２、２０４－３、および２０４－４（ＰＦＥＴ２０１の場合はｐ型チャネルであり、ＮＦＥＴ２０３の場合はｎ型チャネルである）を示す。図２Ａおよび図２Ｂの非積層型ＶＴＦＥＴ構造体の「Ｘ」方向の長さは３ＣＰＰであり、「Ｚ」方向の長さは約１６０ｎｍであり、図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータ構造体の場合に面積スケーリングが０．７であるのに対して、面積スケーリングは１である。以下の表１および表２は、それぞれ、図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータならびに図２Ａおよび図２Ｂの非積層型ＶＴＦＥＴインバータについての、面積スケーリング、セルの高さ、フィンの長さ（Ｌｆｉｎ）、Ｗｅｆｆ、およびＷｅｆｆ／ｓｑｒｔ（面積）を例示しており、以下の表３は、図２Ａおよび図２Ｂの非積層型ＶＴＦＥＴインバータと比較した、図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータについてのＷｅｆｆ／ｓｑｒｔ（面積）の改善率を例示している。

【0025】

【表1】

【0026】

【表2】

【0027】

【表3】

【0028】

要約すると、同じＷｅｆｆの場合、図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータ構造体を使用すると、図２Ａおよび図２Ｂの非積層型ＶＴＦＥＴインバータ構造体と比較して、占有面積が３３％少ない。同じＹ方向の長さ１６０ｎｍの場合、図２Ａおよび図２Ｂの非積層型ＶＴＦＥＴインバータ構造体のＸ方向の長さは３ＣＰＰ、面積スケーリングは１であり、一方、図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータ構造体のＸ方向の長さは２ＣＰＰ、面積スケーリングは０．７である。これは、１ＣＰＰを占めるＣ形接続部によって占有される空間を考慮していることに留意されたい。

【0029】

ここで、積層型ＶＴＦＥＴインバータ構造体を形成するための例示的なプロセスについて、図３～図１２を参照して説明する。

【0030】

図３は、パターニングされたハード・マスク層３０４の下に上部フィン部分３０６－１および３０６－２を形成するために自己整合型ダブル・パターニング（ＳＡＤＰ：self-aligned double patterning）およびフィン・エッチングを行った後の基板またはウェハ３０２の断面図３００を示す。以下でさらに詳細に説明するように、上部フィン部分３０６－１は、第１のフィン内の上側ＶＴＦＥＴ用のフィン・チャネルを提供し、上部フィン部分３０６－２は、第２のフィン内の上側ＶＴＦＥＴ用のフィン・チャネルを提供する。図３は、基板３０２の上面を覆うとともに上部フィン部分３０６－１および３０６－２ならびにハード・マスク層３０４を囲むライナ・スペーサ層３０８の形成も例示している。

【0031】

バルク基板３０２は、シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）、シリコン・ゲルマニウム・カーバイド（ＳｉＧｅＣ）、シリコン・カーバイド（ＳｉＣ）、およびそれらの多層を含むがこれらに限定されない様々なシリコン含有材料を含む、任意の好適な半導体構造体から形成されてもよい。シリコンはウェハ製造において主に使用される半導体材料であるが、追加の層として、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、ＳｉＧｅ、テルル化カドミウム（ＣｄＴｅ）、セレン化亜鉛（ＺｎＳｅ）などであるがこれらに限定されない代替の半導体材料を採用することができる。

【0032】

基板３０２の（Ｘ－Ｘ’方向の）水平方向の厚さまたは幅は、形成されるフィンの数、構造から形成されるＶＴＦＥＴの接触に必要な間隔などに基づいて変化してもよい。基板３０２の（Ｙ－Ｙ’方向の）垂直方向の厚さまたは高さは、２００マイクロメートル（μｍ）～３００μｍの範囲内であってもよい。

【0033】

ハード・マスク層３０４は、窒化シリコン（ＳｉＮ）などの窒化物から形成されてもよいが、他の好適な材料が使用されてもよい。ハード・マスク層３０４は、いくつかの実施形態において、窒化物および酸化物（例えば、ＳｉＮおよび二酸化シリコン（ＳｉＯ_２））を含む２層の多層、１つまたは複数の窒化物層および１つまたは複数の酸化物層（例えば、ＳｉＮ／ＳｉＯ_２／ＳｉＮ、ＳｉＯ_２／ＳｉＮ／ＳｉＯ_２）を含む３層の多層などの多層として形成されてもよい。ハード・マスク層３０４の（Ｙ－Ｙ’方向の）高さまたは垂直方向の厚さは、１０ｎｍ～１００ｎｍの範囲内であってもよい。

【0034】

上部フィン部分３０６－１および３０６－２は、側壁イメージ転写（ＳＩＴ：sidewall image transfer）、またはリソグラフィおよび反応性イオン・エッチング（ＲＩＥ：reactive-ion etching）を含むエッチングなどの他の好適な技術を使用して形成されてもよい。上部フィン部分３０６－１および３０６－２のそれぞれの（Ｘ－Ｘ’方向の）幅または水平方向の厚さは、６ｎｍ～１０ｎｍの範囲内であってもよい。

【0035】

図３は、２つの垂直フィンの上部フィン部分の形成を示しているが、積層型ＶＴＦＥＴ構造体の所望の数に応じて、より多くのまたはより少ない垂直フィンが形成されてもよいことを理解されたい。

【0036】

ライナ層３０８は、以下でさらに詳細に説明する下流処理中に、上部垂直フィン部分３０６－１および３０６－２を保護する。ライナ層３０８は、酸化ハフニウム（ＨｆＯ_２）などの高ｋ誘電体材料、高ｋ／ＳｉＮ多層などの非常に硬質な材料から形成されてもよい。ライナ層３０８は、原子層堆積（ＡＬＤ：atomic layer deposition）によって形成されてもよい。ライナ層３０８の（Ｘ－Ｘ’方向の）厚さは、３ｎｍ～６ｎｍの範囲内であってもよい。

【0037】

図４は、下部フィン部分３０６－３および３０６－４を形成するために（例えば、ＲＩＥまたは他の好適なエッチング処理を使用して）追加のフィン・エッチングによって垂直フィンを拡張した後の図３の構造体の断面図４００を示す。次いで、上部および下部のフィン部分３０６－１、３０６－２、３０６－３、および３０６－４と、ハード・マスク層３０４との側壁上の構造体を覆うように、追加のライナ層３１０が形成される。下部フィン部分３０６－３および３０６－４は、結果として得られる構造体に形成される下側ＶＴＦＥＴデバイス用のフィン・チャネルを提供する。垂直フィンの下部フィン部分３０６－３および３０６－４の（Ｙ－Ｙ’方向の）高さまたは垂直方向の厚さは、５ｎｍ～８ｎｍの範囲内であってもよい。

【0038】

追加のライナ層３１０は、保護ライナであり、窒化炭化ホウ素シリコン（ＳｉＢＣＮ）で形成されてもよい。追加のライナ層３１０は、選択的ＡＬＤを使用して形成されてもよい。追加のライナ層３１０の（Ｘ－Ｘ’方向の）厚さは、２ｎｍ～４ｎｍの範囲内であってもよい。

【0039】

図６は、下部エピタキシャル層３１２および浅溝分離（ＳＴＩ）領域３１４を形成した後の図５の構造体の断面図６００を示す。これは、基板３０２のリセスおよび下部エピタキシャル層３１２のエピタキシャル成長によって達成されてもよい。下部エピタキシャル層３１２は、積層型ＶＴＦＥＴインバータを形成するときに、下部ドレイン領域を提供してもよい。下部エピタキシャル層３１２は、本明細書では下部ドレイン領域３１２とも呼ばれ、その（Ｙ－Ｙ’方向の）高さまたは垂直方向の厚さは、１５～３０ｎｍの範囲内であってもよい。下部ドレイン領域３１２は両方のフィンを取り囲み、２つのチャネル（例えば、図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータ構造体におけるＮＦＥＴ１０３の２つのｎ型チャネルまたはＰＦＥＴ１０１の２つのｐ型チャネルのいずれか）を提供する。

【0040】

下部ドレイン領域３１２は、例えば、イオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、クラスタ・ドーピング、注入ドーピング、液相ドーピング、固相ドーピングなどを使用するなど、好適なドーパントの注入によって形成されてもよい。ｎ型ドーパントは、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ）の群から選択されてもよく、ｐ型ドーパントは、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ_２）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、およびタリウム（Ｔｌ）の群から選択されてもよい。下部ドレイン領域３１２はまた、エピタキシャル成長プロセスによって形成されてもよい。いくつかの実施形態において、エピタキシ・プロセスは、ｉｎ－ｓｉｔｕドーピング（エピタキシ中にドーパントがエピタキシ材料に組み込まれる）を含む。エピタキシャル材料は、気体前駆体または液体前駆体から成長させてもよい。エピタキシャル材料は、蒸気相エピタキシ（ＶＰＥ：vapor-phase epitaxy）、分子線エピタキシ（ＭＢＥ：molecular-beam epitaxy）、液相エピタキシ（ＬＰＥ：liquid-phase epitaxy）、急速熱化学蒸着（ＲＴＣＶＤ：rapid thermal chemical vapor deposition）、有機金属化学蒸着（ＭＯＣＶＤ：metal organic chemical vapor deposition）、超高真空化学蒸着（ＵＨＶＣＶＤ：ultra-high vacuum chemical vapor deposition）、低圧化学蒸着（ＬＰＣＶＤ：low-pressure chemical vapor deposition）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ：limited reaction processing CVD）、または他の好適なプロセスを使用して成長させてもよい。エピタキシャル・シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、または炭素ドープ・シリコン（Ｓｉ：Ｃ）シリコンあるいはその組合せは、堆積（ｉｎ－ｓｉｔｕドーピング）中、トランジスタのタイプに応じて、ｎ型ドーパント（例えば、リンもしくは砒素）またはｐ型ドーパント（例えば、ボロンもしくはガリウム）などのドーパントを追加することによってドープされ得る。ドーパント濃度は、１×１０^１９ｃｍ^－３から３×１０^２１ｃｍ^－３までの範囲、または好ましくは２×１０^２０ｃｍ^－３から３×１０^２１ｃｍ^－３の間の範囲とすることができる。

【0041】

ＳＴＩ領域３１４は、下部ドレイン領域３１２を囲むように形成されて、デバイス分離を提供する。ＳＴＩ領域３１４の（Ｙ－Ｙ’方向の）高さまたは垂直方向の厚さは、５０～４００ｎｍの範囲内であってもよい。ＳＴＩ領域３１４は、任意の好適な分離材料から形成されてもよい。

【0042】

図７Ａは、下側ＶＴＦＥＴ用のゲート・スタックを形成し、上側ＶＴＦＥＴと下側ＶＴＦＥＴとの間で共有されるエピタキシャル層を形成した後の図６の構造体の断面図７００を示す。図７Ａは、下部ドレイン領域３１２およびＳＴＩ領域３１４の上の垂直フィンの下部部分３０６－３および３０６－４の一部を囲むように形成された、下側ＶＴＦＥＴ用の下部スペーサ層３１６を示す。下部スペーサ層３１６は、非共形堆積およびエッチバック処理（例えば、物理蒸着（ＰＶＤ：physical vapor deposition）、高密度プラズマ（ＨＤＰ：high density plasma）堆積など）などの様々な処理を使用して形成されてもよい。下部スペーサ層３１６は、ＳｉＯ_２、ＳｉＮ、酸化炭化シリコン（ＳｉＣＯ）、ＳｉＢＣＮなどの誘電体材料で形成されてもよい。下部スペーサ層３１６の（Ｙ－Ｙ’方向の）高さまたは垂直方向の厚さは、３～１０ｎｍの範囲内であってもよい。

【0043】

下部スペーサ層３１６の形成後、ゲート誘電体層３１８とゲート導体層３２０とを含むゲート・スタック材料が堆積される。ゲート誘電体層３１８は、高ｋ誘電体材料で形成されてもよい。高ｋ材料の例には、ＨｆＯ_２、ハフニウム・シリコン酸化物（Ｈｆ－Ｓｉ－Ｏ）、ハフニウム・シリコン酸窒化物（ＨｆＳｉＯＮ）、ランタン酸化物（Ｌａ_２Ｏ_３）、ランタン・アルミニウム酸化物（ＬａＡｌＯ_３）、ジルコニウム酸化物（ＺｒＯ_２）、ジルコニウム・シリコン酸化物、ジルコニウム・シリコン酸窒化物、タンタル酸化物（Ｔａ_２Ｏ_５）、チタン酸化物（ＴｉＯ_２）、バリウム・ストロンチウム・チタン酸化物、バリウム・チタン酸化物、ストロンチウム・チタン酸化物、イットリウム酸化物（Ｙ_２Ｏ_３）、アルミニウム酸化物（Ａｌ_２Ｏ_３）、鉛スカンジウム・タンタル酸化物、および鉛亜鉛ニオブ酸などの金属酸化物が含まれるが、これらに限定されない。高ｋ材料にはさらに、ランタン（Ｌａ）、アルミニウム（Ａｌ）、およびマグネシウム（Ｍｇ）などのドーパントが含まれ得る。ゲート誘電体層１２０の均一な厚さは、１ｎｍ～３ｎｍの範囲内であってもよい。

【0044】

ゲート導体層３２０は、金属ゲートまたは仕事関数金属（ＷＦＭ）を含んでもよい。いくつかの実施形態において、ゲート導体層３２０は、ＡＬＤまたは別の好適なプロセスを使用して形成される。ＮＦＥＴデバイスの場合、ゲート導体のＷＦＭは、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン・アルミニウム（ＴｉＡｌ）、チタン・アルミニウム炭素（ＴｉＡｌＣ）、Ｔｉ合金とＡｌ合金との組合せ、（例えば、窒化チタン（ＴｉＮ）または別の好適な材料の）バリア層に続いて前述のＷＦＭ材料のうちの１つまたは複数などを含むスタックなどであってもよい。ＰＦＥＴデバイスの場合、ゲート導体のＷＦＭは、ＴｉＮ、窒化タンタル（ＴａＮ）、または別の好適な材料であってもよい。いくつかの実施形態において、ＰＦＥＴ ＷＦＭは、より厚いバリア層（例えば、ＴｉＮ、ＴａＮなど）が形成され、続いてＴｉ、Ａｌ、ＴｉＡｌ、ＴｉＡｌＣ、またはＴｉ合金とＡｌ合金との任意の組合せなどのＷＦＭが形成された、金属スタックを含んでもよい。必要に応じて、ゲート導体層３２０に様々な他の材料を使用されてもよいことを理解されたい。ゲート導体層３２０の厚さは、５～２０ｎｍの範囲内であってもよい。

【0045】

層間誘電体（ＩＬＤ：interlayer dielectric）層３２２が形成され、次いで、ゲート・スタック材料は、図７Ａに例示するレベルまでリセスされる。ＩＬＤ層３２２の材料は、最初に、（例えば、最初に、ＳｉＮであり得るライナを形成することによって）構造体を充填するように形成され、続いて化学機械平坦化（ＣＭＰ：chemical mechanical planarization）およびエッチバックが行われる。代替として、ＩＬＤ層３２２の材料は、最初に、ＨＤＰおよびエッチバック処理を使用して形成されて、図７Ａに示すようなＩＬＤ層３２２をもたらしてもよい。ＩＬＤ層３２２は、ＳｉＯ_２、ＳｉＯＣ、ＳｉＯＮなどを含むがこれらに限定されない任意の好適な分離材料で形成されてもよい。

【0046】

ＩＬＤ層３２２の形成後、ゲート・スタック材料（例えば、ゲート誘電体層３１８およびゲート導体層３２０）は、ゲート・スタック材料の高さがＩＬＤ層３２２の高さと一致するようにリセスされる。ＩＬＤ層３２２の（Ｙ－Ｙ’方向の）高さまたは垂直方向の厚さは、１０～３０ｎｍの範囲内であってもよい。リセスされたゲート・スタック材料は、下側ＶＴＦＥＴ用のゲートを提供する。

【0047】

下側ＶＴＦＥＴ用の上部スペーサ層３２４が、ＩＬＤ層３２２の上の垂直フィンの下部部分３０６－３および３０６－４の一部を囲むように形成される。上部スペーサ層３２４は、下部スペーサ層３１６に関して上述したものと同様の材料から、また同様のサイジングによって形成されてもよい。

【0048】

共有エピタキシャル層３２６が、垂直フィンの下部部分３０６－３および３０６－４の一部を囲む上部スペーサ層３２４を覆うように形成される。エピタキシャル層３２６は、上側ＶＴＦＥＴと下側ＶＴＦＥＴとの間で共有される。共有エピタキシャル層３２６は、エピタキシャル層３１２に関して上述したものと同様の材料から、また同様の処理によって形成されてもよい。積層型ＶＴＦＥＴインバータ構造体の場合、共有エピタキシャル層３２６は、上側ＶＴＦＥＴおよび下側ＶＴＦＥＴ用の共有ソースを提供し、共有ソース領域３２６と呼ばれることもある。共有ソース領域３２６の（Ｙ－Ｙ’方向の）高さまたは垂直方向の厚さは、１０～３０ｎｍの範囲内であってもよく、（Ｘ－Ｘ’方向の）幅または水平方向の厚さは、５～１５ｎｍの範囲内であってもよい。

【0049】

犠牲層３２８が、共有ソース領域３２６を囲むように形成される。犠牲層３２８は、シリコン酸化物（ＳｉＯ_ｘ）または他の好適な材料などのスピンオン酸化物で形成されてもよい。以下でさらに詳細に説明するように、犠牲層３２８は後で除去され、金属材料で置き換えられて、パワー・レール（例えば、ＰＦＥＴ用のハイ・パワー・レール、ＮＦＥＴ用のロー・パワー・レール）への接触部を形成する。犠牲層３２８の（Ｙ－Ｙ’方向の）高さまたは垂直方向の厚さは、共有ソース領域３２６の高さまたは垂直方向の厚さと一致してもよく、（Ｘ－Ｘ’方向の）幅または水平方向の厚さは、中間エピタキシャル層に必要な接続のタイプに基づいて変化してもよい。

【0050】

図７Ｂは、図７Ａの断面図７００における線Ｂ－Ｂに沿って切り取られた上面断面図７５０を示し、垂直フィンの下部部分３０６－３および３０６－４の一部を囲む共有ソース領域３２６とともに、パワー・レール７０１への接続を提供するためにＺ－Ｚ’方向に沿って延在する犠牲層３２８を例示している。

【0051】

図８は、上側ＶＴＦＥＴ用のゲート・スタックおよび上部エピタキシャル層を形成した後の図７の構造体の断面図８００を示す。ＩＬＤ層３３０が、犠牲層３２８を囲むように形成される。ＩＬＤ層３３０は、ＩＬＤ層３２２に関して上述したものと同様の材料および処理を使用して形成されてもよい。ＩＬＤ層３３０の上に、上側ＶＴＦＥＴ用の下部スペーサ層３３２が形成される。下部スペーサ層３３２は、下部スペーサ層３１６に関して上述したものと同様の材料、処理、およびサイジングを使用して形成されてもよい。

【0052】

次いで、ライナ３０８の除去後に、上側ＶＴＦＥＴのゲート・スタックが形成される。上側ＶＴＦＥＴ用のゲート・スタックは、ゲート誘電体層３３４と、ゲート導体層３３６とを含む。ゲート誘電体層３３４およびゲート導体層３３６は、下側ＶＴＦＥＴ用のゲート・スタックのゲート誘電体層３１８およびゲート導体層３２０に関して上述したものと同様の材料、処理、およびサイジングを使用して形成されてもよい。図示していないが、上側ＶＴＦＥＴおよび下側ＶＴＦＥＴのゲート・スタックと、ゲート・スタックが形成される垂直フィンの下部部分３０６－３および３０６－４ならびに上部部分３０６－１および３０６－２の側壁との間に、界面層が形成されてもよい。界面層は、ＳｉＯ_２またはシリコン酸窒化物（ＳｉＯ_ｘＮ_ｙ）などの別の好適な材料で形成されてもよい。界面層の（Ｘ－Ｘ’方向の）幅または水平方向の厚さは、０．５ｎｍ～１．５ｎｍの範囲内であってもよい。

【0053】

ＩＬＤ層３３８が、上側ＶＴＦＥＴ用のゲート・スタックを囲むように堆積され、ＩＬＤ層３３８は、ＩＬＤ層３２２に関して説明したものと同様の材料および処理を使用して形成される。上側ＶＴＦＥＴ用の上部スペーサ層３４０が、ＩＬＤ層３３８の上に形成され、上部スペーサ層３４０は、下部スペーサ層３１６に関して上述したものと同様の材料、処理、およびサイジングを使用して形成されてもよい。

【0054】

次いで、選択的ウェットエッチングまたは他の好適な処理を使用してＨＭ層３０４が除去されて、垂直フィンの上部部分３０６－１および３０６－２の一部が露出される。次いで、上部エピタキシャル層３４２が、垂直フィンの上部３０６－１および３０６－２の一部を囲むように形成される。上部エピタキシャル層３４２の（Ｙ－Ｙ’方向の）高さまたは垂直方向の厚さは、１０～３０ｎｍの範囲内であってもよく、（Ｘ－Ｘ’方向の）幅または水平方向の厚さは、１０～３０ｎｍの範囲内であってもよい。積層型ＶＴＦＥＴインバータの場合、上部エピタキシャル層３４２は、上部ドレインを提供し、したがって、上部ドレイン領域３４２とも呼ばれる。次いで、上部スペーサ層３４０の上に、フィンの上部部分３０６－１および３０６－２の残りの部分と上部ドレイン領域３４２とを囲むように、別のＩＬＤ層３４４が形成される。ＩＬＤ層３４４は、ＩＬＤ層３２２に関して上述したものと同様の材料および処理を使用して形成されてもよい。

【0055】

図９は、共有ソース領域３２６を囲む犠牲層３２８を除去した後の図８の断面図９００を示す。犠牲層３２８は、フッ化水素（ＨＦ）エッチングなどの任意の好適な処理を使用して除去されてもよい。

【0056】

図１０Ａは、犠牲層３２８の除去によって形成された空間内の金属接続層３４６を形成した後の図９の構造体の断面図１０００を示す。金属接続層３４６は、ＡＬＤまたは他の好適な処理を使用して形成されてもよい。金属接続層３４６は、シリコン（Ｓｉ）、ＴｉＮ、または別の好適な材料を含んでもよい。図１０Ｂは、図１０Ａの断面図１０００における線Ｂ－Ｂに沿って切り取られた上面断面図１０５０を示す。上面断面図１０５０は、フィン部分３０６－３および３０６－４と、共有ソース領域３２６と、上述のようにパワー・レール７０１に接触する金属接続層３４６とを例示している。

【0057】

図１１Ａは、下部ドレイン領域３１２と上部ドレイン領域３４２と接続するＣ形接触部３４８を形成した後の図１０Ａの構造体の断面図１１００を示す。Ｃ形接触部３４８は、最終的に積層型ＶＴＦＥＴインバータ構造体の出力に接続する。上述のように、断面図１１００に示す４チャネルＦＥＴ用のＣ形接触部３４８は、別の４チャネルＦＥＴ用の別のＣ形接触部にも接続される。例えば、断面図１１００は、図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータ構造体のＮＦＥＴ１０３を例示する場合があり、Ｃ形接触部３４８に接続する別のＣ形接触部を有する図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータ構造体のＰＦＥＴ１０１を形成するために、図３～図１１に関して上述したものと同様の処理を使用して形成された別の同様の構造が使用される。

【0058】

Ｃ形接触部３４８を形成するために、下部ドレイン領域３１２まで下るビア１１０１を垂直フィンの一方の側に開口するように、ＩＬＤ層３４４の上でマスクがパターニングされてもよい。断面図１１００は、図３、図４、図５、図６、図７Ａ、図８、図９、および図１０Ａの断面図３００、４００、５００、６００、７００、８００、９００、および１０００と同様に、２つの垂直フィンを「横断して」切り取られている。図１１Ｂは、図１１Ａに示す構造体の上面図１１５０であり、上部ドレイン領域３４２と、共有ソース領域３２６からパワー・レール７０１までの金属接続層３４６と、ビア１１０１に沿って下部ドレイン領域３１２まで下るＣ形接触部３４８の上部とを示す。図１１Ｃは、垂直フィンのうちの１つの（Ｚ－Ｚ’方向の）「長さ」に沿って切り取られた別の断面図１１７５を示す。断面図１１７５は、上側ＶＴＦＥＴおよび下側ＶＴＦＥＴのゲート・スタックへの接触部３５０を示す。接触部３５０は、２つの２チャネルＦＥＴ（例えば、図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータ構造体における２つの２チャネルＮＦＥＴ１０３）を提供する２つの垂直フィンと、２つの２チャネルＦＥＴ（例えば、図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータ構造体における２つの２チャネルＰＦＥＴ１０１）を提供する別の組の２つの垂直フィンとの間にあるゲート導体層３２０まで下るようにＩＬＤ層３４４上のマスク層をパターニングすることによって、形成されてもよい。

【0059】

図１２は、積層型ＶＴＦＥＴインバータを形成するためのプロセス・フロー１２００を示す。プロセス・フロー１２００は、ステップ１２０１においてウェハまたは基板（例えば、基板３０２）を開始することによって始まる。ステップ１２０３において、ハード・マスク層（例えば、ハード・マスク層３０４）が堆積され、続いてステップ１２０５においてＳＡＤＰが行われる。ステップ１２０７において、積層型ＶＴＦＥＴインバータ内の上側ＶＴＦＥＴおよび下側ＶＴＦＥＴ用のフィン・チャネルを提供する垂直フィンの上部部分および下部部分（例えば、上部部分３０６－１および３０６－２、下部部分３０６－３および３０６－４）を形成するために、フィンＲＩＥが実施される。追加の処理中に垂直フィンの一部を保護するために、ライナ層（例えば、ライナ層３０８および３１０）が形成されてもよい。

【0060】

ステップ１２０９において、基板（例えば、基板３０２）がリセスされ、続いて下部ドレイン領域（例えば、下部エピタキシャル層３１２）およびＳＴＩ領域（例えば、ＳＴＩ領域３１４）が形成される。ステップ１２１１において、下側ＶＴＦＥＴ用の下部スペーサ（例えば、下部スペーサ３１６）が形成され、続いてステップ１２１３において、下側ＶＴＦＥＴ用のゲート・スタック（例えば、ゲート誘電体層３１８およびゲート導体層３２０）が形成される。

【0061】

ステップ１２１５において、下側ＶＴＦＥＴに対してリソグラフィ・エッチング・リソグラフィ・エッチング（ＬＥＬＥ：litho-etch litho-etch）ゲート・パターニングが実施される。次いで、ステップ１２１７において、下側ＶＴＦＥＴ用の上部スペーサ（例えば、上部スペーサ層３２４）が形成される。ステップ１２１９において、共有ソース（例えば、共有エピタキシャル層３２６）が形成され、続いて共有ソース接触キャビティが形成され（例えば、犠牲層３２８が形成され）、ＩＬＤ（例えば、ＩＬＤ層３３０）が充填される。次に、ステップ１２２３において、上側ＶＴＦＥＴ用の下部スペーサ（例えば、下部スペーサ層３３２）が形成され、続いてステップ１２２５において、上側ＶＴＦＥＴ用のゲート・スタック（例えば、ゲート誘電体層３３４およびゲート導体層３３６）が形成される。

【0062】

ステップ１２２７において、上側ＶＴＦＥＴに対してＬＥＬＥゲート・パターニングが実施される。ステップ１２２９において、上側ＶＴＦＥＴ用の上部スペーサ（例えば、上部スペーサ層３４０）が形成される。ステップ１２３１において、上部ドレイン（例えば、上部エピタキシャル層３４２）が形成される。ステップ１２３３において、ドレイン接触部およびゲート接触部（例えば、ドレイン接触部３４８、ゲート接触部３５０）がパターニングされる。次いで、ステップ１２３５において、共有ソースへのパワー・レール接触部がパターニングされる。図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータ構造体におけるＮＦＥＴ１０３の場合、共有ソースはロー・パワー・レールに接触する。図１Ａ～図１Ｅの積層型ＶＴＦＥＴインバータ構造体におけるＰＦＥＴ１０１の場合、共有ソースはハイ・パワー・レールに接触する。

【0063】

図１Ａ～図１Ｅおよび図３～図１２に関して上述した積層型ＶＴＦＥＴインバータは、本明細書に記載の技術を使用して積層型ＶＴＦＥＴを使用して形成される論理ゲートの一例である。また、本明細書に記載の技術を使用して、ＮＡＮＤ論理ゲートおよびＮＯＲ論理ゲートが形成されてもよい。ここで、２入力ＮＡＮＤおよび３入力ＮＡＮＤ（ＮＡＮＤ２およびＮＡＮＤ３）ならびに２入力ＮＯＲおよび３入力ＮＯＲ論理ゲート（例えば、ＮＯＲ２、ＮＯＲ３）を形成するための構造体に関して、様々な実施形態を説明する。

【0064】

ＮＡＮＤ２論理ゲートは、２チャネルＰＦＥＴおよび２チャネルＮＦＥＴ（例えば、２つの２チャネルＮＦＥＴと２つの２チャネルＰＦＥＴの合計４つの２チャネルＦＥＴ）を使用して形成されてもよく、したがって、ＮＡＮＤ２論理ゲート構造と呼ばれる。２チャネルＰＦＥＴおよび２チャネルＮＦＥＴは、積層型ＶＴＦＥＴ構造体を使用して形成され、２チャネルＮＦＥＴの場合、各フィンの上側フィン・チャネルおよび下側フィン・チャネルは直列に接続され、上側フィン・チャネルと下側フィン・チャネルとの間に共有エピタキシャル層がある。共有エピタキシャル層は、上側フィン・チャネル用のドレイン領域であり、２チャネルＮＦＥＴの下側フィン・チャネル用のソース領域である。共有エピタキシャル層は、２つのフィンのそれぞれの上側フィン・チャネルが並列になり、２つの２チャネルＮＦＥＴのうちの一方を形成するように、２つのフィン間にも接続される。同様に、２つのフィンのそれぞれの下側フィン・チャネルは並列に接続され、２つの２チャネルＮＦＥＴのうちの他方を形成する。２つのフィンの上側フィン・チャネルによって形成される２チャネルＮＦＥＴは、２つのフィンの下側フィン・チャネルによって形成される２チャネルＮＦＥＴと直列に接続される。

【0065】

上記のように、ＮＡＮＤ２論理ゲート構造体は、積層型ＶＴＦＥＴの上側フィン・チャネルおよび下側フィン・チャネル用の共有ソース／ドレインならびに共有ソース・ソースを含む。一方のフィンは、ＮＦＥＴ用の上側フィン・チャネルおよび下側フィン・チャネルを含み、共有ソース／ドレインは、上側フィン・チャネル用のドレインおよび下側フィン・チャネル用のソースを含む。他方のフィンは、ＰＦＥＴ用の上側フィン・チャネルおよび下側フィン・チャネルを含み、上側フィン・チャネルおよび下側フィン・チャネル用の共有ソースが存在する。ＮＦＥＴ積層型フィンごとに、一番上のエピタキシャル層は接地またはロー・パワー・レールに接続され、一番下のエピタキシャル層は出力に接続され、逆もまた同様である。ＮＡＮＤ回路用の２つの入力を形成するために、積層型ＶＴＦＥＴ用の別個のゲートを制御するように異なる深さでゲート接触部が形成される。有利なことに、積層型ＶＴＦＥＴ ＮＡＮＤ２構造体では、同じＷｅｆｆにおいて、非積層型ＶＴＦＥＴ ＮＡＮＤ２構造体と比較して上面面積が３３％減少する。さらに、上側フィン・チャネルおよび下側フィン・チャネルはエピタキシャル層（例えば、ＮＦＥＴの場合は共有ソース／ドレイン、ＰＦＥＴの場合は共有ソース）を共有するので、上側フィン・チャネルと下側フィン・チャネルとの間の絶縁は必要ない。

【0066】

積層型ＶＴＦＥＴ ＮＡＮＤ２構造体は、単一ステップでの金属被覆処理（metallization）によって同じリソグラフィ・レベルでパターニングされた縦型トレンチおよび横型トレンチを有する相互接続構造体を利用する。これは、共有エピタキシャル層を囲む埋め込み犠牲誘電体材料を使用して達成される。上側フィン・チャネルのゲート・スタックのためのゲート誘電体堆積前に、上部スペーサまたはフィン・ライナは、上側フィン・チャネルの表面品質を維持する。

【0067】

図１３Ａ～図１３Ｆは、２つのフィンにおいて積層型ＶＴＦＥＴを使用して形成された２つの２チャネルＰＦＥＴ１３０１と２つの２チャネルＮＦＥＴ１３０３とを含む積層型ＶＴＦＥＴ ＮＡＮＤ２構造体を例示する。図１３Ａは、積層型ＶＴＦＥＴ ＮＡＮＤ２構造体の上面図１３００を示し、２チャネルＰＦＥＴ１３０１、２チャネルＮＦＥＴ１３０３、ハイ・パワー・レール１３０５、ロー・パワー・レール１３０７、第１の入力１３０９－１および第２の入力１３０９－２、ならびに出力１３１１を示す。

【0068】

図１３Ｂは、ＮＡＮＤ２論理ゲートについての回路図１３２５を、ＮＡＮＤ２論理ゲートの論理表１３３０とともに示す。回路図１３２５に例示するように、ＰＦＥＴ１３０１は並列に接続され、それらのソースはハイ・パワー・レール１３０５に接続され、それらのドレインは出力１３１１に接続される。ＮＦＥＴ１３０３は直列に接続され、ＮＦＥＴ１３０３のうちの第１のＮＦＥＴは、接地またはロー・パワー・レール１３０７に接続されたソースと、ＮＦＥＴ１３０３のうちの第２のＮＦＥＴのソースに接続されたドレインとを有する。ＮＦＥＴ１３０３のうちの第２のＮＦＥＴのドレインは、出力１３１１に接続される。ＰＦＥＴ１３０１およびＮＦＥＴ１３０３のゲートは、第１の入力１３０９－１および第２の入力１３０９－２に接続される。入力１３０９－１と入力１３０９－２との両方がハイまたは１である場合、両方のＮＦＥＴ１３０３がオンになり、出力１３１１は０である（例えば、出力１３１１はロー・パワー・レール１３０７へ引き込まれる（pull））。入力１３０９－１および入力１３０９－２のうちの少なくとも一方がローまたは０である場合、ＮＦＥＴ１３０３のうちの少なくとも一方はオフであり、出力１３１１はロー・パワー・レール１３０７へ引き込まれない。代わりに、入力１３０９－１および入力１３０９－２のうちの少なくとも一方がローである場合、ＰＦＥＴ１３０１のうちの少なくとも一方がオンになり、出力１３１１は１である（例えば、出力１３１１はハイ・パワー・レール１３０５へ引き込まれる）。

【0069】

図１３Ｃは、図１３Ａの上面図１３００に示す線Ｃ－Ｃに沿って切り取られた断面図１３５０を示し、図１３Ｄは、図１３Ａの上面図１３００に示す線Ｄ－Ｄに沿って切り取られた断面図１３７５を示し、図１３Ｅは、図１３Ａの上面図１３００における線Ｅ－Ｅに沿って切り取られた断面図１３８５を示し、図１３Ｆは、図１３Ａの上面図１３００における線Ｆ－Ｆに沿って切り取られた断面図１３９０を示す。断面図１３５０および断面図１３８５は、それぞれ、Ｚ－Ｚ’方向に第１のフィンおよび第２のフィンの長さに沿って切り取られている。断面図１３７５および断面図１３９０は、第１のフィンおよび第２のフィンを横断して切り取られており、それぞれＰＦＥＴフィン・チャネル１３０４－５～１３０４－８およびＮＦＥＴフィン・チャネル１３０４－１～１３０４－４を示している。ＮＦＥＴ下側フィン・チャネル１３０４－１およびＮＦＥＴ下側フィン・チャネル１３０４－３は、２チャネルＮＦＥＴ１３０３のうちの下側のＮＦＥＴを提供する。ＮＦＥＴ上側フィン・チャネル１３０４－２およびＮＦＥＴ上側フィン・チャネル１３０４－４は、２チャネルＮＦＥＴ１３０３のうちの上側のＮＦＥＴを提供する。ＰＦＥＴ下側フィン・チャネル１３０４－５およびＰＦＥＴ上側フィン・チャネル１３０４－６は、２チャネルＰＦＥＴ１３０１のうちの一方を提供し、ＰＦＥＴ下側フィン・チャネル１３０４－７およびＰＦＥＴ上側フィン・チャネル１３０４－８は、２チャネルＰＦＥＴ１３０１のうちの他方を提供する。

【0070】

ここで、２チャネルＰＦＥＴ１３０１および２チャネルＮＦＥＴ１３０３用のソース領域ならびにドレイン領域を提供するエピタキシャル層について説明する。２つの２チャネルＮＦＥＴ１３０３のうちの第１の２チャネルＮＦＥＴの上側フィン・チャネル１３０４－２および１３０４－４用の上部エピタキシャル層は、接触部１３１２－２を介してロー・パワー・レール１３０７に結合されるソース領域１３０６－１を提供する。（ｉ）２つの２チャネルＮＦＥＴ１３０３のうちの第１の２チャネルＮＦＥＴを提供する上側フィン・チャネル１３０４－２および１３０４－４と（ｉｉ）２つの２チャネルＮＦＥＴ１３０３のうちの第２の２チャネルＮＦＥＴを提供する下側フィン・チャネル１３０４－１および１３０４－３との間で共有される中間エピタキシャル層は、第１の２チャネルＮＦＥＴ用（例えば、上側ＶＴＦＥＴ用）のドレイン領域１３０２－１と、第２の２チャネルＮＦＥＴ用（例えば、下側ＶＴＦＥＴ用）のソース領域１３０６－２とを提供する。２つの２チャネルＮＦＥＴ１３０３のうちの第２の２チャネルＮＦＥＴ用の下側フィン・チャネル１３０４－１および１３０４－３用の下部エピタキシャル層は、接触部１３１２－５を介して出力１３１１に結合されるドレイン領域１３０２－２を提供する。ＰＦＥＴ下側フィン・チャネル１３０４－５および１３０４－７とＰＦＥＴ上側フィン・チャネル１３０４－６および１３０４－８との間で共有される中間エピタキシャル層は、それぞれの共有ソース領域１３０６－３および１３０６－４を提供する。ＰＦＥＴ下側フィン・チャネル１３０４－５および１３０４－７は、共有ドレイン領域１３０２－３を有し、ＰＦＥＴ上側フィン・チャネル１３０４－６および１３０４－８は、それぞれのドレイン領域１３０２－４および１３０２－５を有する。フィン・チャネル１３０４－１～１３０４－８用に、ゲート・スタック１３１０－１～１３１０－８がそれぞれ形成される。

【0071】

ここで、図１３Ａ～図１３Ｆの積層型ＶＴＦＥＴ ＮＡＮＤ２構造体用の接触部について説明する。接触部１３１２－１は、第１の２チャネルＰＦＥＴおよび第２の２チャネルＰＦＥＴ１３０１のソース領域１３０６－３および１３０６－４をハイ・パワー・レール１３０５に接続する。接触部１３１２－２は、２チャネルＮＦＥＴ１３０３のうちの上側の２チャネルＮＦＥＴのソース１３０６－１をロー・パワー・レール１３０７に接続する。接触部１３１２－３は、ゲート・スタック１３１０－３および１３１０－７を第１の入力１３０９－１に接続する。接触部１３１２－４は、ゲート・スタック１３１０－２および１３１０－６を第２の入力１３０９－２に接続する。接触部１３１２－５は、２チャネルＰＦＥＴ１３０１のドレイン１３０２－３、１３０２－４、および１３０２－５、ならびに２チャネルＮＦＥＴ１３０３のうちの下側の２チャネルＮＦＥＴのドレイン１３０２－２を、出力１３１１に接続する。

【0072】

図１３Ａ～図１３Ｆの積層型ＶＴＦＥＴ ＮＡＮＤ２構造体における電流フローについて説明する。電流は、ハイ・パワー・レール１３０５から２つの２チャネルＰＦＥＴ１３０１のソース領域１３０６－３および１３０６－４まで流れ、次いで、ドレイン領域１３０２－３まで流れ（１３１３－１）、ドレイン領域１３０２－４および１３０２－５まで流れる（１３１３－２）。次いで、電流は、ドレイン領域１３０２－３、１３０２－４、および１３０２－５から、２つの２チャネルＮＦＥＴ１３０３のうちの下側の２チャネルＮＦＥＴのドレイン領域１３０２－２まで流れる。そこから、電流は、２つの２チャネルＮＦＥＴ１３０３のうちの下側の２チャネルＮＦＥＴ用のソース領域１３０６－１および２つの２チャネルＮＦＥＴ１３０３のうちの上側の２チャネルＮＦＥＴのドレイン領域１３０２－１である、中間エピタキシャル層まで流れる。電流フローは、接触部１３１２－２を介してロー・パワー・レール１３０７に結合されている、２つの２チャネルＮＦＥＴ１３０３のうちの上側のチャネルＮＦＥＴのソース領域１３０６－１へと続く（１３１３－４）。

【0073】

図１３Ａ～図１３Ｆに示す積層型ＶＴＦＥＴ ＮＡＮＤ２構造体は、非積層型ＶＴＦＥＴ ＮＡＮＤ２構造体および他の手法と比べて様々な利点を提供する。例えば、図１３Ａ～図１３Ｆに示す積層型ＶＴＦＥＴ ＮＡＮＤ２構造体の「Ｘ」方向の長さは２ＣＰＰであり、「Ｚ」方向の長さは約２３０ｎｍである。

【0074】

図１４Ａは、４つのＰＦＥＴチャネル１４０１および４つのＮＦＥＴチャネル１４０３を有する非積層型ＶＴＦＥＴ ＮＡＮＤ２構造体の上面図１４００を示す。図１４Ｂは、図１４Ａの上面図１４００における線Ｂ－Ｂに沿って（例えば、フィンのうちの１つの長さに沿って）切り取られた断面図１４５０を示す。図１４Ｂは、ＮＦＥＴドレイン領域１４０２－１、ＮＦＥＴチャネル１４０４－１、ＮＦＥＴソース領域１４０６－１、ＮＦＥＴゲート・スタック１４１０－１、ＰＦＥＴドレイン１４０２－２、ＰＦＥＴチャネル１４０４－２、ＰＦＥＴソース領域１４０６－２、およびＰＦＥＴゲート領域１４１０－２を示す。接触部１４１２－１はＰＦＥＴソース領域１４０６－２をハイ・パワー・レール１４０５に接続し、接触部１４１２－２はＮＦＥＴソース領域１４０６－１をロー・パワー・レール１４０７に接続し、接触部１４１２－３はゲート・スタック１４１０－１および１４１０－２を入力１４０９に接続し、接触部１４１２－４はＰＦＥＴドレイン領域１４０２－２を出力１４１１に接続する。図１４Ａおよび図１４Ｂの非積層型ＶＴＦＥＴ ＮＡＮＤ２構造体の「Ｘ」方向の長さは３ＣＰＰであり、「Ｚ」方向の長さは２３０ｎｍであり、図１３Ａ～図１３Ｆの積層型ＶＴＦＥＴ ＮＡＮＤ２構造体の場合に面積スケーリングが０．６７であるのに対して、面積スケーリングは１である。

【0075】

ＮＯＲ２論理ゲートもまた、２チャネルＰＦＥＴおよび２チャネルＮＦＥＴ（例えば、２つの２チャネルＮＦＥＴと２つの２チャネルＰＦＥＴとの合計４つの２チャネルＦＥＴ）を使用して形成されてもよく、したがって、ＮＯＲ２論理ゲート構造と呼ばれる。２チャネルＰＦＥＴおよび２チャネルＮＦＥＴは、積層型ＶＴＦＥＴ構造体を使用して形成され、２チャネルＮＦＥＴの場合、各フィンの上側フィン・チャネルおよび下側フィン・チャネルが並列に接続され、第１のフィンと第２のフィンとの間の接続も並列である。第１のフィンおよび第２のフィンの下側ＮＦＥＴフィン・チャネルの下部には共有エピタキシャル層がある。２チャネルＰＦＥＴは、同じフィンに沿った上側フィン・チャネルおよび下側フィン・チャネルで構成される。第１のフィンおよび第２のフィンの下側ＰＦＥＴフィン・チャネルの下部には共有エピタキシャル層があり、第１のフィンの場合、共有エピタキシャル層はソース領域として機能し、第２のフィンの場合、共有エピタキシャル層はドレイン領域として機能する。

【0076】

ＮＯＲ２論理ゲート構造体は、第１のフィンおよび第２のフィンの上側フィン・チャネルと下側フィン・チャネルとの間の共有エピタキシャル層を含む。ＮＦＥＴ上側フィン・チャネルおよびＮＦＥＴ下側フィン・チャネルの場合、第１のフィンおよび第２のフィンの共有エピタキシャル層は、ＮＦＥＴ上側フィン・チャネルおよびＮＦＥＴ下側フィン・チャネル用のソース領域を提供する。ＰＦＥＴ上側フィン・チャネルおよびＰＦＥＴ下側フィン・チャネルの場合、第１のフィンの共有エピタキシャル層はソース領域を提供し、第２のフィンの共有エピタキシャル層はドレイン領域を提供する。各フィンは、合計４つの２チャネルＦＥＴ（２つの２チャネルＮＦＥＴおよび２つの２チャネルＰＦＥＴ）について、１つの２チャネルＮＦＥＴおよび１つの２チャネルＰＦＥＴを提供する。上側フィン・チャネルと下側フィン・チャネルとの間のエピタキシャル層は、積層型ＶＴＦＥＴによって共有され、したがって、有利なことに、上側フィン・チャネルと下側フィン・チャネルの間の絶縁は必要ない。２チャネルＰＦＥＴの場合、共有エピタキシャル層は、第１のフィン用のソース領域として機能し、第２のフィン用のドレイン領域として機能する。第１のフィンの場合、上部エピタキシャル層および下部エピタキシャル層は、２チャネルＰＦＥＴ用のソース領域として機能する。第２のフィンの場合、上部エピタキシャル層および下部エピタキシャル層は、２チャネルＰＦＥＴ用のドレイン領域として機能する。２チャネルＰＦＥＴの場合、一方のフィンの共有エピタキシャル層はハイ・パワー・レールに接続し、他方のフィンの共有エピタキシャル層は積層型ＶＴＦＥＴ ＮＯＲ２構造体の出力に接続する。２チャネルＮＦＥＴの場合、第１のフィンと第２のフィンとの両方が、共有エピタキシャル層を、接地またはロー・パワー・レールに接続するソース領域として使用する。積層型ＶＴＦＥＴ ＮＯＲ２構造体の出力は、２チャネルＮＦＥＴ用の第１のフィンおよび第２のフィンの上部エピタキシャル層と下部エピタキシャル層との両方に接続される。２チャネルＰＦＥＴのうちの１つのドレイン端子からの出力接続は、その共有エピタキシャル層と同じ高さのレベルにあり、一方、２チャネルＮＦＥＴの場合、出力接続は、下側フィン・チャネル用の下部エピタキシャル層と同じ高さである。積層型ＶＴＦＥＴ ＮＯＲ２構造体用のゲート接触部は、ＮＯＲ回路用の２つの入力を形成するために、積層型ＶＴＦＥＴ用の個別のゲートを制御するよう異なる深さにすることができるが、そうである必要はない。積層型ＶＴＦＥＴ ＮＯＲ２構造体では、例として、非積層型ＶＴＦＥＴ ＮＯＲ２構造体と比較してＷｅｆｆ／面積が３３％増加する。

【0077】

積層型ＶＴＦＥＴ ＮＯＲ２構造体は、単一ステップでの金属被覆処理によって同じリソグラフィ・レベルでパターニングされた縦型トレンチおよび横型トレンチを有する相互接続構造体を利用する。これは、共有エピタキシャル層を囲む埋め込み犠牲誘電体材料を使用して達成される。上側フィン・チャネルのゲート・スタックのためのゲート誘電体堆積前に、上部スペーサまたはフィン・ライナは、上側フィン・チャネルの表面品質を維持する。

【0078】

図１５Ａ～図１５Ｇは、２つのフィンにおいて積層型ＶＴＦＥＴを使用して形成された２つの２チャネルＰＦＥＴ１５０１と２つの２チャネルＮＦＥＴ１５０３とを含む積層型ＶＴＦＥＴ ＮＯＲ２構造体を例示する。図１５Ａは、積層型ＶＴＦＥＴ ＮＯＲ２構造体の上面図１５００を示し、２チャネルＰＦＥＴ１５０１、２チャネルＮＦＥＴ１５０３、ハイ・パワー・レール１５０５、ロー・パワー・レール１５０７、第１の入力１５０９－１および第２の入力１５０９－２、出力１５１１、ならびに、ドレイン領域１５０２－５およびソース領域１５０６－５を提供する上部エピタキシャル層と、ソース領域１５０６－３およびドレイン領域１５０２－４を提供する下部エピタキシャル層との間の相互接続を提供するビア１５１９を示しており、これについては以下でさらに詳細に説明する。

【0079】

図１５Ｂは、ＮＯＲ２論理ゲートについての回路図１５２５を、ＮＯＲ２論理ゲートの論理表１５３０とともに示す。回路図１５２５に例示するように、ＰＦＥＴ１５０１は直列に接続され、ＰＦＥＴ１５０１のうちの第１のＰＦＥＴのソースはハイ・パワー・レール１５０５に接続され、ＰＦＥＴ１５０１のうちの第１のＰＦＥＴのドレインはＰＦＥＴ１５０１のうちの第２のＰＦＥＴのソースに接続される。ＮＦＥＴ１５０３は並列に接続され、それらのソースはロー・パワー・レール１５０７に接続され、それらのドレインは出力１５１１に接続される。ＰＦＥＴ１５０１のうちの第２のＰＦＥＴのドレインも、出力１５１１に接続する。ＰＦＥＴ１５０１およびＮＦＥＴ１５０３のゲートは、第１の入力１５０９－１および第２の入力１５０９－２に接続される。入力１５０９－１と１５０９－２との両方がローまたは０である場合、両方のＰＦＥＴ１５０１がオンになり、出力１５１１は１である（例えば、出力１５１１はハイ・パワー・レール１５０５へ引き込まれる）。入力１５０９－１および１５０９－２のうちの少なくとも一方がハイまたは１である場合、ＮＦＥＴ１５０３のうちの少なくとも一方はオンであり、出力１５１１は、ロー・パワー・レール１５０７へ引き込まれるので、０になる。

【0080】

図１５Ｃは、図１５Ａの上面図１５００に示す線Ｃ－Ｃに沿って切り取られた断面図１５５０を示し、図１５Ｄは、図１５Ａの上面図１５００に示す線Ｄ－Ｄに沿って切り取られた断面図１５７５を示し、図１５Ｅは、図１５Ａの上面図１５００における線Ｅ－Ｅに沿って切り取られた断面図１５８５を示し、図１５Ｆは、図１５Ａの上面図１５００における線Ｆ－Ｆに沿って切り取られた断面図１５９０を示し、図１５Ｇは、図１５Ａの上面図１５００における線Ｇ－Ｇに沿って切り取られた断面図１５９５を示す。断面図１５５０および断面図１５８５は、それぞれ、Ｚ－Ｚ’方向に第１のフィンおよび第２のフィンの長さに沿って切り取られている。断面図１５７５および断面図１５９０は、第１のフィンおよび第２のフィンを横断して切り取られており、それぞれＰＦＥＴフィン・チャネル１５０４－５～１５０４－８およびＮＦＥＴフィン・チャネル１５０４－１～１５０４－４を示している。断面図１５９５は、Ｚ－Ｚ’方向に出力に沿って切り取られている。フィンのうちの第１のフィンのＮＦＥＴ下側フィン・チャネル１５０４－１およびＮＦＥＴ上側フィン・チャネル１５０４－２は、２つの２チャネルＮＦＥＴ１５０３のうちの一方を提供し、フィンのうちの第２のフィンのＮＦＥＴ下側フィン・チャネル１５０４－３およびＮＦＥＴ上側フィン・チャネル１５０４－４は、２つの２チャネルＮＦＥＴ１５０３のうちの他方を提供する。第１のフィンのＰＦＥＴ下側フィン・チャネル１５０４－５およびＰＦＥＴ上側フィン・チャネル１５０４－６は、２つの２チャネルＰＦＥＴ１５０１のうちの一方を提供し、第２のフィンのＰＦＥＴ下側フィン・チャネル１５０４－７およびＰＦＥＴ上側フィン・チャネル１５０４－８は、２つの２チャネルＰＦＥＴ１５０１のうちの他方を提供する。

【0081】

ここで、２チャネルＰＦＥＴ１５０１および２チャネルＮＦＥＴ１５０３用のソース領域ならびにドレイン領域を提供するエピタキシャル層について説明する。ＮＦＥＴ下側フィン・チャネル１５０４－１とＮＦＥＴ上側フィン・チャネル１５０４－２との間で共有される中間エピタキシャル層は、共有ソース領域１５０６－１を提供し、ＮＦＥＴ下側フィン・チャネル１５０４－３とＮＦＥＴ上側フィン・チャネル１５０４－４との間で共有される中間エピタキシャル層は、共有ソース領域１５０６－２を提供する。第１のフィンおよび第２のフィンの下部エピタキシャル層は、ＮＦＥＴ下側フィン・チャネル１５０４－１および１５０４－３用のドレイン領域１５０２－１を提供する。第１のフィンおよび第２のフィンの上部エピタキシャル層は、ＮＦＥＴ上側フィン・チャネル１５０４－２および１５０４－４用のそれぞれのドレイン領域１５０２－２および１５０２－３を提供する。ＮＦＥＴ下側フィン・チャネル１５０４－１およびＮＦＥＴ上側フィン・チャネル１５０４－２は、２つの２チャネルＮＦＥＴ１５０３のうちの一方を提供し、ＮＦＥＴ下側フィン・チャネル１５０４－３およびＮＦＥＴ上側フィン・チャネル１５０４－４は、２つの２チャネルＮＦＥＴ１５０３のうちの他方を提供する。ＰＦＥＴ下側フィン・チャネル１５０４－５とＰＦＥＴ上側フィン・チャネル１５０４－６との間で共有される中間エピタキシャル層は、共有ソース領域１５０６－４を提供し、ＰＦＥＴ下側フィン・チャネル１５０４－７とＰＦＥＴ上側フィン・チャネル１５０４－８との間で共有される中間エピタキシャル層は、共有ドレイン領域１５０２－６を提供する。第１のフィンおよび第２のフィンの下側エピタキシャル層は、ＰＦＥＴ下側フィン・チャネル１５０４－７用のソース領域１５０６－３を提供するとともに、ＰＦＥＴ下側フィン・チャネル１５０４－５用のドレイン領域１５０２－４を提供する。ＰＦＥＴ上側フィン・チャネル１５０４－６用の上部エピタキシャル層はドレイン領域１５０２－５を提供し、ＰＦＥＴ上側フィン・チャネル１５０４－８用の上部エピタキシャル層はソース領域１５０６－５を提供する。フィン・チャネル１５０４－１～１５０４－８用に、ゲート・スタック１５１０－１～１５１０－８がそれぞれ形成される。

【0082】

ここで、図１５Ａ～図１５Ｇの積層型ＶＴＦＥＴ ＮＯＲ２構造体用の接触部について説明する。接触部１５１２－１は、共有ソース領域１５０６－４をハイ・パワー・レール１５０５に接続する。接触部１５１２－２は、共有ソース領域１５０６－１および１５０６－２をロー・パワー・レール１５０７に接続する。接触部１５１２－３は、ゲート・スタック１５１０－２および１５１０－６を第１の入力１５０９－１に接続する。接触部１５１２－４は、ゲート・スタック１５１０－３および１５１０－７を第２の入力１５０９－２に接続する。接触部１５１２－５は、ドレイン領域１５０２－１、１５０２－２、１５０２－３、および１５０２－６をともに出力１５１１に接続する。接触部１５１２－６は、ソース領域１５０６－５とドレイン領域１５０２－５とを接続する。

【0083】

ここで、図１５Ａ～図１５Ｇの積層型ＶＴＦＥＴ ＮＯＲ２構造体における電流フローについて説明する。ＰＦＥＴ１５０１の場合、電流は、ハイ・パワー・レール１５０５からソース領域１５０６－４まで流れ（１５１３－１および１５１３－２）、次いで、ソース領域１５０６－４からドレイン領域１５０２－４および１５０２－５まで流れる（１５１３－３および１５１３－４）。次いで、電流は、ドレイン領域１５０２－５からソース領域１５０６－５まで流れ、ドレイン領域１５０２－４からソース領域１５０６－３まで流れる。そこから、電流は、ドレイン領域１５０２－４から（共有エピタキシャル層である）ソース領域１５０６－３まで流れ（１５１３－５）、ドレイン領域１５０２－５からソース領域１５０６－５まで流れる（１５１３－６）。電流フローは、ソース領域１５０６－３からドレイン領域１５０２－６まで続き（１５１３－７）、ソース領域１５０６－５からドレイン領域１５０２－６まで続く（１５１３－８）。次いで、電流は、出力１５１１まで流れ続ける（１５１３－９および１５１３－１０）。ＮＦＥＴ１５０３の場合、電流は、ドレイン領域１５０２－２から共有ソース１５０６－１まで流れ（１５１３－１１）、共有ドレイン領域１５０２－１から共有ソース領域１５０６－１まで流れ（１５１３－１２）、ドレイン領域１５０２－３から共有ソース領域１５０６－２まで流れ（１５１３－１３）、共有ドレイン領域１５０２－１から共有ソース領域１５０６－２まで流れる（１５１３－１４）。電流フローは、共有ソース領域１５０６－１および１５０６－２からロー・パワー・レール１５０７まで続く（１５１３－１５および１５１３－１６）。

【0084】

図１５Ａ～図１５Ｇに示す積層型ＶＴＦＥＴ ＮＯＲ２構造体は、非積層型ＶＴＦＥＴ ＮＯＲ２構造体および他の手法と比べて様々な利点を提供する。例えば、図１５Ａ～図１５Ｇに示す積層型ＶＴＦＥＴ ＮＯＲ２構造体の「Ｘ」方向の長さは２ＣＰＰであり、「Ｚ」方向の長さは約２３０ｎｍである。

【0085】

図１６Ａは、４つのＰＦＥＴチャネル１６０１および４つのＮＦＥＴチャネル１６０３を有する非積層型ＶＴＦＥＴ ＮＯＲ２構造体の上面図１６００を示す。図１６Ｂは、図１６Ａの上面図１６００における線Ｂ－Ｂに沿って（例えば、フィンのうちの１つの長さに沿って）切り取られた断面図１６５０を示す。図１６Ｂは、ＮＦＥＴドレイン領域１６０２－１、ＮＦＥＴチャネル１６０４－１、ＮＦＥＴソース領域１６０６－１、ＮＦＥＴゲート・スタック１６１０－１、ＰＦＥＴドレイン１６０２－２、ＰＦＥＴチャネル１６０４－２、ＰＦＥＴソース領域１６０６－２、およびＰＦＥＴゲート領域１６１０－２を示す。接触部１６１２－１はＰＦＥＴソース領域１６０６－２をハイ・パワー・レール１６０５に接続し、接触部１６１２－２はＮＦＥＴソース領域１６０６－１をロー・パワー・レール１６０７に接続し、接触部１６１２－３はゲート・スタック１６１０－１および１６１０－２を入力１６０９に接続し、接触部１６１２－４はＮＦＥＴドレイン領域１６０２－２を出力１６１１に接続する。図１６Ａおよび図１６Ｂの非積層型ＶＴＦＥＴ ＮＯＲ２構造体の「Ｘ」方向の長さは３ＣＰＰであり、「Ｚ」方向の長さは２３０ｎｍであり、図１５Ａ～図１５Ｇの積層型ＶＴＦＥＴ ＮＯＲ２構造体の場合に面積スケーリングが０．６７であるのに対して、面積スケーリングは１である。

【0086】

ここで、積層型ＶＴＦＥＴ ＮＡＮＤ２構造体および積層型ＶＴＦＥＴ ＮＯＲ２構造体を形成するための例示的なプロセスについて、図３～図５および図１７～図２３Ｃを参照して説明する。図３～図５は、上述のように、上部フィン・チャネルおよび下部フィン・チャネル３０６－１～３０６－４の形成と、ライナ層３０８および３１０の形成とを詳細に説明している。

【0087】

図１７は、下部エピタキシャル層１７１２およびＳＴＩ領域１７１４を形成した後の図５の構造体の断面図１７００を示す。下部エピタキシャル層１７１２およびＳＴＩ領域１７１４は、下部エピタキシャル層３１２およびＳＴＩ領域３１４に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0088】

図１８Ａは、ライナ３１０を除去し、下側ＶＴＦＥＴ用のゲート・スタックを形成した後の図１７の構造体の断面図１８００を示す。図１８Ａは、下部エピタキシャル層１７１２およびＳＴＩ領域１７１４の上の垂直フィンの下部部分３０６－３および３０６－４の一部を囲むように形成された、下側ＶＴＦＥＴ用の下部スペーサ層１７１６を示す。下部スペーサ層１７１６は、下部スペーサ層３１６に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0089】

下部スペーサ層１７１６の形成後、ＩＬＤ層１７２２によって囲まれる、ゲート誘電体層１７１８とゲート導体層１７２０とを含むゲート・スタック材料。ゲート誘電体層１７１８、ゲート導体層１７２０、およびＩＬＤ層１７２２は、ゲート誘電体層３１８、ゲート導体層３２０、およびＩＬＤ層３２２に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0090】

図１８Ｂは、図１８Ａの断面図１８００における線Ｂ－Ｂに沿って切り取られた上面断面図１８５０を示す。上面断面図１８５０は、（２チャネルＮＦＥＴのうちの１つのための）下側フィン・チャネル３０６－２を囲むゲート導体１７２０が（２チャネルＰＦＥＴのうちの１つのための）下側フィン・チャネル３０６－６も囲むことを例示している。積層型ＶＴＦＥＴ ＮＡＮＤ２構造体の場合、下側フィン・チャネル３０６－２と３０６－６とを囲むゲート導体１７２０は、第１の入力１３０９－１に接続する。積層型ＶＴＦＥＴ ＮＯＲ２構造体の場合、下側フィン・チャネル３０６－２と３０６－６とを囲むゲート導体１７２０は、第２の入力１５０９－２に接続する。

【0091】

図１９は、下側ＶＴＦＥＴ用の上部スペーサ層１７２４を形成し、共有エピタキシャル層１７２６を形成した後の図１８Ａの構造体の断面図１９００を示す。上部スペーサ層１７２４および共有エピタキシャル層１７２６は、上部スペーサ層３２４および共有エピタキシャル層３２６に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0092】

図２０Ａは、共有エピタキシャル層１７２６を囲む犠牲層１７２８を形成した後の図１９の構造体の断面図２０００を示す。図２０Ａは、犠牲層１７２８が下側フィン・チャネル用の共有エピタキシャル層１７２６を接続しないことを示す。

【0093】

図２０Ｂは、共有エピタキシャル層を囲む犠牲層１７２８を形成した後の別の断面図２０５０を示す。図２０Ｂは、犠牲層１７２８が下側フィン・チャネル用の共有エピタキシャル層１７２６を接続することを示す。

【0094】

（例えば、図１３Ａ～図１３Ｆの）積層型ＶＴＦＥＴ ＮＡＮＤ２構造体について、図２０Ａは、犠牲層１７２８がＰＦＥＴ（例えば、１３０１）用の共有エピタキシャル層１７２６を接続しないことを例示しており、図２０Ｂは、犠牲層１７２８がＮＦＥＴ（例えば、１３０３）用の共有エピタキシャル層１７２６を接続することを例示している。（例えば、図１５Ａ～図１５Ｇの）積層型ＶＴＦＥＴ ＮＯＲ２構造体について、図２０Ａは、犠牲層１７２８がＮＦＥＴ（例えば、１５０３）とＰＦＥＴ（例えば、１５０１）との両方のための共有エピタキシャル層１７２６を接続しないことを例示している。犠牲層１７２８は、堆積された後にエッチバックされるＦＣＶＤ酸化物を含んでもよい。

【0095】

図２０Ｃは、犠牲層１７２８が共有エピタキシャル層１７２６を図１３Ａ～図１３Ｆの積層型ＶＴＦＥＴ ＮＡＮＤ２構造体のＰＦＥＴ用のパワー・レール２００１にどのように接続するかを例示する上面断面図２０７５を示す。図１３Ａ～図１３Ｆの積層型ＶＴＦＥＴ ＮＡＮＤ２構造体において、パワー・レール２００１は、共有ソース領域１３０６－３および１３０６－４である共有エピタキシャル層１７２６に接続するハイ・パワー・レール１３０５である。

【0096】

図２０Ｄは、犠牲層１７２８が共有エピタキシャル層１７２６を図１５Ａ～図１５Ｇの積層型ＶＴＦＥＴ ＮＯＲ２構造体のＰＦＥＴ用のパワー・レール２００１および出力２００３にどのように接続するかを例示する上面断面図２０８５を示す。図１５Ａ～図１５Ｇの積層型ＶＴＦＥＴ ＮＯＲ２構造体において、パワー・レール２００１は、共有ソース領域１５０６－４である共有エピタキシャル層１７２６に接続するハイ・パワー・レール１５０５である。出力２００３は、共有ドレイン領域１５０２－６である共有エピタキシャル層１７２６に接続する出力１５１１である。

【0097】

図２１Ａは、ＩＬＤ層１７３０、下部スペーサ層１７３２、ゲート誘電体層１７３４とゲート導体層１７３６とを含む上側ＶＴＦＥＴ用のゲート・スタック、およびＩＬＤ層１７３８を形成した後の図２０Ａの構造体の断面図２１００を示す。ＩＬＤ層１７３０、下部スペーサ層１７３２、ゲート誘電体層１７３４、ゲート導体層１７３６、およびＩＬＤ層１７３８は、ＩＬＤ層３３０、下部スペーサ層３３２、ゲート誘電体層３３４、ゲート導体層３３６、およびＩＬＤ層３３８に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0098】

図２１Ｂは、図２１Ａの断面図２１００における線Ｂ－Ｂに沿って切り取られた上面断面図２１５０を示す。上面断面図２１５０は、（２チャネルＮＦＥＴのうちの１つのための）上側フィン・チャネル３０６－１を囲むゲート導体層１７３６が（２チャネルＰＦＥＴのうちの１つのための）上側フィン・チャネル３０６－５も囲むことを例示している。積層型ＶＴＦＥＴ ＮＡＮＤ２構造体の場合、上側フィン・チャネル３０６－１と３０６－５とを囲むゲート導体１７３６は、第２の入力１３０９－２に接続する。積層型ＶＴＦＥＴ ＮＯＲ２構造体の場合、上側フィン・チャネル３０６－１と３０６－５とを囲むゲート導体１７３６は、第１の入力１５０９－１に接続する。

【0099】

図２２Ａは、上部スペーサ層１７４０、上部エピタキシャル層１７４２、およびＩＬＤ層１７４４を形成した後の図２１Ａの構造体の断面図２２００を示す。上部スペーサ層、上部エピタキシャル層１７４２、およびＩＬＤ層１７４４は、上部スペーサ層３４０、上部エピタキシャル層３４２、およびＩＬＤ層３４４に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。図２２Ａは、上部エピタキシャル層１７４２を接続する犠牲層１７４５の形成も示す。犠牲層１７４５は、犠牲層３２８に関して説明したものと同様の材料および処理を使用して形成されてもよい。

【0100】

図２２Ｂは、図２２Ａの断面図２２００における線Ｂ－Ｂに沿って切り取られた上面断面図２２５０を示し、犠牲層１７４５が上部エピタキシャル層１７４２を下部エピタキシャル層１７１２まで下るビア２２０１にどのように接続するかを例示する。積層型ＶＴＦＥＴ ＮＡＮＤ２構造体の場合、犠牲層１７４５は、ビア２２０１を使用して、ＰＦＥＴドレイン領域１３０２－４をＰＦＥＴドレイン領域１３０２－５および１３０２－６に接続し、次いで、出力１３１１に接続する。積層型ＶＴＦＥＴ ＮＯＲ２構造体の場合、犠牲層１７４５は、ビア２２０１を使用して、ＮＦＥＴドレイン領域１５０２－１をＮＦＥＴドレイン領域１５０２－２および１５０２－３に接続し、次いで、出力１５１１に接続する。

【0101】

図２３Ａは、犠牲層１７４５を積層型ＶＴＦＥＴ ＮＡＮＤ２構造体用の出力１３１１または積層型ＶＴＦＥＴ ＮＯＲ２構造体用の出力１５１１への接触部１７４８に置き換えた後の図２２Ａの構造体の断面図２３００を示す。積層型ＶＴＦＥＴ ＮＡＮＤ２構造体の場合、断面図２３００は、図１３Ａの上面図１３００における線Ｄ－Ｄに沿って（例えば、ＰＦＥＴ１３０１を横断して）切り取られている。積層型ＶＴＦＥＴ ＮＯＲ２構造体の場合、断面図２３００は、図１５Ａの上面図１５００における線Ｆ－Ｆに沿って（例えば、ＮＦＥＴ１５０３を横断して）切り取られている。

【0102】

図２３Ｂは、積層型ＶＴＦＥＴ ＮＡＮＤ２構造体についての、図１３Ａの上面図１３００における線Ｃ－Ｃに沿う第１のフィンに沿って切り取られた、図２３Ａの構造体の断面図２３５０を示す。図２３Ｃは、積層型ＶＴＦＥＴ ＮＡＮＤ２構造体についての、図１３Ａの上面図１３００における線Ｅ－Ｅに沿う第２のフィンに沿って切り取られた、図２３Ａの構造体の断面図２３７５を示す。図２３Ｂおよび図２３Ｃでは、図を明確にするために、中間エピタキシャル層１７２６－１～１７２６－４への接続は図示されていない。図２３Ｂの場合、下部エピタキシャル層１７１２－１はドレイン領域１３０２－２であり、共有中間エピタキシャル層１７２６－１はドレイン領域１３０２－１／ソース領域１３０６－２であり、上部エピタキシャル層１７４２－１はソース領域１３０６－１であり、下部エピタキシャル層１７１２－２はドレイン領域１３０２－３であり、共有中間エピタキシャル層１７２６－２はソース領域１３０６－３であり、上部エピタキシャル層１７４２－２はドレイン領域１３０２－４である。図２３Ｃの場合、下部エピタキシャル層１７１２－３はドレイン領域１３０２－２であり、共有中間エピタキシャル層１７２６－３はドレイン領域１３０２－１／ソース領域１３０６－２であり、上部エピタキシャル層１７４２－１はソース領域１３０６－１であり、下部エピタキシャル層１７１２－２はドレイン領域１３０２－３であり、共有中間エピタキシャル層１７２６－２はソース領域１３０６－４であり、上部エピタキシャル層１７４２－２はドレイン領域１３０２－５である。

【0103】

図２３Ｄは、積層型ＶＴＦＥＴ ＮＯＲ２構造体についての、図１５Ａの上面図１５００における線Ｃ－Ｃに沿う第１のフィンに沿って切り取られた、図２３Ａの構造体の断面図２３８５を示す。図２３Ｅは、積層型ＶＴＦＥＴ ＮＯＲ２構造体についての、図１５Ａの上面図１５００における線Ｅ－Ｅに沿う第２のフィンに沿って切り取られた、図２３Ａの構造体の断面図２３９０を示す。図２３Ｄおよび図２３Ｅでは、図を明確にするために、中間エピタキシャル層１７２６－１～１７２６－４への接続は図示されていない。図２３Ｄの場合、下部エピタキシャル層１７１２－１はドレイン領域１５０２－１であり、共有中間エピタキシャル層１７２６－１はソース領域１５０６－１であり、上部エピタキシャル層１７４２－１はドレイン領域１５０２－２であり、下部エピタキシャル層１７１２－２はドレイン領域１５０２－４およびソース領域１５０６－３であり、共有中間エピタキシャル層１７２６－２はソース領域１５０６－４であり、上部エピタキシャル層１７４２－２はドレイン領域１５０２－５である。図２３Ｅの場合、下部エピタキシャル層１７１２－３はドレイン領域１５０２－１であり、共有中間エピタキシャル層１５２６－３はソース領域１５０６－２であり、上部エピタキシャル層１７４２－３はドレイン領域１５０２－３であり、下部エピタキシャル層１７１２－４はドレイン領域１５０２－４およびソース領域１５０６－３であり、共有中間エピタキシャル層１７２６－４はドレイン領域１５０２－６であり、上部エピタキシャル層１７４２－４はソース領域１５０６－５である。

【0104】

図２３Ａ～図２３Ｅはさらに、接触部１７４８、１７５０、１７５２、１７５４、および１７５６を例示している。接触部１７４８は、図１３Ａ～図１３Ｆの積層型ＶＴＦＥＴ ＮＡＮＤ２構造体用の出力１３１１、および図１５Ａ～図１５Ｇの積層型ＶＴＦＥＴ ＮＯＲ２構造体用の出力１５１１に接続する。接触部１７５０は、図１３Ａ～図１３Ｆの積層型ＶＴＦＥＴ ＮＡＮＤ２構造体用のロー・パワー・レール１３０７に接続する。接触部１７５２は、図１３Ａ～図１３Ｆの積層型ＶＴＦＥＴ ＮＡＮＤ２構造体用の第１の入力１３０９－１、および図１５Ａ～図１５Ｇの積層型ＶＴＦＥＴ ＮＯＲ２構造体用の第１の入力１５０９－１に接続する。接触部１７５４は、図１３Ａ～図１３Ｆの積層型ＶＴＦＥＴ ＮＡＮＤ２構造体用の第２の入力１３０９－２、および図１５Ａ～図１５Ｇの積層型ＶＴＦＥＴ ＮＯＲ２構造体用の第２の入力１５０９－２に接続する。接触部１７５６は、図１５Ａ～図１５ＧのＶＴＦＥＴ ＮＯＲ２構造体のＰＦＥＴ１５０１の上部エピタキシャル層を接続する。

【0105】

接触部１７４８、１７５０、１７５２、１７５４、および１７５６は、上述の金属接続層３４６の材料と同様に、任意の好適な金属接続で形成されてもよい。接触部のうちのいくつかは、以前に犠牲層１７２８および１７４５が形成されたエリア内に少なくとも部分的に形成される。犠牲層１７２８および１７４５は、ＨＦエッチングなどの任意の好適な処理を使用して除去されてもよい。

【0106】

ＮＡＮＤ３論理ゲートおよびＮＯＲ３論理ゲートも、積層型ＶＴＦＥＴを使用して形成されてもよい。積層型ＶＴＦＥＴ ＮＡＮＤ３構造体および積層型ＶＴＦＥＴ ＮＯＲ３構造体は、共有中間エピタキシャル層を使用して、３つの１チャネルＮＦＥＴおよび３つの１チャネルＰＦＥＴを含むか、または３つの２チャネルＮＦＥＴおよび３つの２チャネルＰＦＥＴを含んでもよい。３つの１チャネルＮＦＥＴおよび３つの１チャネルＰＦＥＴを有する積層型ＶＴＦＥＴ ＮＡＮＤ３構造体または積層型ＶＴＦＥＴ ＮＯＲ３構造体の場合、活性フィン・チャネルの上部にダミー・フィン・チャネルが形成される。プルダウン用の３次元（３Ｄ）並列接続は、共有エピタキシャル層接続を利用し、プルアップ接続は、共有エピタキシャル層と、直列接続用のエピタキシャル相互接続とを使用する。プルダウンの場合、いくつかの実施形態は「パール・チェーン」の概念を利用し、この概念では、ＰＦＥＴのドレイン領域は並列であり、それらの接続が融合して、ＮＦＥＴのうちの１つのソースで直列接続を形成し、次いで、並列フィン接続のために再び分割され、再び融合する。ダミー・フィン・エリアは、ＮＦＥＴとＰＦＥＴと間のスーパー・ビア接続部を形成するために使用される。

【0107】

図２４Ａは、３つの１チャネルＰＦＥＴ２４０１および３つの１チャネルＮＦＥＴ２４０３を使用する積層型ＶＴＦＥＴ ＮＡＮＤ３構造体の上面図２４００を示す。図２４Ｂは、ＮＦＥＴ２４０３用のフィンを横断して切り取られた断面図２４５０を示し、図２４Ｃは、ＰＦＥＴ２４０１用のフィンを横断して切り取られた断面図２４７５を示す。

【0108】

図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体は、フィン・チャネル２４０４－１～２４０４－８を含む。フィン・チャネル２４０４－１は、ＮＦＥＴ２４０３のうちの第１のＮＦＥＴ用のＮＦＥＴフィン・チャネルを提供し、フィン・チャネル２４０４－２は、除去されるダミー・フィンであり、フィン・チャネル２４０４－３は、ＮＦＥＴ２４０３のうちの第２のＮＦＥＴ用のＮＦＥＴフィン・チャネルを提供し、フィン・チャネル２４０４－４は、ＮＦＥＴ２４０３のうちの第３のＮＦＥＴ用のＮＦＥＴフィン・チャネルを提供する。ＮＦＥＴフィン・チャネル２４０４－３および２４０４－４は、例示のように積層される。フィン・チャネル２４０４－５は、ＰＦＥＴ２４０１のうちの第１のＰＦＥＴ用のＰＦＥＴフィン・チャネルを提供し、フィン・チャネル２４０４－６は、除去されるダミー・フィンであり、フィン・チャネル２４０４－７は、ＰＦＥＴ２４０１のうちの第２のＰＦＥＴ用のＰＦＥＴフィン・チャネルを提供し、フィン・チャネル２４０４－８は、ＰＦＥＴ２４０１のうちの第３のＰＦＥＴ用のＰＦＥＴフィン・チャネルを提供する。ＰＦＥＴフィン・チャネル２４０４－７および２４０４－８は、例示のように積層される。ダミー・フィン２４１５－１および２４１５－２も形成される。

【0109】

ここで、ＰＦＥＴ２４０１およびＮＦＥＴ２４０３用のソース領域ならびにドレイン領域を提供するエピタキシャル層について説明する。第１のフィン用の中間エピタキシャル層は、ＮＦＥＴ２４０３のうちの第１のＮＦＥＴ用のソース領域２４０６－１を提供し、下部エピタキシャル層は、ＮＦＥＴ２４０３のうちの第１のＮＦＥＴ用のドレイン領域２４０２－１と、ＮＦＥＴ２４０３のうちの第２のＮＦＥＴ用のドレイン領域２４０６－２とを提供し、第２のフィン用の中間エピタキシャル層は、ＮＦＥＴ２４０３のうちの第２のＮＦＥＴ用のドレイン領域２４０２－２と、ＮＦＥＴ２４０３のうちの第３のＮＦＥＴ用のソース領域２４０６－３とを提供し、第２のフィン用の上部エピタキシャル層は、ＮＦＥＴ２４０３のうちの第３のＮＦＥＴ用のドレイン領域２４０２－３を提供する。第１のフィン用の別の中間エピタキシャル層は、ＰＦＥＴ２４０１のうちの第１のＰＦＥＴ用のソース領域２４０６－６を提供し、別の下部エピタキシャル層は、ＰＦＥＴ２４０１のうちの第１のＰＦＥＴおよび第２のＰＦＥＴ用のドレイン領域２４０２－２を提供し、第２のフィン用の別の中間エピタキシャル層は、ＰＦＥＴ２４０１のうちの第２のＰＦＥＴおよび第３のＰＦＥＴ用のソース領域２４０６－５を提供し、第２のフィン用の別の上部エピタキシャル層は、ＰＦＥＴ２４０１のうちの第３のＰＦＥＴ用のドレイン領域２４０２－５を提供する。フィン・チャネル２４０４－１、２４０４－３、２４０４－４、２４０４－５、２４０４－７、および２４０４－８用に、ゲート・スタック２４１０－１～２４１０－６がそれぞれ形成される。ＮＦＥＴ２４０３は直列に接続され、ＰＦＥＴ２４０１は並列に接続される。

【0110】

ここで、図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の接触部について説明する。接触部２４１２－１は、ＮＦＥＴ２４０３のうちの第３のＮＦＥＴ用のドレイン領域２４０２－３を出力２４１１に接続し、接触部２４１２－２は、ＰＦＥＴ２４０１用のドレイン領域２４０２－４および２４０２－５を出力２４１１に接続する。ハイ・パワー・レール２４０５は、ＰＦＥＴ２４０１用のソース領域２４０６－４および２４０６－５に接続する。ロー・パワー・レール２５０７は、ＮＦＥＴ２４０３のうちの第１のＮＦＥＴ用のソース領域２４０６－１に接続する。入力２４０９－１は、ＮＦＥＴ２４０３のうちの第１のＮＦＥＴ用のゲート・スタック２４１０－１、およびＰＦＥＴ２４０１のうちの第１のＰＦＥＴ用のゲート・スタック２４１０－４に接続し、入力２４０９－２は、ＮＦＥＴ２４０３のうちの第２のＮＦＥＴ用のゲート・スタック２４１０－２、およびＰＦＥＴ２４０１のうちの第２のＰＦＥＴ用のゲート・スタック２４１０－５に接続し、入力２４０９－３は、ＮＦＥＴ２４０３のうちの第３のＮＦＥＴ用のゲート・スタック２４１０－３、およびＰＦＥＴ２４０１のうちの第３のＰＦＥＴ用のゲート・スタック２４１０－６に接続する。入力２４０９－３は、ダミー・フィン２４１５－１のエリア内で接続されてもよい。ビア２４１４－１および２４１４－２は、接触部２４１２－１および２４１２－２を出力２４１１に接続する。

【0111】

図２４Ｄは、ＮＡＮＤ３論理ゲートについての回路図２４８５を、ＮＡＮＤ３論理ゲートの論理表２４９０とともに示す。回路図２４８５に例示するように、ＰＦＥＴ２４０１は並列に接続され、それらのソースはハイ・パワー・レール２４０５に接続され、それらのドレインは出力２４１１に接続される。ＮＦＥＴ２４０３は直列に接続され、ＮＦＥＴ２４０３のうちの第１のＮＦＥＴは、接地またはロー・パワー・レール２４０７に接続されたソースと、ＮＦＥＴ２４０３のうちの第２のＮＦＥＴのソースに接続されたドレインとを有する。ＮＦＥＴ２４０３のうちの第２のＮＦＥＴのドレインは、ＮＦＥＴ２４０３のうちの第３のＮＦＥＴのソースに接続され、ＮＦＥＴ２４０３のうちの第３のＮＦＥＴのドレインは、出力２４１１に接続される。ＰＦＥＴ２４０１およびＮＦＥＴ２４０３のゲートは、第１の入力２４０９－１、第２の入力２４０９－２、および第３の入力２４０９－３に接続される。入力２４０９－１、２４０９－２、および２４０９－３がすべてハイまたは１である場合、ＮＦＥＴ２４０３のすべてがオンになり、出力２４１１は０である（例えば、出力２４１１はロー・パワー・レール２４０７へ引き込まれる）。入力２４０９－１、２４０９－２、および２４０９－３のうちの少なくとも１つがローまたは０である場合、ＮＦＥＴ２４０３のうちの少なくとも１つはオフであり、出力２４１１はロー・パワー・レール２４０７へ引き込まれない。代わりに、入力２４０９－１、２４０９－２、および２４０９－３のうちの少なくとも１つがローである場合、ＰＦＥＴ２４０１のうちの少なくとも１つがオンになり、出力２４１１は１である（例えば、出力２４１１はハイ・パワー・レール２４０５へ引き込まれる）。

【0112】

図２５は、３つの１チャネルＰＦＥＴ２５０１および３つの１チャネルＮＦＥＴ２５０３を使用して形成された非積層型ＶＴＦＥＴ ＮＡＮＤ３構造体の上面図２５００を示す。図２５の非積層型ＶＴＦＥＴ ＮＡＮＤ３構造体は、ＮＦＥＴフィン・チャネル２５０４－１、２５０４－２、および２５０４－３と、ＰＦＥＴフィン・チャネル２５０４－４、２５０４－５、および２５０４－６とを含む。下部エピタキシャル層は、ＮＦＥＴ２５０３のうちの第１のＮＦＥＴ用のソース領域２５０６－１を提供し、ソース領域２５０６－１はロー・パワー・レール２５０７に接続する。上部エピタキシャル層は、ＮＦＥＴフィン・チャネル２５０４－１および２５０４－２を接続し、ＮＦＥＴフィン・チャネル２５０４－１用のドレイン領域２５０２－１およびＮＦＥＴフィン・チャネル２５０４－２用のソース領域２５０６－２を提供する。下部エピタキシャル層は、ＮＦＥＴフィン・チャネル２５０４－２および２５０４－３を接続し、ＮＦＥＴフィン・チャネル２５０４－２用のドレイン領域２５０２－２およびＮＦＥＴフィン・チャネル２５０４－３用のソース領域２５０６－３を提供する。ＮＦＥＴフィン・チャネル２５０４－３用の上部エピタキシャル層は、出力２５１１に接続するドレイン領域２５０２－３を提供する。下部エピタキシャル層は、ハイ・パワー・レール２５０５に接続するＰＦＥＴ２５０１用のドレイン領域２５０６－４を提供する。ＰＦＥＴフィン・チャネル２５０４－４、２５０４－５、および２５０４－６用の上部エピタキシャル層は、出力２５１１に接続するドレイン領域２５０２－４を提供する。入力２５０９－１は、ＮＦＥＴフィン・チャネル２５０４－１およびＰＦＥＴフィン・チャネル２５０４－４のゲート・スタックに接続し、入力２５０９－２は、ＮＦＥＴフィン・チャネル２５０４－２およびＰＦＥＴフィン・チャネル２５０４－５のゲート・スタックに接続し、入力２５０９－３は、ＮＦＥＴフィン・チャネル２５０４－３およびＰＦＥＴフィン・チャネル２５０４－６のゲート・スタックに接続する。

【0113】

図２４Ａ～図２４Ｃに示す積層型ＶＴＦＥＴ ＮＡＮＤ３構造体の「Ｘ」方向の長さは３ＣＰＰであり、「Ｙ」方向の高さは１９１ｎｍであり、面積スケーリングは１である。同様に、図２５に示す非積層型ＶＴＦＥＴ ＮＡＮＤ３構造体の「Ｘ」方向の長さは３ＣＰＰであり、「Ｙ」方向の高さは１９１ｎｍであり、面積スケーリングは１である。

【0114】

図２６Ａは、３つの１チャネルＰＦＥＴ２６０１および３つの１チャネルＮＦＥＴ２６０３を使用する積層型ＶＴＦＥＴ ＮＯＲ３構造体の上面図２６００を示す。図２６Ｂは、ＮＦＥＴ２６０３用のフィンを横断して切り取られた断面図２６５０を示し、図２６Ｃは、ＰＦＥＴ２６０１用のフィンを横断して切り取られた断面図２６７５を示す。

【0115】

図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体は、フィン・チャネル２６０４－１～２６０４－８を含む。フィン・チャネル２６０４－１は、ＮＦＥＴ２６０３のうちの第１のＮＦＥＴ用のＮＦＥＴフィン・チャネルを提供し、フィン・チャネル２６０４－２は、除去されるダミー・フィンであり、フィン・チャネル２６０４－３は、ＮＦＥＴ２６０３のうちの第２のＮＦＥＴ用のＮＦＥＴフィン・チャネルを提供し、フィン・チャネル２６０４－４は、ＮＦＥＴ２６０３のうちの第３のＮＦＥＴ用のＮＦＥＴフィン・チャネルを提供する。ＮＦＥＴフィン・チャネル２６０４－３および２６０４－４は、例示のように積層される。フィン・チャネル２６０４－５は、ＰＦＥＴ２６０１のうちの第１のＰＦＥＴ用のＰＦＥＴフィン・チャネルを提供し、フィン・チャネル２６０４－６は、除去されるダミー・フィンであり、フィン・チャネル２６０４－７は、ＰＦＥＴ２６０１のうちの第２のＰＦＥＴ用のＰＦＥＴフィン・チャネルを提供し、フィン・チャネル２６０４－８は、ＰＦＥＴ２６０１のうちの第３のＰＦＥＴ用のＰＦＥＴフィン・チャネルを提供する。ＰＦＥＴフィン・チャネル２６０４－７および２６０４－８は、例示のように積層される。ダミー・フィン２６１５－１および２６１５－２も形成される。

【0116】

ここで、ＰＦＥＴ２６０１およびＮＦＥＴ２６０３用のソース領域ならびにドレイン領域を提供するエピタキシャル層について説明する。第１のフィン用の中間エピタキシャル層は、ＮＦＥＴ２６０３のうちの第１のＮＦＥＴ用のソース領域２６０６－１を提供し、下部エピタキシャル層は、ＮＦＥＴ２６０３のうちの第１のＮＦＥＴおよび第２のＮＦＥＴ用のドレイン領域２６０２－１を提供し、第２のフィン用の中間エピタキシャル層は、ＮＦＥＴ２６０３のうちの第２のＮＦＥＴおよび第３のＮＦＥＴ用のソース領域２６０６－２を提供し、第２のフィン用の上部エピタキシャル層は、ＮＦＥＴ２６０３のうちの第３のＮＦＥＴ用のドレイン領域２６０２－２を提供する。第１のフィン用の別の中間エピタキシャル層は、ＰＦＥＴ２６０１のうちの第１のＰＦＥＴ用のソース領域２６０６－３を提供し、別の下部エピタキシャル層は、ＰＦＥＴ２６０１のうちの第１のＰＦＥＴ用のドレイン領域２６０２－３と、ＰＦＥＴ２６０１のうちの第２のＰＦＥＴ用のソース領域２６０６－４とを提供し、第２のフィン用の中間エピタキシャル層は、ＰＦＥＴ２６０１のうちの第２のＰＦＥＴ用のドレイン領域２６０２－４と、ＰＦＥＴ２６０１のうちの第３のＰＦＥＴ用のソース領域２６０６－５とを提供し、第２のフィン用の上部エピタキシャル層は、ＰＦＥＴ２６０１のうちの第３のＰＦＥＴ用のドレイン領域２６０２－５を提供する。フィン・チャネル２６０４－１、２６０４－３、２６０４－４、２６０４－５、２６０４－７、および２６０４－８用に、ゲート・スタック２６１０－１～２６１０－６がそれぞれ形成される。ＰＦＥＴ２６０１は直列に接続され、ＮＦＥＴ２６０３は並列に接続される。

【0117】

ここで、図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の接触部について説明する。接触部２６１２－１は、ＮＦＥＴ２６０３のうちの第３のＮＦＥＴ用のドレイン領域２６０２－２を出力２６１１に接続し、接触部２６１２－２は、ＰＦＥＴ２６０１のうちの第３のＰＦＥＴ用のドレイン領域２６０２－５を出力２６１１に接続する。ハイ・パワー・レール２６０５は、ＰＦＥＴ２６０１のうちの第１のＰＦＥＴ用のソース領域２６０６－３に接続する。ロー・パワー・レール２６０７は、ＮＦＥＴ２６０３用のソース領域２６０６－１および２６０６－２に接続する。入力２６０９－１は、ＮＦＥＴ２６０３のうちの第１のＮＦＥＴ用のゲート・スタック２６１０－１、およびＰＦＥＴ２６０１のうちの第１のＰＦＥＴ用のゲート・スタック２６１０－４に接続し、入力２６０９－２は、ＮＦＥＴ２６０３のうちの第２のＮＦＥＴ用のゲート・スタック２６１０－２、およびＰＦＥＴ２６０１のうちの第２のＰＦＥＴ用のゲート・スタック２６１０－５に接続し、入力２６０９－３は、ＮＦＥＴ２６０３のうちの第３のＮＦＥＴ用のゲート・スタック２６１０－３、およびＰＦＥＴ２６０１のうちの第３のＰＦＥＴ用のゲート・スタック２６１０－６に接続する。入力２６０９－３は、ダミー・フィン２６１５－１のエリア内で接続されてもよい。ビア２６１４は、接触部２６１２－１を出力２６１１に接続する。

【0118】

図２６Ｄは、ＮＯＲ３論理ゲートについての回路図２６８５を、ＮＯＲ３論理ゲートの論理表２６９０とともに示す。回路図２６８５に例示するように、ＮＦＥＴ２６０３は並列に接続され、それらのソースはロー・パワー・レール２６０７に接続され、それらのドレインは出力２６１１に接続される。ＰＦＥＴ２６０１は直列に接続され、ＰＦＥＴ２６０１のうちの第１のＰＦＥＴは、ハイ・パワー・レール２６０５に接続されたソースと、ＰＦＥＴ２６０１のうちの第２のＰＦＥＴのソースに接続されたドレインとを有する。ＰＦＥＴ２６０１のうちの第２のＰＦＥＴのドレインは、ＰＦＥＴ２６０１のうちの第３のＰＦＥＴのソースに接続され、ＰＦＥＴ２６０１のうちの第３のＰＦＥＴのドレインは、出力２６１１に接続される。ＰＦＥＴ２６０１およびＮＦＥＴ２６０３のゲートは、第１の入力２６０９－１、第２の入力２６０９－２、および第３の入力２６０９－３に接続される。入力２６０９－１、２６０９－２、および２６０９－３がすべてローまたは０である場合、ＰＦＥＴ２６０１のすべてがオンになり、出力２６１１は１である（例えば、出力２６１１はハイ・パワー・レール２６０５へ引き込まれる）。入力２６０９－１、２６０９－２、および２６０９－３のうちの少なくとも１つがハイまたは１である場合、ＰＦＥＴ２６０１のうちの少なくとも１つはオフであり、出力２６１１はハイ・パワー・レール２６０５へ引き込まれない。代わりに、入力２６０９－１、２６０９－２、および２６０９－３のうちの少なくとも１つがハイである場合、ＮＦＥＴ２６０３のうちの少なくとも１つがオンになり、出力２６１１は０である（例えば、出力２６１１はロー・パワー・レール２６０７へ引き込まれる）。

【0119】

図２７は、３つの１チャネルＰＦＥＴ２７０１および３つの１チャネルＮＦＥＴ２７０３を使用して形成された非積層型ＶＴＦＥＴ ＮＯＲ３構造体の上面図２７００を示す。図２７の非積層型ＶＴＦＥＴ ＮＯＲ３構造体は、ＮＦＥＴフィン・チャネル２７０４－１、２７０４－２および２７０４－３と、ＰＦＥＴフィン・チャネル２７０４－４、２７０４－５、および２７０４－６とを含む。下部エピタキシャル層は、ＮＦＥＴ２７０３用のソース領域２７０６－１を提供し、ソース領域２７０６－１はロー・パワー・レール２７０７に接続する。上部エピタキシャル層は、ＮＦＥＴフィン・チャネル２７０４－１、２７０４－２、２７０４－３を、接触部２７１２－１を介して出力２７１１に接続するドレイン領域に接続する。下部エピタキシャル層は、ハイ・パワー・レール２７０５に接続するＰＦＥＴフィン・チャネル用２７０４－４のソース領域を提供する。ＰＦＥＴフィン・チャネル２７０４－４用の上部エピタキシャル層は、ＰＦＥＴフィン・チャネル２７０４－５用の上部エピタキシャル層に接続し、ドレイン領域を提供する。ＰＦＥＴフィン・チャネル２７０５－５および２７０４－６用の下部エピタキシャル層は、ソース領域を提供し、ＰＦＥＴフィン・チャネル２７０４－６用の上部エピタキシャル層は、接触部２７１２－２を介して出力２７１１に接続するドレイン領域を提供する。入力２７０９－１は、ＮＦＥＴフィン・チャネル２７０４－１およびＰＦＥＴフィン・チャネル２７０４－４のゲート・スタックに接続し、入力２７０９－２は、ＮＦＥＴフィン・チャネル２７０４－２およびＰＦＥＴフィン・チャネル２７０４－５のゲート・スタックに接続し、入力２７０９－３は、ＮＦＥＴフィン・チャネル２７０４－３およびＰＦＥＴフィン・チャネル２７０４－６のゲート・スタックに接続する。

【0120】

図２６Ａ～図２６Ｃに示す積層型ＶＴＦＥＴ ＮＯＲ３構造体の「Ｘ」方向の長さは３ＣＰＰであり、「Ｙ」方向の高さは１９１ｎｍであり、面積スケーリングは１である。同様に、図２７に示す非積層型ＶＴＦＥＴ ＮＯＲ３構造体の「Ｘ」方向の長さは３ＣＰＰであり、「Ｙ」方向の高さは１９１ｎｍであり、面積スケーリングは１である。

【0121】

ここで、図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体および図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体を形成するためのプロセスについて、図２８～図３４を参照して説明する。

【0122】

図２８は、基板２８０２を例示した上面図２８００を示しており、基板２８０２上では、パターニングされたハード・マスク層２８０４を使用して１組のフィンが形成される。フィン形成は、ＳＡＤＰまたは他の好適な処理を利用してもよい。基板２８０２およびハード・マスク層２８０４は、基板３０２およびハード・マスク層３０４に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。図２８は、形成される８つのフィンを示しているが、フィンのいくつかは「ダミー」フィンであり、この「ダミー」フィンは、フィン切断プロセスを使用して除去されることになる。

【0123】

図２９は、下部エピタキシャル層（図示せず）およびＳＴＩ領域（図示せず）を形成し、下側ＶＴＦＥＴ用の下部スペーサ層２８１６を形成し、下側ＶＴＦＥＴ用のゲート・スタックをパターニングした後の図２８の構造体の上面図２９００を示す。ゲート・スタックのパターニングは、ゲート誘電体層２８１８およびゲート導体層２８２０を形成することを含む。例示のように、ゲート導体層２８２０は、組のフィンを接続して、図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体の第１の入力２４０９－１および第２の入力２４０９－２用の接触部を形成するか、または、図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体の第１の入力２６０９－１および第２の入力２６０９－２用の接触部を形成する。下部エピタキシャル層、ＳＴＩ領域、下部スペーサ層２８１６、ゲート誘電体層２８１８、およびゲート導体層２８２０は、下部エピタキシャル層３１２、ＳＴＩ領域３１４、下部スペーサ層３１６、ゲート誘電体層３１８、およびゲート導体層３２０に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0124】

図３０は、ＩＬＤ層２８２２を形成した後の図２９の構造体の上面図３０００を示す。ＩＬＤ層２８２２は、ＩＬＤ層３２２に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0125】

図３１Ａは、下側ＶＴＦＥＴ用の上部スペーサ層２８２４、共有中間エピタキシャル層２８２６、および犠牲材料２８２８を形成した後の図３０の構造体の上面図３１００を示す。図３１Ａにおける犠牲材料２８２８は、図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の異なるフィン・チャネルの共有中間エピタキシャル層２８２６への接触部をパターニングするために使用される。より具体的には、犠牲材料２８２８－１および２８２８－２は、（例えば、ＰＦＥＴ２４０１用のソース領域２４０６－４および２４０６－５を提供する）中間エピタキシャル層２８２６とハイ・パワー・レール２４０５との接触部をパターニングするために使用される。犠牲材料２８２８－３は、（例えば、ＮＦＥＴ２４０３のうちの第１のＮＦＥＴ用のソース領域２４０６－１を提供する）中間エピタキシャル層２８２６とロー・パワー・レール２４０７との接触部をパターニングするために使用される。

【0126】

図３１Ｂは、下側ＶＴＦＥＴ用の上部スペーサ層２８２４、共有中間エピタキシャル層２８２６、および犠牲材料２８２８を形成した後の図３０の構造体の上面図３１５０を示す。図３１Ｂにおける犠牲材料２８２８は、図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の異なるフィン・チャネルの共有中間エピタキシャル層２８２６への接触部をパターニングするために使用される。より具体的には、犠牲材料２８２８－１は、（例えば、ＰＦＥＴ２６０１のうちの第１のＰＦＥＴ用のソース領域２６０６－３を提供する）中間エピタキシャル層２８２６とハイ・パワー・レール２６０５との接触部をパターニングするために使用される。犠牲材料２８２８－２および２８２８－３は、（例えば、ＮＦＥＴ２６０３用のソース領域２６０６－１および２６０６－２を提供する）中間エピタキシャル層２８２６とロー・パワー・レール２６０７との接触部をパターニングするために使用される。

【0127】

上部スペーサ層２８２４、共有中間エピタキシャル層２８２６、および犠牲材料２８２８は、上部スペーサ層３２４、共有中間エピタキシャル層３２６、および犠牲材料３２８に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0128】

図３２は、別のＩＬＤ層（図示せず）、上側ＶＴＦＥＴ用の下部スペーサ層２８３２、および上側ＶＴＦＥＴ用のゲート誘電体層２８３４とゲート導体層２８３６とを含むゲート・スタックを形成した後の図３１Ａまたは図３１Ｂの構造体の上面図３２００を示す。例示のように、ゲート導体層２８３６は、第２のフィンを、ダミー・フィンのうちの１つの領域内のエリア（例えば２４１４－１、２５１４－１）に接続し、このエリアでは、第３の入力（例えば、図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の入力２４０９－３、図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の入力２６０９－３）への接触部用に、ビア３２０１が形成されることになる。ＩＬＤ層、下部スペーサ層２８３２、ゲート誘電体層２８３４、およびゲート導体層２８３６は、ＩＬＤ層３３０、下部スペーサ層３３２、ゲート誘電体層３３４、およびゲート導体層３３６に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0129】

図３３は、別のＩＬＤ層（図示せず）、上側ＶＴＦＥＴ用の上部スペーサ層２８４０、および上部エピタキシャル層２８４２を形成した後の図３２の構造体の上面図３３００を示す。ＩＬＤ層、上部スペーサ層２８４０、および上部エピタキシャル層２８４２は、ＩＬＤ層３３８、上部スペーサ層３４０、および上部エピタキシャル層３４２に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0130】

図３４は、上側ＶＴＦＥＴ用のＩＬＤ層２８４４を形成した後の図３３の構造体の上面図３４００を示す。ＩＬＤ層２８４４は、ＩＬＤ層３４４に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。図３４はまた、ハイ・パワー・レール（例えば、図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の２４０５、図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の２６０５）、ロー・パワー・レール（例えば、図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の２４０７、図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の２６０７）、入力（例えば、図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の２４０９－１、２４０９－２、および２４０９－３、図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の２６０９－１、２６０９－２、および２６０９－３）、ならびに出力（例えば、図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の２４１１、図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の２６１１）のための接触部のパターニングを例示する。図３４はまた、接触部（例えば、図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の２４１２－１および２４１２－２、図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の２６１２－１および２６１２－２）ならびにビア（例えば、図２４Ａ～図２４Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の２４１４－１および２４１４－２、図２６Ａ～図２６Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の２６１４）を例示する。

【0131】

図３５Ａは、３つの２チャネルＰＦＥＴ３５０１および３つの２チャネルＮＦＥＴ３５０３を使用する積層型ＶＴＦＥＴ ＮＡＮＤ３構造体の上面図３５００を示す。図３５Ｂは、ＮＦＥＴ３５０３用のフィンを横断して切り取られた断面図３５５０を示し、図３５Ｃは、ＰＦＥＴ３５０１用のフィンを横断して切り取られた断面図３５７５を示す。

【0132】

図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体は、フィン・チャネル３５０４－１～３５０４－１２を含む。フィン・チャネル３５０４－１および３５０４－２は、２チャネルＮＦＥＴ３５０３のうちの第１の２チャネルＮＦＥＴ用の下側ＮＦＥＴフィン・チャネルおよび上側ＮＦＥＴフィン・チャネルを提供し、フィン・チャネル３５０４－３および３５０４－４は、２チャネルＮＦＥＴ３５０３のうちの第２の２チャネルＮＦＥＴ用の下側ＮＦＥＴフィン・チャネルおよび上側ＮＦＥＴフィン・チャネルを提供し、フィン・チャネル３５０４－５および３５０４－６は、２チャネルＮＦＥＴ３５０３のうちの第３の２チャネルＮＦＥＴ用の下側ＮＦＥＴフィン・チャネルおよび上側ＮＦＥＴフィン・チャネルを提供し、フィン・チャネル３５０４－７および３５０４－８は、２チャネルＰＦＥＴ３５０１のうちの第１の２チャネルＰＦＥＴ用の下側ＰＦＥＴフィン・チャネルおよび上側ＰＦＥＴフィン・チャネルを提供し、フィン・チャネル３５０４－９および３５０４－１０は、２チャネルＰＦＥＴ３５０１のうちの第２の２チャネルＰＦＥＴ用の下側ＰＦＥＴフィン・チャネルおよび上側ＰＦＥＴフィン・チャネルを提供し、フィン・チャネル３５０４－１１および３５０４－１２は、２チャネルＰＦＥＴ３５０１のうちの第３の２チャネルＰＦＥＴ用の下側ＰＦＥＴフィン・チャネルおよび上側ＰＦＥＴフィン・チャネルを提供する。フィン・チャネル３５０４－１～３５０４－１２は、例示のように積層される。

【0133】

ここで、ＰＦＥＴ３５０１およびＮＦＥＴ３５０３用のソース領域ならびにドレイン領域を提供するエピタキシャル層について説明する。ＮＦＥＴ３５０３の場合、第１のフィン用の中間エピタキシャル層は、２チャネルＮＦＥＴ３５０３のうちの第１の２チャネルＮＦＥＴ用のソース領域３５０６－１を提供し、第１のフィン用の上部エピタキシャル層は、２チャネルＮＦＥＴ３５０３のうちの第１の２チャネルＮＦＥＴ用のドレイン領域３５０２－１を提供し、第１のフィンおよび第２のフィンの下部エピタキシャル層は、２チャネルＮＦＥＴ３５０３のうちの第１の２チャネルＮＦＥＴ用のドレイン領域３５０２－１と、２チャネルＮＦＥＴ３５０３のうちの第２の２チャネルＮＦＥＴ用のソース領域３５０６－２とを提供し、第２のフィン用の中間エピタキシャル層は、２チャネルＮＦＥＴ３５０３のうちの第２の２チャネルＮＦＥＴ用のドレイン領域３５０２－３を提供し、第２のフィン用の上部エピタキシャル層は、２チャネルＮＦＥＴ３５０３のうちの第２の２チャネルＮＦＥＴ用のソース領域３５０６－３を提供し、第３のフィン用の中間エピタキシャル層は、２チャネルＮＦＥＴ３５０３のうちの第３の２チャネルＮＦＥＴ用のソース領域３５０４－６を提供し、第３のフィンの下部エピタキシャル層および上部エピタキシャル層は、２チャネルＮＦＥＴ３５０３のうちの第３の２チャネルＮＦＥＴ用のドレイン領域３５０２－４および３５０２－５を提供する。ＰＦＥＴ３５０１の場合、第１のフィン、第２のフィン、および第３のフィンの中間エピタキシャル層は、２チャネルＰＦＥＴ３５０１のうちの第１の２チャネルＰＦＥＴ、第２の２チャネルＰＦＥＴ、および第３の２チャネルＰＦＥＴ用のソース領域３５０６－５、３５０６－６、および３５０６－７を提供する。下部エピタキシャル層および上部エピタキシャル層は、２チャネルＰＦＥＴ３５０１用のドレイン領域３５０２－６、３５０２－７、３５０２－８、および３５０２－９を提供する。フィン・チャネル３５０４－１～３５０４－１２用に、ゲート・スタック３５１０－１～３５１０－１２がそれぞれ形成される。ＮＦＥＴ３５０３は直列に接続され、ＰＦＥＴ３５０１は並列に接続される。

【0134】

ここで、図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の接触部について説明する。接触部３５１２－１は、２チャネルＮＦＥＴ３５０３のうちの第３の２チャネルＮＦＥＴ用のドレイン領域３５０２－５を出力３５１１に接続し、接触部３５１２－２は、ＰＦＥＴ３５０１のドレイン領域３５０２－６、３５０２－７、３５０２－８、および３５０２－９を出力３５１１に接続する。ハイ・パワー・レール３５０５は、ＰＦＥＴ３５０１のソース領域３５０６－５、３５０６－６、および３５０６－７に接続する。ロー・パワー・レール３５０７は、２チャネルＮＦＥＴ３５０３のうちの第１の２チャネルＮＦＥＴ用のソース領域３５０６－１に接続する。入力３５０９－１は、２チャネルＮＦＥＴ３５０３のうちの第１の２チャネルＮＦＥＴ用のゲート・スタック３５１０－１および３５１０－２、ならびに２チャネルＰＦＥＴ３５０１のうちの第１の２チャネルＰＦＥＴ用のゲート・スタック３５１０－７および３５１０－８に接続する。入力３５０９－２は、２チャネルＮＦＥＴ３５０３のうちの第２の２チャネルＮＦＥＴ用のゲート・スタック３５１０－３および３５１０－４、ならびに２チャネルＰＦＥＴ３５０１のうちの第２の２チャネルＰＦＥＴ用のゲート・スタック３５１０－９および３５１０－１０に接続する。入力３５０９－３は、２チャネルＮＦＥＴ３５０３のうちの第３の２チャネルＮＦＥＴ用のゲート・スタック３５１０－５および３５１０－６、ならびに２チャネルＰＦＥＴ３５０１のうちの第１の２チャネルＰＦＥＴ用のゲート・スタック３５１０－１１および３５１０－１２に接続する。ビア３５１４－１および３５１４－２は、接触部３５１２－１および３５１２－２を出力３５１１に接続する。接触部３５１２－３は、ＮＦＥＴ３５０３用の第１のフィンおよび第２のフィンの上部エピタキシャル層（例えば、ドレイン領域３５０２－１およびソース領域３５０６－３）を接続する。接触部３５１２－３は、第１のフィンと第２のフィンとの間のエリア、またはフィンとパワー・レール（例えば、ロー・パワー・レール３５０７）との間のエリア内に位置することができる。図３５Ａの上面図３５００は、上部エピタキシャル層と下部エピタキシャル層とを接続するビア３５１９も示している。

【0135】

図３６は、３つの２チャネルＰＦＥＴ３６０１および３つの２チャネルＮＦＥＴ３６０３を使用して形成された非積層型ＶＴＦＥＴ ＮＡＮＤ３構造体の上面図３６００を示す。図３６の非積層型ＶＴＦＥＴ ＮＡＮＤ３構造体は、ＮＦＥＴフィン・チャネル３６０４－１～３６０４－６およびＰＦＥＴフィン・チャネル３６０４－７～３６０４－１２を含む。

【0136】

ＮＦＥＴフィン・チャネル３６０４－１および３６０４－２は、２チャネルＮＦＥＴ３６０３のうちの第１の２チャネルＮＦＥＴを提供し、ロー・パワー・レール３６０７に接続する下部エピタキシャル層を有する。ＮＦＥＴフィン・チャネル３６０４－１および３６０４－２の上部エピタキシャル層は、２チャネルＮＦＥＴ３６０３のうちの第２の２チャネルＮＦＥＴを提供するＮＦＥＴフィン・チャネル３６０４－３および３６０４－４の上部エピタキシャル層に接続されるドレイン領域を提供する。ＮＦＥＴフィン・チャネル３６０４－３および３６０４－４の上部エピタキシャル層は、２チャネルＮＦＥＴ３６０３のうちの第２の２チャネルＮＦＥＴ用のソース領域を提供し、ＮＦＥＴフィン・チャネル３６０４－３および３６０４－４の下部エピタキシャル層は、２チャネルＮＦＥＴ３６０３のうちの第２の２チャネルＮＦＥＴ用のドレイン領域を提供する。ＮＦＥＴフィン・チャネル３６０４－３および３６０４－４の下部エピタキシャル層は、２チャネルＮＦＥＴ３６０３のうちの第３の２チャネルＮＦＥＴを提供するＮＦＥＴフィン・チャネル３６０４－５および３６０４－６の下部エピタキシャル層と接続する。ＮＦＥＴフィン・チャネル３６０４－５および３６０４－６の下部エピタキシャル層は、２チャネルＮＦＥＴ３６０３のうちの第３の２チャネルＮＦＥＴ用のソース領域を提供し、ＮＦＥＴフィン・チャネル３６０４－５および３６０４－６の上部エピタキシャル層は、２チャネルＮＦＥＴ３６０３のうちの第３の２チャネルＮＦＥＴのドレイン領域を提供し、第３の２チャネルＮＦＥＴのドレイン領域は、接触部３６１２－２を介して出力３６１１に接続する。

【0137】

ＰＦＥＴフィン・チャネル３６０４－７～３６０４－１２の下部エピタキシャル層は、ハイ・パワー・レール３６０５に接続するＰＦＥＴ３５０１用のソース領域を提供し、ＰＦＥＴフィン・チャネル３６０４－７～３６０４－１２の上部エピタキシャル層は、ＰＦＥＴ３５０１のドレイン領域を提供し、ＰＦＥＴ３５０１のドレイン領域は、接触部３６１２－１を介して出力３６１１に接続する。ＰＦＥＴフィン・チャネル３６０４－７および３６０４－８は、２チャネルＰＦＥＴ３６０１のうちの第１の２チャネルＰＦＥＴを提供し、ＰＦＥＴフィン・チャネル３６０４－９および３６０４－１０は、２チャネルＰＦＥＴ３６０１のうちの第２の２チャネルＰＦＥＴを提供し、ＰＦＥＴフィン・チャネル３６０４－１１および３６０４－１２は、２チャネルＰＦＥＴ３６０１のうちの第３の２チャネルＰＦＥＴを提供する。

【0138】

入力３６０９－１は、ＮＦＥＴフィン・チャネル３６０４－１および３６０４－２のゲート・スタックならびにＰＦＥＴフィン・チャネル３６０４－７および３６０４－８のゲート・スタックに接続し、入力３６０９－２は、ＮＦＥＴフィン・チャネル３６０４－３および３６０４－４のゲート・スタックならびにＰＦＥＴフィン・チャネル３６０４－９および３６０４－１０のゲート・スタックに接続し、入力３６０９－３は、ＮＦＥＴフィン・チャネル３６０４－５および３６０４－６のゲート・スタックならびにＰＦＥＴフィン・チャネル３６０４－１１および３６０４－１２のゲート・スタックに接続する。

【0139】

図３５Ａ～図３５Ｃに示す積層型ＶＴＦＥＴ ＮＡＮＤ３構造体の「Ｘ」方向の長さは３ＣＰＰであり、「Ｙ」方向の高さは１９１ｎｍであり、面積スケーリングは０．６である。図３６に示す非積層型ＶＴＦＥＴ ＮＡＮＤ３構造体の「Ｘ」方向の長さは５ＣＰＰであり、「Ｙ」方向の高さは１９１ｎｍであり、面積スケーリングは１である。したがって、図３５Ａ～図３５Ｃに示す積層型ＶＴＦＥＴ ＮＡＮＤ３構造体は、図３６の非積層型ＶＴＦＥＴ ＮＡＮＤ３構造体に比べて空間の大幅な節約を実現する。

【0140】

図３７Ａは、３つの２チャネルＰＦＥＴ３７０１および３つの２チャネルＮＦＥＴ３７０３を使用する積層型ＶＴＦＥＴ ＮＯＲ３構造体の上面図３７００を示す。図３７Ｂは、ＮＦＥＴ３７０３用のフィンを横断して切り取られた断面図３７５０を示し、図３７Ｃは、ＰＦＥＴ３７０１用のフィンを横断して切り取られた断面図３７７５を示す。

【0141】

図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体は、フィン・チャネル３７０４－１～３７０４－１２を含む。フィン・チャネル３７０４－１および３７０４－２は、２チャネルＮＦＥＴ３７０３のうちの第１の２チャネルＮＦＥＴ用の下側ＮＦＥＴフィン・チャネルおよび上側ＮＦＥＴフィン・チャネルを提供し、フィン・チャネル３７０４－３および３７０４－４は、２チャネルＮＦＥＴ３７０３のうちの第２の２チャネルＮＦＥＴ用の下側ＮＦＥＴフィン・チャネルおよび上側ＮＦＥＴフィン・チャネルを提供し、フィン・チャネル３７０４－５および３７０４－６は、２チャネルＮＦＥＴ３７０３のうちの第３の２チャネルＮＦＥＴ用の下側ＮＦＥＴフィン・チャネルおよび上側ＮＦＥＴフィン・チャネルを提供し、フィン・チャネル３７０４－７および３７０４－８は、２チャネルＰＦＥＴ３７０１のうちの第１の２チャネルＰＦＥＴ用の下側ＰＦＥＴフィン・チャネルおよび上側ＰＦＥＴフィン・チャネルを提供し、フィン・チャネル３７０４－９および３７０４－１０は、２チャネルＰＦＥＴ３７０１のうちの第２の２チャネルＰＦＥＴ用の下側ＰＦＥＴフィン・チャネルおよび上側ＰＦＥＴフィン・チャネルを提供し、フィン・チャネル３７０４－１１および３７０４－１２は、２チャネルＰＦＥＴ３７０１のうちの第３の２チャネルＰＦＥＴ用の下側ＰＦＥＴフィン・チャネルおよび上側ＰＦＥＴフィン・チャネルを提供する。フィン・チャネル３７０４－１～３７０４－１２は、例示のように積層される。

【0142】

ここで、ＰＦＥＴ３７０１およびＮＦＥＴ３７０３用のソース領域ならびにドレイン領域を提供するエピタキシャル層について説明する。ＮＦＥＴ３７０３の場合、第１のフィン、第２のフィン、および第３のフィンの中間エピタキシャル層は、２チャネルＮＦＥＴ３７０３のうちの第１の２チャネルＮＦＥＴ、第２の２チャネルＮＦＥＴ、および第３の２チャネルＮＦＥＴ用のソース領域３７０６－１、３７０６－２、および３７０６－３を提供する。下部エピタキシャル層および上部エピタキシャル層は、２チャネルＮＦＥＴ３７０３用のドレイン領域３７０２－１、３７０２－２、３７０２－３、および３７０２－４を提供する。ＰＦＥＴ３５０１の場合、第１のフィン用の中間エピタキシャル層は、２チャネルＰＦＥＴ３７０１のうちの第１の２チャネルＰＦＥＴ用のソース領域３７０６－４を提供し、第１のフィンの上部エピタキシャル層は、２チャネルＰＦＥＴ３７０１のうちの第１の２チャネルＰＦＥＴ用のドレイン領域３７０２－５を提供し、第１のフィンおよび第２のフィンの下部エピタキシャル層は、２チャネルＰＦＥＴ３７０１のうちの第１の２チャネルＰＦＥＴ用のドレイン領域３７０２－６と、２チャネルＰＦＥＴ３７０１のうちの第２の２チャネルＰＦＥＴ用のソース領域３７０６－５とを提供し、第２のフィン用の中間エピタキシャル層は、２チャネルＰＦＥＴ３７０１のうちの第２の２チャネルＰＦＥＴ用のドレイン領域３７０２－７を提供し、第２のフィン用の上部エピタキシャル層は、２チャネルＰＦＥＴ３７０１のうちの第２の２チャネルＰＦＥＴ用のソース領域３７０６－６を提供し、第３のフィン用の中間エピタキシャル層は、２チャネルＰＦＥＴ３７０１のうちの第３の２チャネルＰＦＥＴ用のソース領域３７０６－７を提供し、第３のフィンの下部エピタキシャル層および上部エピタキシャル層は、２チャネルＰＦＥＴ３７０１のうちの第３の２チャネルＰＦＥＴ用のドレイン領域３７０２－８および３７０２－９を提供する。フィン・チャネル３７０４－１～３７０４－１２用に、ゲート・スタック３７１０－１～３７１０－１２がそれぞれ形成される。ＰＦＥＴ３７０１は直列に接続され、ＮＦＥＴ３７０３は並列に接続される。

【0143】

ここで、図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の接触部について説明する。接触部３７１２－１は、ＮＦＥＴ３７０３のドレイン領域３７０２－１～３７０２－４を出力３７１１に接続し、接触部３７１２－２は、２チャネルＰＦＥＴ３７０１のうちの第３の２チャネルＰＦＥＴ用のドレイン領域３７０２－８および３７０２－９を出力３７１１に接続する。ハイ・パワー・レール３７０５は、２チャネルＰＦＥＴ３７０１のうちの第１の２チャネルＰＦＥＴのソース領域３７０６－４に接続する。ロー・パワー・レール３７０７は、ＮＦＥＴ３７０３のソース領域３７０６－１、３７０６－２、および３７０６－３に接続する。

【0144】

入力３７０９－１は、２チャネルＮＦＥＴ３７０３のうちの第１の２チャネルＮＦＥＴ用のゲート・スタック３７１０－１および３７１０－２、ならびに２チャネルＰＦＥＴ３７０１のうちの第１の２チャネルＰＦＥＴ用のゲート・スタック３７１０－７および３７１０－８に接続する。入力３７０９－２は、２チャネルＮＦＥＴ３７０３のうちの第２の２チャネルＮＦＥＴ用のゲート・スタック３７１０－３および３７１０－４、ならびに２チャネルＰＦＥＴ３７０１のうちの第２の２チャネルＰＦＥＴ用のゲート・スタック３７１０－９および３７１０－１０に接続する。入力３７０９－３は、２チャネルＮＦＥＴ３７０３のうちの第３の２チャネルＮＦＥＴ用のゲート・スタック３７１０－５および３７１０－６、ならびに２チャネルＰＦＥＴ３７０１のうちの第１の２チャネルＰＦＥＴ用のゲート・スタック３７１０－１１および３７１０－１２に接続する。ビア３７１４－１および３７１４－２は、接触部３７１２－１および３７１２－２を出力３７１１に接続する。接触部３７１２－３は、ＰＦＥＴ３７０１用の第１のフィンおよび第２のフィンの上部エピタキシャル層（例えば、ドレイン領域３７０２－５およびソース領域３７０６－６）を接続する。ビア３７１９は、ドレイン領域３７０２－５およびソース領域３７０６－５を提供する上部エピタキシャル層と、ソース領域３７０６－５およびドレイン領域３７０２－６を提供する下部エピタキシャル層との間の相互接続を提供する。

【0145】

図３８は、３つの２チャネルＰＦＥＴ３８０１および３つの２チャネルＮＦＥＴ３８０３を使用して形成された非積層型ＶＴＦＥＴ ＮＯＲ３構造体の上面図３８００を示す。図３８の非積層型ＶＴＦＥＴ ＮＯＲ３構造体は、ＮＦＥＴフィン・チャネル３８０４－１～３８０４－６、およびＰＦＥＴフィン・チャネル３８０４－７～３８０４－１２を含む。

【0146】

ＮＦＥＴフィン・チャネル３８０４－１～３８０４－６の下部エピタキシャル層は、ロー・パワー・レール３８０７に接続するＮＦＥＴ３８０３用のソース領域を提供し、ＮＦＥＴフィン・チャネル３８０４－１～３８０４－６の上部エピタキシャル層は、ＮＦＥＴ３８０３のドレイン領域を提供し、ＮＦＥＴ３８０３のドレイン領域は、接触部３８１２－１を介して出力３８１１に接続する。ＮＦＥＴフィン・チャネル３８０４－１および３８０４－２は、２チャネルＮＦＥＴ３８０３のうちの第１の２チャネルＮＦＥＴを提供し、ＮＦＥＴフィン・チャネル３８０４－３および３８０４－４は、２チャネルＮＦＥＴ３８０３のうちの第２の２チャネルＮＦＥＴを提供し、ＮＦＥＴフィン・チャネル３８０４－５および３８０４－６は、２チャネルＮＦＥＴ３８０３のうちの第３の２チャネルＮＦＥＴを提供する。

【0147】

ＰＦＥＴフィン・チャネル３８０４－７および３８０４－８は、２チャネルＰＦＥＴ３８０１のうちの第１の２チャネルＰＦＥＴを提供し、ハイ・パワー・レール３８０５に接続する下部エピタキシャル層を有する。ＰＦＥＴフィン・チャネル３８０４－７および３８０４－８の上部エピタキシャル層は、２チャネルＰＦＥＴ３８０１のうちの第２の２チャネルＰＦＥＴを提供するＰＦＥＴフィン・チャネル３８０４－９および３８０４－１０の上部エピタキシャル層に接触部３８１２－２を介して接続されるドレイン領域を提供する。ＰＦＥＴフィン・チャネル３８０４－９および３８０４－１０の上部エピタキシャル層は、２チャネルＰＦＥＴ３８０１のうちの第２の２チャネルＰＦＥＴ用のソース領域を提供し、ＰＦＥＴフィン・チャネル３８０４－９および３８０４－１０の下部エピタキシャル層は、２チャネルＰＦＥＴ３８０１のうちの第２の２チャネルＰＦＥＴ用のドレイン領域を提供する。ＰＦＥＴフィン・チャネル３８０４－９および３８０４－１０の下部エピタキシャル層は、２チャネルＰＦＥＴ３８０１のうちの第３の２チャネルＰＦＥＴを提供するＰＦＥＴフィン・チャネル３８０４－１１および３８０４－１２の下部エピタキシャル層と接続する。ＰＦＥＴフィン・チャネル３８０４－１１および３８０４－１２の下部エピタキシャル層は、２チャネルＰＦＥＴ３８０１のうちの第３の２チャネルＰＦＥＴ用のソース領域を提供し、ＰＦＥＴフィン・チャネル３８０４－１１および３８０４－１２の上部エピタキシャル層は、２チャネルＰＦＥＴ３８０１のうちの第３の２チャネルＰＦＥＴのドレイン領域を提供し、第３の２チャネルＰＦＥＴのドレイン領域は、出力３８１１に接続する。

【0148】

入力３８０９－１は、ＮＦＥＴフィン・チャネル３８０４－１および３８０４－２のゲート・スタックならびにＰＦＥＴフィン・チャネル３８０４－７および３８０４－８のゲート・スタックに接続し、入力３８０９－２は、ＮＦＥＴフィン・チャネル３８０４－３および３８０４－４のゲート・スタックならびにＰＦＥＴフィン・チャネル３８０４－９および３８０４－１０のゲート・スタックに接続し、入力３８０９－３は、ＮＦＥＴフィン・チャネル３８０４－５および３８０４－６のゲート・スタックならびにＰＦＥＴフィン・チャネル３８０４－１１および３８０４－１２のゲート・スタックに接続する。

【0149】

図３７Ａ～図３７Ｃに示す積層型ＶＴＦＥＴ ＮＯＲ３構造体の「Ｘ」方向の長さは３ＣＰＰであり、「Ｙ」方向の高さは１９１ｎｍであり、面積スケーリングは０．６である。図３８に示す非積層型ＶＴＦＥＴ ＮＯＲ３構造体の「Ｘ」方向の長さは５ＣＰＰであり、「Ｙ」方向の高さは１９１ｎｍであり、面積スケーリングは１である。したがって、図３７Ａ～図３７Ｃに示す積層型ＶＴＦＥＴ ＮＯＲ３構造体は、図３８の非積層型ＶＴＦＥＴ ＮＯＲ３構造体に比べて空間の大幅な節約を実現する。

【0150】

ここで、図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体および図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体を形成するためのプロセスについて、図３９～図４４を参照して説明する。

【0151】

図３９は、基板３９０２を例示した上面図３９００を示しており、基板３９０２上では、パターニングされたハード・マスク層３９０４を使用して１組のフィンが形成される。フィン形成は、ＳＡＤＰまたは他の好適な処理を利用してもよい。基板３９０２およびハード・マスク層３９０４は、基板３０２およびハード・マスク層３０４に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。図３９は、形成される８つのフィンを示しているが、フィンのいくつかは、フィン切断プロセスを使用して除去されることになる「ダミー」フィンである。

【0152】

図４０は、下部エピタキシャル層（図示せず）およびＳＴＩ領域（図示せず）を形成し、下側ＶＴＦＥＴ用の下部スペーサ層３９１６を形成し、下側ＶＴＦＥＴ用のゲート・スタックをパターニングした後の図３９の構造体の上面図４０００を示す。ゲート・スタックのパターニングは、ゲート誘電体層３９１８およびゲート導体層３９２０を形成することを含む。例示のように、ゲート導体層３９２０は、組のフィンを接続して、図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体の第１の入力３５０９－１、第２の入力３５０９－２、および第３の入力３５０９－３用の接触部を形成するか、または、図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体の第１の入力３７０９－１、第２の入力３７０９－２、および第３の入力３７０９－３用の接触部を形成する。下部エピタキシャル層、ＳＴＩ領域、下部スペーサ層３９１６、ゲート誘電体層３９１８、およびゲート導体層３９２０は、下部エピタキシャル層３１２、ＳＴＩ領域３１４、下部スペーサ層３１６、ゲート誘電体層３１８、およびゲート導体層３２０に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0153】

図４１は、ＩＬＤ層３９２２を形成した後の図４０の構造体の上面図４１００を示す。ＩＬＤ層３９２２は、ＩＬＤ層３２２に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0154】

図４２Ａは、下側ＶＴＦＥＴ用の上部スペーサ層３９２４、共有中間エピタキシャル層３９２６、および犠牲材料３９２８を形成した後の図４１の構造体の上面図４２００を示す。図４２Ａにおける犠牲材料３９２８は、図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の異なるフィン・チャネルの共有中間エピタキシャル層３９２６への接触部をパターニングするために使用される。より具体的には、犠牲材料３９２８－１、３９２８－２、および３９２８－３は、（例えば、ＰＦＥＴ３５０１用のソース領域３５０６－５、３５０６－６、および３５０６－７を提供する）中間エピタキシャル層３９２６とハイ・パワー・レール３５０５との接触部をパターニングするために使用される。犠牲材料３９２８－４は、（例えば、２チャネルＮＦＥＴ３５０３のうちの第１の２チャネルＮＦＥＴ用のソース領域３５０６－１を提供する）中間エピタキシャル層３９２６とロー・パワー・レール３５０７との接触部をパターニングするために使用される。犠牲材料３９２８－５は、（例えば、２チャネルＮＦＥＴ３５０３のうちの第２の２チャネルＮＦＥＴ用のドレイン領域３５０２－３および２チャネルＮＦＥＴ３５０３のうちの第３の２チャネルＮＦＥＴ用のソース領域３５０６－４を提供する）第２のフィンおよび第３のフィンの中間エピタキシャル層を接続するために使用される。

【0155】

図４２Ｂは、下側ＶＴＦＥＴ用の上部スペーサ層３９２４、共有中間エピタキシャル層３９２６、および犠牲材料３９２８を形成した後の図４１の構造体の上面図４２５０を示す。図４２Ｂにおける犠牲材料３９２８は、図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の異なるフィン・チャネルの共有中間エピタキシャル層３９２６への接触部をパターニングするために使用される。より具体的には、犠牲材料３９２８－１は、（例えば、２チャネルＰＦＥＴ３７０１のうちの第１の２チャネルＰＦＥＴ用のソース領域３７０６－４を提供する）中間エピタキシャル層３９２６とハイ・パワー・レール３７０５との接触部をパターニングするために使用される。犠牲材料３９２８－２、３９２８－３、および３９２８－４は、（例えば、ＮＦＥＴ３７０３用のソース領域３７０６－１、３７０６－２、および３７０６－３を提供する）中間エピタキシャル層３９２６とロー・パワー・レール３７０７との接触部をパターニングするために使用される。犠牲材料３９２８－５は、（例えば、２チャネルＰＦＥＴ３７０１のうちの第２の２チャネルＰＦＥＴ用のドレイン領域３７０２－７および２チャネルＰＦＥＴ３７０１のうちの第３の２チャネルＰＦＥＴ用のソース領域３７０６－７を提供する）第２のフィンおよび第３のフィンの中間エピタキシャル層を接続するために使用される。

【0156】

上部スペーサ層３９２４、共有中間エピタキシャル層３９２６、および犠牲材料３９２８は、上部スペーサ層３２４、共有中間エピタキシャル層３２６、および犠牲材料３２８に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0157】

図４３は、別のＩＬＤ層（図示せず）、上側ＶＴＦＥＴ用の下部スペーサ層３９３２、および上側ＶＴＦＥＴ用のゲート誘電体層３９３４とゲート導体層３９３６とを含むゲート・スタックを形成した後の図４２Ａまたは図４２Ｂの構造体の上面図４３００を示す。ＩＬＤ層、下部スペーサ層３９３２、ゲート誘電体層３９３４、およびゲート導体層３９３６は、ＩＬＤ層３３０、下部スペーサ層３３２、ゲート誘電体層３３４、およびゲート導体層３３６に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0158】

図４４は、別のＩＬＤ層（図示せず）、上側ＶＴＦＥＴ用の上部スペーサ層３９４０、および上部エピタキシャル層３９４２を形成した後の図４３の構造体の上面図４４００を示す。ＩＬＤ層、上部スペーサ層３９４０、および上部エピタキシャル層３９４２は、ＩＬＤ層３３８、上部スペーサ層３４０、および上部エピタキシャル層３４２に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0159】

図４５Ａおよび図４５Ｂはそれぞれ、上側ＶＴＦＥＴ用のＩＬＤ層３９４４を形成した後の図４４の構造体の上面図４５００および上面図４５５０を示す。ＩＬＤ層３９４４は、ＩＬＤ層３４４に関して上述したものと同様の材料から、また同様のサイジングおよび処理によって形成されてもよい。

【0160】

図４５Ａはまた、図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体のための接触部のパターニングを例示し、図４５Ｂはまた、図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体のための接触部のパターニングを例示する。このような接触部のパターニングは、ハイ・パワー・レール（例えば、図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の３５０５、図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の３７０５）、ロー・パワー・レール（例えば、図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の３５０７、図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の３７０７）、入力（例えば、図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の３５０９－１、３５０９－２、および３５０９－３、図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の３７０９－１、３７０９－２、および３７０９－３）、ならびに出力（例えば、図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の３５１１、図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の３７１１）のためのパターニングを含む。図４５Ａおよび図４５Ｂはまた、接触部（例えば、図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の３５１２－１および３５１２－２、図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の３７１２－１および３７１２－２）ならびにビア（例えば、図３５Ａ～図３５Ｃの積層型ＶＴＦＥＴ ＮＡＮＤ３構造体用の３５１４－１および３５１４－２、図３７Ａ～図３７Ｃの積層型ＶＴＦＥＴ ＮＯＲ３構造体用の３７１４）を例示する。

【0161】

図４６は、積層型ＶＴＦＥＴインバータ、ＮＡＮＤ２、ＮＯＲ２、ＮＡＮＤ３、またはＮＯＲ３構造体を形成するためのプロセス・フロー４６００を示す。プロセス・フロー４６００は、上述のプロセス・フロー１２００と同様である。プロセス・フロー４６００は、ステップ４６０１においてウェハまたは基板（例えば、基板３０２、２８０２、３９０２）を開始することによって始まる。ステップ４６０３において、ハード・マスク層（例えば、ハード・マスク層３０４、２８０４、３９０４）が堆積され、続いてステップ４６０５においてＳＡＤＰが行われる。ステップ４６０７において、フィンＲＩＥが実行され、垂直フィンの上部部分および下部部分（例えば、上側ＶＴＦＥＴおよび下側ＶＴＦＥＴ用の上側フィン・チャネルならびに下側フィン・チャネル）が形成される。ステップ４６０７は、上述のようにＮＡＮＤ３およびＮＯＲ３構造体を形成するときに使用される、任意選択のフィン切断処理も含む。追加の処理中に垂直フィンの一部を保護するために、ライナ層（例えば、ライナ層３０８および３１０）が形成されてもよい。

【0162】

ステップ４６０９において、基板（例えば、基板３０２、２８０２、３９０２）がリセスされ、続いて下部エピタキシャル層（例えば、下部エピタキシャル層３１２、１７１２）およびＳＴＩ領域（例えば、ＳＴＩ領域３１４、１７１４）が形成される。ステップ４６１１において、下側ＶＴＦＥＴ用の下部スペーサ（例えば、下部スペーサ３１６、１７１６、２８１６、３９１６）が形成され、続いてステップ４６１３において、下側ＶＴＦＥＴ用のゲート・スタック（例えば、ゲート誘電体層３１８、１７１８、２８１８、３９１８、ゲート導体層３２０、２８２０、３９２０）が形成される。

【0163】

ステップ４６１５において、下側ＶＴＦＥＴに対してリソグラフィ・エッチング・リソグラフィ・エッチング（ＬＥＬＥ）ゲート・パターニングが実施される。次いで、ステップ４６１７において、下側ＶＴＦＥＴ用の上部スペーサ（例えば、上部スペーサ層３２４、１７２４、２８２４、３９２４）が形成される。ステップ４６１９において、中間エピタキシャル層（例えば、共有エピタキシャル層３２６、１７２６、２８２６、３９２６）が形成され、続いて、中間エピタキシャル層接続のために犠牲材料（例えば、犠牲材料３２８、１７２８、２８２８、３９２８）がパターニングされ、ＩＬＤ（例えば、ＩＬＤ層３３０、１７３０）が充填される。次に、ステップ４６２３において、上側ＶＴＦＥＴ用の下部スペーサ（例えば、下部スペーサ層３３２、１７３２、２８３２、３９３２）が形成され、続いてステップ４６２５において、上側ＶＴＦＥＴ用のゲート・スタック（例えば、ゲート誘電体層３３４、１７３４、２８３４、３９３４、およびゲート導体層３３６、１７３６、２８３６、３９３６）が形成される。

【0164】

ステップ４６２７において、上側ＶＴＦＥＴに対してＬＥＬＥゲート・パターニングが実施される。ステップ４６２９において、上側ＶＴＦＥＴ用の上部スペーサ（例えば、上部スペーサ層３４０、１７４０、２８４０、３９４０）が形成される。ステップ４６３１において、上部エピタキシャル層（例えば、上部エピタキシャル層３４２、１７４２、２８４２、３９４２）が形成される。次いで、ステップ４６３３において、ステップ４６２１でパターニングされた犠牲材料が除去され、接触材料に置き換えられる。次いで、ステップ４６３５において、接触部のパターニングが実施され、接触部のパターニングは、（例えば、本明細書の他の場所で説明されているように、ハイ・パワー・レール、ロー・パワー・レール、および出力への接続のための）下部エピタキシャル層、中間エピタキシャル層、および上部エピタキシャル層への接触部ならびに（例えば、本明細書の他の場所で説明されているように、入力のための）ゲート・スタックへの接触部、また必要に応じて、上部エピタキシャル層、中間エピタキシャル層、および下部エピタキシャル層のうちの異なる層間の接続部を含む。

【0165】

いくつかの実施形態において、半導体構造体は、２つ以上の垂直フィンと、２つ以上の垂直フィンのうちの所与の垂直フィンの下部部分を囲む下部エピタキシャル層と、２つ以上の垂直フィンのうちの所与の垂直フィンの上部部分を囲む上部エピタキシャル層と、２つ以上の垂直フィンのうちの所与の垂直フィンの中間部分を囲む共有エピタキシャル層と、下部エピタキシャル層および上部エピタキシャル層に接触する接続層（例えば、金属層またはＭＯＬ接続部）であって、２つ以上の垂直フィンの横側に配置される、接続層とを備える。

【0166】

２つ以上の垂直フィンのうちの所与の垂直フィンの下部エピタキシャル層と共有エピタキシャル層との間の第１の領域は、４チャネルＶＴＦＥＴ用の第１のフィン・チャネルを含んでもよく、２つ以上の垂直フィンのうちの所与の垂直フィンの共有エピタキシャル層と上部エピタキシャル層との間の第２の領域は、４チャネルＶＴＦＥＴ用の第２のフィン・チャネルを含んでもよく、共有エピタキシャル層は、４チャネルＶＴＦＥＴの第１のフィン・チャネルおよび第２のフィン・チャネル用の共有ソース領域を含んでもよく、下部エピタキシャル層および上部エピタキシャル層は、４チャネルＶＴＦＥＴの第１のフィン・チャネル用のドレイン領域および第２のフィン・チャネル用のドレイン領域を含んでもよい。接続層は、第１のフィン・チャネル用のドレイン領域および第２のフィン・チャネル用のドレイン領域をインバータ論理ゲートの出力に接触させる。

【0167】

２つ以上の垂直フィンのうちの所与の垂直フィンの下部エピタキシャル層と共有エピタキシャル層との間の第１の領域は、２チャネルＶＴＦＥＴ用の第１のフィン・チャネルを含んでもよく、２つ以上の垂直フィンのうちの所与の垂直フィンの共有エピタキシャル層と上部エピタキシャル層との間の第２の領域は、２チャネルＶＴＦＥＴ用の第２のフィン・チャネルを含んでもよく、共有エピタキシャル層は、２チャネルＶＴＦＥＴの第１のフィン・チャネルおよび第２のフィン・チャネル用の共有ソース領域を含んでもよく、下部エピタキシャル層および上部エピタキシャル層は、２チャネルＶＴＦＥＴの第１のフィン・チャネル用のドレイン領域および第２のフィン・チャネル用のドレイン領域を含んでもよい。２チャネルＶＴＦＥＴはＰＦＥＴを含んでもよく、接続層は、第１のフィン・チャネル用のドレイン領域および第２のフィン・チャネル用のドレイン領域を２入力ＮＡＮＤ論理ゲートの出力に接続してもよい。２チャネルＶＴＦＥＴはＮＦＥＴを含んでもよく、接続層は、第１のフィン・チャネル用のドレイン領域および第２のフィン・チャネル用のドレイン領域を２入力ＮＯＲ論理ゲートの出力に接続してもよい。

【0168】

２つ以上の垂直フィンのうちの所与の垂直フィンの下部エピタキシャル層と共有エピタキシャル層との間の第１の領域は、第１の１チャネルＶＴＦＥＴ用のフィン・チャネルを含んでもよく、２つ以上の垂直フィンのうちの所与の垂直フィンの共有エピタキシャル層と上部エピタキシャル層との間の第２の領域は、第２の１チャネルＶＴＦＥＴ用のフィン・チャネルを含んでもよく、共有エピタキシャル層は、第１の１チャネルＶＴＦＥＴおよび第２の１チャネルＶＴＦＥＴ用の共有ソース領域を含んでもよく、下部エピタキシャル層は、第１の１チャネルＶＴＦＥＴのドレイン領域を含んでもよく、上部エピタキシャル層は、第２の１チャネルＶＴＦＥＴのドレイン領域を含んでもよい。第１の１チャネルＶＴＦＥＴおよび第２の１チャネルＶＴＦＥＴは、ＰＦＥＴを含んでもよく、接続層は、第１の１チャネルＶＴＦＥＴのドレイン領域および第２の１チャネルＶＴＦＥＴのドレイン領域を３入力ＮＡＮＤ論理ゲートの出力に接続してもよい。第１の１チャネルＶＴＦＥＴおよび第２の１チャネルＶＴＦＥＴは、ＮＦＥＴを含んでもよく、接続層は、第１の１チャネルＶＴＦＥＴのドレイン領域および第２の１チャネルＶＴＦＥＴのドレイン領域を３入力ＮＯＲ論理ゲートの出力に接続してもよい。

【0169】

２つ以上の垂直フィンのうちの所与の垂直フィンの下部エピタキシャル層と共有エピタキシャル層との間の第１の領域は、２チャネルＶＴＦＥＴ用の第１のフィン・チャネルを含んでもよく、２つ以上の垂直フィンのうちの所与の垂直フィンの共有エピタキシャル層と上部エピタキシャル層との間の第２の領域は、２チャネルＶＴＦＥＴ用の第２のフィン・チャネルを含んでもよく、共有エピタキシャル層は、２チャネルＶＴＦＥＴ用の共有ソース領域を含んでもよく、下部エピタキシャル層および上部エピタキシャル層は、２チャネルＶＴＦＥＴのドレイン領域を含んでもよい。２チャネルＶＴＦＥＴはＰＦＥＴを含んでもよく、接続層は、２チャネルＶＴＦＥＴのドレイン領域を３入力ＮＡＮＤ論理ゲートの出力に接続してもよい。２チャネルＶＴＦＥＴはＮＦＥＴを含んでもよく、接続層は、２チャネルＶＴＦＥＴのドレイン領域を３入力ＮＯＲ論理ゲートの出力に接続してもよい。

【0170】

いくつかの実施形態において、半導体構造体を形成する方法は、２つ以上の垂直フィンを形成することと、２つ以上の垂直フィンのうちの所与の垂直フィンの下部部分を囲む下部エピタキシャル層を形成することと、２つ以上の垂直フィンのうちの所与の垂直フィンの上部部分を囲む上部エピタキシャル層を形成することと、２つ以上の垂直フィンのうちの所与の垂直フィンの中間部分を囲む共有エピタキシャル層を形成することと、下部エピタキシャル層および上部エピタキシャル層に接触する接続層を形成することであって、接続層が２つ以上の垂直フィンの横側に配置される、接続層を形成することとを含む。

【0171】

下部エピタキシャル層および上部エピタキシャル層は、論理ゲートの少なくとも１つのＶＴＦＥＴのドレイン領域を含んでもよい。接続層は、少なくとも１つのＶＴＦＥＴのドレイン領域を論理ゲートの出力に接続してもよい。

【0172】

いくつかの実施形態において、インバータ論理ゲートは、４チャネルＮＦＥＴおよび４チャネルＰＦＥＴを備える。４チャネルＮＦＥＴは２つの垂直フィンを備え、２つの垂直フィンはそれぞれ、２つの垂直フィンの下部部分を囲む下部エピタキシャル層、２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および２つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。４チャネルＰＦＥＴは２つの垂直フィンを備え、２つの垂直フィンはそれぞれ、２つの垂直フィンの下部部分を囲む下部エピタキシャル層、２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および２つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。インバータ論理ゲートは、４チャネルＮＦＥＴならびに４チャネルＰＦＥＴの下部エピタキシャル層および上部エピタキシャル層に接触する接続層（例えば、ＭＯＬ接続部）も備える。

【0173】

インバータ論理ゲートは、２つの垂直フィンの下部エピタキシャル層と共有エピタキシャル層との間の部分および共有エピタキシャル層と上部エピタキシャル層との間の部分を囲む４チャネルＮＦＥＴおよび４チャネルＰＦＥＴのゲート・スタックに接続されたインバータ論理ゲートの入力と、４チャネルＮＦＥＴならびに４チャネルＰＦＥＴの下部エピタキシャル層および上部エピタキシャル層に接続されたインバータ論理ゲートの出力と、４チャネルＰＦＥＴの共有エピタキシャル層に接続された（例えば、４チャネルＰＦＥＴの共有エピタキシャル層をハイ・パワー・レールに接続する）第１の接触部と、４チャネルＮＦＥＴの共有エピタキシャル層に接続された（例えば、４チャネルＮＦＥＴの共有エピタキシャル層をロー・パワー・レールに接続する）第２の接触部とをさらに備えてもよい。

【0174】

いくつかの実施形態において、２入力論理ゲートは、２つの２チャネルＮＦＥＴおよび２つの２チャネルＰＦＥＴを備える。２つの２チャネルＮＦＥＴは２つの垂直フィンを備え、２つの垂直フィンはそれぞれ、２つの垂直フィンの下部部分を囲む下部エピタキシャル層、２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および２つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。２つの２チャネルＰＦＥＴは２つの垂直フィンを備え、２つの垂直フィンはそれぞれ、２つの垂直フィンの下部部分を囲む下部エピタキシャル層、２つの垂直フィンの上部部分を囲む上部エピタキシャル層、および２つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。２入力論理ゲートは、（ｉ）２つの２チャネルＮＦＥＴならびに（ｉｉ）２つの２チャネルＰＦＥＴのうちの１つの下部エピタキシャル層および上部エピタキシャル層に接触する接続層（例えば、ＭＯＬ接続部）も備える。

【0175】

２入力論理ゲートは、２入力ＮＡＮＤ論理ゲートを備え、２つの２チャネルＮＦＥＴのうちの第１の２チャネルＮＦＥＴのゲート・スタックおよび２つの２チャネルｐ型電界効果トランジスタのうちの第１の２チャネルｐ型電界効果トランジスタのゲート・スタックに接続された２入力ＮＡＮＤ論理ゲートの第１の入力と、２つの２チャネルＮＦＥＴのうちの第２の２チャネルＮＦＥＴのゲート・スタックおよび２つの２チャネルＰＦＥＴのうちの第２の２チャネルＰＦＥＴのゲート・スタックに接続された２入力ＮＡＮＤ論理ゲートの第２の入力と、ＭＯＬ接続部を介して２つの２チャネルＰＦＥＴの下部エピタキシャル層および上部エピタキシャル層に接続され、２つの２チャネルＮＦＥＴのうちの第１の２チャネルＮＦＥＴの２つの垂直フィンの下部エピタキシャル層に接続された、２入力ＮＡＮＤ論理ゲートの出力と、２つの２チャネルＰＦＥＴの共有エピタキシャル層に接続された（例えば、２つの２チャネルＰＦＥＴの共有エピタキシャル層をハイ・パワー・レールに接続する）第１の接触部と、２つの２チャネルＮＦＥＴのうちの第２の２チャネルＮＦＥＴの２つの垂直フィンの上部エピタキシャル層に接続された（例えば、２つの２チャネルＮＦＥＴのうちの第２の２チャネルＮＦＥＴの２つの垂直フィンの上部エピタキシャル層をロー・パワー・レールに接続する）第２の接触部とをさらに備えてもよい。

【0176】

２入力論理ゲートは、２入力ＮＯＲ論理ゲートを備えてもよく、２つの２チャネルＮＦＥＴのうちの第１の２チャネルＮＦＥＴのゲート・スタックおよび２つの２チャネルＰＦＥＴのうちの第１の２チャネルＰＦＥＴのゲート・スタックに接続された２入力ＮＯＲ論理ゲートの第１の入力と、２つの２チャネルＮＦＥＴのうちの第２の２チャネルＮＦＥＴのゲート・スタックおよび２つの２チャネルＰＦＥＴのうちの第２の２チャネルＰＦＥＴのゲート・スタックに接続された２入力ＮＯＲ論理ゲートの第２の入力と、ＭＯＬ接続部を介して２つの２チャネルＮＦＥＴの下部エピタキシャル層および上部エピタキシャル層に接続され、２つの２チャネルＰＦＥＴのうちの第１の２チャネルＰＦＥＴの２つの垂直フィンのうちの第１の垂直フィンの共有エピタキシャル層のうちの第１の共有エピタキシャル層に接続された、２入力ＮＯＲ論理ゲートの出力と、２つの２チャネルＰＦＥＴのうちの第２の２チャネルＰＦＥＴの２つの垂直フィンのうちの第２の垂直フィンの共有エピタキシャル層のうちの第２の共有エピタキシャル層に接続された（例えば、２つの２チャネルＰＦＥＴのうちの第２の２チャネルＰＦＥＴの２つの垂直フィンのうちの第２の垂直フィンの共有エピタキシャル層のうちの第２の共有エピタキシャル層をハイ・パワー・レールに接続する）第１の接触部と、２つの２チャネルＮＦＥＴの２つの垂直フィンの共有エピタキシャル層に接続された（例えば、２つの２チャネルＮＦＥＴの２つの垂直フィンの共有エピタキシャル層をロー・パワー・レールに接続する）第２の接触部とをさらに備えてもよい。

【0177】

いくつかの実施形態において、３入力論理ゲートは、３つのＮＦＥＴおよび３つのＰＦＥＴを備える。３つのＮＦＥＴは、第１の組の１つまたは複数の垂直フィンを備え、第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンは、第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの下部部分を囲む下部エピタキシャル層、第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの上部部分を囲む上部エピタキシャル層、および第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。３つのＰＦＥＴは、第２の組の１つまたは複数の垂直フィンを備え、第２の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンが、第２の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの下部部分を囲む下部エピタキシャル層、第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの上部部分を囲む上部エピタキシャル層、および第２の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの中間部分を囲む共有エピタキシャル層を備える。３入力論理ゲートは、第１の組の１つまたは複数の垂直フィンおよび第２の組の１つまたは複数の垂直フィンのうちの１つにおける少なくとも１つの垂直フィンのうちの１つの下部エピタキシャル層および上部エピタキシャル層に接触する接続層（例えば、ＭＯＬ接続部）も備える。

【0178】

３入力論理ゲートは３入力ＮＡＮＤ論理ゲートを備えてもよく、３つのＮＦＥＴは３つの１チャネルＮＦＥＴを備えてもよく、３つのＰＦＥＴは３つの１チャネルＰＦＥＴを備えてもよく、３入力論理ゲートは、３つの１チャネルＮＦＥＴのうちの第１の１チャネルＮＦＥＴのゲート・スタックおよび３つの１チャネルＰＦＥＴのうちの第１の２チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＡＮＤ論理ゲートの第１の入力と、３つの１チャネルＮＦＥＴのうちの第２の１チャネルＮＦＥＴのゲート・スタックおよび３つの１チャネルＰＦＥＴのうちの第２の１チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＡＮＤ論理ゲートの第２の入力と、３つの１チャネルＮＦＥＴのうちの第３の１チャネルＮＦＥＴのゲート・スタックおよび３つの１チャネルＰＦＥＴのうちの第３の１チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＡＮＤ論理ゲートの第３の入力と、ＭＯＬ接続部を介して第２の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの下部エピタキシャル層および上部エピタキシャル層に接続され、第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの上部エピタキシャル層に接続された、３入力ＮＡＮＤ論理ゲートの出力と、第２の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの共有エピタキシャル層および第２の組の１つまたは複数の垂直フィンにおける別の垂直フィンにおける共有エピタキシャル層に接続された（例えば、第２の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの共有エピタキシャル層および第２の組の１つまたは複数の垂直フィンにおける別の垂直フィンにおける共有エピタキシャル層をハイ・パワー・レールに接続する）第１の接触部と、第１の組の１つまたは複数の垂直フィンにおける別の垂直フィンにおける共有エピタキシャル層に接続された（例えば、第１の組の１つまたは複数の垂直フィンにおける他の垂直フィンにおける共有エピタキシャル層をロー・パワー・レールに接続する）第２の接触部とをさらに備えてもよい。

【0179】

３入力論理ゲートは３入力ＮＯＲ論理ゲートを備えてもよく、３つのＮＦＥＴは３つの１チャネルＮＦＥＴを備えてもよく、３つのＰＦＥＴは３つの１チャネルＰＦＥＴを備えてもよく、３入力論理ゲートは、３つの１チャネルＮＦＥＴのうちの第１の１チャネルＮＦＥＴのゲート・スタックおよび３つの１チャネルＰＦＥＴのうちの第１の２チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＯＲ論理ゲートの第１の入力と、３つの１チャネルＮＦＥＴのうちの第２の１チャネルＮＦＥＴのゲート・スタックおよび３つの１チャネルＰＦＥＴのうちの第２の１チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＯＲ論理ゲートの第２の入力と、３つの１チャネルＮＦＥＴのうちの第３の１チャネルＮＦＥＴのゲート・スタックおよび３つの１チャネルＰＦＥＴのうちの第３の１チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＯＲ論理ゲートの第３の入力と、ＭＯＬ接続部を介して第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの下部エピタキシャル層および上部エピタキシャル層に接続され、第２の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの上部エピタキシャル層に接続された、３入力ＮＯＲ論理ゲートの出力と、第２の組の１つまたは複数の垂直フィンにおける別の垂直フィンにおける共有エピタキシャル層に接続された（例えば、第２の組の１つまたは複数の垂直フィンにおける他の垂直フィンにおける共有エピタキシャル層をハイ・パワー・レールに接続する）第１の接触部と、第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの共有エピタキシャル層および第１の組の１つまたは複数の垂直フィンにおける別の垂直フィンにおける共有エピタキシャル層に接続された（例えば、第１の組の１つまたは複数の垂直フィンにおける少なくとも１つの垂直フィンの共有エピタキシャル層および第１の組の１つまたは複数の垂直フィンにおける別の垂直フィンにおける共有エピタキシャル層をロー・パワー・レールに接続する）第２の接触部とをさらに備えてもよい。

【0180】

３入力論理ゲートは３入力ＮＡＮＤ論理ゲートを備えてもよく、３つのＮＦＥＴは３つの２チャネルＮＦＥＴを備えてもよく、３つのＰＦＥＴは３つの２チャネルＰＦＥＴを備えてもよく、３入力論理ゲートは、３つの２チャネルＮＦＥＴのうちの第１の２チャネルＮＦＥＴのゲート・スタックおよび３つの２チャネルＰＦＥＴのうちの第１の２チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＡＮＤ論理ゲートの第１の入力と、３つの２チャネルＮＦＥＴのうちの第２の２チャネルＮＦＥＴのゲート・スタックおよび３つの２チャネルＰＦＥＴのうちの第２の２チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＡＮＤ論理ゲートの第２の入力と、３つの２チャネルＮＦＥＴのうちの第３の２チャネルＮＦＥＴのゲート・スタックおよび３つの２チャネルＰＦＥＴのうちの第３の２チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＡＮＤ論理ゲートの第３の入力と、ＭＯＬ接続部を介して第２の組の１つまたは複数の垂直フィンにおける垂直フィンの下部エピタキシャル層および上部エピタキシャル層に接続され、別のＭＯＬ接続部を介して第１の組の１つまたは複数の垂直フィンにおける垂直フィンのうちの１つの上部エピタキシャル層および下部エピタキシャル層に接続された、３入力ＮＡＮＤ論理ゲートの出力と、第２の組の１つまたは複数の垂直フィンにおける共有エピタキシャル層に接続された（例えば、第２の組の１つまたは複数の垂直フィンにおける共有エピタキシャル層をハイ・パワー・レールに接続する）第１の接触部と、第１の組の１つまたは複数の垂直フィンにおける垂直フィンのうちの１つの共有エピタキシャル層に接続された（例えば、第１の組の１つまたは複数の垂直フィンにおける垂直フィンのうちの１つの共有エピタキシャル層をロー・パワー・レールに接続する）第２の接触部とをさらに備えてもよい。

【0181】

３入力論理ゲートは３入力ＮＯＲ論理ゲートを備えてもよく、３つのＮＦＥＴは３つの２チャネルＮＦＥＴを備えてもよく、３つのＰＦＥＴは３つの２チャネルＰＦＥＴを備えてもよく、３入力論理ゲートは、３つの２チャネルＮＦＥＴのうちの第１の２チャネルＮＦＥＴのゲート・スタックおよび３つの２チャネルＰＦＥＴのうちの第１の２チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＯＲ論理ゲートの第１の入力と、３つの２チャネルＮＦＥＴのうちの第２の２チャネルＮＦＥＴのゲート・スタックおよび３つの２チャネルＰＦＥＴのうちの第２の２チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＯＲ論理ゲートの第２の入力と、３つの２チャネルＮＦＥＴのうちの第３の２チャネルＮＦＥＴのゲート・スタックおよび３つの２チャネルＰＦＥＴのうちの第３の２チャネルＰＦＥＴのゲート・スタックに接続された３入力ＮＯＲ論理ゲートの第３の入力と、ＭＯＬ接続部を介して第１の組の１つまたは複数の垂直フィンにおける垂直フィンの下部エピタキシャル層および上部エピタキシャル層に接続され、別のＭＯＬ接続部を介して第２の組の１つまたは複数の垂直フィンにおける１つの垂直フィンの上部エピタキシャル層および下部エピタキシャル層に接続された、３入力ＮＯＲ論理ゲートの出力と、第１の組の１つまたは複数の垂直フィンの垂直フィンにおける共有エピタキシャル層に接続された（例えば、第１の組の１つまたは複数の垂直フィンの垂直フィンにおける共有エピタキシャル層をハイ・パワー・レールに接続する）第１の接触部と、第２の組の１つまたは複数の垂直フィンにおける垂直フィンのうちの１つの共有エピタキシャル層に接続された（例えば、第２の組の１つまたは複数の垂直フィンにおける垂直フィンのうちの１つの共有エピタキシャル層をロー・パワー・レールに接続する）第２の接触部とをさらに備えてもよい。

【0182】

上記の説明で提供された様々な材料、処理方法（例えば、エッチングの種類、堆積の種類など）および寸法は例として提示されているにすぎないことを理解されたい。必要に応じて、様々な他の好適な材料、処理方法、および寸法が使用されてもよい。

【0183】

上記の技術による半導体デバイスおよび半導体デバイスを形成するための方法は、様々な用途、ハードウェア、または電子システムあるいはその組合せにおいて採用され得る。本発明の実施形態を実装するための好適なハードウェアおよびシステムには、センサおよびセンシング・デバイス、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯通信デバイス（例えば、携帯電話およびスマート・フォン）、ソリッドステート・メディア・ストレージ・デバイス、機能回路などが含まれるが、これらに限定されない。半導体デバイスを組み込んだシステムおよびハードウェアは、本発明の企図された実施形態である。本明細書で提供される教示が与えられる場合、当業者は、本発明の実施形態の他の実装および適用を企図することができるであろう。

【0184】

上記の様々な構造体は、集積回路において実装されてもよい。結果として得られる集積回路チップは、製造業者によって、ベア・ダイとして未加工ウェハ形式（すなわち、パッケージ化されていない複数のチップを有する単一のウェハ）で、またはパッケージ化された形式で配布されてもよい。後者の場合、チップは、シングル・チップ・パッケージ（マザーボードに固定されたリードを有するプラスチック製キャリア、または他の高レベルのキャリアなど）において、またはマルチチップ・パッケージ（表面相互接続または埋め込み相互接続のいずれかまたは両方を有するセラミック製キャリアなど）において搭載される。いずれの場合でも、チップは、次いで（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路要素、または他の信号処理デバイスあるいはその組合せと集積される。最終製品は、玩具および他の低性能用途からディスプレイ、キーボードまたは他の入力デバイス、および中央処理装置を有する高度なコンピュータ製品に至るまでの、集積回路チップを含む任意の製品とすることができる。

【0185】

本発明の様々な実施形態の説明は、例示を目的として提示されたものであり、網羅的であることまたは開示された実施形態に限定されることを意図したものではない。当業者には、説明した実施形態の範囲から逸脱することなく多くの修正形態および変形形態が明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見られる技術に勝る実際の適用もしくは技術的改善を最もよく説明するために、または当業者が本明細書で開示される実施形態を理解できるようにするために選択されたものである。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8】

【図9】

【図10A】

【図10B】

【図11A】

【図11B】

【図11C】

【図12】

【図13A】

【図13B】

【図13C】

【図13D】

【図13E】

【図13F】

【図14A】

【図14B】

【図15A】

【図15B】

【図15C】

【図15D】

【図15E】

【図15F】

【図15G】

【図16A】

【図16B】

【図17】

【図18A】

【図18B】

【図19】

【図20A】

【図20B】

【図20C】

【図20D】

【図21A】

【図21B】

【図22A】

【図22B】

【図23A】

【図23B】

【図23C】

【図23D】

【図23E】

【図24A】

【図24B】

【図24C】

【図24D】

【図25】

【図26A】

【図26B】

【図26C】

【図26D】

【図27】

【図28】

【図29】

【図30】

【図31A】

【図31B】

【図32】

【図33】

【図34】

【図35A】

【図35B】

【図35C】

【図36】

【図37A】

【図37B】

【図37C】

【図38】

【図39】

【図40】

【図41】

【図42A】

【図42B】

【図43】

【図44】

【図45A】

【図45B】

【図46】