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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-04-25
(45)【発行日】2025-05-08
(54)【発明の名称】スパース行列最適化機構
(51)【国際特許分類】
G06F 17/16 20060101AFI20250428BHJP
G06F 9/38 20180101ALI20250428BHJP
G06F 9/302 20180101ALI20250428BHJP
G06N 3/063 20230101ALI20250428BHJP
【ＦＩ】
G06F17/16 P
G06F9/38 370C
G06F9/302 A
G06N3/063
【請求項の数】
13
【外国語出願】
(21)【出願番号】P 2020159658
(22)【出願日】2020-09-24
(65)【公開番号】P2021093131
(43)【公開日】2021-06-17
【審査請求日】2023-09-21
(31)【優先権主張番号】16/710,081
(32)【優先日】2019-12-11
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】593096712
【氏名又は名称】インテル コーポレイション
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】ナミタ シャルマ
(72)【発明者】
【氏名】スプラティム パル
(72)【発明者】
【氏名】ビジュ ピー． サイモン
(72)【発明者】
【氏名】トヴィナケレ ディー． ヴィヴェク
【審査官】田中 幸雄
(56)【参考文献】
【文献】米国特許出願公開第２０１７／０１６８９９０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０３２４７４６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １７／１６
Ｇ０６Ｆ ９／３８
Ｇ０６Ｆ ９／３０２
Ｇ０６Ｎ ３／０６３
(57)【特許請求の範囲】
【請求項1】
行列処理を容易にする装置であって、入力行列データを受け取り、該入力行列データを複数のサブブロックに変換し、各々が前記複数のサブブロックのうちの１つに関連付けられる、複数のサブブロックビットを有するビットマップデータを取り出し、前記複数のサブブロックのうちの第１ブロック内の隣接するサブブロックに関連付けられるサブブロックビットを検査して、処理されるべきタイルサイズを決定し、前記第１ブロック内の各サブブロックが、すべてゼロであるスパースデータを含むことを前記サブブロックビットが示すと判断すると、第１タイルサイズを選択し、前記第１タイルサイズに基づいて出力行列データを生成する、行列アクセラレータを備える、
装置。
【請求項2】
前記第１タイルサイズは、前記第１ブロックのサイズを備える、請求項１に記載の装置。
【請求項3】
前記行列アクセラレータは、前記第１ブロック内の少なくとも１つのサブブロックがスパースデータを含まないと判断すると、第２タイルサイズを選択する、請求項１に記載の装置。
【請求項4】
前記第２タイルサイズは、サブブロックのサイズを備える、請求項３に記載の装置。
【請求項5】
行列処理を容易にするために、グラフィクスプロセッサによって実行される方法であって、入力行列データを受け取るステップと；
前記入力行列データを複数のサブブロックに変換するステップと；
各々が前記複数のサブブロックのうちの１つに関連付けられる、複数のサブブロックビットを有するビットマップデータを取り出すステップと；
前記複数のサブブロックのうちの第１ブロック内の隣接するサブブロックに関連付けられるサブブロックビットを検査して、処理されるべきタイルサイズを決定するステップと；
前記第１ブロック内の各サブブロックが、すべてゼロであるスパースデータを含むことを前記サブブロックビットが示すと判断すると、第１タイルサイズを選択するステップと；
前記第１タイルサイズに基づいて出力行列データを生成するステップと；
を含む、方法。
【請求項6】
前記第１タイルサイズは、前記第１ブロックのサイズを備える、請求項５に記載の方法。
【請求項7】
前記第１ブロック内の少なくとも１つのサブブロックがスパースデータを含まないと判断すると、第２タイルサイズを選択するステップ、
を更に含む、請求項５に記載の方法。
【請求項8】
前記第２タイルサイズは、サブブロックのサイズを備える、
請求項７に記載の方法。
【請求項9】
グラフィクスプロセッサであって、入力行列データを受け取り、該入力行列データを複数のサブブロックに変換し、各々が前記複数のサブブロックのうちの１つに関連付けられる、複数のサブブロックビットを有するビットマップデータを取り出し、前記複数のサブブロックのうちの第１ブロック内の隣接するサブブロックに関連付けられるサブブロックビットを検査して、処理されるべきタイルサイズを決定し、前記第１ブロック内の各サブブロックが、すべてゼロであるスパースデータを含むことを前記サブブロックビットが示すと判断すると、第１タイルサイズを選択する、行列アクセラレータと；
前記第１タイルサイズに基づいて出力行列データを生成するシストリックパイプラインと；
を備える、グラフィクスプロセッサ。
【請求項10】
前記第１タイルサイズは、前記第１ブロックのサイズを備える、請求項９に記載のグラフィクスプロセッサ。
【請求項11】
前記行列アクセラレータは、前記第１ブロック内の少なくとも１つのサブブロックがスパースデータを含まないと判断すると、第２タイルサイズを選択する、請求項９に記載のグラフィクスプロセッサ。
【請求項12】
前記第２タイルサイズは、サブブロックのサイズを備える、
請求項１１に記載のグラフィクスプロセッサ。
【請求項13】
前記行列アクセラレータは、前記複数のサブブロックのうちの第２ブロックを検査して、前記第２ブロックがスパースデータを含むかどうか判断し、前記第２ブロックがスパースデータを含まないと判断すると、第２タイルサイズを選択し、前記第２タイルサイズに基づいて出力行列データを生成する、請求項９に記載のグラフィクスプロセッサ。
【発明の詳細な説明】
【背景技術】
【0001】
ニューラルネットワークを、非巡回グラフ内で接続されるニューロンの集合としてモデル化することができる。ニューラルネットワークは、入力（単一ベクトル）を受け取り、一連の隠れ層を通してその入力を変換することができる。各隠れ層は、ニューロンのセットで構成され、各ニューロンは、前の層内のすべてのニューロンに完全に接続され、単一層内のニューロンは完全に独立に機能し、いずれの接続も共有しない。畳み込みニューラルネットワーク（ＣＮＮ：ｃｏｎｖｏｌｕｔｉｏｎａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）は、標準のニューラルネットワークと同様である。各ニューロンは、いくつかの入力を受け取り、ドット積を実行し、任意に非線形性に従う。しかしながら、ＣＮＮは、入力画像データを処理するよう明示的に調整される。生の画像データ入力に基づいて、ネットワークは、入力データのための分類スコアを出力する。
【0002】
ニューラルネットワーク処理を実行するよう構成される並列データ処理システムは、グラフィクスプロセッサを含むことができる。グラフィクスプロセッサは、例えば線形補間、テセレーション（ｔｅｓｓｅｌｌａｔｉｏｎ）、ラスタライゼーション、テクスチャマッピング、深度テスト等のような特定のオペレーションをグラフィクスデータに対して実行するように構成され得る。グラフィクスプロセッサの一部をプログラム可能にすることができ、そのようなプロセッサが、頂点及びフラグメントデータを処理するための広範なオペレーションをサポートすることを可能にする。グラフィクスプロセッサ内の完全にプログラム可能な実行ユニットを利用して、様々な並列処理オペレーションを実行することができる。しかしながら、スループットを最大にするために、グラフィクスプロセッサは、特別な固定機能論理（ｆｉｘｅｄ ｆｕｎｃｔｉｏｎ）ユニットを使用していくつかのオペレーションを実行することがある。
【図面の簡単な説明】
【0003】
本実施形態の上記特徴を詳細に理解することができるように、添付の図面にその一部が図示される実施形態を参照することにより、簡潔に上記で要約された実施形態の更なる具体的な説明がなされ得る。しかしながら、添付の図面は、単に典型的な実施形態を例示するものにすぎず、したがって、その範囲を限定するものとして見なされるべきではないことに留意されたい。
【0004】
【図1】一実施形態による処理システムのブロック図である。
【0005】
【図2A】本明細書で説明される実施形態によって提供されるコンピューティングシステム及びグラフィクスプロセッサを示す図である。
【図2B】本明細書で説明される実施形態によって提供されるコンピューティングシステム及びグラフィクスプロセッサを示す図である。
【図2C】本明細書で説明される実施形態によって提供されるコンピューティングシステム及びグラフィクスプロセッサを示す図である。
【図2D】本明細書で説明される実施形態によって提供されるコンピューティングシステム及びグラフィクスプロセッサを示す図である。
【0006】
【図3A】実施形態によって提供される、追加のグラフィクスプロセッサ及び計算アクセラレータアーキテクチャのブロック図である。
【図3B】実施形態によって提供される、追加のグラフィクスプロセッサ及び計算アクセラレータアーキテクチャのブロック図である。
【図3C】実施形態によって提供される、追加のグラフィクスプロセッサ及び計算アクセラレータアーキテクチャのブロック図である。
【0007】
【図4】いくつかの実施形態によるグラフィクスプロセッサのグラフィクス処理エンジンのブロック図である。
【0008】
【図5A】実施形態による、グラフィクスプロセッサコア内で用いられる処理要素のアレイを含むスレッド実行ロジック５００を示す図である。
【図5B】実施形態による、グラフィクスプロセッサコア内で用いられる処理要素のアレイを含むスレッド実行ロジック５００を示す図である。
【0009】
【図6】一実施形態による追加の実行ユニット６００を示す図である。
【0010】
【図7】いくつかの実施形態による、グラフィクスプロセッサ命令フォーマットを示すブロック図である。
【0011】
【図8】別の実施形態によるグラフィクスプロセッサのブロック図である。
【0012】
【図9A】いくつかの実施形態による、グラフィクスプロセッサコマンドフォーマット及びコマンドシーケンスを示す図である。
【図9B】いくつかの実施形態による、グラフィクスプロセッサコマンドフォーマット及びコマンドシーケンスを示す図である。
【0013】
【図10】いくつかの実施形態による、データ処理システムのための例示のグラフィクスソフトウェアアーキテクチャを示す図である。
【0014】
【図11A】一実施形態による、集積回路パッケージアセンブリを示す図である。
【図11B】一実施形態による、集積回路パッケージアセンブリを示す図である。
【図11C】一実施形態による、集積回路パッケージアセンブリを示す図である。
【図11D】一実施形態による、集積回路パッケージアセンブリを示す図である。
【0015】
【図12】一実施形態による、例示のシステムオンチップ集積回路を示すブロック図である。
【0016】
【0017】
【図14】一実施形態による機械学習ソフトウェアスタックを示す図である。
【0018】
【0019】
【図16】例示のリカレントニューラルネットワークを示す図である。
【0020】
【図17】ディープニューラルネットワークのトレーニングと展開を示す図である。
【0021】
【図18】分散学習を示すブロック図である。
【0022】
【図19】一実施形態によるデータ処理システムのブロック図である。
【0023】
【図20】一実施形態による、命令パイプラインによって実行される行列演算を示す図である。
【0024】
【図21】タイル化された行列データの一実施形態を示す図である。
【0025】
【0026】
【0027】
【図24】タイル最適化（ｔｉｌｉｎｇ ｏｐｔｉｍｉｚａｔｉｏｎ）を実行するための一実施形態を示すフロー図である。
【発明を実施するための形態】
【0028】
実施形態において、行列アクセラレータは、受け取った行列データを検査し、データのスパース性に基づいて処理タイルサイズを最適化する。
【0029】
システム概要
図１は、一実施形態による処理システム１００のブロック図である。システム１００は、単一のプロセッサデスクトップシステム、マルチプロセッサワークステーションシステム、あるいは多数のプロセッサ１０２又はプロセッサコア１０７を有するサーバシステムで使用されてよい。一実施形態において、システム１００は、ローカル又はワイドエリアネットワークへの有線又は無線接続性を有するモノのインターネット（ＩｏＴ）デバイス内のように、モバイル、ハンドヘルド又は組込みデバイスで使用するためにシステムオンチップ（ＳｏＣ）集積回路内に組み込まれる処理プラットフォームである。
図１は、一実施形態による処理システム１００のブロック図である。システム１００は、単一のプロセッサデスクトップシステム、マルチプロセッサワークステーションシステム、あるいは多数のプロセッサ１０２又はプロセッサコア１０７を有するサーバシステムで使用されてよい。一実施形態において、システム１００は、ローカル又はワイドエリアネットワークへの有線又は無線接続性を有するモノのインターネット（ＩｏＴ）デバイス内のように、モバイル、ハンドヘルド又は組込みデバイスで使用するためにシステムオンチップ（ＳｏＣ）集積回路内に組み込まれる処理プラットフォームである。
【0030】
一実施形態において、システム１００は、サーバベースのゲーミングプラットフォーム；ゲーム及びメディアコンソールを含むゲームコンソール；モバイルゲーミングコンソール、ハンドヘルドゲームコンソール又はオンラインゲームコンソール；を含むか、これらと結合することができ、あるいはこれらの中に一体化されることができる。いくつかの実施形態において、システム１００は、携帯電話、スマートフォン、タブレットコンピューティングデバイス、あるいは内部ストレージ容量が少ないラップトップのようなモバイルインターネット接続型デバイスの一部である。処理システム１００はまた、スマートウォッチウェアラブルデバイスのようなウェアラブルデバイス；視覚、オーディオ又は触覚出力を補助現実世界の視覚、オーディオ又は触覚経験に提供するか、あるいはテキスト、オーディオ、グラフィクス、ビデオ、ホログラフィック画像若しくはビデオ又は触覚フィードバックを他の方法で提供するために、拡張現実（ＡＲ）又は仮想現実（ＶＲ）機能で強化されるスマートアイウェア又は衣類；他の拡張現実（ＡＲ）デバイス；又は他の仮想現実（ＶＲ）デバイス；を含むか、これらと結合することができ、あるいはこれらの中に一体化されることもできる。いくつかの実施形態において、処理システム１００は、テレビジョン又はセットトップボックスデバイスを含むか、これらの一部である。一実施形態において、システム１００は、バス、トラクタートレイラー、車、モータ又は電動自転車（ｅｌｅｃｔｒｉｃ ｐｏｗｅｒ ｃｙｃｌｅ）、飛行機又はグラインダー（又はこれらの任意の組合せ）のような、自己駆動型の乗り物を含むか、これらと結合することができ、あるいはこれらの中に一体化されることができる。自己駆動型の乗り物はシステム１００を使用して、該乗り物の周囲で感知される環境を処理し得る。
【0031】
いくつかの実施形態において、１つ以上のプロセッサ１０２は各々、実行されると、システム又はユーザソフトウェアのためにオペレーションを実行する命令を処理する、１つ以上のプロセッサコア１０７を含む。いくつかの実施形態において、１つ以上のプロセッサコア１０７のうちの少なくとも１つは、特定の命令セット１０９を処理するように構成される。いくつかの実施形態において、命令セット１０９は、ＣＩＳＣ（Ｃｏｍｐｌｅｘ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｉｎｇ）、ＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｉｎｇ）又はＶＬＩＷ（Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）による計算を容易にし得る。１つ以上のプロセッサコア１０７は、他の命令セットのエミュレーションを容易にする命令を含み得る、異なる命令セット１０９を処理し得る。プロセッサコア１０７は、デジタル信号プロセッサ（ＤＳＰ）等の他の処理デバイスも含んでよい。
【0032】
いくつかの実施形態において、プロセッサ１０２はキャッシュメモリ１０４を含む。アーキテクチャに応じて、プロセッサ１０２は、単一の内部コア又は複数のレベルの内部キャッシュを有することができる。いくつかの実施形態において、キャッシュメモリは、プロセッサ１０２の様々な構成要素の間で共有される。いくつかの実施形態において、プロセッサ１０２は、外部キャッシュ（例えばレベル３（Ｌ３）キャッシュ又は最終レベルキャッシュ（ＬＬＣ））（図示せず）も使用する。外部キャッシュは、既知のコヒーレンシ技術を使用して、プロセッサコア１０７の間で共有されてよい。加えて、レジスタファイル１０６をプロセッサ１０２内に含むことができ、レジスタファイル１０６は、いくつかのタイプのデータを格納するために異なるタイプのレジスタを含んでよい（例えば整数レジスタ、浮動小数点レジスタ、ステータスレジスタ及び命令ポインタレジスタ）。いくつかのレジスタは汎用レジスタであってよいが、他のレジスタは、プロセッサ１０２の設計に固有のものであってよい。
【0033】
いくつかの実施形態において、１つ以上のプロセッサ１０２は、１つ以上のインタフェースバス１１０に結合され、アドレス、データ又は制御信号のような通信信号をプロセッサ１０２とシステム１００内の他の構成要素との間で伝送する。インタフェースバス１１０は、一実施形態では、ＤＭＩ（Ｄｉｒｅｃｔ Ｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）バスのバージョンのようなプロセッサバスとすることができる。しかしながら、プロセッサバスは、ＤＭＩバスに限定されず、１つ以上の周辺構成要素相互接続バス（例えばＰＣＩ、ＰＣＩエクスプレス）、メモリバス又は他のタイプのインタフェースバスを含んでよい。一実施形態において、プロセッサ１０２は、一体型のメモリコントローラ１１６及びプラットフォームコントローラハブ１３０を含む。メモリコントローラ１１６は、メモリデバイスと、システム１００の他の構成要素との間の通信を促進するが、プラットフォームコントローラハブ（ＰＣＨ）１３０は、ローカルＩ／Ｏバスを介してＩ／Ｏデバイスへの接続を提供する。
【0034】
メモリデバイス１２０は、動的ランダムアクセスメモリ（ＤＲＡＭ）デバイス、静的ランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、相変化メモリデバイス又はプロセスメモリとして機能する適切な性能を有する何らかの他のメモリデバイスとすることができる。一実施形態において、メモリデバイス１２０はシステム１００のためのシステムメモリとして動作して、１つ以上のプロセッサ１０２がアプリケーション又はプロセスを実行するときに使用するために、データ１２２及び命令１２１を格納することができる。メモリコントローラ１１６は、オプションの外部グラフィクスプロセッサ１１８とも結合する。外部グラフィクスプロセッサ１１８は、プロセッサ１０２内のグラフィクスプロセッサ１０８と通信して、グラフィクス及びメディアオペレーション（ｍｅｄｉａ ｏｐｅｒａｔｉｏｎｓ）を実行してよい。いくつかの実施形態において、グラフィクス、メディア及び／又は計算オペレーション（ｃｏｍｐｕｔｅ ｏｐｅｒａｔｉｏｎｓ）は、アクセラレータ１１２によって手助けされることがある。アクセラレータ１１２は、グラフィクス、メディア又は計算オペレーションの特別なセットを実行するように構成され得るコプロセッサである。例えば一実施形態では、アクセラレータ１１２は、機械学習又は計算オペレーションを最適化するために使用される行列乗算アクセラレータである。一実施形態では、アクセラレータ１１２は、グラフィクスプロセッサ１０８と共同してレイトレーシング（ｒａｙ－ｔｒａｃｉｎｇ）オペレーションを実行するために使用され得る、レイトレーシングアクセラレータである。一実施形態において、外部アクセラレータ１１９は、アクセラレータ１１２の代わりに又はアクセラレータ１１２と共同で使用されてよい。
【0035】
いくつかの実施形態において、ディスプレイデバイス１１１はプロセッサ１０２に接続することができる。ディスプレイデバイス１１１は、モバイル電子デバイス又はラップトップデバイス内のような内部ディスプレイデバイス、あるいはディスプレイインタフェース（例えばディスプレイポート等）を介して取り付けられる外部ディスプレイデバイスのうちの１つ以上とすることができる。一実施形態において、ディスプレイデバイス１１１は、仮想現実（ＶＲ）アプリケーション又は拡張現実（ＡＲ）アプリケーションで使用するための立体視ディスプレイデバイスのような、ヘッドマウントディスプレイ（ＨＭＤ）とすることができる。
【0036】
いくつかの実施形態において、プラットフォームコントローラハブ１３０は、高速Ｉ／Ｏバスを介して、周辺機器がメモリデバイス１２０及びプロセッサ１０２に接続することを可能にする。Ｉ／Ｏ周辺機器は、これらに限定されないが、オーディオコントローラ１４６、ネットワークコントローラ１３４、ファームウェアインタフェース１２８、無線トランシーバ１２６、タッチセンサ１２５、データストレージデバイス１２４（例えば不揮発性メモリ、揮発性メモリ、ハードディスクドライブ、フラッシュメモリ、ＮＡＮＤ、３Ｄ ＮＡＮＤ、３Ｄ ＸＰｏｉｎｔ等）を含む。データストレージデバイス１２４は、ストレージインタフェース（例えばＳＡＴＡ）を介して又は周辺構成要素相互接続バス（例えばＰＣＩ、ＰＣＩエクスプレス）のような周辺バスを介して接続することができる。タッチセンサ１２５は、タッチスクリーンセンサ、圧力センサ又は指紋センサを含むことができる。無線トランシーバ１２６は、Ｗｉ－Ｆｉトランシーバ、Ｂｌｕｅｔｏｏｔｈ（登録商標）トランシーバ、あるいは３Ｇ、４Ｇ、５Ｇ又はＬＴＥ（Ｌｏｎｇ－Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）トランシーバのようなモバイルネットワークトランシーバとすることができる。ファームウェアインタフェース１２８は、システムファームウェアとの通信が可能であり、例えばＵＥＦＩ（ｕｎｉｆｉｅｄ ｅｘｔｅｎｓｉｂｌｅ ｆｉｒｍｗａｒｅ ｉｎｔｅｒｆａｃｅ）とすることができる。ネットワークコントローラ１３４は、有線ネットワークへのネットワーク接続を可能にすることができる。いくつかの実施形態において、高性能ネットワークコントローラ（図示せず）はインタフェースバス１１０と結合する。オーディオコントローラ１４６は、一実施形態では、マルチチャネル高精細オーディオコントローラである。一実施形態では、システム１００は、レガシー（例えばパーソナルシステム２（ＰＳ／２））デバイスを当該システムに結合するためのオプションのレガシーＩ／Ｏコントローラ１４０を含む。プラットフォームコントローラハブ１３０は、１つ以上のユニバーサルシリアルバス（ＵＳＢ）コントローラ１４２に接続して、キーボードとマウス１４３の組合せ、カメラ１４４又は他のＵＳＢ入力デバイスのような入力デバイスを接続することもできる。
【0037】
図示されるシステム１００は例示であって、限定ではなく、異なるように構成される他のタイプのデータ処理システムも使用されてよいことが認識されよう。例えばメモリコントローラ１１６及びプラットフォームコントローラハブ１３０の例は、外部グラフィクスプロセッサ１１８のような目立たない外部グラフィクスプロセッサに一体化されてよい。一実施形態において、プラットフォームコントローラハブ１３０及び／又はメモリコントローラ１１６は、１つ以上のプロセッサ１０２の外部にあってよい。例えばシステム１００は、外部メモリコントローラ１１６及びプラットフォームコントローラハブ１３０を含むことができる。プラットフォームコントローラハブ１３０は、プロセッサ１０２と通信するシステムチップセット内のメモリコントローラハブ及び周辺コントローラハブとして構成されてよい。
【0038】
例えばＣＰＵ、メモリ及び他の構成要素がその上に配置され、熱性能を高めるように設計される、回路基板（「スレッド（ｓｌｅｄ）」）を使用することができる。いくつかの例では、プロセッサ等の処理構成要素がスレッドの上側に配置され、一方、ＤＩＭＭ等のニアメモリ（ｎｅａｒ ｍｅｍｏｒy）が、スレッドの下側に配置される。この設計によって提供される強化された気流の結果として、構成要素は、典型的なシステムよりもより高い周波数及び電力レベルで動作してよく、それにより性能を向上させる。さらに、スレッドは、ラック内の電力及びデータ通信ケーブルと盲目的に（ｂｌｉｎｄｌｙ）かみ合うように構成され、それにより、迅速に取り除かれ、アップグレードされ、再インストールされ、かつ／又は置換されるそれらの能力を高めることができる。同様に、プロセッサ、アクセラレータ、メモリ及びデータストレージのように、スレッド上に配置される個々の構成要素は、相互からの間隔が増加することに起因して、容易にアップグレードされるように構成される。例示の実施形態において、構成要素は更に、それらの信頼性を証明するハードウェア証明機能を含む。
【0039】
データセンタは、イーサネット（登録商標）及びオムニパス（Ｏｍｎｉ－Ｐａｔｈ）を含む複数の他のネットワークアーキテクチャをサポートする、単一のネットワークアーキテクチャ（「ファブリック」）を利用することができる。スレッドは、典型的なツイステッドペアケーブル（例えばカテゴリ５、カテゴリ５ｅ、カテゴリ６等）よりもより高い帯域幅及びより低いレイテンシを提供するオプションのファイバを介して、スイッチに結合され得る。高帯域幅、低レイテンシ相互接続及びネットワークアーキテクチャに起因して、データセンタは使用中に、メモリ、アクセラレータ（例えばＧＰＵ、グラフィクス、アクセラレータ、ＦＰＧＡ、ＡＳＩＣ、ニューラルネットワーク及び／又は人工知能アクセラレータ等）及び物理的に分解（ｄｉｓａｇｇｒｅｇａｔｅｄ）されるデータストレージデバイス等のリソースをプールし、必要に応じて、それらを計算リソース（例えばプロセッサ）に提供してよく、計算リソースが、プールされたリソースに、それらがローカルであるかのようにアクセスすることを可能にする。
【0040】
電源又は電力リソースは、システム１００、あるいは本明細書で説明される任意の構成要素又はシステムに電圧及び／又は電流を提供することができる。一例において、電源は、コンセントにプラグインするＡＣ－ＤＣ（交流－直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギ（例えばソーラー電力）電源とすることができる。一例において、電源は、外部ＡＣ－ＤＣコンバータのようなＤＣ電源を含む。一例では、電源又は電力供給源は、充電場（ｃｈａｒｇｉｎｇ ｆｉｅｌｄ）への近接により充電する非接触充電ハードウェアを含む。一例において、電源は、内部バッテリ、交流電流源、動きベースの電源、ソーラー電源又は燃料電池ソースを含むことができる。
【0041】
図２Ａ～図２Ｄは、本明細書で説明される実施形態によって提供されるコンピューティングシステム及びグラフィクスプロセッサを図示している。本明細書におけるいずれかの他の図面の要素と同じ参照番号（又は名称）を有する図２Ａ～図２Ｄの要素は、本明細書の他の箇所で説明されるものと同様の方法で動作又は機能することができるが、そのように限定されない。
【0042】
図２Ａは、１つ以上のプロセッサコア２０２Ａ～２０２Ｎ、一体型のメモリコントローラ２１４及び一体型のグラフィクスプロセッサ２０８を有するプロセッサ２００の実施形態のブロック図である。プロセッサ２００は、破線のボックスによって表される追加のコア２０２Ｎまで含む、追加のコアを含むことができる。プロセッサコア２０２Ａ～２０２Ｎの各々は、１つ以上の内部キャッシュユニット２０４Ａ～２０４Ｎを含む。いくつかの実施形態において、各プロセッサコアは、１つ以上の共有キャッシュユニット２０６へのアクセスも有する。内部キャッシュユニット２０４Ａ～２０４Ｎ及び共有キャッシュユニット２０６は、プロセッサ２００内のキャッシュメモリ階層を表す。キャッシュメモリ階層は、各プロセッサコア内の命令及びデータキャッシュの少なくとも１つのレベルと、外部メモリの前の最高レベルのキャッシュがＬＬＣと分類される場合に、レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）又はキャッシュの他のレベルのような共有中間レベルキャッシュ（ｓｈａｒｅｄ ｍｉｄ－ｌｅｖｅｌ ｃａｃｈｅ）の１つ以上のレベルを含んでよい。いくつかの実施形態において、キャッシュコヒーレンシロジックは、様々なキャッシュユニット２０６と２０４Ａ～２０４Ｎとの間のコヒーレンシを維持する。
【0043】
いくつかの実施形態において、プロセッサ２００は、１つ以上のバスコントローラユニット２１６のセット及びシステムエージェントコア２１０も含んでよい。１つ以上のバスコントローラユニット２１６は、１つ以上のＰＣＩ又はＰＣＩエクスプレスバスのような周辺バスのセットを管理する。システムエージェントコア２１０は、様々なプロセッサ構成要素のための管理機能を提供する。いくつかの実施形態において、システムエージェントコア２１０は、１つ以上の一体型のメモリコントローラ２１４を含み、様々な外部メモリデバイス（図示せず）へのアクセスを管理する。
【0044】
いくつかの実施形態において、プロセッサコア２０２Ａ～２０２Ｎのうちの１つ以上は、同時マルチスレッドのためのサポートを含む。そのような実施形態において、システムエージェントコア２１０は、マルチスレッド化処理の間にコア２０２Ａ～２０２Ｎを調整及び動作させるための構成要素を含む。システムエージェントコア２１０は、電力コントロールユニット（ＰＣＵ）を更に含んでよく、電力コントロールユニット（ＰＣＵ）は、プロセッサコア２０２Ａ～２０２Ｎ及びグラフィクスプロセッサ２０８の電力状態を調節するロジック及び構成要素を含む。
【0045】
いくつかの実施形態において、プロセッサ２００は、グラフィクス処理オペレーションを実行するグラフィクスプロセッサ２０８を更に含む。いくつかの実施形態において、グラフィクスプロセッサ２０８は、共有キャッシュユニット２０６のセットと、１つ以上の一体型のメモリコントローラ２１４を含むシステムエージェントコア２１０に結合する。いくつかの実施形態において、システムエージェントコア２１０は、１つ以上の結合されたディスプレイに対するグラフィクスプロセッサ出力を駆動するディスプレイコントローラ２１１も含む。いくつかの実施形態において、ディスプレイコントローラ２１１は、少なくとも１つの相互接続を介してグラフィクスプロセッサと結合される別個のモジュールであってもよく、あるいはグラフィクスプロセッサ２０８内に一体化されてもよい。
【0046】
いくつかの実施形態において、リングベースの相互接続ユニット２１２を使用してプロセッサ２００の内部構成要素を結合する。しかしながら、ポイントツーポイント相互接続、スイッチ型相互接続又は当技術分野で周知の技術を含む他の技術といった、代替的な相互接続ユニットが使用されてもよい。いくつかの実施形態において、グラフィクスプロセッサ２０８は、Ｉ／Ｏリンク２１３を介してリング相互接続２１２と結合する。
【0047】
例示のＩ／Ｏリンク２１３は、様々なプロセッサ構成要素と、ｅＤＲＡＭモジュールのような高性能な組込みメモリモジュール２１８との間の通信を促進する、オンパッケージＩ／Ｏ相互接続（ｏｎ ｐａｃｋａｇｅ Ｉ／Ｏ ｉｎｔｅｒｃｏｎｎｅｃｔ）を含む複数の様々なＩ／Ｏ相互接続のうちの少なくとも１つを表す。いくつかの実施形態において、プロセッサコア２０２Ａ～２０２Ｎ及びグラフィクスプロセッサ２０８の各々は、組込みメモリモジュール２１８を共有最終レベルキャッシュとして使用することができる。
【0048】
いくつかの実施形態において、プロセッサコア２０２Ａ～２０２Ｎは、同じ命令セットアーキテクチャを実行する同種コアである。別の実施形態では、プロセッサコア２０２Ａ～２０２Ｎは、命令セットアーキテクチャに関して異種であり、プロセッサコア２０２Ａ～２０２Ｎのうちの１つ以上が第１命令セットを実行し、他のコアのうちの少なくとも１つが、第１命令セットのサブセット又は異なる命令セットを実行する。一実施形態において、プロセッサコア２０２Ａ～２０２Ｎは、マイクロアーキテクチャに関して異種であり、比較的高い電力消費量を有する１つ以上のコアが、より低い電力消費量を有する１つ以上の電力コアと結合する。一実施形態において、プロセッサコア２０２Ａ～２０２Ｎは、計算能力に関して異種である。加えて、プロセッサ２００は、１つ以上のチップ上に、あるいは他の構成要素に加えて、図示される構成要素を有するＳｏＣ集積回路として実装されることができる。
【0049】
図２Ｂは、本明細書で説明されるいくつかの実施形態による、グラフィクスプロセッサコア２１９のハードウェアロジックのブロック図である。本明細書におけるいずれかの他の図面の要素と同じ参照番号（又は名称）を有する図２Ｂの要素は、本明細書の他の箇所で説明されるものと同様の方法で動作又は機能することができるが、そのように限定されない。グラフィクスプロセッサコア２１９は、時々コアスライスとも呼ばれ、モジュラグラフィクスプロセッサ内の１つ又は複数のグラフィクスコアとすることができる。グラフィクスプロセッサコア２１９は、１つのグラフィクスコアスライスの例であり、本明細書で説明されるようなグラフィクスプロセッサは、目標電力及び性能エンベロープに基づいて複数のグラフィクスコアスライスを含んでよい。各グラフィクスプロセッサコア２１９は、サブスライスとも呼ばれる複数のサブコア２２１Ａ～２２１Ｆと結合される、固定機能ブロック２３０を含むことができる。複数のサブコア２２１Ａ～２２１Ｆは、汎用及び固定機能ロジックのモジュラブロックを含む。
【0050】
いくつかの実施形態において、固定機能ブロック２３０は、例えば低性能及び／又は低電力グラフィクスプロセッサ実装において、グラフィクスプロセッサコア２１９内のすべてのサブコアによって共有され得る、ジオメトリ／固定機能パイプライン２３１を含む。様々な実装において、ジオメトリ／固定機能パイプライン２３１は、３Ｄ固定機能パイプライン（例えば以下で説明される図３及び図４における３Ｄパイプライン３１２）、ビデオフロントエンドユニット、スレッドスポナー（ｔｈｒｅａｄ ｓｐａｗｎｅｒ）及びスレッドディスパッチャ、並びに統一リターンバッファ（例えば以下で説明される図４の統一リターンバッファ４１８）を管理する統一リターンバッファマネージャを含む。
【0051】
一実施形態において、固定機能ブロック２３０は、グラフィクスＳｏＣインタフェース２３２、グラフィクスマイクロコントローラ２３３及びメディアパイプライン２３４も含む。グラフィクスＳｏＣインタフェース２３２は、グラフィクスプロセッサコア２１９と、システムオンチップ集積回路内の他のプロセッサコアとの間のインタフェースを提供する。グラフィクスマイクロコントローラ２３３は、スレッドディスパッチ、スケジューリング及びプリエンプション（ｐｒｅ－ｅｍｐｔｉｏｎ）を含む、グラフィクスプロセッサコア２１９の様々な機能を管理するよう構成可能な、プログラム可能なサブプロセッサである。メディアパイプライン２３４（例えば図３及び図４のメディアパイプライン３１６）は、画像及びビデオデータを含む、マルチメディアデータの復号、符号化、前処理及び／又は後処理を容易にするロジックを含む。メディアパイプライン２３４は、サブコア２２１～２２１Ｆ内で計算又はサンプリングロジックへの要求を介してメディアオペレーションを実装する。
【0052】
一実施形態において、ＳｏＣインタフェース２３２は、グラフィクスプロセッサコア２１９が、汎用アプリケーションプロセッサコア（例えばＣＰＵ）と通信し、かつ／又は共有の最終レベルキャッシュメモリ、システムＲＡＭ及び／又は組込みオンチップ又はオンパッケージＤＲＡＭのようなメモリ階層要素を含む、ＳｏＣ内の他の構成要素と通信することを可能にする。ＳｏＣインタフェース２３２は、カメライメージングパイプラインのようなＳｏＣ内の固定機能デバイスと通信することも可能にし、グラフィクスプロセッサコア２１９とＳｏＣ内のＣＰＵとの間で共有され得るグローバルメモリアトミクスの使用及び／又は実装を可能にする。ＳｏＣインタフェース２３２は、グラフィクスプロセッサコア２１９のための電力管理コントロールも実装することができ、グラフィックコア２１９のクロックドメインと、ＳｏＣ内の他のクロックドメインとの間のインタフェースを可能にする。一実施形態において、ＳｏＣインタフェース２３２は、グラフィクスプロセッサ内の１つ以上のグラフィクスコアの各々にコマンド及び命令を提供するように構成される、コマンドストリーマ及びグローバルスレッドディスパッチャからのコマンドバッファの受け取りを可能にする。コマンド及び命令は、メディアオペレーションが実行されるときメディアパイプライン２３４にディスパッチされ、あるいはグラフィクス処理オペレーションが実行されるとき、ジオメトリ及び固定機能パイプライン（例えばジオメトリ及び固定機能パイプライン２３１、ジオメトリ及び固定機能パイプライン２３７）にディスパッチされ得る。
【0053】
グラフィクスマイクロコントローラ２３３は、グラフィクスプロセッサコア２１９のために様々なスケジューリング及び管理タスクを実行するように構成され得る。一実施形態において、グラフィクスマイクロコントローラ２３３は、サブコア２２１Ａ～２２１Ｆ内の実行ユニット（ＥＵ：ｅｘｅｃｕｔｉｏｎ ｕｎｉｔ）アレイ２２２Ａ～２２２Ｆ、２２４Ａ～２２４Ｆ内の様々なグラフィクス並列エンジンに対してグラフィクス及び／又は計算ワークロードスケジューリングを実行することができる。このスケジューリングモデルにおいて、グラフィクスプロセッサコア２１９を含むＳｏＣのＣＰＵコアで動作しているホストハードウェアは、適切なグラフィクスエンジン上でスケジューリングオペレーションを起動する、複数のグラフィックプロセッサドアベル（ｇｒａｐｈｉｃ ｐｒｏｃｅｓｓｏｒ ｄｏｏｒｂｅｌｌｓ）のうちの１つに、ワークロードを提示することができる。スケジューリングオペレーションは、どのワークロードを次に実行すべきかを決定することと、ワークロードをコマンドストリーマに提示することと、エンジン上で実行されている既存のワークロードを予め空にすることと、ワークロードの進行をモニタリングすることと、ワークロードが完了したときにホストソフトウェアに通知することを含む。一実施形態において、グラフィクスマイクロコントローラ２３３は、グラフィクスプロセッサコア２１９の低電力又はアイドル状態を促進することもでき、グラフィクスプロセッサコア２１９に、システム上のオペレーティングシステム及び／又はグラフィクスドライバソフトウェアとは独立に低電力状態遷移にわたってグラフィクスプロセッサコア２１９内にレジスタを保存及び復元する能力を提供する。
【0054】
グラフィクスプロセッサコア２１９は、図示されるサブコア２２１Ａ～２２１Ｆより多くの又は少ない、最大でＮ個のモジュラサブコアを有してよい。Ｎ個のサブコアの各セットについて、グラフィクスプロセッサコア２１９は、共有機能ロジック２３５、共有及び／又はキャッシュメモリ２３６、ジオメトリ／固定機能パイプライン２３７、並びに様々なグラフィクス及び計算処理オペレーションを加速する追加の固定機能ロジック２３８も含むことができる。共有機能ロジック２３５は、グラフィクスプロセッサコア２１９内のＮ個のサブコアの各々によって共有され得る、図４の共有機能ロジック４２０（例えばサンプラ、数学（ｍａｔｈ）及び／又はスレッド間通信ロジック）に関連付けられる論理ユニットを含むことができる。共有及び／又はキャッシュメモリ２３６は、グラフィクスプロセッサコア２１９内のＮ個のサブコア２２１Ａ～２２１Ｆのセットのための最終レベルキャッシュとすることができ、複数のサブコアによってアクセス可能な共有メモリとして機能することもできる。ジオメトリ／固定機能パイプライン２３７は、ジオメトリ／固定機能パイプライン２３１の代わりに固定機能ブロック２３０内に含まれることができ、同じ又は同様の論理ユニットを含むことができる。
【0055】
一実施形態において、グラフィクスプロセッサコア２１９は、該グラフィクスプロセッサコア２１９による使用のために様々な固定機能アクセラレーションロジックを含むことができる、追加の固定機能ロジック２３８を含む。一実施形態において、追加の固定機能ロジック２３８は、位置専用シェーディング（ｐｏｓｉｔｉｏｎ ｏｎｌｙ ｓｈａｄｉｎｇ）で使用するための追加のジオメトリパイプラインを含む。位置専用シェーディングでは、２つのジオメトリパイプライン、すなわちジオメトリ／固定機能パイプライン２３８、２３１内のフルジオメトリパイプライン（ｆｕｌｌ ｇｅｏｍｅｔｒｙ ｐｉｐｅｌｉｎｅ）と、追加の固定機能ロジック２３８内に含まれ得る追加のジオメトリパイプラインであるカルパイプライン（ｃｕｌｌ ｐｉｐｅｌｉｎｅ）が存在する。一実施形態において、カルパイプラインは、フルジオメトリパイプラインの削減されたバージョンである。フルパイプライン及びカルパイプラインは、同じアプリケーションの異なるインスタンスを実行することができ、各インスタンスは別個のコンテキストを有している。位置専用シェーディングは、破棄された三角形（ｄｉｓｃａｒｄｅｄ ｔｒｉａｎｇｌｅｓ）の長いカルの実行（ｌｏｎｇ ｃｕｌｌ ｒｕｎｓ）を隠すことができ、いくつかの例では、シェーディングがより早く完了することを可能にする。例えば一実施形態において、カルパイプラインは、フレームバッファに対してピクセルのラスタライゼーション及びレンダリングを実行することなく、頂点の位置属性のみをフェッチしてシェーディングするので、追加の固定機能ロジック２３８内のカルパイプラインロジックは、メインアプリケーションと並行に位置シェーダを実行することができ、一般に、フルパイプラインよりも早く重要な結果を生成する。カルパイプラインは、生成された重要な結果を使用して、すべての三角形について、それらの三角形がカリング（ｃｕｌｌｅｄ）されたかどうかにかかわらず、視程情報を計算することができる。フルパイプライン（この例では、再生パイプラインとも呼ばれることがある）は視程情報を使用して、カリングされた三角形をスキップし、最終的にラスタライゼーションフェーズに渡される可視の三角形のみシェーディングすることができる。
【0056】
一実施形態において、追加の固定機能ロジック２３８は、機械学習トレーニング又は推論のための最適化を含む実装のために、固定機能行列乗算ロジックのような機械学習アクセラレーションロジックも含むことができる。
【0057】
各グラフィクスサブコア２２１Ａ～２２１Ｆは、グラフィクスパイプライン、メディアパイプライン又はシェーダパイプラインによる要求に応答してグラフィクス、メディア及び計算オペレーションを実行するために使用され得る実行リソースのセットを含む。グラフィクスサブコア２２１Ａ～２２１Ｆは、複数のＥＵアレイ２２２Ａ～２２２Ｆ、２２４Ａ～２２４Ｆ、スレッドディスパッチ及びスレッド間通信（ＴＤ／ＩＣ）ロジック２２３Ａ～２２３Ｆ、３Ｄ（例えばテクスチャ）サンプラ２２５Ａ～２２５Ｆ、メディアサンプラ２０６Ａ～２０６Ｆ、シェーダプロセッサ２２７Ａ～２２７Ｆ及び共有ローカルメモリ（ＳＬＭ：ｓｈａｒｅｄ ｌｏｃａｌ ｍｅｍｏｒｙ）２２８Ａ～２２８Ｆを含む。ＥＵアレイ２２２Ａ～２２２Ｆ、２２４Ａ～２２４Ｆは各々、複数の実行ユニットを含む。複数の実行ユニットは、グラフィクス、メディア又は計算シェーダプログラムを含むグラフィクス、メディア又は計算オペレーションのサービスにおいて、小数点及び整数／定点ロジックオペレーションを実行することができる汎用グラフィクス処理ユニットである。ＴＤ／ＩＣロジック２２３Ａ～２２３Ｆは、サブコア内の実行ユニットのためのローカルスレッドディスパッチ及びスレッド制御オペレーションを実行し、サブコアの実行ユニット上で実行しているスレッドの間の通信を促進する。３Ｄサンプラ２２５Ａ～２２５Ｆは、テクスチャ又は他の３Ｄグラフィクスに関連するデータをメモリに読み出すことができる。３Ｄサンプラは、構成されたサンプル状態と、所与のテクスチャに関連付けられるテクスチャフォーマットに基づいて、異なるようにテクスチャデータを読み出すことができる。メディアサンプラ２０６Ａ～２０６Ｆは、メディアデータに関連付けされるタイプ及びフォーマットに基づいて同様の読み出しオペレーションを実行することができる。一実施形態において、各グラフィクスサブコア２２１Ａ～２２１Ｆは、代替的に、統一３Ｄ及びメディアサンプラを含むこともできる。サブコア２２１Ａ～２２１Ｆの各々内の実行ユニット上で実行するスレッドは、各サブコア内で共有ローカルメモリ２２８Ａ～２２８Ｆを使用することができ、スレッドグループ内で実行するスレッドが、オンチップメモリの共通のプールを使用して実行することを可能にする。
【0058】
図２Ｃは、マルチコアグループ２４０Ａ～２４０Ｎへ配置されるグラフィクス処理リソースの専用のセットを含む、グラフィクス処理ユニット（ＧＰＵ）２３９を図示している。単一のマルチコアグループ２４０Ａのみの詳細が提供されるが、他のマルチコアグループ２４０Ｂ～２４０Ｎが、同じ又は同様のグラフィクス処理リソースに備えられてもよいことが認識されよう。
【0059】
図示されるように、マルチコアグループ２４０Ａは、グラフィクスコア２４３のセット、テンソルコア２４４のセット及びレイトレーシングコア２４５のセットを含み得る。スケジューラ／ディスパッチャ２４１は、様々なコア２４３、２４４、２４５上で実行するためのグラフィクススレッドをスケジュールしてディスパッチする。レジスタファイル２４２のセットは、グラフィクススレッドを実行するときにコア２４３、２４４、２４５によって使用されるオペランド値を格納する。これらは、例えば整数値を格納するための整数レジスタ、浮動小数点値を格納するための浮動小数点レジスタ、パックされたデータ要素（整数及び／又は浮動小数点データ要素）を格納するためのベクトルレジスタ、テンソル／行列値を格納するためのタイルレジスタを含んでよい。一実施形態において、タイルレジスタは、ベクトルレジスタの組合せのセットとして実装される。
【0060】
１つ以上の組み合わされたレベル１（Ｌ１）キャッシュ及び共有メモリユニット２４７は、テクスチャデータ、頂点データ、ピクセルデータ、レイデータ、バウンディングボリュームデータ等のようなグラフィクスデータを、各マルチコアグループ２４０Ａ内にローカルに格納する。１つ以上のテクスチャユニット２４７を使用して、テクスチャマッピング及びサンプリングのようなテクスチャリングオペレーションを実行することもできる。マルチコアグループ２４０Ａ～２４０Ｎのすべて又はサブセットによって共有されるレベル２（Ｌ２）キャッシュ２５３は、複数の同時グラフィクススレッドのためのグラフィクスデータ及び／又はデータを格納する。図示されるように、Ｌ２キャッシュ２５３は、複数のマルチコアグループ２４０Ａ～２４０Ｎにまたがって共有され得る。１つ以上のメモリコントローラ２４８は、ＧＰＵ２３９をメモリ２４９に結合する。メモリ２４９は、システムメモリ（例えばＤＲＡＭ）及び／又は専用のグラフィクスメモリ（例えばＧＤＤＲ６メモリ）であってよい。
【0061】
入力／出力（Ｉ／Ｏ）回路２５０は、ＧＰＵ２３９を、デジタル信号プロセッサ（ＤＳＰ）、ネットワークコントローラ又はユーザ入力デバイスのような１つ以上のＩ／Ｏデバイス２５２に結合する。オンチップ相互接続を使用して、Ｉ／Ｏデバイス２５２をＧＰＵ２３９及びメモリ２４９に結合してもよい。Ｉ／Ｏ回路２５０の１つ以上のＩ／Ｏメモリ管理ユニット（ＩＯＭＭＵ）２５１は、Ｉ／Ｏデバイス２５２をシステムメモリ２４９に直接結合する。一実施形態において、ＩＯＭＭＵ２５１は、仮想アドレスをシステムメモリ２４９内の物理アドレスにマップするページテーブルの複数のセットを管理する。この実施形態では、Ｉ／Ｏデバイス２５２、ＣＰＵ２４６及びＧＰＵ２３９は、同じ仮想アドレス空間を共有してよい。
【0062】
一実装において、ＩＯＭＭＵ２５１は仮想化をサポートする。この場合、ゲスト／グラフィクス仮想アドレスをゲスト／グラフィクス物理アドレスにマップするページテーブルの第１セットと、ゲスト／グラフィクス物理アドレスを（例えばシステムメモリ２４９内の）システム／ホスト物理アドレスにマップするページテーブルの第２セットを管理してよい。ページテーブルの第１及び第２セットの各々のベースアドレスは、制御レジスタに格納されてよく、コンテキストスイッチにおいてスワップアウトされてよい（例えばその結果、ページテーブルの関連するセットへのアクセスが新たなコンテキストに提供される）。図２Ｃには図示されていないが、コア２４３、２４４、２４５及び／又はマルチコアグループ２４０Ａ～２４０Ｎの各々は、変換索引バッファ（ＴＬＢ：ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋａｓｉｄｅ ｂｕｆｆｅｒｓ）を含み、ゲスト仮想からゲスト物理への変換、ゲスト物理からホスト物理への変換及びゲスト仮想からホスト物理への変換をキャッシュし得る。
【0063】
一実施形態において、ＣＰＵ２４６、ＧＰＵ２３９及びＩ／Ｏデバイス２５２は単一の半導体チップ及び／又はチップパッケージ上に一体化される。図示されるメモリ２４９は、同じチップ上に一体化されてよく、あるいはオフチップインタフェースを介してメモリコントローラ２４８に結合されてよい。一実装において、メモリ２４９は、他の物理システムレベルメモリと同じ仮想アドレス空間を共有するＧＤＤＲ６メモリを備えるが、本発明の基礎をなす原理は、この特定の実装に限定されない。
【0064】
一実施形態において、テンソルコア２４４は、行列演算（ｍａｔｒｉｘ ｏｐｅｒａｔｉｏｎｓ）を実行するように特別に設計された複数の実行ユニットを含む。行列演算は、ディープラーニングオペレーションを実行するために使用される基本の計算オペレーションである。例えば同時行列乗算オペレーションは、ニューラルネットワークトレーニング及び推論に使用され得る。テンソルコア２４４は、単精度浮動小数点（例えば３２ビット）、半精度浮動小数点（例えば１６ビット）、整数ワード（１６ビット）、バイト（８ビット）及びハーフバイト（４ビット）を含む、様々なオペランド精度を使用して行列処理を実行してよい。一実施形態において、ニューラルネットワーク実装は、各レンダリングされたシーンの特徴を抽出し、潜在的には複数のフレームからの詳細を組み合わせて、高品質の最終画像を構築する。
【0065】
ディープラーニング実装では、並列行列乗算作業が、テンソルコア２４４上での実装のためにスケジュールされ得る。ニューラルネットワークのトレーニングは、特に、相当数の行列ドット積演算を必要とする。Ｎ×Ｎ×Ｎ行列乗算の内積定式化を処理するために、テンソルコア２４４は、少なくともＮ個のドット積処理要素を含み得る。行列乗算を開始する前に、１つの全体マトリクスがタイルレジスタにロードされ、第２行列の少なくとも１つの行が、Ｎサイクルの各サイクルでロードされる。各サイクルでは、処理されるＮ個のドット積が存在する。
【0066】
行列要素は、特定の実装に応じて、１６ビットワード、８ビットバイト（例えばＩＮＴ８）及び４ビットハーフバイト（例えばＩＮＴ４）を含む異なる精度で格納されてよい。テンソルコア２４４に対して異なる精度モードを指定して、異なるワークロードに最も効率的な精度が使用されることを確実にすることができる（例えばバイト及びハーフバイトに対する量子化を許容することができるワークロードを推論すること等）。
【0067】
一実施形態において、レイトレーシングコア２４５は、リアルタイムレイトレーシングと非リアルタイムレイトレーシング実装の双方のためのレイトレーシングオペレーションを加速する。特に、レイトレーシングコア２４５は、バウンディングボリューム階層（ＢＶＨ：ｂｏｕｎｄｉｎｇ ｖｏｌｕｍｅ ｈｉｅｒａｒｃｈｉｅｓ）を使用してレイトラバーサルを実行し、ＢＶＨボリューム内で囲まれるレイとプリミティブとの間の交差を識別するためにレイトラバーサル／交差回路（ｒａｙ ｔｒａｖｅｒｓａｌ／ｉｎｔｅｒｓｅｃｔｉｏｎ ｃｉｒｃｕｉｔｒｙ）を含む。レイトレーシングコア２４５は（例えばＺバッファ又は同様の配置を使用して）深度テスト及びカリング（ｃｕｌｌｉｎｇ）を実行するための回路も含んでよい。一実装において、レイトレーシングコア２４５は、本明細書で説明される画像ノイズ除去技術と連携してトラバーサル及び交差オペレーションを実行し、その少なくとも一部がテンソルコア２４４上で実行されてよい。例えば一実施形態では、テンソルコア２４４は、ディープラーニングニューラルネットワークを実装して、レイトレーシングコア２４５によって生成されるフレームのノイズ除去を実行する。しかしながら、ＣＰＵ２４６、グラフィクスコア２４３及び／又はレイトレーシングコア２４５は、ノイズ除去及び／又はディープラーニングアルゴリズムのすべて又は一部を実装してもよい。
【0068】
加えて、上述のように、ノイズ除去への分散アプローチが用いられてもよい。このアプローチでは、ＧＰＵ２３９は、ネットワーク又は高速相互接続を介して他のコンピューティングデバイスに結合されるコンピューティングデバイス内にある。この実施形態では、相互接続されるコンピューティングデバイスは、ニューラルネットワークラーニング／トレーニングデータを共有し、全体的なシステムが異なるタイプの画像フレーム及び／又は異なるグラフィクスアプリケーションについてノイズ除去を実行するために学習するスピードを改善する。
【0069】
一実施形態において、レイトレーシングコア２４５は、すべてのＢＶＨトラバーサル及びレイ－プリミティブ交差を処理し、グラフィクスコア２４３がレイ当たり数千の命令で過負荷となることを防ぐ。実施形態において、各レイトレーシングコア２４５は、（例えばトラバーサルオペレーションのために）バウンディングボックステストを実行するための特殊回路の第１セットと、レイ－三角形の交差テスト（ｒａｙ－ｔｒｉａｎｇｌｅ ｉｎｔｅｒｓｅｃｔｉｏｎ ｔｅｓｔｓ）（例えばトラバースされている交差しているレイ）を実行するための特殊回路の第２セットを含む。したがって、一実施形態において、マルチコアグループ２４０Ａは単に、レイプローブ（ｒａｙ ｐｒｏｂｅ）を始めることができ、レイトレーシングコア２４５は、レイトラバーサル及び交差を独立に実行して、ヒットデータ（例えばヒット、ノーヒット、複数ヒット等）をスレッドコンテキストに返す。レイトレーシングコア２４５がトラバーサル及び交差オペレーションを実行するが、他のコア２４３、２４４は他のグラフィクス又は計算作業を実行するために解放される。
【0070】
一実施形態において、各レイトレーシングコア２４５は、ＢＶＨテストオペレーションを実行するトラバーサルユニットと、レイ－プリミティブ交差テストを実行する交差ユニットを含む。交差ユニットは、「ヒット」、「ノーヒット」又は「複数ヒット」応答を生成し、適切なスレッドに提供する。トラバーサル及び交差オペレーションの間、他のコア（例えばグラフィクスコア２４３及びテンソルコア２４４）の実行リソースが、他の形式のグラフィクス作業を実行するために開放される。
【0071】
以下で説明される１つの特定の実施形態では、作業がグラフィクスコア２４３とレイトレーシングコア２４５との間で分散される、ハイブリッドラスタライゼーション／レイトレーシングアプローチが使用される。
【0072】
一実施形態において、レイトレーシングコア２４５（及び／又は他のコア２４３、２４４）は、ＤｉｓｐａｔｃｈＲａｙｓコマンド、並びにＲａｙ Ｇｅｎｅｒａｔｉｏｎ、ｃｌｏｓｅｓｔ－ｈｉｔ、ａｎｙ－ｈｉｔ及び各オブジェクトについてシェーダ及びテクスチャの一意のセットの割り当てを可能にするｍｉｓｓ ｓｈａｄｅｒを含む、マイクロソフトのＤｉｒｅｃｔＸ Ｒａｙ Ｔｒａｃｉｎｇ（ＤＸＲ）のようなレイトレーシング命令セットのためのハードウェアサポートを含む。レイトレーシングコア２４５、グラフィクスコア２４３及びテンソルコア２２４によってサポートされ得る別のレイトレーシングプラットフォームは、Ｖｕｌｋａｎ １．１．８５である。しかしながら、本発明の基礎をなす原理は、いずれか特定のレイトレーシングＩＳＡに限定されないことに留意されたい。
【0073】
一般に、様々なコア２４５、２４４、２４３は、レイ生成（ｒａｙ ｇｅｎｅｒａｔｉｏｎ）、最も近いヒット（ｃｌｏｓｅｓｔ ｈｉｔ）、任意のヒット（ａｎｙ ｈｉｔ）、レイ－プリミティブ交差（ｉｎｔｅｒｓｅｃｔｉｏｎ）、プリミティブ当たり階層境界ボックスの構築（ｐｅｒ－ｐｒｉｍｉｔｉｖｅ ａｎｄ ｈｉｅｒａｒｃｈｉｃａｌ ｂｏｕｎｄｉｎｇ ｂｏｘ ｃｏｎｓｔｒｕｃｔｉｏｎ）、ミス（ｍｉｓｓ）、ビジット（ｖｉｓｉｔ）及び例外（ｅｘｃｅｐｔｉｏｎ）の命令／関数を含む、レイトレーシング命令セットをサポートし得る。より具体的には、一実施形態は、以下の関数を実行するレイトレーシング命令を含む。
【0074】
Ｒａｙ Ｇｅｎｅｒａｔｉｏｎ－ｒａｙ ｇｅｎｅｒａｔｉｏｎ命令は、各ピクセル、サンプル又は他のユーザ定義される作業割り当てのために実行され得る。
【0075】
Ｃｌｏｓｅｓｔ Ｈｉｔ－ｃｌｏｓｅｓｔ ｈｉｔ命令は、シーン内のプリミティブとレイの最も近い交差点を探すために実行され得る。
【0076】
Ａｎｙ Ｈｉｔ－ａｎｙ ｈｉｔ命令は、レイとシーン内のプリミティブとの間の複数の交差を識別し、潜在的には新たな最も近い交差点を識別する。
【0077】
Ｉｎｔｅｒｓｅｃｔｉｏｎ－ｉｎｔｅｒｓｅｃｔｉｏｎ命令は、レイ－プリミティブ交差テストを実行し、結果を出力する。
【0078】
Ｐｅｒ－ｐｒｉｍｉｔｉｖｅ Ｂｏｕｎｄｉｎｇ ｂｏｘ Ｃｏｎｓｔｒｕｃｔｉｏｎ－この命令は、（例えば新たなＢＶＨ又は他のアクセラレーションデータ構造を構築するときに）所与のプリミティブ又はプリミティブのグループの周囲に境界ボックスを構築する。
【0079】
Ｍｉｓｓ－レイが、シーン内のすべてのジオメトリ又はシーンの指定領域を避ける（ｍｉｓｓ）ことを示す。
【0080】
Ｖｉｓｉｔ－レイがトラバースすることになる子ボリューム（ｃｈｉｌｄｒｅｎ ｖｏｌｕｍｅｓ）を示す。
【0081】
Ｅｘｃｅｐｔｉｏｎｓ－（例えば様々なエラー条件のために呼び出される）様々なタイプの例外ハンドラを含む。
【0082】
図２Ｄは、本明細書で説明される実施形態に従って、グラフィクスプロセッサ及び／計算アクセラレータとして構成され得る汎用グラフィクス処理ユニット（ＧＰＧＰＵ：ｇｅｎｅｒａｌ ｐｕｒｐｏｓｅ ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２７０のブロック図である。ＧＰＧＰＵ２７０は、１つ以上のシステム及び／又はメモリバスを介して、ホストプロセッサ（例えば１つ以上のＣＰＵ２４６）及びメモリ２７１、２７２と相互接続することができる。一実施形態において、メモリ２７１は、１つ以上のＣＰＵ２４６と共有され得るシステムメモリであり、メモリ２７２は、ＧＰＧＰＵ２７２専用のデバイスメモリである。一実施形態において、ＧＰＣＰＵ２７０及びデバイスメモリ２７２内の構成要素は、１つ以上のＣＰＵ２４６に対してアクセス可能なメモリアドレスにマップされてよい。メモリ２７１及び２７２へのアクセスは、メモリコントローラ２６８を介して促進され得る。一実施形態において、メモリコントローラ２６８は、内部直接メモリアクセス（ＤＭＡ）コントローラ２６９を含み、あるいは、さもなければＤＭＡコントローラによって実行されることになるオペレーションを実行するロジックを含むことができる。
【0083】
ＧＰＧＰＵ２７０は、Ｌ２キャッシュ２５３、Ｌ１キャッシュ２５４、命令キャッシュ２５５及び共有メモリ２５６を含む、複数のキャッシュメモリを含み、その少なくとも一部がキャッシュメモリとして区分されてもよい。ＧＰＧＰＵ２７０は、複数の計算ユニット２６０Ａ～２６０Ｎも含む。各計算ユニット２６０Ａ～２６０Ｎは、ベクトルレジスタ２６１、スカラレジスタ２６２、ベクトル論理ユニット２６３及びスカラ論理ユニット２６４のセットを含む。計算ユニット２６０Ａ～２６０Ｎは、ローカル共有メモリ２６５及びプログラムカウンタ２６６も含むことができる。計算ユニット２６０Ａ～２６０Ｎは、定数データを格納するために使用することができる定数キャッシュ（ｃｏｎｓｔａｎｔ ｃａｃｈｅ）２６７と結合することができる。定数データは、ＧＰＣＰＵ２７０上で実行するカーネル又はシェーダプログラムの実行中に変化しないデータである。一実施形態において、定数キャッシュ２６７は、スカラデータキャッシュと、スカラレジスタ２６２に直接フェッチすることができる、キャッシュされたデータである。
【0084】
動作中に、１つ以上のＣＰＵ２４６は、アクセス可能アドレス空間にマップされているＧＰＧＰＵ２７０内のレジスタ又はメモリにコマンドを書き込むことができる。コマンドプロセッサ２５７は、レジスタ又はメモリからコマンドを読み出して、これらのコマンドがＧＰＧＰＵ２７０内でどのように処理されるかを決定することができる。次いで、スレッドディスパッチャを使用してスレッドを計算ユニット２６０Ａ～２６０Ｎにディスパッチし、これらのコマンドを実行することができる。各計算ユニット２６０Ａ～２６０Ｎは、他の計算ユニットと独立にスレッドを実行することができる。加えて、各計算ユニット２６０Ａ～２６０Ｎは、条件付き計算（ｃｏｎｄｉｔｉｏｎａｌ ｃｏｍｐｕｔａｔｉｏｎ）について独立に構成されることができ、計算の結果を条件付きでメモリに出力することができる。コマンドプロセッサ２５７は、サブミットされたコマンドが完了すると、１つ以上のＣＰＵ２４６を中断することができる。
【0085】
図３Ａ～図３Ｃは、本明細書で説明される実施形態によって提供される追加のグラフィクスプロセッサ及び計算アクセラレータの構造のブロック図である。本明細書におけるいずれかの他の図面における要素と同じ参照番号（又は名前）を有する図３Ａ～図３Ｃの要素は、本明細書の他の箇所で説明されるものと同様の方法で動作又は機能することができるが、そのように限定されない。
【0086】
図３Ａは、グラフィクスプロセッサ３００のブロック図である。グラフィクスプロセッサ３００は分離グラフィクス処理ユニットであってよく、あるいは複数の処理コア又はこれらに限定されないがメモリデバイスやネットワークインタフェースといった他の半導体デバイスと一体化されるグラフィクスプロセッサであってよい。いくつかの実施形態において、グラフィクスプロセッサは、メモリマップされたＩ／Ｏインタフェースを介して、グラフィクスプロセッサ上のレジスタと、プロセッサメモリ内に配置されたコマンドと通信することができる。いくつかの実施形態において、グラフィクスプロセッサ３００は、メモリにアクセスするためにメモリインタフェース３１４を含む。メモリインタフェース３１４は、ローカルメモリ、１つ以上の内部キャッシュ、１つ以上の共有外部キャッシュ及び／又はシステムメモリへのインタフェースとすることができる。
【0087】
いくつかの実施形態において、グラフィクスプロセッサ３００は、ディスプレイデバイス３１８へのディスプレイ出力データを駆動するディスプレイコントローラ３０２も含む。ディスプレイコントローラ３０２は、ビデオ又はユーザインタフェース要素の複数のレイヤの表示及び構成のための１つ以上のオーバーレイ平面用のハードウェアを含む。ディスプレイデバイス３１８は、内部又は外部ディスプレイデバイスとすることができる。一実施形態において、ディスプレイデバイス３１８は、仮想現実（ＶＲ）ディスプレイデバイス又は拡張現実（ＡＲ）ディスプレイデバイスのような頭部装着型ディスプレイデバイスである。いくつかの実施形態において、グラフィクスプロセッサ３００は、メディアを１つ以上のメディア符号化フォーマットへ、１つ以上のメディア符号化フォーマットから又は１つ以上のメディア符号化フォーマットの間で符号化、復号又はトランスコードするビデオ符号化エンジン３０６を含む。そのようなメディア符号化フォーマットは、ＭＰＥＧ－２のようなＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）フォーマット、Ｈ．２６４／ＭＰＥＧ－４ ＡＶＣ、Ｈ．２６５／ＨＥＶＣのようなＡＶＣ（Ａｄｖａｎｃｅｄ Ｖｉｄｅｏ Ｃｏｄｉｎｇ）フォーマット、ＡＯＭｅｄｉａ（Ａｌｌｉａｎｃｅ ｆｏｒ Ｏｐｅｎ Ｍｅｄｉａ）Ｖ８、Ｖ９並びにＳＭＰＴＥ（Ｓｏｃｉｅｔｙ ｏｆ Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ ＆ Ｔｅｌｅｖｉｓｉｏｎ Ｅｎｇｉｎｅｅｒｓ）４２１Ｍ／ＶＣ－１及びＪＰＥＧ及びＭＰＥＧ（Ｍｏｔｉｏｎ ＪＰＥＧ）フォーマットのようなＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）を含むが、これらに限定されない。
【0088】
いくつかの実施形態において、グラフィクスプロセッサ３００は、例えばビット境界ブロック転送（ｂｉｔ－ｂｏｕｎｄａｒｙ ｂｌｏｃｋ ｔｒａｎｓｆｅｒｓ）を含む、２次元（２Ｄ）ラスタライザオペレーションを実行するブロック画像転送（ＢＬＩＴ：ｂｌｏｃｋ ｉｍａｇｅ ｔｒａｎｓｆｅｒ）エンジン３０４を含む。しかしながら、一実施形態では、２Ｄグラフィクスオペレーションは、グラフィクス処理エンジン（ＧＰＥ）３１０の１つ以上の構成要素を使用して実行される。いくつかの実施形態において、ＧＰＥ３１０は、３次元（３Ｄ）グラフィクスオペレーション及びメディアオペレーションを含む、グラフィクスオペレーションを実行するための計算エンジンである。
【0089】
いくつかの実施形態において、ＧＰＥ３１０は、３Ｄプリミティブ形状（例えば矩形、三角形等）に対して作用する処理機能を使用して３次元画像及びシーンをレンダリングすることのような３Ｄオペレーションを実行するための３Ｄパイプライン３１２を含む。３Ｄパイプライン３１２は、３Ｄ／メディアサブシステム３１５に対して要素及び／又はスポーン（ｓｐａｗｎ）実行スレッド内の様々なタスクを実行するプログラム可能及び固定機能要素を含む。３Ｄパイプライン３１２を使用してメディアオペレーションを実行することができるが、ＧＰＥ３１０の実施形態は、特に、ビデオ事後処理及び画像強調のようなメディアオペレーションを実行するために使用されるメディアパイプライン３１６も含む。
【0090】
いくつかの実施形態において、メディアパイプライン３１６は、ビデオデコードアクセラレーション、ビデオインタレース解除及びビデオ符号化エンジン３０６の代わりに又はその代理としてビデオエンコードアクセラレーションのような１つ以上の特別なメディアオペレーションを実行する、固定機能又はプログラム可能な論理ユニットを含む。いくつかの実施形態において、メディアパイプライン３１６は更に、３Ｄ／メディアサブシステム３１５に対する実行のためにスレッドを生成（ｓｐａｗｎ）するスレッドスポーニングユニット（ｔｈｒｅａｄ ｓｐａｗｎｉｎｇ ｕｎｉｔ）を含む。生成されたスレッドは、３Ｄ／メディアサブシステム３１５内に含まれる１つ以上のグラフィクス実行ユニットに対するメディアオペレーションのための計算を実行する。
【0091】
いくつかの実施形態において、３Ｄ／メディアサブシステム３１５は、３Ｄパイプライン３１２及びメディアパイプライン３１６によって生成されたスレッドを実行するためのロジックを含む。一実施形態において、パイプラインは、利用可能なスレッド実行リソースへの様々な要求を仲裁（ａｒｂｉｔｒａｔｉｎｇ）してディスパッチするためのスレッドディスパッチロジックを含む、３Ｄ／メディアサブシステム３１５にスレッド実行要求を送信する。実行リソースは、３Ｄ及びメディアスレッドを処理するグラフィクス実行ユニットのアレイを含む。いくつかの実施形態において、３Ｄ／メディアサブシステム３１５は、スレッド命令及びデータのための１つ以上の内部キャッシュを含む。いくつかの実施形態において、サブシステムは、スレッド間でデータを共有し、出力データを格納するために、レジスタ及びアドレス可能メモリを含む共有メモリも含む。
【0092】
図３Ｂは、本明細書で説明される実施形態による、タイル化アーキテクチャを有するグラフィクスプロセッサ３２０を図示している。一実施形態において、グラフィクスプロセッサ３２０は、グラフィクスエンジンタイル３１０Ａ～３１０Ｄ内に図３Ａのグラフィクス処理エンジン３１０の複数のインスタンスを有するグラフィクス処理エンジンクラスタ３２２を含む。各グラフィクスエンジンタイル３１０Ａ～３１０Ｄは、相互接続３２３Ａ～３２３Ｆのセットを介して相互接続できる。また、各グラフィクスエンジンタイル３１０Ａ～３１０Ｄは、メモリ相互接続３２５Ａ～３２５Ｄを介してメモリモジュール又はメモリデバイス３２６Ａ～３２６Ｄにも接続できる。メモリデバイス３２６Ａ～３２６Ｄは、任意のグラフィクスメモリ技術を使用することができる。例えばメモリデバイス３２６Ａ～３２６Ｄは、グラフィクスダブルデータレート（ＧＤＤＲ：ｇｒａｐｈｉｃｓ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）メモリであってよい。メモリデバイス３２６Ａ～３２６Ｄは、一実施形態では、それらのそれぞれのグラフィクスエンジンタイル３１０Ａ～３１０Ｄを有するオンダイとすることができる、高帯域幅メモリ（ＨＢＭ：ｈｉｇｈ－ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）モジュールである。一実施形態において、メモリデバイス３２６Ａ～３２６Ｄは、それらのそれぞれのグラフィクスエンジンタイル３１０Ａ～３１０Ｄの上部にスタックされ得るスタックメモリデバイスである。一実施形態において、各グラフィクスエンジンタイル３１０Ａ～３１０Ｄ及び関連するメモリ３２６Ａ～３２６Ｄは、図１１Ｂ～図１１Ｄで更に詳細に説明されるように、ベースダイ又はベース基板に接合される別個のチップレット上に存在する。
【0093】
グラフィクス処理エンジンクラスタ３２２は、オンチップ又はオンパッケージファブリック相互接続３２４と接続することができる。ファブリック相互接続３２４は、グラフィクスエンジンタイル３１０Ａ～３１０Ｄと、ビデオコーデック３０６及び１つ以上のコピーエンジン３０４のような構成要素との間の通信を可能にすることができる。コピーエンジン３０４を使用して、メモリデバイス３２６Ａ～３２６Ｄ及びグラフィクスプロセッサ３２０の外部にあるメモリ（例えばシステムメモリ）の外に、その中へ及びその間でデータを移動させることができる。また、ファブリック相互接続３２４を使用して、グラフィクスエンジンタイル３１０Ａ～３１０Ｄを相互接続することもできる。グラフィクスプロセッサ３１０は、外部ディスプレイデバイス３１８との接続を可能にするディスプレイコントローラ３０２を任意選択で含んでもよい。グラフィクスプロセッサは、グラフィクス又は計算アクセラレータとして構成されてもよい。アクセラレータの構成では、ディスプレイコントローラ３０２及びディスプレイデバイス３１８は省略されてよい。
【0094】
グラフィクスプロセッサ３２０は、ホストインタフェース３２８を介してホストシステムに接続することができる。ホストインタフェース３２８は、グラフィクスプロセッサ３２０、システムメモリ及び／又は他のシステム構成要素の間の通信を可能にすることができる。ホストインタフェース３２８は、例えばＰＣＩエクスプレスバス又は別のタイプのホストシステムインタフェースとすることができる。
【0095】
図３Ｃは、本明細書で説明される実施形態による計算アクセラレータ３３０を図示している。計算アクセラレータ３３０は、図３Ｂのグラフィクスプロセッサ３２０との構造的類似性を含むことができ、計算アクセラレーションのために最適化される。計算エンジンクラスタ３３２は、並列又はベクトルベースの汎用計算オペレーションのために最適化される実行エンジンを含む、計算エンジンタイル３４０Ａ～３４０Ｄのセットを含むことができる。いくつかの実施形態において、計算エンジンタイル３４０Ａ～３４０Ｄは、固定機能グラフィクス処理ロジックは含まないが、一実施形態では、計算エンジンタイル３４０Ａ～３４０Ｄのうちの１つ以上は、メディアアクセラレーションを実行するロジックを含むことができる。計算エンジンタイル３４０Ａ～３４０Ｄは、メモリ相互接続３２５Ａ～３２５Ｄを介してメモリ３２６Ａ～３２６Ｄに接続することができる。メモリ３２６Ａ～３２６Ｄ及びメモリ相互接続３２５Ａ～３２５Ｄは、グラフィクスプロセッサ３２０内のものと同様の技術であってよく、あるいは異なる可能性もある。また、グラフィクス計算エンジンタイル３４０Ａ～３４０Ｄは、タイル相互接続３２３Ａ～３２３Ｆのセットを介して相互接続されることもでき、ファブリック相互接続３２４と接続されるか、かつ／又はファブリック相互接続３２４によって相互接続されてもよい。一実施形態において、計算アクセラレータ３３０は、デバイスワイドキャッシュとして構成され得る大きなＬ３キャッシュを含む。計算アクセラレータ３３０は、図３Ｂのグラフィクスプロセッサ３２０と同様の方法で、ホストインタフェース３２８を介してホストプロセッサ及びメモリに接続することもできる。
【0096】
グラフィクス処理エンジン
図４は、いくつかの実施形態による、グラフィクスプロセッサのグラフィクス処理エンジン４１０のブロック図である。一実施形態において、グラフィクス処理エンジン（ＧＰＥ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｅｎｇｉｎｅ）４１０は、図３Ａに図示されるＧＰＥ３１０の一バージョンであり、図３Ｂのグラフィクスエンジンタイル３１０Ａ～３１０Ｄを表してもよい。本明細書のいずれかの他の図面の要素と同じ参照番号（又は名前）を有する図４の要素は、本明細書の他の箇所で説明されるものと同様の方法で動作又は機能することができるが、そのように限定されない。例えば図３Ａの３Ｄパイプライン３１２及びメディアパイプライン３１６が図示されている。メディアパイプライン３１６は、ＧＰＥ４１０のいくつかの実施形態ではオプションであり、ＧＰＥ４１０内に明示的に含まれなくてもよい。例えば少なくとも一実施形態では、別個のメディア及び／又は画像プロセッサが、ＧＰＥ４１０に結合される。
図４は、いくつかの実施形態による、グラフィクスプロセッサのグラフィクス処理エンジン４１０のブロック図である。一実施形態において、グラフィクス処理エンジン（ＧＰＥ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｅｎｇｉｎｅ）４１０は、図３Ａに図示されるＧＰＥ３１０の一バージョンであり、図３Ｂのグラフィクスエンジンタイル３１０Ａ～３１０Ｄを表してもよい。本明細書のいずれかの他の図面の要素と同じ参照番号（又は名前）を有する図４の要素は、本明細書の他の箇所で説明されるものと同様の方法で動作又は機能することができるが、そのように限定されない。例えば図３Ａの３Ｄパイプライン３１２及びメディアパイプライン３１６が図示されている。メディアパイプライン３１６は、ＧＰＥ４１０のいくつかの実施形態ではオプションであり、ＧＰＥ４１０内に明示的に含まれなくてもよい。例えば少なくとも一実施形態では、別個のメディア及び／又は画像プロセッサが、ＧＰＥ４１０に結合される。
【0097】
いくつかの実施形態において、ＧＰＥ４１０は、コマンドストリーマ４０３と結合されるか、これを含む。コマンドストリーマ４０３は、３Ｄパイプライン３１２及び／又はメディアパイプライン３１６にコマンドストリームを提供する。いくつかの実施形態において、コマンドストリーマ４０３はメモリと結合され、メモリは、システムメモリ、あるいは内部キャッシュメモリ及び共有キャッシュメモリの１つ以上とすることができる。いくつかの実施形態において、コマンドストリーマ４０３は、メモリからコマンドを受け取り、該コマンドを３Ｄパイプライン３１２及び／又はメディアパイプライン３１６に送信する。コマンドは、３Ｄパイプライン３１２及びメディアパイプライン３１６のためのコマンドを格納するリングバッファからフェッチされた命令（ｄｉｒｅｃｔｉｖｅｓ）である。一実施形態において、リングバッファは、複数のコマンドのバッチを格納しているバッチコマンドバッファを更に含むことができる。３Ｄパイプライン３１２のためのコマンドは、これらに限定されないが、３Ｄパイプライン３１２のための頂点及びジオメトリデータ及び／又はメディアパイプライン３１６のための画像データ及びメモリオブジェクトのような、システム内に格納されるデータへの参照も含むことができる。３Ｄパイプライン３１２及びメディアパイプライン３１６は、それぞれのパイプライン内のロジックを介してオペレーションを実行することによって、あるいは１つ以上のスレッドをグラフィクスコアアレイ４１４へディスパッチすることによって、コマンド及びデータを処理する。一実施形態において、グラフィクスコアアレイ４１４は、グラフィクスコア（例えばグラフィクスコア４１５Ａ、グラフィクスコア４１５Ｂ）の１つ以上のブロックを含み、各ブロックが１つ以上のグラフィクスコアを含む。各グラフィクスコアは、グラフィクス及び計算オペレーションを実行する汎用及びグラフィクス固有実行ロジック、並びに固定機能テクスチャ処理及び／又は機械学習及び人工知能アクセラレーションロジックを含む、グラフィクス実行リソースのセットを含む。
【0098】
様々な実施形態において、３Ｄパイプライン３１２は、命令を処理して実行スレッドをグラフィクスコアアレイ４１４にディスパッチすることによって、頂点シェーダ、ジオメトリシェーダ、ピクセルシェーダ、フラグメントシェーダ、計算シェーダ又は他のシェーダプログラムのような１つ以上のシェーダプログラムを処理する、固定機能及びプログラム可能ロジックを含むことができる。グラフィクスコアアレイ４１４は、これらのシェーダプログラムを処理する際に使用するための実行リソースの統一ブロックを提供する。グラフィクスコアアレイ４１４のグラフィクスコア４１５Ａ～１４５Ｂ内の多目的実行ロジック（例えば実行ユニット）は、様々な３Ｄ ＡＰＩシェーダ言語のためのサポートを含み、複数のシェーダに関連付けられる複数の同時実行スレッドを実行することができる。
【0099】
いくつかの実施形態において、グラフィクスコアアレイ４１４は、ビデオ及び／又は画像処理のようなメディア機能を実行する実行ロジックを含む。一実施形態において、実行ユニットは、グラフィクス処理オペレーションに加えて、並列汎用計算オペレーションを実行するようにプログラム可能な汎用ロジックを含む。汎用ロジックは、図１のプロセッサコア１０７及び図２Ａのコア２０２Ａ～２０２Ｎ内の汎用ロジックと並列に又はこれと共に処理オペレーションを実行することができる。
【0100】
グラフィクスコアアレイ４１４上で実行しているスレッドによって生成される出力データは、データを統一リターンバッファ（ＵＲＢ：ｕｎｉｆｉｅｄ ｒｅｔｕｒｎ ｂｕｆｆｅｒ）４１８内のメモリに出力することができる。ＵＲＢ４１８は、複数のスレッドのためのデータを格納することができる。いくつかの実施形態において、ＵＲＢ４１８を使用して、グラフィクスコアアレイ４１４上で実行している異なるスレッド間にデータを送信してよい。いくつかの実施形態において、ＵＲＢ４１８は更に、グラフィクスコアアレイ及び共有機能ロジック４２０内の固定機能ロジック上のスレッド間の同期化のために使用されてよい。
【0101】
いくつかの実施形態において、グラフィクスコアアレイ４１４は、該アレイが可変数のグラフィクスコアを含むようにスケーラブルである。グラフィクスコアの各々は、ＧＰＥ４１０目標電力及び性能レベルに基づいて可変数の実行ユニットを有する。一実施形態において、実行リソースは、必要に応じて実行リソースが有効又は無効にされ得るように、動的にスケーラブルである。
【0102】
グラフィクスコアアレイ４１４は、グラフィクスコアアレイ内のグラフィクスコアの間で共有される複数のリソースを含む、共有機能ロジック４２０と結合する。共有機能ロジック４２０内の共有機能は、グラフィクスコアアレイ４１４に特別な補助機能を提供するハードウェア論理ユニットである。様々な実施形態において、共有機能ロジック４２０は、これらに限定されないが、サンプラ４２１、数学（ｍａｔｈ）４２２、スレッド間通信（ＩＴＣ：ｉｎｔｅｒ－ｔｈｒｅａｄ ｃｏｍｍｕｎｉｃａｔｉｏｎ）４２３ロジックを含む。加えて、いくつかの実施形態は、共有機能ロジック４２０内に１つ以上のキャッシュ４２５を実装する。
【0103】
共有機能は、少なくとも、所与の特別な機能についての要求が、グラフィクスコアアレイ４１４内に含めるには不十分である場合に実装される。代わりに、その特別な機能の単一のインスタンス化は、共有機能ロジック４２０内のスタンドアロンエンティティとして実装され、グラフィクスコアアレイ４１４内の実行リソースの間で共有される。グラフィクスコアアレイ４１４の間で共有され、グラフィクスコアアレイ４１４内に含まれる機能の正確なセットは、実施形態により異なる。いくつかの実施形態では、グラフィクスコアアレイ４１４によって広く使用される共有機能ロジック４２０内の固有の共有機能が、グラフィクスコアアレイ４１４内の共有機能ロジック４１６内に含まれてよい。様々な実施形態において、グラフィクスコアアレイ４１４内の共有機能ロジック４１６は、共有機能ロジック４２０内の一部又はすべてのロジックを含むことができる。一実施形態において、共有機能ロジック４２０内のすべてのロジック要素は、グラフィクスコアアレイ４１４の共有機能ロジック４１６内で複製されてよい。一実施形態において、共有機能ロジック４２０は、グラフィクスコアアレイ４１４内の共有機能ロジック４１６のために除外される。
【0104】
実行ユニット
図５Ａ～図５Ｂは、本明細書で説明される実施形態による、グラフィクスプロセッサコア内で用いられる処理要素のアレイを含むスレッド実行ロジック５００を図示している。本明細書のいずれかの他の図面の要素と同じ参照番号（又は名前）を有する図５Ａ～図５Ｂの要素は、本明細書の他の箇所で説明されるものと同様の方法で動作又は機能することができるが、そのように限定されない。図５Ａ～図５Ｂは、スレッド実行ロジック５００の概要を示しており、スレッド実行ロジック５００は、図２Ｂの各サブコア２２１Ａ～２２１Ｆで例示されるハードウェアロジックを表してよい。図５Ａは、汎用グラフィクスプロセッサ内の実行ユニットを表し、一方、図５Ｂは、計算アクセラレータ内で使用され得る実行ユニットを表す。
図５Ａ～図５Ｂは、本明細書で説明される実施形態による、グラフィクスプロセッサコア内で用いられる処理要素のアレイを含むスレッド実行ロジック５００を図示している。本明細書のいずれかの他の図面の要素と同じ参照番号（又は名前）を有する図５Ａ～図５Ｂの要素は、本明細書の他の箇所で説明されるものと同様の方法で動作又は機能することができるが、そのように限定されない。図５Ａ～図５Ｂは、スレッド実行ロジック５００の概要を示しており、スレッド実行ロジック５００は、図２Ｂの各サブコア２２１Ａ～２２１Ｆで例示されるハードウェアロジックを表してよい。図５Ａは、汎用グラフィクスプロセッサ内の実行ユニットを表し、一方、図５Ｂは、計算アクセラレータ内で使用され得る実行ユニットを表す。
【0105】
図５Ａに図示されるように、いくつかの実施形態では、スレッド実行ロジック５００は、シェーダプロセッサ５０２、スレッドディスパッチャ５０４、命令キャッシュ５０６、複数の実行ユニット５０８Ａ～５０８Ｎを含むスケーラブル実行ユニットアレイ、サンプラ５１０、共有ローカルメモリ５１１、データキャッシュ５１２及びデータポート５１４を含む。一実施形態において、スケーラブル実行ユニットは、ワークロードの計算要件に基づいて、１つ以上の実行ユニット（例えば実行ユニット５０８Ａ、５０８Ｂ、５０８Ｃ、５０８Ｎ－１～５０８Ｎのいずれか）を有効又は無効にすることによって、動的にスケーリングすることができる。一実施形態において、含まれる構成要素は、該構成要素の各々にリンクする相互接続ファブリックを介して相互接続される。いくつかの実施形態において、スレッド実行ロジック５００は、命令キャッシュ５０６、データポート５１４、サンプラ５１０及び実行ユニット５０８Ａ～５０８Ｂのうちの１つ以上を通して、システムメモリやキャッシュメモリのようなメモリへの１つ以上の接続を含む。いくつかの実施形態において、各実行ユニット（例えば５０８Ａ）は、各スレッドに対して複数のデータ要素を並列に処理する間に、複数の同時ハードウェアスレッドを実行することができる、スタンドアロンのプログラム可能な汎用計算ユニットである。様々な実施形態において、実行ユニット５０８Ａ～５０８Ｎのアレイは、任意の数の個々の実行ユニットを含むようスケーラブルである。
【0106】
いくつかの実施形態において、実行ユニット５０８Ａ～５０８Ｎは主に、シェーダプログラムを実行するために使用される。シェーダプロセッサ５０２は、様々なシェーダプログラムを実行し、シェーダプログラムに関連付けられる実行スレッドを、スレッドディスパッチャ５０４を介してディスパッチすることができる。一実施形態において、スレッドディスパッチャは、グラフィクス及びメディアパイプラインからのスレッド開始要求を仲裁し、要求されたスレッドを、実行ユニット５０８Ａ～５０８Ｂ内の１つ以上の実行スレッドにおいてインスタンス化するロジックを含む。例えばジオメトリパイプラインは、頂点、テセレーション又はジオメトリシェーダを、処理のためにスレッド実行ロジックにディスパッチすることができる。いくつかの実施形態において、スレッドディスパッチャ５０４は、実行しているシェーダプログラムからのランタイムスレッドスポーニング要求を処理することもできる。
【0107】
いくつかの実施形態において、実行ユニット５０８Ａ～５０８Ｎは、グラフィクスライブラリ（例えばＤｉｒｅｃｔ ３Ｄ及びＯｐｅｎＧＬ）からのシェーダプログラムが最小限の変換で実行されるように、多くの標準３Ｄグラフィクスシェーダ命令のためのネイティブサポートを含む命令セットをサポートする。実行ユニットは、頂点及びジオメトリ処理（例えば頂点プログラム、ジオメトリプログラム、頂点シェーダ）、ピクセル処理（例えばピクセルシェーダ、フラグメントシェーダ）及び汎用処理（例えば計算及びメディアシェーダ）をサポートする。実行ユニット５０８Ａ～５０８Ｎの各々は、マルチイシュー（ｍｕｌｔｉ－ｉｓｓｕｅ）単一命令多重データ（ＳＩＭＤ：ｓｉｎｇｌｅ ｉｎｓｔｒｕｃｔｉｏｎ ｍｕｌｔｉｐｌｅ ｄａｔａ）実行が可能であり、マルチスレッド化されたオペレーションは、より高いレイテンシメモリアクセスにもかかわらず、効率的な実行環境を可能にする。各実行ユニット内の各ハードウェアスレッドは、専用の高帯域幅レジスタファイル及び関連する独立のスレッド状態を有する。実行は、整数、単精度及び倍精度浮動小数点演算、ＳＩＭＤ分岐機能、論理オペレーション、超越オペレーション（ｔｒａｎｓｃｅｎｄｅｎｔａｌ ｏｐｅｒａｔｉｏｎ）及び他の雑多なオペレーションが可能なパイプラインへのクロックごとのマルチイシューである。メモリ又は共有機能の１つからのデータを待機している間に、実行ユニット５０８Ａ～５０８Ｎ内の依存関係ロジックは、要求されたデータが返されるまで、待機スレッドをスリープさせる。待機スレッドがスリープしている間、ハードウェアリソースは、他のスレッドの処理に充てられてよい。例えば頂点シェーダオペレーションに関連付けられるディレイの間に、実行ユニットは、ピクセルシェーダ、フラグメントシェーダ又は異なる頂点シェーダを含む別のタイプのシェーダプログラムのためのオペレーションを実行することができる。様々な実施形態は、単一命令複数スレッド（ＳＩＭＴ：Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｔｈｒｅａｄ）の使用の代替として又はＳＩＭＤの使用に加えて、ＳＩＭＴの使用による使用実行に適用することができる。また、ＳＩＭＤコア又はオペレーションへの参照は、ＳＩＭＴにも適用することができ、ＳＩＭＴと組み合わせたＳＩＭＤに適用することもできる。
【0108】
実行ユニット５０８Ａ～５０８Ｎ内の各実行ユニットは、データ要素のアレイに対して作用する。データ要素の数は「実行サイズ」又は命令用のチャネルの数である。実行チャネルは、データ要素アクセス、マスキング及び命令内のフロー制御のための実行の論理ユニットである。チャネルの数は、特定のグラフィクスプロセッサのための物理的な算術論理ユニット（ＡＬＵ）又は浮動小数点ユニット（ＦＰＵ）の数とは独立であってよい。いくつかの実施形態において、実行ユニット５０８Ａ～５０８Ｎは、整数及び浮動小数点データタイプをサポートする。
【0109】
実行ユニット命令セットはＳＩＭＤ命令を含む。様々なデータ要素を、パック化データタイプとしてレジスタ内に格納することができ、実行ユニットは、要素のデータサイズに基づいて様々な要素を処理することになる。例えば２５６ビット幅ベクトルに作用するとき、ベクトルの２５６ビットがレジスタ内に格納され、実行ユニットは、４つの別個の５４ビットパック化データ要素（クワドワード（ＱＷ：Ｑｕａｄ－Ｗｏｒｄ）サイズデータ要素）、８つの別個の３２ビットパック化データ要素（ダブルワード（ＤＷ：Ｄｏｕｂｌｅ Ｗｏｒｄ）サイズデータ要素）、１６個の別個の１６ビットパック化データ要素（ワード（Ｗ）サイズデータ要素）又は３２個の別個の８ビットデータ要素（バイト（Ｂ）サイズデータ要素）としてベクトルに作用する。しかしながら、異なるベクトル幅及びレジスタサイズが可能である。
【0110】
一実施形態において、１つ以上の実行ユニットを結合して、融合ＥＵに共通のスレッド制御ロジック（５０７Ａ～５０７Ｎ）を有する融合実行ユニット（ｆｕｓｅｄ ｅｘｅｃｕｔｉｏｎ ｕｎｉｔ）にすることができる。複数のＥＵをＥＵグループに融合することができる。融合ＥＵグループ内の各ＥＵは、別個のＳＩＭＤハードウェアスレッドを実行するように構成され得る。融合ＥＵグループ内のＥＵの数は、実施形態に応じて異なる可能性がある。加えて、限定ではないがＳＩＭＤ８、ＳＩＭＤ１６及びＳＩＭＤ３２を含む、様々なＳＩＭＤ幅をＥＵごとに実施することができる。各融合グラフィクス実行ユニット５０９Ａ～５０９Ｎは、少なくとも２つのユニットを含む。例えば融合実行ユニット５０９Ａは、第１ＥＵ５０８Ａと、第２ＥＵ５０８Ｂと、第１ＥＵ５０８Ａ及び第２ＥＵ５０８Ｂに共通のスレッド制御ロジック５０７Ａを含む。スレッド制御ロジック５０７Ａは、融合グラフィクス実行ユニット５０９Ａで実行されるスレッドを制御し、融合実行ユニット５０９Ａ～５０９Ｎ内の各ＥＵが、共通の命令ポインタレジスタを使用して実行することを可能にする。
【0111】
１つ以上の内部命令キャッシュ（例えば５０６）は、実行ユニットのためのスレッド命令をキャッシュするためにスレッド実行ロジック５００に含まれる。いくつかの実施形態において、１つ以上のデータキャッシュ（例えば５１２）が、スレッド実行中にスレッドデータをキャッシュするために含まれる。実行ロジック５００上で実行するスレッドは、管理されたデータを共有ローカルメモリ５１１内に明示的に格納することもできる。いくつかの実施形態において、サンプラ５１０が、３Ｄオペレーションのためテクスチャサンプリング及びメディアオペレーションのためのメディアサンプリングを提供するために含まれる。いくつかの実施形態において、サンプラ５１０は、特別なテクスチャ又はメディアサンプリング機能を含み、サンプリングされたデータを実行ユニットに提供する前に、サンプリングプロセス中にテクスチャ又はメディアデータを処理する。
【0112】
実行中に、グラフィクス及びメディアパイプラインは、スレッドスポーニング及びディスパッチロジックを介して、スレッド開始要求をスレッド実行ロジック５００に送信する。ジオメトリックオブジェクトのグループが処理されて、ピクセルデータへラスタライズされると、シェーダプロセッサ５０２内のピクセルプロセッサロジック（例えばピクセルシェーダロジック、フラグメントシェーダロジック等が呼び出されて、出力情報を更に計算し、結果を出力サーフェス（ｏｕｔｐｕｔ ｓｕｒｆａｃｅｓ）（例えばカラーバッファ、深度バッファ、ステンシルバッファ等）に書き込ませる。いくつかの実施形態において、ピクセルシェーダ又はフラグメントシェーダは、ラスタライズされたオブジェクトにわたって補間されることになる様々な頂点属性の値を計算する。いくつかの実施形態において、シェーダプロセッサ５０２内のピクセルプロセッサロジックは、次いで、アプリケーションプログラミングインタフェース（ＡＰＩ）供給ピクセル又はフラグメントシェーダプログラムを実行する。シェーダプログラムを実行するために、シェーダプロセッサ５０２は、スレッドディスパッチャ５０４を介してスレッドを実行ユニット（例えば５０８Ａ）にディスパッチする。いくつかの実施形態において、シェーダプロセッサ５０２は、サンプラ５１０内のテクスチャサンプリングロジックを使用して、メモリ内に格納されたテクスチャマップのテクスチャデータにアクセスする。テクスチャデータ及び入力ジオメトリデータに対する算術演算は、各ジオメトリックフラグメントのピクセルカラーデータを計算するか、１つ以上のピクセルを更なる処理から破棄する。
【0113】
いくつかの実施形態において、データポート５１４は、スレッド実行ロジック５００のためにメモリアクセス機構を提供し、グラフィクスプロセッサ出力パイプラインにおける更なる処理のために、処理されたデータをメモリに出力する。いくつかの実施形態において、データポート５１４は、１つ以上のキャッシュメモリ（例えばデータキャッシュ５１２）を含むかこれと結合し、データポートを介したメモリアクセスのためにデータをキャッシュする。
【0114】
一実施形態において、実行ロジック５００は、レイトレーシングアクセラレーション機能を提供することができるレイトレーサ５０５も含むことができる。レイトレーサ５０５は、レイ生成のための命令／機能を含むレイトレーシング命令セットをサポートすることができる。レイトレーシング命令セットは、図２Ｃのレイトレーシングコア２４５によってサポートされるレイトレーシング命令セットと同様とすることも、異なるものとすることもできる。
【0115】
図５Ｂは、実施形態による実行ユニット５０８の例示的な内部詳細を示している。グラフィクス実行ユニット５０８は、命令フェッチユニット５３７、一般レジスタファイルアレイ（ＧＲＦ：ｇｅｎｅｒａｌ ｒｅｇｉｓｔｅｒ ｆｉｌｅ ａｒｒａｙ）５２４、構築レジスタファイルアレイ（ＡＲＦ：ａｒｃｈｉｔｅｃｔｕｒａｌ ｒｅｇｉｓｔｅｒ ｆｉｌｅ ａｒｒａｙ）５２６、スレッドアービタ５２２、送信ユニット５３０、分岐ユニット５３２、ＳＩＭＤ浮動小数点ユニット（ＦＰＵ：ｆｌｏａｔｉｎｇ ｐｏｉｎｔ ｕｎｉｔｓ）５３４及び一実施形態では、専用の整数ＳＩＭＤ ＡＬＵ５３５のセットを含むことができる。ＧＲＦ５２４及びＡＲＦ５２６は、グラフィクス実行ユニット５０８内でアクティブであり得る、各同時ハードウェアスレッドに関連付けられる一般レジスタファイル及びアーキテクチャレジスタファイルのセットを含む。一実施形態において、スレッド毎の構築状態（ｐｅｒ ｔｈｒｅａｄ ａｒｃｈｉｔｅｃｔｕｒａｌ ｓｔａｔｅ）はＡＲＦ５２６内に維持されるが、スレッド実行中に使用されるデータはＧＲＦ５２４に格納される。各スレッドの命令ポインタを含む各スレッドの実行状態を、ＡＲＦ５２６内のスレッド固有レジスタに保持することができる。
【0116】
一実施形態において、グラフィクス実行ユニット５０８は、同時マルチスレッディング（ＳＭＴ：Ｓｉｍｕｌｔａｎｅｏｕｓ Ｍｕｌｔｉ－Ｔｈｒｅａｄｉｎｇ）と粒度の細かいインターリーブマルチスレッディング（ＩＭＴ：Ｉｎｔｅｒｌｅａｖｅｄ Ｍｕｌｔｉ－Ｔｈｒｅａｄｉｎｇ）の組合せであるアーキテクチャを有する。アーキテクチャは、同時スレッドの目標数及び実行ユニット当たりのレジスタの数に基づいて設計時に微調整され得るモジュラ構造を有し、この場合、実行ユニットリソースは、複数の同時スレッドを実行するために使用されるロジックにわたって分割される。グラフィクス実行ユニット５０８によって実行され得る論理スレッドの数は、ハードウェアスレッドの数に限定されず、複数の論理スレッドを各ハードウェアスレッドに割り当てることができる。
【0117】
一実施形態において、グラフィクス実行ユニット５０８は、複数の命令を共同発行（ｃｏ－ｉｓｓｕｅ）することができる。複数の命令は各々異なる命令であってよい。グラフィクス実行ユニットスレッド５０８のスレッドアービタ５２２は、命令を、実行のために送信ユニット５３０、分岐ユニット５３２又はＳＩＭＤ ＦＰＵ５３４のうちの１つにディスパッチすることができる。各実行スレッドは、ＧＲＦ５２８内の１２８個の汎用レジスタにアクセスすることができ、ここで、各レジスタは、３２ビットデータ要素のＳＩＭＤ８要素ベクトルとしてアクセス可能な３２バイトを格納することができる。一実施形態において、各実行ユニットスレッドは、ＧＲＦ５２４内の４Ｋバイトへのアクセスを有するが、実施形態はそのように限定されず、他の実施形態では、より多くの又はより少ないレジスタリソースが提供されてよい。一実施形態において、グラフィクス実行ユニット５０８は、計算オペレーションを独立に実行することができる７つのハードウェアスレッドに分割されるが、実行ユニット当たりのスレッドの数は、実施形態に応じて変わる可能性もある。例えば一実施形態では、最大１６個のハードウェアスレッドがサポートされる。７つのスレッドが４Ｋバイトにアクセスし得る実施形態では、ＧＲＦ５２４は、合計２８Ｋバイトを格納することができる。１６個のスレッドが４Ｋバイトにアクセスし得る場合、ＧＲＦ５２４は合計６４Ｋバイトを格納することができる。フレキシブルなアドレッシングモードは、レジスタを一緒にアドレス指定することを可能にし、より広いレジスタを効率的に構築するか又はストライドされた矩形のブロックデータ構造（ｓｔｒｉｄｅｄ ｒｅｃｔａｎｇｕｌａｒ ｂｌｏｃｋ ｄａｔａ ｓｔｒｕｃｔｕｒｅｓ）を表すことができる。
【0118】
一実施形態において、メモリオペレーション、サンプラオペレーション及び他のより長いレイテンシシステム通信は、メッセージを渡す送信ユニット（ｍｅｓｓａｇｅ ｐａｓｓｉｎｇ ｓｅｎｄ ｕｎｉｔ）５３０によって実行される「送信」命令を介してディスパッチされる。一実施形態において、分岐命令が専用分岐ユニット５３２にディスパッチされて、ＳＩＭＤ発散（ｄｉｖｅｒｇｅｎｃｅ）と最終的な収束（ｅｖｅｎｔｕａｌ ｃｏｎｖｅｒｇｅｎｃｅ）を容易にする。
【0119】
一実施形態において、グラフィクス実行ユニット５０８は、浮動小数点オペレーションを実行する１つ以上のＳＩＭＤ浮動小数点ユニット（ＦＰＵ：ｆｌｏａｔｉｎｇ ｐｏｉｎｔ ｕｎｉｔｓ）５３４を含む。一実施形態において、ＦＰＵ５３４は、最大Ｍ個の数の３２ビット小数点（又は整数）オペレーションをＳＩＭＤ実行するか、２Ｍ個までの１６ビット整数又は１６ビット浮動小数点オペレーションをＳＩＭＤ実行することができる。一実施形態において、ＦＰＵのうちの少なくとも１つは、拡張計算機能を提供して、高スループットの超越数学関数（ｔｒａｎｓｃｅｎｄｅｎｔａｌ ｍａｔｈ ｆｕｎｃｔｉｏｎｓ）及び倍精度の５４ビット浮動小数点をサポートする。いくつかの実施形態において、８ビット整数ＳＩＭＤ ＡＬＵ５３５のセットも存在し、機械学習計算に関連付けられるオペレーションを実行するように特に最適化され得る。
【0120】
一実施形態では、グラフィクス実行ユニット５０８の複数のインスタンスのアレイを、グラフィクスサブコアグルーピング（例えばサブスライス）においてインスタンス化することができる。スケーラビリティのために、製品設計者は、サブコアグルーピングごとに、正確な数の実行ユニットを選択することができる。一実施形態において、実行ユニット５０８は、複数の実行チャネルにわたって命令を実行することができる。更なる実施形態では、グラフィクス実行ユニット５０８上で実行される各スレッドは、異なるチャネルで実行される。
【0121】
図６は、一実施形態による追加の実行ユニット６００を図示している。実行ユニット６００は、例えば図３Ｃにおける計算エンジンタイル３４０Ａ～３４０Ｄで使用するために計算最適化された実行ユニットであり得るが、そのように限定されない。また、実行ユニット６００の変形が、図３Ｂ内のようなグラフィクスエンジンタイル３１０Ａ～３１０Ｄで使用されてもよい。一実施形態において、実行ユニット６００は、スレッド制御ユニット６０１、スレッド状態ユニット６０２、命令フェッチ／プリフェッチユニット６０３及び命令デコードユニット６０４を含む。レジスタ実行ユニット６００は、該実行ユニット内のハードウェアスレッドに割り当てることができるレジスタを格納するレジスタファイル６０６を更に含む。加えて、実行ユニット６００は、送信ユニット６０７及び分岐ユニット６０８を更に含む。一実施形態において、送信ユニット６０７及び分岐ユニット６０８は、図５Ｂのグラフィクス実行ユニット５０８の送信ユニット５３０及び分岐ユニット５３２と同様に動作することができる。
【0122】
実行ユニット６００は、複数の異なるタイプの機能ユニットを含む計算ユニット６１０も含む。一実施形態において、計算ユニット６１０は、算術論理ユニットのアレイを含むＡＬＵユニット６１１を含む。ＡＬＵユニット６１１は、６４ビット、３２ビット及び１６ビットの整数及び浮動小数点演算を実行するように構成され得る。整数及び浮動小数点演算は同時に実行されてよい。計算ユニット６１０は、シストリックアレイ６１２及び数学ユニット６１３も含むことができる。シストリックアレイ６１２は、ベクトル又は他のデータ並列演算をシストリック方法（ｓｙｓｔｏｌｉｃ ｍａｎｎｅｒ）で実行するために使用することができるデータ処理ユニットのＷ幅及びＤ深度ネットワークを含む。一実施形態において、シストリックアレイ６１２は、行列ドット積演算のような行列演算を実行するように構成され得る。一実施形態において、シストリックアレイ６１２は、１６ビット浮動小数点演算、並びに８ビット及び４ビット整数演算をサポートする。一実施形態において、シストリックアレイ６１２は、機械学習演算を加速するように構成され得る。そのような実施形態では、シストリックアレイ６１２は、ｂｆｌｏａｔ１６ビット浮動小数点フォーマットをサポートするよう構成され得る。一実施形態において、数学ユニット６１３は、数学演算の特定のサブセットをＡＬＵユニット６１１よりも効率的で低電力な方法で実行するために含まれ得る。数学ユニット６１３は、他の実施形態によって提供されるグラフィクス処理エンジンの共有機能ロジック（例えば図４の共有機能ロジック４２０の数学ロジック４２２）においてみられ得る数学ロジックの変形を含むことができる。一実施形態において、数学ユニット６１３は、３２ビット及び６４ビット浮動小数点演算を実行するように構成され得る。
【0123】
スレッド制御ユニット６０１は、実行ユニット内のスレッドの実行を制御するロジックを含む。スレッド制御ユニット６０１は、実行ユニット６００内のスレッドの実行を開始、停止及びプリエンプト（ｐｒｅｅｍｐｔ）するスレッド仲裁ロジックを含むことができる。スレッド状態ユニット６０２を使用して、実行ユニット６００上で実行するよう割り当てられるスレッドについてスレッド状態を格納することができる。実行ユニット６００内にスレッド状態を格納することは、スレッドがブロックされる又はアイドル状態になったときに、それらのスレッドの迅速なプリエンプションを可能にする。命令フェッチ／プリフェッチユニット６０３は、より高レベルの実行ロジックの命令キャッシュ（例えば図５Ａにおける命令キャッシュ５０６）からの命令をキャッシュすることができる。命令フェッチ／プリフェッチユニット６０３は、現在実行中のスレッドの分析に基づいて命令キャッシュにロードされる命令についてプリフェッチ要求を発行することもできる。命令デコードユニット６０４を使用して、計算ユニットによって実行されるべき命令を復号することができる。一実施形態において、命令デコードユニット６０４を、複雑な命令を構成マイクロオペレーション（ｃｏｎｓｔｉｔｕｅｎｔ ｍｉｃｒｏ－ｏｐｅｒａｔｉｏｎｓ）へ復号する二次デコーダとして使用することができる。
【0124】
実行ユニット６００は、該実行ユニット６００上で実行するハードウェアスレッドによって使用され得るレジスタファイル６０６を更に含む。レジスタファイル６０６内のレジスタは、実行ユニット６００の計算ユニット６１０内の複数の同時スレッドを実行するために使用されるロジックにわたって分割され得る。グラフィクス実行ユニット６００によって実行され得る論理スレッドの数は、ハードウェアスレッドの数に限定されず、複数の論理スレッドを各ハードウェアスレッドに割り当てることができる。レジスタファイル６０６のサイズは、サポートされるハードウェアスレッドの数に基づいて実施形態にわたって異なる可能性がある。一実施形態において、レジスタリネームを使用して、レジスタをハードウェアスレッドに動的に割り当ててよい。
【0125】
図７は、いくつかの実施形態による、グラフィクスプロセッサ命令フォーマット７００を図示するブロック図である。１つ以上の実施形態において、グラフィクスプロセッサ実行ユニットは、複数のフォーマットの命令を有する命令セットをサポートする。実線のボックスは、実行ユニット命令に一般的に含まれる構成要素を図示し、一方、点線は、オプションであるか又は命令のサブセットのみに含まれる構成要素を含む。いくつかの実施形態において、説明及び図示される命令フォーマット７００は、命令が処理された後に命令デコードから得られるマイクロオペレーションとは対照的に、それらが実行ユニットに供給される命令であるという点で、マイクロ命令である。
【0126】
いくつかの実施形態において、グラフィクスプロセッサ実行ユニットは、１２８ビット命令フォーマット７１０の命令をネイティブにサポートする。６４ビット圧縮命令フォーマット７３０は、選択された命令、命令オプション及びオペランドの数に基づいていくつかの命令に利用可能である。ネイティブの１２８ビット命令フォーマット７１０は、すべての命令オプションへのアクセスを提供するが、６４ビットフォーマット７３０では、いくつかのオプション及びオペレーションが制限される。６４ビットフォーマット７３０で利用可能なネイティブ命令は、実施形態によって異なる。いくつかの実施形態において、命令は、インデックスフィールド７１３内のインデックス値のセットを使用して部分的に圧縮される。実行ユニットハードウェアは、インデックス値に基づいて圧縮テーブルのセットを参照し、圧縮テーブルの出力を使用して、１２８ビット命令フォーマット７１０のネイティブ命令を再構築する。命令の他のサイズ及びフォーマットを使用することができる。
【0127】
各フォーマットについて、命令オペコード７１２は、実行ユニットが実行すべきオペレーションを定義する。実行ユニットは、各オペランドの複数のデータ要素にわたって、各命令を並列に実行する。例えば追加命令に応答して、実行ユニットは、テクスチャ要素又はピクチャ要素を表している各色チャネルにわたって、同時追加オペレーションを実行する。デフォルトで、実行ユニットは、オペランドのすべてのデータチャネルにわたって各命令を実行する。いくつかの実施形態において、命令制御フィールド７１４は、チャネル選択（例えばプレディケーション（ｐｒｅｄｉｃａｔｉｏｎ））及びデータチャネル順（例えばスウィズル（ｓｗｉｚｚｌｅ））のような特定の実行オプションに対する制御を可能にする。１２８ビット命令フォーマット７１０の命令について、実行サイズフィールド（ｅｘｅｃ－ｓｉｚｅ ｆｉｅｌｄ）７１６は、並列に実行されることになるデータチャネルの数を制限する。いくつかの実施形態において、実行サイズフィールド７１６は、６４ビット圧縮命令フォーマット７３０における使用には利用可能でない。
【0128】
いくつかの実行ユニット命令は、２つのソースオペランド、ｓｒｃ０ ７２０、ｓｒｃ１ ７２２と、１つの宛先（ｄｅｓｔｉｎａｔｉｏｎ）７１８とを含む、最大３つのオペランドを有する。いくつかの実施形態において、実行ユニットは二重宛先命令をサポートし、この場合、宛先のうちの１つが暗示される。データ操作命令は、第３ソースオペランド（例えばＳＲＣ２ ７２４）を有することができ、この場合、命令オペコード７１２がソースオペランドの数を決定する。命令の最後のソースオペランドは、命令とともに渡されるイミディエート（例えばハードコードされた）値とすることができる。
【0129】
いくつかの実施形態において、１２８ビット命令フォーマット７１０は、例えば直接レジスタアドレッシングモードが使用されるか又は間接レジスタアドレッシングモードが使用されるかを指定するアクセス／アドレスモードフィールド７２６を含む。直接レジスタアドレッシングモードが使用されるとき、１つ以上のオペランドのレジスタアドレスは、命令内のビットによって直接的に提供される。
【0130】
いくつかの実施形態において、１２８ビット命令フォーマット７１０は、命令についてアドレスモード及び／又はアクセスモードを指定する、アクセス／アドレスモードフィールド７２６を含む。一実施形態において、アクセスモードは、命令についてデータアクセスアライメント（ｄａｔａ ａｃｃｅｓｓ ａｌｉｇｎｍｅｎｔ）を定義するために使用される。いくつかの実施形態は、１６バイトアライン・アクセスモード及び１バイトアライン・アクセスモードを含むアクセスモードをサポートし、この場合、アクセスモードのバイトアライメントは、命令オペランドのアクセスアライメントを決定する。例えば第１モードのとき、命令は、ソース及び宛先オペランドに対してバイトアライン・アドレッシングを使用してよく、第２モードのとき、命令は、すべてのソース及び宛先オペランドに対して１６バイトアライン・アドレッシングを使用してよい。
【0131】
一実施形態において、アクセス／アドレスモードフィールド７２６のアドレスモード部分は、命令が直接アドレッシングを使用するか間接アドレッシングを使用するかを決定する。直接レジスタアドレッシングモードが使用されるとき、命令内のビットは、１つ以上のオペランドのレジスタアドレスを直接提供する。間接レジスタアドレッシングモードが使用されるとき、１つ以上のオペランドのレジスタアドレスは、アドレスレジスタ値及び命令内のアドレスイミディエートフィールドに基づいて計算され得る。
【0132】
いくつかの実施形態において、命令は、オペコードデコード７４０を簡略化するために、オペコード７１２ビットフィールドに基づいてグループ化される。８ビットオペコードについて、ビット４、５及び６は、実行ユニットがオペコードのタイプを決定することを可能にする。図示される正確なオペコードグループ化は単なる例である。いくつかの実施形態において、移動及び論理オペコードグループ７４２は、データ移動及び論理命令（例えば移動（ｍｏｖ）、比較（ｃｍｐ））を含む。いくつかの実施形態において、移動及び論理グループ７４２は、５つの最上位ビット（ＭＳＢ：ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）を共有し、この場合、移動（ｍｏｖ）命令は００００ｘｘｘｘｂの形式であり、論理命令は０００１ｘｘｘｘｂの形式である。流れ制御命令グループ７４４（例えばコール、ジャンプ（ｊｍｐ））は、００１０ｘｘｘｘｂの形式（例えば０ｘ２０）の命令である。雑多（ｍｉｓｃｅｌｌａｎｅｏｕｓ）命令グループ７４６は、００１１ｘｘｘｘｂの形式（例えば０ｘ３０）の同期命令（例えば待機、送信）を含む、命令の混合を含む。並列数学命令グループ７４８は、０１００ｘｘｘｘｂの形式（例えば０ｘ４０）の構成要素に関する算術命令（ｃｏｍｐｏｎｅｎｔ－ｗｉｓｅ ａｒｉｔｈｍｅｔｉｃ ｉｎｓｔｒｕｃｔｉｏｎｓ）（例えば加算、乗算（ｍｕｌ））を含む。並列数学グループ７４８は、データチャネルにわたって並列に算術演算を実行する。ベクトル数学グループ７５０は、０１０１ｘｘｘｘｂの形式（例えば０ｘ５０）の算術命令（例えばｄｐ４）を含む。ベクトル数学グループは、ベクトルオペランドに対するドット積計算のような算術を実行する。一実施形態において、図示されるオペコードデコード７４０を使用して、復号された命令を実行するために、実行ユニットのどの部分が使用されるかを決定することができる。例えばいくつかの命令は、シストリックアレイによって実行されることになるシストリック命令として設計されてよい。レイトレーシング命令（図示せず）のような他の命令を、実行ロジックのスライス又は部分内のレイトレーシングコア又はレイトレーシングロジックにルーティングすることができる。
【0133】
グラフィクスパイプライン
図８は、グラフィクスプロセッサ８００の別の実施形態のブロック図である。本明細書におけるいずれかの他の図面の要素と同じ参照番号（又は名前）を有する図８の要素は、本明細書の他の箇所で説明されるものと同様の方法で動作又は機能することができるが、そのように限定されない。
図８は、グラフィクスプロセッサ８００の別の実施形態のブロック図である。本明細書におけるいずれかの他の図面の要素と同じ参照番号（又は名前）を有する図８の要素は、本明細書の他の箇所で説明されるものと同様の方法で動作又は機能することができるが、そのように限定されない。
【0134】
いくつかの実施形態において、グラフィクスプロセッサ８００は、ジオメトリパイプライン８２０、メディアパイプライン８３０、ディスプレイエンジン８４０、スレッド実行ロジック８５０及びレンダ出力パイプライン８７０を含む。いくつかの実施形態において、グラフィクスプロセッサ８００は、１つ以上の汎用処理コアを含むマルチコア処理システム内のグラフィクスプロセッサである。グラフィクスプロセッサは、１つ以上の制御レジスタ（図示せず）へのレジスタ書き込みによって、あるいはリング相互接続８０２を介してグラフィクスプロセッサ８００に発行されるコマンドを介して制御される。いくつかの実施形態において、リング相互接続８０２は、グラフィクスプロセッサ８００を、他のグラフィクスプロセッサや汎用プロセッサのような他の処理構成要素に結合する。リング相互接続８０２からのコマンドは、コマンドストリーマ８０３によって解釈される。コマンドストリーマ８０３は、命令を、ジオメトリパイプライン８２０又はメディアパイプライン８３０の個々の構成要素に供給する。
【0135】
いくつかの実施形態において、コマンドストリーマ８０３は、メモリから頂点データを読み出し、コマンドストリーマ８０３によって提供される頂点処理コマンドを実行する、頂点フェッチャ８０５のオペレーションを指示する。いくつかの実施形態において、頂点フェッチャ８０７は、頂点データを頂点シェーダ８０７に提供し、該頂点シェーダ８０７は、各頂点に対して座標空間変換及びライティングオペレーションを実行する。いくつかの実施形態において、頂点フェッチャ８０５及び頂点シェーダ８０７は、スレッドディスパッチャ８３１を介して実行スレッドを実行ユニット８５２Ａ～８５２Ｂにディスパッチすることによって、頂点処理命令を実行する。
【0136】
いくつかの実施形態において、実行ユニット８５２Ａ～８５２Ｂは、グラフィクス及びメディアオペレーションを実行するための命令セットを有するベクトルプロセッサのアレイである。いくつかの実施形態において、実行ユニット８５２Ａ～８５２Ｂは、各アレイに固有であるかアレイ間で共有される、付属のＬ１キャッシュ８５１を有する。キャッシュは、データキャッシュ、命令キャッシュ又はデータ及び命令を異なる区分に含むように区分される単一キャッシュとして構成され得る。
【0137】
いくつかの実施形態において、ジオメトリパイプライン８２０は、３Ｄオブジェクトのハードウェア加速化テセレーションを実行するテセレーション構成要素を含む。いくつかの実施形態において、プログラム可能なハルシェーダ（ｈｕｌｌ ｓｈａｄｅｒ）８１１は、テセレーションオペレーションを構成する。プログラム可能なドメインシェーダ８１７は、テセレーション出力のバックエンド評価を提供する。テセレータ（ｔｅｓｓｅｌｌａｔｏｒ）８１３は、ハルシェーダ８１１の方向で動作し、ジオメトリパイプライン８２０に入力として提供される粗いジオメトリックモデルに基づいて、詳細なジオメトリックオブジェクトのセットを生成する特別な目的のロジックを含む。いくつかの実施形態において、テセレーションが使用されない場合、テセレーション構成要素（例えばハルシェーダ８１１、テセレータ８１３及びドメインシェーダ８１７）をバイパスすることができる。
【0138】
いくつかの実施形態において、完全なジオメトリックオブジェクトは、１つ以上のスレッドジオメトリシェーダ８１９によって、実行ユニット８５２Ａ～８５２Ｂにディスパッチされた１つ以上のスレッドを介して実行され得、あるいはクリッパー８２９へ直接処理することができる。いくつかの実施形態において、ジオメトリシェーダは、グラフィクスパイプラインの以前の段階のように頂点又は頂点のパッチではなく、ジオメトリオブジェクト全体に作用する。テセレーションが無効にされる場合、ジオメトリシェーダ８１９は、頂点シェーダ８０７から入力を受け取る。いくつかの実施形態において、ジオメトリシェーダ８１９は、ジオメトリシェーダプログラムによって、テセレーションユニットが無効にされる場合にジオメトリテセレーションを実行するようにプログラム可能である。
【0139】
ラスタライゼーションの前に、クリッパー８２９は頂点データを処理する。クリッパー８２９は、クリッピング及びジオメトリシェーダ機能を有する固定機能クリッパー又はプログラム可能クリッパーであってよい。いくつかの実施形態において、レンダ出力パイプライン８７０内のラスタライザ及び深度テスト構成要素８７３は、ピクセルシェーダをディスパッチして、ジオメトリックオブジェクトをピクセルごとの表現（ｐｅｒ ｐｉｘｅｌ ｒｅｐｒｅｓｅｎｔａｔｉｏｎｓ）に変換する。いくつかの実施形態において、ピクセルシェーダロジックは、スレッド実行ロジック８５０内に含まれる。いくつかの実施形態において、アプリケーションは、ラスタライザ及び深度テスト構成要素８７３をバイパスして、ストリームアウトユニット８２３を介して非ラスタライズ頂点データにアクセスすることができる。
【0140】
グラフィクスプロセッサ８００は、相互接続バス、相互接続ファブリック又はプロセッサの主な構成要素の間でデータ及びメッセージの通過を可能にする何らかの他の相互接続機構を有する。いくつかの実施形態において、実行ユニット８５２Ａ～８５２Ｂ及び関連する論理ユニット（例えばＬ１キャッシュ８５１、サンプラ８５４、テクスチャキャッシュ８５８等）は、データポート８５６を介して相互接続し、メモリアクセスを実行して、プロセッサのレンダ出力パイプライン構成要素と通信する。いくつかの実施形態において、サンプラ８５４、キャッシュ８５１、８５８及び実行ユニット８５２Ａ～８５２Ｂは各々、別個のメモリアクセス経路を有する。一実施形態では、テクスチャキャッシュ８５８をサンプラキャッシュとして構成することもできる。
【0141】
いくつかの実施形態において、レンダ出力パイプライン８７０は、ラスタライザ及び深度テスト構成要素８７３を含む。ラスタライザ及び深度テスト構成要素８７３は、頂点ベースのオブジェクトを、関連するピクセルベースの表現に変換する。いくつかの実施形態において、ラスタライザロジックは、固定機能三角形及び線ラスタライゼーションを実行するｗｉｎｄｏｗｅｒ／ｍａｓｋｅｒユニットを含む。いくつかの実施形態では、関連するレンダキャッシュ８７８及び深度キャッシュ８７９も利用可能である。ピクセルオペレーション構成要素８７７は、データに対してピクセルベースオペレーションを実行するが、いくつかの例では、２Ｄオペレーションに関連付けられるピクセルオペレーション（例えばブレンディングを伴うビットブロック画像転送）は２Ｄエンジン８４１によって実行されるか、オーバーレイディスプレイ面を使用してディスプレイコントローラ８４３によって表示時に代替される。いくつかの実施形態において、共有Ｌ３キャッシュ８７５は、すべてのグラフィクス構成要素に利用可能であり、メインシステムメモリを使用することなく、データの共有を可能にする。
【0142】
いくつかの実施形態において、グラフィクスプロセッサメディアパイプライン８３０は、メディアエンジン８３７及びビデオフロントエンド８３４を含む。いくつかの実施形態において、ビデオフロントエンド８３４は、コマンドストリーマ８０３からパイプラインコマンドを受け取る。いくつかの実施形態において、メディアパイプライン８３０は、別個のコマンドストリーマを含む。いくつかの実施形態において、ビデオフロントエンド８３４は、コマンドをメディアエンジン８３７に送信する前にメディアコマンドを処理する。いくつかの実施形態において、メディアエンジン８３７は、スレッドディスパッチャ８３１を介してスレッド実行ロジック８５０にディスパッチするためのスレッドを生成するスレッドスポーニング機能を含む。
【0143】
いくつかの実施形態において、グラフィクスプロセッサ８００はディスプレイエンジン８４０を含む。いくつかの実施形態において、ディスプレイエンジン８４０は、プロセッサ８００の外部にあり、リング相互接続８０２又は何らかの他の相互接続バスやファブリックを介して、グラフィクスプロセッサと結合する。いくつかの実施形態において、ディスプレイエンジン８４０は、２Ｄエンジン８４１及びディスプレイコントローラ８４３を含む。いくつかの実施形態において、ディスプレイエンジン８４０は、３Ｄパイプラインとは独立に動作することができる特別な目的のロジックを含む。いくつかの実施形態において、ディスプレイコントローラ８４３は、ディスプレイデバイス（図示せず）と結合する。ディスプレイデバイスは、ラップトップコンピュータ内にあるようなシステム一体型ディスプレイデバイスであるか、ディスプレイデバイスコネクタを介して取り付けられる外部ディスプレイデバイスであってよい。
【0144】
いくつかの実施形態において、ジオメトリパイプライン８２０及びメディアパイプライン８３０は、複数のグラフィクス及びメディアプログラミングインタフェースに基づいてオペレーションを実行するように構成可能であり、いずれか１つのアプリケーションプログラミングインタフェース（ＡＰＩ）に固有ではない。いくつかの実施形態において、グラフィクスプロセッサのためのドライバソフトウェアは、特定のグラフィクス又はメディアライブラリに固有のＡＰＩコールを、グラフィクスプロセッサによって処理され得るコマンドに変換する。いくつかの実施形態では、すべてＫｈｒｏｎｏｓグループからのものであるが、オープングラフィクスライブラリ（ＯｐｅｎＧＬ）、オープンコンピューティング言語（ＯｐｅｎＣＬ）、Ｖｕｌｋａｎグラフィクス及び計算ＡＰＩのためのサポートを提供する。いくつかの実施形態では、Ｍｉｃｒｏｓｏｆｔ（登録商標）社からのＤｉｒｅｃｔ３Ｄライブラリのためのサポートも提供されてよい。いくつかの実施形態では、これらのライブラリの組合せがサポートされ得る。オープンソースコンピュータビジョンライブラリ（ＯｐｅｎＣＶ）のためのサポートも提供され得る。将来のＡＰＩのパイプラインからグラフィクスプロセッサのパイプラインへのマッピングを作成することができる場合、互換性のある３Ｄパイプラインを有する将来のＡＰＩもサポートされるであろう。
【0145】
グラフィクスパイプラインプログラミング
図９Ａは、いくつかの実施形態による、グラフィクスプロセッサコマンドフォーマット９００を例示するブロック図である。図９Ｂは、一実施形態による、グラフィクスプロセッサコマンドシーケンス９１０を例示するブロック図である。図９Ａの実線のボックスは、グラフィクスコマンドに一般的に含まれる構成要素を示しており、一方、破線は、オプションであるか、グラフィクスコマンドのサブセット内にのみ含まれる構成要素を含む。図９Ａの例示のグラフィクスプロセッサコマンドフォーマット９００は、クライアント９０２、コマンドオペレーションコード（オペコード）９０４及びコマンド用のデータ９０６を識別するデータフィールドを含む。いくつかのコマンドでは、サブオペコード９０５及びコマンドサイズ９０８も含まれる。
図９Ａは、いくつかの実施形態による、グラフィクスプロセッサコマンドフォーマット９００を例示するブロック図である。図９Ｂは、一実施形態による、グラフィクスプロセッサコマンドシーケンス９１０を例示するブロック図である。図９Ａの実線のボックスは、グラフィクスコマンドに一般的に含まれる構成要素を示しており、一方、破線は、オプションであるか、グラフィクスコマンドのサブセット内にのみ含まれる構成要素を含む。図９Ａの例示のグラフィクスプロセッサコマンドフォーマット９００は、クライアント９０２、コマンドオペレーションコード（オペコード）９０４及びコマンド用のデータ９０６を識別するデータフィールドを含む。いくつかのコマンドでは、サブオペコード９０５及びコマンドサイズ９０８も含まれる。
【0146】
いくつかの実施形態において、クライアント９０２は、コマンドデータを処理する、グラフィクスデバイスのクライアントユニットを指定する。いくつかの実施形態において、グラフィクスプロセッサコマンドパーサは、各コマンドのクライアントフィールドを調べて、コマンドの更なる処理に条件を設定し、コマンドデータを適切なクライアントユニットにルーティングする。いくつかの実施形態において、グラフィクスプロセッサクライアントユニットは、メモリインタフェースユニット、レンダユニット、２Ｄユニット、３Ｄユニット及びメディアユニットを含む。各クライアントユニットは、コマンドを処理する、対応する処理パイプラインを有する。コマンドがクライアントユニットによって受け取られると、クライアントユニットは、オペコード９０４と、存在する場合にはサブオペコード９０５を読み出し、実行すべきオペレーションを決定する。クライアントユニットは、データフィールド９０６内の情報を使用してコマンドを実行する。いくつかのコマンドについて、コマンドのサイズを指定するよう明示的なコマンドサイズ９０８が予期される。いくつかの実施形態において、コマンドパーサは、コマンドオペコードに基づいて、コマンドのうちの少なくともいくつかのサイズを自動的に決定する。いくつかの実施形態において、コマンドは、ダブルワードの倍数（ｍｕｌｔｉｐｌｅｓ）を介して整列される。他のコマンドフォーマットを使用することもできる。
【0147】
図９Ｂのフロー図は、例示のグラフィクスプロセッサコマンドシーケンス９１０を例示している。いくつかの実施形態において、グラフィクスプロセッサの実施形態を特徴付けるデータ処理システムのソフトウェア又はファームウェアは、図示されるコマンドシーケンスの一バージョンを使用して、グラフィクスオペレーションのセットを設定、実行及び終了する。実施形態は、これらの特定のコマンド又はこのコマンドシーケンスに限定されないので、サンプルのコマンドシーケンスは単に例示の目的で図示され、説明される。さらに、コマンドは、グラフィクスプロセッサがコマンドのシーケンスを少なくとも部分的に同時に処理することになるよう、コマンドシーケンス内のコマンドのバッチとして発行され得る。
【0148】
いくつかの実施形態において、グラフィクスプロセッサコマンドシーケンス９１０は、パイプラインフラッシュコマンド９１２で開始して、いずれかのアクティブなグラフィクスパイプラインに、パイプライン用の現在保留中のコマンドを完了させてよい。いくつかの実施形態において、３Ｄパイプライン９２２及びメディアパイプライン９２４は同時に動作しない。パイプラインフラッシュは、アクティブなグラフィクスパイプラインに、いずれかの保留中のコマンドを完了させるために実行される。パイプラインフラッシュに応答して、グラフィクスプロセッサのためのコマンドパーサは、アクティブな描画エンジンが保留中のオペレーションを完了し、関連する読出しキャッシュが無効にされるまで、コマンド処理を中断することになる。任意に、レンダキャッシュ内の「汚れている（ｄｉｒｔｙ）」とマークされたいずれかのデータを、メモリにフラッシュすることができる。いくつかの実施形態では、パイプラインフラッシュコマンド９１２を、パイプライン同期化のために又はグラフィクスプロセッサを低電力状態に置く前に使用することができる。
【0149】
いくつかの実施形態において、パイプライン選択コマンド９１３は、コマンドシーケンスが、パイプライン間を明示的に切り替えるためにグラフィクスプロセッサを必要とするときに使用される。いくつかの実施形態において、パイプライン選択コマンド９１３は、コンテキストが、両方のパイプラインにコマンドを発行しない限り、パイプラインコマンドを発行する前に、実行コンテキスト内で１度のみ必要とされる。いくつかの実施形態において、パイプラインフラッシュコマンド９１２は、パイプライン選択コマンド９１３を介してパイプラインが切り替わる直前に必要とされる。
【0150】
いくつかの実施形態において、パイプライン制御コマンド９１４は、オペレーションのためにグラフィクスパイプラインを構成し、３Ｄパイプライン９２２及びメディアパイプライン９２４をプログラムするために使用される。いくつかの実施形態において、パイプライン制御コマンド９１４は、アクティブなパイプラインのためにパイプライン状態を構成する。一実施形態において、パイプライン制御コマンド９１４は、パイプライン同期化のために、そしてコマンドのバッチを処理する前にアクティブなパイプライン内の１つ以上のキャッシュメモリからデータをクリアするために使用される。
【0151】
いくつかの実施形態では、リターンバッファ状態コマンド９１６を使用して、それぞれのパイプラインがデータを書き込むようリターンバッファのセットを構成する。いくつかのパイプラインオペレーションは、該オペレーションが処理中に中間データを書き込む１つ以上のリターンバッファの割り当て、選択又は構成を必要とする。いくつかの実施形態において、グラフィクスプロセッサはまた、１つ以上のリターンバッファを使用して、出力データを格納し、クロススレッド通信を実行する。いくつかの実施形態において、リターンバッファ状態９１６は、パイプラインオペレーションのセットのために使用すべきリターンバッファのサイズ及び数を選択することを含む。
【0152】
コマンドシーケンス内の残りのコマンドは、オペレーションのためのアクティブなパイプラインに基づいて異なる。パイプライン決定９２０に基づいて、コマンドシーケンスは、３Ｄパイプライン状態９３０で始まる３Ｄパイプライン９２２又はメディアパイプライン状態９４０で始まるメディアパイプライン９２４に対して調整される。
【0153】
３Ｄパイプライン状態９３０を構成するコマンドは、頂点バッファ状態、頂点要素状態、一定色状態、深度バッファ状態及び３Ｄプリミティブコマンドが処理される前に構成されるべき他の状態変数のための３Ｄ状態設定コマンドを含む。これらのコマンドの値は、少なくとも部分的に、使用時に特定の３Ｄ ＡＰＩに基づいて決定される。いくつかの実施形態において、３Ｄパイプライン状態９３０コマンドは、特定のパイプライン要素が使用されない場合にはそれらの要素を選択的に無効に又はバイパスすることもできる。
【0154】
いくつかの実施形態において、３Ｄプリミティブ９３２コマンドを使用して、３Ｄパイプラインによって処理されるべき３Ｄプリミティブを提示する。３Ｄプリミティブ９３２コマンドを介してグラフィクスプロセッサに渡される、コマンド及び関連するパラメータは、グラフィクスパイプラインの頂点フェッチ機能に転送される。頂点フェッチ機能は、３Ｄプリミティブ９３２コマンドデータを使用して頂点データ構造を生成する。頂点データ構造は、１つ以上のリターンバッファに格納される。いくつかの実施形態において、３Ｄプリミティブ９３２コマンドを使用して、頂点シェーダを介して３Ｄプリミティブに対する頂点オペレーションを実行する。頂点シェーダを処理するために、３Ｄパイプライン９２２は、シェーダ実行スレッドをグラフィクスプロセッサ実行ユニットにディスパッチする。
【0155】
いくつかの実施形態において、３Ｄパイプライン９２２は、実行９３４コマンド又はイベントを介してトリガされる。いくつかの実施形態において、レジスタ書き込みは、コマンド実行をトリガする。いくつかの実施形態において、実行は、コマンドシーケンス内の「ｇｏ」又は「ｋｉｃｋ」コマンドを介してトリガされる。一実施形態において、コマンド実行は、パイプライン同期コマンドを使用してトリガされ、グラフィクスパイプラインを通してコマンドシーケンスをフラッシュする。３Ｄパイプラインは、３Ｄプリミティブのためにジオメトリ処理を実行することになる。オペレーションが完了すると、結果として得られるジオメトリックオブジェクトがラスタライズされ、ピクセルエンジンが、結果として得られるピクセルに色付けをする。ピクセルシェーディング及びピクセルバックエンドオペレーションを制御する追加のコマンドも、これらのオペレーションのために含まれてよい。
【0156】
いくつかの実施形態において、グラフィクスプロセッサコマンドシーケンス９１０は、メディアオペレーションを実行するとき、メディアパイプライン９２４経路に従う。一般に、メディアパイプライン９２４のためのプログラミングの具体的な使用及び方法は、実行されるメディア又は計算オペレーションに依存する。具体的なメディア復号オペレーションは、メディア復号中、メディアパイプラインにオフロードされ得る。いくつかの実施形態において、メディアパイプラインをバイパスすることもでき、１つ以上の汎用処理コアによって提供されるリソースを全体又は部分的に使用してメディア復号を実行することができる。一実施形態において、メディアパイプラインは、汎用グラフィクスプロセッサユニット（ＧＰＧＰＵ）オペレーションのための要素も含み、この場合、グラフィクスプロセッサは、グラフィクスプリミティブのレンダリングに明示的に関連しない計算シェーダプログラムを使用してＳＩＭＤベクトルオペレーションを実行するために使用される。
【0157】
いくつかの実施形態において、メディアパイプライン９２４は、３Ｄパイプライン９２２と同様の方法で構成される。メディアパイプライン状態９４０を構成するコマンドのセットは、メディアオブジェクト９４２の前にコマンドキューにディスパッチされるか、その中に配置される。いくつかの実施形態において、メディアパイプライン状態９４０のコマンドは、メディアオブジェクトを処理するために使用されることになるメディアパイプライン要素を構成するデータを含む。これは、符号化又は復号フォーマットのように、メディアパイプライン内でビデオ復号及びビデオ符号化ロジックを構成するデータを含む。いくつかの実施形態において、メディアパイプライン状態９４０のためのコマンドは、状態設定のバッチを含む「間接」状態要素への１つ以上のポインタの使用もサポートする。
【0158】
いくつかの実施形態において、メディアオブジェクトコマンド９４２は、メディアパイプラインによって処理するためのメディアオブジェクトにポインタを供給する。メディアオブジェクトは、処理されるべきビデオデータを含むメモリバッファを含む。いくつかの実施形態において、メディアオブジェクトコマンド９４２を発行する前に、すべてのメディアパイプライン状態が有効でなければならない。パイプライン状態が構成され、メディアオブジェクトコマンド９４２がキューに入れられると、メディアパイプライン９２４は、実行コマンド９４４又は同等の実行イベント（例えばレジスタ書き込み）を介してトリガされる。メディアパイプライン９２４からの出力は、次いで、３Ｄパイプライン９２２又はメディアパイプライン９２４によって提供されたオペレーションによって自己処理され得る。いくつかの実施形態において、ＧＰＧＰＵオペレーションは、メディアオペレーションと同様の方法で構成されて、実行される。
【0159】
グラフィクスソフトウェアアーキテクチャ
図１０は、いくつかの実施形態による、データ処理システム１０００の例示のグラフィクスソフトウェアアーキテクチャを図示している。いくつかの実施形態において、ソフトウェアアーキテクチャは、３Ｄグラフィクスアプリケーション１０１０、オペレーティングシステム１０２０及び少なくとも１つのプロセッサ１０３０を含む。いくつかの実施形態では、プロセッサ１０３０は、グラフィクスプロセッサ１０３２及び１つ以上の汎用プロセッサコア１０３４を含む。グラフィクスアプリケーション１０１０及びオペレーティングシステム１０２０は各々、データ処理システムのシステムメモリ１０５０内で実行する。
図１０は、いくつかの実施形態による、データ処理システム１０００の例示のグラフィクスソフトウェアアーキテクチャを図示している。いくつかの実施形態において、ソフトウェアアーキテクチャは、３Ｄグラフィクスアプリケーション１０１０、オペレーティングシステム１０２０及び少なくとも１つのプロセッサ１０３０を含む。いくつかの実施形態では、プロセッサ１０３０は、グラフィクスプロセッサ１０３２及び１つ以上の汎用プロセッサコア１０３４を含む。グラフィクスアプリケーション１０１０及びオペレーティングシステム１０２０は各々、データ処理システムのシステムメモリ１０５０内で実行する。
【0160】
いくつかの実施形態では、３Ｄグラフィクスアプリケーション１０１０は、シェーダ命令１０１２を含む１つ以上のシェーダプログラムを含む。シェーダ言語命令は、Ｄｉｒｅｃｔ３Ｄの高レベルシェーダ言語（ＨＬＳＬ）、ＯｐｅｎＧＬ シェーダ言語（ＧＬＳＬ）等のような高レベルのシェーダ言語であり得る。アプリケーションは、汎用プロセッサコア１０３４による実行に適した機械言語の実行可能命令１０１４も含む。アプリケーションは、頂点データによって定義されるグラフィクスオブジェクト１０１６も含む。
【0161】
いくつかの実施形態において、オペレーティングシステム１０２０は、Ｍｉｃｒｏｓｏｆｔ（登録商標）社からのＭｉｃｒｏｓｏｆｔ（登録商標）Ｗｉｎｄｏｗｓ（登録商標）オペレーティングシステム、独占的なＵＮＩＸ（登録商標）のようなオペレーティングシステム又はＬｉｎｕｘ（登録商標）カーネルの変形を使用するオープンソースのＵＮＩＸのようなオペレーティングシステムである。オペレーティングシステム１０２０は、Ｄｉｒｅｃｔ３Ｄ ＡＰＩ、ＯｐｅｎＧＬ ＡＰＩ、Ｖｕｌｋａｎ ＡＰＩのようなグラフィクスＡＰＩ１０２２をサポートすることができる。Ｄｉｒｅｃｔ３Ｄ ＡＰＩが使用中のとき、オペレーティングシステム１０２０は、フロントエンドシェーダコンパイラ１０２４を使用して、ＨＬＳＬ内のいずれかのシェーダ命令１０１２をより低レベルのシェーダ言語にコンパイルする。コンパイルは、ジャストインタイム（ＪＩＴ）コンパイルであってよく、あるいはアプリケーションは、シェーダプリコンパイルを実行することができる。いくつかの実施形態では、３Ｄグラフィクスアプリケーション１０１０のコンパイル中に、高レベルシェーダが低レベルシェーダにコンパイルされる。いくつかの実施形態では、シェーダ命令１０１２は、Ｖｕｌｋａｎ ＡＰＩによって使用される標準ポータブル中間表現（ＳＰＩＲ：Ｓｔａｎｄａｒｄ Ｐｏｒｔａｂｌｅ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）のバージョンのような、中間フォームで提供される。
【0162】
いくつかの実施形態において、ユーザモードグラフィクスドライバ１０２６は、シェーダ命令１０１２をハードウェア特有表現に変換するバックエンドシェーダコンパイラ１０２７を含む。ＯｐｅｎＧＬ ＡＰＩが使用中のとき、ＧＬＳＬ高レベル言語のシェーダ命令１０１２は、コンパイルのためにユーザモードグラフィクスドライバ１０２６に渡される。いくつかの実施形態において、ユーザモードグラフィクスドライバ１０２６は、オペレーティングシステムカーネルモード機能１０２８を使用して、カーネルモードグラフィクスドライバ１０２９と通信する。いくつかの実施形態において、カーネルモードグラフィクスドライバ１０２９は、グラフィクスプロセッサ１０３２と通信して、コマンド及び命令をディスパッチする。
【0163】
ＩＰコア実装
少なくとも一実施形態の１つ以上の態様は、プロセッサのような集積回路内でロジックを表現及び／又は定義する機械読取可能媒体に格納される代表コードによって実装され得る。例えば機械読取可能媒体は、プロセッサ内の様々なロジックを表す命令を含んでよい。機械によって読み取られると、命令は、その機械に、本明細書で説明される技術を実行するようロジックを作らせ得る。「ＩＰコア」として知られるそのような表現は、集積回路の構造を記述するハードウェアモデルとして有形の機械読取可能媒体上に格納され得る、集積回路のためのロジックの再使用可能なユニットである。ハードウェアモデルは、集積回路を製造する製造機械にハードウェアモデルをロードする、様々な顧客又は製造設備に供給され得る。集積回路は、該回路が、本明細書で説明される実施形態のいずれかに関連して説明されるオペレーションを実行するように製造されてよい。
少なくとも一実施形態の１つ以上の態様は、プロセッサのような集積回路内でロジックを表現及び／又は定義する機械読取可能媒体に格納される代表コードによって実装され得る。例えば機械読取可能媒体は、プロセッサ内の様々なロジックを表す命令を含んでよい。機械によって読み取られると、命令は、その機械に、本明細書で説明される技術を実行するようロジックを作らせ得る。「ＩＰコア」として知られるそのような表現は、集積回路の構造を記述するハードウェアモデルとして有形の機械読取可能媒体上に格納され得る、集積回路のためのロジックの再使用可能なユニットである。ハードウェアモデルは、集積回路を製造する製造機械にハードウェアモデルをロードする、様々な顧客又は製造設備に供給され得る。集積回路は、該回路が、本明細書で説明される実施形態のいずれかに関連して説明されるオペレーションを実行するように製造されてよい。
【0164】
図１１Ａは、一実施形態による、オペレーションを実行する集積回路を製造するために使用され得るＩＰコア開発システム１１００を例示するブロック図である。ＩＰコア開発システム１１００を使用してモジュラ式の再使用可能設計を生成してよく、そのようなモジュラ式の再使用可能設計を、より大きな設計に組み込むか、集積回路全体（例えばＳＯＣ集積回路）を構築するために使用することができる。設計設備１１３０は、高レベルプログラミング言語（例えばＣ／Ｃ＋＋）でＩＯコア設計のソフトウェアシミュレーション１１１０を生成することができる。ソフトウェアシミュレーション１１１０を使用して、シミュレーションモデル１１１２を用いてＩＰコアの挙動を設計、テスト及び検証することができる。シミュレーションモデル１１１２は、機能、挙動及び／又はタイミングシミュレーションを含んでよい。次いで、レジスタ転送レベル（ＲＴＬ：ｒｅｇｉｓｔｅｒ ｔｒａｎｓｆｅｒ ｌｅｖｅｌ）設計１１１５を、シミュレーションモデル１１１２から作成又は同期化することができる。ＲＴＬ設計１１１５は、モデル化されたデジタル信号を使用して実行される関連ロジックを含む、ハードウェアレジスタ間のデジタル信号の流れをモデル化する集積回路の挙動の抽象化である。ＲＴＬ設計１１１５に加えて、ロジックレベル又はトランジスタロジックにおける低レベルの設計が作成、設計又は同期されてもよい。したがって、最初の設計及びシミュレーションの特定の詳細は異なっていてよい。
【0165】
ＲＴＬ設計１１１５及び均等物は更に、設計設備によってハードウェアモデル１１２０に統合されてよく、そのようなハードウェアモデル１１２０は、ハードウェア記述言語（ＨＤＬ：ｈａｒｄｗａｒｅ ｄｅｓｃｒｉｐｔｉｏｎ ｌａｎｇｕａｇｅ）又は物理設計データの何らかの他の表現のものであってよい。ＨＤＬは更に、ＩＰコア設計を評価するために、シミュレート又はテストされ得る。ＩＰコア設計は、第三者製造設備１１６５への配送のために、不揮発性メモリ１１４０（例えばハードディスク、フラッシュメモリ又は任意の不揮発性記憶媒体）を使用して格納され得る。あるいは、ＩＰコア設計は、有線接続１１５０又は無線接続１１６０上で（例えばインターネットを介して）伝送されてよい。製造設備１１６５は、次いで、ＩＰコア設計に少なくとも部分的に基づいて集積回路を製造し得る。製造された集積回路は、本明細書で説明される少なくとも１つの実施形態に従ってオペレーションを実行するように構成され得る。
【0166】
図１１Ｂは、本明細書で説明されるいくつかの実施形態による、集積回路パッケージアセンブリ１１７０の側断面図を示している。集積回路パッケージアセンブリ１１７０は、本明細書で説明される１つ以上のプロセッサ又はアクセラレータデバイスの実装を図示している。パッケージアセンブリ１１７０は、基板１１８０に接続されるハードウェアロジック１１７２、１１７４の複数のユニットを含む。ロジック１１７２、１１７４は、少なくとも部分的に、構成可能ロジック又は固定機能ロジックハードウェアで実装されてよく、プロセッサコア、グラフィクスプロセッサ又は本明細書で説明される他のアクセラレータデバイスのうちのいずれかの１つ以上の部分を含むことができる。ロジック１１７２、１１７４の各ユニットを、半導体ダイ内で実装することができ、相互接続構造１１７３を介して基板１１８０と結合することができる。相互接続構造１１７３は、電気信号をロジック１１７２、１１７４及び基板１１８０の間でルーティングするように構成されてよく、これらに限定されないが、ダンプやピラーといった相互接続を含むことができる。いくつかの実施形態において、相互接続構造１１７３は、例えば入力／出力（Ｉ／Ｏ）信号及び／又はロジック１１７２、１１７４のオペレーションに関連付けられる電力又は接地信号といった電気信号をルーティングするように構成され得る。いくつかの実施形態において、基板１１８０はエポキシベースのラミネート基板である。基板１１８０は、他の実施形態において、他の適切なタイプの基板を含んでよい。パッケージアセンブリ１１７０は、パッケージ相互接続１１８３を介して他の電気デバイスに接続され得る。パッケージ相互接続１１８３は、基板１１８０の表面に結合されて、電気信号を、マザーボードや他のチップセット又はマルチチップモジュールのような他の電気デバイスにルーティングしてよい。
【0167】
いくつかの実施形態において、ロジック１１７２、１１７４のユニットは、ロジック１１７２、１１７４の間で電気信号をルーティングするように構成されるブリッジ１１８２に電気的に結合される。ブリッジ１１８２は、電気信号のためのルートを提供する密な相互接続構造であってよい。ブリッジ１１８２は、ガラス又は適切な半導体材料からなるブリッジ基板を含んでよい。電気ルーティング機能をブリッジ基板上に形成して、ロジック１１７２、１１７４の間のチップ間接続を提供することができる。
【0168】
ロジック１１７２、１１７４の２つのユニットとブリッジ１１８２が図示されているが、本明細書で説明される実施形態は、１つ以上のダイ上により多くの又は少ないロジックユニットを含んでもよい。ロジックが単一のダイ上に含まれるとき、ブリッジ１１８２は除外され得るので、１つ以上のダイは、ゼロ又はそれより多くのブリッジによって接続され得る。あるいは、複数のダイ又はロジックのユニットを１つ以上のブリッジによって接続することができる。加えて、三次元構成を含む他の可能な構成では、複数のロジックユニット、ダイ及びブリッジを一緒に接続することができる。
【0169】
図１１Ｃは、基板１１８０（例えばベースダイ）に接続されるハードウェアロジックチップレットの複数のユニットを含む、パッケージアセンブリ１１９０を図示している。本明細書で説明されるようなグラフィクス処理ユニット、並列プロセッサ及び／又は計算アクセラレータを、別個に製造される多様なシリコンチップレットから構成することができる。このコンテキストにおいて、チップレットは、他のチップレットとともにより大きなパッケージにアセンブルされ得るロジックの個別のユニットを含む、少なくとも部分的にパッケージ化された集積回路である。異なるＩＰコアロジックを有するチップレットの多様なセットを、単一のデバイスにアセンブルすることができる。加えて、チップレットを、アクティブなインタポーザ技術を使用して、ベースダイ又はベースチップレットに統合することができる。本明細書で説明される概念は、ＧＰＵ内のＩＰの異なる形式間での相互接続及び通信を可能にする。ＩＰコアは、異なるプロセス技術を使用して製造され、製造中に構成されることができ、特にいくつかのフレーバＩＰを有する大きなＳｏＣ上の複数のＩＰを同じ製造プロセスに集約させる複雑性を回避する。複数のプロセス技術の使用を可能にすることにより、市場への時間を改善し、複数の製品ＳＫＵを作成する費用効果のよい方法を提供する。加えて、分解されたＩＰは、独立にパワーゲーティングされるように更に修正可能であり、所与のワークロードで使用されていない構成要素を電源オフにすることができ、全体的な電力消費を低減させることができる。
【0170】
ハードウェアロジックチップレットは、特別目的のハードウェアロジックチップレット１１７２、ロジック又はＩ／Ｏチップレット１１７４及び／又はメモリチップレット１１７５を含むことができる。ハードウェアロジックチップレット１１７２及びロジック又はＩ／Ｏチップレット１１７４は、少なくとも部分的に、構成可能ロジック又は固定機能ロジックハードウェアで実装されてよく、プロセッサコア、グラフィクスプロセッサ、並列プロセッサ又は本明細書で説明される他のアクセラレータのうちのいずれかの１つ以上の部分を含むことができる。メモリチップレット１１７５は、ＤＲＡＭ（例えばＧＤＤＲ、ＨＢＭ）メモリ又はキャッシュ（ＳＲＡＭ）メモリとすることができる。
【0171】
各チップレットを、別個の半導体ダイとして製造することができ、相互接続構造１１７３を介して基板１１８０と結合することができる。相互接続構造１１７３は、基板１１８０内の様々なチップレットとロジックの間で電気信号をルーティングするように構成され得る。相互接続１１７３は、これらに限定されないが、バンプやピラーのような相互接続を含むことができる。いくつかの実施形態において、相互接続構造１１７３は、例えばロジック、Ｉ／Ｏ及びメモリチップレットに関連付けられる入力／出力（Ｉ／Ｏ）信号及び／又は電力若しくは接地信号のような電気信号をルーティングするように構成され得る。
【0172】
いくつかの実施形態において、基板１１８０は、エポキシベースのラミネート基板である。基板１１８０は、他の実施形態では他の適切なタイプの基板を含んでもよい。パッケージアセンブリ１１９０は、パッケージ相互接続１１８３を介して他の電気デバイスに接続され得る。パッケージ相互接続１１８３は、基板１１８０の表面に結合され、マザーボードや他のチップレット又はマルチチップモジュールのような他の電気デバイスに電気信号をルーティングしてよい。
【0173】
いくつかの実施形態において。ロジック又はＩ／Ｏチップレット１１７４及びメモリチップレット１１７５を、ブリッジ１１８７を介して電気的に結合することができる。ブリッジ１１８７は、ロジック又はＩ／Ｏチップレット１１７４とメモリチップレット１１７５の間で電気信号をルーティングするように構成される。ブリッジ１１８７は、電気信号のルートを提供する密な相互接続構造であってよい。ブリッジ１１８７は、ガラス又は適切な半導体材料で構成されるブリッジ基板を含んでよい。電気ルーティング機能をブリッジ基板上に形成して、ロジック又はＩ／Ｏチップレット１１７４とメモリチップレット１１７５の間にチップ間接続を提供することができる。ブリッジ１１８７は、シリコンブリッジ又は相互接続ブリッジと呼ばれることもある。例えばブリッジ１１８７は、いくつかの実施形態では、組込みマルチダイ相互接続ブリッジ（ＥＭＩＢ：Ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ－ｄｉｅ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｂｒｉｄｇｅ）である。いくつかの実施形態では、ブリッジ１１８７は単に、あるチップレットから別のチップレットへの直接接続であってよい。
【0174】
基板１１８０は、Ｉ／Ｏ１１９１、キャッシュメモリ１１９２及び他のハードウェアロジック１１９３のためのハードウェア構成要素を含むことができる。ファブリック１１８５を基板１１８０に埋め込んで、基板１１８０内の様々なチップレットとロジック１１９１、１１９３の間の通信を可能にすることができる。一実施形態において、Ｉ／Ｏ１１９１、ファブリック１１８５、キャッシュ、ブリッジ及び他のハードウェアロジック１１９３を、基板１１８０の上部にレイヤされるベースダイに一体化することができる。
【0175】
様々な実施形態において、パッケージアセンブリ１１９０は、ファブリック１１８５又は１つ以上のブリッジ１１８７によって相互接続される、より少ない又はより多くの数の構成要素及びチップレットを含むことができる。パッケージアセンブリ１１９０内のチップレットは、３Ｄ又は２．５Ｄ配置で配置されてよい。一般に、ブリッジ構造１１８７は、例えばロジック又はＩ／Ｏチップレットとメモリチップレットとの間のポイントツーポイント相互接続を容易にするために使用されてよい。ファブリック１１８５を使用して、様々なロジック及び／又はＩ／Ｏチップレット（例えばチップレット１１７２、１１７４、１１９１、１１９３）を他のロジック及び／又はＩ／Ｏチップレットと相互接続することができる。一実施形態において、基板内のキャッシュメモリ１１９２は、パッケージアセンブリ１１９０のためのグローバルキャッシュとして、分散グローバルキャッシュの一部又はファブリック１１８５のための専用キャッシュとして機能することができる。
【0176】
図１１Ｄは、一実施形態による、交換可能チップレット１１９５を含むパッケージアセンブリ１１９４を図示している。交換可能チップレット１１９５を、１つ以上のベース基板１１９６、１１９８上の規格化スロットにアセンブルすることができる。ブリッジ相互接続１１９７を介して、ベースチップレット１１９６、１１９８を結合することができる。ブリッジ相互接続１１９７は、本明細書で説明される他のブリッジ相互接続と同様のものとすることができ、例えばＥＭＩＢであってよい。ブリッジ相互接続を介して、メモリチップレットをロジック又はＩ／Ｏチップレットに接続することもできる。Ｉ／Ｏ及びロジックチップレットは、相互接続ファブリックを介して通信することができる。ベースチップレットは各々、ロジック又はＩ／Ｏ又はメモリ／キャッシュのうちの１つについて、規格化フォーマットの１つ以上のスロットをサポートすることができる。
【0177】
一実施形態において、ＳＲＡＭ及び電力供給回路は、ベースチップレットの上部に積み重ねられる交換可能チップレット１１９５とは異なるプロセス技術を使用して製造され得る、ベースチップレット１１９６、１１９８のうちの１つ以上に製造され得る。例えばベースチップレット１１９６、１１９８は、より大きなプロセス技術を使用して製造され得るが、一方、交換可能チップレットは、より小さなプロセス技術を使用して製造され得る。交換可能チップレット１１９５のうちの１つ以上はメモリ（例えばＤＲＡＭ）チップレットであってよい。パッケージアセンブリ１１９４を使用する製品を対象とする電力及び／または性能に基づいて、パッケージアセンブリ１１９４に対して異なるメモリ密度を選択することができる。加えて、製品を対象とする電力及び／又は性能に基づいて、異なる数のタイプの機能ユニットを有するロジックチップレットを、アセンブリ時に選択することができる。加えて、異なるタイプのＩＰロジックコアを含むチップレットを、交換可能チップレットスロットに挿入することができ、異なる技術のＩＰブロックを混合及びマッチさせることができるハイブリッドプロセッサ設計を可能にすることができる。
【0178】
例示のシステムオンチップ集積回路
図１２～図１３は、本明細書で説明される様々な実施形態による、１つ以上のＩＰコアを使用して製造され得る、例示の集積回路及び関連するグラフィクスプロセッサを図示している。図示されているものに加えて、追加のグラフィクスプロセッサ／コア、周辺インタフェースコントローラ又は汎用プロセッサコアを含む、他のロジック及び回路が含まれてよい。
図１２～図１３は、本明細書で説明される様々な実施形態による、１つ以上のＩＰコアを使用して製造され得る、例示の集積回路及び関連するグラフィクスプロセッサを図示している。図示されているものに加えて、追加のグラフィクスプロセッサ／コア、周辺インタフェースコントローラ又は汎用プロセッサコアを含む、他のロジック及び回路が含まれてよい。
【0179】
図１２は、一実施形態による、１つ以上のＩＰコアを使用して製造され得る、集積回路１２００上の例示のシステムを示すブロック図である。例示の集積回路１２００は、１つ以上のアプリケーションプロセッサ１２０５（例えばＣＰＵ）、少なくとも１つのグラフィクスプロセッサ１２１０を含み、画像プロセッサ１２１５及び／ビデオプロセッサ１２２０を更に含んでよく、そのいずれかは、同じ又は複数の異なる設計設備からのモジュラ式ＩＰコアであってよい。集積回路１２００は、ＵＳＢコントローラ１２２５、ＵＡＲＴコントローラ１２３０、ＳＰＩ／ＳＤＩＯコントローラ１２３５及びＩ２Ｓ／Ｉ２Ｃコントローラ１２４０を含む、周辺又はバスロジックを含む。加えて、集積回路は、ＨＤＭＩ（ｈｉｇｈ－ｄｅｆｉｎｉｔｉｏｎ ｍｕｌｔｉｍｅｄｉａ ｉｎｔｅｒｆａｃｅ）（登録商標）コントローラ１２５０及びＭＩＰＩ（ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ）ディスプレイインタフェース１２５５のうちの１つ以上と結合されるディスプレイデバイス１２４５を含むことができる。ストレージが、フラッシュメモリ及びフラッシュメモリコントローラを含むフラッシュメモリサブシステム１２６０によって提供されてよい。ＳＤＲＡＭ又はＳＲＡＭメモリデバイスへのアクセスのために、メモリインタフェースがメモリコントローラ１２６５を介して提供されてよい。いくつかの集積回路は、組込みセキュリティエンジン１２７０を更に含む。
【0180】
図１３Ａ～図１３Ｂは、本明細書で説明される実施形態による、ＳｏＣ内で使用するための例示のグラフィクスプロセッサを例示するブロック図である。図１３Ａは、一実施形態による、１つ以上のＩＰコアを使用して製造され得るシステムオンチップ集積回路の例示のグラフィクスプロセッサ１３１０を図示している。図１３Ｂは、一実施形態による、１つ以上のＩＰコアを使用して製造され得るシステムオンチップ集積回路の更なる例のグラフィクスプロセッサ１３４０を図示している。図１３Ａのグラフィクスプロセッサ１３１０は、低電力グラフィクスプロセッサコアの例である。図１３Ｂのグラフィクスプロセッサ１３４０は、より高性能なグラフィクスプロセッサコアの例である。グラフィクスプロセッサ１３１０、１４１０の各々は、図１２のグラフィクスプロセッサ１２１０の変形とすることができる。
【0181】
図１３Ａに図示されるように、グラフィクスプロセッサ１３１０は、頂点プロセッサ１３０５及び１つ以上のフラグメントプロセッサ１３１５Ａ～１３１５Ｎ（例えば１３１５Ａ、１３１５Ｂ、１３１５Ｃ、１３１５Ｄ～１３１５Ｎ－１及び１３１５Ｎ）を含む。グラフィクスプロセッサ１３１０は、頂点プロセッサ１３０５が頂点シェーダプログラムのためのオペレーションを実行するよう最適化され、一方、フラグメントプロセッサ１３１５Ａ～１３１５Ｎがフラグメント又はピクセルシェーダプログラムのためのフラグメント（例えばピクセル）シェーディングオペレーションを実行するように、別個のロジックを介して異なるプログラムを実行することができる。頂点プロセッサ１３０５は、３Ｄグラフィクスパイプラインの頂点処理段階を実行し、プリミティブ及び頂点データを生成する。フラグメントプロセッサ１３１５Ａ～１３１５Ｎは、頂点プロセッサ１３０５によって生成されたプリミティブ及び頂点データを使用して、ディスプレイデバイス上に表示されるフレームバッファを生成する。一実施形態において、フラグメントプロセッサ１３１５Ａ～１３１５Ｎは、Ｄｉｒｅｃｔ３Ｄ ＡＰＩで提供されるピクセルシェーダプログラムと同様のオペレーションを実行するために使用され得る、ＯｐｅｎＧＬ ＡＰＩで提供されるフラグメントシェーダプログラムを実行するように最適化される。
【0182】
グラフィクスプロセッサ１３１０は、１つ以上のメモリ管理ユニット（ＭＭＵ）１３２０Ａ～１３２０Ｂ、キャッシュ１３２５Ａ～１３２５Ｂ及び回路相互接続１３３０Ａ～１３３０を更に含む。１つ以上のＭＭＵ１３２０Ａ～１３２０Ｂは、頂点プロセッサ１３０５及び／フラグメントプロセッサ１３１５Ａ～１３１５Ｎを含むグラフィクスプロセッサ１３１０について、仮想アドレスと物理アドレスのマッピングを提供する。これは、１つ以上のキャッシュ１３２５Ａ～１３２５Ｂ内に格納された頂点又は画像／テクスチャデータに加えて、メモリ内に格納された頂点又は画像／テクスチャデータを参照し得る。一実施形態において、１つ以上のＭＭＵ１３２０～１３２０Ｂは、各プロセッサ１２０５～１２２０が共有又は統合仮想メモリシステムに参加することができるように、図１２の１つ以上のアプリケーションプロセッサ１２０５、画像プロセッサ１２１５及び／又はビデオプロセッサ１２２０に関連付けられる１つ以上のＭＭＵを含む、システム内の他のＭＭＵと同期されてよい。１つ以上の回路相互接続１３３０Ａ～１３３０Ｂは、実施形態に従って、ＳｏＣの内部バスを介して又は直接接続を介して、グラフィクスプロセッサ１３１０がＳｏＣ内の他のＩＰコアとインタフェースすることを可能にする。
【0183】
図１３Ｂに図示されるように、グラフィクスプロセッサ１３４０は、図１３Ａのグラフィクスプロセッサ１３１０の１つ以上のＭＭＵ１３２０Ａ～１３２０Ｂ、キャッシュ１３２５Ａ～１３２５Ｂ及び回路相互接続１３３０Ａ～１３３０Ｂを含む。グラフィクスプロセッサ１３４０は、統一シェーダコアアーキテクチャを提供する１つ以上のシェーダコア１３５５Ａ～１３５５Ｎ（例えば１３５５Ａ、１３５５Ｂ、１３５５Ｃ、１３５５Ｄ、１３５５Ｅ、１３５５Ｆ～１３５５Ｎ－１及び１３５５Ｎ）を含む。統一シェーダコアアーキテクチャでは、単一のコア又はタイプ又はコアが、頂点シェーダ、フラグメントシェーダ及び／又は計算シェーダを実装するシェーダプログラムコードを含む、すべてのタイプのプログラム可能なシェーダコアを実行することができる。存在するシェーダコアの正確な数は、実施形態及び実装において異なる可能性がある。加えて、グラフィクスプロセッサ１３４０は、実行スレッドを１つ以上のシェーダコア１３５５Ａ～１３５５Ｎにディスパッチするスレッドディスパッチャとして機能するコア間タスクマネージャ１３４５と、タイルベースのレンダリングのためのタイル化オペレーションを加速するタイル化ユニット１３５８を含む。タイルベースのレンダリングでは、例えばシーン内のローカル空間コヒーレンスを利用するか、内部キャッシュの使用を最適化するために、シーンについてのレンダリングオペレーションが画像空間内で細分される。
【0184】
機械学習の概要
機械学習アルゴリズムは、データのセットに基づいて学習することができるアルゴリズムである。機械学習アルゴリズムの実施形態は、データセット内の高レベル抽象化をモデル化するように設計され得る。例えば画像認識アルゴリズムを使用して、所与の入力が、いくつかのカテゴリのうちのいずれに属するかを決定することができ；回帰アルゴリズムは、入力を与えられた数値を出力することができ；パターン認識アルゴリズムを使用して、変換されたテキストを生成するか、テキストから音声及び／又は音声認識を実行することができる。
機械学習アルゴリズムは、データのセットに基づいて学習することができるアルゴリズムである。機械学習アルゴリズムの実施形態は、データセット内の高レベル抽象化をモデル化するように設計され得る。例えば画像認識アルゴリズムを使用して、所与の入力が、いくつかのカテゴリのうちのいずれに属するかを決定することができ；回帰アルゴリズムは、入力を与えられた数値を出力することができ；パターン認識アルゴリズムを使用して、変換されたテキストを生成するか、テキストから音声及び／又は音声認識を実行することができる。
【0185】
機械学習アルゴリズムの例示のタイプは、ニューラルネットワークである。多数のタイプのニューラルネットワークが存在し、簡単なタイプのニューラルネットワークは、フィードフォワードネットワークである。フィードフォワードネットワークは、ノードが層内に配置される非巡回グラフとして実装され得る。典型的に、フィードフォワードネットワークトポロジは、少なくとも１つの隠れ層によって分離される入力層と出力層を含む。隠れ層は、入力層によって受け取られた入力を、出力層で出力を生成するために役立つ表現に変換する。ネットワークノードは、エッジを介して、隣接する層に完全に接続されるが、エッジは各層内のノード間には存在しない。フィードフォワードネットワークの入力層のノードで受け取られたデータは、層を接続しているエッジの各々にそれぞれ関連付けられる係数（「重み」）に基づいてネットワーク内の各連続層のノードの状態を計算する活性化関数を介して、出力層のノードに伝播される（すなわち、「前方に供給される」）。実行されているアルゴリズムによって表されている特有のモデルに依存して、ニューラルネットワークアルゴリズムからの出力は様々な形式をとることができる。
【0186】
機械学習アルゴリズムを使用して特定の問題をモデル化できる前に、アルゴリズムは、トレーニングデータセットを使用してトレーニングされる。ニューラルネットワークをトレーニングすることは、ネットワークによって表されている問題を表すトレーニングデータのセットを使用して、ネットワークトポロジを選択することと、トレーニングデータセットのすべてのインスタンスについて、ネットワークモデルが最小誤差で実行されるまで重みを調整することを含む。例えばニューラルネットワークの教師あり学習トレーニングプロセスの間に、入力がトレーニングデータセット内のインスタンスを表していることに応答して、ネットワークによって生成される出力は、そのインスタンスについて、「正しい」とラベル付けされた出力と比較され、出力と、ラベル付けされた出力との間の差を表す誤差信号が計算され、誤差信号がネットワークの層を通して後方に伝播されるときに、その誤差を最小にするように、接続に関連付けられる重みが調整される。トレーニングデータセットのインスタンスから生成された出力の各々についての誤差が最小化されると、ネットワークは「トレーニングされた」と考えられる。
【0187】
機械学習アルゴリズムの正確性は、アルゴリズムをトレーニングするために使用されるデータセットの品質によって大いに影響され得る。トレーニングプロセスは計算集約的であり得、従来の汎用プロセッサにおいては相当な時間量を必要とする可能性がある。したがって、多くのタイプの機械学習アルゴリズムをトレーニングするために、並列処理ハードウェアが使用される。これは、ニューラルネットワーク内の係数を調整する際に実行される計算が自然に並列実装に役立つので、ニューラルネットワークのトレーニングを最適化するために特に有益である。特に、多くの機械学習アルゴリズム及びソフトウェアアプリケーションは、汎用グラフィクス処理デバイス内の並列処理ハードウェアを使用するように適合されている。
【0188】
図１４は、機械学習ソフトウェアスタック１４００の一般化された図である。機械学習アプリケーション１４０２は、トレーニングデータセットを使用してニューラルネットワークをトレーニングするか、トレーニングされたディープニューラルネットワークを使用して機械知能を実装するように構成され得る。機械学習アプリケーション１４０２は、ニューラルネットワークのためのトレーニング及び推論機能及び／又は展開前にニューラルネットワークをトレーニングするために使用され得る特別なソフトウェアを含むことができる。機械学習アプリケーション１４０２は、これらに限定されないが、画像認識、マッピングとローカリゼーション、自律ナビゲーション、音声合成、医療画像又は言語翻訳を含む、任意のタイプの機械知能を実装することができる。
【0189】
機械学習アプリケーション１４０２のためのハードウェア・アクセラレーションは、機械学習フレームワーク１４０４を介して可能にされ得る。機械学習フレームワーク１４０４は、機械学習プリミティブのライブラリを提供することができる。機械学習プリミティブは、機械学習アルゴリズムによって一般的に実行される基本オペレーションである。機械学習フレームワーク１４０４がない場合、機械学習アルゴリズムの開発者は、機械学習アルゴリズムに関連付けられる主計算ロジックを作成して最適化し、次いで新たな並列プロセッサが開発されると、その計算ロジックを再最適化する必要があるであろう。代わりに、機械学習アプリケーションは、機械学習フレームワーク１４０４によって提供されるプリミティブを使用して必要な計算を実行するように構成され得る。例示のプリミティブは、テンソル畳み込み、活性化関数及びプーリングを含み、これらは、畳み込みニューラルネットワーク（ＣＮＮ）をトレーニングしている間に実行される計算オペレーションである。機械学習フレームワーク１４０４は、行列及びベクトル演算のように、多くの機械学習アルゴリズムによって実行される基本の線形代数サブプログラムを実装するプリミティブも提供することができる。
【0190】
機械学習フレームワーク１４０４は、機械学習アプリケーション１４０２から受け取った入力データを処理して、計算フレームワーク１４０６への適切な入力を生成することができる。計算フレームワーク１４０６は、ＧＰＧＰＵドライバ１４０８に提供される基礎となる命令を抽象化して、機械学習フレームワーク１４０４がＧＰＧＰＵハードウェア１４１０のアーキテクチャの詳細な知識を有することを必要とせずに、機械学習フレームワーク１４０４が、ＧＰＧＰＵハードウェア１４１０を介してハードウェア・アクセラレーションを利用することを可能にする。加えて、計算フレームワーク１４０６は、ＧＰＧＰＵハードウェア１４１０の様々なタイプ及び世代にわたって、機械学習フレームワーク１４０４のハードウェア・アクセラレーションを可能にすることができる。
【0191】
機械学習ニューラルネットワーク実装
本明細書で説明される実施形態によって提供されるコンピューティングアーキテクチャは、ニューラルネットワークを機械学習のためにトレーニング及び展開することに特に適した並列処理のタイプを実行するように構成され得る。ニューラルネットワークは、グラフ関係を有する機能のネットワークとして一般化され得る。当技術分野で知られているように、機械学習で使用される様々なタイプのニューラルネットワーク実装が存在する。ニューラルネットワークの１つの例示のタイプは、前述したように、フィードフォワードネットワークである。
本明細書で説明される実施形態によって提供されるコンピューティングアーキテクチャは、ニューラルネットワークを機械学習のためにトレーニング及び展開することに特に適した並列処理のタイプを実行するように構成され得る。ニューラルネットワークは、グラフ関係を有する機能のネットワークとして一般化され得る。当技術分野で知られているように、機械学習で使用される様々なタイプのニューラルネットワーク実装が存在する。ニューラルネットワークの１つの例示のタイプは、前述したように、フィードフォワードネットワークである。
【0192】
ニューラルネットワークの第２の例示のタイプは、畳み込みニューラルネットワーク（ＣＮＮ：Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）である。ＣＮＮは、画像データのような、既知のグリッド類似のトポロジを有するデータを処理するための特別なフィードフォワードニューラルネットワークである。したがって、ＣＮＮは、一般に、計算ビジョン及び画像認識アプリケーションに使用されるが、これらは、音声及び言語処理のような他のタイプのパターン認識に使用されてもよい。ＣＮＮ入力層内のノードは、「フィルタ」のセット（網膜内でみられる受容野によって触発される特徴検出器）に編成され、フィルタの各セットの出力は、ネットワークの連続する層内のノードに伝播される。ＣＮＮについての計算は、畳み込み数学演算を各フィルタに適用して、そのフィルタの出力を生成することを含む。畳み込みは、２つの関数によって実行される特別な種類の数学演算であり、２つの元の関数のうちの１つの修正されたバージョンである第３の関数を生成する。畳み込みネットワーク用語法では、畳み込みへの第１の関数を入力と呼ぶことができ、第２の関数を畳み込みカーネルと呼ぶことができる。出力は特徴マップと呼ばれてよい。例えば畳み込み層への入力は、入力画像の様々な色構成要素を定義するデータの多次元アレイとすることができる。畳み込みカーネルは、パラメータの多次元アレイとすることができ、この場合、パラメータは、ニューラルネットワークのトレーニングプロセスによって適合される。
【0193】
リカレントニューラルネットワーク（ＲＮＮ：Ｒｅｃｕｒｒｅｎｔ ｎｅｕｒａｌ ｎｅｔｗｏｒｋｓ）は、層間のフィードバック接続を含む、フィードバックニューラルネットワークのファミリーである。ＲＮＮは、ニューラルネットワークの異なる部分にわたってパラメータデータを共有することによって、シーケンシャルデータのモデル化を可能にする。ＲＮＮのアーキテクチャはサイクル（ｃｙｃｌｅｓ）を含む。ＲＮＮからの出力データの少なくとも一部が、シーケンス内の後続の入力を処理するためのフィードバックとして使用されるので、サイクルは、変数の現在の値の、将来の時間におけるそれ自体の値に対する影響を表す。この特徴は、言語データを構成することができる変数性質に起因して、ＲＮＮを言語処理に特に役立つものにする。
【0194】
以下で説明される図面は、例示のフィードフォワード、ＣＮＮ及びＲＮＮネットワークを提示し、これらのタイプのネットワークの各々をそれぞれトレーニングして展開するための一般的なプロセスを説明する。これらの説明は、本明細書で説明されるいずれかの具体的な実施形態に関して例示であって非限定的であり、説明される概念を、一般にディープニューラルネットワーク及び機械学習技術に一般的に適用することができることが理解されよう。
【0195】
上述の例示のニューラルネットワークを使用してディープラーニングを実行することができる。ディープラーニングは、ディープニューラルネットワークを使用する機械学習である。ディープラーニングで使用されるディープニューラルネットワークは、単一の隠れ層のみを含むシャローニューラルネットワーク（ｓｈａｌｌｏｗ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）とは対照的に、複数の隠れ層で構成される人工ニューラルネットワークである。より深いニューラルネットワークは一般的に、トレーニングするためにより計算集約的である。しかしながら、ネットワークの追加の隠れ層は、シャロー機械学習技術に比して出力誤差（ｏｕｔｐｕｔ ｅｒｒｏｒ）がより低減されることになるマルチステップパターン認識を可能にする。
【0196】
ディープラーニングで使用されるディープニューラルネットワークは典型的に、モデルに提供される特徴表現に基づいて、オペレーション（例えばオブジェクト分類、音声認識等）を実行することができる数学モデルを表す、バックエンドンネットワークに結合される特徴認識を実行するフロントエンドネットワークを含む。ディープラーニングは、手動で作成された特徴エンジニアリングをモデルに対して実行する必要なく、機械学習が実行されることを可能にする。代わりに、ディープニューラルネットワークは、入力データ内の統計構造又は相関性に基づいて特徴を学習することができる。学習した特徴を、検出された特徴を出力にマップすることができる数学モデルに提供することができる。ネットワークによって使用される数学モデルは一般に、実行される特定のタスクについて特定化され、異なるモデルを使用して異なるタスクを実行する。
【0197】
ニューラルネットワークが構造化されると、学習モデルをネットワークに適用して、特定のタスクを実行するようにネットワークをトレーニングすることができる。学習モデルは、ネットワークの出力誤差を減らすために、モデル内の重みをどのように調整するかを説明する。誤差の逆伝播は、ニューラルネットワークをトレーニングするために使用される一般的な方法である。入力ベクトルが、処理のためにネットワークに提示される。ネットワークの出力は、ロス関数を使用して所望の出力と比較され、誤差値が出力層内のニューロンの各々について計算される。誤差値は次いで、各ニューロンが元の出力に対する寄与を大まかに表す関連誤差値を有するまで後方に伝播される。ネットワークは次いで、確率的勾配降下アルゴリズムのようなアルゴリズムを使用してこれらの誤差から学習し、ニューラルネットワークの重みを更新することができる。
【0198】
図１５Ａ～図１５Ｎは、例示の畳み込みニューラルネットワークを図示している。図１５Ａは、ＣＮＮ内の様々な層を図示している。図１５Ａに図示されるように、画像処理をモデル化するために使用される例示のＣＮＮは、入力画像の赤、緑及び青（ＲＧＢ）成分を示す入力１５０２を受け取ることができる。入力１５０２を、複数の畳み込み層（例えば第１畳み込み層１５０４、第２畳み込み層１５０６）によって処理することができる。複数の畳み込み層からの出力は、任意に、完全接続層１５０８のセットによって処理されてよい。完全接続層内のニューロンは、フィードフォワードネットワークに関して前述したように、前の層内のすべての活性化（ａｃｔｉｖａｔｉｏｎｓ）への完全な接続を有する。完全接続層１５０８からの出力を使用して、ネットワークからの出力結果を生成することができる。完全接続層１５０８内の活性化は、畳み込みの代わりに、行列乗算を使用して計算され得る。必ずしもすべてのＣＮＮ実装が完全接続層１５０８を使用するわけではない。例えばいくつかの実装では、第２畳み込み層１５０６が、ＣＮＮのための出力を生成することができる。
【0199】
畳み込み層は、完全接続層１５０８で見られる従来的なニューラルネットワーク構成とは異なり、低密度で接続される。従来のニューラルネットワーク層は、すべての出力部がすべての入力部と相互作用するように完全に接続される。しかしながら、畳み込み層は低密度で接続される。なぜなら、フィールドの畳み込みの出力は、図示されるように、（フィールド内のノードの各々のそれぞれの状態値の代わりに）後続の層のノードへの入力であるためである。畳み込み層に関連付けられるカーネルは、畳み込み演算を実行し、その出力は次の層に送られる。畳み込み層で実行される次元低減は、ＣＮＮが大きな画像をスケーリングして処理することを可能にする一態様である。
【0200】
図１５Ｂは、ＣＮＮの畳み込み層内の例示の計算段階を図示している。ＣＮＮの畳み込み層への入力１５１２を、畳み込み層１５１４の３つの段階で処理することができる。３つの段階は、畳み込み段階１５１６、検出器段階１５１８及びプーリング段階１５２０を含むことができる。畳み込み層１５１４は、次いでデータを連続する畳み込み層に出力することができる。ネットワークの最終的な畳み込み層は、出力特徴マップデータを生成するか、完全接続層に入力を提供して、例えばＣＮＮへの入力の分類値を生成することができる。
【0201】
畳み込み段階１５１６は、いくつかの畳み込みを並列に実行して、線形活性化のセットを生成する。畳み込み段階１５１６は、線形変換プラス平行移動（ｌｉｎｅａｒ ｔｒａｎｓｆｏｒｍａｔｉｏｎ ｐｌｕｓ ａ ｔｒａｎｓｌａｔｉｏｎ）として指定され得る任意の変換を含む、アフィン変換を含むことができる。アフィン変換は、回転、平行移動、スケーリング及びこれらの変換の組合せを含む。畳み込み段階は、入力内の特有の領域に接続される機能（例えばニューロン）の出力を計算する。そのような特有の領域は、ニューロンに関連付けられるローカル領域として決定され得る。ニューロンは、ニューロンの重みと、ニューロンが接続されるローカル入力内の領域との間のドット積を計算する。畳み込み段階１５１６からの出力は、畳み込み層１５１４の連続する段階によって処理される線形活性化のセットを定義する。
【0202】
線形活性化を検出器段階１５１８によって処理することができる。検出器段階１５１８では、各線形活性化は、非線形活性化関数によって処理される。非線形活性化関数は、畳み込み層の受容野に影響を与えることなく、ネットワーク全体の非線形特性を増加させる。いくつかのタイプの非線形活性化関数が使用されてよい。１つの特定のタイプは、ＲｅＬＵ（ｒｅｃｔｉｆｉｅｄ ｌｉｎｅａｒ ｕｎｉｔ）である。ＲｅＬＵは、活性化がゼロで閾値処理されるように、ｆ（ｘ）＝ｍａｘ（０，ｘ）として定義される活性化関数を使用する。
【0203】
プーリング段階１５２０は、第２畳み込み層１５０６の出力を、近くの出力の要約統計（ｓｕｍｍａｒｙ ｓｔａｔｉｓｔｉｃ）に置換するプーリング関数を使用する。入力に対する小さな平行移動が、プールされた出力を変えないように、プーリング関数を使用して並進不変性（ｔｒａｎｓｌａｔｉｏｎ ｉｎｖａｒｉａｎｃｅ）をニューラルネットワークに導入することができる。局所平行移動に対する不変性は、入力データ内の特徴の存在が、その特徴の正確な位置よりも重要であるシナリオにおいて有益であり得る。最大プーリング、平均プーリング及び１２ノルムプーリングを含め、様々なタイプのプーリング関数をプーリング段階１５２０中に使用することができる。加えて、いくつかのＣＮＮ実装はプーリング段階を含まない。代わりに、そのような実装は、前の畳み込みに対して増加したストライドを有する追加の畳み込み段階を代わりに用いる。
【0204】
畳み込み層１５１４からの出力を、次いで次の層１５２２によって処理することができる。次の層１５２２は、追加の畳み込み層又は完全接続層１５０８のうちの１つとすることができる。例えば図１５Ａの第１畳み込み層１５０４は、第２畳み込み層１５０６に出力することができ、一方、第２畳み込み層は、完全接続層１５０８の第１層に出力することができる。
【0205】
図１６は、例示のリカレントニューラルネットワークを図示している。リカレントニューラルネットワーク（ＲＮＮ）では、ネットワークの前の状態が、ネットワークの現在の状態の出力に影響を及ぼす。ＲＮＮは、様々な関数を使用して様々な方法で構築することができる。ＲＮＮの使用は一般に、数学モデルを使用して周囲を回転し、入力の以前のシーケンスに基づいて将来を予測する。例えばＲＮＮを使用して、統計的言語モデリングを実行し、ワードの以前のシーケンスを所与として次のワードを予測し得る。図示されたＲＮＮ１６００は、入力ベクトルを受け取る入力層１６０２、リカレント関数を実装する隠れ層、前の状態の「メモリ」を可能にするフィードバック機構１６０５及び結果を出力する出力層１６０６を有するものとして説明され得る。ＲＮＮ１６００は、時間ステップに基づいて動作する。所与の時間ステップにおけるＲＮＮの状態は、フィードバック機構１６０５を介して、以前に時間ステップに基づいて影響される。所与の時間ステップについて、隠れ層１６０４の状態は、前の状態と、現在の時間ステップにおける入力に基づいて定義される。第１時間ステップにおける初期入力（ｘ１）を、隠れ層１６０４によって処理することができる。第２入力（ｘ２）を、初期入力（ｘ１）の処理中に決定される状態情報を使用して、隠れ層１６０４によって処理することができる。所与の状態を、ｓｔ＝ｆ（Ｕｘｔ＋Ｗｓｔ－１）として計算することができ、ここで、Ｕ及びＷはパラメータメトリクスである。関数ｆは、一般に、双曲線タンジェント関数（Ｔａｎｈ）又は整流関数（ｒｅｃｔｉｆｉｅｒ ｆｕｎｃｔｉｏｎ）ｆ（ｘ）＝ｍａｘ（０，ｘ）の変形のように非線形性である。しかしながら、隠れ層１６０４で使用される特有の数学関数は、ＲＮＮ１６００の特有の実装の詳細に依存して異なる可能性がある。
【0206】
説明される基本のＣＮＮ及びＲＮＮに加えて、これらのネットワークに対する変形も可能であり得る。１つの例示のＲＮＮ変形は、長短期記憶（ＬＳＴＭ：ｌｏｎｇ ｓｈｏｒｔ－ｔｅｒｍ ｍｅｍｏｒｙ）ＲＮＮである。ＬＳＴＭ ＲＮＮは、より長い言語シーケンスを処理するために必要となり得る長期依存性を学習することができる。ＣＮＮに対する変形は、ＣＮＮと同様の構造を有し、ディープビリーフネットワークと同様の方法でトレーニングされる、畳み込みディープビリーフネットワークである。ディープビリーフネットワーク（ＤＢＮ：ｄｅｅｐ ｂｅｌｉｅｆ ｎｅｔｗｏｒｋ）は、確率的（ランダムな）変数の複数の層で構成される生成的ニューラルネットワークである。ＤＢＮは、欲張り教師なし学習を使用してレイヤ毎にトレーニングされ得る。次いで、ＤＢＮの学習された重みを使用して、ニューラルネットワークの重みの最適な初期セットを決定することにより事前トレーニングニューラルネットワーク（ｐｒｅ－ｔｒａｉｎ ｎｅｕｒａｌ ｎｅｔｗｏｒｋｓ）を提供することができる。
【0207】
図１７は、ディープニューラルネットワークのトレーニング及び展開を図示している。所与のネットワークがタスクのために構造化されると、ニューラルネットワークが、トレーニングデータセット１７０２を使用してトレーニングされる。様々なトレーニングフレームワークが開発され、トレーニングプロセスのハードウェア・アクセラレーションを可能にしている。例えば図１４の機械学習フレームワーク１４０４は、トレーニングフレームワーク１７０４として構成されてよい。トレーニングフレームワーク１７０４は、トレーニングされていないニューラルネットワーク１７０６にフックすることができ、トレーニングされていないニューラルネットが、本明細書で説明される並列処理リソースを使用してトレーニングされて、トレーニングされたニューラルネットワーク１７０８を生成することを可能にする。トレーニングプロセスを開始するために、初期の重みが、ランダムに又はディープビリーフネットワークを使用して事前トレーニングすることにより選択されてよい。トレーニングサイクルは次いで、教師あり又は教師なしの方法のいずれかで実施される。
【0208】
教師あり学習は、例えばトレーニングデータセット１７０２が入力用の所望の出力とペアにされる入力を含むとき、あるいはトレーニングデータセットが既知の出力を有する入力を含み、ニューラルネットワークの出力が手動で等級付けされる（ｇｒａｄｅｄ）場合等に、トレーニングが媒介オペレーション（ｍｅｄｉａｔｅｄ ｏｐｅｒａｔｉｏｎ）として実行される学習方法である。ネットワークは入力を処理して、結果として得られる出力を、予期される又は所望の出力のセットと比較する。次いで、誤差がシステムを通して伝播される。トレーニングフレームワーク１７０４は、トレーニングされていないニューラルネットワーク１７０６を制御する重みを調節することができる。トレーニングフレームワーク１７０４は、トレーニングされていないニューラルネットワーク１７０６が、既知の入力データに基づいて、正しい答えを生成することに適したモデルに向かってどれくらい良好に収束しているかをモニタするツールを提供することができる。トレーニングプロセスは、ニューラルネットワークによって生成される出力を洗練させるためにネットワークの重みが調整されると、繰り返し生じる。トレーニングプロセスは、ニューラルネットワークが、トレーニングされたニューラルネットワーク１７０８に関連付けられる統計的に望まれる精度に到達するまで、継続することができる。トレーニングされたニューラルネットワーク１７０８は、その後、任意の数の機械学習演算を実装して、新たなデータ１７１２の入力に基づいて推論結果１７１４を生成するように展開され得る。
【0209】
教師なし学習は、ネットワークが、ラベル付けされていないデータを使用して自身をトレーニングするよう試みる学習方法である。したがって、教師なし学習では、トレーニングデータセット１７０２は、いずれの関連する出力データも伴わない入力データを含むことになる。トレーニングされていないニューラルネットワーク１７０６は、ラベル付けされていない入力内のグループ化を学習することができ、個々の入力がデータセット全体にどのように関連するかを決定することができる。教師なしトレーニングを使用して、自己組織化マップ（ｓｅｌｆ－ｏｒｇａｎｉｚｉｎｇ ｍａｐ）を生成することができ、自己組織化マップは、データの次元を減らす際に役立つオペレーションを実行することができる、トレーニングされたニューラルネットワーク１７０８の一タイプである。教師なしトレーニングを使用して異常検出を実行することもできる。異常検出は、データの通常パターンから逸脱する、入力データセット内のデータポイントの識別を可能にする。
【0210】
教師あり及び教師なしトレーニングに対する変化も採用されてよい。半教師あり学習は、トレーニングデータセット１７０２が、同じ分布のラベル付けされたデータとラベル付けされていないデータの混合を含む技術である。増分学習は、入力データを連続的に使用してモデルを更にトレーニングする、教師あり学習の変形である。増分学習は、トレーニングされたニューラルネットワーク１７０８が、初期トレーニング中にネットワーク内に注入された知識を忘れることなく、新たなデータ１７１２に適応することを可能にする。
【0211】
教師あり又は教師なしに関わらず、特にディープニューラルネットワークのためのトレーニングプロセスは、単一の計算ノードにとって計算集約的すぎる可能性がある。単一の計算ノードを使用する代わりに、計算ノードの分散ネットワークを使用してトレーニングプロセスを加速することができる。
【0212】
図１８は、分散学習を例示するブロック図である。分散学習は、複数の分散コンピューティングノードを使用して、ニューラルネットワークの教師あり又は教師なしトレーニングを実行するトレーニングモデルである。分散計算ノードは各々、１つ以上のホストプロセッサと、汎用処理ノードのうちの１つ以上を含むことができる。図示されるように、分散学習は、モデル並列性（ｐａｒａｌｌｅｌｉｓｍ）１８０２、データ並列性１８０４又はモデルとデータ並列性の組合せ１８０４を実施することができる。
【0213】
モデル並列性１８０２では、分散システム内の異なる計算ノードは、単一のネットワークの異なる部分についてトレーニング計算を実行することができる。例えばニューラルネットワークの各層を、分散システムの異なる処理ノードによってトレーニングすることができる。モデル並列性の利点には、特に大きなモデルにスケーリングする能力が含まれる。ニューラルネットワークの異なる層に関連付けられる計算を分割することは、すべての層の重みが単一の計算ノードのメモリに収まらない、非常に大きなニューラルネットワークのトレーニングを可能にする。いくつかの例では、モデル並列性は、大きなニューラルネットワークの教師なしトレーニングを実行する際に特に有益であり得る。
【0214】
データ並列性１８０４では、分散ネットワークの異なるノードは、モデルの完全なインスタンスを有し、各ノードは、データの異なる部分を受け取る。異なるノードからの結果はその後、組み合わされる。データ並列性への異なるアプローチも可能であるが、データ並列トレーニングアプローチはすべて、結果を組み合わせて、各ノード間のモデルパラメータを同期する技術を必要とする。データを組み合わせる例示のアプローチは、パラメータ平均化と、更新ベースのデータ並列性を含む。パラメータ平均化は、トレーニングデータのサブセットに対して各ノードをトレーニングし、グローバルパラメータ（例えば重み、バイアス）を各ノードからのパラメータの平均にセットする。パラメータ平均化は、パラメータデータを維持する中央パラメータサーバを使用する。更新ベースのデータ並列性は、ノードからパラメータサーバにパラメータを転送する代わりに、モデルに対する更新が転送されることを除いて、パラメータ平均化と同様である。加えて、更新ベースのデータ並列性は、更新が圧縮されてノード間で転送される、分散的方法で実行される可能性もある。
【0215】
組合せのモデルとデータ並列性１８０６は、例えば各計算ノードが複数のＧＰＵを含む分散システムで実装され得る。各ノードは、モデルの完全なインスタンスを有することができ、ここで、各ノード内の別個のＧＰＵは、該モデルの異なる部分をトレーニングするために使用される。
【0216】
分散トレーニングは、単一の機械上でのトレーニングに比してオーバヘッドを増加させている。しかしながら、本明細書で説明される並列プロセッサ及びＧＰＧＰＵは各々、高帯域幅ＧＰＵ間データ転送及び加速されたリモートデータ同期化を可能にする技術を含め、分散トレーニングのオーバヘッドを低減させる様々な技術を実装することができる。
【0217】
例示の機械学習アプリケーション
機械学習を適用して、限定ではないがコンピュータビジョン、自律運転及びナビゲーション、音声認識及び言語処理を含む、様々な技術的問題を解決することができる。コンピュータビジョンは、従来的に、機械学習アプリケーションにとって最も活発な研究分野の１つである。コンピュータビジョンのアプリケーションは、例えば顔を認識することのように人間の視覚能力を再現することから、視覚能力の新たなカテゴリを作成することに及ぶ。例えばコンピュータビジョンアプリケーションは、ビデオ内で可視のオブジェクトで引き起こされる振動から音波を認識するように構成され得る。並列プロセッサで加速される機械学習は、コンピュータビジョンアプリケーションが、以前に可能であったものよりもかなり大きなトレーニングデータセットを使用してトレーニングされることを可能にし、推論システムが、低電力並列プロセッサを使用して展開されることを可能にする。
機械学習を適用して、限定ではないがコンピュータビジョン、自律運転及びナビゲーション、音声認識及び言語処理を含む、様々な技術的問題を解決することができる。コンピュータビジョンは、従来的に、機械学習アプリケーションにとって最も活発な研究分野の１つである。コンピュータビジョンのアプリケーションは、例えば顔を認識することのように人間の視覚能力を再現することから、視覚能力の新たなカテゴリを作成することに及ぶ。例えばコンピュータビジョンアプリケーションは、ビデオ内で可視のオブジェクトで引き起こされる振動から音波を認識するように構成され得る。並列プロセッサで加速される機械学習は、コンピュータビジョンアプリケーションが、以前に可能であったものよりもかなり大きなトレーニングデータセットを使用してトレーニングされることを可能にし、推論システムが、低電力並列プロセッサを使用して展開されることを可能にする。
【0218】
並列プロセッサで加速される機械学習は、レーン及び道路標識認識、衝突回避、ナビゲーション及び運転制御を含む、自律運転アプリケーションを有する。加速機械学習技術を使用して、特有のトレーニング入力に対する適切な応答を定義するデータセットに基づいて、運転モデルをトレーニングすることができる。本明細書で説明される並列プロセッサは、自律運転ソリューションに使用される、ますます複雑になるニューラルネットワークの迅速なトレーニングを可能にすることができ、自律車両への統合に適したモバイルプラットフォームにおける低電力推論プロセッサの展開を可能にする。
【0219】
並列プロセッサで加速されるディープニューラルネットワークは、自動音声認識（ＡＳＲ：ａｕｔｏｍａｔｉｃ ｓｐｅｅｃｈ ｒｅｃｏｇｎｉｔｉｏｎ）への機械学習アプローチを可能にしている。ＡＳＲは、入力音響シーケンスを所与として、最もありそうな言語シーケンスを計算する関数の作成を含む。ディープニューラルネットワークを使用する加速機械学習は、ＡＳＲについて以前に使用されていた、隠れマルコフモデル（ＨＭＭ：ｈｉｄｄｅｎ Ｍａｒｋｏｖ ｍｏｄｅｌ）及びガウス混合モデル（ＧＭＭ：Ｇａｕｓｓｉａｎ ｍｉｘｔｕｒｅ ｍｏｄｅｌ）の置換を可能にする。
【0220】
並列プロセッサで加速される機械学習を使用して、自然言語処理を加速することもできる。自動学習手順は、統計推論アルゴリズムを使用して、誤った入力又は見慣れない入力（ｕｎｆａｍｉｌｉａｒ ｉｎｐｕｔ）に対してロバストなモデルを生成することができる。例示の自然言語プロセッサアプリケーションは、人間の言語間の自動機械翻訳を含む。
【0221】
機械学習に使用される並列処理プラットフォームを、トレーニングプラットフォームと展開プラットフォームに分割することができる。トレーニングプラットフォームは一般に、高度に並列であり、マルチＧＰＵシングルノードトレーニング及びマルチノード、マルチＧＰＵトレーニングを加速化する最適化を含み、一方、展開機械学習（例えば推論）プラットフォームは一般に、カメラや自律ロボット及び自律車両のような製品での使用に適した低電力並列プロセッサを含む。
【0222】
行列アクセラレーションロジックを用いるＧＰＧＰＵ
図１９は、一実施形態による、データ処理システム１９００のブロック図である。データ処理システム１９００は、プロセッサ１９０１、統一メモリ１９１０及び機械学習加速ロジックを含むＧＰＧＰＵ１９２０を有する異種処理システムである。プロセッサ１９０２及びＧＰＧＰＵ１９２０は、本明細書で説明されるプロセッサ及びＧＰＧＰＵ／並列プロセッサのいずれかとすることができる。プロセッサ１９０２は、システムメモリ１９１２内に格納されたコンパイラ１９１５の命令を実行することができる。コンパイラ１９１５は、プロセッサ１９０２上で実行されて、ソースコード１９１４Ａをコンパイルして、コンパイルされたコード１９１４Ｂにする。コンパイルされたコード１９１４Ｂは、プロセッサ１９０２によって実行され得る命令及び／又はＧＰＧＰＵ１９２０によって実行され得る命令を含むことができる。コンパイル中に、コンパイラ１９１５は、コンパイルされたコード１９１４Ｂ内に存在するデータ並列のレベルに関するヒント及び／又はコンパイルされたコード１９１４Ｂに基づいてディスパッチされるスレッドに関連付けられるデータローカル性に関するヒントを含む、メタデータを挿入するオペレーションを実行することができる。コンパイラ１９１５は、そのようなオペレーションを実行するために必要な情報を含むことができ、あるいは、ランタイムライブラリ１９１６の助けにより、そのようなオペレーションを実行することができる。ランタイムライブラリ１９１６は、ソースコード１９１４のコンパイルにおいてコンパイラ１９１５を助けることもでき、ＧＰＧＰＵ１９２０におけるコンパイルされた命令の実行を容易にするために、ランタイム時にコンパイルされたコード１９１４Ｂとリンクされる命令を含むこともできる。
図１９は、一実施形態による、データ処理システム１９００のブロック図である。データ処理システム１９００は、プロセッサ１９０１、統一メモリ１９１０及び機械学習加速ロジックを含むＧＰＧＰＵ１９２０を有する異種処理システムである。プロセッサ１９０２及びＧＰＧＰＵ１９２０は、本明細書で説明されるプロセッサ及びＧＰＧＰＵ／並列プロセッサのいずれかとすることができる。プロセッサ１９０２は、システムメモリ１９１２内に格納されたコンパイラ１９１５の命令を実行することができる。コンパイラ１９１５は、プロセッサ１９０２上で実行されて、ソースコード１９１４Ａをコンパイルして、コンパイルされたコード１９１４Ｂにする。コンパイルされたコード１９１４Ｂは、プロセッサ１９０２によって実行され得る命令及び／又はＧＰＧＰＵ１９２０によって実行され得る命令を含むことができる。コンパイル中に、コンパイラ１９１５は、コンパイルされたコード１９１４Ｂ内に存在するデータ並列のレベルに関するヒント及び／又はコンパイルされたコード１９１４Ｂに基づいてディスパッチされるスレッドに関連付けられるデータローカル性に関するヒントを含む、メタデータを挿入するオペレーションを実行することができる。コンパイラ１９１５は、そのようなオペレーションを実行するために必要な情報を含むことができ、あるいは、ランタイムライブラリ１９１６の助けにより、そのようなオペレーションを実行することができる。ランタイムライブラリ１９１６は、ソースコード１９１４のコンパイルにおいてコンパイラ１９１５を助けることもでき、ＧＰＧＰＵ１９２０におけるコンパイルされた命令の実行を容易にするために、ランタイム時にコンパイルされたコード１９１４Ｂとリンクされる命令を含むこともできる。
【0223】
統一メモリ１９１０は、プロセッサ１９０２及びＧＰＧＰＵ１９２０によってアクセスされ得る、統一アドレス空間を表す。統一メモリは、システムメモリ１９１２並びにＧＰＧＰＵメモリ１９１８を含むことができる。ＧＰＧＰＵメモリ１９１８は、ＧＰＧＰＵ１９２０のアドレス空間内のメモリであり、システムメモリ１９１２の一部又はすべてを含むことができる。一実施形態において、ＧＰＧＰＵメモリ１９１８は、ＧＰＧＰＵ１９２０によって独占的に使用するために専用の任意のメモリの少なくとも一部も含むことができる。一実施形態において、システムメモリ１９１２に格納されたコンパイルされたコード１９１４Ｂを、ＧＰＧＰＵ１９２０によるアクセスのためにＧＰＧＰＵメモリ１９１８にマップすることができる。
【0224】
ＧＰＧＰＵ１９２０は、複数の計算ブロック１９２４～１９２４Ｎを含む。複数の計算ブロック１９２４～１９２４Ｎは、本明細書で説明される様々な計算ユニット又は実行要素のうちの１つ以上を含むことができる。一実施形態において、ＧＰＧＰＵ１９２０は行列アクセラレータ１９２３を更に含む。行列アクセラレータ１９２３は、行列演算のサブセット（例えばドット積等）を加速するように設計される、１つ以上の特別な関数計算ユニット（ｆｕｎｃｔｉｏｎ ｃｏｍｐｕｔｅ ｕｎｉｔ）を含むことができる。ＧＰＧＰＵ１９２０は、これらに限定されないがレジスタ１９２５のセット、電力及び性能モジュール１９２６並びにキャッシュ１９２７を含む、計算ブロック１９２４Ａ～１９２４Ｎ及び行列アクセラレータ１９２３によって共有され得るリソースのセットも含むことができる。一実施形態において、レジスタ１９２５は、直接又は間接的にアクセス可能なレジスタを含み、ここで、間接的にアクセス可能なレジスタは、行列アクセラレータ１９２３による使用のために最適化される。電力及び性能モジュール１９２６は、計算ブロック１９２４Ａ～１９２４Ｎについて電力供給及びクロック周波数を調整し、計算ブロック１９２４Ａ～１９２４Ｎ内のゲートアイドル構成要素に電力を供給するように構成され得る。様々な実施形態において、キャッシュ１９２７は、命令キャッシュ及び／又はより低レベルのデータキャッシュを含むことができる。
【0225】
ＧＰＧＰＵ１９２０は、行列アクセラレータ１９２３及び／又は計算ブロック１９２４Ａ～１９２４Ｎ内の計算要素によって統一メモリ１９１０からアクセスされるデータをキャッシュするために使用できる、Ｌ３データキャッシュ１９３０を更に含むことができる。一実施形態において、Ｌ３データキャッシュ１９３０は、計算ブロック１９２４Ａ～１９２４Ｎ内の計算要素又は行列アクセラレータ１９２３によって共有され得る、共有ローカルメモリ１９３２を含む。
【0226】
一実施形態において、ＧＰＧＰＵ１９２０は、フェッチ及びデコードユニット１９２１並びにスケジューラコントローラ１９２２のような命令ハンドリングロジックを含む。フェッチ及びデコードユニット１９２１は、計算ブロック１９２４Ａ～１９２４Ｎ又は行列アクセラレータ１９２３のうちの１つ以上による実行のために命令をフェッチして復号するフェッチユニットとデコードユニットを含む。スケジューラコントローラ１９２２を介して、計算ブロック１９２４Ａ～１９２４Ｎ又は行列アクセラレータ内の適切な機能ユニットに対して命令をスケジュールすることができる。一実施形態において、スケジューラコントローラ１９２２は、高度なスケジューリングオペレーションを実行するよう構成可能なＡＳＩＣである。一実施形態において、スケジューラコントローラ１９２２は、ファームウェアモジュールからロードされたスケジューラ命令を実行することができる、マイクロコントローラ又は命令当たりの低エネルギ処理コア（ｌｏｗ ｅｎｅｒｇｙ－ｐｅｒ－ｉｎｓｔｒｕｃｔｉｏｎ ｐｒｏｃｅｓｓｉｎｇ ｃｏｒｅ）である。
【0227】
一実施形態において、計算ブロック１９２４Ａ～１９２４Ｎによって実行されるいくつかの機能を直接スケジュールするか、行列アクセラレータ１９２３にオフロードすることができる。様々な実施形態において、行列アクセラレータ１９２３は、乗算及び加算オペレーション並びに３Ｄグラフィクス又は計算シェーダプログラムによって使用されるドット積演算のような、行列計算演算を効率的に実行するように構成される処理要素ロジックを含む。一実施形態において、行列アクセラレータ１９２３は、機械学習フレームワークによって使用される演算を加速化するように構成され得る。一実施形態において、行列アクセラレータ１９２３は、並列行列乗算及び／又は加算演算の特有のセットを実行するように明示的に構成される特定用途向け集積回路である。一実施形態において、行列アクセラレータ１９２３は、ワークロード間で更新され得る固定機能ロジックを提供するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。行列アクセラレータ１９２３によって実行され得る行列演算のセットは、計算ブロック１９２４Ａ～１９２４Ｎによって実行され得る演算に比して制限的であり得る。しかしながら、行列アクセラレータ１９２３は、計算ブロック１９２４Ａ～１９２４Ｎに比して非常に高いスループットでこれらの演算を実行することができる。
【0228】
図２０は、一実施形態による、命令パイプライン２０００によって実行される行列演算２００５の一実施形態を図示している。命令パイプライン２０００は、限定ではないがドット積演算のような行列演算２００５を実行するように構成され得る。２つのベクトルのドット積は、ベクトルの対応する成分の積の合計に等しいスカラ値である。ドット積を、以下の式（１）に示されるように計算することができる。
【数1】
【0229】
ドット積を、畳み込みニューラルネットワーク（ＣＮＮ）の畳み込み演算で使用することができる。図１９は、ドット積を含む行列演算２００５を使用する２次元（２Ｄ）畳み込みを図示している。２Ｄ畳み込みが図示されているが、Ｎ次元フィルタを使用して、Ｎ次元ボリュームに対してＮ次元畳み込みを実行することができる。受容野タイル２００２は、入力ボリュームバッファ２００４内の入力ボリュームの一部をハイライトする。入力ボリュームバッファをメモリ２０３０内に格納することができる。ドット行列演算２００５を受容野タイル２００２内のデータと畳み込みフィルタとの間で実行して、出力バッファ２００６内のデータポイントを生成することができる。出力バッファ２００６もメモリ２０３０内に格納することができる。メモリ２０３０は、図１９のシステムメモリ１９１２、ＧＰＧＰＵメモリ１９１８又は１つ以上のキャッシュメモリ１９２７、１９３０を含む、本明細書で説明されるメモリのいずれかとすることができる。
【0230】
出力バッファ２００６内のデータポイントの組合せは、畳み込み演算によって生成される活性化マップを表す。活性化マップ内の各ポイントは、入力ボリュームバッファ２００４にわたってそれぞれのフィールドタイルをスライドさせることによって生成される。アクティブマップデータを、活性化関数に入力することができ、出力活性化値を決定することができる。一実施形態において、入力ボリュームバッファ２００４の畳み込みを、高レベル行列演算１７０５としてフレームワーク内で決定することができる。高レベル行列演算を、基本線形台数サブプログラム（ＢＬＡＳ）演算のような基本演算（ｐｒｉｍｉｔｉｖｅ ｏｐｅｒａｔｉｏｎ）を介して実行することができる。基本演算を、命令パイプライン２０００によって実行されるハードウェア命令を介して加速化することができる。
【0231】
ハードウェア命令を加速化するために使用される命令パイプライン２０００は、ハードウェア命令をフェッチ及び復号することができる命令フェッチ及びデコードユニット１９２１と、復号された命令を、計算ブロック１９２４Ａ～１９２４Ｂ及び／又は行列アクセラレータ１９２３内の１つ以上の実行ユニットにスケジュールすることができるスケジューラコントローラ１９２２を含むことができる。一実施形態において、ハードウェア命令を、計算ブロック１９２４Ａ～１９２４Ｎにスケジュールして、行列アクセラレータ１９２３にオフロードすることができる。行列演算２００５を実行する１つ以上のハードウェア命令及び関連するデータを、メモリ２０３０に格納することができる。ハードウェア命令の出力を、メモリ２０３０内に格納することもできる。
【0232】
一実施形態において、行列アクセラレータ１９２３は、１つ以上のハードウェア命令を実行して、統一ドット積ロジック２００８（ＤＰロジック）を使用して行列演算２００５を実行することができる。ドット積ロジック２００８は、ドット積演算を実行するよう構成可能な、プログラム可能ハードウェアと固定機能ハードウェアの組合せを含むことができる。計算ブロック１９２４Ａ～１９２４Ｎ内の機能ユニットもドット積演算を実行するように構成できるが、ドット積ロジック２００８は、ドット積演算の限定的なサブセットを、計算ブロック１９２４Ａ～１９２４Ｎに比して非常に高スループットで実行するように構成され得る。
【0233】
残差ニューラルネットワーク（ＲｅｓＮｅｔ）－５０のような、ＣＮＮの行列乗算演算の処理中に、複数の層にわたる活性化メトリクス内にかなりの割合のスパースネス（例えばゼロ値）が存在する。実際、スパーシティは、いくつかの例では９９．９％に到達する可能性がある。スパース行列のそのような高い割合は、冗長なメモリアクセス及び計算のバイパスを含む、最適化を処理するための機会を提供する。したがって、エネルギ消費は、不必要な処理をセーブすることによって低減され得る。
【0234】
一実施形態によると、行列アクセラレータ１９２３は、スパース行列の複数のタイルオペレーションをスキップ（又はバイパス）する能力を提供する、タイル化最適化を提供する。そのような実施形態において、行列データは、すべて「０」の最大数のタイルを含めることによって、スパースネスの利用を最大にするように選択されるサイズを有するタイルとして処理され得る。したがって、すべてゼロのタイルの数（例えばゼロタイルカウント）がより多いと、より多くの数の畳み込み行列演算をバイパスすることが可能になり、強化された性能につながる。
【0235】
一実施形態において、行列アクセラレータ１９２３は、入力行列データを受け取り、該データを検査してスパース性を決定する。そのような実施形態において、行列アクセラレータ１９２３は、決定されたスパース性に基づいて、スパースネス利用を最大にするようタイルサイズ（例えば４×４又は８×８）を選択する。図２１は、様々なタイル構成を有する入力行列データ２１００の一実施形態を図示している。図２１に図示されるように、行列データ２１００は、８×８タイル２１１０（例えば２１１０ａ及び２１１０ｂ）及び４×４タイル２１２０（例えば２１２０ａ及び２１２０ｂ）を含み得る。４×４及び８×８実装として図示されているが、他の実施形態は異なるタイルサイズを実装してよい。
【0236】
一実施形態によると、行列アクセラレータ１９２３は、受け取った行列データをサブブロック（例えば４×４サイズ）に変換し、処理すべきタイルサイズ（例えば４×４又は８×８）を選択するために連続するサブブロック（例えば４）を検査してデータのスパース性を決定する。そのような実施形態において、ビットマップデータが、行列データとともに受け取られ、畳み込み層にわたって出力行列を書き込むためにメモリ内に格納される。図２２Ａは、行列データのサブブロックに対応するビットマップの一実施形態を図示している。
【0237】
一実施形態において、ビットマップ内の各ビット値（又はサブブロックビット）は、行列データのサブブロックに関連付けられる。更なる実施形態において、行列アクセラレータ１９２３は、各サブブロックビットを検査して、サブブロックがスパースデータ（例えばすべてゼロ）を含むかどうか判断する。そのような実施形態において、ビットは、関連するサブブロックがすべてゼロ値を含むときはいつでも高（例えば論理上１）に設定され、サブブロックが少なくとも１つの非ゼロ値を含むときはいつでも低（例えば論理上０）に設定される。
【0238】
更なる実施形態において、行列アクセラレータ１９２３は、４つの連続する（又は隣接する）サブブロックのブロックに関連付けられるサブブロックビットを検査して、処理されるべきタイルサイズを決定する。この実施形態において、行列アクセラレータ１９２３は、関連するサブブロックのビットの各々が高に設定される（例えばＢｉｔ０－Ｂｉｔ３＝１１１１）と判断すると、サブブロックのブロックについて８×８タイルサイズを選択する。したがって、８×８タイルサイズは、４つブロックすべてがすべてゼロのデータを有すると判断すると、選択される。８×８タイルサイズの選択の結果、タイルがすべてのスパースデータを含むので、演算をスキップすることにより出力行列データを生成することができる。図２２Ｂは、８×８タイルサイズとして処理されるべきサブブロックデータの一実施形態を図示している。
【0239】
更なる実施形態において、行列アクセラレータ１９２３は、サブブロックビットの少なくとも１つが高に設定されない（例えばＢｉｔ０－Ｂｉｔ３＝０１１１、１０１１、０００１等）と判断すると、処理のために４×４タイルサイズを選択する。したがって、４×４タイルサイズは、サブブロックの少なくとも１つが非ゼロデータを有すると判断すると、ブロックを処理して出力データを生成するために選択される。図２２Ｃは、４×４タイルサイズとして処理されるべきサブブロックデータの一実施形態を図示している。一実施形態によると、上述のビットパターンチェックは、メモリへの書き込み中に実行され、したがって、メモリへ及びメモリからのデータ／行列の読み出し及び書き込みを伴わない。
【0240】
図２３Ａ及び図２３Ｂは、ブロック行列データを処理するように実装されるシストリックパイプラインの実施形態を図示している。図２３Ａは、行列アクセラレータ１９２で実装されるシストリックパイプライン２３００の実施形態を図示している。図２３Ａに示されるように、シストリックパイプライン２３００は、行列データの８×８シストリックアレイを処理する８つの段階を含む。各段階は、レジスタファイルレジスタにロードされた入力行列データを処理し、その結果、出力データが他のレジスタ内に格納されることになる（例えばｒ２４［０＿７］－ｒ３１［０＿７］）。
【0241】
一実施形態によると、シストリックパイプライン２３００は、４×４タイルを処理するように構成され得る。そのような実施形態では、８段階のパイプライン２３００は、４＋４構成として実装されて、４×４タイルサイズを処理する。図２３Ｂは、４＋４構成の実施形態を図示している。図２３Ｂに示されるように、パイプライン２３００は、各々「４」段階を有する２つのシストリックパイプラインに変換される。一実施形態では、２つの「８×４」パイプライン出力と同等の出力を生成するために、更なる「追加の」演算が実装される。この実施形態では、パイプラインの変形は、サイクルごとに、最大６つの読み出し（又は「ＲＤ」）ポートと、最大２つの書き込み（又は「ＷＲ」）ポートを実装する。対角線の非ゼロのサブブロック又は単一の非スパースのブロックのみが生じる場合にのみ、４つより多くの「ＲＤ」ポート及び２つの「ＷＲ」ポートが必要とされる。
【0242】
図２４は、タイル化最適化を処理するためのプロセスの一実施形態を示すフロー図である。処理ブロック２４１０において、入力行列データが受け取られる。処理ブロック２４２０において、行列データが、サブブロック（例えば４×４）に変換される。処理ブロック２４３０において、行列データに関連付けられるビットマップデータが取り出される。処理ブロック２４４０において、隣接するサブブロックのブロックのためのビットマップ内のサブブロックビットが検査される。
【0243】
決定ブロック２４５０において、サブブロックビットのすべてが高に設定されているかどうか（例えばＢｉｔ０－Ｂｉｔ４＝１１１１）に関する判断が行われる。すべて高に設定されている場合、処理ブロック２４６０において、隣接するサブブロックを表す行列データの第１タイルサイズが選択される（例えば８×８）。処理ブロック２４７０において、出力行列データが、スパースデータの８×８タイルを使用して生成される。結果として、出力行列データを生成するために実装される行列演算がバイパスされ得る。決定ブロック２４５０において、タイルビットのうちの１つ以上が高に設定されていないという判断が行われ、処理ブロック２４８０において、各ブロックのサイズを表す第２タイルサイズ（例えば４×４）が選択される。処理ブロック２４７０において、行列演算が４×４タイルに対して実行され、出力行列データを生成する。
【0244】
実施形態は、ペアレントボードを使用して相互接続される１つ以上のマイクロチップ又は集積回路、ハードワイヤードロジック、メモリデバイスによって格納されてマイクロプロセッサによって実行されるソフトウェア、ファームウェア、特定用途向け集積回路（ＡＳＩＣ）及び／又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）のうちのいずれか又は組合せとして実装され得る。「ロジック」という用語は、例として、ソフトウェア又はハードウェア及び／又はソフトウェアとハードウェアの組合せを含んでよい。
【0245】
実施形態は、例えばコンピュータプログラム製品として提供されてよく、コンピュータプログラム製品は、コンピュータ、コンピュータのネットワーク又は他の電子デバイスのような１つ以上の機械によって実行されると、該１つ以上の機械が本明細書で説明される実施形態による動作を実行することになり得る、機械実行可能な命令を有する１つ以上の機械読取可能な媒体を含み得る。機械読取可能媒体は、これらに限定されないが、フロッピーディスケット、光ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ－Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｉｅｓ）及び磁気光ディスク、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｉｅｓ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｉｅｓ）、磁気又は光カード、フラッシュメモリ又は機械実行可能命令を格納するのに適した他のタイプの媒体／機械読取可能媒体を含んでよい。
【0246】
さらに、実施形態はコンピュータプログラム製品としてダウンロードされてもよく、プログラムは、通信リンク（例えばモダン及び／又はネットワーク接続）を介して、搬送波又は他の伝播媒体内に具現化され、かつ／又はそれらによって変調される１つ以上のデータ信号により、リモートコンピュータ（例えばサーバ）から要求側コンピュータ（例えばクライアント）に転送されてよい。
【0247】
以下の項及び／又は例は、更なる実施形態又は例に関する。これらの例における詳細は、１つ以上の実施形態のどこでも使用されてよい。異なる実施形態又は例の様々な特徴は、様々な異なる用途に適合するよう、含まれるいくつかの特徴及び除外される他の特徴と様々に組み合わされてよい。例は、本明細書で説明される実施形態及び例よるハイブリッド通信を促進するための方法、方法の動作を実行するための手段、機械によって実行されると、方法の動作又は装置又はシステムを機械に実行させる命令を含む少なくとも１つの機械読取可能命令のような主題を含んでよい。
【0248】
いくつかの実施形態は、行列処理を容易にする装置であって、入力行列データを受け取り、該入力行列データを複数のサブブロックに変換し、該サブブロックの第１ブロックを検査して第１ブロックがスパースデータ（ｓｐａｒｓｅ ｄａｔａ）を含むかどうかを判断し第１ブロックがスパースデータを含むと判断すると第１タイルサイズを選択し、第１タイルサイズに基づいて出力行列データを生成する、行列アクセラレータを備える装置を含む例１に関する。
【0249】
例２は、例１の主題を含み、第１タイルサイズは、第１ブロックのサイズを備える、。
【0250】
例３は、例１及び例２の主題を含み、行列アクセラレータは、第１ブロックがスパースデータを含まないと判断すると、第２タイルサイズを選択する。
【0251】
例４は、例１乃至例３の主題を含み、第２タイルサイズは、サブブロックのサイズを備える。
【0252】
例５は、例１乃至例４の主題を含み、行列アクセラレータは、各々が複数のサブブロックのうちの１つに関連付けられる、複数のサブブロックビットを有するビットマップデータを取り出す。
【0253】
例６は、例１乃至例５の主題を含み、第１ブロックを検査することは、第１ブロック内の各サブブロックに関連付けられるサブブロックビットを検査して、各サブブロックがスパースデータを含むかどうか判断することを含む。
【0254】
例７は、例１乃至例６の主題を含み、行列アクセラレータは、第１ブロック内の各サブブロックがスパースデータを含むと判断すると、第１タイルサイズを選択する。
【0255】
例８は、例１乃至例７の主題を含み、行列アクセラレータは、第１ブロック内の少なくとも１つのサブブロックがスパースデータを含まないと判断すると、第２タイルサイズを選択する。
【0256】
いくつかの実施形態は、行列処理を容易にする方法であって、入力行列データを受け取るステップと、入力行列データを複数のサブブロックに変換するステップと、サブブロックの第１ブロックを検査して第１ブロックがスパースデータを含むかどうかを判断するステップと、第１ブロックがスパースデータを含むと判断すると、第１タイルサイズを選択するステップと、第１タイルサイズに基づいて出力行列データを生成するステップとを含む方法を含む例９に関する。
【0257】
例１０は、例９の主題を含み、第１タイルサイズは、第１ブロックのサイズを備える。
【0258】
例１１は、例９及び例１０の主題を含み、第１ブロックがスパースデータを含まないと判断すると、第２タイルサイズを選択するステップを更に含む。
【0259】
例１２は、例９乃至例１１の主題を含み、各々が複数のサブブロックのうちの１つに関連付けられる、複数のサブブロックビットを有するビットマップデータを取り出すステップを更に含む。
【0260】
例１３は、例９乃至例１２の主題を含み、第１ブロックを検査することは、第１ブロック内の各サブブロックに関連付けられるサブブロックビットを検査して、各サブブロックがスパースデータを含むかどうか判断することを含む。
【0261】
例１４は、例９乃至１３の主題を含み、第１ブロック内の各サブブロックがスパースデータを含むと判断すると、第１タイルサイズを選択するステップと、第１ブロック内の少なくとも１つのサブブロックがスパースデータを含まないと判断すると、第２タイルサイズを選択するステップとを更に含む。
【0262】
いくつかの実施形態は、グラフィクスプロセッサであって、入力行列データを受け取り、該入力行列データを複数のサブブロックに変換し、該サブブロックの第１ブロックを検査して第１ブロックがスパースデータを含むかどうかを判断し、第１ブロックがスパースデータを含むと判断すると第１タイルサイズを選択する行列アクセラレータと、第１タイルサイズに基づいて出力行列データを生成するシストリックパイプラインとを備える、グラフィクスプロセッサを含む、例１５に関する。
【0263】
例１６は、例１５の主題を含み、第１タイルサイズは、第１ブロックのサイズを備える。
【0264】
例１７は、例１５及び例１６の主題を含み、行列アクセラレータは、第１ブロックがスパースデータを含まないと判断すると、第２タイルサイズを選択し、第２タイルサイズは、サブブロックのサイズを備える。
【0265】
例１８は、例１５乃至例１７の主題を含み、行列アクセラレータは、各々が複数のサブブロックのうちの１つに関連付けられる、複数のサブブロックビットを有するビットマップデータを取り出す。
【0266】
例１９は、例１５乃至例１８の主題を含み、第１ブロックを検査することは、第１ブロック内の各サブブロックに関連付けられるサブブロックビットを検査して、各サブブロックがスパースデータを含むかどうか判断することを含む。
【0267】
例２０は、例１５乃至１９の主題を含み、行列アクセラレータは、第１ブロック内の各サブブロックがスパースデータを含むと判断すると、第１タイルサイズを選択し、第１ブロック内の少なくとも１つのサブブロックがスパースデータを含まないと判断すると、第２タイルサイズを選択する。
【0268】
前述の説明及び図面は、限定的意味ではなく例示的な意味で解釈されるべきである。添付の特許請求の範囲で説明される本発明の広範な精神及び範囲から逸脱することなく、様々な修正及び変更が、本明細書で説明される実施形態に行われてよいことが当業者には理解されよう。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11A】
【図11B】
【図11C】
【図11D】
【図12】
【図13A】
【図13B】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22A】
【図22B】
【図22C】
【図23A】
【図23B】
【図24】