特許 7673338 遅延ベースのコンパレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-04-28

(45)【発行日】2025-05-09

(54)【発明の名称】遅延ベースのコンパレータ

(51)【国際特許分類】

   H03K 5/08 20060101AFI20250430BHJP

   H03M 1/38 20060101ALN20250430BHJP

   H03M 1/36 20060101ALN20250430BHJP

【ＦＩ】

H03K5/08 E

H03M1/38

H03M1/36

【請求項の数】 11

(21)【出願番号】P 2020536565

(86)(22)【出願日】2018-12-31

(65)【公表番号】

(43)【公表日】2021-03-18

(86)【国際出願番号】 US2018068162

(87)【国際公開番号】W WO2019133977

(87)【国際公開日】2019-07-04

【審査請求日】2021-12-27

(31)【優先権主張番号】62/611,558

(32)【優先日】2017-12-29

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】15/945,165

(32)【優先日】2018-04-04

(33)【優先権主張国・地域又は機関】US

【前置審査】

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】リシ サウンダララジャン

(72)【発明者】

【氏名】ヴィスヴェスヴァラヤ ペンタコタ

【審査官】及川 尚人

(56)【参考文献】

【文献】米国特許出願公開第２０１３／００２１１８９（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０１３５５３５１（ＣＮ，Ａ）

【文献】特開平０９－０１８３００（ＪＰ，Ａ）

【文献】特開２００２－１５８５６４（ＪＰ，Ａ）

【文献】特開２０１０－２５８５７７（ＪＰ，Ａ）

【文献】特開２００１－０２７９１９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１２／０１７６１５８（ＵＳ，Ａ１）

【文献】特開２００７－３１８４５７（ＪＰ，Ａ）

【文献】L. Sumanen, et al.，”CMOS dynamic comparators for pipeline A/D converters"，2002 IEEE International Symposium on Circuits and Systems, Proceedings，米国，IEEE，2002年08月07日，157-160頁

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ ５／０８

Ｈ０３Ｍ １／００－１／８８

(57)【特許請求の範囲】

【請求項1】

コンパレータであって、
正の基準信号と負の基準信号とを含む差動基準信号を受信し、正の入力信号と負の入力信号とを含む差動入力信号に比例する第１および第２の遅延を有する第１および第２の遅延クロック信号を第１及び第２の出力に生成するために前記差動入力信号によってトリガクロック信号を変調するように構成される遅延回路であって、
前記正の入力信号を受信する第１のゲートを有する第１のトランジスタと、
前記第１のトランジスタに並列の第２のトランジスタであって、前記負の基準信号を受信する第２のゲートを有する、前記第２のトランジスタと、
前記負の入力信号を受信する第３のゲートを有する第３のトランジスタと、
前記第３のトランジスタに並列の第４のトランジスタであって、前記正の基準信号を受信する第４のゲートを有する、前記第４のトランジスタと、
前記第２及び第３のトランジスタに結合される第５のトランジスタであって、前記トリガクロック信号を受信する第５のゲートを有する、前記第５のトランジスタと、
前記第１及び第４のトランジスタに結合される第６のトランジスタであって、前記トリガクロック信号を受信する第６のゲートを有する、前記第６のトランジスタと、
を含み、前記第１の出力が前記第１および第２のトランジスタに結合され、前記第２の出力が前記第３および第４のトランジスタに結合され、前記第１の遅延による遅延量は、前記第２の遅延による遅延量と異なる、前記遅延回路と、
前記遅延回路に結合されるバック・ツー・バック負論理積（ＮＡＮＤ）ゲートの対であって、前記第１および第２の遅延クロック信号を受信して前記遅延クロック信号に基づいてコンパレータ出力信号を生成するように構成される第１及び第２のＮＡＮＤゲートを含み、前記第１のＮＡＮＤゲートが、前記遅延回路の第１の出力から前記第１の遅延クロック信号を受信するゲートを有する第１の入力トランジスタを含み、前記第２のＮＡＮＤゲートが、前記遅延回路の第２の出力から前記第２の遅延クロック信号を受信するゲートを有する第２の入力トランジスタを含む、前記バック・ツー・バックＮＡＮＤゲートと、
を含む、コンパレータ。

【請求項2】

請求項１に記載のコンパレータであって、
前記第１の遅延クロック信号における遅延が、前記遅延回路の第１の出力に提供される正の遅延クロック信号における第１の遅延量を含み、前記第２の遅延クロック信号における遅延が前記遅延回路の第２の出力に提供される負の遅延クロック信号における第２の遅延量とを含み、
前記第１のトランジスタの抵抗が前記正の遅延クロック信号における遅延を決定し、前記第３のトランジスタの抵抗が前記負の遅延クロック信号における遅延を決定する、コンパレータ。

【請求項3】

請求項２に記載のコンパレータであって、
前記第１のトランジスタの抵抗が前記正の入力信号の電圧レベルに比例し、前記第２のトランジスタの抵抗が前記負の基準信号の電圧レベルに比例し、前記第３のトランジスタの抵抗が前記負の入力信号の電圧レベルに比例し、前記第４のトランジスタの抵抗が前記正の基準信号の電圧レベルに比例し、
（前記正の入力信号－前記負の入力信号）＞（前記正の基準信号－前記負の基準信号）のとき、前記第１の遅延量が前記第２の遅延量よりも小さく、
（前記正の入力信号－前記負の入力信号）＜（前記正の基準信号－前記負の基準信号）のとき、前記第２の遅延量が前記第１の遅延量よりも小さい、コンパレータ。

【請求項4】

請求項２に記載のコンパレータであって、
前記遅延回路が、
前記第１のトランジスタと前記第２のトランジスタとから第１の中間遅延クロック信号を受信するように構成される第１のインバータと、
前記第３のトランジスタと前記第４のトランジスタとから第２の中間遅延クロック信号を受信するように構成される第２のインバータと、
前記第１及び第２のインバータに結合される交差結合コンデンサの対と、
を含み、
前記第１のＮＡＮＤゲートがさらに、前記トリガクロック信号を受信するゲートを有する第３の入力トランジスタを含み、前記第２のＮＡＮＤゲートがさらに、前記トリガクロック信号を受信するゲートを有する第４の入力トランジスタとを含み、
前記第３の入力トランジスタが前記第１の入力トランジスタに結合され、前記第４の入力トランジスタが前記第２の入力トランジスタに結合される、コンパレータ。

【請求項5】

請求項４に記載のコンパレータであって、
前記交差結合コンデンサの対が、
前記第１のインバータの入力に接続される第１の端子と前記第２のインバータの出力に接続される第２の端子とを含む第１のコンデンサと、
前記第２のインバータの入力に接続される第３の端子と前記第１のインバータの出力に接続される第４の端子とを含む第２のコンデンサと、
を含む、コンパレータ。

【請求項6】

請求項５に記載のコンパレータであって、
前記第１のインバータの出力が前記遅延回路の第１の出力であって前記正の遅延クロック信号を提供し、前記第２のインバータの出力が前記遅延回路の第２の出力であって前記負の遅延クロック信号を提供する、コンパレータ。

【請求項7】

遅延回路であって、
正の入力信号を受信するように構成される第１のゲートを含む第１のトランジスタであって、前記第１のトランジスタの抵抗が正の遅延クロック信号における遅延を決定する、前記第１のトランジスタと、
前記第１のトランジスタに並列に結合される第２のトランジスタであって、負の基準信号を受信するように構成される第２のゲートを含む、前記第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとに結合される第１のノードに結合される第１のインバータであって、入力クロック信号に基づいて前記第１のノードから第１の中間遅延クロック信号を受信し、コンパレータの第１の否定積（ＮＡＮＤ）ゲートによって受信される前記正の遅延クロック信号を生成するように構成される、前記第１のインバータと、
負の入力信号を受信するように構成される第３のゲートを含む第３のトランジスタであって、前記第３のトランジスタの抵抗が負の遅延クロック信号における遅延を決定する、前記第３のトランジスタと、
前記第３のトランジスタに並列に結合される第４のトランジスタであって、正の基準信号を受信するように構成される第４のゲートを含む、前記第４のトランジスタと、
前記第３のトランジスタと前記第４のトランジスタとに結合される第２のノードに結合される第２のインバータであって、前記入力クロック信号に基づいて前記第２のノードから第２の中間遅延クロック信号を受信し、前記コンパレータの第２のＮＡＮＤゲートによって受信される前記負の遅延クロック信号を生成するように構成される、前記第２のインバータと、
前記第２及び第３のトランジスタに結合される第５のトランジスタであって、前記入力クロック信号を受信するように構成される第５のゲートを含む、前記第５のトランジスタと、
前記第１及び第４のトランジスタに結合される第６のトランジスタであって、前記入力クロック信号を受信するように構成される第６のゲートを含む、前記第６のトランジスタと、
前記第１及び第２のインバータに結合される交差結合コンデンサの対とを含み、
前記正の遅延クロック信号の遅延量は、前記負の遅延クロック信号の遅延量と異なる、遅延回路。

【請求項8】

請求項７に記載の遅延回路であって、
前記第１のトランジスタの抵抗が前記正の入力信号の電圧レベルに比例し、前記第２のトランジスタの抵抗が前記負の基準信号の電圧レベルに比例し、前記第３のトランジスタの抵抗が前記負の入力信号の電圧レベルに比例し、前記第４のトランジスタの抵抗が前記正の基準信号の電圧レベルに比例する、遅延回路。

【請求項9】

請求項７に記載の遅延回路であって、
前記第１のインバータが第１の入力端子と第１の出力端子とを含み、前記第２のインバータが第２の入力端子と第２の出力端子とを含み、
前記交差結合コンデンサの対が第１のコンデンサと第２のコンデンサとを含み、
前記第１の入力端子が前記第１のコンデンサの第１の端子に接続され、前記第２の出力端子が前記第１のコンデンサの第２の端子に接続され、前記第２の入力端子が前記第２のコンデンサの第３の端子に接続され、前記第１の出力端子が前記第２のコンデンサの第４の端子に接続される、遅延回路。

【請求項10】

請求項９に記載の遅延回路であって、
前記第１のトランジスタが第１のドレインを更に含み、前記第２のトランジスタが第２のドレインを更に含み、前記第３のトランジスタが第３のドレインを更に含み、前記第４のトランジスタが第４のドレインを更に含み、
前記第１の入力端子が前記第１のノードを介して前記第１のドレインと前記第２のドレインとに接続され、前記第２の入力端子が前記第２のノードを介して前記第３のドレインと前記第４のドレインとに接続される、遅延回路。

【請求項11】

コンパレータであって、
第１の入力トランジスタと第２の入力トランジスタとを含むトランジスタの差動入力対と、
遅延回路であって、
第１のドレインと正の入力信号を受信するように構成される第１のゲートとを有する第１のトランジスタであって、前記第１のトランジスタの抵抗が前記正の入力信号の電圧レベルに比例する、前記第１のトランジスタと、
第２のドレインと負の基準信号を受信するように構成される第２のゲートとを有する第２のトランジスタであって、前記第２のトランジスタの抵抗が前記負の基準信号の電圧レベルに比例する、前記第２のトランジスタと、
第１の出力端子と、前記第１のドレインと前記第２のドレインとを結合する第１のノードに結合される第１の入力端子とを有する第１のインバータであって、入力クロック信号に基づいて前記第１のノードから第１の中間遅延クロック信号を受信し、前記第１の入力トランジスタのゲートによって受信される正の遅延クロック信号を生成するように構成される、前記第１のインバータと、
第３のドレインと負の入力信号を受信するように構成される第３のゲートとを有する第３のトランジスタであって、前記第３のトランジスタの抵抗が前記負の入力信号の電圧レベルに比例する、前記第３のトランジスタと、
第４のドレインと正の基準信号を受信するように構成される第４のゲートとを有する第４のトランジスタであって、前記第４のトランジスタの抵抗が前記正の基準信号の電圧レベルに比例する、前記第４のトランジスタと、
第２の出力端子と、前記第３のドレインと前記第４のドレインとを結合する第２のノードに結合される第２の入力端子とを有する第２のインバータであって、前記入力クロック信号に基づいて前記第２のノードから第２の中間遅延クロック信号を受信し、前記第２の入力トランジスタのゲートによって受信される負の遅延クロック信号を生成するように構成される、前記第２のインバータと、
前記第２及び第３のトランジスタに結合される第５のトランジスタであって、前記入力クロック信号を受信するように構成される第５のゲートを含む、前記第５のトランジスタと、
前記第１及び第４のトランジスタに結合される第６のトランジスタであって、前記入力クロック信号を受信するように構成される第６のゲートを含む、前記第６のトランジスタと、
第１のキャパシタと第２のキャパシタとを含む交差結合キャパシタの対であって、前記 第１のキャパシタが前記第１の入力端子に結合される第１の端子と前記第２の出力端子に結合される第２の端子とを有し、前記第２のキャパシタが前記第２の入力端子に結合される第１の端子と前記第１の出力端子に結合される第２の端子とを有する、前記交差結合キャパシタの対とを含み、
前記正の遅延クロック信号の遅延量は、前記負の遅延クロック信号の遅延量と異なる、前記遅延回路と、
を含む、コンパレータ。

【発明の詳細な説明】

【技術分野】

【0001】

アナログコンパレータは、２つの信号の振幅を比較するために多種多様な応用例で用いられる比較的一般的な電子回路である。ラッチコンパレータは、コンパレータの出力状態を維持するために正のフィードバックを用いるコンパレータのタイプである。例えば、ラッチされたコンパレータの出力状態変化が、クロック信号の遷移又は状態によってトリガされ得る。出力状態変化の後、コンパレータの出力状態は正のフィードバックによって維持され、コンパレータ回路要素の残りは、減少した電力レベルで動作し得る。ラッチされたコンパレータは、アナログデジタルコンバータ（ＡＤＣ）などの、事象駆動又は電力感知応用例においてしばしば用いられる。

【発明の概要】

【0002】

本記載の少なくとも１つの態様に従って、コンパレータが、バック・ツー・バック否定積（ＮＡＮＤ）ゲートの対と、バック・ツー・バックＮＡＮＤゲートの対に結合される遅延回路とを含む。遅延回路は、入力電圧によってトリガクロック信号を変調して、入力電圧に基づく遅延を有する遅延クロック信号を生成するように構成される。バック・ツー・バックＮＡＮＤゲートの対の各々は、遅延クロック信号を受信し、遅延クロック信号に基づいてコンパレータ出力信号を生成するように構成される。

【0003】

本記載の別の態様が、第１のインバータと、第２のインバータと、交差結合コンデンサの対とを含む遅延回路である。第１のインバータは、第１のトランジスタ及び第２のトランジスタに結合される。第１のインバータは、第１の中間遅延クロック信号を受信し、コンパレータの第１のＮＡＮＤゲートによって受信されるべき正の遅延クロック信号を生成するように構成される。第２のインバータは、第３のトランジスタ及び第４のトランジスタに結合される。第２のインバータは、第２の中間遅延クロック信号を受信し、コンパレータの第２のＮＡＮＤゲートによって受信されるべき負の遅延クロック信号を生成するように構成される。交差結合コンデンサの対は、第１及び第２のインバータに結合される。

【0004】

本記載の更に別の態様が、トランジスタの差動入力対と遅延回路とを含むコンパレータである。トランジスタの差動入力対は、第１の入力トランジスタ及び第２の入力トランジスタを含む。遅延回路は、第１のインバータ、第２のインバータ、及び、交差結合コンデンサの対を含む。第１のインバータは、第１のトランジスタ及び第２のトランジスタに結合される。第１のインバータは、第１の中間遅延クロック信号を受信し、第１の入力トランジスタによって受信されるべき正の遅延クロック信号を生成するように構成される。第２のインバータは、第３のトランジスタ及び第４のトランジスタに結合される。第２のインバータは、第２の中間遅延クロック信号を受信し、第２の入力トランジスタによって受信されるべき負の遅延クロック信号を生成するように構成される。交差結合コンデンサの対は、第１及び第２のインバータに結合される。

【図面の簡単な説明】

【0005】

【図1】種々の例に従ったＡＤＣの例示的なブロック図を示す。

【0006】

【図2】種々の例に従ったコンパレータの例示的な回路図を示す。

【0007】

【図3】種々の例に従ったコンパレータの遅延回路のための例示的な回路図を示す。

【0008】

【図4A】種々の例に従ったコンパレータの遅延回路における様々な信号の例示的なタイミング図を示す。

【0009】

【図4B】種々の例に従ったコンパレータの遅延回路における様々な信号の例示的なタイミング図を示す。

【0010】

【図5】種々の例に従ったフラッシュＡＤコンバータ比較回路の例示的なブロック図を示す。

【発明を実施するための形態】

【0011】

本記載では「結合」という用語は、間接的又は直接的接続のいずれかを意味する。従って、第１のデバイスが第２のデバイスに結合する場合、その接続は直接的接続を介するもの、又は他のデバイスと接続を介する間接的接続を介するものであり得る。また、本記載では「～に基づく」という記載は、「少なくとも部分的に～に基づく」ことを意味する。従って、ＸがＹに基づく場合、Ｘは、Ｙに及び任意の数のその他の要因に基づき得る。

【0012】

ＡＤＣは、アナログ信号を同じ信号のデジタル表現に変換するために用いられる。ＡＤＣは、医学及び娯楽から通信（音声及びデータの両方）まで渡る広範な応用例において用いられている。任意のＡＤＣの１つのキーとなる設計ブロックはコンパレータである。コンパレータは、基準電圧を持つアナログ入力信号の比較に基づいてデジタル出力信号を生成する。

【0013】

例えば、ＳＡＲ ＡＤＣにおいて、コンパレータは、サンプリングされたアナログ入力信号を内部ＤＡＣのアナログ出力と比較し、ＤＡＣに供給されたアナログ入力信号電圧のデジタルコードを生成するＳＡＲ回路にデジタル出力信号を出力する。ＳＡＲ回路は、最上位ビット（ＭＳＢ）がデジタル１に等しくなるように初期化される。このデジタルコードは、基準信号に基づいてデジタルコードをアナログ等価物に変換するＤＡＣに出力される。ＤＡＣのアナログ出力は、コンパレータによって受信される。アナログ入力信号が、ＤＡＣのアナログ出力の電圧より大きい電圧を有する場合、コンパレータはＨＩＧＨ信号を出力する（そのため、ＳＡＲは、ＭＳＢを１つのまま保つ）。しかしながら、アナログ信号が、ＤＡＣのアナログ出力の電圧より小さい電圧を有する場合、コンパレータはＬＯＷ信号を出力する（そのため、ＳＡＲは、ＭＳＢを０としてリセットする）。ＳＡＲの各ビットは、各ビットが設定されるまで、コンパレータによるアナログ入力信号に対して同様の方式で試験される。結果として生じるコードは、アナログ入力信号を表すデジタル出力信号として出力される。コンパレータは、シグマデルタ変調ＡＤＣ、フラッシュＡＤＣ、高速無線周波数（ＲＦ）サンプリングコンバータなどでも同様に重要である。

【0014】

コンパレータはＡＤＣに不可欠であるので、コンパレータの速度は、ＡＤＣ全体の速度に影響を及ぼす。換言すれば、コンパレータの速度を増大させることによって、ＡＤＣの速度も増大させることができる。従来の高速ＡＤＣは、コンパレータが有効判定を与える（例えば、出力信号を生成する）まで、入力情報（例えば、アナログ入力信号及び基準信号）を必要とするコンパレータを含む。６５ｎｍ技術では、コンパレータが判定を下すための時間は通常１００μｓより大きい。従って、従来のコンパレータを用いるＡＤＣは、典型的に、入力を少なくとも１００μｓ保持するためにコンパレータを駆動する増幅器を必要とする。換言すれば、従来のシステムは、比較的長い時間期間、入力信号を保持するためにコンパレータを駆動する増幅器を必要とする。従って、ＡＤＣのオペレーションは遅くなる。また、入力信号は比較的長い時間期間、保持されるので、タイミング複雑性がこれらの従来のシステムに導入される。

【0015】

種々の実施例に従って、比較的高速のラッチコンパレータが提供される。このようなコンパレータは、種々の例において、入力電圧情報を時間情報に変換する電圧制御遅延回路を含む。コンパレータの入力クロック（ＬＡＴＰ）は、入力電圧に比例して遅延回路によって遅延される。従って、遅延入力信号（これは、差動遅延入力信号の対（ＩＮＰＤとＩＮＭＤ）を含み得る）は、時間ドメインにおける入力情報（例えば入力電圧）を含む。信号ＩＮＰＤ又はＩＮＭＤのどちらが先にラッチに到達するかに応じてラッチがトリガされ、コンパレータが出力信号を生成できるようになる。このようなコンパレータの場合、遅延回路によって生成される遅延は比較的小さくなる（例えば、約２５μｓ）。また、信号ＩＮＰＤ及びＩＮＭＤが生成された後の入力電圧の動き（例えば、入力電圧の変化）は、コンパレータの判定に影響を与えない（例えば、出力される信号に影響を与えない）。従って、コンパレータが判定を行っているときには、入力情報は不要である。このようにして、コンパレータの速度が増大され、タイミング複雑性が減少する。また、処理中に入力情報が破損することはない。

【0016】

図１は、種々の例に従ったＡＤＣ１００の例示的なブロック図を示す。ＡＤＣ１００は、一実施例において、比較回路１０２、ＤＡＣ１１０、及び加算回路１０６を含む。加算回路１０６は、アナログ入力信号１２２（例えば、時間変動アナログ電圧）と、比較回路出力信号１３０のアナログバージョンであるアナログフィードバック信号１３４とを受信するように構成される。加算回路１０６はさらに、アナログ入力信号１２２とアナログフィードバック信号１３４とを加算して、加算アナログ信号１２６を生成するように構成される。

【0017】

比較回路１０２は、少なくとも１つのコンパレータ１０４を含む。例えば、コンパレータ１０４は、加算されたアナログ入力信号１２６を基準信号１２４と比較し、デジタル比較回路出力信号１３０を生成するように構成され得る。そのため、例えば、アナログ入力信号１２２に対応する加算アナログ入力信号１２６が、基準信号１２４の電圧より大きい電圧を有する場合、コンパレータ１０４は、デジタル比較回路出力信号１３０としてＨＩＧＨ信号を出力するが、加算アナログ入力信号１２６が基準信号１２４の電圧より小さい電圧を有する場合、コンパレータ１０４は、デジタル比較回路出力信号１３０としてＬＯＷ信号を出力する。ＤＡＣ１１０は、デジタル比較回路出力信号１３０を受信し、アナログフィードバック信号１３４としてデジタル比較回路出力信号１３０のアナログバージョンを生成する。

【0018】

上述のように、コンパレータ１０４は、比較回路１０２内の多数のコンパレータのうちの１つとし得る。そのため、例えば、比較回路１０２は、デジタル比較回路出力信号１３０の個別のビットを生成する多数のコンパレータを含み得る。

【0019】

図２は、種々の例に従ったコンパレータ１０４の例示的な回路図を示す。コンパレータ１０４は、一例において、トランジスタ２６０～２６２の差動入力対及び再生トランジスタ２５４～２５６及び２６４～２６６で構成されるバック・ツー・バックの否定積ゲート（ＮＡＮＤ）の対を含む。例えば、１つのＮＡＮＤゲートが、トランジスタ２５４、２６０、及び２６４を含み得、一方、第２のＮＡＮＤゲートが、トランジスタ２５６、２６２、及び２６６を含み得る。また、コンパレータ１０４は、トリガクロック信号ＬＡＴＰ及び遅延要素２０２～２０４を受け取るように構成されるタイミングトランジスタ２５２及び２５８を含む。遅延要素２０２～２０４は、バック・ツー・バックＮＡＮＤゲートに結合され、入力電圧によってトリガクロック信号ＬＡＴＰを変調して、入力電圧に基づく遅延を有する遅延クロック信号を生成するように構成される。例えば、コンパレータ１０４によって受け取られる入力電圧は、正の入力信号（ＩＮＰ）２２２ａと負の入力信号（ＩＮＭ）２２２ｂとで構成される差動信号とすることができる。より具体的には、遅延要素２０２はＩＮＰ２２２ａを受け取るように構成され、遅延要素２０４はＩＮＭ２２２ｂを受け取るように構成される。加えて、遅延要素２０２～２０４は基準信号を受信するように構成され、基準信号は、一例において、正の基準信号（ＲＥＦＰ）２２４ａと負の基準信号（ＲＥＦＰ）２２４ｂとで構成される差動信号である。より具体的には、遅延要素２０２はＲＥＦＭ２２４ｂを受け取るように構成され、遅延要素２０４はＲＥＦＰ２２４ａを受け取るように構成される。幾つかの例において、基準信号ＲＥＦＰ２２４ａ及びＲＥＦＭ２２４ｂは、コンパレータ１０４の閾値がＲＥＦＰ２２４ａの電圧からＲＥＦＭ２２４ｂの電圧を引いたものに等しくなるように設定される。

【0020】

遅延要素２０２は、その遅延がＩＮＰ２２２ａの電圧レベルに比例する正の遅延クロック信号（ＩＮＰＤ）２２６ａを生成するように構成される。換言すると、入力トランジスタ２６０はトリガクロック信号ＬＡＴＰの遅延バージョンを受け取り、その遅延量はＩＮＰ２２２ａに比例する。遅延要素２０４は、その遅延がＩＮＭ２２２ｂの電圧レベルに比例する負の遅延クロック信号（ＩＮＭＤ）２２６ｂを生成するように構成される。言い換えると、入力トランジスタ２６２は、トリガクロック信号ＬＡＴＰの遅延バージョンを受け取り、その遅延量はＩＮＭ２２２ｂに比例する。このように、遅延クロック信号の遅延は入力電圧に比例する。換言すると、バック・ツー・バックＮＡＮＤゲートにより処理される前に、入力電圧信号が時間情報に変換される。

【0021】

図３は、種々の例に従った、コンパレータ１０４の遅延回路３００のための例示的な回路図を示す。遅延回路３００は、図２で示される遅延要素２０２～２０４を含み得る。遅延回路３００は、一例において、トランジスタ３０２～３１８と、インバータ３２２～３２４と、コンデンサ３２６～３２８を含む交差結合コンデンサの対とを含む。幾つかの例において、トランジスタ３０２～３１２は、ｎチャネル金属酸化物半導体電界効果（ｎ－ＭＯＳ）トランジスタである。しかしながら、他の例において、トランジスタ３０２～３１２は、ｐチャネル金属酸化物半導体電界効果（ＰＭＯＳ）トランジスタ、バイポーラ接合トランジスタ（ＢＪＴ）、又はそれらの任意の組み合わせ（例えば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの組み合わせ）とすることができる。トランジスタ３１４～３１８は、一例において、ＰＭＯＳトランジスタである。しかしながら、トランジスタ３１４～３１８は、ＮＭＯＳトランジスタ、ＢＪＴ、又はそれらの任意の組み合わせ（例えば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの組み合わせ）であり得る。

【0022】

トランジスタ３０２～３０４は、トリガクロック信号ＬＡＴＰを受信するように構成され、トリガクロック信号ＬＡＴＰは、トランジスタ３０６～３１２に供給される。より詳細には、トランジスタ３０６～３０８が互いに並列であり、トランジスタ３１０～３１２が互いに並列である。トランジスタ３０６は、そのゲートＩＮＰ２２２ａで受け取るように構成される。従って、トランジスタ３０６の抵抗は、入力２２２ａの電圧レベルに比例する。トランジスタ３０８は、そのゲートＲＥＦＭ２２４ｂで受け取るように構成される。従って、トランジスタ３０８の抵抗は、ＲＥＦＭ２２４ｂの電圧レベルに比例する。トランジスタ３１０は、そのゲートＩＮＭ２２２ｂで受け取るように構成されている。従って、トランジスタ３１０の抵抗は、ＩＮＭ２２２ｂの電圧レベルに比例する。トランジスタ３１２は、そのゲートＲＥＦＰ２２４ａで受け取るように構成される。従って、トランジスタ３１２の抵抗は、ＲＥＦＰ２２４ａの電圧レベルに比例する。

【0023】

例えば、並列のトランジスタ３０６～３０８は、トリガクロック信号ＬＡＴＰを受信し、並列のトランジスタ３０６～３０８（従って、ＩＮＰ２２２ａ及びＲＥＦＭ２２４ｂの電圧レベルに基づく）の抵抗に基づく中間遅延クロック信号３５２ａ（ＬＡＴＰの遅延バージョン）を生成する。そのため、並列のトランジスタ３０６～３０８の抵抗が比較的大きい場合、ＬＡＴＰにおける遅延は、結果として生じる中間遅延クロック信号３５２ａにおいて比較的大きくなる。しかしながら、並列のトランジスタ３０６～３０８の抵抗が比較的小さい場合、ＬＡＴＰにおける遅延は、結果として生じる中間遅延クロック信号３５２ａにおいて比較的小さくなる。このように、並列のトランジスタ３０６～３０８の（ＩＮＰ２２２ａ及びＲＥＦＭ２２４ｂの電圧レベルによって生じる）抵抗は、中間遅延クロック信号３５２ａ、及びそのためＩＮＰＤ２２６ａにおける遅延を決定する。

【0024】

同様に、並列のトランジスタ３１０～３１２は、トリガクロック信号ＬＡＴＰを受信し、並列のトランジスタ３１０～３１２の抵抗に基づく（及びそのため、ＩＮＭ２２２ｂ及びＲＥＦＰ２２４ａの電圧レベルに基づく）中間遅延クロック信号３５２ｂ（ＬＡＴＰの遅延バージョン）を生成する。そのため、並列のトランジスタ３１０～３１２の抵抗が比較的大きい場合、ＬＡＴＰにおける遅延は、結果の中間遅延クロック信号３５２ｂにおいて比較的大きくなる。しかしながら、並列のトランジスタ３１０～３１２の抵抗が比較的小さい場合、ＬＡＴＰにおける遅延は、結果の中間遅延クロック信号３５２ｂにおいて比較的小さくなる。このようにして、並列のトランジスタ３１０～３１２の（ＩＮＭ２２２ｂ及びＲＥＦＰ２２４ａの電圧レベルによって生じる）抵抗は、中間遅延クロック信号３５２ｂ、及びそのためＩＮＭＤ２２６ｂにおける遅延を決定する。

【0025】

中間遅延クロック信号３５２ａと中間遅延クロック信号３５２ｂとの間の遅延差は比較的小さくすることができ、従って、コンデンサ３２６～３２８を含む交差結合コンデンサの対は、ＩＮＰＤ２２６ａとＩＮＭＤ２２６ｂとの遅延差においてより解像度を提供するために幾つかの例に含まれる。例えば、インバータ３２２は、一例において、並列のトランジスタ３０６～３０８から中間遅延クロック信号３５２ａを受信し、中間遅延クロック信号３５２ａを反転してＩＮＰＤ２２６ａを生成するように構成される。同様に、インバータ３２４は、一例において、並列のトランジスタ３１０～３１２から中間遅延クロック信号３５２ｂを受信し、中間遅延クロック信号３５２ｂを反転してＩＮＭＤ２２６ｂを生成するように構成される。コンデンサ３２６～３２８が交差結合された構成で存在するため、ＩＮＭＤ２２６ｂがＨＩＧＨに遷移する前にＩＮＰＤ２２６ａがＨＩＧＨに遷移する場合、ＩＮＭＤ２２６ｂのＨＩＧＨへの遷移が遅延される。同様に、ＩＮＰＤ２２６ａがＨＩＧＨへの遷移する前にＩＮＭＤ２２６ｂがＨＩＧＨに遷移する場合、ＩＮＰＤ２２６ａのＨＩＧＨへの遷移が遅延される。ＩＮＰＤ２２６ａとＩＮＭＤ２２６ｂとの間の遅延差におけるより高い解像度は、コンパレータ１０４がその出力信号として正確な判定を提供することを可能にする。

【0026】

ＩＮＰＤ２２６ａとＩＮＭＤ２２６ｂとの間に高解像度遅延差を生成するための１つの具体例において、トランジスタ３０６～３０８のドレインは、インバータ３２２の入力端子及びコンデンサ３２６の第１の端子に接続される。そのため、コンデンサ３２６の第１の端子は、インバータ３２２の入力端子に接続される。トランジスタ３１０～３１２のドレインは、インバータ３２４の入力端子及びコンデンサ３２８の第１の端子に接続される。そのため、コンデンサ３２８の第１の端子は、インバータ３２４の入力端子に接続される。コンデンサ３２６の第２の端子は、インバータ３２４の出力端子に接続され、そのため、ＩＮＭＤ２２６ｂに接続される。コンデンサ３２８の第２の端子は、インバータ３２２の出力端子に接続され、そのため、ＩＮＰＤ２２６ａに接続される。

【0027】

図４Ａは、様々な例に従った、コンパレータ１０４の遅延回路３００における、ＬＡＴＰ、ＩＮＰＤ２２６ａ、及びＩＮＭＤ２２６ｂの例示的なタイミング図４００を示す。より詳細には、タイミング図４００は、ＩＮＰ２２２ａの電圧からＩＮＭ２２２ｂの電圧を引いたものが、ＲＥＦＰ２２４ａの電圧からＲＥＦＭ２２４ｂの電圧を引いたものより大きい（すなわち、（ＩＮＰ－ＩＮＭ）＞（ＲＥＦＰ－ＲＥＦＭ））場合の、信号ＬＡＴＰ、ＩＮＰＤ２２６ａ、及びＩＮＭＤ２２６ｂのタイミングを示す。そのため、図４Ａに示されるように、（ＩＮＰ－ＩＮＭ）＞（ＲＥＦＰ－ＲＥＦＭ）のとき、ＩＮＰＤ２２６ａは、ＩＮＭＤ２２６ｂがトリガする前にトリガする。

【0028】

図４Ｂは、様々な例に従った、コンパレータ１０４の遅延回路３００における、ＬＡＴＰ、ＩＮＰＤ２２６ａ、及びＩＮＭＤ２２６ｂの例示的なタイミング図４５０を示す。より詳細には、タイミング図４５０は、ＩＮＰ２２２ａの電圧からＩＮＭ２２２ｂの電圧を引いたものが、ＲＥＦＰ２２４ａの電圧からＲＥＦＭ２２４ｂの電圧を引いたものより小さい（すなわち、（ＩＮＰ－ＩＮＭ）＜（ＲＥＦＰ－ＲＥＦＭ））場合の、信号ＬＡＴＰ、ＩＮＰＤ２２６ａ、及びＩＮＭＤ２２６ｂのタイミングを示す。そのため、図４Ｂに示すように、（ＩＮＰ－ＩＮＭ）＜（ＲＥＦＰ－ＲＥＦＭ）のとき、ＩＮＭＤ２２６ｂは、ＩＮＰＤ２２６ａがトリガする前にトリガする。

【0029】

図５は、種々の例に従ったフラッシュＡＤＣ比較回路１０２の例示的なブロック図を示す。例示の比較回路１０２は、一例において、遅延回路３００、５００、及び５５０、第１のレベルのコンパレータ５０２～５０４及び５５４、補間コンパレータ５０６～５１８、並びに、ダミーコンパレータ５２０～５２８及び５５６～５５８を含む。コンパレータ５０２～５２８及び５５４～５５６は、一例において、遅延要素２０２～２０４を有さない図２からのコンパレータ１０４と同様である。遅延回路５００及び５５０は、一例において、１つ又はそれ以上の異なる入力信号を除いて、遅延回路３００と同様である。例えば、遅延回路３００は、ＩＮＰ２２２ａ、ＩＮＭ２２２ｂ、ＲＥＦＰ２２４ａ、及びＲＥＦＭ２２４ｂを受信し、遅延回路５００は、ＩＮＰ２２２ａ及びＩＮＭ２２２ｂに加えて、異なる基準信号（例えば、ＲＥＦＰ５７４ａ及びＲＥＦＭ５７４ｂ）を受信し、遅延回路５５０は、トリガクロック信号ＬＡＴＰ－ＩＮを唯一の入力として受け取る。

【0030】

コンパレータ５５４～５５８は、コンパレータの連続的なレベルのためのトリガクロック信号を生成するように構成され、各レベルは前のレベルから遅延されている。例えば、クロック信号ＬＡＴＰ＿ＩＮは、第１のレベルのコンパレータ５０２～５０４のためのトリガクロック信号として用いられ、ＬＡＴＰ１は、補間コンパレータ５０６及びダミーコンパレータ５２０～５２２を含むコンパレータの第２のレベルのためのトリガクロック信号として用いられ、トリガクロック信号ＬＡＴＰ２は、補間コンパレータ５０８～５１０及びダミーコンパレータ５２４～５２８を含むコンパレータの第３のレベルのためのトリガクロック信号として用いられ、トリガクロック信号ＬＡＴＰ３は、補間コンパレータ５１２～５１８を含むコンパレータの第４のレベルのためのトリガクロック信号として用いられる。

【0031】

第１のレベルのコンパレータ５０２は、遅延回路５００によって生成された正の遅延クロック信号を、遅延回路５００によって生成された負の遅延クロック信号と比較し、差動コンパレータ出力信号（例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号）を生成する。同様に、第１のレベルのコンパレータ５０４は、遅延回路３００によって生成された正の遅延クロック信号を、遅延回路３００によって生成された負の遅延クロック信号と比較し、差動コンパレータ出力信号（例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号）を生成する。補間コンパレータ５０６は、コンパレータ５０４からの負のコンパレータ出力信号及びコンパレータ５０２からの正のコンパレータ出力信号を受信し、第２のレベルの差動コンパレータ出力信号（例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号）を生成する。ダミーコンパレータ５２０～５２２は、コンパレータの第３のレベルのために補間コンパレータ５０６によって生成されたタイミング差を整合させるために利用される。

【0032】

コンパレータの第３のレベルは、ここでは２つの補間コンパレータ（例えば、補間コンパレータ５０８～５１０）があることを除いて、コンパレータの第２のレベルと同様に機能する。例えば、補間コンパレータ５０８は、補間コンパレータ５０６からの負のコンパレータ出力信号とダミーコンパレータ５２２からの正のコンパレータ出力信号とを受信し、第３のレベルの差動コンパレータ出力信号（例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号）を生成する。補間コンパレータ５１０は、補間コンパレータ５０６からの正のコンパレータ出力信号とダミーコンパレータ５２０からの負のコンパレータ出力信号とを受信し、第３のレベルの差動コンパレータ出力信号（例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号）を生成する。ダミーコンパレータ５２４～５２８は、コンパレータの第４のレベルに対して補間コンパレータ５０８～５１０によって生成されたタイミング差を整合させるために利用される。

【0033】

コンパレータの第４のレベルは、ここでは４つの補間コンパレータ（例えば、補間コンパレータ５１２～５１８）があることを除いて、コンパレータの第２のレベル及びコンパレータの第３のレベルと同様に機能する。例えば、補間コンパレータ５１２は、ダミーコンパレータ５２４からの負のコンパレータ出力信号と補間コンパレータ５１０からの正のコンパレータ出力信号とを受信し、比較回路１０２出力信号１３０の単一ビットを構成する単一ビット差動コンパレータ出力信号（例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号）を生成する。補間コンパレータ５１４は、補間コンパレータ５１０からの負のコンパレータ出力信号とダミーコンパレータ５２６からの正のコンパレータ出力信号とを受信し、比較回路１０２出力信号１３０の単一ビットを構成する単一ビット差動コンパレータ出力信号（例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号）を生成する。補間コンパレータ５１６は、ダミーコンパレータ５２６からの負のコンパレータ出力信号と補間コンパレータ５０８からの正のコンパレータ出力信号とを受信し、比較回路１０２出力信号１３０の単一ビットを構成する単一ビット差動コンパレータ出力信号（例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号）を生成する。補間コンパレータ５１８は、補間コンパレータ５０８からの負のコンパレータ出力信号とダミーコンパレータ５２８からの正のコンパレータ出力信号とを受信し、比較回路１０２出力信号１３０の単一ビットを構成する単一ビット差動コンパレータ出力信号（例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号）を生成する。

【0034】

そのため、入力情報（ＩＮＰ２２２ａ、ＩＮＭ２２２ｂ、ＲＥＦＰ２２４ａ、ＲＥＦＰ２２４ｂ、ＲＥＦＰ５７４ａ、及びＲＥＦＭ５７４ｂ）は、入力トリガクロックＬＡＴＰ＿ＩＮを変調するために、遅延回路３００及び５００の遅延要素の持続期間の間のみ必要となる。非同期オペレーションに全体的な変換が続き得、そのため、１つの入力トリガクロックのみが必要とされる。また、コンパレータの最後のレベル（例えば、コンパレータの第４のレベル）が判定位相にあるとき、コンパレータの第１のレベルは、次の入力サンプルの処理を開始することができる。また、補間の各レベルは、コンパレータの次のレベルに対する利得を与えるので、全てのコンパレータはノイズに対して設計される必要はない。

【0035】

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】