(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-04-28
(45)【発行日】2025-05-09
(54)【発明の名称】遅延ベースのコンパレータ
(51)【国際特許分類】
H03K 5/08 20060101AFI20250430BHJP
H03M 1/38 20060101ALN20250430BHJP
H03M 1/36 20060101ALN20250430BHJP
【FI】
H03K5/08 E
H03M1/38
H03M1/36
(21)【出願番号】P 2020536565
(86)(22)【出願日】2018-12-31
(86)【国際出願番号】 US2018068162
(87)【国際公開番号】W WO2019133977
(87)【国際公開日】2019-07-04
【審査請求日】2021-12-27
(32)【優先日】2017-12-29
(33)【優先権主張国・地域又は機関】US
(32)【優先日】2018-04-04
(33)【優先権主張国・地域又は機関】US
【前置審査】
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】100098497
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】リシ サウンダララジャン
(72)【発明者】
【氏名】ヴィスヴェスヴァラヤ ペンタコタ
【審査官】及川 尚人
(56)【参考文献】
【文献】米国特許出願公開第2013/0021189(US,A1)
【文献】中国特許出願公開第101355351(CN,A)
【文献】特開平09-018300(JP,A)
【文献】特開2002-158564(JP,A)
【文献】特開2010-258577(JP,A)
【文献】特開2001-027919(JP,A)
【文献】米国特許出願公開第2012/0176158(US,A1)
【文献】特開2007-318457(JP,A)
【文献】L. Sumanen, et al.,”CMOS dynamic comparators for pipeline A/D converters",2002 IEEE International Symposium on Circuits and Systems, Proceedings,米国,IEEE,2002年08月07日,157-160頁
(58)【調査した分野】(Int.Cl.,DB名)
H03K 5/08
H03M 1/00-1/88
(57)【特許請求の範囲】
【請求項1】
コンパレータであって、
正の基準信号と負の基準信号とを含む差動基準信号を受信し、正の入力信号と負の入力信号とを含む差動入力信号に比例する
第1および第2の遅延を有する
第1および第2の遅延クロック信号を第1及び第2の出力に生成するために前記差動入力信号によってトリガクロック信号を変調するように構成される遅延回路であって、
前記正の入力信号を受信する第1のゲートを有する第1のトランジスタと、
前記第1のトランジスタに並列の第2のトランジスタであって、前記負の基準信号を受信する第2のゲートを有する、前記第2のトランジスタと、
前記負の入力信号を受信する第3のゲートを有する第3のトランジスタと、
前記第3のトランジスタに並列の第4のトランジスタであって、前記正の基準信号を受信する第4のゲートを有する、前記第4のトランジスタと、
前記第2及び第3のトランジスタに結合される第5のトランジスタであって、前記トリガクロック信号を受信する第5のゲートを有する、前記第5のトランジスタと、
前記第1及び第4のトランジスタに結合される第6のトランジスタであって、前記トリガクロック信号を受信する第6のゲートを有する、前記第6のトランジスタと、
を含み、
前記第1の出力が前記第1および第2のトランジスタに結合され、前記第2の出力が前記第3および第4のトランジスタに結合され、前記第1の遅延による遅延量は、前記第2の遅延による遅延量と異なる、前記遅延回路と、
前記遅延回路に結合されるバック・ツー・バック負論理積(NAND)ゲートの対であって、前記
第1および第2の遅延クロック信号を受信して前記遅延クロック信号に基づいてコンパレータ出力信号を生成するように構成される第1及び第2のNANDゲートを含み、前記第1のNANDゲートが、前記遅延回路の第1の出力から前記
第1の遅延クロック信号を受信するゲートを有する第1の入力トランジスタを含み、前記第2のNANDゲートが、前記遅延回路の第2の出力から前記
第2の遅延クロック信号を受信するゲートを有する第2の入力トランジスタを含む、前記バック・ツー・バックNANDゲートと、
を含む、コンパレータ。
【請求項2】
請求項1に記載のコンパレータであって、
前記
第1の遅延クロック信号における遅延が、前記遅延回路の第1の出力に提供される正の遅延クロック信号における
第1の遅延量を含み、前記第2の遅延クロック信号における遅延が前記遅延回路の第2の出力に提供される負の遅延クロック信号における
第2の遅延量とを含み、
前記第1のトランジスタの抵抗が前記正の遅延クロック信号における遅延を決定し、前記第3のトランジスタの抵抗が前記負の遅延クロック信号における遅延を決定する、コンパレータ。
【請求項3】
請求項2に記載のコンパレータであって、
前記第1のトランジスタの抵抗が前記正の入力信号の電圧レベルに比例し、前記第2のトランジスタの抵抗が前記負の基準信号の電圧レベルに比例し、前記第3のトランジスタの抵抗が前記負の入力信号の電圧レベルに比例し、前記第4のトランジスタの抵抗が前記正の基準信号の電圧レベルに比例
し、
(前記正の入力信号-前記負の入力信号)>(前記正の基準信号-前記負の基準信号)のとき、前記第1の遅延量が前記第2の遅延量よりも小さく、
(前記正の入力信号-前記負の入力信号)<(前記正の基準信号-前記負の基準信号)のとき、前記第2の遅延量が前記第1の遅延量よりも小さい、コンパレータ。
【請求項4】
請求項2に記載のコンパレータであって、
前記遅延回路が、
前記第1のトランジスタと前記第2のトランジスタとから第1の中間遅延クロック信号を受信するように構成される第1のインバータと、
前記第3のトランジスタと前記第4のトランジスタとから第2の中間遅延クロック信号を受信するように構成される第2のインバータと、
前記第1及び第2のインバータに結合される交差結合コンデンサの対と、
を含み、
前記第1のNANDゲートがさらに、前記トリガクロック信号を受信するゲートを有する第3の入力トランジスタを含み、前記第2のNANDゲートがさらに、前記トリガクロック信号を受信するゲートを有する第4の入力トランジスタとを含み、
前記第3の入力トランジスタが前記第1の入力トランジスタに結合され、前記第4の入力トランジスタが前記第2の入力トランジスタに結合される、コンパレータ。
【請求項5】
請求項4に記載のコンパレータであって、
前記交差結合コンデンサの対が、
前記第1のインバータの入力に接続される第1の端子と前記第2のインバータの出力に接続される第2の端子とを含む第1のコンデンサと、
前記第2のインバータの入力に接続される第3の端子と前記第1のインバータの出力に接続される第4の端子とを含む第2のコンデンサと、
を含む、コンパレータ。
【請求項6】
請求項5に記載のコンパレータであって、
前記第1のインバータの出力が前記遅延回路の第1の出力であって前記正の遅延クロック信号を提供し、前記第2のインバータの出力が前記遅延回路の第2の出力であって前記負の遅延クロック信号を提供する、コンパレータ。
【請求項7】
遅延回路であって、
正の入力信号を受信するように構成される第1のゲートを含む第1のトランジスタであって、前記第1のトランジスタの抵抗が正の遅延クロック信号における遅延を決定する、前記第1のトランジスタと、
前記第1のトランジスタに並列に結合される第2のトランジスタであって、負の基準信号を受信するように構成される第2のゲートを含む、前記第2のトランジスタと、
前記第1のトランジスタと前記第2のトランジスタとに結合される
第1のノードに結合される第1のインバータであって、入力クロック信号に基づいて
前記第1のノードから第1の中間遅延クロック信号を受信し、コンパレータの第1の否定積(NAND)ゲートによって受信される前記正の遅延クロック信号を生成するように構成される、前記第1のインバータと、
負の入力信号を受信するように構成される第3のゲートを含む第3のトランジスタであって、前記第3のトランジスタの抵抗が負の遅延クロック信号における遅延を決定する、前記第3のトランジスタと、
前記第3のトランジスタに並列に結合される第4のトランジスタであって、正の基準信号を受信するように構成される第4のゲートを含む、前記第4のトランジスタと、
前記第3のトランジスタと前記第4のトランジスタとに結合される
第2のノードに結合される第2のインバータであって、前記入力クロック信号に基づいて
前記第2のノードから第2の中間遅延クロック信号を受信し、前記コンパレータの第2のNANDゲートによって受信される前記負の遅延クロック信号を生成するように構成される、前記第2のインバータと、
前記第2及び第3のトランジスタに結合される第5のトランジスタであって、前記入力クロック信号を受信するように構成される第5のゲートを含む、前記第5のトランジスタと、
前記第1及び第4のトランジスタに結合される第6のトランジスタであって、前記入力クロック信号を受信するように構成される第6のゲートを含む、前記第6のトランジスタと、
前記第1及び第2のインバータに結合される交差結合コンデンサの対と
を含み、
前記正の遅延クロック信号の遅延量は、前記負の遅延クロック信号の遅延量と異なる、遅延回路。
【請求項8】
請求項7に記載の遅延回路であって、
前記第1のトランジスタの抵抗が前記正の入力信号の電圧レベルに比例し、前記第2のトランジスタの抵抗が前記負の基準信号の電圧レベルに比例し、前記第3のトランジスタの抵抗が前記負の入力信号の電圧レベルに比例し、前記第4のトランジスタの抵抗が前記正の基準信号の電圧レベルに比例する、遅延回路。
【請求項9】
請求項7に記載の遅延回路であって、
前記第1のインバータが第1の入力端子と第1の出力端子とを含み、前記第2のインバータが第2の入力端子と第2の出力端子とを含み、
前記交差結合コンデンサの対が第1のコンデンサと第2のコンデンサとを含み、
前記第1の入力端子が前記第1のコンデンサの第1の端子に接続され、前記第2の出力端子が前記第1のコンデンサの第2の端子に接続され、前記第2の入力端子が前記第2のコンデンサの第3の端子に接続され、前記第1の出力端子が前記第2のコンデンサの第4の端子に接続される、遅延回路。
【請求項10】
請求項9に記載の遅延回路であって、
前記第1のトランジスタが第1のドレインを更に含み、前記第2のトランジスタが第2のドレインを更に含み、前記第3のトランジスタが第3のドレインを更に含み、前記第4のトランジスタが第4のドレインを更に含み、
前記第1の入力端子が
前記第1のノードを介して前記第1のドレインと前記第2のドレインとに接続され、前記第2の入力端子が
前記第2のノードを介して前記第3のドレインと前記第4のドレインとに接続される、遅延回路。
【請求項11】
コンパレータであって、
第1の入力トランジスタと第2の入力トランジスタとを含むトランジスタの差動入力対と、
遅延回路であって、
第1のドレインと正の入力信号を受信するように構成される第1のゲートとを有する第1のトランジスタであって、前記第1のトランジスタの抵抗が前記正の入力信号の電圧レベルに比例する、前記第1のトランジスタと、
第2のドレインと負の基準信号を受信するように構成される第2のゲートとを有する第2のトランジスタであって、前記第2のトランジスタの抵抗が前記負の基準信号の電圧レベルに比例する、前記第2のトランジスタと、
第1の出力端子と、前記第1のドレインと前記第2のドレインと
を結合する第1のノードに結合される第1の入力端子とを有する第1のインバータであって、入力クロック信号に基づいて
前記第1のノードから第1の中間遅延クロック信号を受信し、前記第1の入力トランジスタのゲートによって受信される正の遅延クロック信号を生成するように構成される、前記第1のインバータと、
第3のドレインと負の入力信号を受信するように構成される第3のゲートとを有する第3のトランジスタであって、前記第3のトランジスタの抵抗が前記負の入力信号の電圧レベルに比例する、前記第3のトランジスタと、
第4のドレインと正の基準信号を受信するように構成される第4のゲートとを有する第4のトランジスタであって、前記第4のトランジスタの抵抗が前記正の基準信号の電圧レベルに比例する、前記第4のトランジスタと、
第2の出力端子と、前記第3のドレインと前記第4のドレインと
を結合する第2のノードに結合される第2の入力端子とを有する第2のインバータであって、前記入力クロック信号に基づいて
前記第2のノードから第2の中間遅延クロック信号を受信し、前記第2の入力トランジスタのゲートによって受信される負の遅延クロック信号を生成するように構成される、前記第2のインバータと、
前記第2及び第3のトランジスタに結合される第5のトランジスタであって、前記入力クロック信号を受信するように構成される第5のゲートを含む、前記第5のトランジスタと、
前記第1及び第4のトランジスタに結合される第6のトランジスタであって、前記入力クロック信号を受信するように構成される第6のゲートを含む、前記第6のトランジスタと、
第1のキャパシタと第2のキャパシタとを含む交差結合キャパシタの対であって、前記 第1のキャパシタが前記第1の入力端子に結合される第1の端子と前記第2の出力端子に結合される第2の端子とを有し、前記第2のキャパシタが前記第2の入力端子に結合される第1の端子と前記第1の出力端子に結合される第2の端子とを有する、前記交差結合キャパシタの対と
を含み、
前記正の遅延クロック信号の遅延量は、前記負の遅延クロック信号の遅延量と異なる、前記遅延回路と、
を含む、コンパレータ。
【発明の詳細な説明】
【技術分野】
【0001】
アナログコンパレータは、2つの信号の振幅を比較するために多種多様な応用例で用いられる比較的一般的な電子回路である。ラッチコンパレータは、コンパレータの出力状態を維持するために正のフィードバックを用いるコンパレータのタイプである。例えば、ラッチされたコンパレータの出力状態変化が、クロック信号の遷移又は状態によってトリガされ得る。出力状態変化の後、コンパレータの出力状態は正のフィードバックによって維持され、コンパレータ回路要素の残りは、減少した電力レベルで動作し得る。ラッチされたコンパレータは、アナログデジタルコンバータ(ADC)などの、事象駆動又は電力感知応用例においてしばしば用いられる。
【発明の概要】
【0002】
本記載の少なくとも1つの態様に従って、コンパレータが、バック・ツー・バック否定積(NAND)ゲートの対と、バック・ツー・バックNANDゲートの対に結合される遅延回路とを含む。遅延回路は、入力電圧によってトリガクロック信号を変調して、入力電圧に基づく遅延を有する遅延クロック信号を生成するように構成される。バック・ツー・バックNANDゲートの対の各々は、遅延クロック信号を受信し、遅延クロック信号に基づいてコンパレータ出力信号を生成するように構成される。
【0003】
本記載の別の態様が、第1のインバータと、第2のインバータと、交差結合コンデンサの対とを含む遅延回路である。第1のインバータは、第1のトランジスタ及び第2のトランジスタに結合される。第1のインバータは、第1の中間遅延クロック信号を受信し、コンパレータの第1のNANDゲートによって受信されるべき正の遅延クロック信号を生成するように構成される。第2のインバータは、第3のトランジスタ及び第4のトランジスタに結合される。第2のインバータは、第2の中間遅延クロック信号を受信し、コンパレータの第2のNANDゲートによって受信されるべき負の遅延クロック信号を生成するように構成される。交差結合コンデンサの対は、第1及び第2のインバータに結合される。
【0004】
本記載の更に別の態様が、トランジスタの差動入力対と遅延回路とを含むコンパレータである。トランジスタの差動入力対は、第1の入力トランジスタ及び第2の入力トランジスタを含む。遅延回路は、第1のインバータ、第2のインバータ、及び、交差結合コンデンサの対を含む。第1のインバータは、第1のトランジスタ及び第2のトランジスタに結合される。第1のインバータは、第1の中間遅延クロック信号を受信し、第1の入力トランジスタによって受信されるべき正の遅延クロック信号を生成するように構成される。第2のインバータは、第3のトランジスタ及び第4のトランジスタに結合される。第2のインバータは、第2の中間遅延クロック信号を受信し、第2の入力トランジスタによって受信されるべき負の遅延クロック信号を生成するように構成される。交差結合コンデンサの対は、第1及び第2のインバータに結合される。
【図面の簡単な説明】
【0005】
【
図1】種々の例に従ったADCの例示的なブロック図を示す。
【0006】
【
図2】種々の例に従ったコンパレータの例示的な回路図を示す。
【0007】
【
図3】種々の例に従ったコンパレータの遅延回路のための例示的な回路図を示す。
【0008】
【
図4A】種々の例に従ったコンパレータの遅延回路における様々な信号の例示的なタイミング図を示す。
【0009】
【
図4B】種々の例に従ったコンパレータの遅延回路における様々な信号の例示的なタイミング図を示す。
【0010】
【
図5】種々の例に従ったフラッシュADコンバータ比較回路の例示的なブロック図を示す。
【発明を実施するための形態】
【0011】
本記載では「結合」という用語は、間接的又は直接的接続のいずれかを意味する。従って、第1のデバイスが第2のデバイスに結合する場合、その接続は直接的接続を介するもの、又は他のデバイスと接続を介する間接的接続を介するものであり得る。また、本記載では「~に基づく」という記載は、「少なくとも部分的に~に基づく」ことを意味する。従って、XがYに基づく場合、Xは、Yに及び任意の数のその他の要因に基づき得る。
【0012】
ADCは、アナログ信号を同じ信号のデジタル表現に変換するために用いられる。ADCは、医学及び娯楽から通信(音声及びデータの両方)まで渡る広範な応用例において用いられている。任意のADCの1つのキーとなる設計ブロックはコンパレータである。コンパレータは、基準電圧を持つアナログ入力信号の比較に基づいてデジタル出力信号を生成する。
【0013】
例えば、SAR ADCにおいて、コンパレータは、サンプリングされたアナログ入力信号を内部DACのアナログ出力と比較し、DACに供給されたアナログ入力信号電圧のデジタルコードを生成するSAR回路にデジタル出力信号を出力する。SAR回路は、最上位ビット(MSB)がデジタル1に等しくなるように初期化される。このデジタルコードは、基準信号に基づいてデジタルコードをアナログ等価物に変換するDACに出力される。DACのアナログ出力は、コンパレータによって受信される。アナログ入力信号が、DACのアナログ出力の電圧より大きい電圧を有する場合、コンパレータはHIGH信号を出力する(そのため、SARは、MSBを1つのまま保つ)。しかしながら、アナログ信号が、DACのアナログ出力の電圧より小さい電圧を有する場合、コンパレータはLOW信号を出力する(そのため、SARは、MSBを0としてリセットする)。SARの各ビットは、各ビットが設定されるまで、コンパレータによるアナログ入力信号に対して同様の方式で試験される。結果として生じるコードは、アナログ入力信号を表すデジタル出力信号として出力される。コンパレータは、シグマデルタ変調ADC、フラッシュADC、高速無線周波数(RF)サンプリングコンバータなどでも同様に重要である。
【0014】
コンパレータはADCに不可欠であるので、コンパレータの速度は、ADC全体の速度に影響を及ぼす。換言すれば、コンパレータの速度を増大させることによって、ADCの速度も増大させることができる。従来の高速ADCは、コンパレータが有効判定を与える(例えば、出力信号を生成する)まで、入力情報(例えば、アナログ入力信号及び基準信号)を必要とするコンパレータを含む。65nm技術では、コンパレータが判定を下すための時間は通常100μsより大きい。従って、従来のコンパレータを用いるADCは、典型的に、入力を少なくとも100μs保持するためにコンパレータを駆動する増幅器を必要とする。換言すれば、従来のシステムは、比較的長い時間期間、入力信号を保持するためにコンパレータを駆動する増幅器を必要とする。従って、ADCのオペレーションは遅くなる。また、入力信号は比較的長い時間期間、保持されるので、タイミング複雑性がこれらの従来のシステムに導入される。
【0015】
種々の実施例に従って、比較的高速のラッチコンパレータが提供される。このようなコンパレータは、種々の例において、入力電圧情報を時間情報に変換する電圧制御遅延回路を含む。コンパレータの入力クロック(LATP)は、入力電圧に比例して遅延回路によって遅延される。従って、遅延入力信号(これは、差動遅延入力信号の対(INPDとINMD)を含み得る)は、時間ドメインにおける入力情報(例えば入力電圧)を含む。信号INPD又はINMDのどちらが先にラッチに到達するかに応じてラッチがトリガされ、コンパレータが出力信号を生成できるようになる。このようなコンパレータの場合、遅延回路によって生成される遅延は比較的小さくなる(例えば、約25μs)。また、信号INPD及びINMDが生成された後の入力電圧の動き(例えば、入力電圧の変化)は、コンパレータの判定に影響を与えない(例えば、出力される信号に影響を与えない)。従って、コンパレータが判定を行っているときには、入力情報は不要である。このようにして、コンパレータの速度が増大され、タイミング複雑性が減少する。また、処理中に入力情報が破損することはない。
【0016】
図1は、種々の例に従ったADC100の例示的なブロック図を示す。ADC100は、一実施例において、比較回路102、DAC110、及び加算回路106を含む。加算回路106は、アナログ入力信号122(例えば、時間変動アナログ電圧)と、比較回路出力信号130のアナログバージョンであるアナログフィードバック信号134とを受信するように構成される。加算回路106はさらに、アナログ入力信号122とアナログフィードバック信号134とを加算して、加算アナログ信号126を生成するように構成される。
【0017】
比較回路102は、少なくとも1つのコンパレータ104を含む。例えば、コンパレータ104は、加算されたアナログ入力信号126を基準信号124と比較し、デジタル比較回路出力信号130を生成するように構成され得る。そのため、例えば、アナログ入力信号122に対応する加算アナログ入力信号126が、基準信号124の電圧より大きい電圧を有する場合、コンパレータ104は、デジタル比較回路出力信号130としてHIGH信号を出力するが、加算アナログ入力信号126が基準信号124の電圧より小さい電圧を有する場合、コンパレータ104は、デジタル比較回路出力信号130としてLOW信号を出力する。DAC110は、デジタル比較回路出力信号130を受信し、アナログフィードバック信号134としてデジタル比較回路出力信号130のアナログバージョンを生成する。
【0018】
上述のように、コンパレータ104は、比較回路102内の多数のコンパレータのうちの1つとし得る。そのため、例えば、比較回路102は、デジタル比較回路出力信号130の個別のビットを生成する多数のコンパレータを含み得る。
【0019】
図2は、種々の例に従ったコンパレータ104の例示的な回路図を示す。コンパレータ104は、一例において、トランジスタ260~262の差動入力対及び再生トランジスタ254~256及び264~266で構成されるバック・ツー・バックの否定積ゲート(NAND)の対を含む。例えば、1つのNANDゲートが、トランジスタ254、260、及び264を含み得、一方、第2のNANDゲートが、トランジスタ256、262、及び266を含み得る。また、コンパレータ104は、トリガクロック信号LATP及び遅延要素202~204を受け取るように構成されるタイミングトランジスタ252及び258を含む。遅延要素202~204は、バック・ツー・バックNANDゲートに結合され、入力電圧によってトリガクロック信号LATPを変調して、入力電圧に基づく遅延を有する遅延クロック信号を生成するように構成される。例えば、コンパレータ104によって受け取られる入力電圧は、正の入力信号(INP)222aと負の入力信号(INM)222bとで構成される差動信号とすることができる。より具体的には、遅延要素202はINP222aを受け取るように構成され、遅延要素204はINM222bを受け取るように構成される。加えて、遅延要素202~204は基準信号を受信するように構成され、基準信号は、一例において、正の基準信号(REFP)224aと負の基準信号(REFP)224bとで構成される差動信号である。より具体的には、遅延要素202はREFM224bを受け取るように構成され、遅延要素204はREFP224aを受け取るように構成される。幾つかの例において、基準信号REFP224a及びREFM224bは、コンパレータ104の閾値がREFP224aの電圧からREFM224bの電圧を引いたものに等しくなるように設定される。
【0020】
遅延要素202は、その遅延がINP222aの電圧レベルに比例する正の遅延クロック信号(INPD)226aを生成するように構成される。換言すると、入力トランジスタ260はトリガクロック信号LATPの遅延バージョンを受け取り、その遅延量はINP222aに比例する。遅延要素204は、その遅延がINM222bの電圧レベルに比例する負の遅延クロック信号(INMD)226bを生成するように構成される。言い換えると、入力トランジスタ262は、トリガクロック信号LATPの遅延バージョンを受け取り、その遅延量はINM222bに比例する。このように、遅延クロック信号の遅延は入力電圧に比例する。換言すると、バック・ツー・バックNANDゲートにより処理される前に、入力電圧信号が時間情報に変換される。
【0021】
図3は、種々の例に従った、コンパレータ104の遅延回路300のための例示的な回路図を示す。遅延回路300は、
図2で示される遅延要素202~204を含み得る。遅延回路300は、一例において、トランジスタ302~318と、インバータ322~324と、コンデンサ326~328を含む交差結合コンデンサの対とを含む。幾つかの例において、トランジスタ302~312は、nチャネル金属酸化物半導体電界効果(n-MOS)トランジスタである。しかしながら、他の例において、トランジスタ302~312は、pチャネル金属酸化物半導体電界効果(PMOS)トランジスタ、バイポーラ接合トランジスタ(BJT)、又はそれらの任意の組み合わせ(例えば、NMOSトランジスタ及びPMOSトランジスタの組み合わせ)とすることができる。トランジスタ314~318は、一例において、PMOSトランジスタである。しかしながら、トランジスタ314~318は、NMOSトランジスタ、BJT、又はそれらの任意の組み合わせ(例えば、NMOSトランジスタ及びPMOSトランジスタの組み合わせ)であり得る。
【0022】
トランジスタ302~304は、トリガクロック信号LATPを受信するように構成され、トリガクロック信号LATPは、トランジスタ306~312に供給される。より詳細には、トランジスタ306~308が互いに並列であり、トランジスタ310~312が互いに並列である。トランジスタ306は、そのゲートINP222aで受け取るように構成される。従って、トランジスタ306の抵抗は、入力222aの電圧レベルに比例する。トランジスタ308は、そのゲートREFM224bで受け取るように構成される。従って、トランジスタ308の抵抗は、REFM224bの電圧レベルに比例する。トランジスタ310は、そのゲートINM222bで受け取るように構成されている。従って、トランジスタ310の抵抗は、INM222bの電圧レベルに比例する。トランジスタ312は、そのゲートREFP224aで受け取るように構成される。従って、トランジスタ312の抵抗は、REFP224aの電圧レベルに比例する。
【0023】
例えば、並列のトランジスタ306~308は、トリガクロック信号LATPを受信し、並列のトランジスタ306~308(従って、INP222a及びREFM224bの電圧レベルに基づく)の抵抗に基づく中間遅延クロック信号352a(LATPの遅延バージョン)を生成する。そのため、並列のトランジスタ306~308の抵抗が比較的大きい場合、LATPにおける遅延は、結果として生じる中間遅延クロック信号352aにおいて比較的大きくなる。しかしながら、並列のトランジスタ306~308の抵抗が比較的小さい場合、LATPにおける遅延は、結果として生じる中間遅延クロック信号352aにおいて比較的小さくなる。このように、並列のトランジスタ306~308の(INP222a及びREFM224bの電圧レベルによって生じる)抵抗は、中間遅延クロック信号352a、及びそのためINPD226aにおける遅延を決定する。
【0024】
同様に、並列のトランジスタ310~312は、トリガクロック信号LATPを受信し、並列のトランジスタ310~312の抵抗に基づく(及びそのため、INM222b及びREFP224aの電圧レベルに基づく)中間遅延クロック信号352b(LATPの遅延バージョン)を生成する。そのため、並列のトランジスタ310~312の抵抗が比較的大きい場合、LATPにおける遅延は、結果の中間遅延クロック信号352bにおいて比較的大きくなる。しかしながら、並列のトランジスタ310~312の抵抗が比較的小さい場合、LATPにおける遅延は、結果の中間遅延クロック信号352bにおいて比較的小さくなる。このようにして、並列のトランジスタ310~312の(INM222b及びREFP224aの電圧レベルによって生じる)抵抗は、中間遅延クロック信号352b、及びそのためINMD226bにおける遅延を決定する。
【0025】
中間遅延クロック信号352aと中間遅延クロック信号352bとの間の遅延差は比較的小さくすることができ、従って、コンデンサ326~328を含む交差結合コンデンサの対は、INPD226aとINMD226bとの遅延差においてより解像度を提供するために幾つかの例に含まれる。例えば、インバータ322は、一例において、並列のトランジスタ306~308から中間遅延クロック信号352aを受信し、中間遅延クロック信号352aを反転してINPD226aを生成するように構成される。同様に、インバータ324は、一例において、並列のトランジスタ310~312から中間遅延クロック信号352bを受信し、中間遅延クロック信号352bを反転してINMD226bを生成するように構成される。コンデンサ326~328が交差結合された構成で存在するため、INMD226bがHIGHに遷移する前にINPD226aがHIGHに遷移する場合、INMD226bのHIGHへの遷移が遅延される。同様に、INPD226aがHIGHへの遷移する前にINMD226bがHIGHに遷移する場合、INPD226aのHIGHへの遷移が遅延される。INPD226aとINMD226bとの間の遅延差におけるより高い解像度は、コンパレータ104がその出力信号として正確な判定を提供することを可能にする。
【0026】
INPD226aとINMD226bとの間に高解像度遅延差を生成するための1つの具体例において、トランジスタ306~308のドレインは、インバータ322の入力端子及びコンデンサ326の第1の端子に接続される。そのため、コンデンサ326の第1の端子は、インバータ322の入力端子に接続される。トランジスタ310~312のドレインは、インバータ324の入力端子及びコンデンサ328の第1の端子に接続される。そのため、コンデンサ328の第1の端子は、インバータ324の入力端子に接続される。コンデンサ326の第2の端子は、インバータ324の出力端子に接続され、そのため、INMD226bに接続される。コンデンサ328の第2の端子は、インバータ322の出力端子に接続され、そのため、INPD226aに接続される。
【0027】
図4Aは、様々な例に従った、コンパレータ104の遅延回路300における、LATP、INPD226a、及びINMD226bの例示的なタイミング
図400を示す。より詳細には、タイミング
図400は、INP222aの電圧からINM222bの電圧を引いたものが、REFP224aの電圧からREFM224bの電圧を引いたものより大きい(すなわち、(INP-INM)>(REFP-REFM))場合の、信号LATP、INPD226a、及びINMD226bのタイミングを示す。そのため、
図4Aに示されるように、(INP-INM)>(REFP-REFM)のとき、INPD226aは、INMD226bがトリガする前にトリガする。
【0028】
図4Bは、様々な例に従った、コンパレータ104の遅延回路300における、LATP、INPD226a、及びINMD226bの例示的なタイミング
図450を示す。より詳細には、タイミング
図450は、INP222aの電圧からINM222bの電圧を引いたものが、REFP224aの電圧からREFM224bの電圧を引いたものより小さい(すなわち、(INP-INM)<(REFP-REFM))場合の、信号LATP、INPD226a、及びINMD226bのタイミングを示す。そのため、
図4Bに示すように、(INP-INM)<(REFP-REFM)のとき、INMD226bは、INPD226aがトリガする前にトリガする。
【0029】
図5は、種々の例に従ったフラッシュADC比較回路102の例示的なブロック図を示す。例示の比較回路102は、一例において、遅延回路300、500、及び550、第1のレベルのコンパレータ502~504及び554、補間コンパレータ506~518、並びに、ダミーコンパレータ520~528及び556~558を含む。コンパレータ502~528及び554~556は、一例において、遅延要素202~204を有さない
図2からのコンパレータ104と同様である。遅延回路500及び550は、一例において、1つ又はそれ以上の異なる入力信号を除いて、遅延回路300と同様である。例えば、遅延回路300は、INP222a、INM222b、REFP224a、及びREFM224bを受信し、遅延回路500は、INP222a及びINM222bに加えて、異なる基準信号(例えば、REFP574a及びREFM574b)を受信し、遅延回路550は、トリガクロック信号LATP-INを唯一の入力として受け取る。
【0030】
コンパレータ554~558は、コンパレータの連続的なレベルのためのトリガクロック信号を生成するように構成され、各レベルは前のレベルから遅延されている。例えば、クロック信号LATP_INは、第1のレベルのコンパレータ502~504のためのトリガクロック信号として用いられ、LATP1は、補間コンパレータ506及びダミーコンパレータ520~522を含むコンパレータの第2のレベルのためのトリガクロック信号として用いられ、トリガクロック信号LATP2は、補間コンパレータ508~510及びダミーコンパレータ524~528を含むコンパレータの第3のレベルのためのトリガクロック信号として用いられ、トリガクロック信号LATP3は、補間コンパレータ512~518を含むコンパレータの第4のレベルのためのトリガクロック信号として用いられる。
【0031】
第1のレベルのコンパレータ502は、遅延回路500によって生成された正の遅延クロック信号を、遅延回路500によって生成された負の遅延クロック信号と比較し、差動コンパレータ出力信号(例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号)を生成する。同様に、第1のレベルのコンパレータ504は、遅延回路300によって生成された正の遅延クロック信号を、遅延回路300によって生成された負の遅延クロック信号と比較し、差動コンパレータ出力信号(例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号)を生成する。補間コンパレータ506は、コンパレータ504からの負のコンパレータ出力信号及びコンパレータ502からの正のコンパレータ出力信号を受信し、第2のレベルの差動コンパレータ出力信号(例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号)を生成する。ダミーコンパレータ520~522は、コンパレータの第3のレベルのために補間コンパレータ506によって生成されたタイミング差を整合させるために利用される。
【0032】
コンパレータの第3のレベルは、ここでは2つの補間コンパレータ(例えば、補間コンパレータ508~510)があることを除いて、コンパレータの第2のレベルと同様に機能する。例えば、補間コンパレータ508は、補間コンパレータ506からの負のコンパレータ出力信号とダミーコンパレータ522からの正のコンパレータ出力信号とを受信し、第3のレベルの差動コンパレータ出力信号(例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号)を生成する。補間コンパレータ510は、補間コンパレータ506からの正のコンパレータ出力信号とダミーコンパレータ520からの負のコンパレータ出力信号とを受信し、第3のレベルの差動コンパレータ出力信号(例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号)を生成する。ダミーコンパレータ524~528は、コンパレータの第4のレベルに対して補間コンパレータ508~510によって生成されたタイミング差を整合させるために利用される。
【0033】
コンパレータの第4のレベルは、ここでは4つの補間コンパレータ(例えば、補間コンパレータ512~518)があることを除いて、コンパレータの第2のレベル及びコンパレータの第3のレベルと同様に機能する。例えば、補間コンパレータ512は、ダミーコンパレータ524からの負のコンパレータ出力信号と補間コンパレータ510からの正のコンパレータ出力信号とを受信し、比較回路102出力信号130の単一ビットを構成する単一ビット差動コンパレータ出力信号(例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号)を生成する。補間コンパレータ514は、補間コンパレータ510からの負のコンパレータ出力信号とダミーコンパレータ526からの正のコンパレータ出力信号とを受信し、比較回路102出力信号130の単一ビットを構成する単一ビット差動コンパレータ出力信号(例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号)を生成する。補間コンパレータ516は、ダミーコンパレータ526からの負のコンパレータ出力信号と補間コンパレータ508からの正のコンパレータ出力信号とを受信し、比較回路102出力信号130の単一ビットを構成する単一ビット差動コンパレータ出力信号(例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号)を生成する。補間コンパレータ518は、補間コンパレータ508からの負のコンパレータ出力信号とダミーコンパレータ528からの正のコンパレータ出力信号とを受信し、比較回路102出力信号130の単一ビットを構成する単一ビット差動コンパレータ出力信号(例えば、正のコンパレータ出力信号及び負のコンパレータ出力信号)を生成する。
【0034】
そのため、入力情報(INP222a、INM222b、REFP224a、REFP224b、REFP574a、及びREFM574b)は、入力トリガクロックLATP_INを変調するために、遅延回路300及び500の遅延要素の持続期間の間のみ必要となる。非同期オペレーションに全体的な変換が続き得、そのため、1つの入力トリガクロックのみが必要とされる。また、コンパレータの最後のレベル(例えば、コンパレータの第4のレベル)が判定位相にあるとき、コンパレータの第1のレベルは、次の入力サンプルの処理を開始することができる。また、補間の各レベルは、コンパレータの次のレベルに対する利得を与えるので、全てのコンパレータはノイズに対して設計される必要はない。
【0035】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。