特許 7675650 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-05-01

(45)【発行日】2025-05-13

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H10F 39/12 20250101AFI20250502BHJP

   H10F 39/18 20250101ALI20250502BHJP

   H04N 25/76 20230101ALI20250502BHJP

【ＦＩ】

H10F39/12 D

H10F39/18 F

H04N25/76

【請求項の数】 13

(21)【出願番号】P 2021527757

(86)(22)【出願日】2020-06-26

(86)【国際出願番号】 JP2020025146

(87)【国際公開番号】W WO2020262583

(87)【国際公開日】2020-12-30

【審査請求日】2023-05-18

(31)【優先権主張番号】P 2019119167

(32)【優先日】2019-06-26

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(74)【代理人】

【識別番号】100114177

【弁理士】

【氏名又は名称】小林 龍

(74)【代理人】

【識別番号】100066980

【弁理士】

【氏名又は名称】森 哲也

(72)【発明者】

【氏名】宮崎 俊彦

(72)【発明者】

【氏名】川原 雄基

(72)【発明者】

【氏名】鈴木 毅

(72)【発明者】

【氏名】飯島 匡

【審査官】加藤 俊哉

(56)【参考文献】

【文献】特開２０１２－０９４７２０（ＪＰ，Ａ）

【文献】特開２０１０－０１６３８２（ＪＰ，Ａ）

【文献】特開２０１４－０２２４４８（ＪＰ，Ａ）

【文献】特表２０１６－５３４５５７（ＪＰ，Ａ）

【文献】特開２００６－０１９４５５（ＪＰ，Ａ）

【文献】国際公開第２０１７／０３８４０３（ＷＯ，Ａ１）

【文献】特開２００８－１３４６１０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｆ ３９／１２

Ｈ１０Ｆ ３９／１８

Ｈ０４Ｎ ２５／７６

(57)【特許請求の範囲】

【請求項1】

第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層と、前記第１配線層上に配置された導電性材料を含むシールド層とを含む第１基板と、
前記シールド層上に配置された第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板とを備え、
前記第１基板と前記第２基板とが積層されて構成され、
前記第１基板が、前記第１素子層下に配置された光電変換部を更に含み、
前記シールド層に開口部が設けられ、
前記開口部を貫通し、前記光電変換部又は前記第１配線層と前記第２配線層とを接続する接続配線を更に備え、
前記シールド層の前記開口部の周囲に、前記接続配線と同軸で、層間絶縁膜を介して前記接続配線の外周面を囲むように鞘部が設けられ、
前記鞘部が前記接続配線の長手方向に沿って前記シールド層の上面よりも上方且つ前記シールド層の下面よりも下方へ延伸し、前記鞘部の外周面が前記シールド層に接することにより前記鞘部が前記シールド層に電気的に接続されている、半導体装置。

【請求項2】

前記第２基板上に第３基板が積層されている、請求項１に記載の半導体装置。

【請求項3】

固体撮像装置を構成する、請求項１に記載の半導体装置。

【請求項4】

第１能動素子を含む第１素子層上に第１配線層を形成し、
前記第１配線層上に導電性材料を含むシールド層を形成することにより、前記第１素子層、前記第１配線層及び前記シールド層を含む第１基板を形成し、
第２能動素子を含む第２素子層を形成した第２基板を用意し、
前記第１基板の前記シールド層側に、前記第２基板の前記第２素子層側を貼り合わせることにより、前記シールド層上に前記第２素子層を形成し、
前記第２素子層上に第２配線層を形成する
ことを含み、
前記第１基板の前記第１素子層下に光電変換部を形成し、
前記シールド層に開口部を形成し、
前記開口部を貫通し、前記光電変換部又は前記第１配線層と前記第２配線層とを接続する接続配線を形成し、
前記シールド層の前記開口部の周囲に、前記接続配線と同軸で、層間絶縁膜を介して前記接続配線の外周面を囲むように鞘部を形成し、
前記鞘部が前記接続配線の長手方向に沿って前記シールド層の上面よりも上方且つ前記シールド層の下面よりも下方へ延伸し、前記鞘部の外周面が前記シールド層に接することにより前記鞘部が前記シールド層に電気的に接続されている、半導体装置の製造方法。

【請求項5】

第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層とを含む第１基板と、
第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板とを備え、
前記第１基板と前記第２基板とが積層されて構成されており、前記第１基板と前記第２基板との間に導電性材料を含む電磁遮蔽層を備え、
前記電磁遮蔽層は、平面視で少なくとも前記第１能動素子を覆って選択的に配置され、
前記電磁遮蔽層の上面に設けられた誘電体材料からなる第１拡散防止層と、
前記電磁遮蔽層の下面に設けられた誘電体材料からなる第２拡散防止層と、
前記電磁遮蔽層の側面の周囲の、前記第１及び第２拡散防止層の間に前記電磁遮蔽層と同じ厚さで設けられ、前記電磁遮蔽層の上下面と平行な方向に延在する誘電体材料からなる第３拡散防止層と、を更に備える、半導体装置。

【請求項6】

前記電磁遮蔽層が、接地電位に接続されている、請求項５に記載の半導体装置。

【請求項7】

前記導電性材料が、タングステン、チタン、窒化チタン、炭素、多結晶シリコンの何れか一つを含む、請求項５に記載の半導体装置。

【請求項8】

第１能動素子を含む第１素子層上に第１配線層を形成することにより、前記第１素子層及び前記第１配線層を含む第１基板を形成し、
第２基板を用意し、
前記第１基板または前記第２基板に導電性材料を含む電磁遮蔽層を形成し、
前記電磁遮蔽層を介して前記第１基板と前記第２基板を貼り合わせ、
前記第２基板上に、第２能動素子を含む第２素子層を形成し、
前記第２素子層上に第２配線層を形成する
ことを含み、
前記電磁遮蔽層を、平面視で少なくとも前記第１能動素子を覆って選択的に形成し、
前記電磁遮蔽層の上面に誘電体材料からなる第１拡散防止層を形成し、
前記電磁遮蔽層の下面に誘電体材料からなる第２拡散防止層を形成し、
前記電磁遮蔽層の側面の周囲の、前記第１及び第２拡散防止層の間に前記電磁遮蔽層と同じ厚さで、前記電磁遮蔽層の上下面と平行な方向に延在する誘電体材料からなる第３拡散防止層を形成する、半導体装置の製造方法。

【請求項9】

第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層と、前記第１素子層下に配置された光電変換部とを含む第１基板と、
第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板とを備え、
前記第１基板と前記第２基板とが積層されて構成されており、前記第２能動素子と前記光電変換部との間に周囲より屈折率が高い材料で構成された光減衰部を備え、
複数の前記光減衰部が互いに異なる深さで、平面視において相補的に配置されている、半導体装置。

【請求項10】

前記光減衰部が、層間絶縁膜中に形成されたシリコン材料からなる、請求項９に記載の半導体装置。

【請求項11】

前記光減衰部が、前記第２基板に形成された凸形状を含む、請求項９に記載の半導体装置。

【請求項12】

前記光減衰部の底面部分が凸形状に形成されている、請求項９に記載の半導体装置。

【請求項13】

第１能動素子を含む第１素子層上に第１配線層を形成し、前記第１素子層下に光電変換部を形成することにより、前記第１素子層、前記第１配線層及び前記光電変換部を含む第１基板を形成し、
第２基板を用意し、
前記第２基板に周囲より屈折率が高い材料で構成された光減衰部を形成し、
前記第１基板と前記第２基板の前記光減衰部側を貼り合わせ、
前記第２基板上に、第２能動素子を含む第２素子層を形成し、
前記第２素子層上に第２配線層を形成する
ことを含み、
複数の前記光減衰部を互いに異なる深さで、平面視において相補的に形成する、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示に係る技術（本技術）は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

従来、トランジスタ等の素子がそれぞれ形成された複数の基板を積層することにより、縦方向に素子密度を増大させる方法が知られている（特許文献１参照）。この方法では、平面を１面使用するだけでなく、積層する毎に２面、３面と素子数を増大させることが特徴である。面積が限られている素子に使用する場合、素子を増大させ、複雑な回路を小さい面積に構成することができる。

【0003】

イメージセンサでは、画素サイズが固定されており、画素毎に形成する素子面積が画素サイズに限定されている。そのため、素子の大きさを自由に変更できず、更に回路を複雑にするために素子数を増やすことには限界があるため、イメージセンサのような素子面積が制限されているデバイスには、複数の基板の積層構造による素子面積の増大は非常に有益な方法となる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１４－９９５８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

複数の基板の積層構造では、上下の基板に形成された素子間で電磁波、赤外線、サージ等のノイズや熱が相互に伝播し、素子の特性が劣化する可能性がある。

【0006】

本技術は、複数の基板の積層構造において、上下の基板に形成された素子間のノイズや熱の伝播を抑制することができ、素子の特性の劣化を抑制することができる半導体装置及びその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

本技術の一態様に係る半導体装置は、第１能動素子を含む第１素子層と、第１素子層上に配置された第１配線層と、第１配線層上に配置された導電性材料を含むシールド層とを含む第１基板と、シールド層上に配置された第２能動素子を含む第２素子層と、第２素子層上に配置された第２配線層とを含む第２基板とを備え、第１基板と第２基板とが積層されて構成されていることを要旨とする。

【0008】

本技術の他の態様に係る半導体装置の製造方法は、第１能動素子を含む第１素子層上に第１配線層を形成し、第１配線層上に導電性材料を含むシールド層を形成することにより、第１素子層、第１配線層及びシールド層を含む第１基板を形成し、第２能動素子を含む第２素子層を形成した第２基板を用意し、第１基板のシールド層側に、第２基板の前記第２素子層側を張り合わせることにより、シールド層上に第２素子層を形成し、第２素子層上に第２配線層を形成することを含むことを要旨とする。

【0009】

本技術の他の態様に係る半導体装置は、第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層とを含む第１基板と、第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板とを備え、前記第１基板と前記第２基板とが積層されて構成されており、前記第１基板と前記第２基板との間に導電性材料を含む電磁遮蔽層を備えていることを要旨とする。

【0010】

本技術の他の態様に係る半導体装置の製造方法は、第１能動素子を含む第１素子層上に第１配線層を形成することにより、前記第１素子層及び前記第１配線層を含む第１基板を形成し、第２基板を用意し、前記第１基板または前記第２基板に導電性材料を含む電磁遮蔽層を形成し、前記電磁遮蔽層を介して前記第１基板と前記第２基板を貼り合わせ、前記第２基板上に、第２能動素子を含む第２素子層を形成し、前記第２素子層上に第２配線層を形成することを要旨とする。

【0011】

本技術の他の態様に係る半導体装置は、第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層と、前記第１素子層下に配置された光電変換部とを含む第１基板と、第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板とを備え、前記第１基板と前記第２基板とが積層されて構成されており、前記第２能動素子と前記光電変換部との間に周囲より屈折率が高い材料で構成された光減衰部を備えていることを要旨とする。

【0012】

本技術の他の態様に係る半導体装置の製造方法は、第１能動素子を含む第１素子層上に第１配線層を形成し、前記第１素子層下に光電変換部を形成することにより、前記第１素子層、前記第１配線層及び前記光電変換部を含む第１基板を形成し、第２基板を用意し、前記第２基板に周囲より屈折率が高い材料で構成された光減衰部を形成し、前記第１基板と前記第２基板の前記光減衰部側を貼り合わせ、前記第２基板上に、第２能動素子を含む第２素子層を形成し、前記第２素子層上に第２配線層を形成することを含むことを要旨とする。

【0013】

本技術の他の態様に係る半導体装置は、第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層と、前記第１素子層下に配置された光電変換部とを含む第１基板と、第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板と、前記第２基板に含まれる半導体材料よりも屈折率が低い材料からなる反射防止部とを備え、前記第１基板と前記第２基板とが積層されて構成されており、少なくとも前記第２能動素子と前記光電変換部との間に前記反射防止部が配置されていることを要旨とする。

【0014】

本技術の他の態様に係る半導体装置の製造方法は、第１能動素子を含む第１素子層上に第１配線層を形成し、前記第１素子層下に光電変換部を形成することにより、前記第１素子層、前記第１配線層及び前記光電変換部を含む第１基板を形成し、第２基板を用意し、前記第２基板に含まれる半導体材料よりも屈折率が低い材料からなる反射防止部を前記第２基板に形成し、前記第１基板と前記第２基板の前記反射防止部側を貼り合わせ、前記第２基板上に、第２能動素子を含む第２素子層を形成し、前記第２素子層上に第２配線層を形成することを要旨とする。

【図面の簡単な説明】

【0015】

【図1】本技術の第１実施形態に係る撮像装置の概略構成の一例を表す図である。

【図2】図１のセンサ画素および読み出し回路の一例を表す図である。

【図3】複数の読み出し回路と複数の垂直信号線との接続態様の一例を表す図である。

【図4】図１の撮像装置の垂直方向の断面構成の一例を表す図である。

【図5】図１の撮像装置の垂直方向の断面構成の一例を表す図である。

【図6】図１の撮像装置の水平方向の断面構成の一例を表す図である。

【図7】図１の撮像装置の水平方向の断面構成の一例を表す図である。

【図8】図１の撮像装置の水平方向の断面構成の一例を表す図である。

【図9】図１の撮像装置の水平方向の断面構成の一例を表す図である。

【図10】上記実施の形態およびその変形例に係る撮像装置を備えた撮像装置の回路構成の一例を表す図である。

【図11】図１０の撮像装置を３つの基板を積層して構成した例を表す図である。

【図12】ロジック回路を、センサ画素の設けられた基板と、読み出し回路の設けられた基板とに分けて形成した例を表す図である。

【図13】ロジック回路を、第３基板に形成した例を表す図である。

【図14】上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。

【図15】図１４の撮像システムにおける撮像手順の一例を表す図である。

【図16】本技術の第１実施形態に係る半導体装置の概略構成図である。

【図17】本技術の第１実施形態に係る半導体装置の基板積層化の概念図である。

【図18】本技術の第１実施形態に係る半導体装置の画素領域の等価回路である。

【図19】本技術の第１実施形態に係る半導体装置の画素領域の要部断面図である。

【図20】図１９のＡ－Ａ方向から見た水平方向の断面図である。

【図21】本技術の第１実施形態に係る半導体装置の製造方法の工程断面図である。

【図22】本技術の第１実施形態に係る半導体装置の製造方法の図２１に引き続く工程断面図である。

【図23】本技術の第１実施形態に係る半導体装置の製造方法の図２２に引き続く工程断面図である。

【図24】本技術の第１実施形態に係る半導体装置の製造方法の図２３に引き続く工程断面図である。

【図25】本技術の第１実施形態に係る半導体装置の製造方法の図２４に引き続く工程断面図である。

【図26】本技術の第１実施形態に係る半導体装置の製造方法の図２５に引き続く工程断面図である。

【図27】本技術の第１実施形態に係る半導体装置の製造方法の図２６に引き続く工程断面図である。

【図28】本技術の第１実施形態に係る半導体装置の製造方法の図２７に引き続く工程断面図である。

【図29】本技術の第１実施形態に係る半導体装置の製造方法の図２８に引き続く工程断面図である。

【図30】本技術の第１実施形態に係る半導体装置の製造方法の図２９に引き続く工程断面図である。

【図31】本技術の第１実施形態に係る半導体装置の製造方法の図３０に引き続く工程断面図である。

【図32】本技術の第１実施形態に係る半導体装置の製造方法の図３１に引き続く工程断面図である。

【図33】本技術の第２実施形態に係る半導体装置の画素領域の要部断面図である。

【図34】図３３のＡ－Ａ方向から見た水平方向の断面図である。

【図35A】本技術の第３実施形態に係る半導体装置の画素領域の要部断面図である。

【図35B】本技術の第３実施形態に係る半導体装置の電磁遮蔽層１３０２と第１能動素子１２２１の位置関係を示す模式図である。

【図36A】本技術の第３実施形態に係る半導体装置の製造方法の工程断面図である。

【図36B】本技術の第３実施形態に係る半導体装置の製造方法の工程断面図である。

【図36C】本技術の第３実施形態に係る半導体装置の製造方法の工程断面図である。

【図36D】本技術の第３実施形態に係る半導体装置の製造方法の工程断面図である。

【図37】本技術の第３実施形態の変形例１に係る半導体装置の製造方法を示す模式断面図である。

【図38】本技術の第３実施形態の変形例２に係る半導体装置の画素領域の要部断面図である。

【図39】本技術の第３実施形態の変形例３に係る半導体装置の電磁遮蔽層１３０２を示す模式断面図である。

【図40A】本技術の第３実施形態の変形例４に係る半導体装置の電磁遮蔽層１３０２を示す模式断面図であり、画素領域の要部断面図である。

【図40B】本技術の第３実施形態の変形例４に係る半導体装置の電磁遮蔽層１３０２と第１能動素子１２２１の位置関係を示す模式図である。

【図41A】本技術の第３実施形態の変形例５に係る半導体装置の電磁遮蔽層１３０２を示す模式断面図であり、画素領域の要部断面図である。

【図41B】本技術の第３実施形態の変形例５に係る半導体装置の電磁遮蔽層１３０２を示す模式断面図であり、電磁遮蔽層１３０２と第１能動素子１２２１の位置関係を示す模式図である。

【図42】本技術の第４実施形態に係る半導体装置の画素領域の要部断面図である。

【図43A】光減衰部１５０１，１５０２の周囲を拡大して示す模式図であり、図４３Ａは光減衰部１５０１，１５０２に入射した光の経路を示す断面図である。

【図43B】光減衰部１５０１，１５０２の周囲を拡大して示す模式図であり、光減衰部１５０１，１５０２の配置例を示す模式上面図である。

【図44A】本技術の第４実施形態に係る半導体装置の製造方法の工程断面図である。

【図44B】本技術の第４実施形態に係る半導体装置の製造方法の図４４Ａに引き続く工程断面図である。

【図44C】本技術の第４実施形態に係る半導体装置の製造方法の図４４Ｂに引き続く工程断面図である。

【図45D】本技術の第４実施形態に係る半導体装置の製造方法の図４４Ｃに引き続く工程断面図である。

【図45E】本技術の第４実施形態に係る半導体装置の製造方法の図４５Ｄに引き続く工程断面図である。

【図45F】本技術の第４実施形態に係る半導体装置の製造方法の図４５Ｅに引き続く工程断面図である。

【図46G】本技術の第４実施形態に係る半導体装置の製造方法の図４５Ｆに引き続く工程断面図である。

【図46H】本技術の第４実施形態に係る半導体装置の製造方法の図４６Ｇに引き続く工程断面図である。

【図47I】本技術の第４実施形態に係る半導体装置の製造方法の図４６Ｈに引き続く工程断面図である。

【図47J】本技術の第４実施形態に係る半導体装置の製造方法の図４７Ｉに引き続く工程断面図である。

【図48】本技術の第４実施形態の変形例１に係る半導体装置の部分拡大断面図である。

【図49】本技術の第４実施形態の変形例２に係る半導体装置の部分拡大断面図である。

【図50A】本技術の第４実施形態の変形例２に係る半導体装置の製造方法の工程断面図である。

【図50B】本技術の第４実施形態の変形例２に係る半導体装置の製造方法の図５０Ａに引き続く工程断面図である。

【図50C】本技術の第４実施形態の変形例２に係る半導体装置の製造方法の図５０Ｂに引き続く工程断面図である。

【図51D】本技術の第４実施形態の変形例２に係る半導体装置の製造方法の図５０Ｃに引き続く工程断面図である。

【図51E】本技術の第４実施形態の変形例２に係る半導体装置の製造方法の図５１Ｄに引き続く工程断面図である。

【図51F】本技術の第４実施形態の変形例２に係る半導体装置の製造方法の図５１Ｅに引き続く工程断面図である。

【図52G】本技術の第４実施形態の変形例２に係る半導体装置の製造方法の図５１Ｆに引き続く工程断面図である。

【図52H】本技術の第４実施形態の変形例２に係る半導体装置の製造方法の図５２Ｇに引き続く工程断面図である。

【図53】本技術の第４実施形態の変形例３に係る半導体装置の部分拡大断面図である。

【図54A】本技術の第４実施形態の変形例３に係る半導体装置の製造方法の工程断面図である。

【図54B】本技術の第４実施形態の変形例３に係る半導体装置の製造方法の図５４Ａに引き続く工程断面図である。

【図54C】本技術の第４実施形態の変形例３に係る半導体装置の製造方法の図５４Ｂに引き続く工程断面図である。

【図55D】本技術の第４実施形態の変形例３に係る半導体装置の製造方法の図５４Ｃに引き続く工程断面図である。

【図55E】本技術の第４実施形態の変形例３に係る半導体装置の製造方法の図５５Ｄに引き続く工程断面図である。

【図55F】本技術の第４実施形態の変形例３に係る半導体装置の製造方法の図５５Ｅに引き続く工程断面図である。

【図56】本技術の第４実施形態の変形例４に係る半導体装置の部分拡大断面図である。

【図57】本技術の第４実施形態の変形例５に係る半導体装置の部分拡大断面図である。

【図58】本技術の第５実施形態に係る半導体装置の部分拡大断面図である。

【図59】反射防止部１７０１と接続配線１６６６の位置関係を示す模式図である。

【図60】本技術の第５実施形態に係る半導体装置の製造方法の工程断面図である。

【図61】本技術の第５実施形態に係る半導体装置の製造方法の図６０に引き続く工程断面図である。

【図62】本技術の第５実施形態の変形例１に係る半導体装置の部分拡大断面図である。

【図63】本技術の第５実施形態の変形例１に係る半導体装置の製造方法の工程断面図である。

【図64】本技術の第５実施形態の変形例２に係る半導体装置の部分拡大断面図である。

【図65】本技術の第５実施形態の変形例２に係る半導体装置の製造方法の工程断面図である。

【図66】本技術の第５実施形態の変形例３に係る半導体装置の部分拡大断面図である。

【図67】本技術の第５実施形態の変形例４に係る半導体装置の部分拡大断面図である。

【図68】本技術の第５実施形態の変形例５に係る半導体装置の部分拡大断面図である。

【図69】本技術のその他の実施形態に係る電子機器の概略構成図である。

【図70】本開示の一実施の形態に係る撮像装置の機能構成の一例を表すブロック図である。

【図71】図７０に示した撮像装置の概略構成を表す平面模式図である。

【図72】図７１に示したＩＩＩ－ＩＩＩ’線に沿った断面構成を表す模式図である。

【図73】図７０に示した画素共有ユニットの等価回路図である。

【図74】複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。

【図75】図７２に示した撮像装置の具体的な構成の一例を表す断面模式図である。

【図76A】図７５に示した第１基板の要部の平面構成の一例を表す模式図である。

【図76B】図７６Ａに示した第１基板の要部とともにパッド部の平面構成を表す模式図である。

【図77】図７５に示した第２基板（半導体層）の平面構成の一例を表す模式図である。

【図78】図７５に示した第１配線層とともに、画素回路および第１基板の要部の平面構成の一例を表す模式図である。

【図79】図７５に示した第１配線層および第２配線層の平面構成の一例を表す模式図である。

【図80】図７５に示した第２配線層および第３配線層の平面構成の一例を表す模式図である。

【図81】図７５に示した第３配線層および第４配線層の平面構成の一例を表す模式図である。

【図82】図７２に示した撮像装置への入力信号の経路について説明するための模式図である。

【図83】図７２に示した撮像装置の画素信号の信号経路について説明するための模式図である。

【図84】図７７に示した第２基板（半導体層）の平面構成の一変形例を表す模式図である。

【図85】図８４に示した画素回路とともに、第１配線層および第１基板の要部の平面構成を表す模式図である。

【図86】図８５に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。

【図87】図８６に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。

【図88】図８７に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。

【図89】図７６Ａに示した第１基板の平面構成の一変形例を表す模式図である。

【図90】図８９に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。

【図91】図９０に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。

【図92】図９１に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。

【図93】図９２に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。

【図94】図９３に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。

【図95】図８９に示した第１基板の平面構成の他の例を表す模式図である。

【図96】図９５に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。

【図97】図９６に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。

【図98】図９７に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。

【図99】図９８に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。

【図100】図９９に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。

【図101】図７２に示した撮像装置の他の例を表す断面模式図である。

【図102】図１０１に示した撮像装置への入力信号の経路について説明するための模式図である。

【図103】図１０１に示した撮像装置の画素信号の信号経路について説明するための模式図である。

【図104】図７５に示した撮像装置の他の例を表す断面模式図である。

【図105】図７３に示した等価回路の他の例を表す図である。

【図106】図７６Ａ等に示した画素分離部の他の例を表す平面模式図である。

【図107】本開示の第７実施形態に係る撮像装置の構成例を示す厚さ方向の断面図である。

【図108】本開示の第７実施形態に係る撮像装置の構成例を示す厚さ方向の断面図である。

【図109】本開示の第７実施形態に係る撮像装置の構成例を示す厚さ方向の断面図である。

【図110】本開示の第７実施形態に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。

【図111】本開示の第７実施形態に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。

【図112】本開示の第７実施形態に係る複数の画素ユニットのレイアウト例を示す水平方向の断面図である。

【図113】上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。

【図114】図１１３に示した撮像システムの撮像手順の一例を表す図である。

【図115】車両制御システムの概略的な構成の一例を示すブロック図である。

【図116】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

【図117】内視鏡手術システムの概略的な構成の一例を示す図である。

【図118】カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。

【発明を実施するための形態】

【0016】

以下において、図面を参照して本技術の第１～第７実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

【0017】

（第１実施形態）
[構成]
図１は、本技術の第１実施形態に係る撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０および第３基板３０は、この順に積層されている。

【0018】

第１基板１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。半導体基板２１は、本技術の「第２半導体基板」の一具体例に相当する。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。半導体基板３１は、本技術の「第３半導体基板」の一具体例に相当する。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ₂やＮｉＳｉなどのサリサイド(Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。

【0019】

垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。

【0020】

図２は、センサ画素１２および読み出し回路２２の一例を表したものである。以下では、図２に示したように、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。

【0021】

各センサ画素１２は、互いに共通の構成要素を有している。図２には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。

【0022】

各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、本技術の「光電変換素子」の一具体例に相当する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。

【0023】

１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３（図１参照）に電気的に接続されている。

【0024】

転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、後述の図４に示したように、半導体基板１１の表面からウェル層４２を貫通してＰＤ４１に達する深さまで延在している。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。

【0025】

増幅トランジスタＡＭＰのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、ＦＤ転送トランジスタＦＤＧが、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられており、増幅トランジスタＡＭＰのゲートがＦＤ転送トランジスタＦＤＧのソースに電気的に接続されている。

【0026】

ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。

【0027】

図３は、複数の読み出し回路２２と、複数の垂直信号線２４との接続態様の一例を表したものである。複数の読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、複数の垂直信号線２４は、読み出し回路２２ごとに１つずつ割り当てられていてもよい。例えば、図３に示したように、４つの読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、４つの垂直信号線２４が、読み出し回路２２ごとに１つずつ割り当てられていてもよい。なお、図３では、各垂直信号線２４を区別するために、各垂直信号線２４の符号の末尾に識別番号（１，２，３，４）が付与されている。

【0028】

図４は、撮像装置１の垂直方向の断面構成の一例を表したものである。図４には、撮像装置１において、センサ画素１２と対向する箇所の断面構成が例示されている。撮像装置１は、第１基板１０、第２基板２０および第３基板３０をこの順に積層して構成されており、さらに、第１基板１０の裏面側（光入射面側）に、カラーフィルタ４０および受光レンズ５０を備えている。カラーフィルタ４０および受光レンズ５０は、それぞれ、例えば、センサ画素１２ごとに１つずつ設けられている。つまり、撮像装置１は、裏面照射型の撮像装置である。

【0029】

第１基板１０は、半導体基板１１上に絶縁層４６を積層して構成されている。絶縁層４６は、本技術の「第１絶縁層」の一具体例に相当する。第１基板１０は、層間絶縁膜５１の一部として、絶縁層４６を有している。絶縁層４６は、半導体基板１１と、後述の半導体基板２１との間隙に設けられている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部およびその近傍に、ｐウェル層４２を有しており、それ以外の領域（ｐウェル層４２よりも深い領域）に、ｐウェル層４２とは異なる導電型のＰＤ４１を有している。ｐウェル層４２は、ｐ型の半導体領域で構成されている。ＰＤ４１は、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板１１は、ｐウェル層４２内に、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。

【0030】

第１基板１０は、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤをセンサ画素１２ごとに有している。第１基板１０は、半導体基板１１の表面側（光入射面側とは反対側、第２基板２０側）の部分に、転送トランジスタＴＲおよびフローティングディフュージョンＦＤが設けられた構成となっている。第１基板１０は、各センサ画素１２を分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延在して形成されている。素子分離部４３は、互いに隣接する２つのセンサ画素１２の間に設けられている。素子分離部４３は、互いに隣接するセンサ画素１２同士を電気的に分離する。素子分離部４３は、例えば、酸化シリコンによって構成されている。素子分離部４３は、例えば、半導体基板１１を貫通している。第１基板１０は、例えば、さらに、素子分離部４３の側面であって、かつ、フォトダイオードＰＤ側の面に接するｐウェル層４４を有している。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成されている。第１基板１０は、例えば、さらに、半導体基板１１の裏面に接する固定電荷膜４５を有している。固定電荷膜４５は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜４５は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜４５が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ４０は、半導体基板１１の裏面側に設けられている。カラーフィルタ４０は、例えば、固定電荷膜４５に接して設けられており、固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。受光レンズ５０は、例えば、カラーフィルタ４０に接して設けられており、カラーフィルタ４０および固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。

【0031】

第２基板２０は、半導体基板２１上に絶縁層５２を積層して構成されている。絶縁層５２は、本技術の「第３絶縁層」の一具体例に相当する。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５２を有している。絶縁層５２は、半導体基板２１と、半導体基板３１との間隙に設けられている。半導体基板２１は、シリコン基板で構成されている。第２基板２０は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板２１の表面側（第３基板３０側）の部分に読み出し回路２２が設けられた構成となっている。第２基板２０は、半導体基板１１の表面側に半導体基板２１の裏面を向けて第１基板１０に貼り合わされている。つまり、第２基板２０は、第１基板１０に、フェイストゥーバックで貼り合わされている。第２基板２０は、さらに、半導体基板２１と同一の層内に、半導体基板２１を貫通する絶縁層５３を有している。絶縁層５３は、本技術の「第２絶縁層」の一具体例に相当する。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５３を有している。絶縁層５３は、後述の貫通配線５４の側面を覆うように設けられている。

【0032】

第１基板１０および第２基板２０からなる積層体は、層間絶縁膜５１と、層間絶縁膜５１内に設けられた貫通配線５４を有している。貫通配線５４は、本技術の「第１貫通配線」の一具体例に相当する。上記積層体は、センサ画素１２ごとに、１つの貫通配線５４を有している。貫通配線５４は、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線５４によって互いに電気的に接続されている。具体的には、貫通配線５４は、フローティングディフュージョンＦＤおよび後述の接続配線５５に電気的に接続されている。

【0033】

第１基板１０および第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に設けられた貫通配線４７，４８（後述の図１０参照）を有している。貫通配線４８は、本技術の「第１貫通配線」の一具体例に相当する。上記積層体は、センサ画素１２ごとに、１つの貫通配線４７と、１つの貫通配線４８とを有している。貫通配線４７，４８は、それぞれ、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線４７，４８によって互いに電気的に接続されている。具体的には、貫通配線４７は、半導体基板１１のｐウェル層４２と、第２基板２０内の配線とに電気的に接続されている。貫通配線４８は、転送ゲートＴＧおよび画素駆動線２３に電気的に接続されている。

【0034】

第２基板２０は、例えば、絶縁層５２内に、読み出し回路２２や半導体基板２１と電気的に接続された複数の接続部５９を有している。第２基板２０は、さらに、例えば、絶縁層５２上に配線層５６を有している。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数の画素駆動線２３および複数の垂直信号線２４を有している。配線層５６は、さらに、例えば、絶縁層５７内に複数の接続配線５５を４つのセンサ画素１２ごとに１つずつ有している。接続配線５５は、読み出し回路２２を共有する４つのセンサ画素１２に含まれるフローティングディフュージョンＦＤに電気的に接続された各貫通配線５４を互いに電気的に接続している。ここで、貫通配線５４，４８の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の２倍となっている。また、貫通配線５４，４８，４７の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の３倍となっている。

【0035】

配線層５６は、さらに、例えば、絶縁層５７内に複数のパッド電極５８を有している。各パッド電極５８は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属で形成されている。各パッド電極５８は、配線層５６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。複数のパッド電極５８は、例えば、画素駆動線２３および垂直信号線２４ごとに１つずつ設けられている。ここで、パッド電極５８の総数（または、パッド電極５８とパッド電極６４（後述）との接合の総数）は、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。

【0036】

第３基板３０は、例えば、半導体基板３１上に層間絶縁膜６１を積層して構成されている。なお、第３基板３０は、後述するように、第２基板２０に、表面側の面同士で貼り合わされていることから、第３基板３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面側の部分にロジック回路３２が設けられた構成となっている。第３基板３０は、さらに、例えば、層間絶縁膜６１上に配線層６２を有している。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４を有している。複数のパッド電極６４は、ロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。また、パッド電極６４は、必ずしも複数でなくてもよく、１つでもロジック回路３２と電気的に接続が可能である。第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、貫通配線５４と、パッド電極５８，６４とを介して、ロジック回路３２に電気的に接続されている。第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面を向けて第２基板２０に貼り合わされている。つまり、第３基板３０は、第２基板２０に、フェイストゥーフェイスで貼り合わされている。

【0037】

[効果]
従来、２次元構造の撮像装置の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像装置の更なる小型化および１画素あたりの面積の微細化を実現するため、３次元構造の撮像装置が開発されている。３次元構造の撮像装置では、例えば、複数のセンサ画素を有する半導体基板と、各センサ画素で得られた信号を処理する信号処理回路を有する半導体基板とが互いに積層されている。これにより、今までと同等のチップサイズで、センサ画素の集積度をより高くしたり、信号処理回路のサイズをより大きくしたりすることができる。

【0038】

ところで、３次元構造の撮像装置において、半導体チップを３層積層する場合には、全ての半導体基板を表面側の面同士（フェイストゥーフェイス）で貼り合わせることができない。漫然と半導体基板を３層積層した場合には、半導体基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまう可能性がある。

【0039】

一方、本実施の形態では、センサ画素１２および読み出し回路２２が互いに異なる基板（第１基板１０および第２基板２０）に形成されている。これにより、センサ画素１２および読み出し回路２２を同一基板に形成した場合と比べて、センサ画素１２および読み出し回路２２の面積を拡大することができる。その結果、光電変換効率を向上させたり、トランジスタノイズを低減したりすることができる。また、センサ画素１２を有する第１基板１０と、読み出し回路２２を有する第２基板２０とが、層間絶縁膜５１内に設けられた貫通配線５４によって互いに電気的に接続されている。これにより、パッド電極同士の接合や、半導体基板を貫通させた貫通配線（例えばＴＳＶ（Thorough Si Via））によって、第１基板１０と第２基板２０とを互いに電気的に接続した場合と比べて、チップサイズをより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。また、従前と同様のチップサイズとした場合には、センサ画素１２の形成領域を拡大することができる。また、本実施の形態では、読み出し回路２２およびロジック回路３２が互いに異なる基板（第２基板２０および第３基板３０）に形成されている。これにより、読み出し回路２２およびロジック回路３２を同一基板に形成した場合と比べて、読み出し回路２２およびロジック回路３２の面積を拡大することができる。また、読み出し回路２２およびロジック回路３２の面積が素子分離部４３によって律束されないので、ノイズ特性を向上させることができる。また、本実施の形態では、第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。ここで、読み出し回路２２は第２基板２０に形成され、ロジック回路３２は第３基板３０に形成されていることから、第２基板２０と第３基板３０とを互いに電気的に接続するための構造を、第１基板１０と第２基板２０とを互いに電気的に接続するための構造と比べて、配置や接続のためのコンタクトの数などをより自由なレイアウトで形成することが可能である。従って、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いることができる。このように、本実施の形態では、基板の集積度に応じて基板同士の電気的な接続がなされている。これにより、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。

【0040】

また、本実施の形態では、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを有するセンサ画素１２が第１基板１０に形成され、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを有する読み出し回路２２が第２基板２０に形成されている。これにより、センサ画素１２および読み出し回路２２を同一基板に形成した場合と比べて、センサ画素１２および読み出し回路２２の面積を拡大することができる。その結果、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。具体的には、第１基板１０に設けるトランジスタが少なくなることにより、特にセンサ画素１２のフォトダイオードＰＤの面積を拡大することができる。それにより、光電変換における飽和信号電荷量を増加させ、光電変換効率を高めることができる。第２基板２０では、読み出し回路２２における各トランジスタのレイアウトの自由度を確保することができる。また、各トランジスタの面積を拡大することができるので、特に増幅トランジスタＡＭＰの面積を拡大することで、画素信号に影響するノイズを低減することができる。第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。

【0041】

また、本実施の形態では、第２基板２０は、半導体基板１１の表面側に半導体基板２１の裏面を向けて第１基板１０に貼り合わされており、第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面側を向けて第２基板２０に貼り合わされている。これにより、第１基板１０と第２基板２０との電気的な接続に貫通配線５４を用い、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いることにより、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。

【0042】

また、本実施の形態では、貫通配線５４の断面積は、パッド電極５８，６４同士の接合箇所の断面積よりも小さくなっている。これにより、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。

【0043】

また、本実施の形態のロジック回路３２では、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ₂やＮｉＳｉなどのサリサイド(Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。ここで、ロジック回路３２は、第３基板３０に設けられている。そのため、センサ画素１２や読み出し回路２２を形成するプロセスとは別のプロセスで、ロジック回路３２を形成することができる。その結果、センサ画素１２や読み出し回路２２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２には、耐熱性の低い材料であるシリサイドを用いることもできる。従って、ロジック回路３２のソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域を設けた場合には、接触抵抗を低減することができ、その結果、ロジック回路３２での演算速度を高速化することができる。

【0044】

また、本実施の形態では、第１基板１０には、各センサ画素１２を分離する素子分離部４３が設けられている。しかし、本実施の形態では、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを有するセンサ画素１２が第１基板１０に形成され、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを有する読み出し回路２２が第２基板２０に形成されている。これにより、１画素あたりの面積の微細化によって素子分離部４３で囲まれた面積が小さくなった場合であっても、センサ画素１２および読み出し回路２２の面積を拡大することができる。その結果、素子分離部４３を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。

【0045】

また、本実施の形態では、素子分離部４３は、半導体基板１１を貫通している。これにより、１画素あたりの面積の微細化によってセンサ画素１２同士の距離が近づいた場合であっても、隣接するセンサ画素１２間での信号クロストークを抑制でき、再生画像上での解像度低下や混色による画質劣化を抑制することができる。

【0046】

また、本実施の形態では、第１基板１０および第２基板２０からなる積層体は、センサ画素１２ごとに、３つの貫通配線５４，４７，４８を有している。貫通配線５４は、転送トランジスタＴＲのゲート（転送ゲートＴＧ）に電気的に接続され、貫通配線４７は、半導体基板１１のｐウェル層４２に電気的に接続され、貫通配線４８は、フローティングディフュージョンＦＤに電気的に接続されている。つまり、貫通配線５４，４７，４８の数は、第１基板１０に含まれるセンサ画素１２の数よりも多くなっている。しかし、本実施の形態では、第１基板１０と第２基板２０との電気的な接続には、断面積の小さな貫通配線５４が用いられている。これにより、チップサイズをより小型化することができ、また、第１基板１０における１画素あたりの面積をより微細化することができる。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。

【0047】

（変形例）
以下に、上記実施の形態に係る撮像装置１の変形例について説明する。なお、以下の変形例において、上記実施の形態と共通の構成に対しては、同一の符号が付与されている。

【0048】

[変形例Ａ]
図５は、上記実施の形態に係る撮像装置１の垂直方向の断面構成の一変形例を表したものである。図５には、図４に記載の断面構成の一変形例が示されている。本変形例では、転送トランジスタＴＲが、平面型の転送ゲートＴＧを有している。そのため、転送ゲートＴＧは、ウェル層４２を貫通しておらず、半導体基板１１の表面だけに形成されている。転送トランジスタＴＲに平面型の転送ゲートＴＧが用いられる場合であっても、撮像装置１は、上記実施の形態と同様の効果を有する。

【0049】

[変形例Ｂ]
図６、図７は、上記実施の形態に係る撮像装置１の水平方向の断面構成の一変形例を表すものである。図６、図７の上側の図は、図４の断面Ｓｅｃ１での断面構成の一変形例であり、図６の下側の図は、図４の断面Ｓｅｃ２での断面構成の一変形例である。なお、図６、図７の上側の断面図では、図４の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図４の半導体基板１１の表面構成の一変形例を表す図が重ね合わされるとともに、絶縁層４６が省略されている。また、図６、図７の下側の断面図では、図４の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。

【0050】

図６、図７に示したように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７（図中の行列状に配置された複数のドット）は、第１基板１０の面内において第１方向Ｖ１（図６、図７の左右方向）に帯状に並んで配置されている。なお、図６、図７には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖ１に２列に並んで配置されている場合が例示されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ（ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。

【0051】

絶縁層５３は、第１方向Ｖ１に延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖ１に延在するとともに、絶縁層５３を介して第１方向Ｖ１と直交する第２方向Ｖ２に並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、第２方向Ｖ２にずれて配置されている。

【0052】

図６では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｖ２にずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬによって構成されている。

【0053】

図７では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｖ２にずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。

【0054】

本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第２方向Ｖ２にずれて配置されている。このようにした場合には、配線２５を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２２のサイズを小さくしたり、読み出し回路２２内の他の箇所のサイズを大きくしたりすることができる。

【0055】

[変形例Ｃ]
図８は、上記実施の形態に係る撮像装置１の水平方向の断面構成の一変形例を表すものである。図８には、図１０の断面構成の一変形例が示されている。

【0056】

本変形例では、半導体基板２１が、絶縁層５３を介して第１方向Ｖ１および第２方向Ｖ２に並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。

【0057】

[変形例Ｄ]
図９は、上記実施の形態およびその変形例に係る撮像装置１の水平方向の断面構成の一例を表したものである。

【0058】

本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。従って、本変形例では、４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられている。

【0059】

マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖ１にずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、本変形例では、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、本変形例では、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。

【0060】

本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤ（貫通配線５４）の近傍と、貫通配線４７の近傍に、隙間（未形成領域）を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。本変形例では、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに読み出し回路２２を有している。

【0061】

[変形例Ｅ]
図１０は、上記実施の形態およびその変形例に係る撮像装置１の回路構成の一例を表したものである。本変形例に係る撮像装置１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。

【0062】

図１０に示すように、本変形例に係る撮像装置１は、光電変換素子を含む複数のセンサ画素１２が行列状（マトリックス状）に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６を有する構成となっている。

【0063】

このシステム構成において、システム制御回路３６は、マスタクロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５などに対して与える。

【0064】

また、垂直駆動回路３３は、画素領域１３の各センサ画素１２とともに、第１基板１０形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６は、第３基板３０に形成される。

【0065】

センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲとを有する構成のものを用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。

【0066】

画素領域１３には、センサ画素１２が２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に画素駆動線２３が配線され、列毎に垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタなどによって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。

【0067】

カラム信号処理回路３４は、例えば、画素領域１３の画素列毎、即ち垂直信号線２４毎に設けられたＡＤＣ（アナログ－デジタル変換回路）３４－１～３４－ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。

【0068】

参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル－アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ３８Ａに限られるものではない。

【0069】

ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１５のＡＤＣ３４－１～３４－ｍに対して供給する。

【0070】

なお、ＡＤＣ３４－１～３４－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。

【0071】

ＡＤＣ３４－１～３４－ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４－ｍを例に挙げて説明するものとする。ＡＤＣ３４－ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。

【0072】

比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが"Ｈ"レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが"Ｌ"レベルになる。

【0073】

アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。

【0074】

具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。

【0075】

一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。

【0076】

転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。

【0077】

一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。

【0078】

このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４－１～３４－ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。

【0079】

水平駆動回路３５は、シフトレジスタなどによって構成され、カラム信号処理回路３４におけるＡＤＣ３４－１～３４－ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４－１～３４－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。

【0080】

なお、本技術には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。

【0081】

上記構成の本変形例に係る列並列ＡＤＣ搭載の撮像装置１では、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。

【0082】

[変形例Ｆ]
図１１は、図１０の撮像装置を３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成した例を表す。本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７および参照電圧供給部３８が形成されている。これにより、上記実施の形態およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。

【0083】

[変形例Ｇ]
図１２は、上記実施の形態およびその変形例に係る撮像装置１の断面構成の一変形例を表す。上記実施の形態およびその変形例では、撮像装置１は、３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成されていた。しかし、上記実施の形態およびその変形例において、撮像装置１が、２つの基板（第１基板１０，第２基板２０）を積層して構成されていてもよい。このとき、ロジック回路３２は、例えば、図１２に示したように、第１基板１０と、第２基板２０とに分けて形成されている。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ₂やＮｉＳｉなどのサリサイド(Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域２６が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。

【0084】

図１３は、上記実施の形態およびその変形例に係る撮像装置１の断面構成の一変形例を表す。上記実施の形態およびその変形例に係る第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ₂やＮｉＳｉなどのサリサイド(Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域３７が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３７を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。

【0085】

[変形例Ｈ]
上記実施の形態およびその変形例において、導電型が逆になっていてもよい。例えば、上記実施の形態およびその変形例の記載において、ｐ型をｎ型に読み替えるとともに、ｎ型をｐ型に読み替えてもよい。このようにした場合であっても、上記実施の形態およびその変形例と同様の効果を得ることができる。

【0086】

（適用例）
図１４は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム２の概略構成の一例を表したものである。

【0087】

撮像システム２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム２は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６を備えている。撮像システム２において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６は、バスライン１４７を介して相互に接続されている。

【0088】

上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路１４１は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ１４２は、ＤＳＰ回路１４１により処理された画像データを、フレーム単位で一時的に保持する。表示部１４３は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部１４４は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４５は、ユーザによる操作に従い、撮像システム２が有する各種の機能についての操作指令を発する。電源部１４６は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４および操作部１４５の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

【0089】

次に、撮像システム２における撮像手順について説明する。

【0090】

図１５は、撮像システム２における撮像動作のフローチャートの一例を表す。ユーザは、操作部１４５を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部１４５は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。

【0091】

撮像装置１は、撮像により得られた画像データをＤＳＰ回路１４１に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４１は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路１４１は、所定の信号処理がなされた画像データをフレームメモリ１４２に保持させ、フレームメモリ１４２は、画像データを記憶部１４４に記憶させる（ステップＳ１０５）。このようにして、撮像システム２における撮像が行われる。

【0092】

本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム２に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム２を提供することができる。

【0093】

（第１実施形態のより具体的な構成）
＜半導体装置の構成＞
本技術の第１実施形態に係る半導体装置のより具体的な構成として、裏面照射型のＣＭＯＳイメージセンサ（固体撮像装置）を例示する。本技術の第１実施形態に係る半導体装置は、図１６に示すように、画素領域（単位セル領域）１００１、垂直駆動回路１００３、カラム信号処理回路１００４、水平駆動回路１００５、出力回路１００６及び制御回路１００７を備える。

【0094】

画素領域１００１は、２次元マトリクス状に配列された複数の画素（単位セル）１００２を有する。複数の画素１００２のそれぞれは、光電変換部と、複数の画素トランジスタ（セル用回路）とを有している。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタ及び増幅トランジスタの４つのトランジスタを採用できる。

【0095】

垂直駆動回路１００３は、例えばシフトレジスタで構成される。垂直駆動回路１００３は、画素駆動配線１００８ａを順次選択し、選択した画素駆動配線１００８ａに画素１００２を駆動するためのパルスを供給し、各画素１００２を行単位で駆動する。即ち、垂直駆動回路１００３は、画素領域１００１の各画素１００２を行単位で順次垂直方向に選択走査し、各画素１００２の光電変換部で生成した信号電荷に基づく画素からの出力信号（画素信号）を、垂直信号線１００８ｂを通してカラム信号処理回路１００４に供給する。

【0096】

カラム信号処理回路１００４は、例えば、画素１００２の列毎に配置されており、１行分の画素１００２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。例えば、カラム信号処理回路１００４は、画素固有の固定パターンノイズを除去するための相関２重サンプリング（ＣＤＳ）及びアナログ・デジタル（ＡＤ）変換等の信号処理を行う。

【0097】

水平駆動回路１００５は、例えばシフトレジスタで構成される。水平駆動回路１００５は、水平走査パルスをカラム信号処理回路１００４に順次出力して、カラム信号処理回路１００４を順番に選択し、選択したカラム信号処理回路１００４に、信号処理が行われた画素信号を水平信号線１００９に出力させる。出力回路１００６は、カラム信号処理回路１００４の各々から水平信号線１００９を通して、順次に供給される画素信号に対し信号処理を行って出力する。

【0098】

制御回路１００７は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路１００３、カラム信号処理回路１００４、及び水平駆動回路１００５等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１００７は、生成したクロック信号や制御信号を、垂直駆動回路１００３、カラム信号処理回路１００４及び水平駆動回路１００５等に出力する。

【0099】

本技術の第１実施形態に係る半導体装置は、図１６に示した構成を、図１７に示すように、積層化により３次元構造としている。即ち、本技術の第１実施形態に係る半導体装置は、第１基板（センサ基板）１１０１、第２基板（画素トランジスタ基板）１１０２、第３基板（ロジック基板）１１０３の３つの基板を貼り合わせた積層構造で構成されている。

【0100】

第１基板１１０１は、入射光を光電変換する光電変換部が形成された光電変換部形成領域１１０１ａを含む。光電変換部形成領域１１０１ａには、光電変換部に加えて、光電変換された信号電荷を制御する転送トランジスタ等の画素トランジスタの少なくとも一部が形成されていてもよい。

【0101】

第２基板１１０２は、光電変換された信号電荷を制御する画素トランジスタの少なくとも一部が形成された画素トランジスタ形成領域１１０２ａを含む。画素トランジスタ形成領域１１０２ａは、例えばリセットトランジスタ、選択トランジスタ及び増幅トランジスタ等の画素トランジスタの少なくとも一部が形成されていてもよい。なお、画素トランジスタのうち、例えば増幅トランジスタだけを第２基板１１０２に設け、リセットトランジスタ及び選択トランジスタのいずれか一方、又は両方を第３基板１１０３に設けてもよい。

【0102】

第３基板１１０３は、信号処理を実行するロジック回路が形成されたロジック回路形成領域１１０３ａを含む。ロジック回路形成領域１１０３ａは、ロジック回路として、例えば図１６に示した垂直駆動回路１００３、カラム信号処理回路１００４、水平駆動回路１００５、出力回路１００６及び制御回路１００７の少なくとも一部を含んでよい。

【0103】

なお、図１７では第１基板１１０１、第２基板１１０２、第３基板１１０３の３つの基板を貼り合わせた積層構造を例示するが、例えば第１基板１１０１及び第２基板１１０２の２つの基板を貼り合わせた積層構造であってもよい。その場合、例えば第３基板１１０３のロジック回路形成領域１１０３ａを第２基板１１０２等に形成してもよい。また、第３基板１１０３上に更に１つ以上の基板を貼り合わせた積層構造であってもよい。

【0104】

図１８は、本技術の第１実施形態に係る半導体装置の画素１００２の等価回路の一例を示す。図１８中に破線で境界を示すように、画素１００２は、第１基板１１０１内に設けられた能動素子を含む回路と、第２基板１１０２内に設けられた能動素子を含む回路から構成されている。「能動素子」とは、トランジスタのように増幅機能若しくはスイッチング機能を有する半導体素子である。

【0105】

図１８に示すように、第１基板１１０１内にはアノードが接地された光電変換部であるフォトダイオードＰＤと、フォトダイオードＰＤのカソードにソースが接続された転送トランジスタＴ１を能動素子として含む。転送トランジスタＴ１のドレインには、浮遊状態の電荷蓄積領域（フローティング・ディフュージョン領域）ＦＤが接続されている。電荷蓄積領域ＦＤは、第２基板１１０２内に設けられた能動素子であるリセットトランジスタＴ２のソースと、能動素子である増幅トランジスタＴ３のゲートに接続される。第２基板１１０２内には更に選択トランジスタＴ４が能動素子として設けられている。増幅トランジスタＴ３のソースは選択トランジスタＴ４のドレインに接続され、増幅トランジスタＴ３のドレインは電源Ｖｄｄに接続される。選択トランジスタＴ４のソースは垂直信号線ＶＳＬに接続される。リセットトランジスタＴ２のドレインは電源Ｖｄｄに接続される。

【0106】

第１実施形態に係る半導体装置の動作時には、フォトダイオードＰＤで生成された信号電荷が転送トランジスタＴ１を介して電荷蓄積領域ＦＤに蓄積され、電荷蓄積領域ＦＤに蓄積された信号電荷が読み出されて、増幅トランジスタＴ３のゲートに印加される。選択トランジスタＴ４のゲートには水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＴ４が導通し、増幅トランジスタＴ３で増幅された電荷蓄積領域ＦＤの電位に対応する電流が垂直信号線ＶＳＬに流れる。また、リセットトランジスタＴ２のゲートに印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＴ２が導通し、電荷蓄積領域ＦＤに蓄積された信号電荷をリセットする。

【0107】

図１９は、第１実施形態に係る半導体装置の断面構造の一部を模式的に示す。第１実施形態に係る半導体装置は、第１基板１１０１、第２基板１１０２及び第３基板１１０３の３つの基板を貼り合わせた積層構造を有する。第１実施形態に係る半導体装置は裏面照射型の固体撮像装置であり、裏面側（図１９の下側）から光を入射する。

【0108】

第１基板１１０１は、センサ層１０１０と、センサ層１０１０上に配置された、第１能動素子１０２１を含む第１素子層１０２０と、第１素子層１０２０上に配置された第１配線層１０３０と、第１配線層１０３０上に配置されたシールド層（遮蔽層）１０４０とを備える。第２基板１１０２は、シールド層１０４０上に層間絶縁膜１０４２を介して配置された、第２能動素子１０５２，１０５３，１０５４，１０５５を含む第２素子層１０５０と、第２素子層１０５０上に配置された第２配線層１０６０とを備える。第３基板１１０３は、第２配線層１０６０上に配置された第３配線層１０７０と、第３配線層１０７０上に配置された第３能動素子１０８２，１０８３を含む第３素子層１０８０とを備える。

【0109】

センサ層１０１０は、シリコン（Ｓｉ）等の半導体基板（Ｓｉ基板）１０１１に形成された複数の光電変換部１０１１ａ，１０１１ｂ，１０１１ｃを有する。光電変換部１０１１ａ，１０１１ｂ，１０１１ｃのそれぞれはフォトダイオードで構成される。フォトダイオードは、Ｓｉ基板１０１１に形成されたｐ型のウェル領域（不図示）と、ｎ型の電荷生成領域（不図示）とのｐｎ接合で構成される。

【0110】

隣接する光電変換部１０１１ａ，１０１１ｂ，１０１１ｃ同士は、素子分離部１０１２により素子分離されている。素子分離部１０１２は、図１９の下側から見た場合に、例えば格子状に形成されている。素子分離部１０１２は、隣接する光電変換部１０１１ａ，１０１１ｂ，１０１１ｃ同士を電気的且つ光学的に分離する機能を有する。素子分離部１０１２は、例えばＳｉ基板１０１１に設けられた溝部に埋め込まれた絶縁膜で構成することができる。絶縁膜は、例えばハフニウム酸化膜（ＨｆＯ_２膜）等の固定電荷膜と、シリコン酸化膜（ＳｉＯ_２膜）との積層構造であってもよい。或いは、素子分離部１０１２は、Ｓｉ基板１０１１に設けられた溝部に埋め込まれた絶縁膜と、溝部に絶縁膜を介して埋め込まれたタングステン（Ｗ）等の遮光性の金属膜とにより構成されていてもよい。素子分離部１０１２の下側には、タングステン（Ｗ）等の遮光膜（不図示）が配置されていてもよい。

【0111】

センサ層１０１０の裏面側には、平坦化膜１０９１、カラーフィルタ１０９２、マイクロレンズ１０９３、配線（不図示）等が配置されている。平坦化膜１０９１は、光電変換部１０１１ａ，１０１１ｂ，１０１１ｃの裏面側を平坦化する。マイクロレンズ１０９３は、光電変換部１０１１ａ，１０１１ｂ，１０１１ｃへの入射光を集光する。カラーフィルタ１０９２は、光電変換部１０１１ａ，１０１１ｂ，１０１１ｃへの入射光を色分離する。

【0112】

第１素子層１０２０は、例えば、複数の光電変換部１０１１ａ，１０１１ｂ，１０１１ｃによる入射光の光電変換によって生成された電気信号を独立に取り出す第１セル用回路を構成する。第１素子層１０２０は、Ｓｉ基板１０１１の表面に形成された、第１セル用回路を構成する第１能動素子１０２１を備える。第１能動素子１０２１は、例えば図１８に示した転送トランジスタＴ１で構成することができる。転送トランジスタＴ１は、ＭＯＳトランジスタで能動素子を構成することができるが、より一般的には酸化膜（ＳｉＯ_２膜）以外の材料をゲート絶縁膜に含むＭＩＳＦＥＴやＭＩＳＳＩＴ等の絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）であってもよい。

【0113】

図１９では便宜的に、第１能動素子１０２１のゲート電極のみを模式的に示している。第１能動素子１０２１のゲート電極は、例えばＴ字状の断面形状を有する縦型ゲートであってもよい。なお、図１８に示した回路構成とは異なるが、第１素子層１０２０は、転送トランジスタＴ１に加えて、リセットトランジスタＴ２、増幅トランジスタＴ３及び選択トランジスタＴ４等の画素トランジスタの少なくともいずれかを更に備えていてもよい。

【0114】

第１配線層１０３０は、第１素子層１０２０と電気的に接続されている。第１配線層１０３０は、層間絶縁膜１０３５に埋め込まれた配線１０３１，１０３２，１０３３，１０３４を有する。配線１０３１，１０３２，１０３３，１０３４の材料としては、例えば銅（Ｃｕ）等の金属が使用可能であり、層間絶縁膜１０３５の材料としては、シリコン酸化膜（ＳｉＯ_２膜）等が使用可能である。図１９では、下側の配線１０３１，１０３２と、上側の配線１０３３，１０３４とで２層配線構造をなす場合を例示するが、第１配線層１０３０の配線の層数はこれに限定されない。例えば、第１配線層１０３０の配線の層数は１層でもよく、３層以上であってもよい。下側の配線１０３１，１０３２と、上側の配線１０３３，１０３４とは、ビア（不図示）により電気的に接続されていてよい。

【0115】

シールド層１０４０は、シールド層１０４０の下方に配置されている第１素子層１０２０と、シールド層１０４０の上方に配置されている第２素子層１０５０との間を熱的、光学的、電磁気的に遮蔽する機能を有する。シールド層１０４０は、赤外線の透過を遮蔽する機能を有していてもよく、サージを防ぐ容量を形成する機能を有していてもよい。

【0116】

シールド層１０４０の材料としては、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、タングステン（Ｗ）等の金属、又はこれらの合金等の導電性材料を含む材料が使用可能である。また、必要な場合はシールド層１０４０の材料として、フェライト等の強磁性体も使用し得る。シールド層１０４０の材料としては、熱的、光学的、電磁気的に遮蔽可能であれば、他の導電性材料であってもよい。

【0117】

シールド層１０４０の厚さは例えば３００ｎｍ以上５００ｎｍ以下程度であるが、３００ｎｍ未満であってもよく、５００ｎｍより厚くてもよい。図示を省略するが、シールド層１０４０はＳｉ基板１０１１を介して接地電位に接続されている。図１７では、シールド層１０４０が単層である場合を例示するが、異なる材料からなる複数の導電性材料を積層した積層構造であってもよい。シールド層１０４０には、接続配線１０６６，１０６７を貫通させるための開口部（貫通孔）１０４１ａ，１０４１ｂが設けられている。

【0118】

第２素子層１０５０は、例えば、複数の画素１００２のそれぞれに対応して、第１素子層１０２０に接続された第２セル用回路を構成する。第２素子層１０５０は、Ｓｉからなる半導体基板（Ｓｉ基板）１０５１に形成され、第２セル用回路を構成する第２能動素子１０５２，１０５３，１０５４，１０５５を有する。例えば、第２能動素子１０５２，１０５３，１０５４，１０５５のそれぞれは、図１８に示したリセットトランジスタＴ２、増幅トランジスタＴ３及び選択トランジスタＴ４の少なくともいずれかで構成することができる。リセットトランジスタＴ２、増幅トランジスタＴ３及び選択トランジスタＴ４のそれぞれは、ＭＯＳトランジスタで構成することができるが、より一般的にはＭＩＳトランジスタであってもよい。図１９では便宜的に、第２能動素子１０５２，１０５３，１０５４，１０５５のゲート電極のみを模式的に示している。

【0119】

第２配線層１０６０は、第２素子層１０５０と電気的に接続されている。第２配線層１０６０は、層間絶縁膜１０６５に埋め込まれた配線１０６１，１０６２，１０６３，１０６４を有する。配線１０６１，１０６２，１０６３，１０６４の材料としては、例えば銅（Ｃｕ）等の金属が使用可能であり、層間絶縁膜１０６５の材料としては、シリコン酸化膜（ＳｉＯ_２膜）等が使用可能である。図１９では、下側の配線１０６１，１０６２と、上側の配線１０６３，１０６４との２層配線構造をなす場合を例示するが、第２配線層１０６０の配線の層数はこれに限定されない。例えば、第２配線層１０６０の配線の層数は１層でもよく、３層以上であってもよい。下側の配線１０６１，１０６２と、上側の配線１０６３，１０６４とは、ビア（不図示）により電気的に接続されていてよい。

【0120】

第２配線層１０６０の最下層の配線１０６１には接続配線１０６６の上端が接続されている。接続配線１０６６は、第２素子層１０５０、シールド層１０４０及び第１配線層１０３０を貫通するように上下方向に延伸する。接続配線１０６６は、シールド層１０４０の開口部１０４１ａを貫通するように設けられている。接続配線１０６６の下端は、第１素子層１０２０に含まれるＳｉ基板１０１１の上部に設けられたコンタクト部（不図示）に接続されている。例えば、接続配線１０６６は、配線１０６１を介して電気的に接続される第２能動素子１０５３で構成される増幅トランジスタのゲート電極と、第１素子層１０２０に含まれるＳｉ基板１０１１の上部に形成された電荷蓄積領域とを電気的に接続してもよい。

【0121】

また、第２配線層１０６０の最下層の配線１０６２には接続配線１０６７の上端が接続されている。接続配線１０６７は、第２素子層１０５０及びシールド層１０４０を貫通するように上下方向に延伸する。接続配線１０６７は、シールド層１０４０の開口部１０４１ｂを貫通するように設けられている。接続配線１０６７の下端は、第１配線層１０３０の配線１０３４に接続されている。

【0122】

図２０は、図１９のＡ－Ａ方向から見た水平方向の断面図を示す。図２０のＢ－Ｂ方向から見た鉛直方向の断面が図１９に対応する。図２０に示すように、接続配線１０６６，１０６７及び層間絶縁膜１０４２は同軸状の断面形状を有する。シールド層１０４０の開口部１０４１ａ，１０４１ｂは、例えば円形の断面形状を有し、層間絶縁膜１０４２を介して接続配線１０６６，１０６７の外周面を取り囲むようにそれぞれ設けられている。なお、シールド層１０４０の水平方向の断面パターンはこれに限定されない。例えば、シールド層１０４０の水平方向の断面パターンは、互いに平行に延伸するストライプ状のパターンや、格子状のパターン、ドット状のパターンであってもよい。

【0123】

第３配線層１０７０は、層間絶縁膜１０７５に埋め込まれた配線１０７１，１０７２，１０７３，１０７４を有する。配線１０７１，１０７２，１０７３，１０７４の材料としては、例えば銅（Ｃｕ）等の金属が使用可能である。図１９では、下側の配線１０７１，１０７２と上側の配線１０７３，１０７４とで２層配線構造をなす場合を例示するが、第３配線層１０７０の配線の層数はこれに限定されない。例えば、第３配線層１０７０の配線の層数は１層でもよく、３層以上であってもよい。最下層の配線１０７１，１０７２は、第２配線層１０６０の最上層の配線１０６３，１０６４と電気的に接続されている。

【0124】

第３素子層１０８０は、Ｓｉからなる半導体基板（Ｓｉ基板）１０８１に形成され、ロジック回路を構成する第３能動素子１０８２，１０８３を有する。第３能動素子１０８２，１０８３のそれぞれは、ＭＯＳトランジスタで構成することができるが、より一般的にはＭＩＳトランジスタであってもよい。図１９では便宜的に、第３能動素子１０８２，１０８３のゲート電極のみを模式的に示している。

【0125】

第１実施形態に係る半導体装置によれば、第１基板１１０１に形成された第１素子層１０２０と、第２基板１１０２に形成された第２素子層１０５０との間にシールド層１０４０を有することにより、シールド層１０４０の下方に配置されている第１素子層１０２０と、シールド層１０４０の上方に配置されている第２素子層１０５０との間を光学的、電磁気的、熱的に遮蔽する。このため、第１素子層１０２０に含まれる第１能動素子１０２１と、第２素子層１０５０に含まれる第２能動素子１０５２，１０５３，１０５４，１０５５との間で伝搬されるノイズや熱の相互の影響が除外され、素子特性へ及ぼす、ノイズや誤動作等を抑制することができる。この結果、第１素子層１０２０に含まれる第１能動素子１０２１及び第２素子層１０５０に含まれる第２能動素子１０５２，１０５３，１０５４，１０５５の素子の特性の劣化を抑制することができる。

【0126】

＜半導体装置の製造方法＞
次に、図２１～図３２を参照して、第１実施形態に係る半導体装置の製造方法の一例を説明する。

【0127】

まず、Ｓｉ基板１０１１上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより垂直側壁を有する深い溝部（トレンチ）を形成する。その後、フォトレジスト膜を除去し、Ｓｉ基板１０１１を清浄化する。そして、原子層堆積（ＡＬＤ）法又は化学気相成長（ＣＶＤ）法等により、溝部内部に絶縁膜、或いは絶縁膜と金属膜との積層構造を埋め込む。その後、エッチバック又は化学的機械研磨（ＣＭＰ）等により、Ｓｉ基板１０１１上の絶縁膜や金属膜を除去する。この結果、図２１に示すように、Ｓｉ基板１０１１の上部に素子分離部１０１２が壁状に形成される。

【0128】

次に、フォトリソグラフィ技術、イオン注入及び熱処理等により、Ｓｉ基板１０１１の上部にフォトダイオードを構成するｐ型のウェル領域及びｎ型の電荷生成領域を形成し、光電変換部１０１１ａ，１０１１ｂ，１０１１ｃを形成する。また、Ｓｉ基板１０１１の上部にｎ型の電荷蓄積領域等の拡散層も形成される。更に、ＣＶＤ法、リソグラフィ技術及びエッチング等により、第１能動素子１０２１のゲート絶縁膜及びゲート電極を形成する。この結果、図２２に示すように、第１能動素子１０２１が形成されて、第１素子層１０２０が形成される。

【0129】

次に、デュアルダマシン法等により、図２３に示すように、Ｓｉ基板１０１１上に層間絶縁膜１０３５と配線１０３１，１０３２，１０３３，１０３４とを交互に積層することにより、第１配線層１０３０を形成する。

【0130】

次に、ＣＶＤ法等により、第１配線層１０３０上に金属膜からなるシールド層１０４０を堆積する。そして、シールド層１０４０上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチング用マスクとして用いて、ＲＩＥ等のドライエッチングによりシールド層１０４０の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図２４に示すように、シールド層１０４０に層間絶縁膜１０３５の表面を露出する開口部１０４１ａ，１０４１ｂが形成される。その後、ＣＶＤ法等により、図２５に示すように、シールド層１０４０の開口部１０４１ａ，１０４１ｂを埋め込むように、シールド層１０４０上に層間絶縁膜１０４２を堆積する。

【0131】

一方、図２６に示すように、Ｓｉ基板１０５１を別途用意し、フォトリソグラフィ技術、イオン注入及び熱処理等により、Ｓｉ基板１０５１の上部に第２能動素子１０５２，１０５３，１０５４，１０５５のソース領域及びドレイン領域を形成する。また、ＣＶＤ法、フォトリソグラフィ技術及びエッチング等により、Ｓｉ基板１０５１上に第２能動素子１０５２，１０５３，１０５４，１０５５のゲート絶縁膜及びゲート電極を形成する。この結果、第２能動素子１０５２，１０５３，１０５４，１０５５が形成される。その後、ＣＶＤ法等により、Ｓｉ基板１０５１上に層間絶縁膜１０５６を堆積する。

【0132】

次に、Ｓｉ基板１０５１の第２能動素子１０５２，１０５３，１０５４，１０５５が形成された面（表面）側に支持基板１０５７を接着剤等を用いて接着する。そして、Ｓｉ基板１０５１の第２能動素子１０５２，１０５３，１０５４，１０５５が形成された面と反対側の面（裏面）をＣＭＰ等により研削することにより、図２７に示すように、Ｓｉ基板１０５１を薄化する。

【0133】

次に、図２７に示したＳｉ基板１０５１の第２能動素子１０５２，１０５３，１０５４，１０５５が形成された面と反対側の面（裏面）と、図２５に示した第１基板１１０１の層間絶縁膜１０４２の表面とを対向させて、図２８に示すように接着する。接着方法としては、例えばプラズマを照射した後、水洗を行い、ウェハ接合装置にてウェハとウェハを接着させる。但し、接着方法はこれに限定されず、例えば接着材等を用いて接着してもよい。更に、支持基板１０５７をはがし、支持基板１０５７との接着に用いた接着剤を洗浄により剥離する。

【0134】

次に、フォトレジスト技術及びＲＩＥ等のドライエッチング等により、第２素子層１０５０、シールド層１０４０、第１配線層１０３０を貫通し、Ｓｉ基板１０１１の表面を露出する、接続配線１０６６を形成するための溝部と、第２素子層１０５０、シールド層１０４０を貫通し、配線１０３４の表面を露出する、接続配線１０６７を形成するための溝部をそれぞれ形成する。そして、ＣＶＤ法等により溝部を埋め込むように金属膜を堆積し、エッチバック又はＣＭＰ等により層間絶縁膜１０５６上の金属膜を除去する。この結果、図２９に示すように、Ｓｉ基板１０１１に下端が接続する接続配線１０６６と、配線１０３４に下端が接続する接続配線１０６７が形成される。

【0135】

接続配線１０６６，１０６７は、シールド層１０４０の開口部１０４１ａ，１０４１ｂを貫通するように形成される。また、第２素子層１０５０のＳｉ基板１０５１には、接続配線１０６６，１０６７の外周面を囲むように絶縁構造が形成される。なお、第２素子層１０５０のＳｉ基板１０５１の、接続配線１０６６，１０６７が貫通する部分に予め絶縁層が形成する場合には、Ｓｉ基板１０５１に絶縁構造を形成しなくてもよい。

【0136】

次に、デュアルダマシン法等により、図３０に示すように、層間絶縁膜１０５６上に、層間絶縁膜１０６５と配線１０６１，１０６２，１０６３，１０６４とを交互に積層することにより、第２配線層１０６０を形成する。第２配線層１０６０の配線１０６１は、接続配線１０６６の上端と接続するように形成される。第２配線層１０６０の配線１０６２は、接続配線１０６７の上端と接続するように形成される。

【0137】

一方、図３１に示すように、Ｓｉ基板１０８１を別途用意し、フォトリソグラフィ技術、イオン注入及び熱処理等により、Ｓｉ基板１０８１の上部に第３能動素子１０８２，１０８３のソース領域及びドレイン領域を形成する。また、ＣＶＤ法、フォトリソグラフィ技術及びエッチング等により、第３能動素子１０８２，１０８３のゲート絶縁膜及びゲート電極を形成する。この結果、第３能動素子１０８２，１０８３が形成され、第３素子層１０８０が形成される。更に、デュアルダマシン法等により、Ｓｉ基板１０８１上に層間絶縁膜１０７５と配線１０７１，１０７２，１０７３，１０７４とを交互に積層することにより、第３配線層１０７０を形成する。この結果、第３基板１１０３が形成される。

【0138】

次に、図３１に示した第３基板１１０３の第３配線層１０７０の配線１０７１，１０７２側を、図３０に示した第２基板１１０２の第２配線層１０６０の配線１０６３，１０６４側と対向させて、図３２に示すように貼り合わせる。その後、ＣＭＰ等により、Ｓｉ基板１０８１を表面側から研削することにより、Ｓｉ基板１０８１を薄化する。

【0139】

次に、ＣＭＰ等により、Ｓｉ基板１０１１を裏面から研削することにより、素子分離部１０１２を露出させ、光電変換部１０１１ａ，１０１１ｂ，１０１１ｃを素子分離する。更に、Ｓｉ基板１０１１の裏面に配線（不図示）、平坦化膜１０９１、カラーフィルタ１０９２及びマイクロレンズ１０９３等を形成する。この結果、図１６に示した第１実施形態に係る半導体装置が完成する。

【0140】

第１実施形態に係る半導体装置の製造方法によれば、第１素子層１０２０と第２素子層１０５０との間にシールド層１０４０を形成するので、シールド層１０４０の下方に配置されている第１素子層１０２０と、上方に配置されている第２素子層１０５０との間を光学的、電磁気的、熱的に遮蔽する。このため、第１素子層１０２０と第２素子層１０５０との間でノイズや熱の相互の伝搬を抑制することができる。このため、第１素子層１０２０に含まれる第１能動素子１０２１及び第２素子層１０５０に含まれる第２能動素子１０５２，１０５３，１０５４，１０５５の素子の特性の劣化を抑制することができる半導体装置を製造可能となる。

【0141】

（第２実施形態）
本技術の第２実施形態に係る半導体装置は、図３３に示すように、シールド層１０４０の構造が、図１９に示した第１実施形態に係る半導体装置と異なる。本技術の第２実施形態に係る半導体装置の他の構成は、図１９に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0142】

なお、図３３においては、Ｓｉ基板１０１１の裏面側の平坦化膜、カラーフィルタ及びマイクロレンズ等は図示を省略している。また、本技術の第２実施形態に係る半導体装置として、第１基板１１０１及び第２基板１１０２の２枚の基板を貼り合わせた積層構造を例示するが、第２基板１１０２上に図１９に示した第３基板１１０３のような他の基板が更に積層されていてもよい。

【0143】

本技術の第２実施形態に係る半導体装置では、シールド層１０４０の一部として、シールド層１０４０の開口部１０４１ａ，１０４１ｂの周囲に鞘部１０４３，１０４４がそれぞれ設けられている。鞘部１０４３，１０４４は、シールド層１０４０と電気的に接続されている。鞘部１０４３，１０４４の材料としては、シールド層１０４０と同様に、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、タングステン（Ｗ）等の金属、又はこれらの合金等の導電性材料を含む材料が使用可能である。鞘部１０４３，１０４４は、シールド層１０４０と同じ材料を使用してもよく、異なる材料を使用してもよい。

【0144】

鞘部１０４３は、接続配線１０６６の外周面を取り囲むように上下方向にそれぞれ延伸する。鞘部１０４３の上端は、第２配線層１０６０の配線１０６１の近傍に位置する。鞘部１０４３の下端は、Ｓｉ基板１０１１の近傍に位置する。鞘部１０４３と接続配線１０６６との間、鞘部１０４３と第２素子層１０５０の間には絶縁構造が形成されている。

【0145】

鞘部１０４４は、接続配線１０６７の外周面を取り囲むように上下方向にそれぞれ延伸する。鞘部１０４４の上端は、第２配線層１０６０の配線１０６２の近傍に位置する。鞘部１０４４の下端は、第１配線層１０３０の配線１０３４の近傍に位置する。鞘部１０４４と接続配線１０６７との間、鞘部１０４４と第２素子層１０５０の間には絶縁構造が形成されている。

【0146】

図３４は、図３３のＡ－Ａ方向から見た水平方向の断面図を示す。図３４のＢ－Ｂ方向から見た鉛直方向の断面が図３３に対応する。図３４に示すように、接続配線１０６６，１０６７及び層間絶縁膜１０４２は、同軸状の断面形状を有する。鞘部１０４３，１０４４は、円筒状の断面形状を有し、接続配線１０６６，１０６７と同軸で、層間絶縁膜１０４２を介して接続配線１０６６，１０６７を取り囲むように設けられている。なお、図３４では鞘部１０４３，１０４４が円筒状の断面形状を有する場合を例示するが、鞘部１０４３，１０４４の断面パターンはこれに限定されない。

【0147】

本技術の第２実施形態に係る半導体装置を製造する際には、例えば第２素子層１０５０を形成した後、ＣＶＤ法及びＲＩＥ等のドライエッチング等により、第２素子層１０５０及びシールド層１０４０等を貫通する溝部に、鞘部１０４３，１０４４となる金属膜、層間絶縁膜、接続配線１０６６，１０６７を順次埋め込むことにより、接続配線１０６６，１０６７及び鞘部１０４３，１０４４を形成可能である。本技術の第２実施形態に係る半導体装置の他の製造工程は、本技術の第１実施形態に係る半導体装置の製造工程と同様であるので、重複した説明を省略する。

【0148】

本技術の第２実施形態に係る半導体装置によれば、本技術の第１実施形態に係る半導体装置と同様に、第１基板１１０１に形成された第１素子層１０２０と、第２基板１１０２に形成された第２素子層１０５０との間にシールド層１０４０を有することにより、シールド層１０４０の下方に配置されている第１素子層１０２０と、シールド層１０４０の上方に配置されている第２素子層１０５０との間を光学的、電磁気的、熱的に遮蔽する。このため、第１素子層１０２０に含まれる第１能動素子１０２１と、第２素子層１０５０に含まれる第２能動素子１０５２，１０５３，１０５４，１０５５との間で伝搬されるノイズや熱の相互の影響が除外され、素子特性へ及ぼす、ノイズや誤動作等を抑制することができる。この結果、第１素子層１０２０に含まれる第１能動素子１０２１及び第２素子層１０５０に含まれる第２能動素子１０５２，１０５３，１０５４，１０５５の素子の特性の劣化を抑制することができる。

【0149】

更に、本技術の第２実施形態に係る半導体装置によれば、シールド層１０４０の一部として、接続配線１０６６，１０６７の外周面に沿って延伸するように鞘部１０４３，１０４４を備えることにより、鞘部１０４３，１０４４の内側の接続配線１０６６，１０６７が容量カップリング等の影響を受けずに安定して信号を伝搬することができる。

【0150】

（第３実施形態）
本技術の第３実施形態に係る半導体装置について、図３５及び図３６を用いて説明する。第３実施形態に係る半導体装置は裏面照射型の固体撮像装置であり、裏面側（図３５の下側）から光を入射する。本技術の第３実施形態に係る半導体装置の他の構成は、図１９に示した第１実施形態に係る半導体装置と同様であるので、重複した構成については図示と説明を省略する。

【0151】

図３５Ａに示すように、本実施形態の半導体装置は、半導体基板１２１１と、第１能動素子１２２１と、第１配線層１２３０と、開口部１２４１ａと、層間絶縁膜１２４２と、半導体基板１２５１と、第２能動素子１２５２と、配線１２６１と、層間絶縁膜１２５６,１２６５と、接続配線１２６６と、電磁遮蔽層１３０２と、拡散防止層１３０１，１３０３とを備えている。図３５Ｂは、電磁遮蔽層１３０２と第１能動素子１２２１の位置関係を示す模式図である。本実施形態では、画素を構成する各光電変換部の全領域に電磁遮蔽層１３０２を形成しており、平面視において複数の第１能動素子１２２１を電磁遮蔽層１３０２が覆っている。

【0152】

電磁遮蔽層１３０２は、導電性材料を含んで構成された層であり、第１配線層１２３０と層間絶縁膜１２４２との間において、少なくとも第１能動素子１２２１を覆うように形成されている。電磁遮蔽層１３０２は、電磁遮蔽層１３０２内における電位が一定になる程度の導電性を有しており、第１能動素子１２２１側の電位変動が第２能動素子１２５２に影響しないように電磁気的に遮蔽する機能を有する。電磁遮蔽層１３０２を構成する材料としては、金属層または半導体層を用いることができ、特にタングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、多結晶シリコン（Ｓｉ）を用いることが、後工程において構成原子が拡散することを防止するうえで好ましい。電磁遮蔽層１３０２には、図示しない配線等が接続されて固定電位を与えることが好ましく、接地電位を与えることがより好ましい。

【0153】

拡散防止層１３０１，１３０３は、電磁遮蔽層１３０２の上下面に形成された誘電体材料からなる層であり、電磁遮蔽層１３０２を形成する際に電磁遮蔽層１３０２中に取り込まれた酸素等の原子が第１配線層１２３０や層間絶縁膜１２４２に拡散することを防止する。拡散防止層１３０１，１３０３を構成する材料は限定されないが、例えばＳｉＮを用いることができる。

【0154】

次に、本実施形態に係る半導体装置の製造方法について図３６を用いて説明する。図３６は、本実施形態に係る半導体装置の製造方法の工程断面図である。はじめに図３６Ａに示すように、半導体基板１２１１上に第１能動素子１２２１を含む第１配線層１２３０を形成した第１基板を用意する。また、図３６Ｂに示すように、半導体基板１２５１の一方の面に層間絶縁膜１２４２を形成し、層間絶縁膜１２４２の表面に拡散防止層１３０３、電磁遮蔽層１３０２、拡散防止層１３０１を順に積層した基板を用意する。次に、図３６Ｃに示すように、第１配線層１２３０と拡散防止層１３０１とを貼り合わせる。次に、図３６Ｄに示すように、半導体基板１２５１上に第２能動素子１２５２を形成し、層間絶縁膜１２５６を形成し、開口部１２４１ａを形成して接続配線１２６６を形成し、配線１２６１と層間絶縁膜１２６５を形成する。

【0155】

本技術の第３実施形態に係る半導体装置によれば、第１能動素子１２２１を駆動した際に生じる電位変動は、電磁遮蔽層１３０２によって電磁気的に遮蔽される。これにより、基板バイアス変動を防止して第２能動素子１２５２に対するノイズを低減することができる。特に、電磁遮蔽層１３０２を接地電位に固定することが、ノイズ低減の観点から好ましい。また本実施形態では、第１基板に光電変換部を備えない半導体装置においても、第１能動素子１２２１と第２能動素子１２５２との間に設けられた電磁遮蔽層１３０２で基板バイアス変動を防止してノイズを低減することができる。

【0156】

また、電磁遮蔽層１３０２を構成する材料として高融点材料であるタングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、多結晶シリコン（Ｓｉ）を用いると、第１基板と第２基板とを貼り合わせた後に、第２能動素子１２５２形成等の高温環境下による工程が存在しても、電磁遮蔽層１３０２が第１配線層１２３０や層間絶縁膜１２４２に拡散することを防止できる。

【0157】

（第３実施形態の変形例１）
図３７は、第３実施形態の変形例１に係る半導体装置の製造方法を示す模式断面図である。図３７に示すように本変形例１では、半導体基板１２１１上に第１能動素子１２２１を含む第１配線層１２３０を形成し、第１配線層１２３０の表面に拡散防止層１３０３、電磁遮蔽層１３０２、拡散防止層１３０１を順に積層した第１基板を用意する。図３６Ａ～図３６Ｄでは、第２基板側に電磁遮蔽層１３０２を形成して貼り合わせる例を示したが、図３７に示すように第１基板側に形成するとしてもよい。この場合、第２基板側の層間絶縁膜１２４２は表面を露出させておき、層間絶縁膜１２４２と拡散防止層１３０３とを貼り合わせる。

【0158】

本変形例１でも、第１能動素子１２２１を駆動した際に生じる電位変動は、電磁遮蔽層１３０２によって電磁気的に遮蔽され、基板バイアス変動を防止して第２能動素子１２５２に対するノイズを低減することができる。

【0159】

（第３実施形態の変形例２）
図３８は、第３実施形態の変形例２に係る半導体装置の画素領域の要部断面図である。図３８に示すように本変形例２では、層間絶縁膜１２６５上にさらに第３基板として第１配線層１２３０と、開口部１２４１ａと、層間絶縁膜１２４２と、半導体基板１２５１と、第２能動素子１２５２と、配線１２６１と、層間絶縁膜１２５６,１２６５と、接続配線１２６６と、電磁遮蔽層１３０２と、拡散防止層１３０１，１３０３とを備えた積層構造を有している。

【0160】

本変形例のような３層以上の基板の積層構造においても、電磁遮蔽層１３０２を各能動素子の間に設けることで、各能動素子を駆動した際に生じる電位変動を電磁遮蔽層１３０２で電磁気的に遮蔽できる。これにより、基板バイアス変動を防止して各能動素子に対するノイズを低減することができる。

【0161】

（第３実施形態の変形例３）
図３９は、第３実施形態の変形例３に係る半導体装置の電磁遮蔽層１３０２を示す模式断面図である。本変形例３では、電磁遮蔽層１３０２を光電変換部の領域内で選択的に形成し、電磁遮蔽層１３０２の周囲にも拡散防止層１３０４を形成した点が第３実施形態とは異なっている。電磁遮蔽層１３０２を形成する領域は、少なくとも第１能動素子１２２１を覆っていればよいため、拡散防止層１３０３上の全面に電磁遮蔽層１３０２を形成した後に、公知のフォトリソグラフィ技術を用いて電磁遮蔽層１３０２をパターニングする。その後、電磁遮蔽層１３０２の周囲も埋めることで拡散防止層１３０４と拡散防止層１３０１を同時に形成する。

【0162】

本変形例では、電磁遮蔽層１３０２を所望の領域に限定して形成するため、第１配線層１２３０や層間絶縁膜１２４２の内部において配線や接続配線を形成できる領域が拡大し、素子設計の自由度を向上させることができる。

【0163】

（第３実施形態の変形例４）
図４０は、第３実施形態の変形例４に係る半導体装置の電磁遮蔽層１３０２を示す模式断面図であり、図４０Ａは画素領域の要部断面図であり、図４０Ｂは電磁遮蔽層１３０２と第１能動素子１２２１の位置関係を示す模式図である。図４０Ａに示すように、本変形例４の半導体装置は、第３実施形態で示した図３５Ａと同様の積層構造を備えている。本変形例４では、図４０Ｂに示すように、画素を構成する複数の光電変換部で共通の電磁遮蔽層１３０２を形成しており、各光電変換部に含まれる複数の第１能動素子１２２１を一括して電磁遮蔽層１３０２が覆っている。

【0164】

本変形例では、光電変換部の直上領域から外れた位置にまで電磁遮蔽層１３０２が形成されているため、配線や接続配線を電磁遮蔽層１３０２に接続して固定電位である接地電位を与えることが容易となる。また、電磁遮蔽層１３０２を部分的に延伸して接地配線に接続するとしてもよい。

【0165】

（第３実施形態の変形例５）
図４１は、第３実施形態の変形例５に係る半導体装置の電磁遮蔽層１３０２を示す模式断面図であり、図４１Ａは画素領域の要部断面図であり、図４１Ｂは電磁遮蔽層１３０２と第１能動素子１２２１の位置関係を示す模式図である。図４１Ａに示すように、本変形例５の半導体装置では、層間絶縁膜１２４２，１２５６,１２６５、半導体基板１２５１及び拡散防止層１３０３を貫通して接続配線１３１１が形成されており、接続配線１３１１の下端が電磁遮蔽層１３０２と電気的に接続されている。また、接続配線１３１１を介して電磁遮蔽層１３０２には固定電位である接地電位が与えられる。

【0166】

本変形例における電磁遮蔽層１３０２の平面形状は限定されないが、図４１Ｂに示すように複数の光電変換部に共通の電磁遮蔽層１３０２を形成するとしてもよい。また、接続配線１３１１は最上層から電磁遮蔽層１３０２まで貫通して形成されるものに限定されず、例えば各層に設けられた配線から形成されるとしてもよい。

【0167】

本変形例では、半導体装置の厚さ方向に接続配線１３１１を形成して電磁遮蔽層１３０２に電気的に接続するため、電磁遮蔽層１３０２の面積を小さくしながらも固定電位を供給することができる。

【0168】

（第４実施形態）
本技術の第４実施形態に係る半導体装置について、図４２及び図４３を用いて説明する。第４実施形態に係る半導体装置は裏面照射型の固体撮像装置であり、裏面側（図３５の下側）から光を入射する。本技術の第４実施形態に係る半導体装置の他の構成は、図４に示した第１実施形態に係る半導体装置と同様であるので、重複した構成については図示と説明を省略する。

【0169】

図４２は、本技術の第４実施形態に係る半導体装置の画素領域の要部断面図である。図４２に示すように、本実施形態の半導体装置は、第１基板１４１０、第２基板１４２０および第３基板１４３０をこの順に積層して構成されている。また、第１基板１４１０、第２基板１４２０および第３基板１４３０には、半導体基板１４１１、フォトダイオード１４４１、フローティングディフュージョンＦＤ、転送トランジスタＴＲ、転送ゲートＴＧ、絶縁層１４４６、光減衰部１５０１，１５０２、半導体基板１４２１、読み出し回路１４２２、絶縁層１４５２、配線層１４６２、半導体基板１４３１、及びロジック回路１４３２を備えている。フォトダイオードＰＤ、転送トランジスタＴＲ及び読み出し回路１４２２は、それぞれ本技術における光電変換部、第１能動素子及び第２能動素子に相当している。

【0170】

光減衰部１５０１，１５０２は、絶縁層１４４６中に設けられた微小サイズの構造物であり、絶縁層１４４６を構成する材料よりも屈折率が高い材料で構成されている。光減衰部１５０１，１５０２の形状は限定されないが、図４２では略円柱形状の場合を示している。光減衰部１５０１，１５０２が配置される位置は、フォトダイオードＰＤと読み出し回路１４２２の間である。光減衰部１５０１，１５０２を構成する材料は限定されないが、周囲の絶縁層１４４６をＳｉＯ_２で構成する場合には、光減衰部１５０１，１５０２をＳｉで構成することが好ましい。

【0171】

図４３は、光減衰部１５０１，１５０２の周囲を拡大して示す模式図であり、図４３Ａは光減衰部１５０１，１５０２に入射した光の経路を示す断面図であり、図４３Ｂは光減衰部１５０１，１５０２の配置例を示す模式上面図である。図４３Ａに示すように、光減衰部１５０１，１５０２が周囲より屈折率の高い材料で構成されていることで、光減衰部１５０１，１５０２に入射した光は、図中に矢印で示すように光減衰部１５０１，１５０２と絶縁層１４４６の界面で全反射し、光減衰部１５０１，１５０２内部を繰り返し全反射するうちに光強度が減衰して吸収される。

【0172】

一般的に半導体装置では、読み出し回路１４２２やロジック回路１４３２の駆動時にホットキャリアによる放射光が生じることがある。放射光の強度は距離の２乗に反比例するため、放射光の発生領域から近い位置に配置されたフォトダイオードＰＤに放射光が入射した場合にはノイズが生じる。本実施形態の半導体装置では、光減衰部１５０１，１５０２に入射した放射光は繰り返し反射により光減衰部１５０１，１５０２の内部で減衰される。これにより、フォトダイオードＰＤに到達するホットキャリアによる放射光の強度を低下させ、フォトダイオードＰＤでのノイズを低減することができる。光減衰部１５０１，１５０２の高さは１．１μｍ以上であることが好ましく、隣り合う光減衰部１５０１，１５０２の間隔は０．３８μｍ以下であることが好ましい。光減衰部１５０１，１５０２の高さを１．１μｍ以上とすることで、上方から垂直に侵入して全反射しない放射光についても、光減衰部１５０１，１５０２を通過する間に９０％程度吸収することができる。

【0173】

また、絶縁層１４４６をＳｉＯ_２で構成し、光減衰部１５０１，１５０２をＳｉで構成した場合には、ＳｉＯ_２の屈折率は約１．４８であり、Ｓｉの屈折率は約３．８８であるため、光減衰部１５０１，１５０２と絶縁層１４４６の界面における臨界角は約２２度となる。これにより、光減衰部１５０１，１５０２に対して入射した光が全反射する範囲を大きくして、光の繰り返し全反射と光吸収の効果を高めることができる。

【0174】

また、図４３Ａ，図４３Ｂに示すように、光減衰部１５０１と光減衰部１５０２とは絶縁層１４４６中において異なる深さに形成されており、平面視において相補的に配置されている。これにより、上方に配置された読み出し回路１４２２やロジック回路１４３２から発生した放射光は、フォトダイオードＰＤ方向に進行する過程で光減衰部１５０１または光減衰部１５０２に入射するため、フォトダイオードＰＤにまで到達する放射光を効果的に遮ることができる。

【0175】

次に、本実施形態の半導体装置の製造方法について図４４～図４７を用いて説明する。はじめに図４４Ａに示すように、Ｓｉからなる半導体基板１４２１の一方の面にＳｉＯ_２からなる絶縁層１５１２とＳｉからなる半導体層１５１１が形成されたＳＯＩ（Silicon on Insulator）基板を用意する。次に図４４Ｂに示すように、半導体基板１４２１の他方の面にＳｉＯ_２からなる絶縁層１４４６をＣＶＤ法等で堆積する。次に図４４Ｃに示すように、絶縁層１４４６上にフォトリソグラフィ技術を用いてレジストマスク１５１３をパターニングし、エッチングにより絶縁層１４４６に凹部１５１４を形成する。

【0176】

次に図４５Ｄに示すように、レジストマスク１５１３を剥離し、ＣＶＤ技術を用いて絶縁層１４４６上にＳｉを堆積させてＣＭＰ技術で平坦化し、凹部１５１４内を光減衰部１５０２で埋める。次に図４５Ｅに示すように、ＣＶＤ技術でＳｉを堆積させて光減衰部１５０２上にも絶縁層１４４６を形成する。次に図４５Ｆに示すように、フォトリソグラフィとエッチング、Ｓｉ堆積と平坦化、さらにＳｉ堆積を繰り返し、絶縁層１４４６中に埋め込まれた光減衰部１５０１を形成する。

【0177】

次に図４６Ｇに示すように、ＳＯＩ基板を反転させて、図４６Ｈに示すように絶縁層１５１２と半導体層１５１１を剥離し、半導体基板１４２１に読み出し回路１４２２を形成する。次に図４７Ｉに示すように、半導体基板１４２１上に絶縁層１４５２を形成して第２基板１４２０を構成し、別途用意しておいた第１基板１４１０の絶縁層１４４６と、第２基板１４２０の絶縁層１４４６とを貼り合わせる。最後に図４７Ｊに示すように、第３基板１４３０の配線層１４６２と絶縁層１４５２を貼り合わせて図４２に示した本実施形態の半導体装置を得る。

【0178】

図４４～図４７に示したように、フォトリソグラフィとエッチング、Ｓｉ堆積と平坦化の工程で絶縁層１４４６中に光減衰部１５０１，１５０２を形成するので、フォトダイオードＰＤと読み出し回路１４２２の間において所望の位置に光減衰部１５０１，１５０２を形成することができる。また、必要に応じてフォトリソグラフィとエッチング、Ｓｉ堆積と平坦化の工程を繰り返すことで、光減衰部１５０１，１５０２を３層以上の構造とすることもできる。

【0179】

本技術の第４実施形態に係る半導体装置によれば、フォトダイオードＰＤと読み出し回路１４２２の間に周囲より屈折率が高い材料で構成された光減衰部１５０１，１５０２を備えていることで、読み出し回路１４２２やロジック回路１４３２でホットキャリアによる生じた放射光がフォトダイオードＰＤまで到達することを抑制し、ノイズを低減することができる。

【0180】

（第４実施形態の変形例１）
図４８は、本技術の第４実施形態の変形例１に係る半導体装置の部分拡大断面図である。本変形例では、光減衰部１５２１，１５２２の形状が図４３Ａに示した例とは異なっている。図４８に示すように本変形例の半導体装置では、光減衰部１５２１，１５２２は、略円筒形状の底面部分が円錐形状の凸形状１５２１ａ，１５２２ａとして形成されている。本変形例の光減衰部１５２１，１５２２の形成方法としては、図４４Ｃに示した凹部１５１４の形成時に、レジストマスク１５１３の形状や膜厚を適宜変更することや、凹部１５１４のエッチング条件を変更することなどが挙げられる。

【0181】

本変形例の半導体装置では、光減衰部１５２１，１５２２の底面部分が凸形状１５２１ａ，１５２２ａとされていることで、直上方向から入射した放射光についても、凸形状１５２１ａ，１５２２ａで全反射され、放射光を効果的に減衰させることができる。ここでは、凸形状１５２１ａ，１５２２ａの一例として円錐形状のものを示したが、上方から到達した放射光を反射できる角度で形成されていればよく、傾斜面や微小な凹凸形状、すり鉢形状等であってもよい。

【0182】

（第４実施形態の変形例２）
図４９は、本技術の第４実施形態の変形例２に係る半導体装置の部分拡大断面図である。本変形例では、光減衰部１５３１が量子ドットとして形成されている点が図４３Ａに示した例とは異なっている。図４９に示すように本変形例の半導体装置では、絶縁層１４４６中に微小なサイズのＳｉからなる量子ドットの光減衰部１５３１が複数形成されている。光減衰部１５３１のサイズは、直径が数ｎｍ～数十ｎｍ程度であり、絶縁層１４４６中に立体的に分布している。絶縁層１４４６を上面視した際に、光減衰部１５３１の面密度が１以上になることが好ましい。

【0183】

次に、本変形例の半導体装置の製造方法について図５０～図５２を用いて説明する。はじめに図５０Ａに示すように、Ｓｉからなる半導体基板１４２１の一方の面にＳｉＯ_２からなる絶縁層１５１２とＳｉからなる半導体層１５１１が形成されたＳＯＩ基板を用意する。次に図５０Ｂに示すように、半導体基板１４２１の他方の面にＳｉＯ_２からなる絶縁層１４４６をＣＶＤ法等で堆積する。このとき、絶縁層１４４６を構成するＳｉＯ_２として、ＳｉリッチなＳｉＯ_２を形成する。ＳｉリッチなＳｉＯ_２の具体的な形成方法は限定されないが、例えばジクロロシラン（ＳｉＨ_２Ｃｌ_２）ガス（ＤＣＳガス）と亜酸化窒素（Ｎ_２Ｏ）ガスの比率を７～１３：１とし、０．８～１．５ａｔｍの圧力で形成する等が挙げられる。次に図５０Ｃに示すように、絶縁層１４４６をアニールして絶縁層１４４６中にＳｉからなる量子ドットを積層させて光減衰部１５３１を形成する。具体的なアニール条件は限定されないが、例えば１０００℃のＮ２雰囲気で１時間のアニールを実施する。

【0184】

次に、図５１Ｄに示すようにＳＯＩ基板を反転させて、図５１Ｅに示すように絶縁層１５１２と半導体層１５１１を剥離して、ＣＭＰ技術で半導体基板１４２１を削って薄くする。次に、図５１Ｆに示すように半導体基板１４２１に読み出し回路１４２２を形成し、半導体基板１４２１上に絶縁層１４５２を形成して第２基板１４２０を構成し、別途用意しておいた第１基板１４１０の絶縁層１４４６と、第２基板１４２０の絶縁層１４４６とを貼り合わせる。最後に図５１Ｇに示すように、第３基板１４３０の配線層１４６２と絶縁層１４５２を貼り合わせて図５２Ｈに示した本変形例の半導体装置を得る。

【0185】

本変形例の半導体装置でも、フォトダイオードＰＤと読み出し回路１４２２の間に周囲より屈折率が高いＳｉ量子ドットの光減衰部１５３１を配置することで、読み出し回路１４２２やロジック回路１４３２でホットキャリアによる生じた放射光がフォトダイオードＰＤまで到達することを抑制し、ノイズを低減することができる。

【0186】

（第４実施形態の変形例３）
図５３は、本技術の第４実施形態の変形例３に係る半導体装置の部分拡大断面図である。本変形例では、光減衰部１５４２が半導体基板１４２１に形成されている点が図４３Ａに示した例とは異なっている。図３に示すように本変形例の半導体装置では、半導体基板１４２１の裏面側に凹部１５４１が形成され、半導体基板１４２１の一部が凸形状の光減衰部１５４２として絶縁層１４４６中に突出して配置されている。本変形例では、半導体基板１４２１を構成するＳｉで光減衰部１５４２が形成され、絶縁層１４４６を構成するＳｉＯ_２中に突出しているため、光減衰部１５４２は周囲の絶縁層１４４６よりも屈折率が高い。

【0187】

次に、本変形例の半導体装置の製造方法について図５４，図５５を用いて説明する。はじめに図５４Ａに示すように、Ｓｉからなる半導体基板１４２１を用意する。次に図５４Ｂに示すように、半導体基板１４２１の一方の面にフォトリソグラフィ技術を用いてレジストマスクをパターニングし、エッチングにより半導体基板１４２１に凹部１５４１と光減衰部１５４２を形成する。次に図５４Ｃに示すように、レジストマスクを除去して半導体基板１４２１上にＳｉＯ_２からなる絶縁層１４４６をＣＶＤ法等で堆積し、凹部１５４１を絶縁層１４４６で埋めた後にＣＭＰ技術で平坦化する。

【0188】

次に図５５Ｄに示すように、半導体基板１４２１を反転させて、図５５Ｅに示すようにＣＭＰ技術で半導体基板１４２１を削って薄くする。次に図５５Ｆに示すように、別途用意しておいた第１基板１４１０の絶縁層１４４６と、第２基板１４２０の絶縁層１４４６とを貼り合わせる。読み出し回路１４２２の形成や、第３基板１４３０との貼り合わせについては説明を省略する。

【0189】

本変形例の半導体装置でも、半導体基板１４２１に形成された凸形状の光減衰部１５４２と絶縁層１４４６との界面で放射光が全反射し、光減衰部１５４２内で放射光を減衰させるため、読み出し回路１４２２やロジック回路１４３２でホットキャリアによる生じた放射光がフォトダイオードＰＤまで到達することを抑制し、ノイズを低減することができる。

【0190】

（第４実施形態の変形例４）
図５６は、本技術の第４実施形態の変形例４に係る半導体装置の部分拡大断面図である。本変形例では、絶縁層１４４６中に光減衰部１５０１が一層だけ形成されている点が、図４２に示した例と異なっている。本変形例においても、光減衰部１５０１のサイズや配置を適切なものとすることで、読み出し回路１４２２やロジック回路１４３２でホットキャリアによる生じた放射光がフォトダイオードＰＤまで到達することを抑制し、ノイズを低減することができる。

【0191】

（第４実施形態の変形例５）
図５７は、本技術の第４実施形態の変形例５に係る半導体装置の部分拡大断面図である。本変形例では、絶縁層１４４６中に形成された光減衰部１５０１と、半導体基板１４２１に形成された凸形状の光減衰部１５４２を組み合わせた点が、図４２に示した例と異なっている。本変形例においても、光減衰部１５０１と光減衰部１５４２のサイズや配置を適切なものとすることで、読み出し回路１４２２やロジック回路１４３２でホットキャリアによる生じた放射光がフォトダイオードＰＤまで到達することを抑制し、ノイズを低減することができる。

【0192】

（第５実施形態）
本技術の第５実施形態に係る半導体装置について、図５８及び図５９を用いて説明する。第５実施形態に係る半導体装置は裏面照射型の固体撮像装置であり、裏面側（図５８の下側）から光を入射する。本技術の第５実施形態に係る半導体装置の他の構成は、図１９に示した第１実施形態に係る半導体装置と同様であるので、重複した構成については図示と説明を省略する。

【0193】

図５８は、本技術の第５実施形態に係る半導体装置の部分拡大断面図である。図５９は、反射防止部１７０１と接続配線１６６６の位置関係を示す模式図である。図５８及び図５９に示すように本実施形態の半導体装置は、Ｓｉ基板１６１１，１６５１と、素子分離部１６１２と、第１配線層１６３０と、層間絶縁膜１６５６，１６６５と、配線１６６１と、接続配線１６６６と、反射防止部１７０１を備えている。第１実施形態で述べたように、Ｓｉ基板１６５１には本技術における第２能動素子が含まれ、Ｓｉ基板１６１１には本技術における光電変換部が含まれているが、図５８では図示を省略している。

【0194】

反射防止部１７０１は、少なくともＳｉ基板１６５１の第２能動素子とＳｉ基板１６１１の光電変換部との間に配置されており、Ｓｉ基板１６５１の裏面での光の反射率を低下させる機能を有している。図５８に示した例では、反射防止部１７０１はＳｉ基板１６５１の裏面（図５８の下側）全体に接触して設けられており、第１配線層１６３０に含まれる絶縁材料である酸化ケイ素（ＳｉＯ_２）と、Ｓｉ基板１６５１を構成するＳｉの中間の屈折率を有する誘電体膜として形成されている。反射防止部１７０１を構成する材料としては、例えば窒化ケイ素（ＳｉＮ）が挙げられる。

【0195】

次に本実施形態に係る半導体装置の製造方法について図６０及び図６１を用いて説明する。はじめに図６０に示すように、Ｓｉ基板１６１１と素子分離部１６１２と第１配線層１６３０を備えた第１基板を用意する。また、Ｓｉ基板１６５１の裏面に反射防止部１７０１を構成するＳｉＮをＣＶＤ技術等を用いて成膜し、反射防止部１７０１と第１配線層１６３０を貼り合わせる。次に図６１に示すように、Ｓｉ基板１６５１の表面を削って薄肉化し、フォトリソグラフィ技術を用いて第１配線層１６３０の途中まで凹部１７０２を形成する。その後は、凹部１７０２及びＳｉ基板１６５１の表面を層間絶縁膜１６５６で埋め、層間絶縁膜１６６５、配線１６６１、接続配線１６６６の形成等を実施して、本実施形態の半導体装置を得る。なお、図６０の段階において、反射防止部１７０１は、Ｓｉ基板１６５１側ではなく、第１配線層１６３０の上面側に設けるようにしてもよい。

【0196】

反射防止部１７０１を設けない場合には、第１配線層１６３０に含まれるＳｉＯ_２とＳｉ基板１６５１の屈折率差が大きいため、両者の界面での全反射が生じやすくなる。Ｓｉ基板１６１１とＳｉ基板１６５１の間は距離があるため、Ｓｉ基板１６１１の光電変換部に入射してＳｉ基板１６５１で反射された光は、素子分離部１６１２を超えて他の光電変換部に入射する可能性がある。Ｓｉ基板１６５１の裏面で反射されて光電変換部に入射した光は、光電変換部で電気信号に変換されるためノイズが生じてしまう。

【0197】

本実施形態では、第２能動素子と光電変換部の間に反射防止部１７０１が設けられ、反射防止部１７０１をＳｉの中間の屈折率を有するＳｉＮで構成していることで、ＳｉＮとＳｉ屈折率差は反射防止部１７０１を設けない場合よりも小さくなり、Ｓｉ基板１６５１での全反射を抑制することができ、光電変換部のノイズを低減することができる。

【0198】

（第５実施形態の変形例１）
図６２は、本技術の第５実施形態の変形例１に係る半導体装置の部分拡大断面図である。本変形例では、反射防止部１７１１がＳｉ基板１６５１よりも広い範囲に形成されている点が図５８に示した例とは異なっている。図６２に示すように本変形例では、反射防止部１７１１が半導体装置の全域にわたって設けられており、接続配線１６６６は反射防止部１７１１に設けられた開口を貫通して設けられている。

【0199】

図６３は、本変形例に係る半導体装置の製造方法を示している。はじめに図６０と同様に、Ｓｉ基板１６１１と素子分離部１６１２と第１配線層１６３０を備えた第１基板を用意する。また、Ｓｉ基板１６５１の裏面に反射防止部１７１１を構成するＳｉＮをＣＶＤ技術等を用いて成膜し、反射防止部１７１１と第１配線層１６３０を貼り合わせる。次に図６３に示すように、Ｓｉ基板１６５１の表面を削って薄肉化し、フォトリソグラフィ技術を用いて反射防止部１７１１の表面まで凹部１７０２を形成する。その後は、凹部１７０２及びＳｉ基板１６５１の表面を層間絶縁膜１６５６で埋め、層間絶縁膜１６６５、配線１６６１、接続配線１６６６の形成等を実施して、本変形例の半導体装置を得る。

【0200】

本変形例でも、第２能動素子と光電変換部の間に反射防止部１７１１が設けられ、反射防止部１７１１がＳｉ基板１６５１よりも広い範囲に設けられているため、Ｓｉ基板１６５１での全反射を抑制することができ、光電変換部のノイズを低減することができる。

【0201】

（第５実施形態の変形例２）
図６４は、本技術の第５実施形態の変形例２に係る半導体装置の部分拡大断面図である。本変形例では、反射防止部１７２１に加えて反射防止部１７２２がＳｉ基板１６５１の側面に設けられている点が図６２に示した例とは異なっている。図６４に示すように本変形例では、反射防止部１７２１が半導体装置の全域にわたって設けられており、接続配線１６６６は反射防止部１７１１に設けられた開口を貫通して設けられている。また、Ｓｉ基板１６５１の側面を覆って反射防止部１７２２が設けられている。

【0202】

図６５は、本変形例に係る半導体装置の製造方法を示している。はじめに図６０と同様に、Ｓｉ基板１６１１と素子分離部１６１２と第１配線層１６３０を備えた第１基板を用意する。また、Ｓｉ基板１６５１の裏面に反射防止部１７２１を構成するＳｉＮをＣＶＤ技術等を用いて成膜し、反射防止部１７２１と第１配線層１６３０を貼り合わせる。次に図６１に示すように、Ｓｉ基板１６５１の表面を削って薄肉化し、フォトリソグラフィ技術を用いて第１配線層１６３０の途中まで凹部１７０２を形成し、Ｓｉ基板１６５１の表面を酸化してＳｉＯ_２膜を形成する。次に図６５に示すように、ＳｉＮ膜を成膜して、Ｓｉ基板１６５１表面のＳｉＯ_２膜上にＳｉＮ膜１７２３を形成するとともに、凹部１７０２内に露出しているＳｉ基板１６５１の側面に反射防止部１７２２を設ける。最後に、ＳｉＮ膜１７２３と凹部１７０２を層間絶縁膜１６５６で埋め、Ｓｉ基板１６５１の表面が露出するまで層間絶縁膜１６５６、ＳｉＮ膜１７２３及びＳｉＯ_２膜を研磨し、層間絶縁膜１６６５、配線１６６１、接続配線１６６６の形成等を実施して、本実施形態の半導体装置を得る。

【0203】

本変形例でも、第２能動素子と光電変換部の間に、Ｓｉ基板１６５１よりも広い範囲に反射防止部１７２１が設けられ、Ｓｉ基板１６５１の側面に反射防止部１７２２が設けられているため、Ｓｉ基板１６５１での全反射を抑制することができ、光電変換部のノイズを低減することができる。

【0204】

（第５実施形態の変形例３）
図６６は、本技術の第５実施形態の変形例３に係る半導体装置の部分拡大断面図である。本変形例では、Ｓｉ基板１６５１の裏面に形成された反射防止部１７３１を多層構造で構成する点が図５８に示した例とは異なっている。図６６に示すように本変形例の半導体装置では、反射防止部１７３１はＳｉ基板１６５１の裏面（図５８の下側）全体に接触して設けられており、屈折率の異なる誘電体を複数層積層した構造を有している。反射防止部１７３１を構成する誘電体膜の層数は２層に限定されず、３層以上であってもよい。反射防止部１７３１に含まれる誘電体材料は、第１配線層１６３０に含まれるＳｉＯ_２よりも屈折率が大きく、Ｓｉ基板１６５１のＳｉよりも屈折率が小さい材料であり、Ｓｉ基板１６５１側から第１配線層１６３０に向かって屈折率が徐々に小さくなるように積層されている。反射防止部１７３１を構成する具体的な材料は限定されないが、例えば窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣ）、酸炭化ケイ素（ＳｉＯＣ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）等を用いることができる。

【0205】

本変形例でも、第２能動素子と光電変換部の間に反射防止部１７３１が設けられ、Ｓｉ基板１６５１から第１配線層１６３０に向かって屈折率が徐々に小さくなっているため、Ｓｉ基板１６５１での全反射を抑制することができ、光電変換部のノイズを低減することができる。

【0206】

（第５実施形態の変形例４）
図６７は、本技術の第５実施形態の変形例４に係る半導体装置の部分拡大断面図である。本変形例では、Ｓｉ基板１６５１の裏面と反射防止部１７３１の間に、屈折率が異なる中間膜１７３２が設けられている点が図５８に示した例とは異なっている。中間膜１７３２は、反射防止部１７３１を構成する材料よりも屈折率が小さい材料で構成されており、反射防止部１７３１の膜厚よりも薄く形成されている。中間膜１７３２の膜厚は限定されないが、１ｎｍ～数ｎｍ程度の膜厚であれば、反射防止部１７３１よりも屈折率が小さい材料であっても光の反射防止効果に与える影響が小さくなる。

【0207】

本変形例でも、第２能動素子と光電変換部の間に反射防止部１７３１が設けられているため、反射防止部１７３１とＳｉ基板１６５１との間に屈折率が異なる中間膜１７３２が設けられていても、Ｓｉ基板１６５１での全反射を抑制することができ、光電変換部のノイズを低減することができる。

【0208】

（第５実施形態の変形例５）
図６８は、本技術の第５実施形態の変形例５に係る半導体装置の部分拡大断面図である。本変形例では、Ｓｉ基板１６５１の裏面に設けられた反射防止部１７４１が、凹凸構造を有している点が図５８に示した例とは異なっている。反射防止部１７４１は、第１配線層１６３０に含まれる絶縁材料であるＳｉＯ_２と、Ｓｉ基板１６５１を構成するＳｉの中間の屈折率を有する誘電体膜として形成されており、微小な凹凸が複数形成されている。

【0209】

本変形例の半導体装置では、反射防止部１７４１の凹凸構造のサイズを光の波長よりも大きなミクロン単位の凹凸とした場合には、反射防止部１７４１に到達した光は乱反射されるため、Ｓｉ基板１６５１の裏面で反射されて光電変換部に入射する光を減少させて、ノイズを低減できる。また、凹凸構造のサイズを光の波長よりも小さなナノメートル単位の凹凸とした場合には、屈折率が徐々に変化するモスアイ構造となるため、Ｓｉ基板１６５１の裏面で反射される光を抑制でき、光電変換部に光が入射することによるノイズを低減できる。

【0210】

（その他の実施形態）
上記のように、本技術は第１～第５実施形態によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

【0211】

例えば、本技術は第１～第５実施形態に係る半導体装置は、例えば、デジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話等、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。例えば、図６９に示す電子機器（カメラ）に適用することができる。図６９に示す電子機器は、例えば、静止画または動画を撮影可能なビデオカメラであり、半導体装置２２００と、光学系（光学レンズ）２２０１と、シャッタ装置２２０２と、半導体装置２２００及びシャッタ装置２２０２を駆動する駆動部２２０４と、信号処理部２２０３とを有する。

【0212】

半導体装置２２００は、第１～第５実施形態に係る半導体装置を適用可能である。光学系２２０１は、被写体からの像光（入射光）を半導体装置２２００の画素領域２００１へ導く。この光学系２２０１は、複数の光学レンズから構成されていてもよい。シャッタ装置２２０２は、半導体装置２２００への光照射期間及び遮光期間を制御する。駆動部２０４は、半導体装置２２００の転送動作及びシャッタ装置２２０２のシャッタ動作を制御する。信号処理部２２０３は、半導体装置２２００から出力された信号に対し、各種の信号処理を行う。信号処理後の映像信号は、メモリ等の記憶媒体に記憶されるか、或いは、モニタ等に出力される。

【0213】

本技術の一実施の形態に係る撮像装置によれば、基板の集積度に応じて基板同士の電気的な接続をするようにしたので、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像装置を提供することができる。なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。

【0214】

当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

【0215】

また、本技術の第１～第５実施形態に係る半導体装置として、裏面照射型のＣＭＯＳ型イメージセンサを例示したが、裏面照射型のＣＣＤ型イメージセンサ等の固体撮像装置に適用することもできる。更に、本技術の半導体装置は、固体撮像装置以外の、例えば半導体を用いた記憶装置、半導体を用いた表示装置、半導体を用いたセンサ装置、半導体を用いた計算装置等の各種の半導体装置に適用してもよい。

【0216】

例えば、光電変換部を有する画素の代わりに、単位セルとしてのメモリセルを有する、ＤＲＡＭ等の半導体記憶装置の構成でもよい。現在のＤＲＡＭは１トランジスタ型のメモリセル（単位セル）であるが、本技術の積層構造を採用することにより、１９７０年代に使われた３トランジスタ型のメモリセル（単位セル）を有するＤＲＡＭを、集積密度を低下することなく構成できる。更に１トランジスタ型のメモリセル（単位セル）を有するＤＲＡＭを多層に積層した３次元構造の半導体記憶装置の上層のＤＲＡＭと下層のＤＲＡＭの間に、上述したシールド構造を形成することにより、上層のＤＲＡＭと下層のＤＲＡＭの間を熱的、光学的、電磁気的に遮蔽することができる。そのため、高速動作ＤＲＡＭ等の電気エネルギーの集中する動作において、ノイズや誤動作等を防ぐことができる。

【0217】

また、本技術の第１～第５実施形態に係る半導体装置では、負の電荷（電子）を信号電荷として用いる場合を例に説明したが、正の電荷（正孔）を信号電荷として用いる場合に適用することもできる。正孔を信号電荷として用いる場合には、ｐ型領域とｎ型領域を逆に構成すればよい。

【0218】

（第６実施形態）
以下、本開示の第６実施形態に係る撮像装置１について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１． 実施の形態（３つの基板の積層構造を有する撮像装置）
２． 変形例１(平面構成の例１)
３． 変形例２（平面構成の例２）
４． 変形例３（平面構成の例３）
５． 変形例４（画素アレイ部の中央部に基板間のコンタクト部を有する例）
６． 変形例５（プレーナー型の転送トランジスタを有する例）
７． 変形例６（１つの画素回路に１つの画素が接続される例）
８． 変形例７（画素分離部の構成例）

【0219】

＜１．実施の形態＞
[撮像装置１の機能構成]
図７０は、本開示の一実施の形態に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。

【0220】

図７０の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。

【0221】

画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図７０の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図７５等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図７２の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図７３を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。

【0222】

行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。

【0223】

列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。

【0224】

列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。

【0225】

タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。

【0226】

画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。

【0227】

画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。

【0228】

入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。

【0229】

入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。

【0230】

撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。

【0231】

出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。

【0232】

出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。

【0233】

撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。

【0234】

[撮像装置１の概略構成]
図７１および図７２は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図７１は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図７２は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図７２は、図７１に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図７２に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。

【0235】

画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図７１）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図７１）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。

【0236】

第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図７５の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図７２）。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図７１）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図７１，図７２）。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図７２）。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図７１）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図７１，図７２）。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。

【0237】

図７２は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。

【0238】

第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図７２においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。

【0239】

第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している（図７２）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図７１）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。

【0240】

なお、図７２では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１０００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。

【0241】

図７３は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図７３では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。

【0242】

画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。

【0243】

画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図７０参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。

【0244】

１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。

【0245】

転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図７５に示すように、半導体層（後述の図７５の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図７０参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。

【0246】

ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。

【0247】

なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。

【0248】

選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図７０参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。

【0249】

図７４は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図７４には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理部５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。

【0250】

[撮像装置１の具体的構成]
図７５は、撮像装置１の第１基板１００、第２基板２００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図７５は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。

【0251】

第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。

【0252】

図７６Ａは、第１基板１００の平面構成の一例を表したものである。図７６Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図７５とともに、図７６Ａを用いて第１基板１００の構成について説明する。

【0253】

半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図７６Ａ）。詳細は後述するが、この画素共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。

【0254】

ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図７６Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。

【0255】

第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。

【0256】

転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図７６Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図７６Ａ）。

【0257】

半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図７６Ａ，図７６Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。

【0258】

半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。

【0259】

半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。

【0260】

固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。

【0261】

半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。

【0262】

図７６Ｂは、図７６Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図７６Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図７５，図７６Ｂ）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。

【0263】

パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト領域１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図７６Ｂ）。

【0264】

パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。

【0265】

パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。

【0266】

特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。

【0267】

特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。

【0268】

また、図７６Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト領域１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。

【0269】

パッド部１２０，１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。

【0270】

ここで、第２基板２００に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。

【0271】

このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。

【0272】

一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２０００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２１０を構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。

【0273】

第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図７５）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。

【0274】

このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。

【0275】

ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。

【0276】

パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図７５）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。

【0277】

受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図７５）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。

【0278】

第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２０には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。

【0279】

図７７～図８１は、第２基板２００の平面構成の一例を模式的に表している。図７７には、半導体層２００Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図７８は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図７９～図８１は、配線層２００Ｔの平面構成の一例を表している。以下、図７５とともに、図７７～図８１を用いて第２基板２００の構成について説明する。図７７および図７８ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１４との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１２との境界が設けられている。

【0280】

第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている(図７５)。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図７８）。

【0281】

絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図７５）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。

【0282】

貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線Ｗ１，第２配線Ｗ２，第３配線Ｗ３，第４配線Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図７５）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。

【0283】

貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図７５）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図８０の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。

【0284】

絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（画素共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図７７，図７８）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図７６Ａ，図７８）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。

【0285】

画素共有ユニット５３９は、図７３を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が１つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図７５、図７６Ｂ）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２００に設けられた画素回路２１０は、１つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２００に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２００において、半導体層２００Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図７５，図７６Ｂ）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。

【0286】

素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウェル領域２１１）が延在している。

【0287】

ここで、図７６Ａ，図７６Ｂおよび図７７を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。

【0288】

撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。

【0289】

図７６Ａ，図７６Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。

【0290】

図７７および図７８では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。

【0291】

例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図７７）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図７７ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である（後述の図９０参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。

【0292】

例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図７７）。

【0293】

次に、図７６Ｂおよび図７７を参照して、第１基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７６Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図７７の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７６Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図７７の紙面右側）の画素共有ユニット５３９に接続されている。

【0294】

例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。

【0295】

第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図７６Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７６の紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７６の紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。

【0296】

これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図７７に記載の範囲では左右対称であるが、後述する図７８に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。

【0297】

また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図７８に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化を更に行いやすくなる。

【0298】

また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７８の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図７８の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７６Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７８の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図７８の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７６Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。

【0299】

また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。

【0300】

図７６Ｂおよび図７８を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図７６Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図７８）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。

【0301】

増幅トランジスタＡＭＰは、例えば、Ｆｉｎ型等の三次元構造を有していることが好ましい（図７５）。これにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、プレーナー構造を有している。増幅トランジスタＡＭＰがプレーナー構造を有していてもよい。あるいは、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴまたはＦＤ変換ゲイン切替トランジスタＦＤＧが、三次元構造を有していてもよい。

【0302】

配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。

【0303】

配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２００の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２００Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、撮像装置１の微細化を行いやすくなる。

【0304】

例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。

【0305】

次に、図７９～図８１を用いて、配線層２００Ｔの平面構成について説明する。図７９は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図８０は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図８１は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。

【0306】

例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図８０）。これらの配線は、図７３を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。

【0307】

例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図８１）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。

【0308】

コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図７２）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図７５）。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。

【0309】

図７５には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図７２に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。

【0310】

第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。

【0311】

ここで、撮像装置１の特徴について説明する。

【0312】

一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。

【0313】

しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。

【0314】

これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。

【0315】

複数の画素５４１が１つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する半導体基板２００の面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。

【0316】

例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する半導体基板２００において形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２１０を形成する半導体基板２００に形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。

【0317】

これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。

【0318】

ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。

【0319】

第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。

【0320】

前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２基板２００とを前記第１の製造方法を用いて積層し第２基板２００に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。

【0321】

そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。

【0322】

このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。

【0323】

[撮像装置１の動作]
次に、図８２および図８３を用いて撮像装置１の動作について説明する。図８２および図８３は、図７２に各信号の経路を表す矢印を追記したものである。図８２は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図８３は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図８２）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。

【0324】

[効果]
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。

【0325】

また、撮像装置１では、第１基板１００および第２基板２００が、絶縁領域２１２に設けられた貫通電極１２０Ｅ，１２１Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２００とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough Si Via））により接続する方法も考え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ，１２１Ｅを設けることにより、第１基板１００および第２基板２００の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０に備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。

【0326】

また、撮像装置１では、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２００および第３基板３００）に設けられている。これにより、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２１０の面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。

【0327】

また、撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２００に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２００と第３基板３００とを接続するコンタクト部２０１，２０２，３０１，３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２０１，２０２，３０１，３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２００と第３基板３００との電気的な接続に、コンタクト部２０１，２０２，３０１，３０２を用いることが可能となる。コンタクト部２０１，２０２，３０１，３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。

【0328】

また、撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの間での混色を抑制できる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。

【0329】

また、撮像装置１では、画素共有ユニット５３９毎に画素回路２１０が設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に画素回路２１０を設けた場合に比べて、画素回路２１０を構成するトランジスタ（増幅トランジスタＡＭＰ，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ，ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。

【0330】

更に、撮像装置１では、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２００に設ける場合に比べて、第１基板１００と第２基板２００とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２１０を構成するトランジスタの形成領域（半導体層２００Ｓ）を十分な大きさで確保することができる。これにより、画素回路２１０に備わるトランジスタのノイズを低減することが可能となり、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。

【0331】

以下、上記実施の形態に係る撮像装置１の変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。

【0332】

＜２．変形例１＞
図８４～図８８は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図８４は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図７７に対応する。図８５は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７８に対応する。図８６は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７９に対応する。図８７は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図８０に対応する。図８８は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図８１に対応する。

【0333】

本変形例では、図８５に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記実施の形態で説明したずれ（図７８）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図７６に記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図８４～図８８に記載の撮像装置１の変形例１は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記実施の形態で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記実施の形態で説明した平面レイアウト（図７６Ａ，図７６Ｂ）と同じである。したがって、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。

【0334】

＜３．変形例２＞
図８９～図９４は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図８９は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図７６Ａに対応する。図９０は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図７７に対応する。図９１は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７８に対応する。図９２は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７９に対応する。図９３は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図８０に対応する。図９４は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図８１に対応する。

【0335】

本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図９０等）。この点において、本変形例の撮像装置１の平面構成は、上記実施の形態で説明した撮像装置１の平面構成と異なっている。

【0336】

例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図８９）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図８９ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。

【0337】

別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記実施の形態で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記実施の形態で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図９１）。これにより、上記実施の形態で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。

【0338】

第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図９０）。

【0339】

ここで、第２基板２００の画素共有ユニット５３９の外形について、図９０および図９１を参照して説明する。例えば、図８９に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図９１の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図９１の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の画素共有ユニット５４９の外形は、次の４つの外縁により決まる。

【0340】

第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図９１の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図９１の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図９１の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図９１の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図９１の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図９１の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図９１の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図９１の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。

【0341】

このような第１，第２，第３，第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。

【0342】

このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。

【0343】

＜４．変形例３＞
図９５～図１００は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図９５は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図７６Ｂに対応する。図９６は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図７７に対応する。図９７は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７８に対応する。図９８は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７９に対応する。図９９は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図８０に対応する。図１００は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図８１に対応する。

【0344】

本変形例では、第２基板２００の半導体層２００Ｓが、Ｈ方向に延在している（図９７）。即ち、上記図９０等に示した撮像装置１の平面構成を９０度回転させた構成に略対応している。

【0345】

例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図９５）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図９５ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図９７）。したがって、上記実施の形態で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。

【0346】

各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図９６）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図９９）、第４配線層Ｗ４はＶ方向に延在している（図１００）。

【0347】

このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。例えば、上記実施の形態および変形例１で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。

【0348】

＜５．変形例４＞
図１０１は、上記実施の形態に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図１０１は、上記実施の形態で説明した図７２に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。

【0349】

コンタクト部２０３，２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１，２０２，３０１，３０２に加えてコンタクト部２０３，２０４，３０３，３０４により接続されている。

【0350】

次に、図１０２および図１０３を用いてこの撮像装置１の動作について説明する。図１０２には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図１０３には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。

【0351】

このようなコンタクト部２０３，２０４，３０３，３０４を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。コンタクト部３０３,３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。

【0352】

＜６．変形例５＞
図１０４は、上記実施の形態に係る撮像装置１の断面構成の一変形例を表したものである。図１０４は、上記実施の形態で説明した図７５に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。

【0353】

この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。

【0354】

このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。

【0355】

＜７．変形例６＞
図１０５は、上記実施の形態に係る撮像装置１の画素回路の一変形例を表したものである。図１０５は、上記実施の形態で説明した図７３に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。

【0356】

本変形例の撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記実施の形態で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記実施の形態で説明したのと同様の効果を得ることができる。

【0357】

＜８．変形例７＞
図１０６は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図７６Ｂ参照）。

【0358】

上記実施の形態では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図７５参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep Trench Isolation）構造を有していてもよい。

【0359】

（第７実施形態）
図１０７から図１０９は、本開示の第７実施形態に係る撮像装置１Ａの構成例を示す厚さ方向の断面図である。図１１０から図１１２は、本開示の第７実施形態に係る複数の画素ユニットＰＵのレイアウト例を示す水平方向の断面図である。なお、図１０７から図１０９に示す断面図は、あくまで模式図であり、実際の構造を厳密に正しく示すことを目的とした図ではない。図１０７から図１０９に示す断面図は、撮像装置１Ａの構成を紙面でわかり易く説明するために、位置ｓｅｃ１からｓｅｃ３で、トランジスタや不純物拡散層の水平方向における位置を意図的に変えて示している。

【0360】

具体的には、図１０７に示す撮像装置１Ａの画素ユニットＰＵにおいて、位置ｓｅｃ１における断面は図１１０をＡ１－Ａ１’線で切断した断面であり、位置ｓｅｃ２における断面は図１１１をＢ１－Ｂ１’線で切断した断面であり、位置ｓｅｃ３における断面は図１１２をＣ１－Ｃ１’線で切断した断面である。同様に、図１０８に示す撮像装置１Ａにおいて、位置ｓｅｃ１における断面は図１１０をＡ２－Ａ２’線で切断した断面であり、位置ｓｅｃ２における断面は図１１１をＢ２－Ｂ２’線で切断した断面であり、位置ｓｅｃ３における断面は図１１２をＣ２－Ｃ２’線で切断した断面である。図１０９に示す撮像装置１Ａにおいて、位置ｓｅｃ１における断面は図１１０をＡ３－Ａ３’線で切断した断面であり、位置ｓｅｃ２における断面は図１１１をＢ３－Ｂ３’線で切断した断面であり、位置ｓｅｃ３における断面は図１１２をＣ３－Ｃ３’線で切断した断面である。

【0361】

図１０７に示すように、第１基板部１０のおもて面１０ａ側に第２基板２０が積層されている。第１基板１０のおもて面１０ａ側に、フォトダイオードＰＤ、転送トランジスタＴＲ及びフローティングディフュージョンＦＤが設けられている。フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤは、それぞれ、センサ画素１２ごとに設けられている。第１基板１０の他方の面は光入射面である。撮像装置１は、裏面照射型の撮像装置であり、裏面にカラーフィルタおよび受光レンズが設けられている。カラーフィルタおよび受光レンズは、それぞれ、センサ画素１２ごとに設けられている。

【0362】

第１基板１０が有する半導体基板１１は、例えばシリコン基板で構成されている。半導体基板１１のおもて面の一部およびその近傍には、第１導電型（例えば、ｐ型）のウェル層ＷＥが設けられており、ウェル層ＷＥよりも深い領域に第２導電型（例えば、ｎ型）のフォトダイオードＰＤが設けられている。ウェル層ＷＥ内には、ウェル層ＷＥよりもｐ型の濃度が高いウェルコンタクト層と、ｎ型のフローティングディフュージョンＦＤとが設けられている。

【0363】

半導体基板１１には、互いに隣り合うセンサ画素１２同士を電気的に分離する素子分離層１６が設けられている。素子分離層１６は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有し、半導体基板１１の深さ方向に延在している。半導体基板１１において、素子分離層１６とフォトダイオードＰＤとの間には、不純物拡散層１７が設けられている。例えば、不純物拡散層１７は、半導体基板１１の厚さ方向に延設されたｐ型層とｎ型層とを有する。素子分離層１６側にｐ型層が位置し、フォトダイオードＰＤ側にｎ型層が位置する。半導体基板１１のおもて面１１ａ側には、絶縁膜１５が設けられている。

【0364】

第２基板２０は、下側基板２０ａと上側基板２０ｂとを有する。下側基板２０ａは、第１半導体基板２１を有する。第１半導体基板２１は、例えば単結晶シリコンで構成されるシリコン基板である。第１半導体基板２１の一方の面２１１ａ側に、増幅トランジスタＡＭＰと、増幅トランジスタＡＭＰの周囲を囲む素子分離層２１３とが設けられている。素子分離層２１３によって、隣り合う画素ユニットＰＵの一方の増幅トランジスタＡＭＰと他方の増幅トランジスタＡＭＰは電気的に分離されている。下側基板２０ａは、第１半導体基板２１のおもて面２１１ａを覆う絶縁膜２１５を有する。絶縁膜２１５によって、増幅トランジスタＡＭＰ及び素子分離層２１３は覆われている。また、下側基板２０ａは、第１半導体基板２１の他方の面２１１ｂを覆う絶縁膜２１７を有する。第１基板１０の絶縁膜１５と下側基板２０ａの絶縁膜２１７は互いに接合されて、層間絶縁膜２２８を構成している。

【0365】

上側基板２０ｂは、第２半導体基板２１Ａを有する。第２半導体基板２１Ａは、例えば単結晶シリコンで構成されるシリコン基板である。第２半導体基板２１Ａの一方の面２２１ａ側に、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬと、素子分離層２２３とが設けられている。例えば、素子分離層２２３は、リセットトランジスタＲＳＴと選択トランジスタＳＥＬとの間、及び、選択トランジスタＳＥＬと第２半導体基板２１Ａのウェル層との間にそれぞれ設けられている。上側基板２０ｂは、第２半導体基板２１Ａのおもて面２２１ａ、裏面２２１ｂ及び側面を覆う絶縁膜２２５を有する。下側基板２０ａの絶縁膜２１５と上側基板２０ｂの絶縁膜２２５は互いに接合されて、層間絶縁膜２２６を構成している。

【0366】

撮像装置１は、層間絶縁膜２２６、２２８中に設けられて、第１基板１０又は第２基板２０の少なくとも一方に電気的に接続する複数の配線Ｌ１からＬ１０を備える。配線Ｌ１は、増幅トランジスタＡＭＰのドレインと電源線ＶＤＤとを電気的に接続している。配線Ｌ２は、１つの画素ユニットＰＵに含まれる４つのフローティングディフュージョンＦＤと、増幅トランジスタＡＭＰのゲート電極ＡＧとを電気的に接続している。配線Ｌ３は、増幅トランジスタＡＭＰのソースと選択トランジスタＳＥＬのドレインとを電気的に接続している。配線Ｌ４は、選択トランジスタＳＥＬのゲート電極ＳＧと画素駆動線２３（図１参照）とを電気的に接続している。

【0367】

配線Ｌ５は、選択トランジスタＳＥＬのソースと垂直信号線２４とを電気的に接続している。配線Ｌ６は、リセットトランジスタＲＳＴのドレインと電源線ＶＤＤとを電気的に接続している。配線Ｌ７は、リセットトランジスタＲＳＴのゲート電極ＲＧ（後述の図４Ａ参照）と画素駆動線２３とを電気的に接続している。配線Ｌ８は、リセットトランジスタＲＳＴのソースと配線Ｌ２とを電気的に接続している。配線Ｌ９（第１配線の一例）は、転送トランジスタＴＲのゲート電極ＴＧと画素駆動線２３（図１参照）とを電気的に接続している。配線Ｌ１０は、ウェルコンタクト層と、基準電位（例えば、接地電位：０Ｖ）を供給する基準電位線とを電気的に接続している。

【0368】

配線Ｌ１からＬ１０において、積層体の厚さ方向に延設されている部分はタングステン（Ｗ）で構成されており、積層体の厚さ方向と直交する方向（例えば、水平方向）に延設されている部分は銅（Ｃｕ）又はＣｕを主成分とするＣｕ合金で構成されている。ただし、本開示の実施形態において、配線Ｌ１からＬ１０を構成する材料は、これらに限定されず、他の材料で構成されていてもよい。第２基板２０は、上記の配線Ｌ１からＬ１０のうちの任意の配線（例えば、配線Ｌ１、Ｌ４からＬ７、Ｌ９、Ｌ１０）に接続する複数のパッド電極２２７を有する。

【0369】

第３基板３０は、第２基板２０において第１基板１０と向かい合う面の反対側に配置されている。第３基板３０は、半導体基板３１と、半導体基板３１のおもて面３０１ａ側を覆う絶縁膜３０４と、半導体基板３１のおもて面３０１ａ側に設けられた複数の配線Ｌ３０と、複数の配線Ｌ３０にそれぞれ接続するパッド電極３０５と、を備える。半導体基板３１は、例えば単結晶シリコンで構成されるシリコン基板である。

【0370】

配線Ｌ３０は、コンタクトホール内に設けられている。配線Ｌ３０において、第３基板３０の厚さ方向に延設されている部分はチタン（Ｔｉ）又はコバルト（Ｃｏ）で構成されており、第３基板３０厚さ方向と直交する方向（例えば、水平方向）に延設されている部分はＣｕ又はＣｕを主成分とするＣｕ合金で構成されている。配線Ｌ３０と半導体基板３１との接続部には、シリサイド３９（例えば、チタンシリサイド（ＴｉＳｉ）又はコバルトシリサイド（ＣｏＳｉ_２）が形成されている。

【0371】

複数のパッド電極３０５は、例えばＣｕ又はＣｕ合金で構成されている。撮像装置１の厚さ方向において、第３基板３０のパッド電極３０５は、第２基板２０のパッド電極２２７と向かい合って電気的に接続している。例えば、パッド電極３０５、２２７は、互いに向かい合った状態でＣｕ－Ｃｕ接合されて一体化している。これにより、第２基板２０と第３基板３０とが電気的に接続されるとともに、第２基板２０と第３基板３０との貼り合わせの強度が高められている。

【0372】

本開示の第７実施形態では、複数のセンサ画素１２ごとに、１つのフローティングディフュージョン用コンタクトが配置されていてもよい。例えば、互いに隣り合う４つのセンサ画素１２が、１つのフローティングディフュージョン用コンタクトを共有していてもよい。同様に、複数のセンサ画素１２ごとに、１つのウェル用コンタクトが配置されていてもよい。例えば、互いに隣り合う４つのセンサ画素１２が、１つのウェル用コンタクトを共有していてもよい。また、複数のセンサ画素１２の各々に、フローティングディフュージョンＦＤに電気的に接続する配線Ｌ２（フローティングディフュージョン用コンタクト）と、ウェル層ＷＥに電気的に接続する配線Ｌ１０（ウェル用コンタクト）とがそれぞれ１つずつ配置されていてもよい。

【0373】

図１０８及び図１１２に示すように、撮像装置１Ａは、複数のセンサ画素１２に跨るように配置された共通パッド電極１０２（本開示の「第１共通パッド電極」の一例）と、共通パッド電極１０２上に設けられた１つの配線Ｌ２と、を共有する。例えば、撮像装置１Ａには、平面視で、４つのセンサ画素１２の各フローティングディフュージョンＦＤ１からＦＤ４が素子分離層１６を介して互いに隣り合う領域が存在する。この領域に共通パッド電極１０２が設けられている。共通パッド電極１０２は、４つのフローティングディフュージョンＦＤ１からＦＤ４に跨るように配置されており、４つのフローティングディフュージョンＦＤ１からＦＤ４とそれぞれ電気的に接続している。共通パッド電極１０２は、例えば、ｎ型不純物又はｐ型不純物がドープされたポリシリコン膜で構成されている。

【0374】

共通パッド電極１０２の中心部上に１つの配線Ｌ２（すなわち、フローティングディフュージョン用コンタクト）が設けられている。図１０８、図１１０から図１１２に示すように、共通パッド電極１０２の中心部上に設けられた配線Ｌ２は、第１基板１０から、第２基板２０の下側基板２０ａを貫いて第２基板２０の上側基板２０ｂまで延設されており、上側基板２０ｂに設けられた配線等を介して、増幅トランジスタＡＭＰのゲート電極ＡＧに接続している。

【0375】

また、図１０７及び図１１２に示すように、撮像装置１Ａは、複数のセンサ画素１２に跨るように配置された共通パッド電極１１０（本開示の「第２共通パッド電極」の一例）と、共通パッド電極１１０上に設けられた１つの配線Ｌ１０と、を共有する。例えば、撮像装置１Ａには、平面視で、４つのセンサ画素１２の各ウェル層ＷＥが素子分離層１６を介して互いに隣り合う領域が存在する。この領域に共通パッド電極１１０が設けられている。共通パッド電極１１０は、４つのセンサ画素１２の各ウェル層ＷＥに跨るように配置されており、４つのセンサ画素１２の各ウェル層ＷＥとそれぞれ電気的に接続している。一例を挙げると、共通パッド電極１１０は、Ｙ軸方向に並ぶ一の共通パッド電極１０２と他の共通パッド電極１０２との間に配置されている。Ｙ軸方向において、共通パッド電極１０２、１１０は交互に並んで配置されている。共通パッド電極１１０は、例えば、ｎ型不純物又はｐ型不純物がドープされたポリシリコン膜で構成されている。

【0376】

共通パッド電極１１０の中心部上に１つの配線Ｌ１０（すなわち、ウェル用コンタクト）が設けられている。図１０７、図１０９から図１１２に示すように、共通パッド電極１１０の中心部上に設けられた配線Ｌ１０は、第１基板１０から、第２基板２０の下側基板２０ａを貫いて第２基板２０の上側基板２０ｂまで延設されており、上側基板２０ｂに設けられた配線等を介して、基準電位（例えば、接地電位：０Ｖ）を供給する基準電位線に接続している。

【0377】

共通パッド電極１１０の中心部上に設けられた配線Ｌ１０は、共通パッド電極１１０の上面と、下側基板２０ａに設けられた貫通孔の内側面と、上側基板２０ｂに設けられた貫通孔の内側面とに、それぞれ電気的に接続している。これにより、第１基板１０の半導体基板１１のウェル層ＷＥと、第２基板２０の下側基板２０ａのウェル層及び上側基板２０ｂのウェル層は、基準電位（例えば、接地電位：０Ｖ）に接続される。

【0378】

本開示の第７実施形態に係る撮像装置１Ａは、光電変換を行うセンサ画素１２が設けられた第１基板１０と、第１基板１０のおもて面１２ａ側に配置され、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を有する第２基板２０と、を備える。第２基板２０は、読み出し回路２２に含まれる増幅トランジスタＡＭＰが設けられた第１半導体基板２１と、第１半導体基板２１のおもて面２１１ａ側に配置され、読み出し回路２２に含まれる選択トランジスタＳＥＬとリセットトランジスタＲＳＴとが設けられた第２半導体基板２１Ａと、を有する。

【0379】

これによれば、読み出し回路２２に含まれる全てのトランジスタが１枚の半導体基板に配置される場合と比べて、トランジスタの配置領域の面積を増大することができるので、読み出し回路２２のレイアウトの自由度が向上する。これにより、各画素ユニットＰＵで、増幅トランジスタＡＭＰのゲート面積を最大化することができ、良好なノイズ特性を実現することができる。増幅トランジスタＡＭＰの面積を最大化することによって、撮像装置１で生じるランダムノイズを低減することが可能となる。

【0380】

また、撮像装置１Ａは、第１基板１０を構成する半導体基板１１のおもて面１１ａ側に設けられ、互いに隣り合う複数（例えば、４つ）のセンサ画素１２に跨るように配置された共通パッド電極１０２、１１０、をさらに備える。共通パッド電極１０２は、４つのセンサ画素１２のフローティングディフュージョンＦＤと電気的に接続している。共通パッド電極１１０は、４つのセンサ画素１２のウェル層ＷＥと電気的に接続している。これによれば、４つのセンサ画素１２ごとに、フローティングディフュージョンＦＤに接続する配線Ｌ２を共通化することができる。４つのセンサ画素１２ごとに、ウェル層ＷＥに接続する配線Ｌ１０を共通化することができる。これにより、配線Ｌ２、Ｌ１０の本数を低減することができるので、センサ画素１２の面積低減が可能であり、撮像装置１Ａの小型化が可能である。

【0381】

また、本開示の第７実施形態と同様に、図４に示した第１実施形態に係る半導体装置の第２基板２０に関して、読み出し回路２２を構成することのできる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬは、同じ半導体基板２１に形成される例を示したが、少なくとも１つのトランジスタを半導体基板２１に形成し、残りのトランジスタを半導体基板１１および２１とは異なる、半導体基板２１Ａに形成してもよい。半導体基板２１Ａは、図示しないが、例えば、半導体基板２１上に、絶縁層５２，５７、接続部５９、接続配線５５を形成し、さらに半導体基板２１Ａを積層する。新たな半導体基板は、層間絶縁膜５１の半導体基板１１に積層される面と反対側の面に積層され、所望のトランジスタを形成することができる。一例として、半導体基板２１に増幅トランジスタＡＭＰを形成し、リセットトランジスタＲＳＴ及び／又は選択トランジスタＳＥＬを半導体基板２１Ａに形成することができる。

【0382】

また、新たな半導体基板を複数設け、それぞれに所望の読み出し回路２２のトランジスタを設けても良い。一例として、半導体基板２１に増幅トランジスタＡＭＰを形成することができる。さらに、半導体基板２１に絶縁層、接続部、接続配線を積層し、さらに半導体基板２１Ａを積層すると、半導体基板２１ＡにリセットトランジスタＲＳＴを形成することができる。半導体基板２１Ａに絶縁層、接続部、接続配線を積層し、さらに半導体基板２１Ｂを積層すると、半導体基板２１Ｂに選択トランジスタＳＥＬを形成することができる。半導体基板２１、２１Ａ，２１Ｂに形成するトランジスタは、読み出し回路２２を構成するいずれのトランジスタでも良い。

【0383】

このように、第２基板２０に複数の半導体基板を設ける構成により、１つの読み出し回路２２が占める半導体基板２１の面積を小さくすることができる。各読み出し回路２２の面積を小さくしたり、各トランジスタを微細化することが出来れば、チップの面積を小さくすることも可能になる。また、読み出し回路２２を構成することのできる増幅トランジスタ、リセットトランジスタ、選択トランジスタのうち、所望のトランジスタの面積を拡大することができる。特に、増幅トランジスタの面積を拡大することで、ノイズ低減効果も期待できる。

【0384】

このように、第１～第６実施形態に係る半導体装置においても、第２基板２０に複数の半導体基板を設ける構成とすることができる。第２基板２０に複数の半導体基板を設ける構成とした場合には、第１～第６実施形態に係る半導体装置の構造は各々の第２基板に含まれる複数の半導体基板間に適用してもよい。例えば、第１及び第２実施形態に係る半導体装置のシールド層１０４０を、第２基板に含まれる複数の半導体基板間に配置してもよい。また、第４実施形態に係る半導体装置の光減衰部１５０１，１５０２，１５２１，１５３１，１５４２を、第２基板に含まれる複数の半導体基板間に配置してもよい。また、第５実施形態に係る半導体装置の反射防止部１７０１，１７１１，１７２１，１７２１，１７３１，１７４１を、第２基板に含まれる複数の半導体基板間に配置してもよい。

【0385】

＜適用例＞
図１１３は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。

【0386】

撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。

【0387】

上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路２４３は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部２４６は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

【0388】

次に、撮像システム７における撮像手順について説明する。

【0389】

図１１４は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。

【0390】

撮像装置１は、撮像により得られた画像データをＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。

【0391】

本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム７に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。

【0392】

＜応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

【0393】

図１１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

【0394】

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１１５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。

【0395】

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

【0396】

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

【0397】

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

【0398】

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

【0399】

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

【0400】

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。

【0401】

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

【0402】

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

【0403】

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図７４７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

【0404】

図１１６は、撮像部１２０３１の設置位置の例を示す図である。

【0405】

図１１６では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

【0406】

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

【0407】

なお、図１１６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

【0408】

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

【0409】

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

【0410】

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

【0411】

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

【0412】

以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。

【0413】

[応用例２]
図１１７は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。

【0414】

図１１７では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。

【0415】

内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。

【0416】

鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。

【0417】

カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。

【0418】

ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。

【0419】

表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。

【0420】

光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。

【0421】

入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。

【0422】

処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。

【0423】

なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。

【0424】

また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。

【0425】

また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。

【0426】

図１１８は、図１１７に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。

【0427】

カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。

【0428】

レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。

【0429】

撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。

【0430】

また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。

【0431】

駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。

【0432】

通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。

【0433】

また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。

【0434】

なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。

【0435】

カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。

【0436】

通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。

【0437】

また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。

【0438】

画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。

【0439】

制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。

【0440】

また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。

【0441】

カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。

【0442】

ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。

【0443】

以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。

【0444】

以上、実施の形態およびその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。

【0445】

なお、本技術は、以下のような構成を取ることができる。
（１）
第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層と、前記第１配線層上に配置された導電性材料を含むシールド層とを含む第１基板と、
前記シールド層上に配置された第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板とを備え、
前記第１基板と前記第２基板とが積層されて構成されている、半導体装置。
（２）
前記第１基板が、前記第１素子層下に配置された光電変換部を更に含む、（１）に記載の半導体装置。
（３）
前記シールド層に開口部が設けられ、
前記開口部を貫通し、前記光電変換部又は前記第１配線層と前記第２配線層とを接続する接続配線を更に備える、
（２）に記載の半導体装置。
（４）
前記シールド層の前記開口部に位置する一部が、前記接続配線と同軸で、層間絶縁膜を介して前記接続配線の外周面を囲むように前記接続配線の長手方向に沿って延伸する、（３）に記載の半導体装置。
（５）
前記第２基板上に第３基板が積層されている、（１）～（４）のいずれかに記載の半導体装置。
（６）
固体撮像装置を構成する、（１）～（５）のいずれかに記載の半導体装置。
（７）
第１能動素子を含む第１素子層上に第１配線層を形成し、
前記第１配線層上に導電性材料を含むシールド層を形成することにより、前記第１素子層、前記第１配線層及び前記シールド層を含む第１基板を形成し、
第２能動素子を含む第２素子層を形成した第２基板を用意し、
前記第１基板の前記シールド層側に、前記第２基板の前記第２素子層側を張り合わせることにより、前記シールド層上に前記第２素子層を形成し、
前記第２素子層上に第２配線層を形成する
ことを含む、半導体装置の製造方法。
（８）
第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層とを含む第１基板と、
第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板とを備え、
前記第１基板と前記第２基板とが積層されて構成されており、前記第１基板と前記第２基板との間に導電性材料を含む電磁遮蔽層を備えている、半導体装置。
（９）
前記電磁遮蔽層が、接地電位に接続されている、（８）に記載の半導体装置。
（１０）
前記電磁遮蔽層は、平面視で少なくとも前記第１能動素子を覆って配置されている、（８）に記載の半導体装置。
（１１）
前記導電性材料が、タングステン、チタン、窒化チタン、炭素、多結晶シリコンの何れか一つを含む、（８）に記載の半導体装置。
（１２）
前記電磁遮蔽層が、前記導電性材料の上下面に設けられた拡散防止層を含む、（１１）に記載の半導体装置。
（１３）
第１能動素子を含む第１素子層上に第１配線層を形成することにより、前記第１素子層及び前記第１配線層を含む第１基板を形成し、
第２基板を用意し、
前記第１基板または前記第２基板に導電性材料を含む電磁遮蔽層を形成し、
前記電磁遮蔽層を介して前記第１基板と前記第２基板を貼り合わせ、
前記第２基板上に、第２能動素子を含む第２素子層を形成し、
前記第２素子層上に第２配線層を形成する
ことを含む、半導体装置の製造方法。
（１４）
第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層と、前記第１素子層下に配置された光電変換部とを含む第１基板と、
第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板とを備え、
前記第１基板と前記第２基板とが積層されて構成されており、前記第２能動素子と前記光電変換部との間に周囲より屈折率が高い材料で構成された光減衰部を備えている、半導体装置。
（１５）
前記光減衰部が、層間絶縁膜中に形成されたシリコン材料からなる、（１４）に記載の半導体装置。
（１６）
前記光減衰部が、シリコン量子ドットからなる、（１４）または（１５）に記載の半導体装置。
（１７）
前記光減衰部が、前記第２基板に形成された凸形状を含む、（１４）～（１６）のいずれかに記載の半導体装置。
（１８）
第１能動素子を含む第１素子層上に第１配線層を形成し、前記第１素子層下に光電変換部を形成することにより、前記第１素子層、前記第１配線層及び前記光電変換部を含む第１基板を形成し、
第２基板を用意し、
前記第２基板に周囲より屈折率が高い材料で構成された光減衰部を形成し、
前記第１基板と前記第２基板の前記光減衰部側を貼り合わせ、
前記第２基板上に、第２能動素子を含む第２素子層を形成し、
前記第２素子層上に第２配線層を形成する
ことを含む、半導体装置の製造方法。
（１９）
第１能動素子を含む第１素子層と、前記第１素子層上に配置された第１配線層と、前記第１素子層下に配置された光電変換部とを含む第１基板と、
第２能動素子を含む第２素子層と、前記第２素子層上に配置された第２配線層とを含む第２基板と、
前記第２基板に含まれる半導体材料よりも屈折率が低い材料からなる反射防止部とを備え、
前記第１基板と前記第２基板とが積層されて構成されており、少なくとも前記第２能動素子と前記光電変換部との間に前記反射防止部が配置されている、半導体装置。
（２０）
前記反射防止部が、さらに平面視で前記第２能動素子の側方領域に配置されている、（１９）に記載の半導体装置。
（２１）
前記反射防止部が、窒化ケイ素からなる、（１８）または（１９）に記載の半導体装置。
（２２）
前記反射防止部と、前記第２能動素子との間に前記反射防止部とは異なる材料で構成された中間膜を備える、（１８）～（２１）のいずれかに記載の半導体装置。
（２３）
前記中間膜の膜厚が、前記反射防止部の膜厚よりも薄い、（２２）に記載の半導体装置。
（２４）
前記反射防止部が、複数の凹凸を有している、（１８）～（２１）のいずれかに記載の半導体装置。
（２５）
第１能動素子を含む第１素子層上に第１配線層を形成し、前記第１素子層下に光電変換部を形成することにより、前記第１素子層、前記第１配線層及び前記光電変換部を含む第１基板を形成し、
第２基板を用意し、
前記第２基板に含まれる半導体材料よりも屈折率が低い材料からなる反射防止部を前記
第２基板に形成し、
前記第１基板と前記第２基板の前記反射防止部側を貼り合わせ、
前記第２基板上に、第２能動素子を含む第２素子層を形成し、
前記第２素子層上に第２配線層を形成する
ことを含む、半導体装置の製造方法。

【符号の説明】

【0446】

１，１Ａ…撮像装置、１０，１１０１，１４１０…第１基板、１１，２１，２１Ａ，３１，１２５１，１４１１，１４２１，１４３１…半導体基板、１２，１２Ａ…センサ画素、１３，１００１，２００１…画素領域、１５…カラム処理部、１８Ａ，３８Ａ…ＤＡＣ、２０，１１０２，１４２０…第２基板、２０ａ…下側基板、２０ｂ…上側基板、２２，１４２２…読み出し回路、２３…画素駆動線、２４，１００８ｂ…垂直信号線、２５，１０３１，１０３３，１０３４，１０６１，１０６２，１０６３，１０７１，１２６１，１６６１…配線、２６…低抵抗領域、３０，１１０３，１４３０…第３基板、３２，１４３２…ロジック回路、３２Ａ，３２Ｂ…回路、３３，１００３…垂直駆動回路、３４，１００４…カラム信号処理回路、３４Ａ…比較器、３４Ｂ…アップ／ダウンカウンタ、３４Ｃ…転送スイッチ、３４Ｄ…メモリ装置、３５，１０００５…水平駆動回路、３６…システム制御回路、３７…水平出力線、３８…参照電圧供給部、４０，１０９２…カラーフィルタ、４１…ＰＤ、４２…ウェル層、４３，１０１２，１６１２…素子分離部、４４…ｐウェル層、４５…固定電荷膜、４６，５２，５３，５７，６３，１４４６，１４５２，１５１２…絶縁層、４７，４８，５４…貫通配線、５０…受光レンズ、５１，６１，１０３５，１０４２，１０５６，１０６５，１０７５，１２４２，１２５６，１２６５，１６５６，１６６５…層間絶縁膜、５５，１０６６，１０６７，１２６６，１３１１，１６６６…接続配線、５６，６２，１４６２…配線層、５８，６４…パッド電極、５９…接続部、１０２，１１０…共通パッド電極、１４１…ＤＳＰ回路、１４２…フレームメモリ、１４４…記憶部、１４４１，ＰＤ…フォトダイオード、１４５…操作部、１４６…電源部、１４７…バスライン、２０４…駆動部、２２７，３０５…パッド電極、１００２…画素、１００６…出力回路、１００８ａ…画素駆動配線、１００９…水平信号線、１０１０…センサ層、１０１１，１０５１，１０８１，１６１１，１６５１…Ｓｉ基板、１０１１ａ…光電変換部、１０２０…第１素子層、１０２１，１２２１…第１能動素子、１０３０，１２３０，１６３０…第１配線層、１０４０…シールド層、１０４１ａ，１０４１ｂ，１２４１ａ…開口部、１０４３，１０４４…鞘部、１０５０…第２素子層、１０５２，１０５３，１２５２…第２能動素子、１０５７…支持基板、１０６０…第２配線層、１０７０…第３配線層、１０８０…第３素子層、１０８２…第３能動素子、１０９１…平坦化膜、１０９３…マイクロレンズ、１２１１…半導体基板、１２４２…層間絶縁膜、１３０１，１３０３，１３０４…拡散防止層、１３０２…電磁遮蔽層、１５０１，１５０２，１５２１，１５３１，１５４２…光減衰部、１５１１…半導体層、１５１３…レジストマスク、１５１４，１５４１，１７０２…凹部、１５２１ａ…凸形状、１７０１，１７１１，１７２１，１７２１，１７３１，１７４１…反射防止部、１７２３…ＳｉＮ膜、１７３２…中間膜、２２００…半導体装置、２２０１…光学系、２２０２…シャッタ装置、２２０３…信号処理部、２２０４，１１４０３…駆動部、１１０００…内視鏡手術システム、１１０１ａ…光電変換部形成領域、１１０２ａ…画素トランジスタ形成領域、１１０３ａ…ロジック回路形成領域、１１１０１…鏡筒、１１１０２…カメラヘッド、１１１１０…術具、１１１１１…気腹チューブ、１１１１２…エネルギー処置具、１１１２０…支持アーム装置、１１１３１…術者、１１１３２…患者、１１１３３…患者ベッド、１１２００…カート、１１２０１…ＣＣＵ、１１２０２…表示装置、１１２０３…光源装置、１１２０４…入力装置、１１２０５…処置具制御装置、１１２０６…気腹装置、１１２０７…レコーダ、１１２０８…プリンタ、１１４００…伝送ケーブル、１１４０１…レンズユニット、１１４０２，１２０３１，１２１０１，１２１０２，１２１０４，１２１０５…撮像部、１１４０４…通信部、１１４０５…カメラヘッド制御部、１１４１１…通信部、１１４１２…画像処理部、１１４１３…制御部、１２０００…車両制御システム、１２００１…通信ネットワーク、１２０１０…駆動系制御ユニット、１２０２０…ボディ系制御ユニット、１２０３０，１２０４０…車外情報検出ユニット、１２０４１…運転者状態検出部、１２０５０…統合制御ユニット、１２０５１…マイクロコンピュータ、１２０５２…音声画像出力部、１２０６１…オーディオスピーカ、１２０６２…表示部、１２０６３…インストルメントパネル、１２１００…車両、１２１１１，１２１１２，１２１１４…撮像範囲、ＦＤ…フローティングディフュージョン、ＦＤＧ…ＦＤ転送トランジスタ、ＲＳＴ，Ｔ２…リセットトランジスタ、ＳＥＬ，Ｔ４…選択トランジスタ、Ｔ１，ＴＲ、Ｔ３…増幅トランジスタ、ＴＧ…転送ゲート

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

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【図37】

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【図41A】

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【図48】

【図49】

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【図87】

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【図89】

【図90】

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