特許 7676979 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-05-07

(45)【発行日】2025-05-15

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H10D 84/80 20250101AFI20250508BHJP

   H10D 8/50 20250101ALI20250508BHJP

   H10D 12/00 20250101ALI20250508BHJP

   H10D 30/66 20250101ALI20250508BHJP

   H10D 89/60 20250101ALI20250508BHJP

【ＦＩ】

H10D84/80 203A

H10D8/50 C

H10D8/50 F

H10D8/50 K

H10D8/50 L

H10D12/00 101A

H10D30/66 101F

H10D30/66 101L

H10D30/66 101M

H10D30/66 101T

H10D30/66 103Q

H10D30/66 201A

H10D84/80 101A

H10D89/60

【請求項の数】 9

(21)【出願番号】P 2021100264

(22)【出願日】2021-06-16

(65)【公開番号】P2022191813

(43)【公開日】2022-12-28

【審査請求日】2024-03-07

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】宮原 真一朗

(72)【発明者】

【氏名】水野 祥司

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開２０１７－１７４８６３（ＪＰ，Ａ）

【文献】特開２０１７－００５１５３（ＪＰ，Ａ）

【文献】特開２００９－２８９７９１（ＪＰ，Ａ）

【文献】特開２０２０－１０９８０８（ＪＰ，Ａ）

【文献】特開２０１４－２１６４６５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ８４／８０

Ｈ１０Ｄ ３０／６６

Ｈ１０Ｄ ８／５０

Ｈ１０Ｄ １２／００

Ｈ１０Ｄ ８９／６０

(57)【特許請求の範囲】

【請求項1】

半導体素子が形成されるセル領域（１）と、温度検出素子が形成される温度検出領域（２）とを有する半導体装置であって、
第１導電型または第２導電型とされ、炭化珪素で構成される基板（１１）と、
前記基板上に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（１９）と、
前記ドリフト層上に形成された第２導電型のベース層（２１）と、
前記ドリフト層を挟んで前記基板と反対側に形成され、前記セル領域に形成された前記半導体素子と電気的に接続される第１電極（２８）と、
前記基板を挟んで前記ドリフト層と反対側に形成され、前記セル領域に形成された前記半導体素子と電気的に接続される第２電極（２９）と、を備え、
前記セル領域には、前記ベース層の表層部に、前記第１電極と接続されて前記半導体素子を構成する第１導電型の第１不純物領域（２２）および第２導電型の第２不純物領域（２３）が形成され、
前記温度検出領域には、前記ベース層の表層部に形成された第１導電型の第１構成層（４２）と、前記ベース層の表層部に形成され、前記第１構成層と前記基板の面方向にて接続されている第２導電型の第２構成層（４１）と、を有するダイオード素子（４０）が形成されており、
前記第１構成層は、前記第１不純物領域と同じ厚さとされると共に同じ不純物濃度とされ、
前記第２構成層は、前記第２不純物領域と同じ厚さとされると共に同じ不純物濃度とされている炭化珪素半導体装置。

【請求項2】

前記温度検出領域は、前記ベース層よりも深く形成されて前記ドリフト層に達する分離トレンチ（５１）で囲まれている請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記温度検出領域は、前記分離トレンチと連結された区画トレンチで複数の構成領域（２ａ）に分離され、
前記第１構成層および前記第２構成層は、少なくとも２つの構成領域にそれぞれ形成されている請求項２に記載の炭化珪素半導体装置。

【請求項4】

前記セル領域には、前記ベース層よりも深く形成されて前記ドリフト層に達し、側面が前記ベース層および前記第１不純物領域と接する状態で形成されたゲートトレンチ（２４）の壁面にゲート絶縁膜（２５）が配置されると共に、前記ゲート絶縁膜上にゲート電極（２６）が配置されたトレンチゲート構造が形成され、
前記分離トレンチおよび前記区画トレンチは、前記ゲートトレンチと同じ深さとされている請求項３に記載の炭化珪素半導体装置。

【請求項5】

前記セル領域は、
前記基板上に配置され、前記基板よりも低不純物濃度とされた第１導電型の低濃度層（１３）と、
前記低濃度層上に形成され、前記基板の面方向における一方向を長手方向とする複数の線状部分を有する第２導電型の第１ディープ層（１５）と、
前記低濃度層上に配置され、前記第１ディープ層に挟まれた線状部分を有する第１導電型のＪＦＥＴ部（１４）と、
前記ＪＦＥＴ部上に配置され、前記低濃度層よりも高不純物濃度とされた第１導電型の電流分散層（１７）と、
前記第１ディープ層上に配置された第２導電型の第２ディープ層（１８）と、
前記電流分散層および前記第２ディープ層の上に配置された前記ベース層と、を備え、
前記ドリフト層は、前記低濃度層、前記ＪＦＥＴ部、および前記電流分散層を含んで構成され、
前記温度検出領域は、
前記基板上に配置された前記低濃度層と、
前記低濃度層上に形成された第２導電型の第１ディープ層（１５）と、
前記第１ディープ層上に配置された前記電流分散層と、
前記電流分散層上に配置された前記ベース層と、を備えている請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。

【請求項6】

前記温度検出領域の第１ディープ層は、第２導電型の引抜部（７０）を介して前記第１電極と電気的に接続されている請求項５に記載の炭化珪素半導体装置。

【請求項7】

半導体素子が形成されるセル領域（１）と、温度検出素子が形成される温度検出領域（２）とを有する半導体装置であって、
第１導電型または第２導電型とされ、炭化珪素で構成される基板（１１）と、
前記基板上に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（１９）と、
前記ドリフト層上に形成された第２導電型のベース層（２１）と、
前記ドリフト層を挟んで前記基板と反対側に形成され、前記セル領域に形成された前記半導体素子と電気的に接続される第１電極（２８）と、
前記基板を挟んで前記ドリフト層と反対側に形成され、前記セル領域に形成された前記半導体素子と電気的に接続される第２電極（２９）と、を備え、
前記セル領域には、前記ベース層の表層部に、前記第１電極と接続されて前記半導体素子を構成する第１導電型の第１不純物領域（２２）および第２導電型の第２不純物領域（２３）が形成され、
前記温度検出領域には、前記ベース層の表層部に形成された第１導電型の第１構成層（４２）と、前記ベース層の表層部に形成され、前記第１構成層と前記基板の面方向にて接続されている第２導電型の第２構成層（４１）と、を有するダイオード素子（４０）が形成されており、
前記セル領域は、
前記基板上に配置され、前記基板よりも低不純物濃度とされた第１導電型の低濃度層（１３）と、
前記低濃度層上に形成され、前記基板の面方向における一方向を長手方向とする複数の線状部分を有する第２導電型の第１ディープ層（１５）と、
前記低濃度層上に配置され、前記第１ディープ層に挟まれた線状部分を有する第１導電型のＪＦＥＴ部（１４）と、
前記ＪＦＥＴ部上に配置され、前記低濃度層よりも高不純物濃度とされた第１導電型の電流分散層（１７）と、
前記第１ディープ層上に配置された第２導電型の第２ディープ層（１８）と、
前記電流分散層および前記第２ディープ層の上に配置された前記ベース層と、を備え、
前記ドリフト層は、前記低濃度層、前記ＪＦＥＴ部、および前記電流分散層を含んで構成され、
前記温度検出領域は、
前記基板上に配置された前記低濃度層と、
前記低濃度層上に形成された第２導電型の第１ディープ層（１５）と、
前記第１ディープ層上に配置された前記電流分散層と、
前記電流分散層上に配置された前記ベース層と、を備えており、
前記温度検出領域の第１ディープ層は、第２導電型の引抜部（７０）を介して前記第１電極と電気的に接続されている炭化珪素半導体装置。

【請求項8】

前記引抜部は、前記温度検出領域と前記セル領域との間に配置される部分を含むと共に、前記温度検出領域を囲む枠状に形成されている請求項６または７に記載の炭化珪素半導体装置。

【請求項9】

前記引抜部は、前記温度検出領域内に形成されている請求項６ないし８のいずれか１つに記載の炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、温度検出素子を有する炭化珪素（以下では、ＳｉＣともいう）で構成されたＳｉＣ半導体装置に関するものである。

【背景技術】

【0002】

従来より、例えば、特許文献１には、温度検出素子を有するＳｉＣ半導体装置が提案されている。具体的には、このＳｉＣ半導体装置では、ＳｉＣで構成される半導体基板を備え、半導体基板にＭＯＳＦＥＴ等の半導体素子が形成されていると共に、半導体基板のうちの半導体素子が形成される部分と異なる部分に温度検出素子が形成されている。なお、ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略称である。そして、温度検出素子は、半導体基板にトレンチが形成され、トレンチ内にｎ型のカソード層とｐ型のアノード層とが埋め込まれてなるダイオード素子で構成されている。より詳しくは、温度検出素子は、トレンチの壁面に沿ってカソード層が配置され、カソード層内にアノード層が配置されることで構成されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特許６６５９４１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、このようなＳｉＣ半導体装置では、トレンチ内にカソード層とアノード層とを順に埋め込んで温度検出素子を構成している。このため、所望のダイオード特性を有する温度検出素子とするためには、カソード層およびアノード層の詳細な膜厚の制御等が必要になり、構成が複雑になり易く、設計自由度が低くなり易い。

【0005】

本発明は上記点に鑑み、設計自由度の向上を図ることのできるＳｉＣ半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するための請求項１および７では、半導体素子が形成されるセル領域（１）と、温度検出素子が形成される温度検出領域（２）とを有するＳｉＣ半導体装置であって、第１導電型または第２導電型とされ、ＳｉＣで構成される基板（１１）と、基板上に形成され、基板よりも低不純物濃度とされた第１導電型のドリフト層（１９）と、ドリフト層上に形成された第２導電型のベース層（２１）と、ドリフト層を挟んで基板と反対側に形成され、セル領域に形成された半導体素子と電気的に接続される第１電極（２８）と、基板を挟んでドリフト層と反対側に形成され、セル領域に形成された半導体素子と電気的に接続される第２電極（２９）と、を備え、セル領域には、ベース層の表層部に、第１電極と接続されて半導体素子を構成する第１導電型の第１不純物領域（２２）および第２導電型の第２不純物領域（２３）が形成され、温度検出領域には、ベース層の表層部に形成された第１導電型の第１構成層（４２）と、ベース層の表層部に形成され、第１構成層と基板の面方向にて接続されている第２導電型の第２構成層（４１）と、を有するダイオード素子（４０）が形成されている。
そして、請求項１は、第１構成層は、第１不純物領域と同じ厚さとされると共に同じ不純物濃度とされ、第２構成層は、第２不純物領域と同じ厚さとされると共に同じ不純物濃度とされている。
請求項７は、セル領域は、基板上に配置され、基板よりも低不純物濃度とされた第１導電型の低濃度層（１３）と、低濃度層上に形成され、基板の面方向における一方向を長手方向とする複数の線状部分を有する第２導電型の第１ディープ層（１５）と、低濃度層上に配置され、第１ディープ層に挟まれた線状部分を有する第１導電型のＪＦＥＴ部（１４）と、ＪＦＥＴ部上に配置され、低濃度層よりも高不純物濃度とされた第１導電型の電流分散層（１７）と、第１ディープ層上に配置された第２導電型の第２ディープ層（１８）と、電流分散層および第２ディープ層の上に配置されたベース層と、を備え、ドリフト層は、低濃度層、ＪＦＥＴ部、および電流分散層を含んで構成され、温度検出領域は、基板上に配置された低濃度層と、低濃度層上に形成された第２導電型の第１ディープ層（１５）と、第１ディープ層上に配置された電流分散層と、電流分散層上に配置されたベース層と、を備えており、温度検出領域の第１ディープ層は、第２導電型の引抜部（７０）を介して第１電極と電気的に接続されている。

【0007】

これによれば、トレンチ内に第１構成層および第２構成層を配置してダイオード素子を構成する場合と比較して、トレンチを形成する必要がなく、構成の簡素化を図ることができる。また、第１構成層および第２構成層がベース層の表層部に形成されているため、例えば、イオン注入等によって第１構成層および第２構成層を容易に形成でき、不純物濃度や深さ等も容易に変更できる。したがって、設計自由度の向上を図ることができる。

【0008】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0009】

【図1】第１実施形態におけるＳｉＣ半導体装置の平面図である。

【図2】セル領域の断面斜視図である。

【図3】図１中のIII－III線に沿った温度検出領域の断面図である。

【図4】図３に示す温度検出領域の平面図である。

【図5】ダイオード素子の検出状態を示す図である。

【図6】第２実施形態における温度検出領域の断面図である。

【図7】図６に示す温度検出領域の平面図である。

【図8】第３実施形態における温度検出領域の断面図である。

【図9】第８に示す温度検出領域の平面図である。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0011】

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態では、図１に示されるように、セル領域１、温度検出領域２、および外周領域３を有し、セル領域１に、トレンチゲート構造の反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置について説明する。なお、図１では、ＳｉＣ半導体装置の平面レイアウトにおいて、温度検出領域２が略中央部に形成されている例を示しているが、温度検出領域２が形成される位置は適宜変更可能であり、外縁部等に形成されていてもよい。また、外周領域３には、後述するゲート電極２６と接続されるパッド４や後述するダイオード素子４０と接続されるパッド５等が形成されている。

【0012】

以下では、図２および図３に示されるように、後述する基板１１の面方向における一方向をＸ軸方向とし、基板の面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向として説明する。なお、本実施形態では、Ｘ軸方向とＹ軸方向とは直交している。また、例えば、図３では、紙面左右方向がＸ軸方向に相当し、紙面奥行き方向がＹ軸方向に相当し、紙面上下方向がＺ軸方向に相当している。

【0013】

ＳｉＣ半導体装置は、図２および図３に示されるように、半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置は、ＳｉＣからなるｎ^＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものである。

【0014】

基板１１の表面上には、ＳｉＣからなるｎ^－型のバッファ層１２が形成されている。バッファ層１２は、基板１１の表面にエピタキシャル成長を行うことによって構成される。そして、バッファ層１２は、ｎ型不純物濃度が、基板１１と、後述する低濃度層１３との間の不純物濃度とされ、厚さが１μｍ程度とされている。

【0015】

バッファ層１２の表面上には、例えば、ｎ型不純物濃度が５．０～１０．０×１０^１５／ｃｍ^３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ^－型の低濃度層１３が形成されている。この低濃度層１３は、不純物濃度がＺ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１３のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。例えば、低濃度層１３は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０^１５／ｃｍ^３程度他の部分よりも高くされるのが好ましい。このような構成にすることにより、低濃度層１３の内部抵抗を低減でき、オン抵抗を低減することができる。

【0016】

そして、本実施形態のセル領域１は、低濃度層１３上の構成が以下とされている。すなわち、セル領域１では、図２に示されるように、低濃度層１３の表層部に、ＪＦＥＴ部１４および第１ディープ層１５が形成されている。本実施形態では、ＪＦＥＴ部１４および第１ディープ層１５は、それぞれＸ軸方向に沿って延設されると共に、Ｙ軸方向において交互に繰り返し並べて配置された線状部分を有している。つまり、ＪＦＥＴ部１４および第１ディープ層１５は、基板１１の表面に対する法線方向（以下では、単に法線方向ともいう）において、それぞれＸ軸方向に沿って延設されたストライプ状とされ、それらがＹ軸方向に沿って交互に並べられたレイアウトとなる構成とされている。なお、基板１１の表面に対する法線方向においてとは、言い換えると、基板１１の表面に対する法線方向から視たときということもできるし、Ｚ軸方向から視たときということもできる。

【0017】

ＪＦＥＴ部１４は、低濃度層１３よりも高不純物濃度とされたｎ型とされており、深さが０．３～１．５μｍとされている。本実施形態では、ＪＦＥＴ部１４は、ｎ型不純物濃度が７．０×１０^１６～５．０×１０^１７／ｃｍ^３とされている。第１ディープ層１５は、例えば、ボロン等のｐ型不純物濃度が２．０×１０^１７～２．０×１０^１８／ｃｍ^３とされている。

【0018】

また、本実施形態の第１ディープ層１５は、ＪＦＥＴ部１４より浅く形成されている。つまり、第１ディープ層１５は、底部がＪＦＥＴ部１４内に位置するように形成されている。言い換えると、第１ディープ層１５は、低濃度層１３との間にＪＦＥＴ部１４が位置するように形成されている。

【0019】

ＪＦＥＴ部１４および第１ディープ層１５上には、電流分散層１７および第２ディープ層１８が形成されている。電流分散層１７は、ｎ型不純物層で構成され、厚さが０．５～２μｍとされている。また、電流分散層１７のｎ型不純物濃度は、例えば、１．０×１０^１６～５．０×１０^１７／ｃｍ^３とされている。さらに、電流分散層１７は、ＪＦＥＴ部１４と繋がっている。そして、本実施形態では、低濃度層１３、ＪＦＥＴ部１４、および電流分散層１７が繋がり、これらによってドリフト層１９が構成されている。

【0020】

第２ディープ層１８は、例えば、ｐ型不純物濃度が２．０×１０^１７～２．０×１０^１８／ｃｍ^３とされており、厚さが電流分散層１７と等しくされている。また、第２ディープ層１８は、第１ディープ層１５と接続されるように形成されている。

【0021】

電流分散層１７および第２ディープ層１８は、ＪＦＥＴ部１４のうちのストライプ状とされた部分や、第１ディープ層１５の長手方向に対して交差する方向に延設されている。本実施形態では、電流分散層１７および第２ディープ層１８は、Ｙ軸方向を長手方向として延設されると共に、Ｘ軸方向において交互に複数本並べたレイアウトとされている。なお、電流分散層１７および第２ディープ層１８の形成ピッチは、後述するトレンチゲート構造の形成ピッチに合わせてあり、第２ディープ層１８は、後述するゲートトレンチ２４を挟むように形成されている。

【0022】

電流分散層１７および第２ディープ層１８上には、ｐ型のベース層２１が形成されている。そして、ベース層２１の表層部には、ｎ^＋型のソース領域２２およびｐ^＋型のコンタクト領域２３が形成されている。ソース領域２２は、後述するゲートトレンチ２４の側面に接するように形成され、コンタクト領域２３は、ソース領域２２を挟んでゲートトレンチ２４と反対側に形成されている。なお、本実施形態では、ソース領域２２が第１不純物領域に相当し、コンタクト領域２３が第２不純物領域に相当している。

【0023】

ベース層２１は、例えば、ｐ型不純物濃度が３．０×１０^１７／ｃｍ^３以下とされている。ソース領域２２は、表層部におけるｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０^２１／ｃｍ^３とされている。コンタクト領域２３は、表層部におけるｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０^２１／ｃｍ^３とされている。

【0024】

本実施形態では、上記のように、セル領域１では、基板１１、バッファ層１２、低濃度層１３、ＪＦＥＴ部１４、第１ディープ層１５、電流分散層１７、第２ディープ層１８、ベース層２１、ソース領域２２、コンタクト領域２３等が積層されて半導体基板１０が構成されている。以下、半導体基板１０のうちの基板１１側の面を半導体基板１０の他面１０ｂとし、ソース領域２２およびコンタクト領域２３側の面を半導体基板１０の一面１０ａとする。そして、ソース領域２２およびコンタクト領域２３は、半導体基板１０の一面１０ａから露出した状態となっている。

【0025】

半導体基板１０には、ベース層２１等を貫通して電流分散層１７に達すると共に、底面が電流分散層１７内に位置するように、一面１０ａ側からゲートトレンチ２４が形成されている。なお、ゲートトレンチ２４は、ＪＦＥＴ部１４および第１ディープ層１５に達しないように形成されている。つまり、ゲートトレンチ２４は、底面よりも下方にＪＦＥＴ部１４および第１ディープ層１５が位置するように形成されている。

【0026】

また、ゲートトレンチ２４は、Ｙ軸方向に沿って延びるように複数本が延設されていると共に、Ｘ軸方向に等間隔で並べられてストライプ状に形成されている。つまり、本実施形態では、ゲートトレンチ２４は、長手方向が第１ディープ層１５の長手方向と直交するように形成されている。また、ゲートトレンチ２４は、法線方向において、第２ディープ層１８に挟まれるように形成されている。

【0027】

ゲートトレンチ２４には、内壁面にゲート絶縁膜２５が形成されている。そして、ゲート絶縁膜２５の表面には、ドープトＰｏｌｙ－Ｓｉによって構成されるゲート電極２６が形成されている。これにより、トレンチゲート構造が構成されている。また、ゲート電極２６は、図示しないゲート配線を介してパッド４と電気的に接続されている。

【0028】

半導体基板１０の一面１０ａ上には、ゲート電極２６やゲート絶縁膜２５等を覆うように、層間絶縁膜２７が形成されている。層間絶縁膜２７は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。

【0029】

層間絶縁膜２７には、ソース領域２２およびコンタクト領域２３を露出させるコンタクトホール２７ａが形成されている。なお、層間絶縁膜２７に形成されたコンタクトホール２７ａのパターンは、任意であり、例えば複数の正方形のものを配列させたパターン、長方形のライン状のものを配列させたパターン、または、ライン状のものを並べたパターン等が挙げられる。本実施形態では、コンタクトホール２７ａは、ゲートトレンチ２４の長手方向に沿ったライン状とされている。

【0030】

層間絶縁膜２７上には、コンタクトホール２７ａを通じてソース領域２２およびコンタクト領域２３と電気的に接続される上部電極２８が形成されている。なお、本実施形態では、上部電極２８が第１電極に相当している。

【0031】

本実施形態の上部電極２８は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域２２）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、コンタクト領域２３）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。

【0032】

半導体基板１０の他面１０ｂ側には、図１に示されるように、基板１１と電気的に接続される下部電極２９が形成されている。本実施形態では、下部電極２９が第２電極に相当している。本実施形態のＳｉＣ半導体装置では、このような構造により、セル領域１には、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。

【0033】

以上がセル領域１の構成である。次に、温度検出領域２の構成について説明する。温度検出領域２では、図３に示されるように、低濃度層１３上に、ＪＦＥＴ部１４および第１ディープ層１５が形成されている。なお、温度検出領域２におけるＪＦＥＴ部１４は、セル領域１における第１ディープ層１５と低濃度層１３との間のＪＦＥＴ部１４の厚さと等しくされ、低濃度層１３上の全体に形成されている。そして、第１ディープ層１５は、このＪＦＥＴ部１４上の全体に形成されている。つまり、温度検出領域２では、ＪＦＥＴ部１４上に第１ディープ層１５が積層されて配置されている。

【0034】

第１ディープ層１５上には、セル領域１と同様の電流分散層１７が全体に形成され、電流分散層１７上にセル領域１と同様のベース層２１が形成されている。ベース層２１の表層部には、ｐ^＋型のアノード層４１とｎ^＋型のカソード層４２とを有し、アノード層４１とカソード層４２とが半導体基板１０の面方向にて接続されている温度検出素子としてのダイオード素子４０が形成されている。なお、本実施形態では、アノード層４１が第２構成層に相当し、カソード層４２が第１構成層に相当している。

【0035】

アノード層４１は、基板１１側の下面がコンタクト領域２３の下面と同じ深さとされ、コンタクト領域２３と同じ厚さとされている。また、アノード層４１は、ｐ型不純物濃度がコンタクト領域２３と同じとされている。そして、本実施形態のアノード層４１は、上記のようにコンタクト領域２３と同じ厚さおよび同じ不純物濃度とされているため、コンタクト領域２３と同じ工程で形成される。本実施形態では、コンタクト領域２３およびアノード層４１は、半導体基板１０の一面１０ａからイオン注入を行うことで同時に形成される。このため、コンタクト領域２３およびアノード層４１は、イオン注入層で構成される。

【0036】

同様に、カソード層４２は、基板１１側の下面がソース領域２２の下面と同じ深さとされ、ソース領域２２と同じ厚さとされている。また、カソード層４２は、ｎ型不純物濃度がソース領域２２と同じとされている。そして、本実施形態のカソード層４２は、上記のようにソース領域２２と同じ厚さおよび同じ不純物濃度とされているため、ソース領域２２と同じ工程で形成される。本実施形態では、ソース領域２２およびカソード層４２は、半導体基板１０の一面１０ａからイオン注入を行うことで同時に形成される。このため、ソース領域２２およびカソード層４２は、イオン注入層で構成される。

【0037】

ここで、本実施形態では、図３および図４に示されるように、温度検出領域２を囲むように枠状の分離トレンチ５１が形成されている。つまり、本実施形態では、分離トレンチ５１で囲まれた領域が温度検出領域２とされ、温度検出領域２は、分離トレンチ５１によってセル領域１や外周領域３と区画されている。なお、図３は、図４中のIII－III線に沿った断面に相当している。

【0038】

また、本実施形態の温度検出領域２には、当該温度検出領域２を複数の構成領域２ａに区画するように、区画トレンチ５２が形成されている。具体的には、区画トレンチ５２は、分離トレンチ５１と連通するように形成されていると共に、分離トレンチ５１と共にいわゆる梯子状となるように形成されている。本実施形態の区画トレンチ５２は、温度検出領域２が３つの構成領域２ａに区画され、各構成領域２ａがＸ軸方向に沿って配列されるように２本備えられている。

【0039】

分離トレンチ５１および区画トレンチ５２は、ゲートトレンチ２４と同じ深さとされており、底面が電流分散層１７内に位置するように形成されている。このため、分離トレンチ５１および区画トレンチ５２は、ゲートトレンチ２４が形成される際に同時に形成される。なお、分離トレンチ５１および区画トレンチ５２が上記のように形成されるため、分離トレンチ５１および区画トレンチ５２の底面よりも下方には、ＪＦＥＴ部１４および第１ディープ層１５が配置された構成となる。

【0040】

そして、分離トレンチ５１および区画トレンチ５２には、ゲート絶縁膜５３とフローティングゲート電極５４とが埋め込まれている。なお、フローティングゲート電極５４は、ゲート電極２６が接続されるパッド４と接続されておらず、フローティング状態とされている。また、図４では、ゲート絶縁膜５３およびフローティングゲート電極５４を省略して示している。

【0041】

そして、上記アノード層４１およびカソード層４２は、各構成領域２ａにそれぞれ形成されている。本実施形態では、各構成領域２ａにおいて、構成領域２ａの配列方向（すなわち、Ｘ軸方向）に沿ってアノード層４１とカソード層４２とが順に形成されている。

【0042】

半導体基板１０の一面１０ａには、セル領域１と同様に層間絶縁膜２７が形成されている。層間絶縁膜２７には、アノード層４１およびカソード層４２を露出させるコンタクトホール２７ｂが形成されている。なお、層間絶縁膜２７に形成されたコンタクトホール２７ｂのパターンは、コンタクトホール２７ａと同様に任意のパターンが採用される。本実施形態では、コンタクトホール２７ｂは、分離トレンチ５１の長手方向に沿ったライン状とされている。

【0043】

層間絶縁膜２７上には、ダイオード素子４０の一端部となるアノード層４１と接続される第１主電極６１が形成されていると共に、ダイオード素子４０の他端部となるカソード層４２と接続される第２主電極６２が形成されている。そして、第１主電極６１および第２主電極６２は、図示しない接続配線を介してパッド５と電気的に接続されている。また、層間絶縁膜２７上には、各構成領域２ａに形成されたアノード層４１とカソード層４２とを接続する連結電極６３が形成されている。そして、本実施形態では、各構成領域２ａに形成されたアノード層４１とカソード層４２とが連結電極６３を介して順に接続されることにより、温度検出素子としてのダイオード素子４０が構成されている。

【0044】

なお、図４は、層間絶縁膜２７および各電極６１～６３を省略して示しており、温度検出領域２における半導体基板１０の一面１０ａ側の平面図を示している。また、図４では、アノード層４１およびカソード層４２のうちのコンタクトホール２７ｂを介して各電極６１～６３と接続される部分が点線で囲まれる領域となる。

【0045】

外周領域３の構成については、詳細な説明を省略するが、セル領域１を囲むように、複数本のｐ型のガードリングが備えられる、なお、ガードリングの平面レイアウトは、Ｚ軸方向において、例えば、四隅が丸められた四角形状や円形状等とされている。

【0046】

以上が本実施形態におけるＳｉＣ半導体装置の構成である。なお、本実施形態では、ｎ^＋型、ｎ型、ｎ^－型が第１導電型に相当しており、ｐ^－型、ｐ型、ｐ^＋型が第２導電型に相当している。次に、上記ＳｉＣ半導体装置の作動および効果について説明する。

【0047】

上記のようなＳｉＣ半導体装置では、ゲート電極２６にゲート電圧が印加される前のオフ状態では、ベース層２１に反転層が形成されない。このため、下部電極２９に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域２２からベース層２１内に電子が流れず、ＳｉＣ半導体装置は、上部電極２８と下部電極２９との間に電流が流れないオフ状態となる。

【0048】

また、ＳｉＣ半導体装置がオフ状態である場合には、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２５、５３の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、ゲートトレンチ２４、分離トレンチ５１、および区画トレンチ５２よりも深い位置に、第１ディープ層１５およびＪＦＥＴ部１４が備えられている。このため、第１ディープ層１５およびＪＦＥＴ部１４との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２５、５３に入り込み難くなる。したがって、本実施形態では、オフ時において、ゲート絶縁膜２５、５３が破壊されることを抑制できる。

【0049】

そして、ゲート電極２６に所定のゲート電圧、例えば２０Ｖが印加されると、ベース層２１のうちのゲートトレンチ２４に接している表面にチャネルが形成される。これにより、上部電極２８と下部電極２９との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、チャネルを通過した電子が電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を通過して基板１１へ流れるため、電流分散層１７、ＪＦＥＴ部１４および低濃度層１３を有するドリフト層１９が構成されているといえる。

【0050】

また、温度検出領域２においては、図５中の矢印Ａのように、ダイオード素子４０に一定電流が流される。そして、セル領域１でスイッチング動作が行われた場合や周囲の環境に応じて半導体基板１０の温度が変化する。この場合、ダイオード素子４０の順方向電圧は、半導体基板１０の温度に依存して変化する。したがって、上記のＳｉＣ半導体装置では、ダイオード素子４０の順方向電圧に基づいて半導体基板１０の温度が検出される。

【0051】

この場合、本実施形態では、温度検出領域２が分離トレンチ５１によってセル領域１および外周領域３と区画されている。このため、セル領域１から温度検出領域２に電流が流れ込むことが抑制され、検出精度が低下することを抑制できる。

【0052】

また、本実施形態では、温度検出領域２が複数の構成領域２ａに分割されている。このため、図５中の矢印Ｂのように、アノード層４１からベース層２１を介して異なるアノード層４１へ流れるリーク電流が発生し難くなる。したがって、順方向電圧がばらつくことが抑制され、検出精度が低下することをさらに抑制できる。

【0053】

さらに、温度検出領域２では、ｐ型のベース層２１とｐ型の第１ディープ層１５との間にｎ型の電流分散層１７が配置されている。このため、図５中の矢印Ｃのように、アノード層４１、ベース層２１、電流分散層１７を介して再びベース層２１へと流れるリーク電流が発生し難くなる。したがって、順方向電圧がばらつくことが抑制され、検出精度が低下することをさらに抑制できる。

【0054】

以上説明した本実施形態によれば、ダイオード素子４０は、ベース層２１の表層部に形成されたアノード層４１およびカソード層４２にて構成されている。このため、例えば、イオン注入等によってアノード層４１およびカソード層４２を容易に形成でき、不純物濃度や深さ等も容易に変更できる。したがって、設計自由度の向上を図ることができる。

【0055】

（１）本実施形態では、アノード層４１は、コンタクト領域２３と同じ厚さとされると共に同じ不純物濃度とされ、カソード層４２は、ソース領域２２と同じ厚さとされると共に同じ不純物濃度とされている。このため、アノード層４１をコンタクト領域２３と同じ工程で形成することができ、カソード層４２をソース領域２２と同じ工程で形成することができる。したがって、製造工程を増加させることなく温度検出素子としてのダイオード素子４０を備えたＳｉＣ半導体装置を構成でき、ひいては構成の簡略化を図ることができる。

【0056】

（２）本実施形態では、温度検出領域２が分離トレンチ５１によってセル領域１および外周領域３と区画されている。このため、セル領域１から温度検出領域２に電流が流れ込むことが抑制され、検出精度が低下することを抑制できる。

【0057】

（３）本実施形態では、温度検出領域２が複数の構成領域２ａに分割されている。このため、アノード層４１からベース層２１を介して異なるアノード層４１へ流れるリーク電流が発生し難くなる。したがって、順方向電圧がばらつくことが抑制され、検出精度が低下することをさらに抑制できる。

【0058】

（４）本実施形態では、温度検出領域２では、ｐ型のベース層２１とｐ型の第１ディープ層１５との間にｎ型の電流分散層１７が配置されている。このため、アノード層４１、ベース層２１、電流分散層１７を介して再びベース層２１へと流れるリーク電流が発生し難くなる。したがって、順方向電圧がばらつくことが抑制され、検出精度が低下することをさらに抑制できる。

【0059】

（５）本実施形態では、分離トレンチ５１および区画トレンチ５２がゲートトレンチ２４と同じ深さとされている。このため、分離トレンチおよび区画トレンチ５２をゲートトレンチ２４と同じ工程で形成でき、製造工程が増加することを抑制できる。

【0060】

（６）本実施形態では、半導体基板１０にアノード層４１およびカソード層４２を形成してダイオード素子４０を構成している。このため、例えば、半導体基板１０の一面１０ａ上に絶縁膜を介してｐ型およびｎ型のポリシリコン等を配置してダイオード素子４０を構成する場合と比較して、温度の応答性の向上を図ることができる。

【0061】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、引抜部を形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

【0062】

本実施形態のＳｉＣ半導体装置では、図６および図７に示されるように、引抜部７０が形成されている。本実施形態の引抜部７０は、セル領域１と温度検出領域２との間に配置される部分を含み、平面形状が分離トレンチ５１を囲む枠状とされている。そして、引抜部７０は、温度検出領域２の第１ディープ層１５と接続されるようにセル領域１と同様の第２ディープ層１８が形成され、ベース層２１の表層部に当該ベース層２１を介して第２ディープ層１８と接続されるコンタクト領域２３が形成されることで構成されている。つまり、引抜部７０は、第１ディープ層１５と接続されるｐ型の層で構成されている。なお、図６は、図７中のIV－IV線に沿った断面図に相当している。

【0063】

また、層間絶縁膜２７には、引抜部７０を構成するコンタクト領域２３を露出させるコンタクトホール２７ｃが形成されている。そして、引抜部７０を構成するコンタクト領域２３は、コンタクトホール２７ｃを通じて上部電極２８と電気的に接続されている。これにより、温度検出領域２の第１ディープ層１５は、引抜部７０を介して上部電極２８と電気的に接続される。つまり、本実施形態の引抜部７０は、温度検出領域２の第１ディープ層１５と上部電極２８とを接続するものである。

【0064】

以上説明した本実施形態によれば、ダイオード素子４０は、コンタクト領域２３と同じ厚さとされると共に同じ不純物濃度とされたアノード層４１と、ソース領域２２と同じ厚さとされると共に同じ不純物濃度とされたカソード層４２とを含んで構成されている。このため、上記第１実施形態と同様の効果を得ることができる。

【0065】

（１）本実施形態では、温度検出領域２の第１ディープ層１５は、セル領域１における上部電極２８よりも近い位置に形成された引抜部７０を介して上部電極２８と電気的に接続される。このため、アバランシェ降伏が発生した場合等、ホールに起因するサージ電流を第１ディープ層１５から引抜部７０を介して上部電極２８へ引き抜くことができる。このため、サージ電流がダイオード素子４０に達することを抑制でき、ダイオード素子４０を保護することができる。

【0066】

（２）本実施形態では、引抜部７０は、温度検出領域２を囲むように形成されている。このため、引抜部７０を温度検出領域２の周囲に点在して配置する場合と比較して、サージ電流を効率的に引き抜くことができる。

【0067】

（３）本実施形態では、引抜部７０は、セル領域１と同様のコンタクト領域２３および第２ディープ層１８を用いて構成されている。このため、引抜部７０を構成するためのみの製造工程が不要となり、製造工程が増加することも抑制できる。

【0068】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対し、引抜部７０の形成箇所を追加したものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。

【0069】

本実施形態のＳｉＣ半導体装置では、図８および図９に示されるように、引抜部７０は、温度検出領域２内にも形成されている。本実施形態では、温度検出領域２は、Ｘ軸方向に３つの構成領域２ａが並べて配置された状態となっている。そして、引抜部７０は、３つの構成領域２ａのうちの中央の構成領域２ａに形成されている。なお、温度検出領域２内に配置された引抜部７０は、図８とは別断面において、上部電極２８と電気的に接続されている。また、図８は、図９中のVIII－VIII線に沿った断面図に相当している。

【0070】

以上説明した本実施形態によれば、ダイオード素子４０は、コンタクト領域２３と同じ厚さとされると共に同じ不純物濃度とされたアノード層４１と、ソース領域２２と同じ厚さとされると共に同じ不純物濃度とされたカソード層４２とを含んで構成されている。このため、上記第１実施形態と同様の効果を得ることができる。

【0071】

（１）本実施形態では、温度検出領域２内に引抜部７０が配置されている。このため、さらにサージ電流がダイオード素子４０に達することを抑制でき、さらにダイオード素子４０を保護することができる。

【0072】

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0073】

上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴがセル領域１に形成されたＳｉＣ半導体装置について説明した。しかしながら、セル領域１に形成される半導体素子は、適宜変更可能であり、例えば、ｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとされてもよい。さらに、セル領域１に形成される半導体素子は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記各実施形態におけるｎ^＋型のドレイン領域（すなわち、基板１１）をｐ^＋型のコレクタ領域に変更する以外は、上記第１実施形態で説明したＭＯＳＦＥＴと同様である。

【0074】

また、上記各実施形態において、区画トレンチ５２が形成されていなくてもよいし、分離トレンチ５１が形成されていなくてもよい。さらに、分離トレンチ５１および区画トレンチ５２が、ゲートトレンチ２４と同じ深さとされていなくてもよい。

【0075】

そして、上記各実施形態では、第１ディープ層１５がＸ軸方向に沿って延設されている例について説明したが、第１ディープ層１５がＹ軸方向に延設されていてもよい。

【0076】

さらに、上記各実施形態では、ＪＦＥＴ部１４、第１ディープ層１５、電流分散層１７および第２ディープ層１８等が備えられていない構成とされてもよく、ドリフト層１９が低濃度層１３のみで構成されていてもよい。

【0077】

また、上記各実施形態において、アノード層４１は、コンタクト領域２３と異なる厚さとされていてもよいし、コンタクト領域２３と異なる不純物濃度とされていてもよい。同様に、カソード層４２は、ソース領域２２と異なる厚さとされていてもよいし、ソース領域２２と異なる不純物濃度とされていてもよい。

【符号の説明】

【0078】

１ セル領域
２ 温度検出領域
１１ 基板
１９ ドリフト層
２１ ベース層
２２ ソース領域（第１不純物領域）
２３ コンタクト領域（第２不純物領域）
２８ 上部電極（第１電極）
２９ 下部電極（第２電極）
４０ ダイオード素子
４１ アノード層（第２構成層）
４２ カソード層（第１構成層）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】