特許 7679277 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-05-09

(45)【発行日】2025-05-19

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H10D 30/66 20250101AFI20250512BHJP

   H10D 30/01 20250101ALI20250512BHJP

【ＦＩ】

H10D30/66 101H

H10D30/66 103Q

H10D30/66 103S

H10D30/66 201A

H10D30/66 102S

H10D30/01 301A

【請求項の数】 13

(21)【出願番号】P 2021168912

(22)【出願日】2021-10-14

(65)【公開番号】P2023059038

(43)【公開日】2023-04-26

【審査請求日】2024-03-12

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】名渕 雄太

(72)【発明者】

【氏名】永久 克己

(72)【発明者】

【氏名】酒井 敦

(72)【発明者】

【氏名】下村 彰宏

(72)【発明者】

【氏名】徳田 悟

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２０２１－０８２７７０（ＪＰ，Ａ）

【文献】特開２００９－１４１１８５（ＪＰ，Ａ）

【文献】特開２００６－０７３７４０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ３０／６６

Ｈ１０Ｄ ３０／０１

(57)【特許請求の範囲】

【請求項1】

複数のユニットセルが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを含む半導体装置であって、
前記複数のユニットセルの各々は、
第１導電型の半導体層からなるドリフト領域を有する半導体基板と、
前記セル領域の前記ドリフト領域の表面に形成され、且つ、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
前記ボディ領域から物理的に離間するように、前記ボディ領域の下方の前記ドリフト領域中に形成され、且つ、平面視における第１方向において互いに離れている前記第２導電型の一対の第１コラム領域と、
その底部が前記ボディ領域よりも深い位置に達するように、前記ドリフト領域中に形成され、且つ、前記第１方向において前記一対の第１コラム領域の間に形成されたトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
を備え、
前記外周領域の前記ドリフト領域の表面には、前記第２導電型の第１不純物領域が形成され、
前記第１不純物領域の下方の前記ドリフト領域中には、前記セル領域を囲むように、前記第１方向および平面視で前記第１方向と交差する第２方向に延在する前記第２導電型の第２コラム領域が形成され、
前記第１不純物領域は、前記ボディ領域に接続され、
前記第２コラム領域は、前記第１不純物領域に接続され、
前記第１不純物領域の不純物濃度は、前記ボディ領域の不純物濃度よりも低く、
前記第２コラム領域および前記一対の第１コラム領域の各々の不純物濃度は、前記第１不純物領域および前記ボディ領域の各々の不純物濃度よりも高い、半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記第２コラム領域の厚さは、前記一対の第１コラム領域の厚さよりも厚い、半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記第１不純物領域の厚さは、前記ボディ領域の厚さよりも厚い、半導体装置。

【請求項4】

請求項１に記載の半導体装置において、
前記第２コラム領域の底部の位置は、前記一対の第１コラム領域の底部の位置よりも浅い、半導体装置。

【請求項5】

請求項１に記載の半導体装置において、
前記複数のユニットセルの各々は、更に、
前記ゲート電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、
それらの底部が前記ボディ領域内に位置するように、前記層間絶縁膜および前記ソース領域を貫通し、且つ、平面視において前記一対の第１コラム領域に重なる位置に設けられた一対の第１孔と、
前記一対の第１孔内を埋め込むように、前記層間絶縁膜上に形成されたソース配線と、
を備え、
前記第２コラム領域には、前記ボディ領域および前記第１不純物領域を介して、前記ソース配線からソース電位が印加される、半導体装置。

【請求項6】

請求項１に記載の半導体装置において、
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型である、半導体装置。

【請求項7】

複数のユニットセルが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを含む半導体装置であって、
前記複数のユニットセルの各々は、
第１導電型の半導体層からなるドリフト領域を有する半導体基板と、
前記セル領域の前記ドリフト領域の表面に形成され、且つ、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
前記ボディ領域から物理的に離間するように、前記ボディ領域の下方の前記ドリフト領域中に形成され、且つ、平面視における第１方向において互いに離れている前記第２導電型の一対の第１コラム領域と、
その底部が前記ボディ領域よりも深い位置に達するように、前記ドリフト領域中に形成され、且つ、前記第１方向において前記一対の第１コラム領域の間に形成されたトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
を備え、
前記外周領域の前記ドリフト領域の表面には、前記第２導電型の第１不純物領域が形成され、
前記第１不純物領域の下方の前記ドリフト領域中には、前記セル領域を囲むように、前記第１方向および平面視で前記第１方向と交差する第２方向に延在する前記第２導電型の第２コラム領域が形成され、
前記第１不純物領域は、前記ボディ領域に接続され、
前記第２コラム領域は、前記第１不純物領域に接続され、
前記第２コラム領域の厚さは、前記一対の第１コラム領域の厚さよりも厚い、半導体装置。

【請求項8】

複数のユニットセルが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを含む半導体装置の製造方法であって、
（ａ）第１導電型の半導体層からなるドリフト領域を有する半導体基板を用意する工程、
（ｂ）前記セル領域の前記ドリフト領域中に、トレンチを形成する工程、
（ｃ）平面視における第１方向において互いに離れるように、前記セル領域の前記ドリフト領域中に、前記第1導電型と反対の第２導電型の一対の第１コラム領域を形成する工程、
（ｄ）前記セル領域を囲むように、前記外周領域の前記ドリフト領域中に、前記第１方向および平面視で前記第１方向と交差する第２方向に延在する前記第２導電型の第２コラム領域を形成する工程、
（ｅ）前記トレンチ内に、ゲート絶縁膜を介してゲート電極を形成する工程、
（ｆ）前記セル領域の前記ドリフト領域の表面に、前記第２導電型のボディ領域を形成する工程、
（ｇ）前記ボディ領域の表面に、前記第１導電型のソース領域を形成する工程、
（ｈ）前記外周領域の前記ドリフト領域の表面に、前記第２導電型の第１不純物領域を形成する工程、
を備え、
前記トレンチは、前記第１方向において前記一対の第１コラム領域の間に形成され、
前記トレンチの底部は、前記ボディ領域よりも深い位置に達し、
前記複数のユニットセルの各々は、前記半導体基板、前記ドリフト領域、前記トレンチ、前記一対の第１コラム領域、前記ゲート絶縁膜、前記ゲート電極、前記ボディ領域および前記ソース領域を備え、
前記一対の第１コラム領域は、前記ボディ領域から物理的に離間するように、前記ボディ領域の下方の前記ドリフト領域中に形成され、
前記第１不純物領域は、前記ボディ領域に接続され、
前記第２コラム領域は、前記第１不純物領域の下方の前記ドリフト領域中に形成され、且つ、前記第１不純物領域に接続され、
前記第１不純物領域の不純物濃度は、前記ボディ領域の不純物濃度よりも低く、
前記第２コラム領域および前記一対の第１コラム領域の各々の不純物濃度は、前記第１不純物領域および前記ボディ領域の各々の不純物濃度よりも高い、半導体装置の製造方法。

【請求項9】

請求項８に記載の半導体装置の製造方法において、
前記（ｃ）工程は、イオン注入によって行われ、
前記（ｃ）工程において、前記外周領域の前記ドリフト領域にも、前記第１コラム領域が前記第２コラム領域の一部として形成され、
前記（ｄ）工程において、前記外周領域に選択的にイオン注入を行うことで、前記第２コラム領域の一部の上方の前記ドリフト領域に、前記第２コラム領域の他部が形成される、半導体装置の製造方法。

【請求項10】

請求項８に記載の半導体装置の製造方法において、
前記（ｃ）工程および前記（ｄ）工程は、同じイオン注入によって行われ、
前記（ｈ）工程で形成される前記第１不純物領域の厚さは、前記（ｆ）工程で形成される前記ボディ領域の厚さよりも厚い、半導体装置の製造方法。

【請求項11】

請求項８に記載の半導体装置の製造方法において、
前記（ｃ）工程および前記（ｄ）工程は、前記セル領域および前記外周領域の各々の前記ドリフト領域上に、第１絶縁膜および第２絶縁膜の積層膜が形成された状態で、同じイオン注入によって行われ、
前記外周領域の前記積層膜の厚さは、前記セル領域の前記積層膜の厚さよりも厚くなっている、半導体装置の製造方法。

【請求項12】

請求項８に記載の半導体装置の製造方法において、
（ｉ）前記半導体基板上に、前記ゲート電極を覆うように、層間絶縁膜を形成する工程、
（ｊ）それらの底部が前記ボディ領域内に位置するように、前記層間絶縁膜および前記ソース領域を貫通する一対の第１孔を形成する工程、
（ｋ）前記層間絶縁膜上に、前記一対の第１孔内を埋め込むように、ソース配線を形成する工程、
を更に備え、
前記一対の第１孔は、平面視において前記一対の第１コラム領域に重なる位置に設けられ、
前記複数のユニットセルの各々は、前記層間絶縁膜、前記一対の第１孔および前記ソース配線を更に備え、
前記第２コラム領域は、前記ボディ領域および前記第１不純物領域を介して、前記ソース配線に電気的に接続される、半導体装置の製造方法。

【請求項13】

請求項８に記載の半導体装置の製造方法において、
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型である、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、特に、ボディ領域の下方にコラム領域を備えた半導体装置およびその製造方法に関する。

【背景技術】

【0002】

パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子において、耐圧を向上させるための構造として、スーパージャンクション構造（ＳＪ構造）と称されるＰＮ接合の構造がある。ｎ型のＭＯＳＦＥＴの場合、ｎ型のドリフト領域内にｐ型のコラム領域を２次元的に配置することで、ｐ型のコラム領域の周囲を空乏化させ、耐圧を向上させることができる。

【0003】

例えば、特許文献１では、１つのユニットセルに一対のトレンチゲートが備えられたマルチトレンチＳＪ構造が提案されている。このマルチトレンチＳＪ構造では、複数のコラム領域が、同一ピッチで各ユニットセルの境界に形成されている。しかし、特許文献１には、各ユニットセルを囲む外周領域におけるコラム領域の配置に関しては、何も開示されていない。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０２１－７１２９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

パワーＭＯＳＦＥＴを搭載した半導体装置では、各ユニットセルを囲む外周領域において、耐圧を確保するために、各種の不純物領域などを形成することが行われている。ＳＪ構造のパワーＭＯＳＦＥＴの場合も、外周領域における耐圧の確保を行うための工夫が必要とされるが、特許文献１には、そのような工夫について何も開示されていない。

【0006】

本願の主な目的は、外周領域における耐圧の確保を行い、それによって、半導体装置の信頼性を確保することにある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。

【課題を解決するための手段】

【0007】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0008】

一実施の形態である半導体装置は、複数のユニットセルが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを含む。前記複数のユニットセルの各々は、第１導電型の半導体層からなるドリフト領域を有する半導体基板と、前記セル領域の前記ドリフト領域の表面に形成され、且つ、前記第１導電型と反対の第２導電型のボディ領域と、前記ボディ領域の表面に形成された前記第１導電型のソース領域と、前記ボディ領域から物理的に離間するように、前記ボディ領域の下方の前記ドリフト領域中に形成され、且つ、平面視における第１方向において互いに離れて隣接する前記第２導電型の一対の第１コラム領域と、その底部が前記ボディ領域よりも深い位置に達するように、前記ドリフト領域中に形成され、且つ、前記第１方向において前記一対の第１コラム領域の間に形成されたトレンチと、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、を備える。ここで、前記外周領域の前記ドリフト領域の表面には、前記第２導電型の第１不純物領域が形成され、前記第１不純物領域の下方の前記ドリフト領域中には、前記セル領域を囲むように、前記第１方向および平面視で前記第１方向と交差する第２方向に延在する前記第２導電型の第２コラム領域が形成され、前記第１不純物領域は、前記ボディ領域に接続され、前記第２コラム領域は、前記第１不純物領域に接続されている。

【0009】

一実施の形態である複数のユニットセルが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを含む半導体装置の製造方法は、（ａ）第１導電型の半導体層からなるドリフト領域を有する半導体基板を用意する工程、（ｂ）前記セル領域の前記ドリフト領域中に、トレンチを形成する工程、（ｃ）平面視における第１方向において互いに離れて隣接するように、前記セル領域の前記ドリフト領域中に、前記第1導電型と反対の第２導電型の一対の第１コラム領域を形成する工程、（ｄ）前記セル領域を囲むように、前記外周領域の前記ドリフト領域中に、前記第１方向および平面視で前記第１方向と交差する第２方向に延在する前記第２導電型の第２コラム領域を形成する工程、（ｅ）前記トレンチ内に、ゲート絶縁膜を介してゲート電極を形成する工程、（ｆ）前記セル領域の前記ドリフト領域の表面に、前記第２導電型のボディ領域を形成する工程、（ｇ）前記ボディ領域の表面に、前記第１導電型のソース領域を形成する工程、（ｈ）前記外周領域の前記ドリフト領域の表面に、前記第２導電型の第１不純物領域を形成する工程、を備える。ここで、前記トレンチは、前記第１方向において前記一対の第１コラム領域の間に形成され、前記トレンチの底部は、前記ボディ領域よりも深い位置に達し、前記複数のユニットセルの各々は、前記半導体基板、前記ドリフト領域、前記トレンチ、前記一対の第１コラム領域、前記ゲート絶縁膜、前記ゲート電極、前記ボディ領域および前記ソース領域を備え、前記一対の第１コラム領域は、前記ボディ領域から物理的に離間するように、前記ボディ領域の下方の前記ドリフト領域中に形成され、前記第１不純物領域は、前記ボディ領域に接続され、前記第２コラム領域は、前記第１不純物領域の下方の前記ドリフト領域中に形成され、且つ、前記第１不純物領域に接続されている、半導体装置の製造方法。

【発明の効果】

【0010】

一実施の形態によれば、半導体装置の信頼性を確保できる。

【図面の簡単な説明】

【0011】

【図1】実施の形態１における半導体装置を示す平面図である。

【図2】実施の形態１における半導体装置を示す平面図である。

【図3】実施の形態１における半導体装置を示す断面図である。

【図4】実施の形態１における半導体装置の製造工程を示す断面図である。

【図5】図４に続く製造工程を示す断面図である。

【図6】図５に続く製造工程を示す断面図である。

【図7】図６に続く製造工程を示す断面図である。

【図8】図７に続く製造工程を示す断面図である。

【図9】図８に続く製造工程を示す断面図である。

【図10】図９に続く製造工程を示す断面図である。

【図11】図１０に続く製造工程を示す断面図である。

【図12】図１１に続く製造工程を示す断面図である。

【図13】変形例における半導体装置の製造工程を示す断面図である。

【図14】図１３に続く製造工程を示す断面図である。

【図15】図１４に続く製造工程を示す断面図である。

【図16】図１５に続く製造工程を示す断面図である。

【図17】図１６に続く製造工程を示す断面図である。

【図18】実施の形態２における半導体装置を示す断面図である。

【図19】実施の形態３における半導体装置を示す断面図である。

【図20】実施の形態３における半導体装置の製造工程の一例を示す断面図である。

【図21】実施の形態３における半導体装置の製造工程の他の例を示す断面図である。

【図22】実施の形態４における半導体装置を示す断面図である。

【図23】検討例における半導体装置を示す断面図である。

【発明を実施するための形態】

【0012】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0013】

また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。

【0014】

（実施の形態１）
図１および図２は、半導体装置１００である半導体チップの平面図である。図１は、主に半導体基板ＳＵＢ上に形成される配線を示し、図２は、上記配線の下方の構造体を示し、半導体基板ＳＵＢの表面付近に形成された構造体を示している。

【0015】

図１に示されるように、半導体装置１００の大部分はソース配線ＳＷで覆われており、ソース配線ＳＷの外周には、ゲート配線ＧＷが形成されている。ここでは図示していないが、ソース配線ＳＷおよびゲート配線ＧＷは、保護膜ＰＩＱで覆われている。保護膜ＰＩＱの一部には開口部が設けられ、その開口部で露出しているソース配線ＳＷおよびゲート配線ＧＷが、ソースパッドおよびゲートパッドとなる。ソースパッド上およびゲートパッド上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体装置１００が、他チップまたは配線基板などと電気的に接続される。

【0016】

また、半導体装置１００は、セル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを含んでいる。セル領域ＣＲは、ＳＪ構造のパワーＭＯＳＦＥＴなどのような主要なトランジスタがユニットセルＵＣとして形成される領域である。

【0017】

図２に示されるように、セル領域ＣＲでは、複数のゲート電極ＧＥがＸ方向に延在している。外周領域ＯＲとセル領域ＣＲとの境界付近において、複数のゲート電極ＧＥを繋げるゲート引き出し部が形成されている。上記ゲート引き出し部の上方には、孔ＣＨ２が設けられ、ゲート配線ＧＷの一部が孔ＣＨ２に埋め込まれることで、ゲート配線ＧＷと複数のゲート電極ＧＥとが電気的に接続されている。

【0018】

また、セル領域ＣＲでは、複数のゲート電極ＧＥの間には、Ｘ方向に延在する複数のｐ型のコラム領域ＰＣ１が形成されている。外周領域ＯＲでは、セル領域ＣＲを囲むように、Ｘ方向およびＹ方向に延在するｐ型のコラム領域ＰＣ２が形成されている。コラム領域ＰＣ２は外周領域ＯＲに複数形成され、ここでは、セル領域ＣＲが２重のコラム領域ＰＣ２によって囲まれている場合を例示する。しかし、コラム領域ＰＣ２の数は、２つに限られず、３つ以上であってもよい。

【0019】

＜本願発明者らによる検討事項＞
以下に図２３を用いて、本願発明者らが検討を行った検討例の半導体装置と、その問題点とについて説明する。図２３は、図１および図２に示される拡大領域１Ａに対応する断面図である。

【0020】

図２３に示されるように、検討例の半導体装置は、セル領域ＣＲに複数のユニットセルＵＣを含んでいる。各ユニットセルＵＣは、ｎ型のドリフト領域ＮＶを有する半導体基板ＳＵＢと、ドリフト領域ＮＶの表面に形成されたｐ型のボディ領域ＰＢと、ボディ領域ＰＢの表面に形成されたｎ型のソース領域と、ボディ領域ＰＢの下方に位置するように、ドリフト領域ＮＶ中に形成された一対のｐ型のコラム領域ＰＣ１と、ドリフト領域ＮＶ中に形成されたトレンチＴＲと、トレンチＴＲ内にゲート絶縁膜ＧＦを介して形成されたゲート電極ＧＥとを備えている。また、半導体基板ＳＵＢの裏面には、ｎ型のドレイン領域ＮＤおよびドレイン電極ＤＥが形成されている。

【0021】

また、各ユニットセルＵＣにおいて、半導体基板ＳＵＢ上には層間絶縁膜ＩＬが形成され、層間絶縁膜ＩＬ中には、孔ＣＨ１が形成されている。層間絶縁膜ＩＬ上には、孔ＣＨ１内を埋め込むように、ソース配線ＳＷが形成されている。また、孔ＣＨ１の底部において、ボディ領域ＰＢ内には、ボディ領域ＰＢよりも高い不純物濃度を有する高濃度領域ＰＲが形成されている。

【0022】

セル領域ＣＲでは、複数のコラム領域ＰＣ１が、Ｘ方向において、同一ピッチで各ユニットセルＵＣの境界に形成されている。また、外周領域ＯＲでも、セル領域ＣＲのコラム領域ＰＣ１と同等なコラム領域ＰＣ１が、同一ピッチで形成されている。なお、外周領域ＯＲでは、セル領域ＣＲのコラム領域ＰＣ１と区別するために、コラム領域ＰＣ１をコラム領域ＰＣ２として説明する。

【0023】

また、外周領域ＯＲには、ｐ型のウェル領域ＰＷが形成されている。ｐ型のウェル領域ＰＷおよびコラム領域ＰＣ２は、半導体装置の耐圧を確保するために設けられている。ユニットセルＵＣのオン動作時には、空乏層５０が図２３の破線のように広がる。セル領域ＣＲでは、複数のコラム領域ＰＣ１が等間隔に配置されているので、空乏層５０の広がりは十分になる。しかし、外周領域ＯＲでは、コラム領域ＰＣ２がウェル領域ＰＷから物理的に分離しているので、空乏層５０が十分に広がらないという問題がある。具体的には、Ｘ方向における空乏層５０の広がりが、十分とは言えないという問題がある。すなわち、検討例では、半導体装置の信頼性が低下する恐れがあることが判った。

【0024】

＜実施の形態１における半導体装置の構造＞
本願発明者らは、上述の検討例が抱える問題点を考慮して、実施の形態１における半導体装置１００を考案した。以下に図３を用いて、実施の形態１における半導体装置１００について説明する。図３は、図１および図２に示される拡大領域１Ａに対応する断面図である。

【0025】

図３に示されるように、実施の形態１の半導体装置１００は、検討例と同様に、セル領域ＣＲに複数のユニットセルＵＣを含み、各ユニットセルＵＣは、ＳＪ構造を成す。まず、セル領域ＣＲの各ユニットセルＵＣの構造について説明する。

【0026】

半導体基板ＳＵＢは、例えばｎ型のシリコンからなり、ｎ型の半導体層からなるドリフト領域ＮＶを有している。ドリフト領域ＮＶの表面には、ｐ型のボディ領域が形成されている。ボディ領域ＰＢの表面には、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。

【0027】

ドリフト領域ＮＶ中には、ボディ領域ＰＢの下方に位置するように、一対のコラム領域ＰＣ１が形成されている。一対のコラム領域ＰＣ１は、Ｘ方向に延在し、Ｙ方向において互いに離れて隣接し、Ｚ方向においてボディ領域ＰＢから物理的に離間している。なお、一対のコラム領域ＰＣ１は、ボディ領域ＰＢよりも高い不純物濃度を有している。

【0028】

ドリフト領域ＮＶ中には、それらの底部がボディ領域ＰＢよりも深い位置に達するように、トレンチＴＲが形成されている。トレンチＴＲは、Ｘ方向に延在し、Ｙ方向において一対のコラム領域ＰＣ１の間に形成されている。トレンチＴＲ内には、それぞれゲート絶縁膜ＧＦを介してゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコン膜であり、ゲート電極ＧＥは、例えばｎ型の多結晶シリコン膜である。

【0029】

また、半導体基板ＳＵＢの裏面には、ｎ型のドレイン領域ＮＤおよびドレイン電極ＤＥが形成されている。ｎ型のドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。

【0030】

半導体基板ＳＵＢ上には、ゲート電極ＧＥを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。層間絶縁膜ＩＬ中には、複数の孔ＣＨ１が形成されている。複数の孔ＣＨ１は、それらの底部がボディ領域ＰＢ内に位置するように、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通している。複数の孔ＣＨ１は、平面視において一対のコラム領域ＰＣ１に重なる位置に設けられ、Ｘ方向に延在している。また、複数の孔ＣＨ１の各々の底部において、ボディ領域ＰＢ内には、ボディ領域ＰＢよりも高い不純物濃度を有する高濃度領域ＰＲが形成されている。なお、ここでは図示していないが、層間絶縁膜ＩＬ中には、複数の孔ＣＨ２も形成されている。

【0031】

層間絶縁膜ＩＬ上には、複数の孔ＣＨ１内を埋め込むように、ソース配線ＳＷが形成されている。ソース配線ＳＷは、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度領域ＰＲに電気的に接続され、これらにソース電位を供給する。ソース配線ＳＷ上には、例えばポリイミド膜のような保護膜ＰＩＱが形成されている。なお、層間絶縁膜ＩＬ上には、ゲート配線ＧＷも形成されている。ここでは図示はしないが、ゲート配線ＧＷは、孔ＣＨ２内に埋め込まれ、且つ、ゲート電極ＧＥに電気的に接続されている。ゲート電極ＧＥには、ゲート配線ＧＷからゲート電位が印加される。ソース配線ＳＷおよびゲート配線ＧＷは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えば窒化チタン膜であり、上記導電性膜は、例えばアルミニウム膜である。

【0032】

なお、ソース配線ＳＷおよびゲート配線ＧＷは、孔ＣＨ１内または孔ＣＨ２内を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された上記バリアメタル膜および上記導電性膜とから構成されていてもよい。その場合、上記プラグ層は、窒化チタン膜のようなバリアメタル膜と、タングステン膜のような導電性膜とからなる。

【0033】

半導体装置１００は、例えば、ＤＣ／ＤＣコンバータに含まれるハイサイド用のＭＯＳＦＥＴおよびローサイド用のＭＯＳＦＥＴに適用できる。また、ＤＣ／ＤＣコンバータをモータ駆動回路として使用する場合、ゲート電極ＧＥをソース配線ＳＷに短絡させることで、ローサイド用のＭＯＳＦＥＴをダイオードとして用いることがある。ここで、モータ（インダクタンス）から発生する起電力によって、上記ダイオード用のＭＯＳＦＥＴのソースとドレインとの間に電圧Ｖｄｓが印加され、出力容量が変化し、逆回復電流が発生する。出力容量の電圧Ｖｄｓの依存性が高いと、逆回復電流が急激に発生し、これがノイズとして現れる。このノイズを低減するために、スナバ回路（ＭＩＭ容量）などを搭載する方法も考えられるが、スナバ回路を設けると、ＭＯＳＦＥＴの高速動作が制限されるという課題がある。

【0034】

ここで、実施の形態１のコラム領域ＰＣ１は、ボディ領域ＰＢから物理的に離間している。それ故、一対のコラム領域ＰＣ１にはソース電位が印加されず、一対のコラム領域ＰＣ１はフローティング構造となっている。フローティング構造の場合、熱平衡状態時（電圧Ｖｄｓ＝０Ｖ）に、コラム領域ＰＣ１およびボディ領域ＰＢから生じる空乏層が分離している。従って、コラム領域ＰＣ１がボディ領域ＰＢと物理的に繋がっている場合と比較して、正バイアス時（電圧Ｖｄｓ＞０Ｖ）に出力容量の急激な変化を緩和することができる。よって、スナバ回路を搭載しなくても、ノイズを低減することができる。

【0035】

外周領域ＯＲのドリフト領域ＮＶの表面には、ｐ型のウェル領域（不純物領域）ＰＷが形成されている。ウェル領域ＰＷは、ボディ領域ＰＢに接続されている。また、ウェル領域ＰＷの下方のドリフト領域ＮＶには、複数のコラム領域ＰＣ２が形成されている。なお、ウェル領域ＰＷの不純物濃度は、ボディ領域ＰＢの不純物濃度よりも低く、コラム領域ＰＣ１およびコラム領域ＰＣ２の各々の不純物濃度は、ウェル領域ＰＷおよびボディ領域ＰＢの各々の不純物濃度よりも高い。

【0036】

実施の形態１でも検討例と同様に、複数のコラム領域ＰＣ１および複数のコラム領域ＰＣ２は、等間隔に配置されている。しかしながら、検討例では、コラム領域ＰＣ２の厚さがコラム領域ＰＣ１の厚さと同じであったが、実施の形態１では、コラム領域ＰＣ２の厚さが、コラム領域ＰＣ１の厚さよりも厚くなっている。従って、複数のコラム領域ＰＣ２は、ウェル領域ＰＷに接続されている。すなわち、複数のコラム領域ＰＣ２は、ボディ領域ＰＢおよびウェル領域ＰＷを介して、ソース配線ＳＷに電気的に接続されている。そのため、複数のコラム領域ＰＣ２には、ボディ領域ＰＢおよびウェル領域ＰＷを介して、ソース配線ＳＷからソース電位が印加される。

【0037】

ユニットセルＵＣのオン動作時には、空乏層５０が図３の破線のように十分に広がる。このため、外周領域ＯＲおいて耐圧の確保を図ることができるので、半導体装置１００の信頼性を確保することができる。

【0038】

なお、複数のコラム領域ＰＣ２のうち全部が、コラム領域ＰＣ１の厚さよりも厚くなっていなくてもよく、ウェル領域ＰＷに接続されていなくてもよいが、複数のコラム領域ＰＣ２のうち最外周のコラム領域ＰＣ２は、コラム領域ＰＣ１の厚さよりも厚くなるように形成され、ウェル領域ＰＷに接続されている必要がある。なお、最外周のコラム領域ＰＣ２とは、セル領域ＣＲから最も遠くに位置するコラム領域ＰＣ２であり、半導体装置１００の端部（半導体チップの端部）に最も近いコラム領域ＰＣ２である。

【0039】

＜半導体装置の製造方法＞
以下に図４～図１２を用いて、実施の形態１における半導体装置１００の製造方法について説明する。図４～図１２は、図３と同様に、図１および図２に示される拡大領域１Ａに対応する断面図である。

【0040】

まず、図４に示されるように、ｎ型の半導体層からなるドリフト領域ＮＶを有する半導体基板ＳＵＢを用意する。ドリフト領域ＮＶは、例えばｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながらシリコン層を成長させることで形成できる。

【0041】

図５に示されるように、セル領域ＣＲのドリフト領域ＮＶ中に、トレンチＴＲを形成する。まず、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。次に、絶縁膜ＩＦ１上に、フォトリソグラフィ法によって、開口部を有するレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして上記開口部から露出している絶縁膜ＩＦ１およびドリフト領域ＮＶに対してドライエッチング処理を行うことで、ドリフト領域ＮＶ中にトレンチＴＲを形成する。その後、アッシング処理によってレジストパターンＲＰ１を除去し、例えばフッ酸を用いたウェットエッチング処理によって絶縁膜ＩＦ１を除去する。

【0042】

図６に示されるように、セル領域ＣＲおよび外周領域ＯＲのドリフト領域ＮＶ中に、ｐ型のコラム領域ＰＣ１を形成する。まず、トレンチＴＲ内を埋め込むように、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。次に、例えばＣＭＰ法またはドライエッチング処理によって、一対のトレンチＴＲの外部に位置する絶縁膜ＩＦ２を除去する。

【0043】

次に、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、絶縁膜ＩＦ３、絶縁膜ＩＦ４および絶縁膜ＩＦ５を順番に形成する。絶縁膜ＩＦ３および絶縁膜ＩＦ５は、例えば酸化シリコン膜であり、絶縁膜ＩＦ４は、例えば窒化シリコン膜である。なお、絶縁膜ＩＦ５の厚さは、絶縁膜ＩＦ３および絶縁膜ＩＦ４の各々の厚さよりも厚くなっている。

【0044】

次に、絶縁膜ＩＦ５上にレジストパターンＲＰ２を形成し、レジストパターンＲＰ２をマスクとしてドライエッチング処理を行うことで、絶縁膜ＩＦ５を選択的にパターニングし、絶縁膜ＩＦ５に、絶縁膜ＩＦ４に達する開口部を形成する。次に、レジストパターンＲＰ２および絶縁膜ＩＦ５をマスクとし、絶縁膜ＩＦ３および絶縁膜ＩＦ４を半導体基板ＳＵＢの表面を保護するための保護膜として、例えばホウ素（Ｂ）などをイオン注入する。これにより、絶縁膜ＩＦ５の開口部の下方に位置するドリフト領域ＮＶ中に、ｐ型のコラム領域ＰＣ１が形成される。

【0045】

なお、外周領域ＯＲのドリフト領域ＮＶ中に形成されたコラム領域ＰＣ１は、コラム領域ＰＣ２の一部として形成される。その後、アッシング処理によってレジストパターンＲＰ２を除去する。

【0046】

図７に示されるように、外周領域ＯＲのドリフト領域ＮＶ中に、ｐ型のコラム領域ＰＣ２を形成する。まず、絶縁膜ＩＦ５上に、セル領域ＣＲの絶縁膜ＩＦ５の開口部を覆い、外周領域ＯＲの絶縁膜ＩＦ５の開口部を露出するようなパターンを有するレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３および絶縁膜ＩＦ５をマスクとして、外周領域ＯＲに、例えばホウ素（Ｂ）などを選択的にイオン注入する。これにより、コラム領域ＰＣ２の一部（コラム領域ＰＣ１）の上方のドリフト領域ＮＶに、コラム領域ＰＣ２の他部が形成される。

【0047】

なお、図７のイオン注入は、図６のイオン注入よりも低い注入エネルギーで、複数回に分けて行われる。注入エネルギーを適切に調整することで、後の工程でウェル領域ＰＷに接するような厚さを有するコラム領域ＰＣ２を形成できる。その後、アッシング処理によってレジストパターンＲＰ３を除去する。

【0048】

図８に示されるように、ウェットエッチング処理によって、絶縁膜ＩＦ５、絶縁膜ＩＦ４、絶縁膜ＩＦ３および絶縁膜ＩＦ２を順次除去する。まず、例えばフッ酸を用いたウェットエッチング処理によって絶縁膜ＩＦ５を除去する。次に、例えばリン酸を用いたウェットエッチング処理によって絶縁膜ＩＦ４を除去する。次に、例えばフッ酸を用いたウェットエッチング処理によって絶縁膜ＩＦ３および絶縁膜ＩＦ２を除去する。これにより、トレンチＴＲ内を含む半導体基板ＳＵＢの表面が露出する。

【0049】

図９に示されるように、トレンチＴＲ内に、それぞれゲート絶縁膜ＧＦを介してゲート電極ＧＥを形成する。まず、トレンチＴＲ内を含む半導体基板ＳＵＢ上に、例えば熱酸化法によって、酸化シリコン膜からなるゲート絶縁膜ＧＦを形成する。次に、ゲート絶縁膜ＧＦを介してトレンチＴＲ内を埋め込むように、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えばｎ型の不純物が導入された多結晶シリコン膜を形成する。次に、例えばＣＭＰ法またはドライエッチング処理によって、トレンチＴＲの外部に位置する多結晶シリコン膜を除去する。

【0050】

図１０に示されるように、まず、フォトリソグラフィ法およびイオン注入法によって、外周領域ＯＲのドリフト領域ＮＶの表面にホウ素（Ｂ）などを導入することで、ｐ型のウェル領域ＰＷを形成する。次に、フォトリソグラフィ法およびイオン注入法によって、セル領域ＣＲのドリフト領域ＮＶの表面にホウ素（Ｂ）などを導入することで、ｐ型のボディ領域ＰＢを形成する。次に、フォトリソグラフィ法およびイオン注入法によって、ボディ領域ＰＢの表面に砒素（Ａｓ）などを導入することで、ｎ型のソース領域ＮＳを形成する。

【0051】

図１１に示されるように、半導体基板ＳＵＢ上に層間絶縁膜ＩＬを形成し、セル領域ＣＲの層間絶縁膜ＩＬ中に孔ＣＨ１を形成し、ボディ領域ＰＢに高濃度領域ＰＲを形成する。まず、半導体基板ＳＵＢ上に、ゲート電極ＧＥを覆うように、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。次に、フォトリソグラフィ法およびドライエッチング処理によって、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通する孔ＣＨ１を形成する。孔ＣＨ１の底部は、ボディ領域ＰＢ内に位置している。次に、孔ＣＨ１の底部において、ボディ領域ＰＢ内にホウ素（Ｂ）などをイオン注入することで、ボディ領域ＰＢよりも高い不純物濃度を有するｐ型の高濃度領域ＰＲを形成する。

【0052】

その後、図示はしないが、ゲート引き出し部に設定されているゲート電極ＧＥの一部上に位置する層間絶縁膜ＩＬの一部に、フォトリソグラフィ法およびドライエッチング処理によって、孔ＣＨ２を形成する。

【0053】

図１２に示されるように、層間絶縁膜ＩＬ上にソース配線ＳＷを形成し、ソース配線ＳＷ上に保護膜ＰＩＱを形成する。まず、層間絶縁膜ＩＬ上に、孔ＣＨ１内を埋め込むように、スパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜からなるバリアメタル膜と、例えばアルミニウム膜からなる導電性膜との積層膜を形成する。次に、上記積層膜をパターニングすることで、ソース配線ＳＷを形成する。ここでは図示はしないが、ソース配線ＳＷを形成する工程と同じ工程によって、層間絶縁膜ＩＬ上に、孔ＣＨ２内を埋め込むように、ゲート配線ＧＷも形成される。次に、ソース配線ＳＷ上およびゲート配線ＧＷ上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜ＰＩＱを形成する。その後、図示はしないが、保護膜ＰＩＱの一部を開口し、ソース配線ＳＷ上およびゲート配線ＧＷ上に、ソースパッドおよびゲートパッドとなる領域を露出させる。

【0054】

図１２の後、まず、必要に応じて半導体基板ＳＵＢの裏面を研磨する。次に、半導体基板ＳＵＢの裏面に、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。次に、ドレイン領域ＮＤ上に、スパッタリング法によって、ドレイン電極ＤＥを形成する。

【0055】

以上の工程を経て、図３に示される半導体装置１００が製造される。

【0056】

（変形例）
以下に図１３～図１７を用いて、変形例における半導体装置の製造方法について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。

【0057】

変形例では、コラム領域ＰＣ１などの各構成を製造する順番が、実施の形態１と異なっているが、各構成を製造する工程自体は、実施の形態１とほぼ同様である。従って、以下では各構成の順番を主に説明し、その工程自体の詳細な説明を省略する。

【0058】

変形例における半導体装置の製造方法は、図５までは実施の形態１と同様である。図５の工程の後、図１３に示されるように、外周領域ＯＲのドリフト領域ＮＶの表面にウェル領域ＰＷを形成する。次に、セル領域ＣＲのドリフト領域ＮＶ中に、トレンチＴＲを形成する。

【0059】

次に、図１４に示されるように、トレンチＴＲ内に、それぞれゲート絶縁膜ＧＦを介してゲート電極ＧＥを形成する。次に、図１５に示されるように、セル領域ＣＲのドリフト領域ＮＶの表面にボディ領域ＰＢを形成し、ボディ領域ＰＢの表面にソース領域ＮＳを形成する。

【0060】

次に、図１６に示されるように、半導体基板ＳＵＢ上のゲート絶縁膜ＧＦ上に、例えばＣＶＤ法によって、絶縁膜ＩＦ３、絶縁膜ＩＦ４および絶縁膜ＩＦ５を順番に形成する。次に、絶縁膜ＩＦ５上にレジストパターンＲＰ２を形成し、レジストパターンＲＰ２をマスクとしてドライエッチング処理を行うことで、絶縁膜ＩＦ５を選択的にパターニングし、絶縁膜ＩＦ５に、絶縁膜ＩＦ４に達する開口部を形成する。

【0061】

次に、レジストパターンＲＰ２および絶縁膜ＩＦ５をマスクとし、例えばホウ素（Ｂ）などをイオン注入する。これにより、絶縁膜ＩＦ５の開口部の下方に位置するドリフト領域ＮＶ中に、ｐ型のコラム領域ＰＣ１が形成される。なお、実施の形態１と同様に、外周領域ＯＲのドリフト領域ＮＶ中に形成されたコラム領域ＰＣ１は、コラム領域ＰＣ２の一部として形成される。その後、アッシング処理によってレジストパターンＲＰ２を除去する。

【0062】

次に、図１７に示されるように、絶縁膜ＩＦ５上に、実施の形態１と同様のレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３および絶縁膜ＩＦ５をマスクとして、外周領域ＯＲに、例えばホウ素（Ｂ）などを選択的にイオン注入する。これにより、コラム領域ＰＣ２の一部（コラム領域ＰＣ１）の上方のドリフト領域ＮＶに、コラム領域ＰＣ２の他部が形成される。

【0063】

その後、アッシング処理によってレジストパターンＲＰ３を除去し、ウェットエッチング処理によって、絶縁膜ＩＦ５、絶縁膜ＩＦ４および絶縁膜ＩＦ３を順次除去する。ここで、半導体基板ＳＵＢ上のゲート絶縁膜ＧＦについては、絶縁膜ＩＦ３と共に除去されていてもよいし、残されていてもよい。また、絶縁膜ＩＦ３を除去せずに残しておいてもよい。

【0064】

その後、実施の形態１で説明した図１１以降の工程が行われる。このように、変形例における半導体装置の製造方法であっても、図３の半導体装置１００を製造できる。

【0065】

（実施の形態２）
以下に図１８を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。

【0066】

図１８に示されるように、実施の形態２におけるコラム領域ＰＣ２は、コラム領域ＰＣ１と同じ構成とされ、コラム領域ＰＣ１と同じイオン注入によって形成される。このため、コラム領域ＰＣ２の厚さは、セル領域ＣＲのコラム領域ＰＣ１の厚さと同じである。その代わりに、実施の形態２では、ウェル領域ＰＷの厚さは、ボディ領域ＰＢの厚さよりも厚くなっている。このため、実施の形態２においても、コラム領域ＰＣ２は、ウェル領域ＰＷに接続されている。従って、空乏層５０が十分に広がるので、外周領域ＯＲおいて耐圧の確保を図ることができ、半導体装置１００の信頼性を確保することができる。

【0067】

なお、実施の形態２におけるウェル領域ＰＷは、各々の注入エネルギーが異なるように、ウェル領域ＰＷ用のイオン注入を複数回に分けて行うことで形成できる。このようにウェル領域ＰＷが形成されるので、実施の形態２では、ウェル領域ＰＷの形成のために新たにマスクを追加する必要がない。

【0068】

また、コラム領域ＰＣ２は、図６に示されるレジストパターンＲＰ２を用いて、コラム領域ＰＣ１と同じイオン注入によって形成されるので、図７に示されるレジストパターンＲＰ３を用いて行われるイオン注入を省略できる。従って、実施の形態２では、実施の形態１と比較して、製造工程の簡略化を図ることができる。

【0069】

（実施の形態３）
以下に図１９～図２１を用いて、実施の形態３における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。

【0070】

図１９に示されるように、実施の形態３では、コラム領域ＰＣ２の厚さがセル領域ＣＲのコラム領域ＰＣ１の厚さとほぼ同じになっているが、コラム領域ＰＣ２の底部の位置は、コラム領域ＰＣ１の底部の位置よりも浅くなっている。実施の形態３においても、コラム領域ＰＣ２は、ウェル領域ＰＷに接続されている。従って、空乏層５０が十分に広がるので、外周領域ＯＲおいて耐圧の確保を図ることができ、半導体装置１００の信頼性を確保することができる。

【0071】

実施の形態３におけるコラム領域ＰＣ２は、コラム領域ＰＣ１と同じイオン注入によって形成される。このイオン注入は、ドリフト領域ＮＶ上に形成されている絶縁膜ＩＦ３および絶縁膜ＩＦ４の積層膜が形成された状態で行われるが、実施の形態３では、外周領域ＯＲの積層膜の厚さが、セル領域ＣＲの積層膜の厚さと異なっており、セル領域ＣＲの積層膜の厚さよりも厚くなっている。このため、外周領域ＯＲおよびセル領域ＣＲに同じイオン注入を行うと、外周領域ＯＲのコラム領域ＰＣ２の底部の位置が、セル領域ＣＲのコラム領域ＰＣ１の底部の位置よりも浅くなる。

【0072】

このようなイオン注入は、実施の形態１の図６および図７に代えて、図２０または図２１のような状態で行われる。

【0073】

図２０では、外周領域ＯＲの絶縁膜ＩＦ４の厚さが、セル領域ＣＲの絶縁膜ＩＦ４の厚さよりも厚くなっている。このような状態とするためには、実施の形態１よりも厚い厚さの絶縁膜ＩＦ４を形成後、フォトリソグラフィ法およびドライエッチング処理によって、セル領域ＣＲの絶縁膜ＩＦ４の厚さを選択的に薄くすればよい。その後、実施の形態１と同様に、絶縁膜ＩＦ５およびレジストパターンＲＰ２を形成し、絶縁膜ＩＦ５に開口部を形成した後、イオン注入を行う。

【0074】

図２１では、外周領域ＯＲの絶縁膜ＩＦ３の厚さが、セル領域ＣＲの絶縁膜ＩＦ３の厚さよりも厚くなっている。このような状態とするためには、実施の形態１よりも厚い厚さの絶縁膜ＩＦ３を形成後、フォトリソグラフィ法およびドライエッチング処理によって、セル領域ＣＲの絶縁膜ＩＦ３の厚さを選択的に薄くすればよい。その後、実施の形態１と同様に、絶縁膜ＩＦ４、絶縁膜ＩＦ５およびレジストパターンＲＰ２を形成し、絶縁膜ＩＦ５に開口部を形成した後、イオン注入を行う。

【0075】

なお、このようなイオン注入を変形例の製造方法に適用する場合、変形例の図１６および図１７に代えて、図２０または図２１の技術思想を適用すればよい。

【0076】

（実施の形態４）
以下に図２２を用いて、実施の形態４における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。

【0077】

実施の形態４の各ユニットセルＵＣは、一対のトレンチＴＲおよび一対のゲート電極ＧＥが備えられたマルチトレンチＳＪ構造を成す。Ｙ方向において、一対のトレンチＴＲは一対のコラム領域ＰＣ１の間に位置するが、一対のトレンチＴＲの間には、コラム領域ＰＣ１が設けられていない。このようなユニットセルＵＣをセル領域ＣＲに適用することで、規格化オン抵抗（Ｒｓｐ）の低減を図ることができる（特許文献１を参照）。また、実施の形態４でも、外周領域ＯＲおいて耐圧の確保を図ることができ、半導体装置１００の信頼性を確保することができる。

【0078】

なお、実施の形態４に開示されたマルチトレンチＳＪ構造のユニットセルＵＣを、実施の形態２または実施の形態３に適用することもできる。

【0079】

以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

【符号の説明】

【0080】

５０ 空乏層
１００ 半導体装置
１Ａ 拡大領域
ＣＨ１、ＣＨ２ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＧＷ ゲート配線
ＩＦ１～ＩＦ５ 絶縁膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＰＢ ボディ領域
ＰＣ１、ＰＣ２ コラム領域
ＰＩＱ 保護膜
ＰＲ 高濃度領域
ＲＰ１～ＲＰ３ レジストパターン
ＰＷ ウェル領域（不純物領域）
ＳＵＢ 半導体基板
ＳＷ ソース配線
ＴＲ トレンチ
ＵＣ ユニットセル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】