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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-05-14
(45)【発行日】2025-05-22
(54)【発明の名称】表示装置およびこれを含むタイル型表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20250515BHJP
G09F 9/40 20060101ALI20250515BHJP
G09F 9/33 20060101ALI20250515BHJP
H01L 21/60 20060101ALI20250515BHJP
【ＦＩ】
G09F9/30 348A
G09F9/40 301
G09F9/30 338
G09F9/33
G09F9/30 330
G09F9/30 348Z
H01L21/60 311S
【請求項の数】
22
(21)【出願番号】P 2024538957
(86)(22)【出願日】2022-09-13
(65)【公表番号】
(43)【公表日】2025-01-22
(86)【国際出願番号】 KR2022013618
(87)【国際公開番号】W WO2023146054
(87)【国際公開日】2023-08-03
【審査請求日】2024-06-26
(31)【優先権主張番号】10-2022-0012665
(32)【優先日】2022-01-27
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100121382
【弁理士】
【氏名又は名称】山下 託嗣
(72)【発明者】
【氏名】チェ，ナク チョ
(72)【発明者】
【氏名】アン，サン ウ
(72)【発明者】
【氏名】ソン，ヨン ドク
(72)【発明者】
【氏名】ジャン，ウォン ホ
(72)【発明者】
【氏名】ホ，ミョン ク
【審査官】石本 努
(56)【参考文献】
【文献】米国特許出願公開第２０２０／００１３８４６（ＵＳ，Ａ１）
【文献】特開２０２１－０４３４５８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０３８８６３６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２１／０２０２９０６（ＵＳ，Ａ１）
【文献】特開２０１８－００６２５４（ＪＰ，Ａ）
【文献】特開２０２０－０３１２０６（ＪＰ，Ａ）
【文献】特開２０００－１３５８１４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ９／３０－９／４６
Ｈ０１Ｌ２１／４４７－２１／４４９
２１／６０－２１／６０７
２５／００－２５／１６
Ｈ０５Ｂ３３／００－３３／２８
４４／００
４５／６０
Ｈ１０Ｂ８０／００
Ｈ１０Ｄ８０／００－８０／３０
Ｈ１０Ｋ５０／００－９９／００
Ｈ１０Ｈ２０／００
２０／０１－２０／８５８
２９／００－９９／００
(57)【特許請求の範囲】
【請求項1】
表示領域および前記表示領域の周辺の非表示領域を含む基板と、前記基板の第１面上において、前記表示領域に位置する画素回路のトランジスタを含むトランジスタ層と、
前記トランジスタ層の前記非表示領域において、前記画素回路に電気的に接続されるパッド部と、
前記トランジスタ層上において、前記パッド部と離隔する第１ビア層と、
前記第１ビア層上において、前記第１ビア層の上面の一部を露出させるように前記第１ビア層との段差を有する第２ビア層と、
前記第２ビア層上において、前記第２ビア層の上面の一部を露出させるように前記第２ビア層との段差を有する第３ビア層と、
前記表示領域の前記第３ビア層上において、前記トランジスタに電気的に連結される発光素子を含む表示素子層と、
前記基板の第２面上に位置するリードラインと、
前記基板の前記第１面、前記基板の前記第２面、および、前記第１面と前記第２面との間にある前記基板の一側面の面上に配置され、前記パッド部と前記リードラインとを互いに電気的に連結する側面連結ラインと、
前記側面連結ラインの全体をカバーし、前記第２ビア層から露出された前記第１ビア層の前記上面に重畳するオーバーコーティング層と、を含む、表示装置。
【請求項2】
前記オーバーコーティング層の一端部は、前記第２ビア層の一端部と対向する、請求項１に記載の表示装置。
【請求項3】
前記オーバーコーティング層は、前記第２ビア層の前記露出された上面の少なくとも一部に重畳し、前記オーバーコーティング層の一端部は、前記第３ビア層の一端部と対向する、請求項１に記載の表示装置。
【請求項4】
前記オーバーコーティング層は、絶縁層を含み、前記絶縁層は、前記側面連結ラインに直接接触し、前記絶縁層は、ブラック顔料を含む、請求項１に記載の表示装置。
【請求項5】
前記トランジスタ層は、前記トランジスタ上において、前記第１ビア層に接触する層間絶縁層を含み、
前記層間絶縁層は、前記第１ビア層及び前記パッド部から露出された部分を含む、請求項１に記載の表示装置。
【請求項6】
前記表示素子層は、前記第３ビア層上において、前記発光素子に電気的に接続される画素電極と、
前記画素電極および前記パッド部上において、前記画素電極の上面の一部および前記パッド部の上面の一部を露出する保護層と、を含み、
前記保護層は、前記層間絶縁層の前記露出された部分、前記第１ビア層、前記第２ビア層、および前記第３ビア層に接触する、請求項５に記載の表示装置。
【請求項7】
前記側面連結ラインは、前記保護層上に位置し、前記層間絶縁層の前記露出された部分と重畳する、請求項６に記載の表示装置。
【請求項8】
前記オーバーコーティング層の一端部は、前記保護層を挟んで前記第２ビア層の一端部と対向する、請求項６に記載の表示装置。
【請求項9】
平面上において、前記第２ビア層の前記一端部は、第１方向に直線に延びる形状を有する、請求項８に記載の表示装置。
【請求項10】
前記オーバーコーティング層は、前記第２ビア層の前記露出された上面の少なくとも一部と重畳し、前記オーバーコーティング層の一端部は、前記保護層を挟んで前記第３ビア層の一端部と対向する、請求項６に記載の表示装置。
【請求項11】
平面上において、前記第２ビア層の前記一端部は、第１方向に直線に延びる形状を有する、請求項１０に記載の表示装置。
【請求項12】
前記トランジスタ層上において、前記表示領域で前記第１ビア層によってカバーされる第１ソース金属層と、前記表示領域において、前記第１ビア層上に位置し、前記第２ビア層によってカバーされる第２ソース金属層と、
前記表示領域において、前記第２ビア層上に位置し、前記第３ビア層によってカバーされる第３ソース金属層と、をさらに含む、請求項６に記載の表示装置。
【請求項13】
前記パッド部は、前記第１ソース金属層と共に形成される第１パッド電極と、
前記第２ソース金属層と共に形成され、前記第１パッド電極上に直接形成される第２パッド電極と、
前記第３ソース金属層と共に形成され、前記第２パッド電極上に直接形成される第３パッド電極と、
前記画素電極と共に形成され、前記第３パッド電極上に直接形成される第４パッド電極と、を含み、
前記第１乃至第４パッド電極のそれぞれの一部は、前記保護層に接触する、請求項１２に記載の表示装置。
【請求項14】
前記表示素子層は、前記表示領域において、前記オーバーコーティング層の一部および前記保護層の上に位置し、ブラック顔料および微細導電粒子を含むブラック異方性導電フィルムをさらに含み、
前記発光素子と前記画素電極は、前記微細導電粒子を介して互いに電気的に連結される、請求項６に記載の表示装置。
【請求項15】
前記基板の前記第２面上に配置される第２面電極と、導電性接着部材を介して前記第２面電極に電気的に連結される軟質フィルムと、をさらに含み、
前記側面連結ラインは、前記リードラインを介して前記第２面電極に電気的に連結される、請求項１に記載の表示装置。
【請求項16】
前記発光素子は、フリップチップタイプのマイクロ発光ダイオード素子である、請求項１に記載の表示装置。
【請求項17】
タイル型表示装置において、前記タイル型表示装置は、
複数の表示装置と、
前記複数の表示装置の間で前記複数の表示装置を互いに連結する結合領域と、を含み、
前記複数の表示装置のうちの少なくとも１つは、
表示領域および前記表示領域の周辺の非表示領域を含む基板と、
前記基板の第１面上において、前記表示領域に位置する画素回路のトランジスタを含むトランジスタ層と、
前記トランジスタ層の前記非表示領域において、前記画素回路に電気的に接続されるパッド部と、
前記トランジスタ層上において、前記パッド部と離隔する第１ビア層と、
前記第１ビア層上において、前記第１ビア層の上面の一部を露出するように前記第１ビア層との段差を有する第２ビア層と、
前記第２ビア層上において、前記第２ビア層の上面の一部を露出するように前記第２ビア層との段差を有する第３ビア層と、
前記表示領域の前記第３ビア層上において、前記トランジスタに電気的に連結される発光素子を含む表示素子層と、
前記基板の第２面上に配置されるリードラインと、
前記基板の前記第１面、前記基板の前記第２面、および、前記第１面と前記第２面との間の前記基板の一側面の面上に配置され、前記パッド部と前記リードラインとを互いに電気的に連結する側面連結ラインと、
前記側面連結ラインの全体をカバーし、前記第２ビア層から露出された前記第１ビア層の前記上面と重畳し、ブラック顔料を含むオーバーコーティング層と、を含む、タイル型表示装置。
【請求項18】
前記オーバーコーティング層の一端部は、前記第２ビア層の一端部と対向する、請求項１７に記載のタイル型表示装置。
【請求項19】
前記オーバーコーティング層は、前記第２ビア層の前記露出された上面の少なくとも一部と重畳し、前記オーバーコーティング層の一端部は、前記第３ビア層の一端部と対向する、請求項１７に記載のタイル型表示装置。
【請求項20】
前記表示素子層は、前記第３ビア層上において、前記発光素子に電気的に接続される画素電極と、
前記画素電極および前記パッド部上において、前記画素電極の上面の一部および前記パッド部の上面の一部を露出する保護層と、を含み、
前記保護層は、前記第１ビア層、前記第２ビア層、および前記第３ビア層に接触する、請求項１７に記載のタイル型表示装置。
【請求項21】
前記オーバーコーティング層の一端部は、前記保護層を挟んで前記第２ビア層の一端部と対向する、請求項２０に記載のタイル型表示装置。
【請求項22】
前記発光素子のそれぞれは、フリップチップタイプのマイクロ発光ダイオード素子を含む、請求項１７に記載のタイル型表示装置。【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施例は、表示装置およびこれを含むタイル型表示装置に関する。
【背景技術】
【0002】
近年、情報ディスプレイに対する関心が高まるにつれて、表示装置に関する研究開発が継続的に行われている。例えば、大画面表示装置を作るために、複数の表示装置を互いに連結したタイルド表示装置（ｔｉｌｅｄ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）が実用化されている。タイルド表示装置は、所定の大きさを有する複数の表示パネルを互いに連結して大画面を実現する。
【0003】
本背景技術の項目に記載された前記情報は、本開示の背景知識を促すためのものであり、先行技術を構成しない情報を含むことができる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の１つ以上の実施例は、ブラック顔料を含むオーバーコーティング層を含む表示装置に関する。オーバーコーティング層は、側面連結ライン全体および第２ビア層から露出された第１ビア層の露出された上面をカバーすることができる。
【0005】
本開示の１つ以上の実施例は、前記表示装置を含むタイル型表示装置に関する。
【0006】
ただし、本開示の実施例の態様及び特徴は、前述の説明に限定されるものではなく、本開示の思想及び領域から逸脱しない範囲で多様に拡張可能であろう。
【課題を解決するための手段】
【0007】
本開示の１つ以上の実施例による表示装置は、表示領域および前記表示領域の周辺の非表示領域を含む基板と、前記基板の第１面上において、前記表示領域に位置する画素回路のトランジスタを含むトランジスタ層と、前記トランジスタ層の前記非表示領域において、前記画素回路に電気的に接続されるパッド部と、前記トランジスタ層上において、前記パッド部と離隔する第１ビア層と、前記第１ビア層上において、前記第１ビア層の上面の一部を露出させるように前記第１ビア層との段差を有する第２ビア層と、前記第２ビア層上において、前記第２ビア層の上面の一部を露出させるように前記第２ビア層との段差を有する第３ビア層と、前記表示領域の前記第３ビア層上において、前記トランジスタに電気的に連結される発光素子を含む表示素子層と、前記基板の第２面上に位置するリードラインと、前記基板の前記第１面、前記基板の前記第２面、および、前記第１面と前記第２面との間にある前記基板の一側面の面上に配置され、前記パッド部と前記リードラインとを互いに電気的に連結する側面連結ラインと、前記側面連結ラインの全体をカバーし、前記第２ビア層から露出された前記第１ビア層の前記上面に重畳するオーバーコーティング層と、を含む。
【0008】
一実施例によれば、前記オーバーコーティング層の一端部は、前記第２ビア層の一端部と対向しうる。
【0009】
一実施例によれば、前記オーバーコーティング層は、前記第２ビア層の前記露出された上面の少なくとも一部に重畳し、前記オーバーコーティング層の一端部は、前記第３ビア層の一端部と対向しうる。
【0010】
一実施例によれば、前記オーバーコーティング層は、絶縁層を含み、前記絶縁層は、前記側面連結ラインに直接接触し、前記絶縁層は、ブラック顔料を含むことができる。
【0011】
一実施例によれば、前記トランジスタ層は、前記トランジスタ上において、前記第１ビア層に接触する層間絶縁層を含み、前記層間絶縁層は、前記第１ビア層及び前記パッド部から露出された部分を含むことができる。
【0012】
一実施例によれば、前記表示素子層は、前記第３ビア層上において、前記発光素子に電気的に接続される画素電極と、前記画素電極および前記パッド部上において、前記画素電極の上面の一部および前記パッド部の上面の一部を露出する保護層と、を含むことができる。前記保護層は、前記層間絶縁層の前記露出された部分、前記第１ビア層、前記第２ビア層、および前記第３ビア層に接触することができる。
【0013】
一実施例によれば、前記側面連結ラインは、前記保護層上に位置し、前記層間絶縁層の前記露出された部分と重畳しうる。
【0014】
一実施例によれば、前記オーバーコーティング層の一端部は、前記保護層を挟んで前記第２ビア層の一端部と対向しうる。
【0015】
一実施例によれば、平面上において、前記第２ビア層の前記一端部は、第１方向に直線に延びる形状を有することができる。
【0016】
一実施例によれば、前記オーバーコーティング層は、前記第２ビア層の前記露出された上面の少なくとも一部と重畳し、前記オーバーコーティング層の一端部は、前記保護層を挟んで前記第３ビア層の一端部と対向しうる。
【0017】
一実施例によれば、平面上において、前記第２ビア層の前記一端部は、第１方向に直線に延びる形状を有することができる。
【0018】
一実施例によれば、前記表示装置は、前記トランジスタ層上において、前記表示領域で前記第１ビア層によってカバーされる第１ソース金属層と、前記表示領域において、前記第１ビア層上に位置し、前記第２ビア層によってカバーされる第２ソース金属層と、前記表示領域において、前記第２ビア層上に位置し、前記第３ビア層によってカバーされる第３ソース金属層と、をさらに含むことができる。
【0019】
一実施例によれば、前記パッド部は、前記第１ソース金属層と共に形成される第１パッド電極と、前記第２ソース金属層と共に形成され、前記第１パッド電極上に直接形成される第２パッド電極と、前記第３ソース金属層と共に形成され、前記第２パッド電極上に直接形成される第３パッド電極と、前記画素電極と共に形成され、前記第３パッド電極上に直接形成される第４パッド電極と、を含むことができる。前記第１乃至第４パッド電極のそれぞれの一部は、前記保護層に接触することができる。
【0020】
一実施例によれば、前記表示素子層は、前記表示領域において、前記オーバーコーティング層の一部および前記保護層の上に位置し、ブラック顔料および微細導電粒子を含むブラック異方性導電フィルムをさらに含み、前記発光素子と前記画素電極は、前記微細導電粒子を介して互いに電気的に連結されうる。
【0021】
一実施例によれば、前記表示装置は、前記基板の前記第２面上に配置される第２面電極と、導電性接着部材を介して前記第２面電極に電気的に連結される軟質フィルムと、をさらに含むことができる。前記側面連結ラインは、前記リードラインを介して前記背面電極に電気的に連結されうる。
【0022】
一実施例によれば、前記発光素子は、フリップチップタイプのマイクロ発光ダイオード素子でありうる。
【0023】
本開示の実施例によるタイル型表示装置は、複数の表示装置と、前記複数の表示装置の間で前記複数の表示装置を互いに連結する結合領域と、を備えることができる。前記複数の表示装置のうちの少なくとも１つは、表示領域および前記表示領域の周辺の非表示領域を含む基板と、前記基板の上面上において、前記表示領域に位置する画素回路のトランジスタを含むトランジスタ層と、前記トランジスタ層の前記非表示領域において、前記画素回路に電気的に接続されるパッド部と、前記トランジスタ層上において、前記パッド部と離隔する第１ビア層と、前記第１ビア層上において、前記第１ビア層の上面の一部を露出するように前記第１ビア層との段差を有する第２ビア層と、前記第２ビア層上において、前記第２ビア層の上面の一部を露出するように前記第２ビア層との段差を有する第３ビア層と、前記表示領域の前記第３ビア層上において、前記トランジスタに電気的に連結される発光素子を含む表示素子層と、前記基板の第２面上に配置されるリードラインと、前記基板の前記第１面、前記基板の前記第２面、および、前記第１面と前記第２面との間の前記基板の一側面の面上に配置され、前記パッド部と前記リードラインとを互いに電気的に連結する側面連結ラインと、前記側面連結ラインの全体をカバーし、前記第２ビア層から露出された前記第１ビア層の前記上面と重畳し、ブラック顔料を含むオーバーコーティング層と、を含むことができる。
【0024】
一実施例によれば、前記オーバーコーティング層の一端部は、前記第２ビア層の一端部と対向することができる。
【0025】
一実施例によれば、前記オーバーコーティング層は、前記第２ビア層の前記露出された上面の少なくとも一部と重畳し、前記オーバーコーティング層の一端部は、前記第３ビア層の一端部と対向することができる。
【0026】
一実施例によれば、前記表示素子層は、前記第３ビア層上において、前記発光素子に電気的に接続される画素電極と、前記画素電極および前記パッド部上において、前記画素電極の上面の一部および前記パッド部の上面の一部を露出させる保護層と、を含むことができる。前記保護層は、前記第１ビア層、前記第２ビア層、および前記第３ビア層に接触することができる。
【0027】
一実施例によれば、前記オーバーコーティング層の一端部は、前記保護層を挟んで前記第２ビア層の一端部と対向することができる。
【0028】
一実施例によれば、前記発光素子のそれぞれは、フリップチップタイプのマイクロ発光ダイオード素子でありうる。
【発明の効果】
【0029】
本開示の実施例によれば、表示装置およびこれを含むタイル型表示装置は、側面連結配線全体をカバーするオーバーコーティング層を含むことができる。オーバーコーティング層は、基板上において階段状に配置されるビア層同士の間の段差によるダムに堰き止められて形成されうる。したがって、オーバーコーティング層は、基板上の非表示領域において、ビア層の段差に堰き止められて均一に一方向に延びる端部を有することができ、オーバーコーティング層の工程変動（ｐｒｏｃｅｓｓ ｃａｐａｂｉｌｉｔｙ、例えば、工程ばらつき）を減少させることができる。例えば、パッドプリンティング工程で形成されるオーバーコーティング層の工程変動が減少し、これを含む表示装置製造工程の変動を減少させることができる。したがって、表示装置およびこれを含むタイル型表示装置の製造工程の信頼度ならびに映像品質を改善することができる。
【0030】
ただし、本開示の態様および特徴は、上述の態様および特徴に限定されるものではなく、本開示の思想および領域から逸脱しない範囲で多様に拡張可能であろう。
【図面の簡単な説明】
【0031】
本開示内容の前記および他の態様と特徴は、添付の図面を参照して本開示の例示的で、非限定的な実施の態様についての以下の詳細な説明からより明確に理解されるであろう。
【0032】
【発明を実施するための形態】
【0033】
以下、添付の図面を参照して実施例をより具体的に説明し、明細書全体を通じて同一の参照符号は同一の構成要素を示す。しかしながら、本開示は、様々な異なる形態で実現されることができ、ここで説明する実施例にのみ限定されるものとして解釈されるべきではない。むしろ、これらの実施例は、本開示が周到かつ完全であり、本開示の態様および特徴が当業者に十分に伝わるように例示として提供される。したがって、本開示が属する技術分野で通常の知識を有する者が本開示の態様および特徴に対する完全な理解のために必要でないプロセス、要素および技術については説明しないことがある。他の説明がない限り、添付された図面および明細書全体を通じて同じ参照番号は同じ構成要素を示すので、重複する説明は省略する。
【0034】
特定の実施例が異なって実現される場合、特定のプロセスの順序は、説明された順序と異なってもよい。例えば、連続して説明される２つの工程が同時にまたは実質的に同時に実行されても、説明された順序と逆の順序で実行されてもよい。
【0035】
図面では、構成要素、層、および領域の相対的なサイズは、明確性のために誇張および／または単純化されうる。“下”、“上”などのような空間的に相対的な用語は、ある構成要素または特徴の他の構成要素または特徴に対する関係を容易に説明するために本明細書で使用することができる。空間的に相対的な用語は、図面に示す方向に加えて、使用中または動作中の装置の異なる方向を含むように意図されていると理解されるであろう。例えば、図面で装置を反転させると、“下”と記載される要素は、他の構成要素や特徴の“上”に向くことになる。したがって、例示的な用語“下”は、上下方向の両方を含むことができる。装置は、方向が異なることができ（例えば、９０度または他の方向に回転）、ここで使用される空間的に相対的な記述子はそれに応じて解釈されるべきである。
【0036】
図面において、ｘ軸、ｙ軸、ｚ軸は、直交座標系の３軸に限定されず、より広い意味で解釈されうる。例えば、ｘ軸、ｙ軸およびｚ軸は、互いに垂直、または実質的に垂直であるか、互いに垂直でない互いに異なる方向を表すことができる。
【0037】
本明細書において、“第１”、“第２”、“第３”などの用語は、様々な構成要素、要素、領域、層、および／またはセクションを説明するために使用されうるが、このような構成要素、要素、領域、層、および／またはセクションはこのような用語によって限定されるべきではないことが理解されるであろう。このような用語は、ある構成要素、要素、領域、層またはセクションを他の構成要素、要素、領域、層またはセクションと区別するために使用される。したがって、以下で説明する第１要素、構成要素、領域、層またはセクションは、本発明の思想および範囲を逸脱することなく、第２要素、構成要素、領域、層またはセクションと呼ぶことができる。
【0038】
要素または層が他の要素または層に“連結”されるか“結合”されると呼ばれる場合、他の要素または層に直接連結されるかまたは結合されることができ、１つ以上の介在要素または層が存在し得ることが理解されるであろう。同様に、層、領域、または要素が他の層、領域、または要素に「電気的に連結」されている場合、他の層、領域、または要素に直接電気的に連結されるかまたはそれらの間に１つ以上の中間層、領域、または要素を挟んで間接的に電気的に連結されうる。また、要素または層が２つの要素または層の間にあると言われる場合、２つの要素または層の間にある唯一の要素または層であってもよく、１つ以上の中間要素または層が存在してもよいことが理解されるであろう。
【0039】
本明細書で使用される用語は、特定の実施例を説明するためのものであり、本発明を限定するものではない。本明細書で使用される単数形は、文脈上別段に明示されない限り、複数形も含むことが意図される。本明細書で使用される“含む”、“備える”は、明示された特徴、定数、段階、演算、要素、および／または構成要素の存在を明示するが、１つ以上の他の特徴、定数、および／または構成要素の存在または追加を排除するものではないことが理解されるであろう。段階、作業、要素、構成要素、および/またはそのグループ。本明細書で使用される「および／または」は、１つ以上の関連するリスト項目の任意のそして全ての組み合わせを含む。例えば、“Ａおよび／またはＢ”という表現はＡ、ＢまたはＡおよびＢを表す。要素リストの前にある“少なくとも１つ以上”のような表現は、要素リスト全体を修正し、リストの個々の要素を修正しない。例えば、“ａ、ｂ、ｃのうちの少なくとも１つ”、“ａ、ｂ、ｃのうちの少なくとも１つ”および“ａ、ｂ、ｃからなる群から選ばれた少なくとも１つ”は、ａ、ｂ、ｃ、ａとｂ、ａとｃ、ｂとｃ、ａ、ｂ、およびｃとその変形を表す。
【0040】
本明細書で使用されるように、“実質的に”、“わずかに”およびこれと類似な用語は、程度用語ではなく近似用語として使用され、当業界で通常の技術を有する者が認識できる測定または計算された値の固有な変動を説明するためのものである。また、本発明の実施例を説明する際の“～できる”の使用は、“本発明の１つ以上の実施例”を意味する。本明細書で使用されるように、“使用”という用語は、“活用”という用語と同義とみなすことができる。また、“例示”という用語は、例示または図面を指すためのものである。
【0041】
本明細書に記載される本発明の実施例による電子または電気装置および／またはその他の関連装置または構成要素は、任意の適切なハードウェア、ファームウェア（例えば、アプリケーション別の集積回路）、ソフトウェアまたはソフトウェア、ファームウェアおよびハードウェアの組み合わせを用いて具現化することができる。このような装置の様々な構成要素は、例えば１つの集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ上に形成されるか、別度の集積回路チップ上に形成されうる。また、このような素子の様々な構成要素は、フレキシブル印刷回路フィルム、テープキャリアパッケージ（ＴＣＰ：Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、印刷回路基板（ＰＣＢ：Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）または一つの基板上に具現化されうる。さらに、このような装置の様々な構成要素は、１つ以上のプロセッサ上で実行され、１つ以上のコンピューティング装置において、コンピュータプログラム命令を実行し、ここで説明する様々な機能を実行するために、他のシステム構成要素と相互作用するプロセスまたはスレッドでありうる。コンピュータプログラム命令は、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような標準メモリ装置を使用してコンピューティング装置に具現化されうるメモリに保存される。コンピュータプログラム命令は、例えば、ＣＤ－ＲＯＭ、フラッシュドライブのような他の非一時的なコンピュータ読み取り可能な媒体に保存されることもできる。さらに、当業者は、本開示の実施例の様々なコンピューティングデバイスの機能が、１つのコンピューティングデバイスに結合または統合され得るか、または特定のコンピューティングデバイスの機能が例示的な実施例の精神および範囲を逸脱することなく、１つ以上の他のコンピューティングデバイスに分散され得ることを認識するべきである。
【0042】
特に定義しない限り、本明細書で使用されるすべての用語（技術および科学用語を含む）は、本開示が属する技術分野で通常の技術のうちの１つによって一般に理解されるのと同じ意味を有する。また、一般的に使用される辞書で定義されている用語と同じ用語は、本明細書で明示的に定義しない限り、関連技術および／または本明細書の文脈でその意味と一致する意味を有するものと解釈されるべきであり、理想化されるかまたは過度に形式的な意味に解釈されてはならない。
【0043】
【0044】
【0045】
表示装置１は、動画および／または静止画を表示する装置であって、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、タブレットＰＣ（ｔａｂｌｅｔ ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、およびスマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、ウォッチフォン（ｗａｔｃｈ ｐｈｏｎｅ）、移動通信端末、電子手帳、電子書籍、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ナビゲーション、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）などの携帯用電子機器だけでなく、テレビ、ノートパソコン、モニター、広告板、モノのインターネット（ｉｎｔｅｒｎｅｔ ｏｆ ｔｈｉｎｇｓ、ＩＯＴ）装置などの様々な適切な製品の表示画面として用いられることができる。
【0046】
表示装置１（または、表示パネル）は、第１方向ＤＲ１に延びる長辺と、第１方向ＤＲ１と交差する第２方向ＤＲ２に延びる短辺と、を有する長方形形状の平面に形成されうる。第１方向ＤＲ１に延びる長辺と第２方向ＤＲ２に延びる短辺とが交わるコーナー（ｃｏｒｎｅｒ）は、適切な曲率（例えば、所定の曲率）で丸く形成されるか、または直角に形成されうる。表示装置１の平面形状は四角形に限定されず、他の適切な多角形、円形、または楕円形に形成されてもよい。表示装置１は、平面形または実質的に平面形の表示装置でありうるが、本開示の実施例はこれに限定されない。例えば、表示装置１は、左右側の終端に形成され、一定の曲率を有するか、または変化する曲率を有する曲面部を含んでもよい。その他に、表示装置１は、曲がったり、撓まれたり、ベンディングされたり、折り畳まれたり、巻かれたりすることができるように柔軟に形成されうる。
【0047】
画素ＰＸのそれぞれは、一例として、図２及び図３のように、単位画素ＵＰで表現されうる。単位画素ＵＰのそれぞれは、第１、第２、及び第３画素ＳＰ１、ＳＰ２、ＳＰ３を含むことができる。図２と図３では、単位画素ＵＰが３つの画素ＳＰ１、ＳＰ２、ＳＰ３を含むことを例示したが、本開示の実施例はこれに限定されない。
【0048】
第１画素ＳＰ１、第２画素ＳＰ２、および第３画素ＳＰ３は、互いに異なる色に発光することができる。第１画素ＳＰ１、第２画素ＳＰ２、および第３画素ＳＰ３のそれぞれは、長方形、正方形、または菱形の平面形状を有することができる。例えば、第１画素ＳＰ１、第２画素ＳＰ２、および第３画素ＳＰ３のそれぞれは、図２に示すように、第１方向ＤＲ１に延びる短辺と第２方向ＤＲ２に延びる長辺とを有する長方形の平面形状を有してもよい。別の例として、第１画素ＳＰ１、第２画素ＳＰ２、および第３画素ＳＰ３のそれぞれは、図３に示すように、正方形または菱形の平面形状を有してもよい。
【0049】
一実施例において、図２に示すように、第１画素ＳＰ１、第２画素ＳＰ２、および第３画素ＳＰ３は、第１方向ＤＲ１に沿って配列されうる。
【0050】
他の実施例として、第１画素ＳＰ１および、第２画素ＳＰ２と第３画素ＳＰ３は、第１方向ＤＲ１に沿って配列され、残りの１つと第１画素ＳＰ１は、第２方向ＤＲ２に沿って配列されうる。例えば、図３に示すように、第２画素ＳＰ２は、第１画素ＳＰ１に対して第１方向ＤＲ１に配列され、第３画素ＳＰ３は、第１画素ＳＰ１に対して第２方向ＤＲ２に配列されうる。
【0051】
第１画素ＳＰ１は、第１光を発光し、第２画素ＳＰ２は、第２光を発光し、第３画素ＳＰ３は、第３光を発光することができる。第１光は、赤色波長帯域の光であり、第２光は、緑色波長帯域の光であり、第３光は、青色波長帯域の光であり得る。赤色波長帯域は、約６００ｎｍ乃至７５０ｎｍの波長帯域であり、緑色波長帯域は、約４８０ｎｍ乃至５６０ｎｍの波長帯域であり、青色波長帯域は、約３７０ｎｍ乃至４６０ｎｍの波長帯域であり得るが、本開示の実施例はこれに限定されない。
【0052】
第１画素ＳＰ１、第２画素ＳＰ２、および第３画素ＳＰ３のそれぞれは、光を発光する発光素子として、無機半導体を有する無機発光素子を含むことができる。例えば、無機発光素子は、フリップチップ（ｆｌｉｐ ｃｈｉｐ）タイプのマイクロＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）であり得るが、本開示の実施例はこれに限定されない。
【0053】
図２及び図３に示すように、第１画素ＳＰ１の面積、第２画素ＳＰ２の面積、および第３画素ＳＰ３の面積は、同じであるか、または実質的に同じでありうるが、本開示の実施例はこれに限定されない。画素の面積は、該当画素に含まれる発光素子（または、光源）の平面積、または発光素子の発光領域の平面積として理解できる。
【0054】
第１画素ＳＰ１の面積、第２画素ＳＰ２の面積、および第３画素ＳＰ３の面積のうちの少なくともいずれか１つは、他の面積と異なってもよい。他の例として、第１画素ＳＰ１の面積、第２画素ＳＰ２の面積、および第３画素ＳＰ３の面積のうちのいずれか２つは、同じか、または実質的に同じであり、残りの１つは、前記の２つと異なってもよい。別の例として、第１画素ＳＰ１の面積、第２画素ＳＰ２の面積、および第３画素ＳＰ３の面積は、互いに異なってもよい。
【0055】
図４は、本開示の実施例によるタイル型表示装置を示す図である。
【0056】
図４を参照すると、タイル型表示装置ＴＤは、複数の表示装置１０－１、１０－２、１０－３、１０－４を含むことができる。
【0057】
表示装置１０－１、１０－２、１０－３、１０－４は、格子状に配列されうるが、本開示の実施例はこれに限定されない。表示装置１０－１、１０－２、１０－３、１０－４が第１方向ＤＲ１（例えば、Ｘ軸方向）または第２方向ＤＲ２（例えば、Ｙ軸方向）に互いに連結されることにより、タイル型表示装置ＴＤは、適切な形状（例えば、所定の特定形状）を有することができる。例えば、表示装置１０－１、１０－２、１０－３、１０－４のそれぞれは、互いに同じか、または実質的に同じ大きさを有することができるが、本開示の実施例はこれに限定されない。他の例として、表示装置１０－１、１０－２、１０－３、１０－４のうちの少なくとも一部は、残りと異なる大きさを有してもよい。
【0058】
表示装置１０－１、１０－２、１０－３、１０－４は、第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４を含むことができる。表示装置１０－１、１０－２、１０－３、１０－４の間の数および結合関係は、図４に示す実施例に限定されない。表示装置１０－１、１０－２、１０－３、１０－４の数は、表示装置１０－１、１０－２、１０－３、１０－４の大きさおよび／またはタイル型表示装置ＴＤの大きさに応じて決定されうる。
【0059】
第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４は、装着フレーム（例えば、所定の装着フレーム）に固定されて、大画面の映像を実現することができる。
【0060】
第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４のそれぞれは、長辺と短辺とを含む矩形形状でありうる。第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４は、長辺または短辺が互いに連結されて配置されうる。第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４のうちの一部は、タイル型表示装置ＴＤの縁に配置されて、タイル型表示装置ＴＤの一辺をなすことができる。第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４の他の一部は、タイル型表示装置ＴＤの角に配置されうるのであり、タイル型表示装置ＴＤの隣接する二つの辺を形成することができる。第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４のさらに他の一部は、タイル型表示装置ＴＤの内部に配置されうるのであり、他の表示装置（例えば、周辺の表示装置）によって囲まれうる。
【0061】
第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４のそれぞれは、表示領域ＤＡおよび非表示領域ＮＤＡを含むことができる。表示領域ＤＡは、前記単位画素ＵＰを含み、映像を表示することができる。単位画素ＵＰのそれぞれは、第１、第２、および第３画素ＳＰ１、ＳＰ２、ＳＰ３を含むことができる。第１、第２、および第３画素ＳＰ１、ＳＰ２、ＳＰ３のそれぞれは、マイクロ発光ダイオード（Ｍｉｃｒｏ ＬＥＤ）を含むことができる。ただし、本開示の実施例はこれに限定されず、第１、第２、および第３画素ＳＰ１、ＳＰ２、ＳＰ３のそれぞれは、有機発光層を含む有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、量子ドット発光層を含む量子ドット発光素子（Ｑｕａｎｔｕｍ Ｄｏｔ ＬＥＤ）、および無機半導体を含む無機発光ダイオード（Ｉｎｏｒｇａｎｉｃ ＬＥＤ）のうちの１つを含んでもよい。以下では、説明の便宜上、第１、第２、及び第３画素ＳＰ１、ＳＰ２、ＳＰ３のそれぞれがマイクロ発光ダイオードを含むものと仮定して説明する。
【0062】
非表示領域ＮＤＡは、表示領域ＤＡの周辺に配置され、表示領域ＤＡの少なくとも一部を囲むことができる（例えば、周辺から囲むことができる）。非表示領域ＮＤＡは、映像を表示しないのでありうる。
【0063】
第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４は、表示領域ＤＡにおいて、複数の行と列に沿って配列された第１、第２、及び第３画素ＳＰ１、ＳＰ２、ＳＰ３を含むことができる。第１、第２、及び第３画素ＳＰ１、ＳＰ２、ＳＰ３のそれぞれは、画素定義膜またはバンクによって画定(定義)される発光領域あるいは開口領域を含むことができ、発光領域あるいは開口領域を介して所望のピーク波長（例えば、所定のピーク波長）を有する光を放出することができる。発光領域は、第１、第２及び第３画素ＳＰ１、ＳＰ２、ＳＰ３のそれぞれの発光素子で生成された光が、第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４の外部に放出される領域であり得る。
【0064】
第１、第２及び第３画素ＳＰ１、ＳＰ２、ＳＰ３は、表示領域ＤＡの第１方向ＤＲ１に沿って順次繰り返し配置されうる。
【0065】
タイル型表示装置ＴＤは、全体的に平面的な形状を有することができるが、これに限定されない。タイル型表示装置ＴＤは、立体的な形状を有することにより、ユーザに立体感を与えることができる。例えば、タイル型表示装置ＴＤが立体的な形状を有する場合、第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４のうちの少なくとも一部は、カーブした（湾曲した；Ｃｕｒｖｅｄ）形状を有することができる。他の例として、第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４のそれぞれは平面形状を有し、互いに適切な角度（例えば、所定の角度）で連結されることにより、タイル型表示装置ＴＤは、立体的な形状を有することができる。
【0066】
タイル型表示装置ＴＤは、表示領域ＤＡの間に配置される結合領域ＳＭを含むことができる。タイル型表示装置ＴＤは、隣接する表示装置のそれぞれの非表示領域ＮＤＡが連結されて形成されうる。第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４は、結合領域ＳＭに（例えば、結合領域ＳＭ内に、または結合領域ＳＭ上に）配置される結合部材または接着部材を介して互いに連結されうる。
【0067】
第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４のそれぞれの表示領域ＤＡ間の距離は、結合領域ＳＭがユーザに認識されないほど小さいか、または最小化することができる。例えば、第１表示装置１０－１の画素と第２表示装置１０－２の画素との間の第１水平画素ピッチＨＰＰ１は、第２表示装置１０－２の画素の間の第２水平画素ピッチＨＰＰ２と同じか、または実質的に同じでありうる。第１表示装置１０－１の画素と第３表示装置１０－３の画素との間の第１垂直画素ピッチＶＰＰ１は、第３表示装置１０－３の画素の間の第２垂直画素ピッチＶＰＰ２と同じか、または実質的に同じでありうる。
【0068】
したがって、タイル型表示装置ＴＤは、第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４間の結合領域ＳＭがユーザに認識されるのを防止または実質的に防止することにより、第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４間の断絶感を改善（例えば、低減）し、映像の没入度を向上させることができる。
【0069】
【0070】
【0071】
【0072】
一実施例において、表示領域ＤＡは、画素回路領域ＣＣＡ、デマックス領域ＤＭＡ、ファンアウト領域ＦＯＡ、および静電気放電領域ＥＳＡを含むことができる。一実施例において、デマックス領域ＤＭＡ、ファンアウト領域ＦＯＡ、および静電気放電領域ＥＳＡは、表示領域ＤＡの少なくとも一側の縁に配置されうる。
【0073】
図５には、デマックス領域ＤＭＡ、ファンアウト領域ＦＯＡ、および静電気放電領域ＥＳＡが、表示領域ＤＡの上側縁に配置されるものとして示されているが、これらの配置位置はこれに限定されない。他の例として、デマックス領域ＤＭＡ、ファンアウト領域ＦＯＡ、および静電気放電領域ＥＳＡの少なくとも１つは、表示装置１０の下側縁、左側縁、および右側縁のうちの少なくとも１つにさらに配置されうる。
【0074】
非表示領域ＮＤＡは、複数のパッド部ＰＡＤを含むことができる。一実施例において、パッド部ＰＡＤは、信号線（例えば、所定の信号線）を介して表示装置１０の背面に配置される各種駆動回路と表示領域ＤＡの回路とを互いに電気的に連結することができる。
【0075】
単位画素ＵＰは、第１、第２、および第３画素ＳＰ１、ＳＰ２、ＳＰ３を含むことができる。第１、第２、および第３画素ＳＰ１、ＳＰ２、ＳＰ３は、それぞれ第１画素電極ＥＴＬ１（例えば、アノードＡＮＤまたは画素電極）および第２画素電極ＥＴＬ２（例えば、カソードＣＴＤまたは共通電極）を含むことができる。例えば、画素行のそれぞれにおいて、第１画素ＳＰ１の第１及び第２画素電極ＥＴＬ１、ＥＴＬ２、第２画素ＳＰ２の第１及び第２画素電極ＥＴＬ１、ＥＴＬ２、及び、第３画素ＳＰ３の第１及び第２画素電極ＥＴＬ１、ＥＴＬ２が、第１方向ＤＲ１に沿って配列が繰り返されうる。
【0076】
第１画素ＳＰ１は、第１画素電極ＥＴＬ１および第２画素電極ＥＴＬ２に電気的に連結された第１発光素子ＥＤ１を含むことができる。また、第１画素ＳＰ１は、これに含まれる第１画素電極ＥＴＬ１を介して第１発光素子ＥＤ１に電気的に連結される第１画素回路ＰＣ１をさらに含むことができる。
【0077】
第２画素ＳＰ２は、第１画素電極ＥＴＬ１および第２画素電極ＥＴＬ２に電気的に連結された第２発光素子ＥＤ２を含むことができる。第２画素ＳＰ２は、これに含まれる第１画素電極ＥＴＬ１を介して第２発光素子ＥＤ２に電気的に連結される第２画素回路ＰＣ２をさらに含むことができる。
【0078】
第３画素ＳＰ３は、第１画素電極ＥＴＬ１および第２画素電極ＥＴＬ２に電気的に連結された第３発光素子ＥＤ３を含むことができる。第３画素ＳＰ３は、これに含まれる第１画素電極ＥＴＬ１を介して第３発光素子ＥＤ３に電気的に連結される第３画素回路ＰＣ３をさらに含むことができる。
【0079】
一実施例において、第１発光素子ＥＤ１、第２発光素子ＥＤ２、および第３発光素子ＥＤ３のそれぞれは、これに対応する第１画素電極ＥＴＬ１および第２画素電極ＥＴＬ２上に配置されることができ、重畳して位置することができる。第１画素回路ＰＣ１、第２画素回路ＰＣ２、および第３画素回路ＰＣ３は、第１画素電極ＥＴＬ１および第２画素電極ＥＴＬ２の下部（または、直下）に配置されうる。
【0080】
以下、説明の便宜のため、図面上において、第１画素ＳＰ１の第１及び第２画素電極ＥＴＬ１、ＥＴＬ２および／または第１発光素子ＥＤ１を第１画素ＳＰ１として説明する。同様に、第２画素ＳＰ２の第１及び第２画素電極ＥＴＬ１、ＥＴＬ２および／または第２発光素子ＥＤ２を第２画素ＳＰ２として説明し、第３画素ＳＰ３の第１及び第２画素電極ＥＴＬ１、ＥＴＬ２および／または第３発光素子ＥＤ３を第３画素ＳＰ３として説明する。また、単位画素ＵＰのそれぞれは、前記のように定義された第１、第２、及び第３画素ＳＰ１、ＳＰ２、ＳＰ３を含む構成であると仮定して説明する。
【0081】
また、図５では、１つの画素に１つの発光素子が配置されるものとして示したが、本開示の実施例はこれに限定されるものではない。例えば、第１、第２及び第３画素ＳＰ１、ＳＰ２、ＳＰ３のそれぞれは、少なくとも２つの発光素子を含んでもよい。例えば、第１、第２及び第３画素ＳＰ１、ＳＰ２、ＳＰ３のそれぞれは、メイン発光素子ならびにリペア発光素子を含んでもよい。
【0082】
一方、第１、第２及び第３画素ＳＰ１、ＳＰ２、ＳＰ３は、静電気放電領域ＥＳＡ、ファンアウト領域ＦＯＡ、デマックス領域ＤＭＡ、および画素回路領域ＣＣＡに（例えば、内部にまたは上に）配置されうる。
【0083】
単位画素ＵＰは、均一または実質的に均一な画素ピッチを有するように配列されうる。例えば、第１方向ＤＲ１に互いに隣接する単位画素ＵＰ同士の間の画素ピッチ（例えば、横間隔）が均一または実質的に均一でありうる。また、第２方向ＤＲ２に互いに隣接する単位画素ＵＰ間の画素ピッチ（例えば、縦間隔）が均一または実質的に均一でありうる。
【0084】
単位画素ＵＰは、複数の画素行および複数の画素列（例えば、単位画素列）に沿って配列されうる。例えば、第１、第２及び第３画素ＳＰ１、ＳＰ２、ＳＰ３は、第１乃至第９画素行ＰＲＯＷ１、ＰＲＯＷ２、ＰＲＯＷ３、ＰＲＯＷ４、ＰＲＯＷ５、ＰＲＯＷ６、ＰＲＯＷ７、ＰＲＯＷ８、ＰＲＯＷ９に、内で配列されうる。第１乃至第９画素行ＰＲＯＷ１、ＰＲＯＷ２、ＰＲＯＷ３、ＰＲＯＷ４、ＰＲＯＷ５、ＰＲＯＷ６、ＰＲＯＷ７、ＰＲＯＷ８、ＰＲＯＷ９は、第２方向ＤＲ２に沿って順次配列されうる。実際の発光領域を含む第１乃至第９画素行ＰＲＯＷ１、ＰＲＯＷ２、ＰＲＯＷ３、ＰＲＯＷ４、ＰＲＯＷ５、ＰＲＯＷ６、ＰＲＯＷ７、ＰＲＯＷ８、ＰＲＯＷ９が均一または実質的に均一な間隔で配列されることで、映像の異質感などを低減または最小化することができることから、第１乃至第９画素行ＰＲＯＷ１、ＰＲＯＷ２、ＰＲＯＷ３、ＰＲＯＷ４、ＰＲＯＷ５、ＰＲＯＷ６、ＰＲＯＷ７、ＰＲＯＷ８、ＰＲＯＷ９は、実質的に同じ間隔で配列されうる。さらに、図４に示されたように、全ての画素行は、均一な間隔で配列されうる。
【0085】
画素回路ＰＣは、画素回路領域ＣＣＡに（例えば、内部にまたは上に）配置されうる。画素回路ＰＣは、第１、第２、および第３画素回路ＰＣ１、ＰＣ２、ＰＣ３を含むことができる。第１画素回路ＰＣ１は、第１画素ＳＰ１の第１発光素子ＥＤ１に駆動電流を供給することができ、第２画素回路ＰＣ２は、第２画素ＳＰ２の第２発光素子ＥＤ２に駆動電流を供給することができ、第３画素回路ＰＣ３は、第３画素ＳＰ３の第３発光素子ＥＤ３に駆動電流を供給することができる。
【0086】
画素回路ＰＣは、回路行に沿って配列されうる。第１、第２及び第３画素回路ＰＣ１、ＰＣ２、ＰＣ３は、第１乃至第９回路行ＣＲＯＷ１、ＣＲＯＷ２、ＣＲＯＷ３、ＣＲＯＷ４、ＣＲＯＷ５、ＣＲＯＷ６、ＣＲＯＷ７、ＣＲＯＷ８、ＣＲＯＷ９において、第１方向ＤＲ１に沿って繰り返して配列されうる。第１乃至第９回路行ＣＲＯＷ１、ＣＲＯＷ２、ＣＲＯＷ３、ＣＲＯＷ４、ＣＲＯＷ５、ＣＲＯＷ６、ＣＲＯＷ７、ＣＲＯＷ８、ＣＲＯＷ９は、第２方向ＤＲ２に沿って順次配列されうる。
【0087】
第１画素行ＰＲＯＷ１は、表示領域ＤＡの最外郭端（例えば、最上端）に配置されうる。第１画素行ＰＲＯＷ１は、表示領域ＤＡの一側縁または上側縁に配置されうる。
【0088】
静電気放電領域ＥＳＡの静電気放電回路は、第１、第２、及び第３画素ＳＰ１、ＳＰ２、ＳＰ３（例えば、第１画素電極ＥＴＬ１および第２画素電極ＥＴＬ２）と異なる層に（例えば、内部にまたは上に）配置されうる。一実施例において、第１画素行ＰＲＯＷ１は、静電気放電領域ＥＳＡと重畳するのでありうる。これにより、非表示領域ＮＤＡの面積を最小化または低減することができる。
【0089】
第１画素行ＰＲＯＷ１と第１回路行ＣＲＯＷ１は、電気的に連結されうる。例えば、第１画素行ＰＲＯＷ１の画素ＳＰ１、ＳＰ２、ＳＰ３は、第１回路行ＣＲＯＷ１の画素回路ＰＣ１、ＰＣ２、ＰＣ３にそれぞれ連結されうる。
【0090】
一実施例において、第１画素行ＰＲＯＷ１と第１回路行ＣＲＯＷ１は、所定の異なる構成を挟んで第２方向ＤＲ２に離隔することができる。例えば、第１画素行ＰＲＯＷ１と第１回路行ＣＲＯＷ１との間に第２画素行ＰＲＯＷ２が配置されうる。また、一実施例において、第１画素行ＰＲＯＷ１と第１回路行ＣＲＯＷ１との間にファンアウト領域ＦＯＡが配置されうる。ファンアウト領域ＦＯＡのファンアウトラインは、第１、第２、および第３画素ＳＰ１、ＳＰ２、ＳＰ３と異なる層に（例えば、内部にまたは上に）配置されうる。すなわち、非表示領域ＮＤＡを最小化するために、ファンアウト領域ＦＯＡを表示領域ＤＡの内部に配置することができる。
【0091】
ファンアウト領域ＦＯＡのファンアウトラインは、画素回路ＰＣがあるのと同じ層に（例えば、内部にまたは上に）形成されうる。例えば、ファンアウトラインは、表示領域ＤＡ内の第１回路行ＣＲＯＷ１が本来配置されるべき空間に（例えば、内部にまたは上に）形成されうる。また、第１画素行ＰＲＯＷ１と第２画素行ＰＲＯＷ２は、他の画素行の間隔と同一に維持されるか、または実質的に同一に維持されなければならないので、第１回路行ＣＲＯＷ１が第２画素行ＰＲＯＷ２よりも下側（または、内側）に配置されうる。
【0092】
第２画素行ＰＲＯＷ２は、第１画素行ＰＲＯＷ１よりも表示領域ＤＡの内側に配置されうるのであり、縁よりも内側に配置されうる。一実施例において、第２画素行ＰＲＯＷ２は、ファンアウト領域ＦＯＡと重畳することができる。
【0093】
第２画素行ＰＲＯＷ２と第２回路行ＣＲＯＷ２とは、第２方向ＤＲ２に離隔することができる。一実施例において、第２画素行ＰＲＯＷ２と第２回路行ＣＲＯＷ２との間に第１回路行ＣＲＯＷ１および第３画素行ＰＲＯＷ３が配置されうる。
【0094】
一実施例において、第２回路行ＣＲＯＷ２は、第３画素行ＰＲＯＷ３と第４画素行ＰＲＯＷ４との間に配置されうる。第２画素行ＰＲＯＷ２と第２回路行ＣＲＯＷ２は、電気的に連結されうる。例えば、第２画素行ＰＲＯＷ２の画素ＳＰ１、ＳＰ２、ＳＰ３は、第２回路行ＣＲＯＷ２の画素回路ＰＣ１、ＰＣ２、ＰＣ３にそれぞれ連結されうる。
【0095】
一実施例において、デマックスＤＭＸを含むデマックス領域ＤＭＡは、第２画素行ＰＲＯＷ２と第１回路行ＣＲＯＷ１との間に配置されうる。デマックスＤＭＸは、ファンアウトラインから提供されるデータ信号（または、データ電圧）を時分割で対応するデータ線に供給することができる。
【0096】
デマックスＤＭＸは、画素回路ＰＣがあるのと同じ層に（例えば、内部にまたは上に）形成されうる。例えば、デマックスＤＭＸは、本来第２回路行ＣＲＯＷ２が配置されるべき空間に形成されうる。また、第２画素行ＰＲＯＷ２と第３画素行ＰＲＯＷ３は、他の画素行の間隔と同一または実質的に同一に維持されなければならないので、第２回路行ＣＲＯＷ２は、第３画素行ＰＲＯＷ３よりも下側（または、内側）に配置されうる。
【0097】
第３画素行ＰＲＯＷ３は、第２画素行ＰＲＯＷ２よりも表示領域ＤＡの内側に配置されることができ、縁よりも内側に配置されうる。第３画素行ＰＲＯＷ３と第３回路行ＣＲＯＷ３は、第２方向ＤＲ２に離隔することができる。第３画素行ＰＲＯＷ３と第３回路行ＣＲＯＷ３との間に第２回路行ＣＲＯＷ２が配置されうる。前記第３画素行ＰＲＯＷ３と第３回路行ＣＲＯＷ３は、互いに電気的に連結されうる。例えば、第３画素行ＰＲＯＷ３の画素ＳＰ１、ＳＰ２、ＳＰ３は、第３回路行ＣＲＯＷ３の画素回路ＰＣ１、ＰＣ２、ＰＣ３にそれぞれ連結されうる。
【0098】
第４及び第５画素行ＰＲＯＷ４、ＰＲＯＷ５は、第３画素行ＰＲＯＷ３よりも表示領域ＤＡの内側に配置されうるのであり、縁よりも内側に配置されうる。第４画素行ＰＲＯＷ４と第４回路行ＣＲＯＷ４は、第２方向ＤＲ２に隣接しうるのであり、第５画素行ＰＲＯＷ５と第５回路行ＣＲＯＷ５は、第２方向ＤＲ２に隣接しうる。一実施例において、第４及び第５回路行ＣＲＯＷ４、ＣＲＯＷ５は、第４画素行ＰＲＯＷ４と第５画素行ＰＲＯＷ５との間に配置されうる。第４回路行ＣＲＯＷ４及び第５回路行ＣＲＯＷ５は、それぞれ、第４画素行ＰＲＯＷ４及び第５画素行ＰＲＯＷ５に、電気的に連結されうる。
【0099】
第６及び第７画素行ＰＲＯＷ６、ＰＲＯＷ７は、第５画素行ＰＲＯＷ５よりも表示領域ＤＡの内側に配置されることができ、縁の内側に配置されうる。第６及び第７画素行ＰＲＯＷ６、ＰＲＯＷ７は、画素回路領域ＣＣＡに（例えば、内部にまたは上に）配置されうる。第６画素行ＰＲＯＷ６と第６回路行ＣＲＯＷ６は、第２方向ＤＲ２に隣接しうるのであり、第７画素行ＰＲＯＷ７と第７回路行ＣＲＯＷ７は、第２方向ＤＲ２に隣接しうる。第６及び第７回路行ＣＲＯＷ６、ＣＲＯＷ７は、第６画素行ＰＲＯＷ６と第７画素行ＰＲＯＷ７との間に配置されうる。第６回路行ＣＲＯＷ６と第７回路行ＣＲＯＷ７は、それぞれ、第６画素行ＰＲＯＷ６と第７画素行ＰＲＯＷ７に電気的に連結されうる。
【0100】
前述のように、画素行のそれぞれは、隣接する画素行と均一または実質的に均一な間隔を維持することができるので、第５画素行ＰＲＯＷ５と第６画素行ＰＲＯＷ６との間には、２つの回路行が配置されるほどの空間が形成されうる。該当空間には、信号線（例えば、所定の信号線）が配置／延長されうる。例えば、２つの画素行間の空き空間にゲート駆動部のステージが配置されうる。
【0101】
第８及び第９画素行ＰＲＯＷ８、ＰＲＯＷ９並びに第８及び第９回路行CROW８、ＣＲＯＷ９の配置および構成は、第６及び第７画素行ＰＲＯＷ６、ＰＲＯＷ7並びに第６及び第７回路行ＣＲＯＷ６、ＣＲＯＷ７の配置および構成と同じか、または実質的に同じでありうる。
【0102】
また、第７画素行ＰＲＯＷ７と第８画素行ＰＲＯＷ８との間には、２つの回路行が配置されるほどの空間が形成されうる。
【0103】
一実施例において、画素回路ＰＣを駆動するためのゲート信号を出力するゲート駆動部は、画素回路領域ＣＣＡ内に（または、上に）配置されうる。例えば、第１、第２、及び第３画素回路ＰＣ１、ＰＣ２、ＰＣ３が配置されない空き空間にゲート駆動部のステージが配置されうる。
【0104】
このように、表示装置１０の表示領域ＤＡ内において、第１乃至第３回路行ＣＲＯＷ１、ＣＲＯＷ２、ＣＲＯＷ３の位置変更によって、デマックス領域ＤＭＡ、ファンアウト領域ＦＯＡ、および静電気放電領域ＥＳＡが表示領域ＤＡ内に含まれることができる。したがって、表示装置１０の非表示領域ＮＤＡを最小化または低減することができる。
【0105】
さらに、タイル型表示装置ＴＤは、非表示領域ＮＤＡの最小化または低減を通じて表示装置１０間の間隔を低減することによって、隣接する表示装置１０間の画素ピッチが表示装置１０のそれぞれの内部の画素ピッチと同じか、または実質的に同じに設計されうる。したがって、ユーザが表示装置１０の間の結合領域ＳＭを認識することが防止または最小化され、表示装置１０同士の間の断絶感が改善されて、映像の没入度を向上させることができる。
【0106】
【0107】
【0108】
一実施例において、発光素子ＥＤは、第１及び第２画素電極ＥＴＬ１、ＥＴＬ２に接触し、第１及び第２画素電極ＥＴＬ１、ＥＴＬ２上に配置されうる。例えば、第１画素電極ＥＴＬ１は、アノードとして発光素子ＥＤに接続され、第２画素電極ＥＴＬ２は、カソードとして発光素子ＥＤに接続されうる。
【0109】
また、第１画素電極ＥＴＬ１は、画素回路ＰＣに電気的に接続されうる。例えば、第１画素電極ＥＴＬ１は、画素回路ＰＣのトランジスタＴＦＴに接続されうる。画素回路ＰＣは、複数のトランジスタおよび少なくとも１つのキャパシタを含むことができる。例えば、画素回路ＰＣは、図２１に示すものと同等の回路形態を有することができる。
【0110】
一実施例において、図６に示すように、平面上で見て、画素回路ＰＣは、発光素子ＥＤよりも下側に配置されてもよい。例えば、図６の画素ＳＰは、第４画素行ＰＲＯＷ４と第４回路行ＣＲＯＷ４との間の連結関係に適用されうる。
【0111】
一実施例において、図７に示すように、平面上で見て、画素回路ＰＣは、発光素子ＥＤよりも上側に配置されてもよい。例えば、図７の画素ＳＰは、第５画素行ＰＲＯＷ５と第５回路行ＣＲＯＷ５との連結関係に適用されうる。
【0112】
【0113】
【0114】
表示領域ＤＡは、静電気放電領域ＥＳＡ、ファンアウト領域ＦＯＡ、デマックス領域ＤＭＡ、および画素回路領域ＣＣＡを含むことができる。一実施例において、静電気放電領域ＥＳＡ、ファンアウト領域ＦＯＡ、およびデマックス領域ＤＭＡは、表示領域ＤＡの少なくとも一側の縁に配置されうる。例えば、静電気放電領域ＥＳＡ、ファンアウト領域ＦＯＡ、およびデマックス領域ＤＭＡは、表示領域ＤＡの上側縁に配置されてもよい。他の例として、静電気放電領域ＥＳＡ、ファンアウト領域ＦＯＡ、およびデマックス領域ＤＭＡは、左右側の縁または上下側の縁に配置されてもよい。さらに他の例として、静電気放電領域ＥＳＡ、ファンアウト領域ＦＯＡ、およびデマックス領域ＤＭＡのうちの少なくとも１つは、表示装置１０の少なくとも一側の縁に（例えば、内部にまたは上に）配置されてもよい。非表示領域ＮＤＡは、パッド部ＰＡＤを含むことができる。
【0115】
静電気放電領域ＥＳＡは、静電気放電回路ＥＳＤを含むことができる。一実施例において、静電気放電回路ＥＳＤは、第１画素行ＰＲＯＷ１の第１、第２及び第３画素ＳＰ１、ＳＰ２、ＳＰ３の少なくとも一部と重畳しうる。
【0116】
静電気放電回路ＥＳＤは、ファンアウトラインＦＯＬ、デマックスＤＭＸ、および画素回路ＰＣを静電気から保護することができる。静電気放電回路ＥＳＤは、外部から流入された静電気を放電させて、静電気の表示領域ＤＡへの流入を防止することができる。
【0117】
ファンアウト領域ＦＯＡは、ファンアウトラインＦＯＬを含むことができる。一実施例において、ファンアウトラインＦＯＬは、第２画素行ＰＲＯＷ２の第１、第２、及び第３画素ＳＰ１、ＳＰ２、ＳＰ３と重畳しうる。
【0118】
一実施例において、ファンアウトラインＦＯＬは、パッド部ＰＡＤからデマックスＤＭＸまで延びることができる。ファンアウトラインＦＯＬは、パッド部ＰＡＤから受信したデータ電圧（データ信号）をデマックスＤＭＸに供給することができる。
【0119】
一実施例において、ファンアウトラインＦＯＬは、パッド部ＰＡＤから画素回路領域ＣＣＡまで延びてもよい。ファンアウトラインＦＯＬは、パッド部ＰＡＤから受信されたクロック信号を、ゲート駆動部を駆動するためのクロックラインに供給することができ、パッド部ＰＡＤから受信した電源電圧または制御電圧を、ゲート駆動部を駆動する電圧ライン（例えば、所定の電圧ライン）に供給することができる。
【0120】
デマックス領域ＤＭＡは、デマックスＤＭＸを含むことができる。デマックスＤＭＸは、ファンアウトラインＦＯＬから受信したデータ電圧を第１、第２、及び第３データラインＤＬ１、ＤＬ２、ＤＬ３に時分割で供給することができる。表示装置１０のそれぞれは、デマックスＤＭＸを含むことにより、ファンアウトラインＦＯＬの数が減少し、ファンアウト領域ＦＯＡの面積を減少させることができる。
【0121】
画素回路領域ＣＣＡは、前記データラインＤＬを含むことができる。また、画素回路領域ＣＣＡは、画素回路ＰＣを駆動するためのゲートラインおよびゲート駆動部をさらに含んでもよい。
【0122】
データラインＤＬは、デマックスＤＭＸおよび画素回路ＰＣの間に接続されうる。データラインＤＬは、第２方向ＤＲ２に延び、第１方向ＤＲ１に互いに離隔しうる。データラインＤＬは、デマックスＤＭＸから受信したデータ電圧を画素回路ＰＣに供給することができる。データラインＤＬは、前記第１、第２、及び第３データラインＤＬ１、ＤＬ２、ＤＬ３を含むことができる。
【0123】
第１データラインＤＬ１は、それぞれの対応する画素列の第１画素回路ＰＣ１に連結されうる。第１データラインＤＬ１は、画素列のそれぞれに配置された第１画素回路ＰＣ１に順次データ電圧を供給することができる。ここで、画素列は、第１、第２及び第３画素ＳＰ１、ＳＰ２、ＳＰ３で構成される単位画素ＵＰの第２方向ＤＲ２に沿った配列に相応することができる。
【0124】
第２データラインＤＬ２は、それぞれの対応する画素列の第２画素回路ＰＣ２に連結されうる。第２データラインＤＬ２は、対応する画素列のそれぞれに配置された第２画素回路ＰＣ２に順次にデータ電圧を供給することができる。
【0125】
第３データラインＤＬ３は、それぞれの対応する画素列の第３画素回路ＰＣ３に連結されうる。第３データラインＤＬ３は、対応する画素列のそれぞれに配置された第３画素回路ＰＣ３に順次にデータ電圧を供給することができる。
【0126】
【0127】
図８及び図９を参照すると、パッド部ＰＡＤに接続されたファンアウトラインＦＯＬは、第１ライン抵抗Ｒ１および第２ライン抵抗Ｒ２を含むことができる。一実施例において、第１及び第２ライン抵抗Ｒ１、Ｒ２のそれぞれは、ジグザグパターンに形成されうる。
【0128】
第１及び第２ライン抵抗Ｒ１、Ｒ２のそれぞれの長さは、ファンアウトラインＦＯＬの位置に応じて様々に設計されうる。例えば、ファンアウトラインＦＯＬの第１及び第２ライン抵抗Ｒ１、Ｒ２の長さをそれぞれ調節して、ファンアウトラインＦＯＬが互いに同じか、または実質的に同じ抵抗値を有することができる。
【0129】
静電気放電回路ＥＳＤは、ファンアウトラインＦＯＬに隣接して配置されうる。静電気放電回路ＥＳＤのうちの一部は、ファンアウトラインＦＯＬとゲートオフ電圧ラインＶＧＨＬとの間に接続されうるのであり、静電気放電回路ＥＳＤのうちの他の一部は、ファンアウトラインＦＯＬとゲートオン電圧ラインＶＧＬＬとの間に接続されうる。
【0130】
ゲートオフ電圧ラインＶＧＨＬは、表示領域ＤＡに含まれるトランジスタをターンオフさせるためのゲートオフ電圧を伝達する信号線でありうる。ゲートオン電圧ラインＶＧＬＬは、表示領域ＤＡに含まれるトランジスタをターンオンさせるためのゲートオン電圧を伝達する信号線でありうる。ゲートオフ電圧が論理ハイレベルであると、ゲートオン電圧は論理ローレベルであり得る。逆に、ゲートオフ電圧が論理ローレベルであると、ゲートオン電圧は論理ハイレベルであり得る。
【0131】
静電気放電回路ＥＳＤは、ファンアウトラインＦＯＬの第１及び第２ライン抵抗Ｒ１、Ｒ２の間の部分に接続されうるが、本開示の実施例はこれに限定されない。静電気放電回路ＥＳＤは、外部から流入された静電気を放電させて、静電気の表示領域ＤＡへの流入を防止または実質的に防止することができる。
【0132】
【0133】
図１０は、パッド部ＰＡＤおよび側面連結ラインＳＣＬの構成を中心に概略的に示されており、これを中心に説明する。また、図１１は、基板ＳＵＢの背面ＢＳ（例えば、前記第２面）において、側面連結ラインＳＣＬが他の構成と連結される一例を示している。
【0134】
図５、図１０、及び図１１を参照すると、表示装置１０は、表示領域ＤＡおよび非表示領域ＮＤＡを含む基板ＳＵＢと、基板の上面ＵＳに配置されるパッド部ＰＡＤと、基板ＳＵＢの上面ＵＳ、背面ＢＳ、および、上面ＵＳと背面ＢＳとの間の側面ＳＳの面上に配置される側面連結ラインＳＣＬとを含むことができる。
【0135】
基板ＳＵＢの上面ＵＳと背面ＢＳは、第３方向ＤＲ３に対して互いに離隔して対向することができる。
【0136】
一実施例において、基板ＳＵＢは、上面ＵＳと側面ＳＳとの間の稜部、および、背面ＢＳと側面ＳＳとの間の稜部に、面取り（ｃｈａｍｆｅｒ）加工して形成される面取り面ＣＨＭを含むことができる。面取り面ＣＨＭによって、基板ＳＵＢの側面ＳＳは、適正な傾斜度（例えば、所定の傾斜度）を有することができる。これにより、基板ＳＵＢの上面ＵＳ、側面ＳＳ、および背面ＢＳを取り囲む（または、周囲から延びる）側面連結ラインＳＣＬについての断線を防止または実質的に防止することができる。
【0137】
パッド部ＰＡＤは、基板ＳＵＢの上面ＵＳの非表示領域ＮＤＡに（例えば、内部または上に）配列されうる。図１０では、基板ＳＵＢの上面ＵＳの一側縁にパッド部ＰＡＤが配置されるものとして示されているが、本開示はこれに限定されるものではなく、基板ＳＵＢの上面ＵＳの他の側縁にも配置されてもよい。
【0138】
一実施例において、図８及び図９を参照して説明したように、パッド部ＰＡＤは、側面連結ラインＳＣＬと接触し、表示領域ＤＡに延びるファンアウトラインに連結されうる。ファンアウトラインのそれぞれは、画素ＳＰを駆動するためのデータライン、電源ライン、クロックラインのうちの１つに連結されうる。例えば、電源ラインは、ゲート駆動部および／または画素ＳＰに供給される各種の適切な電源を供給する電源ラインを含むことができる。クロックラインには、ゲート駆動部に供給されるクロック信号が提供されうる。
【0139】
側面連結ラインＳＣＬは、パッド部ＰＡＤと１対１で連結されうる。側面連結ラインＳＣＬは、パッド部ＰＡＤと物理的、電気的に連結されうる。一実施例において、側面連結ラインＳＣＬは、パッド部ＰＡＤの上面を全体的にカバーしてもよい。これにより、パッド部ＰＡＤと側面連結ラインＳＣＬとの間の物理的、電気的連結を強化することができる。
【0140】
側面連結ラインＳＣＬの幅は、数十μmでありうる。互いに隣接する側面連結ラインＳＣＬ間の間隔は、数十μmでありうる。一実施例において、側面連結ラインＳＣＬの幅は、互いに隣接する側面連結ラインＳＣＬ同士の間の間隔以上であってもよい。
【0141】
図１１に示すように、基板ＳＵＢの背面ＢＳ（例えば、第２面）には、リードラインＬＤＬ、背面電極ＢＴＥ、および軟質フィルムＦＰＣＢ(フレキシブル配線基板)が配置されうる。
【0142】
リードラインＬＤＬは、側面連結ラインＳＣＬと背面電極ＢＴＥとの間に電気的、物理的に連結されうる。リードラインＬＤＬの一端は、基板ＳＵＢの背面ＢＳまで延びた側面連結ラインＳＣＬに物理的に連結されうる。また、リードラインＬＤＬの他端は、基板ＳＵＢの背面ＢＳ（例えば、第２面）上に形成される背面電極ＢＴＥに物理的に連結されうる。
【0143】
背面電極ＢＴＥは、軟質フィルムＦＰＣＢから受信した電圧または信号を、リードラインＬＤＬを介して側面連結ラインＳＣＬに供給することができる。一実施例において、背面電極ＢＴＥと軟質フィルムＦＰＣＢとは、導電性接着部材（例えば、異方性導電フィルムなど）を介して電気的に連結されてもよい。例えば、軟質フィルムＦＰＣＢの第１面の少なくとも一部は、導電性接着部材を介して基板ＳＵＢの背面ＢＳに取り付けられうる。また、軟質フィルムＦＰＣＢの第１面に離隔して対向する第２面は、ソース回路ボード、駆動チップなどに接続されうる。
【0144】
【0145】
【0146】
基板ＳＵＢの上面ＵＳと背面ＢＳにそれぞれ積層構造（例えば、所定の積層構造）が形成されうる。例えば、基板ＳＵＢの上面ＵＳに画素回路層ＰＣＬおよび表示素子層ＤＰＬが配置されうる。
【0147】
画素回路層ＰＣＬは、遮光層ＢＭＬ、バッファ層ＢＦ、アクティブ層ＡＣＴＬ、第１ゲート絶縁層ＧＩ１、第１ゲート層ＧＴＬ１、第２ゲート絶縁層ＧＩ２、第２ゲート層ＧＴＬ２、層間絶縁層ＩＬＤ、第１ソース金属層ＳＤＬ１、第１ビア層ＶＩＡ１、第２ソース金属層ＳＤＬ２、第２ビア層ＶＩＡ２、第３ソース金属層ＳＤＬ３、および第３ビア層ＶＩＡ３を含むことができる。
【0148】
表示素子層ＤＰＬは、第４ソース金属層ＳＤＬ４、アノード層ＡＮＤＬ、第４ビア層ＶＩＡ４、および第１保護層ＰＡＳ１を含むことができる。
【0149】
基板ＳＵＢの背面ＢＳには、第２保護層ＰＡＳ２、背面電極ＢＴＥ、リードラインＬＤＬ、第５ビア層ＶＩＡ５、第３保護層ＰＡＳ３、および軟質フィルムＦＰＣＢが配置されうる。
【0150】
また、側面連結ラインＳＣＬが、基板ＳＵＢの側面ＳＳにわたって基板ＳＵＢの上面ＵＳと背面ＢＳに配置されうる。
【0151】
基板ＳＵＢは、表示装置１０を支持することができる。基板ＳＵＢは、ベース基板またはベース部材でありうる。基板ＳＵＢは、ガラス材質を含むリジッド基板でありうる。他の例として、基板ＳＵＢは、ベンディング（Ｂｅｎｄｉｎｇ）、折り畳み（フォールディング；Ｆｏｌｄｉｎｇ）、ローリング（巻き取り；Ｒｏｌｌｉｎｇ）などが可能なフレキシブル（Ｆｌｅｘｉｂｌｅ）基板であってもよい。例えば、基板ＳＵＢは、ポリイミド（ＰＩ）といった高分子樹脂などの絶縁物質を含むことができるが、本開示の実施例はこれに限定されない。
【0152】
遮光層ＢＭＬは、基板ＳＵＢ上に配置されうる。遮光層ＢＭＬは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）のうちのいずれか１つまたは１つ以上、またはこれらの合金からなる単一層あるいは多重層でありうる。
【0153】
一実施例において、遮光層ＢＭＬは、トランジスタＴＦＴ（例えば、駆動トランジスタ）の一電極（例えば、ソース電極）と連結されうる。他の例として、遮光層ＢＭＬは、トランジスタＴＦＴのアクティブ層ＡＣＴＬの少なくとも一部と重畳してもよく、アクティブ層ＡＣＴＬに入射する光を遮断することができ、トランジスタＴＦＴの動作特性を安定化することができる。
【0154】
バッファ層ＢＦは、基板ＳＵＢ上に配置されうる。バッファ層ＢＦは、空気および／または水分の浸透を防止または実質的に防止可能な無機物質を含むことができる。バッファ層ＢＦは、交互に積層された複数の無機膜を含むことができる。例えば、バッファ層ＢＦは、シリコンナイトライド層、シリコンオキシナイトライド層、シリコンオキシド層、チタンオキシド層、およびアルミニウムオキシド層のうちの１つ以上の無機膜が交互に積層された多重膜(積層膜)を含むことができる。
【0155】
アクティブ層ＡＣＴＬは、バッファ層ＢＦ上に配置されうる。アクティブ層ＡＣＴＬは、トランジスタＴＦＴのチャネルＣＨ、ソース電極ＳＥ、およびドレイン電極ＤＥを含むことができる。ここで、トランジスタＴＦＴは、画素回路ＰＣを構成するトランジスタであり得る。ソース電極ＳＥおよびドレイン電極ＤＥは、アクティブ層ＡＣＴＬを熱処理して導体化することができる。例えば、アクティブ層ＡＣＴＬは、多結晶シリコン、単結晶シリコン、低温多結晶シリコン、非晶質シリコン、または酸化物半導体を含むことができる。他の例として、アクティブ層ＡＣＴＬは、互いに異なる層に（例えば、内部にまたは上に）配置される第１及び第２アクティブ層を含んでもよい。この場合、第１アクティブ層は、多結晶シリコン、単結晶シリコン、低温多結晶シリコン、または非晶質シリコンを含んでもよく、第２アクティブ層は、酸化物半導体を含んでもよい。
【0156】
第１ゲート絶縁層ＧＩ１は、アクティブ層ＡＣＴＬ上に配置されうる。第１ゲート絶縁層ＧＩ１は、トランジスタＴＦＴのゲート電極ＧＥとチャネルＣＨを互いに絶縁させることができる。第１ゲート絶縁層ＧＩ１は、無機膜を含むことができる。例えば、第１ゲート絶縁層ＧＩ１は、シリコンナイトライド層、シリコンオキシナイトライド層、シリコンオキシド層、チタンオキシド層、およびアルミニウムオキシド層のうちの１つを含むことができる。
【0157】
第１ゲート層ＧＴＬ１は、第１ゲート絶縁層ＧＩ１上に配置されうる。第１ゲート層ＧＴＬ１は、ファンアウトラインＦＯＬ、トランジスタＴＦＴのゲート電極ＧＥ、および第１キャパシタＣ１（例えば、図２１参照）の第１キャパシタ電極ＣＥ１（例えば、下部電極）を含むことができる。第１ゲート層ＧＴＬ１は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）のうちのいずれか１つまたは１つ以上またはこれらの合金からなる単一層あるいは多重層(積層膜)でありうる。
【0158】
ファンアウトラインＦＯＬは、層間絶縁層ＩＬＤおよび第２ゲート絶縁層ＧＩ２を貫通する（例えば、通過する）パッド部ＰＡＤに接続されうる。一実施例において、ファンアウトラインＦＯＬは、パッド部ＰＡＤから表示領域ＤＡまで延びることで、非表示領域ＮＤＡの大きさを減少させることができる。
【0159】
第２ゲート絶縁層ＧＩ２は、第１ゲート層ＧＴＬ１上に配置されうる。第２ゲート絶縁層ＧＩ２は、第１ゲート層ＧＴＬ１および第２ゲート層ＧＴＬ２を互いに絶縁させることができる。第２ゲート絶縁層ＧＩ２は、無機膜を含むことができる。例えば、第２ゲート絶縁層ＧＩ２は、シリコンナイトライド層、シリコンオキシナイトライド層、シリコンオキシド層、チタンオキシド層、およびアルミニウムオキシド層のうちの１つを含むことができる。
【0160】
第２ゲート層ＧＴＬ２は、第２ゲート絶縁層ＧＩ２上に配置されうる。第２ゲート層ＧＴＬ２は、第１キャパシタＣ１の第２キャパシタ電極ＣＥ２を含むことができる。第２ゲート層ＧＴＬ２は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）のうちのいずれか１つまたは１つ以上またはこれらの合金からなる単一層あるいは多重層でありうる。
【0161】
層間絶縁層ＩＬＤは、第２ゲート層ＧＴＬ２上に配置されうる。層間絶縁層ＩＬＤは、第１ソース金属層ＳＤＬ１および第２ゲート層ＧＴＬ２を絶縁させることができる。層間絶縁層ＩＬＤは、無機膜を含むことができる。例えば、層間絶縁層ＩＬＤは、シリコンナイトライド層、シリコンオキシナイトライド層、シリコンオキシド層、チタンオキシド層、およびアルミニウムオキシド層のうちの１つを含むことができる。
【0162】
トランジスタＴＦＴ、バッファ層ＢＦ、第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２、および層間絶縁層ＩＬＤを含む構成は、トランジスタ層ＴＬと理解することができる。例えば、トランジスタ層ＴＬの最上層は層間絶縁層ＩＬＤであり得る。トランジスタ層ＴＬは、画素回路層ＰＣＬの一部であり得る。
【0163】
第１ソース金属層ＳＤＬ１は、トランジスタ層ＴＬの層間絶縁層ＩＬＤ上に配置されうる。第１ソース金属層ＳＤＬ１は、連結電極ＣＣＥを含むことができる。
【0164】
連結電極ＣＣＥは、第１ビア層ＶＩＡ１を貫通する（例えば、通過する）アノード連結ラインＡＣＬに接続されうる。連結電極ＣＣＥは、層間絶縁層ＩＬＤ、第２ゲート絶縁層ＧＩ２、および第１ゲート絶縁層ＧＩ１を貫通して（例えば、通過して）、トランジスタＴＦＴのドレイン電極ＤＥに接続されうる。したがって、連結電極ＣＣＥは、アノード連結ラインＡＣＬおよびドレイン電極ＤＥを互いに電気的に連結させることができる。
【0165】
第１パッド電極ＰＡＤ１は、第１ソース金属層ＳＤＬ１と共に形成されうる。言い換えれば、第１パッド電極ＰＡＤ１は、非表示領域ＮＤＡの層間絶縁層ＩＬＤ上に配置されうる。
【0166】
第１パッド電極ＰＡＤ１は、層間絶縁層ＩＬＤおよび第２ゲート絶縁層ＧＩ２を貫通するコンタクトホールを介してファンアウトラインＦＯＬに接続されうる。
【0167】
第１ソース金属層ＳＤＬ１および第１パッド電極ＰＡＤ１は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）のうちのいずれか１つまたは１つ以上またはこれらの合金からなる単一層あるいは多重層でありうる。
【0168】
第１ビア層ＶＩＡ１は、第１ソース金属層ＳＤＬ１上に配置されうる。第１ビア層ＶＩＡ１は、第１ソース金属層ＳＤＬ１の上端を平坦化、または実質的に平坦化させることができる。第１ビア層ＶＩＡ１は、アクリル樹脂（Ａｃｒｙｌ Ｒｅｓｉｎ）、エポキシ樹脂（Ｅｐｏｘｙ Ｒｅｓｉｎ）、フェノール樹脂（Ｐｈｅｎｏｌｉｃ Ｒｅｓｉｎ）、ポリアミド樹脂（Ｐｏｌｙａｍｉｄｅ Ｒｅｓｉｎ）、ポリイミド樹脂（Ｐｏｌｙｉｍｉｄｅ Ｒｅｓｉｎ）などの有機膜を含むことができる。
【0169】
一実施例において、第１ビア層ＶＩＡ１は、表示領域ＤＡ内に（または、上に）配置されうる。第１ビア層ＶＩＡ１は、パッド部ＰＡＤと離隔しうる。例えば、第１ビア層ＶＩＡ１は、第１パッド電極ＰＡＤ１と離隔しうる。これにより、第１ビア層ＶＩＡ１とパッド部ＰＡＤ（例えば、第１パッド電極ＰＡＤ１）との間に層間絶縁層露出領域ＩＥＡが形成されうる。層間絶縁層露出領域ＩＥＡは、第１ビア層ＶＩＡ１とパッド部ＰＡＤとの間で、第１ビア層ＶＩＡ１から層間絶縁層ＩＬＤの上面が露出する部分であり得る。
【0170】
第２ソース金属層ＳＤＬ２は、第１ビア層ＶＩＡ１上に配置されうる。第２ソース金属層ＳＤＬ２は、アノード連結ラインＡＣＬを含むことができる。アノード連結ラインＡＣＬは、第２ビア層ＶＩＡ２を貫通する（例えば、通過する）アノード連結電極ＡＣＥに接続されうる。
【0171】
アノード連結ラインＡＣＬは、第１ビア層ＶＩＡ１を貫通して（例えば、通過して）連結電極ＣＣＥに接続されうる。したがって、アノード連結ラインＡＣＬは、アノード連結電極ＡＣＥおよび連結電極ＣＣＥを電気的に連結させることができる。
【0172】
第２パッド電極ＰＡＤ２は、第２ソース金属層ＳＤＬ２と共に形成されうる。第２パッド電極ＰＡＤ２は、第１パッド電極ＰＡＤ１上に直接配置されうる。第２パッド電極ＰＡＤ２は、非表示領域ＮＤＡに（例えば、内部にまたは上に）形成されうる。
【0173】
第２ソース金属層ＳＤＬ２および第２パッド電極ＰＡＤ２は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）のうちのいずれか１つまたは１つ以上、またはこれらの合金からなる単一層あるいは多重層でありうる。
【0174】
第２ビア層ＶＩＡ２は、第１ビア層ＶＩＡ１および第２ソース金属層ＳＤＬ２上に（または、内部に）配置されうる。第２ビア層ＶＩＡ２は、第２ソース金属層ＳＤＬ２の上端を平坦化させることができる。第２ビア層ＶＩＡ２は、アクリル樹脂（Ａｃｒｙｌ Ｒｅｓｉｎ）、エポキシ樹脂（Ｅｐｏｘｙ Ｒｅｓｉｎ）、フェノール樹脂（Ｐｈｅｎｏｌｉｃ Ｒｅｓｉｎ）、ポリアミド樹脂（Ｐｏｌｙａｍｉｄｅ Ｒｅｓｉｎ）、ポリイミド樹脂（Ｐｏｌｙｉｍｉｄｅ Ｒｅｓｉｎ）などの有機膜を含むことができる。
【0175】
一実施例において、第２ビア層ＶＩＡ２は、表示領域ＤＡ内に配置されうる。第２ビア層ＶＩＡ２は、パッド部ＰＡＤと離隔することができる。また、第２ビア層ＶＩＡ２は、第１ビア層ＶＩＡ１の上面の一部を露出するように第１ビア層ＶＩＡ１との段差を形成することができる。第２ビア層ＶＩＡ２から第１ビア層ＶＩＡ１が露出された部分は、第１露出領域ＥＡ１であり得る。例えば、第１露出領域ＥＡ１の第２方向ＤＲ２の幅は、約１０μmであり得る。
【0176】
第３ソース金属層ＳＤＬ３は、第２ビア層ＶＩＡ２上に配置されうる。第３ソース金属層ＳＤＬ３は、アノード連結電極ＡＣＥを含むことができる。アノード連結電極ＡＣＥは、第３ビア層ＶＩＡ３を貫通する（例えば、通過する）第１アノード電極ＡＮＤ１に接続されうる。アノード連結電極ＡＣＥは、第２保護層ＰＡＳ２を貫通してアノード連結ラインＡＣＬに接続されうる。したがって、アノード連結電極ＡＣＥは、アノードＡＮＤおよびアノード連結ラインＡＣＬを互いに電気的に連結させることができる。
【0177】
第３パッド電極ＰＡＤ３は、第３ソース金属層ＳＤＬ３と共に形成されうる。第３パッド電極ＰＡＤ３は、第２パッド電極ＰＡＤ２上に直接配置されうる。第３パッド電極ＰＡＤ３は、非表示領域ＮＤＡに形成されうる。
【0178】
第３ソース金属層ＳＤＬ３および第３パッド電極ＰＡＤ３は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）のうちのいずれか１つまたは１つ以上またはこれらの合金からなる単一層あるいは多重層でありうる。
【0179】
第３ビア層ＶＩＡ３は、第２ビア層ＶＩＡ２および第３ソース金属層ＳＤＬ３上に配置されうる。第３ビア層ＶＩＡ３は、第３ソース金属層ＳＤＬ３の上端を平坦化または実質的に平坦化させることができる。第３ビア層ＶＩＡ３は、アクリル樹脂（Ａｃｒｙｌ Ｒｅｓｉｎ）、エポキシ樹脂（Ｅｐｏｘｙ Ｒｅｓｉｎ）、フェノール樹脂（Ｐｈｅｎｏｌｉｃ Ｒｅｓｉｎ）、ポリアミド樹脂（Ｐｏｌｙａｍｉｄｅ Ｒｅｓｉｎ）、ポリイミド樹脂（Ｐｏｌｙｉｍｉｄｅ Ｒｅｓｉｎ）などの有機膜を含むことができる。
【0180】
一実施例において、第３ビア層ＶＩＡ３は、表示領域ＤＡ内に（または、上に）配置されうる。第３ビア層ＶＩＡ３は、パッド部ＰＡＤと離隔しうる。また、第３ビア層ＶＩＡ３は、第２ビア層ＶＩＡ２の上面の一部を露出するように第２ビア層ＶＩＡ２との段差を形成することができる。第３ビア層ＶＩＡ３から第２ビア層ＶＩＡ２が露出された部分は、第２露出領域ＥＡ２であり得る。例えば、第２露出領域ＥＡ２の第２方向ＤＲ２への幅は、第１露出領域ＥＡ１の第２方向ＤＲ２への幅と類似であるか、またはそれ以下であり得る。
【0181】
このように、第１、第２、及び第３ビア層ＶＩＡ１、ＶＩＡ２、ＶＩＡ３は、階段形状を有して積層されうる。
【0182】
第４ソース金属層ＳＤＬ４は、第３ビア層ＶＩＡ３上に配置されうる。第４ソース金属層ＳＤＬ４は、第１アノード電極ＡＮＤ１および第１カソード電極ＣＴＤ１を含むことができる。第１アノード電極ＡＮＤ１は、第３ビア層ＶＩＡ３を貫通してアノード連結電極ＡＣＥに接続されうる。第１カソード電極ＣＴＤ１は、第３ビア層ＶＩＡ３を貫通して（例えば、通過して）所定の電源配線に連結されうる。図１２には、アノードＡＮＤおよびカソードＣＴＤと、発光素子ＥＤとが連結される形状および発光素子ＥＤの詳細構成を図示及び説明するため、アノードＡＮＤとカソードＣＴＤとが第２方向ＤＲ２にて互いに隣接するものとして示されているが、アノードＡＮＤとカソードＣＴＤの配列はこれに限定されるものではない。例えば、図６などに示すように、アノードＡＮＤとカソードＣＴＤは、第１方向ＤＲ１にて互いに隣接するように配置されてもよい。
【0183】
第４パッド電極ＰＡＤ４は、第４ソース金属層ＳＤＬ４と共に形成されうる。第４パッド電極ＰＡＤ４は、第３パッド電極ＰＡＤ３上に直接配置されうる。第４パッド電極ＰＡＤ４は、非表示領域ＮＤＡに（例えば、内部にまたは上に）形成されうる。
【0184】
第４ソース金属層ＳＤＬ４および第４パッド電極ＰＡＤ４は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）のうちのいずれか１つまたは１つ以上、またはこれらの合金からなる単一層あるいは多重層でありうる。
【0185】
アノード層ＡＮＤＬは、第４ソース金属層ＳＤＬ４上に配置されうる。アノード層ＡＮＤＬは、第２アノード電極ＡＮＤ２および第２カソード電極ＣＴＤ２を含むことができる。一実施例において、第２アノード電極ＡＮＤ２および第２カソード電極ＣＴＤ２の厚さは、第１アノード電極ＡＮＤ１および第１カソード電極ＣＴＤ１の厚さよりも小さくてもよい。
【0186】
第５パッド電極ＰＡＤ５は、アノード層ＡＮＤＬと共に形成されうる。第５パッド電極ＰＡＤ５は、第４パッド電極ＰＡＤ４上に直接配置されうる。例えば、第５パッド電極ＰＡＤ５は、第４パッド電極ＰＡＤ４の上面および側面に接触し、第４パッド電極ＰＡＤ４をカバーすることができる。第５パッド電極ＰＡＤ５の厚さは、第４パッド電極ＰＡＤ４の厚さよりも小さくてもよい。
【0187】
アノード層ＡＮＤＬおよび第５パッド電極ＰＡＤ５は、ＩＴＯ、ＩＺＯなどの透明金属物質（ＴＣＯ、Ｔｒａｎｓｐａｒｅｎｔ Ｃｏｎｄｕｃｔｉｖｅ Ｍａｔｅｒｉａｌ）を含むことができる。
【0188】
第１アノード電極ＡＮＤ１および第２アノード電極ＡＮＤ２は、アノードＡＮＤ（例えば、図５に示された第１画素電極）を形成し、第１カソード電極ＣＴＤ１および第２カソード電極ＣＴＤ２は、カソードＣＴＤ（例えば、図５に示された第２画素電極）を形成することができる。第１乃至第５パッド電極ＰＡＤ１乃至ＰＡＤ５は、パッド部ＰＡＤを形成することができる。
【0189】
パッド部ＰＡＤは、非表示領域ＮＤＡで（例えば、内部でまたは上で）、層間絶縁層ＩＬＤ上に配置されうる。パッド部ＰＡＤは、側面連結ラインＳＣＬから受信した電圧または信号をファンアウトラインＦＯＬに供給することができる。第２パッド電極ＰＡＤ２は、側面連結ラインＳＣＬを介してリードラインＬＤＬに電気的に連結されうる。
【0190】
第４ビア層ＶＩＡ４は、アノードＡＮＤおよびカソードＣＴＤが形成されていない第３ビア層ＶＩＡ３上に配置されうる。第４ビア層ＶＩＡ４は、第３ビア層ＶＩＡ３の上端を平坦化、または実質的に平坦化させることができる。第４ビア層ＶＩＡ４は、アクリル樹脂（Ａｃｒｙｌ Ｒｅｓｉｎ）、エポキシ樹脂（Ｅｐｏｘｙ Ｒｅｓｉｎ）、フェノール樹脂（Ｐｈｅｎｏｌｉｃ Ｒｅｓｉｎ）、ポリアミド樹脂（Ｐｏｌｙａｍｉｄｅ Ｒｅｓｉｎ）、ポリイミド樹脂（Ｐｏｌｙｉｍｉｄｅ Ｒｅｓｉｎ）などの有機膜を含むことができる。
【0191】
一実施例において、第４ビア層ＶＩＡ４は、表示領域ＤＡ内に（または、上に）配置されうる。第４ビア層ＶＩＡ４は、パッド部ＰＡＤと離隔することができる。また、第４ビア層ＶＩＡ４は、第３ビア層ＶＩＡ３の上面の一部を露出するように、第３ビア層ＶＩＡ３との段差を形成することができる。第４ビア層ＶＩＡ４から第３ビア層ＶＩＡ３が露出された部分は、第３露出領域ＥＡ３であり得る。例えば、第３露出領域ＥＡ３の第２方向ＤＲ２への幅は、第２露出領域ＥＡ２の第２方向ＤＲ２への幅と類似であるか、またはそれ以下であり得る。
【0192】
第１保護層ＰＡＳ１は、第４ビア層ＶＩＡ４上に配置され、アノードＡＮＤ、カソードＣＴＤ、およびパッド部ＰＡＤの一部をカバーすることができる。また、第１保護層ＰＡＳ１は、層間絶縁層露出領域ＩＥＡの層間絶縁層ＩＬＤをカバーするように、層間絶縁層露出領域ＩＥＡにて（例えば、領域内でまたは領域上で）、層間絶縁層ＩＬＤに接触することができる。
【0193】
また、第１保護層ＰＡＳ１は、第１ビア層ＶＩＡ１、第２ビア層ＶＩＡ２、および第３ビア層ＶＩＡ３に接触することができる。例えば、第１保護層ＰＡＳ１は、第１露出領域ＥＡ１にて（例えば、領域内でまたは領域上で）第１ビア層ＶＩＡ１に接触し、第２露出領域ＥＡ２にて（例えば、領域内でまたは領域上で）第２ビア層ＶＩＡ２に接触し、第３露出領域ＥＡ３にて（例えば、内でまたは上で）第３ビア層ＶＩＡ３に接触することができる。
【0194】
第１保護層ＰＡＳ１は、無機膜を含むことができる。例えば、第１保護層ＰＡＳ１は、シリコンナイトライド層、シリコンオキシナイトライド層、シリコンオキシド層、チタンオキシド層、およびアルミニウムオキシド層のうちの１つを含むことができる。
【0195】
第１保護層ＰＡＳ１は、アノードＡＮＤの上面の一部を覆わずに露出させることができ、カソードＣＴＤの上面の一部を覆わずに露出させることができる。発光素子ＥＤは、第１保護層ＰＡＳ１によって覆われないアノードＡＮＤおよびカソードＣＴＤに接触することができる。
【0196】
一実施例において、第１保護層ＰＡＳ１は、第１乃至第４パッド電極ＰＡＤ１乃至ＰＡＤ４の露出された部分をすべて覆うことができる。例えば、第１保護層ＰＡＳ１は、第１乃至第４パッド電極ＰＡＤ１乃至ＰＡＤ４の露出された部分に接触することができる。
【0197】
ただし、第１保護層ＰＡＳ１は、第５パッド電極ＰＡＤ５の上面の一部を覆わずに露出させることができる。側面連結ラインＳＣＬは、第１保護層ＰＡＳ１で覆われないパッド部ＰＡＤに接触することができる。
【0198】
一実施例において、第１ビア層ＶＩＡ１と第２ビア層ＶＩＡ２との間、第２ビア層ＶＩＡ２と第３ビア層ＶＩＡ３との間、および、第３ビア層ＶＩＡ３と第４ビア層ＶＩＡ４との間に、少なくとも１つに無機物質を含む追加の保護層がさらに配置されてもよい。
【0199】
第２保護層ＰＡＳ２は、基板ＳＵＢの背面ＢＳに配置されて、基板ＳＵＢの背面ＢＳを平坦化または実質的に平坦化させることができる。第２保護層ＰＡＳ２は、無機膜を含むことができる。例えば、第２保護層ＰＡＳ２は、シリコンナイトライド層、シリコンオキシナイトライド層、シリコンオキシド層、チタンオキシド層、およびアルミニウムオキシド層うちの１つを含むことができる。
【0200】
背面電極ＢＴＥは、第２保護層ＰＡＳ２の一面（例えば、背面）に配置されうる。背面電極ＢＴＥは、軟質フィルムＦＰＣＢから受信した電圧または信号を、リードラインＬＤＬを介して側面連結ラインＳＣＬに供給することができる。背面電極ＢＴＥは、導電性接着部材ＡＣＦを介して軟質フィルムＦＰＣＢに電気的に連結されうる。
【0201】
背面電極ＢＴＥは、第１背面電極ＢＴＥ１および第２背面電極ＢＴＥ２を含むことができる。第１背面電極ＢＴＥ１は、第２保護層ＰＡＳ２の一面（例えば、背面）に配置されうる。第１背面電極ＢＴＥ１は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）のうちのいずれか１つまたは１つ以上、またはこれらの合金からなる単一層あるいは多重層でありうる。
【0202】
第２背面電極ＢＴＥ２は、第１背面電極ＢＴＥ１の一面（例えば、背面）に配置されうる。第２背面電極ＢＴＥ２は、ＩＴＯ、ＩＺＯなどの透明金属物質（ＴＣＯ、Ｔｒａｎｓｐａｒｅｎｔ Ｃｏｎｄｕｃｔｉｖｅ Ｍａｔｅｒｉａｌ）を含むことができる。
【0203】
リードラインＬＤＬは、第２保護層ＰＡＳ２の一面（例えば、背面）に配置されうる。リードラインＬＤＬは、第１背面電極ＢＴＥ１と同じ層に（例えば、内にまたは上に）第１背面電極ＢＴＥと同じ物質で形成されうる。リードラインＬＤＬは、背面電極ＢＴＥから受信した電圧または信号を側面連結ラインＳＣＬに供給することができる。例えば、図１１に示したように、リードラインＬＤＬは、背面電極ＢＴＥに物理的に連結されうる。
【0204】
側面連結ラインＳＣＬは、基板ＳＵＢの下面の縁、側面、および上面の縁に配置されうる。側面連結ラインＳＣＬの一端は、パッド部ＰＡＤに接続されうるのであり、側面連結ラインＳＣＬの他端は、リードラインＬＤＬに接続されうる。
【0205】
一実施例において、基板ＳＵＢの上面ＵＳで、側面連結ラインＳＣＬは、パッド部ＰＡＤ全体に重畳することができる。例えば、平面上で見て、側面連結ラインＳＣＬは、パッド部ＰＡＤ全体をカバーすることができる。一実施例において、側面連結ラインＳＣＬは、層間絶縁層露出領域ＩＥＡに重畳することができる。例えば、側面連結ラインＳＣＬは、層間絶縁層露出領域ＩＥＡで（例えば、内側でまたは上で）第１保護層ＰＡＳ１上に配置されうる。また、基板ＳＵＢの背面ＢＳで、側面連結ラインＳＣＬは、リードラインＬＤＬの一部を覆うことができる。
【0206】
これにより、パッド部ＰＡＤとリードラインＬＤＬとの間の電気的断線の危険性を減少させることができる。
【0207】
側面連結ラインＳＣＬは、延びてもよい。側面連結ラインＳＬＣは、基板ＳＵＢ、バッファ層ＢＦ、第１及び第２ゲート絶縁層ＧＩ１、ＧＩ２、層間絶縁層ＩＬＤ、および第１保護層ＰＡＳ１の側面を通ってもよい。
【0208】
側面連結ラインＳＣＬは、銀（Ａｇ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）のうちのいずれか１つまたは１つ以上またはこれらの合金からなる単一層あるいは多重層でありうる。例えば、側面連結ラインＳＣＬは、銀（ｓｉｌｖｅｒ）で形成されうる。
【0209】
第５ビア層ＶＩＡ５は、背面電極ＢＴＥおよびリードラインＬＤＬの背面の少なくとも一部を覆うことができる。また、第５ビア層ＶＩＡ５は、側面連結ラインＳＣＬの一部を覆うことができる。第５ビア層ＶＩＡ５は、基板ＳＵＢの下端を平坦化、または実質的に平坦化させることができる。第５ビア層ＶＩＡ５は、アクリル樹脂（Ａｃｒｙｌ Ｒｅｓｉｎ）、エポキシ樹脂（Ｅｐｏｘｙ Ｒｅｓｉｎ）、フェノール樹脂（Ｐｈｅｎｏｌｉｃ Ｒｅｓｉｎ）、ポリアミド樹脂（Ｐｏｌｙａｍｉｄｅ Ｒｅｓｉｎ）、ポリイミド樹脂（Ｐｏｌｙｉｍｉｄｅ Ｒｅｓｉｎ）などの有機膜を含むことができる。
【0210】
第３保護層ＰＡＳ３は、第５ビア層ＶＩＡ５の一面（例えば、背面）に配置されて、背面電極ＢＴＥおよびリードラインＬＤＬを保護することができる。第３保護層ＰＡＳ３は、無機膜を含むことができる。例えば、第３保護層ＰＡＳ３は、シリコンナイトライド層、シリコンオキシナイトライド層、シリコンオキシド層、チタンオキシド層、およびアルミニウムオキシド層のうちの１つを含むことができる。
【0211】
軟質フィルムＦＰＣＢは、第３保護層ＰＡＳ３の一面または背面に配置されうる。軟質フィルムＦＰＣＢは、接着部材を用いて第３保護層ＰＡＳ３の背面に付着されうる。軟質フィルムＦＰＣＢの一側は、背面電極ＢＴＥ、リードラインＬＤＬ、および側面連結ラインＳＣＬを介してパッド部ＰＡＤに電圧または信号を供給することができる。軟質フィルムＦＰＣＢの他側は、基板ＳＵＢの下部(下方)（または、直下）にてソース回路ボードなどに接続されうる。軟質フィルムＦＰＣＢは、ソース回路ボードから提供される信号を表示装置１０に送信することができる。
【0212】
導電性接着部材ＡＣＦは、軟質フィルムＦＰＣＢを背面電極ＢＴＥの背面に取り付けることができる。例えば、導電性接着部材ＡＣＦは、異方性導電フィルム（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を含むことができる。導電性接着部材ＡＣＦが異方性導電フィルムを含む場合、導電性接着部材ＡＣＦは、背面電極ＢＴＥと軟質フィルムＦＰＣＢが導電性接着部材ＡＣＦと接触する領域で導電性を有することができ、これにより、軟質フィルムＦＰＣＢを背面電極ＢＴＥに電気的に連結させることができる。
【0213】
表示装置１０は、基板ＳＵＢの背面ＢＳに配置された軟質フィルムＦＰＣＢ、基板ＳＵＢの上面ＵＳに配置されたパッド部ＰＡＤ、軟質フィルムＦＰＣＢとパッド部ＰＡＤとを互いに電気的に連結する背面電極ＢＴＥ、リードラインＬＤＬ、および、側面連結ラインＳＣＬを含むことによって、非表示領域ＮＤＡの面積を最小化または低減することができる。
【0214】
オーバーコーティング層ＯＣは、側面連結ラインＳＣＬを全体的にカバーすることができる。例えば、オーバーコーティング層ＯＣは、複数の側面連結ラインＳＣＬの全てをカバーする一つのパターンで形成されてもよい。オーバーコーティング層ＯＣは、基板ＳＵＢの上面ＵＳの一部および背面ＢＳの一部までカバーすることができる。
【0215】
オーバーコーティング層ＯＣは、絶縁層であり、有機絶縁物質および／または無機絶縁物質を含むことができる。オーバーコーティング層ＯＣは、側面連結ラインＳＣＬを含む表示装置１０の側面ＳＳおよび縁の部分への汚染の浸透を防止または実質的に防止することができ、側面連結ラインＳＣＬを保護することができる。
【0216】
一実施例において、オーバーコーティング層ＯＣは、ブラック顔料を含むことができる。したがって、オーバーコーティング層ＯＣは、全体的にブラックを表すことができる。したがって、オーバーコーティング層ＯＣによって側面連結ラインＳＣＬでの光反射が防止または低減され、これによる視認性不良を改善することができる。
【0217】
ブラック顔料は、カーボンブラックおよびチタンブラックのうちの少なくとも１つを含むことができる。ただし、これは例示的なものであり、オーバーコーティング層ＯＣに含まれるブラック顔料はこれに限定されない。
【0218】
言い換えれば、オーバーコーティング層ＯＣは、遮光パターンの役割をしながら側面連結ラインＳＣＬを保護し、他の配線と絶縁される保護層の役割をすることができる。
【0219】
一実施例において、オーバーコーティング層ＯＣは、パッドプリンティング工程によって基板ＳＵＢの上面ＵＳの一部、側面ＳＳ、および背面ＢＳの一部に形成されうる。例えば、基板ＳＵＢの上面ＵＳにおけるオーバーコーティング層ＯＣの端部と、基板ＳＵＢの背面ＢＳにおけるオーバーコーティング層ＯＣの端部は、第３方向ＤＲ３に平行または実質的に平行な仮想の軸に当接するように一致または実質的に一致することができる。オーバーコーティング層ＯＣは、約５～１５μｍの厚さを有し得る。例えば、オーバーコーティング層ＯＣは、側面連結ラインＳＣＬと同様の厚さを有することができる。ただし、これは例示的なものであり、オーバーコーティング層ＯＣの厚さはこれに限定されない。
【0220】
一実施例において、オーバーコーティング層ＯＣは、第１露出領域ＥＡ１に重畳しうる。言い換えれば、オーバーコーティング層ＯＣは、第２ビア層ＶＩＡ２から露出された第１ビア層ＶＩＡ１の上面の少なくとも一部に重畳しうる。また、オーバーコーティング層ＯＣの一端部は、第１保護層ＰＡＳ１を挟んで第２ビア層ＶＩＡ２の一端部（例えば、側面）と対向しうる。
【0221】
このように、第１ビア層ＶＩＡ１に対して段差を有して形成される第２ビア層ＶＩＡ２は、オーバーコーティング層ＯＣがアノードＡＮＤおよびカソードＣＴＤまで溢れるのを防止または実質的に防止するためのダムの役割をすることができる。第３及び第４ビア層ＶＩＡ３、ＶＩＡ４は、ダムの役割をすることができる。
【0222】
従って、オーバーコーティング層ＯＣは、第２ビア層ＶＩＡ２によって形成されるダムによって、第１露出領域ＥＡ１内にて（または、領域上にて）、均一または実質的に均一な端部を有することができ、オーバーコーティング層ＯＣの工程変動（ｐｒｏｃｅｓｓ ｃａｐａｂｉｌｉｔｙ、工程ばらつき）が減少しうる。例えば、パッドプリンティング工程で形成されるオーバーコーティング層ＯＣの工程変動が減少し、これを含む表示装置１０の製造工程の変動が減少しうる。したがって、表示装置１０の製造工程の信頼度および映像品質を改善することができる。
【0223】
発光素子ＥＤは、アノードＡＮＤとカソードＣＴＤ上に配置されうる。一実施例において、発光素子ＥＤは、アノードＡＮＤとカソードＣＴＤにそれぞれ向き合う第１コンタクト電極ＣＴＥ１および第２コンタクト電極ＣＴＥ２を含むフリップチップタイプのマイクロＬＥＤを含むことができる。
【0224】
発光素子ＥＤは、ＧａＮといった無機物質で形成されうる。発光素子ＥＤの横、縦、高さのサイズは、それぞれ数乃至数百μｍであり得る。例えば、発光素子ＥＤの横、縦、高さのサイズは、それぞれ約１００μｍ以下であってもよい。
【0225】
発光素子ＥＤは、シリコンウエハといっ半導体基板で成長して形成されうる。発光素子EDは、シリコンウエハから直接基板ＳＵＢのアノードＡＮＤとカソードＣＴＤ上に移されうる。他の例として、発光素子ＥＤは、静電ヘッド（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｈｅａｄ）を使用する静電気方式、またはＰＤＭＳやシリコーンなどの弾性のある高分子物質を転写基板として使用するスタンプ方式を通じて、基板ＳＵＢのアノードＡＮＤとカソードＣＴＤの上に移されうる。
【0226】
発光素子ＥＤは、ベース基板ＳＳＵＢ、ｎ型半導体ＮＳＥＭ、活性層ＭＱＷ、ｐ型半導体ＰＳＥＭ、第１コンタクト電極ＣＴＥ１、および第２コンタクト電極ＣＴＥ２を含むことができる。
【0227】
ベース基板ＳＳＵＢは、サファイア基板でありうるが、本開示の実施例はこれに限定されない。
【0228】
ｎ型半導体ＮＳＥＭは、ベース基板ＳＳＵＢの一面上に配置されうる。例えば、ｎ型半導体ＮＳＥＭは、ベース基板ＳＳＵＢの下面上に配置されうる。ｎ型半導体ＮＳＥＭは、Ｓｉ、Ｇｅ、Ｓｎなどといったｎ型導電型ドーパントがドープされたＧａＮからなるのでありうる。
【0229】
活性層ＭＱＷは、ｎ型半導体ＮＳＥＭの一面の一部上に配置されうる。活性層ＭＱＷは、単一量子井戸構造または多重量子井戸構造の物質を含むことができる。活性層ＭＱＷが多重量子井戸構造の物質を含む場合、複数の井戸層（ｗｅｌｌ ｌａｙｅｒ）とバリア層（ｂａｒｒｉｅｒ ｌａｙｅｒ）とが互いに交互に積層された構造であってもよい。この場合、井戸層はＩｎＧａＮで形成され、バリア層は、ＧａＮまたはＡｌＧａＮで形成されうるが、これに限定されない。他の例として、活性層ＭＱＷは、バンドギャップ（Ｂａｎｄ ｇａｐ）エネルギーの大きい種類の半導体物質とバンドギャップエネルギーの小さい半導体物質とが互いに交互に積層された構造であってもよく、発光する光の波長帯に応じて、他の３族乃至５族半導体物質を含んでもよい。
【0230】
ｐ型半導体ＰＳＥＭは、活性層ＭＱＷの一面上に配置されうる。ｐ型半導体ＰＳＥＭは、Ｍｇ、Ｚｎ、Ｃａ、Ｓｅ、Ｂａなどのｐ型導電型ドーパントがドープされたＧａＮからなるのでありうる。
【0231】
第１コンタクト電極ＣＴＥ１は、ｐ型半導体ＰＳＥＭ上に配置され、第２コンタクト電極ＣＴＥ２は、ｎ型半導体ＮＳＥＭの一面の他の一部上に配置されうる。第２コンタクト電極ＣＴＥ２が配置されるｎ型半導体ＮＳＥＭの一面の他の一部は、活性層ＭＱＷが配置されるｎ型半導体ＮＳＥＭの一面の一部と離れて配置されうる。
【0232】
第１コンタクト電極ＣＴＥ１とアノードＡＮＤは、異方性導電フィルム（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）または異方性導電ペースト（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などの導電性接着部材を介して互いに接着されうる。他の例として、第１コンタクト電極ＣＴＥ１とアノードＡＮＤは、半田付け（ｓｏｌｄｅｒｉｎｇ）工程を通じて互いに接着されてもよい。
【0233】
一実施例において、第２コンタクト電極ＣＴＥ２とカソードＣＴＤは、異方性導電フィルムまたは異方性導電ペーストといった導電性接着部材を介して互いに接着されうる。他の例として、第２コンタクト電極ＣＴＥ２とカソードＣＴＤは、半田付け工程を通じて互いに接着されてもよい。
【0234】
【0235】
図１３ｂには、図１０と比較して、オーバーコーティング層ＯＣがさらに示されている。図１３ａ及び図１３ｂには、説明の便宜上、第１保護層ＰＡＳ１の図示を省略している。例えば、図１３ａにおいて、オーバーコーティング層ＯＣと基板ＳＵＢ（例えば、図１２を参照）の上面との間に第１保護層ＰＡＳ１が介在されうる。
【0236】
図１０、図１２、図１３ａ、及び図１３ｂを参照すると、オーバーコーティング層ＯＣは、表示装置１０の一側面ＳＳ、側面ＳＳに連結される上面ＵＳの非表示領域の一部、および側面ＳＳに連結される背面ＢＳの一部に一体に配置されうる。また、オーバーコーティング層ＯＣは、側面連結ラインＳＣＬ全体を一体にカバーすることができる。
【0237】
前述したように、第１、第２、及び第３ビア層ＶＩＡ１、ＶＩＡ２、ＶＩＡ３は、互いに段差を有して第３方向ＤＲ３に順次積層されうる。一実施例において、第１ビア層ＶＩＡ１の端部ＥＰ１（例えば、第１ビア層ＶＩＡ１の一側面）および第２ビア層ＶＩＡ２の端部ＥＰ２（例えば、第２ビア層ＶＩＡ２の一側面）は、それぞれ第１方向ＤＲ１に直線にまたは実質的に直線に延びる形状を有することができる。例えば、第１ビア層ＶＩＡ１の端部ＥＰ１と第２ビア層ＶＩＡ２の端部は、互いに平行に、または実質的に平行に延びるのでありうる。
【0238】
したがって、第１露出領域ＥＡ１の第２方向ＤＲ２への幅は、均一または実質的に均一でありうる。例えば、第１露出領域ＥＡ１の第２方向ＤＲ２への幅は、約１０μmであり得る。
【0239】
同様に、第３ビア層ＶＩＡ３の端部ＥＰ３（例えば、第３ビア層ＶＩＡ３の一側面）も、第１方向ＤＲ１に直線または実質的な直線に延びる形状を有することができる。例えば、第３ビア層ＶＩＡ３の端部ＥＰ３と第２ビア層ＶＩＡ２の端部ＥＰ２は、互いに平行または実質的に平行に延びることができる。したがって、第２露出領域ＥＡ２の第２方向ＤＲ２への幅は、均一または実質的に均一でありうる。
【0240】
オーバーコーティング層ＯＣは、第１露出領域ＥＡ１の少なくとも一部を覆うように形成されうる。第２ビア層ＶＩＡ２は、ダムの役割をすることができる。オーバーコーティング層ＯＣは、第２ビア層ＶＩＡ２の上面を超えないように（または、溢れないように）するために形成されうる。
【0241】
このように、第１、第２、及び第３ビア層ＶＩＡ１、ＶＩＡ２、ＶＩＡ３の端部ＥＰ１、ＥＰ２、ＥＰ３が直線形状または実質的な直線形状に形成されることで、オーバーコーティング層ＯＣの端部が均一な位置に形成されうる。したがって、オーバーコーティング層ＯＣおよびこれを含む表示装置１０の工程変動を低減することができる。また、第２、第３、及び第４ビア層ＶＩＡ２、ＶＩＡ３、ＶＩＡ４のダムの役割により、オーバーコーティング層ＯＣがアノードＡＮＤおよびカソードＣＴＤまで溢れることを防止、または実質的に防止することができる。
【0242】
【0243】
図１４では、前述の図１２を参照して説明した構成要素、またはこれらの構成要素と実質的に同じ構成要素に対して同じ参照符号を使用し、これらの構成要素に対する重複する説明は省略することができる。図１４では、ブラック異方性導電フィルムＢＡＣＦをさらに含む点を除いて、図１４の表示装置は図１２の表示装置と同じかまたは実質的に同じでありうる。
【0244】
【0245】
一実施例において、表示素子層ＤＰＬは、ブラック異方性導電フィルムＢＡＣＦをさらに含むことができる。ブラック異方性導電フィルムＢＡＣＦは、発光素子ＥＤと隣接して配置されうる。例えば、第１保護層ＰＡＳ１およびオーバーコーティング層ＯＣが形成された後、ブラック異方性導電フィルムＢＡＣＦが第１保護層ＰＡＳ１およびオーバーコーティング層ＯＣ上に配置されうる。
【0246】
ブラック異方性導電フィルムＢＡＣＦによって画素ＳＰの発光領域が定義されうる。ブラック異方性導電フィルムＢＡＣＦは、少なくとも１つの遮光物質および／または反射物質を含むように構成されて、隣接する画素（または、発光素子ＥＤ）間で光（または、ライト）が漏れる光漏れ不良を防止または実質的に防止することができる。
【0247】
ブラック異方性導電フィルムＢＡＣＦは、発光素子ＥＤを安定的に固定しながら、発光素子ＥＤとアノードＡＮＤおよびカソードＣＴＤとの間の接着力を強化する有機物を含むことができる。また、ブラック異方性導電フィルムＢＡＣＦの外光を吸収して、画面のコントラストを向上させることもできる。さらに、ブラック異方性導電フィルムＢＡＣＦは、隣接する画素の発光領域を画定(定義)するためのバンク（例えば、画素画定(定義)膜）として機能することができる。
【0248】
例えば、ブラック異方性導電フィルムＢＡＣＦは、ブラック顔料および微細導電粒子ＦＣＰを含むことができる。
【0249】
第１コンタクト電極ＣＴＥ１とアノードＡＮＤは、これらに接触する微細導電粒子ＦＣＰを介して互いに電気的に連結されうる。第２コンタクト電極ＣＴＥ２とカソードＣＴＤは、これらに接触する微細導電粒子ＦＣＰを介して互いに電気的に連結されうる。
【0250】
【0251】
図１５では、図１４を参照して説明した構成要素またはこれらの構成要素と実質的に同じ構成要素に対して同じ参照符号を使用し、これらの構成要素に対する重複する説明は省略することができる。図１５の表示装置は、カバー層ＣＯＶをさらに含む点を除いて、図１５の表示装置は図１４の表示装置と同じかまたは実質的に同じでありうる。
【0252】
【0253】
一実施例において、表示装置１０は、カバー層ＣＯＶをさらに含むことができる。カバー層ＣＯＶは、中間層ＣＴＬを利用して表示素子層ＤＰＬ上に配置されうる。例えば、カバー層ＣＯＶは、基板ＳＵＢの側面（または、表示装置の非表示領域ＮＤＡ）よりも外側に突出しうる。
【0254】
中間層ＣＴＬは、表示素子層ＤＰＬとカバー層ＣＯＶとの間の接着力を強化するための透明な粘着層（または、接着層）、一例として、光学用透明接着層（Ｏｔｉｃａｌｌｙ Ｃｌｅａｒ Ａｄｈｅｓｉｖｅ）であり得るが、本開示はこれに限定されるものではない。実施例によれば、中間層ＣＴＬは、絶縁性および接着性を有する絶縁物質で構成された充填材を含んでもよい。
【0255】
カバー層ＣＯＶは、中間層ＣＴＬ上に順次配置される第１レイヤーＦＬおよび第２レイヤーＳＬを含むことができる。
【0256】
第１レイヤーＦＬは、外部光または表示装置１０から反射される光の透過率を低下させるように設計された光透過率調節層でありうる。このような第１レイヤーＦＬによって、隣接する表示装置１０間の間隔が外部から視認されることを防止または実質的に防止することができる。第１レイヤーＦＬは、位相遅延層を含むことができるが、本開示はこれに限定されるものではない。
【0257】
第２レイヤーＳＬは、外部光がそのまま反射されて映像の視認性が低下することを防止または実質的に防止するため、外部光を乱反射するように設計された防眩層でありうる。このような第２レイヤーＳＬによって、表示装置１０が表示する映像のコントラスト比が高くなることができる。第２レイヤーＳＬは、偏光板を含むことができるが、本開示はこれに限定されるものではない。
【0258】
【0259】
図１６では、図１２を参照して説明した構成要素またはこれらの構成要素と実質的に同じ構成要素に対して同じ参照符号を使用し、これらの構成要素に対する重複する説明は省略することができる。図１６の表示装置は、面取り面ＣＨＭをさらに含む点を除いて、図１６の表示装置は図１２の表示装置と同じまたは実質的に同じでありうる。
【0260】
【0261】
一実施例において、基板ＳＵＢは、上面ＵＳと側面ＳＳとの間および／または背面ＢＳと側面ＳＳとの間に形成される面取り面ＣＨＭを含むことができる。面取り面ＣＨＭによって、基板ＳＵＢの側面ＳＳは、傾斜度（例えば、所定の傾斜度）を有することができる。これにより、基板ＳＵＢの上面ＵＳ、側面ＳＳ、および背面ＢＳを取り囲む側面連結ラインＳＣＬの断線を防止または実質的に防止することができる。また、面取り面ＣＨＭは、表示装置１０がタイル型表示装置ＴＤを具現化する際に、表示装置１０の基板ＳＵＢが互いに衝突して破損されることを防止または実質的に防止することができる。
【0262】
【0263】
図１７では、図１２を参照して説明した構成要素またはこれらの構成要素と実質的に同じ構成要素に対して同じ参照符号を使用し、これらの構成要素に対する重複する説明は省略することができる。図１７の表示装置は、オーバーコーティング層ＯＣをさらに含むことを除いて、図１７の表示装置は図１２の表示装置と実質的に同じでありうる。
【0264】
【0265】
一実施例において、オーバーコーティング層ＯＣは、第２露出領域ＥＡ２まで延びるのでありうる。例えば、オーバーコーティング層ＯＣは、第３ビア層ＶＩＡ３から露出された第２ビア層ＶＩＡ２の上面に重畳するのでありうる。オーバーコーティング層ＯＣの一端部は、第１保護層ＰＡＳ１を挟んで第３ビア層ＶＩＡ３の一端部（例えば、側面部）と対向するのでありうる。
【0266】
第３ビア層ＶＩＡ３は、オーバーコーティング層ＯＣのパッドプリンティング工程中にオーバーコーティング層ＯＣが第３ア層ＶＩＡ３を越えて溢れることを防止または実質的に防止することができる。オーバーコーティング層ＯＣは、ブラックで表現することができる。表示装置１０の正面の視認性の面を考慮して、製品によって、基板ＳＵＢの上面ＵＳでオーバーコーティング層ＯＣが表示領域ＤＡまで延びる端部が調節されうる。
【0267】
図１８は、図１０の表示装置にオーバーコーティング層を形成する方法の一例を示す図であり、図１９は、図１０の表示装置にオーバーコーティング層が形成された一例を示す図であり、図２０は、図１０の表示装置にオーバーコーティング層を形成する方法の一例を示す図である。
【0268】
【0269】
立体パッドは、シリコンモールドＳＩＭを含むことができるが、本開示はこれに限定されるものではない。
【0270】
まず、シリコンモールドＳＩＭにオーバーコーティング物質ＯＣＭが転写されうる。オーバーコーティング物質ＯＣＭは、有機素材を含むことができる。例えば、オーバーコーティング物質ＯＣＭは、オーバーコーティング層ＯＣの硬化（例えば、高温硬化）過程におけるリフローのためのモノマー（例えば、エポキシ系物質）を含むことができる。
【0271】
また、オーバーコーティング物質ＯＣＭは、ブラックを発現するためのブラック顔料を含むことができる。ブラック顔料は、カーボンブラック、チタンブラックなどを含むことができる。オーバーコーティング物質ＯＣＭは、ブラック顔料を有機絶縁物質中でムラなく分散させるための分散剤をさらに含んでもよい。
【0272】
シリコンモールドＳＩＭは、軟質を有するパッドでありうる。例えば、シリコンモールドＳＩＭは、外部から加えられる力によって形状が変形され、その力が除去されると再び元の形状に復元され得る程度の弾性力を有することができる。
【0273】
一実施例において、図１８に示すように、シリコンモールドＳＩＭは、オーバーコーティング層ＯＣの形状に対応するグルーブＧＲＶを含むことができる。
【0274】
オーバーコーティング物質ＯＣＭが提供されるパッドイメージ板（例えば、所定のパッドイメージ板）から、シリコンモールドＳＩＭを用いてオーバーコーティング物質ＯＣＭをピックアップする工程を通じて、シリコンモールドＳＩＭのグルーブＧＲＶ（例えば、転写領域）にオーバーコーティング物質ＯＣＭが転写（または、塗布）されうる。
【0275】
ただし、本開示はこれに限定されず、図２０に示すように、オーバーコーティング物質ＯＣＭがシリコンモールドＳＩＭに転写される転写領域は、シリコンモールドＳＩＭの周辺に対して突出した突出部であってもよい。
【0276】
シリコンモールドＳＩＭが基板ＳＵＢの側面ＳＳに対向するように配置された後、基板ＳＵＢの上面ＵＳのエッジ領域および背面ＢＳのエッジ領域に密着ならびに加圧するパッドプリンティング工程が進行されうる。これにより、図１９に示すように、オーバーコーティング層ＯＣが側面連結ラインＳＣＬを覆うように形成されうる。また、ダムの役割をする第２ビア層ＶＩＡ２によって、オーバーコーティング層ＯＣが第２ビア層ＶＩＡ２を超えて溢れることを防止または実質的に防止することができ、基板ＳＵＢの上面ＵＳのエッジ領域でオーバーコーティング層ＯＣが均一または実質的に均一に形成されうる。これにより、オーバーコーティング層ＯＣのパッドプリンティング工程の工程変動（例えば、工程ばらつき）を低減することができる。
【0277】
【0278】
【0279】
発光素子ＥＤは、マイクロサイズまたはナノサイズの無機発光ダイオードでありうる。例えば、発光素子ＥＤは、フリップチップタイプのマイクロ発光ダイオード素子であってもよい。
【0280】
一実施例において、画素回路ＰＣは、パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）回路ＰＷＭＣおよび電流生成回路ＣＧＣを含むことができる。電流生成回路ＣＧＣは、適切なまたは所望の大きさ（例えば、所定の大きさ）を有する一定または実質的に一定の定電流（以下、駆動電流という）を生成して、発光素子ＥＤに電流を供給することができる。ＰＷＭ回路ＰＷＭＣは、ＰＷＭデータ電圧Ｖ＿ＰＷＭに基づいて、駆動電流が発光素子ＥＤに供給される時間を制御することができる。
【0281】
図２２に示すように、初期化電圧ラインＶＩＬ、初期化スキャンラインＧＩＬ、書き込みスキャンラインＧＷＬ、ＰＷＭ発光制御ラインＰＷＥＬ、水平電源ラインＨＶＤＬ、ゲートオフ電圧ラインＶＧＨＬ、スイープ信号ラインＳＷＰＬ、制御スキャンラインＧＣＬ、ＰＡＭ発光制御ラインＰＡＥＬ、テスト信号ラインＴＳＴＬ、および第３電源ラインＶＳＬは、第１方向ＤＲ１に延び、第２方向ＤＲ２に互いに離隔することができる。初期化電圧ラインＶＩＬ、初期化スキャンラインＧＩＬ、書き込みスキャンラインＧＷＬ、ＰＷＭ発光制御ラインＰＷＥＬ、水平電源ラインＨＶＤＬ、ゲートオフ電圧ラインＶＧＨＬ、スイープ信号ラインＳＷＰＬ、制御スキャンラインＧＣＬ、ＰＡＭ発光制御ラインＰＡＥＬ、テスト信号ラインＴＳＴＬ、および第３電源ラインＶＳＬは、層間絶縁層ＩＬＤ上に配置される第１ソース金属層ＳＤＬ１によって形成されうる。
【0282】
例えば、初期化スキャンラインＧＩＬ、書き込みスキャンラインＧＷＬ、ＰＷＭ発光制御ラインＰＷＥＬ、制御スキャンラインＧＣＬ、ＰＡＭ発光制御ラインＰＡＥＬ、およびテスト信号ラインＴＳＴＬは、それぞれ層間絶縁層ＩＬＤおよび第２ゲート絶縁層ＧＩ２を貫通する（例えば、通過する）コンタクトホールを介して対応するトランジスタのそれぞれのゲート電極に連結されうる。
【0283】
例えば、初期化電圧ラインＶＩＬ、水平電源ラインＨＶＤＬ、ゲートオフ電圧ラインＶＧＨＬ、スイープ信号ラインＳＷＰＬ、および第３電源ラインＶＳＬは、それぞれ層間絶縁層ＩＬＤ、第２ゲート絶縁層ＧＩ２、および第１ゲート絶縁層ＧＩ１を貫通する（例えば、通過する）コンタクトホールを介して、対応するトランジスタのそれぞれのソース電極ＳＥまたはドレイン電極ＤＥに連結されうる。
【0284】
データラインＤＬ、垂直電源ラインＶＶＤＬ、およびＰＡＭデータラインＲＤＬは、第２方向ＤＲ２に延びることができ、第１方向ＤＲ１に互いに離隔することができる。データラインＤＬ、垂直電源ラインＶＶＤＬ、およびＰＡＭデータラインＲＤＬは、第１保護層ＰＡＳ１上に配置される第２ソース金属層ＳＤＬ２によって形成されうる。
【0285】
データラインＤＬおよびＰＡＭデータラインＲＤＬは、それぞれ第１保護層ＰＡＳ１、第１ビア層ＶＩＡ１、層間絶縁層ＩＬＤ、第２ゲート絶縁層ＧＩ２、および第１ゲート絶縁層ＧＩ１を貫通する（例えば、通過する）コンタクトホールを介して、対応するトランジスタのそれぞれのソース電極ＳＥまたはドレイン電極ＤＥに連結されうる。
【0286】
一実施例において、垂直電源ラインＶＶＤＬおよび水平電源ラインＨＶＤＬは、互いに異なる層に配置され、第１保護層ＰＡＳ１および第１ビア層ＶＩＡ１を貫通する（例えば、通過する）コンタクトホールを介して互いに連結されうる。垂直電源ラインＶＶＤＬおよび水平電源ラインＨＶＤＬは、第１電源ラインＶＤＬ１を形成することができる。
【0287】
一実施例において、図示されていないが、第２電源ラインＶＤＬ２は、第２保護層ＰＡＳ２上に配置される第３ソース金属層ＳＤＬ３で形成されうる。第２電源ラインＶＤＬ２は、第２保護層ＰＡＳ２、第２ビア層ＶＩＡ２、第１保護層ＰＡＳ１、および第１ビア層ＶＩＡ１を貫通する（例えば、貫通する）コンタクトホールを介して、第６及び第７トランジスタＴ６、Ｔ７に接続されうる。
【0288】
第１乃至第１９トランジスタＴ１乃至Ｔ１９のそれぞれは、図１６を参照して前述したトランジスタＴＦＴの積層構造と同様の構造で積層されうる。例えば、第１乃至第１９トランジスタＴ１乃至Ｔ１９のそれぞれは、アクティブ層ＡＣＴＬに形成されるチャネルＣＨ、ソース電極ＳＥ、およびドレイン電極ＤＥと第１ゲート層ＧＴＬ１に形成されるゲート電極ＧＥとを含むことができる。説明の便宜上、図２２では、第１ゲート層ＧＴＬ１に形成されたゲート電極とこれに重畳するアクティブ層ＡＣＴＬのチャネルＣＨ部分をトランジスタＴ１乃至Ｔ１９と定義した。アクティブ層ＡＣＴＬのチャネルＣＨの両側は、それぞれソース電極ＳＥおよびドレイン電極ＤＥ（例えば、一電極および他電極）であると理解できる。
【0289】
一実施例において、第１乃至第１９トランジスタＴ１乃至Ｔ１９のチャネルＣＨ、ソース電極ＳＥ、およびドレイン電極ＤＥを含むアクティブ層ＡＣＴＬは、一体に形成されうる。
【0290】
第１乃至第３キャパシタＣ１、Ｃ２、Ｃ３のそれぞれは、図１２を参照して前述した第１キャパシタＣ１の積層構造と同様の構造で積層されうる。例えば、第１乃至第３キャパシタＣ１、Ｃ２、Ｃ３のそれぞれは、第１ゲート層ＧＴＬ１に形成される下部電極および第２ゲート層ＧＴＬ２に形成される上部電極を含むことができる。
【0291】
一実施例において、電流生成回路ＣＧＣは、第１乃至第１１トランジスタＴ１乃至Ｔ１１および第１キャパシタＣ１を含むことができる。
【0292】
第１トランジスタＴ１は、駆動トランジスタとして発光期間の間に発光素子ＥＤに供給される駆動電流を生成することができる。
【0293】
第２トランジスタＴ２は、ＰＡＭデータラインＲＤＬと第２ノードＮ２との間に接続されうる。第２トランジスタＴ２のゲート電極は、コンタクトホールを介して書き込みスキャンラインＧＷＬに連結されうる。第２トランジスタＴ２は、書き込みスキャンラインＧＷＬに供給される書き込みスキャン信号に応答してターン－オンされうる。
【0294】
ＰＡＭデータラインＲＤＬには、ＰＡＭデータ電圧Ｖ＿ＰＡＭが供給されうる。ＰＡＭデータ電圧Ｖ＿ＰＡＭは、駆動電流の大きさを決定することができる。無機発光ダイオードである発光素子ＥＤの発光輝度は、有機発光ダイオードとは違って、駆動電流の変化に敏感ではない。したがって、発光素子ＥＤの発光輝度は、駆動電流の大きさよりは、駆動電流が供給される時間によって制御されうる。
【0295】
一実施例において、ＰＡＭデータ電圧Ｖ＿ＰＡＭは、階調などに関係なく、同じ色の光を放出する同じ種類の副画素に同じまたは実質的に同じ大きさで供給されうる。ただし、本開示はこれに限定されず、ＰＡＭデータ電圧Ｖ＿ＰＡＭは、基準（例えば、所定の基準）に従って変わってもよい。
【0296】
第３トランジスタＴ３は、第１トランジスタＴ１のゲート電極（例えば、第１ノードＮ１）と第１トランジスタＴ１のドレイン電極（例えば、第３ノードＮ３）との間に電気的に接続されうる。第３トランジスタＴ３のゲート電極は、書き込みスキャンラインＧＷＬに接続されうる。
【0297】
第３トランジスタＴ３は、第２トランジスタＴ２と共にターン－オンされることができ、第１トランジスタＴ１をダイオード連結させることができ、これによって第１トランジスタＴ１のしきい値電圧を補償することができる。一実施例において、第３トランジスタＴ３は、複数のトランジスタが直列に連結された形態を有することができ、第３トランジスタＴ３は、共通に連結されたゲート電極を含むことができる。例えば、図２２に示すように、第３トランジスタＴ３のゲート電極は、２枝に分かれてそれぞれアクティブ層ＡＣＴＬに重畳することができる。
【0298】
第４トランジスタＴ４は、第１ノードＮ１と初期化電源Ｖｉｎｔの電圧を供給するための初期化電圧ラインＶＩＬとの間に接続されうる。第４トランジスタＴ４のゲート電極は、コンタクトホールを介して初期化スキャンラインＧＩＬに連結されうる。第４トランジスタＴ４は、初期化スキャンラインＧＩＬに供給される初期化スキャン信号に応答してターン－オンされうる。第４トランジスタＴ４がターン－オンされると、初期化電源Ｖｉｎｔの電圧が第１ノードＮ１に供給されうる。言い換えれば、第１トランジスタＴ１のゲート電圧が初期化されうる。
【0299】
一実施例において、第４トランジスタＴ４は、複数のトランジスタが直列連結された形態を有することができ、第４トランジスタＴ４は、共通に連結されたゲート電極を含むことができる。例えば、図２２に示すように、第４トランジスタＴ４のゲート電極は、２枝に分かれてそれぞれアクティブ層ＡＣＴＬに重畳することができる。
【0300】
初期化電源Ｖｉｎｔの電圧は、トランジスタをターン－オンさせるのに十分低い電圧であり得る。
【0301】
第５トランジスタＴ５は、第３ノードＮ３と発光素子ＥＤのアノード電極（例えば、第４ノードＮ４）との間に接続されうる。例えば、第５トランジスタＴ５のドレイン電極は、コンタクトホールを介してアノード連結電極ＡＣＥに接続されうる。アノード連結電極ＡＣＥは、コンタクトホールを介して上部のアノードＡＮＤ（図１６に図示）に接続されうる。
【0302】
第５トランジスタＴ５のゲート電極は、コンタクトホールを介してＰＡＭ発光制御ラインＰＡＥＬに連結されうる。第５トランジスタＴ５は、ＰＡＭ発光制御ラインＰＡＥＬに供給されるＰＡＭ発光制御信号に応答してターン－オンされうる。
【0303】
第６トランジスタＴ６は、第２電源ＶＤＤ２の電圧を供給するための第２電源ラインＶＤＬ２と第２ノードＮ２との間に接続されうる。第６トランジスタＴ６のゲート電極は、コンタクトホールを介してＰＷＭ発光制御ラインＰＷＥＬに連結されうる。第６トランジスタＴ６は、ＰＷＭ発光制御ラインＰＷＥＬに供給されるＰＷＭ発光制御信号に応答してターン－オンされうる。一実施例において、ＰＷＭ発光制御信号とＰＡＭ発光制御信号は、同じまたは実質的に同じタイミングで提供されうる。
【0304】
第７トランジスタＴ７は、第２電源ラインＶＤＬ２と第１キャパシタＣ１の第２キャパシタ電極ＣＥ２（図１６に図示、例えば、上部電極）との間に接続されうる。第１キャパシタＣ１の第２キャパシタ電極ＣＥ２は、第２ゲート層ＧＴＬ２に形成されうる。第７トランジスタＴ７のゲート電極は、コンタクトホールを介してＰＷＭ発光制御ラインＰＷＥＬに連結されうる。
【0305】
第７トランジスタＴ７は、ＰＷＭ発光制御信号に応答してターン－オンされうる。したがって、発光期間に、第１キャパシタＣ１の第２キャパシタ電極ＣＥ２は、第２電源ＶＤＤ２に連結されうる。
【0306】
第８トランジスタＴ８は、第１電源ＶＤＤ１の電圧を供給するための第１電源ラインＶＤＬ１と第１キャパシタＣ１の第２キャパシタ電極ＣＥ２との間に接続されうる。例えば、第８トランジスタＴ８の一電極は、コンタクトホールを介して垂直電源ラインＶＶＤＬに接続され、他電極は、コンタクトホールを介して第１キャパシタＣ１の第２キャパシタ電極ＣＥ２に接続されうる。
【0307】
第８トランジスタＴ８のゲート電極は、コンタクトホールを介して制御スキャンラインＧＣＬに接続されうる。第８トランジスタＴ８は、制御スキャン信号に応答してターン－オンされうる。第８トランジスタＴ８がターン－オンされると、第１キャパシタＣ１の第２キャパシタ電極ＣＥ２に第１電源ＶＤＤ１の電圧が供給されうる。
【0308】
第１電源ＶＤＤ１の電圧と第２電源ＶＤＤ２の電圧は、同じまたは実質的に同じであってもよく、互いに異なってもよい。
【0309】
書き込みスキャン信号、初期化スキャン信号、および制御スキャン信号は、非発光期間に供給されうる。初期化スキャン信号は、書き込みスキャン信号よりも先に供給されうる。また、制御スキャン信号は、書き込みスキャン信号の供給タイミングと同じまたは実質的に同じタイミングで供給されうる。ただし、本開示はこれに限定されず、制御スキャン信号は、書き込みスキャン信号が供給された後に供給されてもよい。
【0310】
第１キャパシタＣ１の第１キャパシタ電極ＣＥ１は、第１トランジスタＴ１のゲート電極、言い換えれば、第１ノードＮ１に連結されうる。例えば、第１キャパシタＣ１の第１キャパシタ電極ＣＥ１と第１トランジスタＴ１のゲート電極は、一体に形成されうる。第１トランジスタＴ１のゲート電極において、第１キャパシタＣ１の第２キャパシタ電極ＣＥ２に重畳する部分が第１キャパシタ電極ＣＥ１であると理解することができる。
【0311】
第１キャパシタＣ１は、ＰＡＭデータ電圧Ｖ＿ＰＡＭを記憶するストレージキャパシタの役割をすることができる。
【0312】
第９トランジスタＴ９は、第４ノードＮ４に相応する第５トランジスタＴ５のドレイン電極と初期化電圧ラインＶＩＬとの間に接続されうる。第９トランジスタＴ９の一電極は、コンタクトホールを介して初期化電圧ラインＶＩＬに連結されうる。
【0313】
第９トランジスタＴ９のゲート電極は、コンタクトホールを介して制御スキャンラインＧＣＬに連結されうる。第９トランジスタＴ９は、制御スキャン信号に応答して第４ノードＮ４に初期化電源Ｖｉｎｔの電圧を供給することができる。したがって、初期化電源Ｖｉｎｔの電圧は、アノード連結電極ＡＣＥを介してアノードＡＮＤに提供されうる。
【0314】
第１０トランジスタＴ１０は、第４ノードＮ４と第２電源ＶＤＤ２を供給するための第3電源線VSLとの間に接続されうる。第１０トランジスタＴ１０は、テスト信号ラインＴＳＴＬに供給されるテスト電圧に応答してターン－オンされうる。
【0315】
第１０トランジスタＴ１０は、製造工程中、発光素子ＥＤと画素回路ＰＣとの連結前に、テスト電圧に応じてターン－オンされて、画素回路ＰＣの異常の有無を確認するために利用されうる。第１０トランジスタＴ１０の一電極は、コンタクトホールを介してアノード連結電極ＡＣＥと電気的に互いに連結され、他電極は、コンタクトホールを介して第３電源ラインＶＳＬに連結されうる。第３電源ラインＶＳＬに供給される第３電源ＶＳＳの電圧は、第１電源ＶＤＤ１および第２電源ＶＤＤ２の電圧よりも低くてもよい。例えば、第３電源ＶＳＳの電圧は、接地電圧に相応することができる。
【0316】
第１０トランジスタＴ１０のゲート電極は、コンタクトホールを介してテスト信号ラインＴＳＴＬに接続されうる。
【0317】
第１１トランジスタＴ１１は、第３ノードＮ３と第５トランジスタＴ５との間に接続されうる。例えば、第１１トランジスタＴ１１は、第１トランジスタＴ１と第５トランジスタＴ５との間に形成されうる。
【0318】
第１１トランジスタＴ１１のゲート電極は、第３キャパシタＣ３の下部電極に連結されうる。第１１トランジスタＴ１１のゲート電極および第３キャパシタＣ３の下部電極は、第９ノードＮ９に接続されうる。
【0319】
第１１トランジスタＴ１１は、第９ノードＮ９の電圧に基づいてターン－オンされうる。第１１トランジスタＴ１１のターン－オン時間は、発光素子ＥＤの発光期間（例えば、発光デューティ）に相応することができる。
【0320】
ＰＷＭ回路ＰＷＭＣは、ＰＷＭデータ電圧Ｖ＿ＰＷＭに基づいて、第１１トランジスタＴ１１のターン－オン時間を制御することができる。ＰＷＭ回路ＰＷＭＣは、第１２乃至第１９トランジスタＴ１２乃至Ｔ１９、第２キャパシタＣ２、および第３キャパシタＣ３を含むことができる。
【0321】
第１２トランジスタＴ１２は、ＰＷＭデータ電圧Ｖ＿ＰＷＭおよびスイープ信号ラインＳＷＰＬに供給されるスイープ電圧に基づいて、発光期間の間にターン－オンされうる。第１２トランジスタＴ１２は、第６ノードＮ６と第７ノードＮ７との間に接続されうる。第１２トランジスタ１２のゲート電極は、第５ノードＮ５に対応することができる。
【0322】
第１３トランジスタＴ１３は、データラインＤＬと第６ノードＮ６（例えば、第１２トランジスタＴ１２の一電極）との間に接続されうる。
【0323】
第１３トランジスタＴ１３のゲート電極は、コンタクトホールを介して書き込みスキャンラインＧＷＬと接続されうる。第１３トランジスタＴ１３は、書き込みスキャン信号に応答してＰＷＭデータ電圧Ｖ＿ＰＷＭを第６ノードＮ６に提供することができる。
【0324】
第１４トランジスタＴ１４は、第５ノードＮ５と第７ノードＮ７との間に接続されうる。例えば、第１２トランジスタＴ１２と第１４トランジスタＴ１４は、第２ソース金属層ＳＤＬ２の連結パターン（例えば、所定の連結パターン）を介して互いに連結されうる。
【0325】
第１４トランジスタＴ１４のゲート電極は、コンタクトホールを介して書き込みスキャンラインＧＷＬと接続されうる。第１４トランジスタＴ１４は、書き込みスキャン信号に応答して第１２トランジスタＴ１２をダイオード連結させ、第１２トランジスタＴ１２のしきい値電圧を補償することができる。しきい値電圧が補償されたＰＷＭデータ電圧Ｖ＿ＰＷＭは、第５ノードＮ５に提供されうる。
【0326】
一実施例において、第１４トランジスタＴ１４は、複数のトランジスタが直列に連結された形態を有することができ、第１４トランジスタＴ１４は、共通に連結されたゲート電極を含むことができる。例えば、図２２に示すように、第１４トランジスタＴ１４のゲート電極は、２枝に分かれてそれぞれアクティブ層ＡＣＴＬに重畳することができる。
【0327】
第１５トランジスタＴ１５は、第５ノードＮ５と初期化電圧ラインＶＩＬとの間に接続されうる。第１５トランジスタＴ１５のゲート電極は、コンタクトホールを介して初期化スキャンラインＧＩＬに連結されうる。第１５トランジスタＴ１５は、初期化スキャンラインＧＩＬに供給される初期化スキャン信号に応答して初期化電源Ｖｉｎｔの電圧を第５ノードＮ５に供給することができる。
【0328】
一実施例において、第１５トランジスタＴ１５は、複数のトランジスタが直列に連結された形態を有することができ、第１５トランジスタＴ１５は、共通に連結されたゲート電極を含むことができる。例えば、図２２に示すように、第１４トランジスタＴ１４のゲート電極は、２枝に分かれてそれぞれアクティブ層ＡＣＴＬに重畳することができる。
【0329】
第１６トランジスタＴ１６は、第１電源ラインＶＤＬ１と第６ノードＮ６との間に接続されうる。第１６トランジスタＴ１６のゲート電極は、コンタクトホールを介してＰＷＭ発光制御ラインＰＷＥＬに接続されうる。
【0330】
第１７トランジスタＴ１７は、第７ノードＮ７と第９ノードＮ９との間に接続されうる。第１７トランジスタＴ１７のゲート電極は、コンタクトホールを介してＰＷＭ発光制御ラインＰＷＥＬに接続されうる。
【0331】
第１６及び第１７トランジスタＴ１６、Ｔ１７は、ＰＷＭ発光制御信号に応答してターン－オンされうる。言い換えれば、第１６及び第１７トランジスタＴ１６、Ｔ１７は、第１電源ラインＶＤＬ１と第９ノードＮ９との間の導電経路を提供することができる。
【0332】
第１８トランジスタＴ１８は、スイープ信号ラインＳＷＰＬが連結された第８ノードＮ８と、ゲートオフ電圧ＶＧＨ（例えば、高電位電圧）を供給するためのゲートオフ電圧ラインＶＧＨＬとの間に接続されうる。例えば、第１８トランジスタＴ１８の一電極は、コンタクトホールを介してスイープ信号ラインＳＷＰＬに接続され、他電極は、コンタクトホールを介してゲートオフ電圧ラインＶＧＨＬに接続されうる。
【0333】
第１８トランジスタＴ１８は、第３走査信号に応答して高電位電圧ＶＧＨの電圧を第８ノードＮ８に供給することができる。
【0334】
したがって、第１５及び第１８トランジスタＴ１５、Ｔ１８が共に（例えば、同時に）ターン－オンされると、第２キャパシタＣ２の両端にゲートオフ電圧ＶＧＨと初期化電源Ｖｉｎｔとの電圧差が記憶されうる。
【0335】
第１９トランジスタＴ１９は、第９ノードＮ９と初期化電圧ラインＶＩＬとの間に接続されうる。第１９トランジスタＴ１９の一電極は、コンタクトホールおよびこれに連結される連結パターンを介して第１１トランジスタＴ１１のゲート電極に連結されうる。第１９トランジスタＴ１９の他電極は、コンタクトホールを介して初期化電圧ラインＶＩＬに連結されうる。
【0336】
第１９トランジスタＴ１９のゲート電極は、コンタクトホールを介して制御スキャンラインＧＣＬに連結されうる。第１９トランジスタＴ１９は、制御スキャン信号に応答して第９ノードＮ９に初期化電源Ｖｉｎｔの電圧を供給することができる。
【0337】
また、第３キャパシタＣ３は、第９ノードＮ９と初期化電圧ラインＶＩＬとの間に接続されうる。例えば、第３キャパシタＣ３の下部電極は、第１１トランジスタＴ１１のゲート電極と一体に形成され、第３キャパシタＣ３の上部電極は、初期化電圧ラインＶＩＬに重畳して、第２ゲート層ＧＴＬ２に形成されうる。第３キャパシタＣ３の上部電極は、コンタクトホールを介して初期化電圧ラインＶＩＬに連結されうる。
【0338】
これにより、第３キャパシタＣ３に初期化電源Ｖｉｎｔの電圧が充電され、第９ノードＮ９は、初期化電源Ｖｉｎｔの電圧を維持または実質的に維持することができる。
【0339】
一実施例において、第１９トランジスタＴ１９は、複数のトランジスタが直列に連結された形態を有することができ、第１９トランジスタＴ１９は、共通に連結されたゲート電極を含むことができる。例えば、図２２に示すように、第１９トランジスタＴ１９のゲート電極は、折れ曲がった形状を有することができ、二つの部分は、アクティブ層ＡＣＴＬに重畳することができる。
【0340】
第５及び第６トランジスタＴ５、Ｔ６がターン－オンされると、第２電源ラインＶＤＬ２と第３電源ラインＶＳＬとの間に、ターン－オンされた第１１トランジスタＴ１１を通る電流経路が形成されることができ、発光素子ＥＤが発光することができる。例えば、第１２トランジスタ１２のターン－オフ状態で発光素子ＥＤの発光が開始されうる。
【0341】
ＰＷＭ回路ＰＷＭＣは、第５ノードＮ５に設定された電圧に基づいて、発光素子ＥＤの発光時間を制御することができる。例えば、ＰＷＭ回路ＰＷＭＣは、第５ノードＮ５に設定された電圧に基づいて、第１１トランジスタＴ１１の動作を制御することで、駆動電流の供給を制御することができる。
【0342】
一実施例において、ＰＷＭデータ電圧Ｖ＿ＰＷＭは、第１２トランジスタＴ１２をターン－オフさせる電圧範囲を有することができる。例えば、ＰＷＭデータ電圧Ｖ＿ＰＷＭは、１０Ｖ乃至１５Ｖの電圧範囲内で決定されうる。この場合、第１電源ＶＤＤ１の電圧は約１０Ｖであり得る。したがって、第１６及び第１７トランジスタＴ１６、Ｔ１７がターン－オンされて第１電源ＶＤＤ１の電圧が第６ノードＮ６に供給されると、第１２トランジスタＴ１２のゲート－ソース電圧がしきい値電圧以上であることから、第１２トランジスタＴ１２はターン－オフされうる。第１２トランジスタＴ１２がターン－オフされると、第３キャパシタＣ３に記憶された初期化電源Ｖｉｎｔの電圧によって、第１１トランジスタＴ１１はターン－オン状態を維持または実質的に維持することができ、発光素子ＥＤの発光時間が維持または実質的に維持されうる。
【0343】
しかしながら、第５ノードＮ５の電圧が変わって第１２トランジスタＴ１２のゲート－ソース電圧がしきい値電圧よりも低くなると、第１２トランジスタＴ１２がターン－オンされ、第９ノードＮ９に第１電源ＶＤＤ１の電圧が供給され、第１１トランジスタＴ１１がターン－オフされうる。これにより、発光素子ＥＤの発光が中断になることができる。
【0344】
具体的には、スイープ信号ラインＳＷＰＬに提供されるスイープ電圧は、ＰＡＭ発光制御信号およびＰＷＭ発光制御信号の供給に同期して変えることができる。例えば、スイープ電圧は、ＰＡＭ発光制御信号およびＰＷＭ発光制御信号が供給される期間の間に減少する三角波形状を有することができる。例えば、スイープ電圧は、１５Ｖから１０Ｖまで直線的に減少する電圧であり得るが、本開示はこれに限定されるものではない。
【0345】
スイープ電圧の変化は、第２キャパシタＣ２を介して第５ノードＮ５にカップリングされるので、第５ノードＮ５の電圧は、スイープ電圧の変化に応じて変わることができる。したがって、ＰＷＭデータ電圧Ｖ＿ＰＷＭの書き込みによって、第５ノードＮ５に設定された電圧の大きさに応じて第１２トランジスタＴ１２がターン－オンされる時点が決定されることができ、発光素子ＥＤの発光時間を制御することができる。
【0346】
このような発光素子ＥＤの発光時間の制御により発光輝度を調節することができる。
【0347】
【0348】
【0349】
【0350】
第１表示装置１０－１は、第１基板ＳＵＢ１、発光素子ＥＤ、第１カバー層ＣＯＶ１、第１側面連結ラインＳＣＬ１、および第１オーバーコーティング層ＯＣ１を含むことができる。第１基板ＳＵＢ１、発光素子ＥＤ、および第１カバー層ＣＯＶ１は、第３方向ＤＲ３に沿って順次積層されうる。第２表示装置１０－２は、第２基板ＳＵＢ２、発光素子ＥＤ、第２カバー層ＣＯＶ２、第２側面連結ラインＳＣＬ２、および第２オーバーコーティング層ＯＣ２を含むことができる。第２基板ＳＵＢ２、発光素子ＥＤ、および第２カバー層ＣＯＶ２は、第３方向ＤＲ３に沿って順次積層されうる。
【0351】
第１カバー層ＣＯＶ１と第２カバー層ＣＯＶ２のそれぞれは、図１５を参照して前述したカバー層ＣＯＶと実質的に同じまたは実質的に同じ構成でありうる。
【0352】
【0353】
第１及び第２表示装置１０－１、１０－２のそれぞれは、面取り面ＣＨＭを含むことができる。面取り面ＣＨＭは、第１及び第２表示装置１０－１、１０－２が互いに結合される際に、第１基板ＳＵＢ１と第２基板ＳＵＢ２が互いに衝突して破損されることを防止または実質的に防止することができる。
【0354】
第１側面連結ラインＳＣＬ１および第１オーバーコーティング層ＯＣ１は、第１基板ＳＵＢ１の面取り面ＣＨＭを含む縁ＥＤＧに配置されうる。第１側面連結ラインＳＣＬ１および第１オーバーコーティング層ＯＣ１は、第１基板ＳＵＢ１の上面の一部および背面の一部まで延びることができる。第１オーバーコーティング層ＯＣ１は、第１側面連結ラインＳＣＬ１全体を覆うことができる。
【0355】
第２側面連結ラインＳＣＬ２および第２オーバーコーティング層ＯＣ２は、第２基板ＳＵＢ２の面取り面ＣＨＭを含む縁ＥＤＧに配置されうる。第２側面連結ラインＳＣＬ２および第２オーバーコーティング層ＯＣ２は、第２基板ＳＵＢ２の上面の一部および背面の一部まで延びることができる。第２オーバーコーティング層ＯＣ２は、第２側面連結ラインＳＣＬ２の全体を覆うことができる。
【0356】
第１基板ＳＵＢ１と第２基板ＳＵＢ２上には、それぞれ発光素子ＥＤおよび発光素子ＥＤの間に位置するバンクＢＮＫが提供されうる。バンクＢＮＫは、ブラック異方性導電フィルムＢＡＣＦによって具現化されうる。
【0357】
第１カバー層ＣＯＶ１は、第１基板ＳＵＢ１およびその上部に実装された発光素子ＥＤをカバーするように設けられ、外部から第１基板ＳＵＢ１と発光素子ＥＤを保護することができる。
【0358】
第２カバー層ＣＯＶ２は、第２基板ＳＵＢ２およびその上部に実装された発光素子ＥＬＤをカバーするように設けられ、外部から第２基板ＳＵＢ２と発光素子ＥＤを保護することができる。
【0359】
第１カバー層ＣＯＶ１と第２カバー層ＣＯＶ２は、第１基板ＳＵＢ１（または、表示装置１０－１）と第２基板ＳＵＢ２（または、第２表示装置１０－２）との間に形成される間隙Ｇによって形成される結合領域ＳＭ（例えば、シーム（ｓｅａｍ））の視認性を低下させ、第１表示装置１０－１と第２表示装置１０－２との間の色偏差を改善することができる。
【0360】
第１カバー層ＣＯＶ１は、第１基板ＳＵＢ１の縁ＥＤＧよりも外側に突出することができ、第２カバー層ＣＯＶ２は、第２基板ＳＵＢ２の縁ＥＤＧよりも外側に突出することができる。第１基板ＳＵＢ１と第２基板ＳＵＢ２との間の間隙Ｇは、第１カバー層ＣＯＶ１と第２カバー層ＣＯＶ２との間の間隙よりも大きくてもよい。
【0361】
一実施例において、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間の間隙Ｇで、第１オーバーコーティング層ＯＣ１および第２オーバーコーティング層ＯＣ２は、互いに対向することができる。
【0362】
ブラックを発現する第１オーバーコーティング層ＯＣ１および第２オーバーコーティング層ＯＣ２は、間隙Ｇに入射される光を吸収することができる。また、第１オーバーコーティング層ＯＣ１および第２オーバーコーティング層ＯＣ２は、第１及び第２側面連結ラインＳＣＬ１、ＳＣＬ２からの光反射を遮断することができる。第１オーバーコーティング層ＯＣ１および第２オーバーコーティング層ＯＣ２は、第１基板ＳＵＢ１と第１カバー層ＣＯＶ１との間および第２基板ＳＵＢ２と第２カバー層ＣＯＶ２との間の空間にそれぞれ異物および／または水分が流入することを防止又は実質的に防止することができる。
【0363】
【0364】
図２４では、説明の便宜上、第１表示装置１０－１とホストシステムＨＯＳＴを示す。
【0365】
図４及び図２４を参照すると、一実施例によるタイル型表示装置ＴＤは、ホストシステムＨＯＳＴ、放送チューニング部２１０（例えば、放送チューナー）、信号処理部２２０（例えば、信号処理器）、ディスプレイ部２３０（例えば、ディスプレイまたはディスプレイ装置）、スピーカ２４０、ユーザ入力部２５０（例えば、ユーザ入力装置）、記憶部２６０（例えば、記憶装置）、ネットワーク通信部２７０（例えば、ネットワーク通信装置）、ＵＩ生成部２８０（例えば、ＵＩ生成器）、および制御部２９０（例えば、制御器またはコントローラ）を含むことができる。
【0366】
ホストシステムＨＯＳＴは、テレビシステム、ホームシアターシステム、セットトップボックス、ナビゲーションシステム、ＤＶＤプレーヤー、ブルーレイプレーヤー、パーソナルコンピュータ（Ｐｅｒｓｏｎｌ Ｃｏｍｐｕｔｅｒ）、携帯電話システム（ｍｏｂｉｌｅ ｐｈｏｎｅ ｓｙｓｔｅｍ）、タブレットなどで具現化されうる。
【0367】
ホストシステムＨＯＳＴにユーザの命令が様々な適切な形式で入力されうる。例えば、ホストシステムＨＯＳＴは、ユーザのタッチ入力による命令が入力されうる。別の例として、ホストシステムＨＯＳＴには、キーボード入力またはリモートコントローラのボタン入力によるユーザの命令が入力されうる。
【0368】
ホストシステムＨＯＳＴは、外部からオリジナル映像に該当するオリジナルビデオデータの入力を受けることができる。ホストシステムＨＯＳＴは、オリジナルビデオデータを表示装置の数だけ分割できる。例えば、ホストシステムＨＯＳＴは、タイル型表示装置に含まれる第１表示装置１０－１、第２表示装置１０－２、第３表示装置１０－３、および第４表示装置１０－４に対応して、オリジナルビデオデータを、第１映像に対応する第１ビデオデータ、第２映像に対応する第２ビデオデータ、第３映像に対応する第３ビデオデータ、および第４映像に対応する第４ビデオデータに分割できる。
【0369】
ホストシステムＨＯＳＴは、第１ビデオデータを第１表示装置１０－１に送信し、第２ビデオデータを第２表示装置１０－２に送信し、第３ビデオデータを第３表示装置１０－３に送信し、第４ビデオデータを第４表示装置１０－４に送信することができる。
【0370】
第１表示装置１０－１は、第１ビデオデータに従って第１映像を表示し、第２表示装置１０－２は、第２ビデオデータに従って第２映像を表示し、第３表示装置１０－３は、第３ビデオデータに従って第３映像を表示し、第４表示装置１０－４は、第４ビデオデータに従って第４映像を表示することができる。これにより、ユーザは、第１乃至第４表示装置１０－１、１０－２、１０－３、１０－４に表示される第１乃至第４映像が互いに組み合わされたオリジナル映像を視聴できる。
【0371】
第１表示装置１０－１は、放送チューニング部２１０、信号処理部２２０、ディスプレイ部２３０、スピーカ２４０、ユーザ入力部２５０、記憶部２６０、ネットワーク通信部２７０、ＵＩ生成部２８０および制御部２９０を含むことができる。
【0372】
放送チューニング部２１０は、制御部２９０の制御に応じてチャネル周波数（例えば、所定のチャネル周波数）をチューニングして、該当チャネルの放送信号をアンテナで受信することができる。放送チューニング部２１０は、チャネルディテクションモジュール（例えば、チャネルディテクタ）およびＲＦデモジュレーションモジュール（例えば、ＲＦデモジュレータ）を含むことができる。
【0373】
放送チューニング部２１０によって復調された放送信号は、信号処理部２２０で処理されて、ディスプレイ部２３０およびスピーカ２４０に出力される。ここで、信号処理部２２０は、デマルチプレクサ２２１、ビデオデコーダ２２２、ビデオ処理部２２３（例えば、ビデオ処理器）、オーディオデコーダ２２４および付加データ処理部２２５（例えば、付加データ処理器）を含むことができる。
【0374】
デマルチプレクサ２２１は、復調された放送信号をビデオ信号、オーディオ信号、付加データに分離する。分離されたビデオ信号、オーディオ信号、付加データは、それぞれビデオデコーダ２２２、オーディオデコーダ２２４、付加データ処理部２２５によって復元される。例えば、ビデオデコーダ２２２、オーディオデコーダ２２４、付加データ処理部２２５は、放送信号送信時のエンコーディングフォーマットに対応するデコーディングフォーマットに復元することができる。
【0375】
デコーディングされたビデオ信号は、ビデオ処理部２２３によってディスプレイ部２３０の出力規格に合う垂直周波数、解像度、画面比率などに合うように変換され、デコーディングされたオーディオ信号は、スピーカ２４０に出力される。
【0376】
ディスプレイ部２３０は、映像を表示することができる。
【0377】
ユーザ入力部２５０は、ホストシステムＨＯＳＴが送信する信号を受信することができる。ユーザ入力部２５０は、ホストシステムＨＯＳＴが送信するチャネルの選局、ＵＩ（Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）メニューの選択および操作に関するデータだけでなく、他の表示装置との通信に関する命令をユーザが選択、入力に対するデータが入力されるように設けられることができる。
【0378】
記憶部２６０は、ＯＳプログラムをはじめとする様々なソフトウェアプログラム、録画された放送プログラム、動画、写真、その他のデータを記憶するもので、ハードディスクまたは不揮発性メモリなどの記憶媒体からなることができる。
【0379】
ネットワーク通信部２７０は、ホストシステムＨＯＳＴおよび他の表示装置との近距離通信のためのもので、移動通信、データ通信、ブルートゥース(登録商標)、ＲＦ、イーサネットなどを具現化できるアンテナパターンを含んだ通信モジュールで具現化可能である。
【0380】
ネットワーク通信部２７０は、後述するアンテナパターンを介して移動通信のための技術標準または通信方式（例えば、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉ Ａｃｃｅｓｓ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉ Ａｃｃｅｓｓ ２０００）、ＥＶ－ＤＯ（Ｅｎｈａｎｃｅｄ Ｖｏｉｃｅ－Ｄａｔａ Ｏｐｔｉｍｉｚｅｄ ｏｒ Ｅｎｈａｎｃｅｄ Ｖｏｉｃｅ－Ｄａｔａ Ｏｎｌｙ）、ＷＣＤＭＡ(登録商標)（Ｗｉｄｅｂａｎｄ ＣＤＭＡ）、ＨＳＤＰＡ（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｏｗｎｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）、ＨＳＵＰＡ（Ｈｉｇｈ Ｓｐｅｅｄ Ｕｐｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＬＴＥ－Ａ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ－Ａｄｖａｎｃｅｄ）、５Ｇなど）に従って構築された移動通信網上で基地局、外部の端末、サーバのうちの少なくとも１つと無線信号を送受信することもできる。
【0381】
ネットワーク通信部２７０は、以下でより詳細に説明されるアンテナパターンを介して無線インターネット技術による通信網で無線信号を送受信することもできる。無線インターネット技術としては、例えば、ＷＬＡＮ（Ｗｉｒｅｌｅｓｓ ＬＡＮ）、Ｗｉ－Ｆｉ（Ｗｉｒｅｌｅｓｓ－Ｆｉｄｅｌｉｔｙ）、Ｗｉ－Ｆｉ（Ｗｉｒｅｌｅｓｓ Ｆｉｄｅｌｉｔｙ）Ｄｉｒｅｃｔ、ＤＬＮＡ(登録商標)（Ｄｉｇｉｔａｌ Ｌｉｖｉｎｇ Ｎｅｔｗｏｒｋ Ａｌｌｉａｎｃｅ）、ＷｉＢｒｏ（Ｗｉｒｅｌｅｓｓ Ｂｒｏａｄｂａｎｄ）、ＷｉＭＡＸ（Ｗｏｒｌｄ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓ）、ＨＳＤＰＡ（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｏｗｎｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）、ＨＳＵＰＡ（Ｈｉｇｈ Ｓｐｅｅｄ Ｕｐｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＬＴＥ－Ａ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ－Ａｄｖａｎｃｅｄ）などがある。アンテナパターンは、前記に列挙されていないインターネット技術まで含む範囲で、少なくとも１つの無線インターネット技術によってデータを送受信することになる。
【0382】
ＵＩ生成部２８０は、ホストシステムＨＯＳＴおよび他の表示装置との通信のためのＵＩメニューを生成するもので、アルゴリズムコードおよびＯＳＤ ＩＣによって具現化可能である。ホストシステムＨＯＳＴおよび他の表示装置との通信のためのＵＩメニューは、通信を所望する相手デジタルＴＶの指定および所望の機能を選択するためのメニューであり得る。
【0383】
制御部２９０は、第１表示装置１０－１の全体的な制御を担当し、ホストシステムＨＯＳＴならびに第２、第３、及び第４表示装置１０－２、１０－３、１０－４の通信制御を担当する。制御のための該当アルゴリズムコードが記憶され、制御部２９０は、記憶されたアルゴリズムコードが実行されるＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）によって具現化されうる。
【0384】
制御部２９０は、ユーザ入力部２５０の入力および選択に応じて、該当制御命令およびデータをネットワーク通信部２７０を介してホストシステムＨＯＳＴならびに第２、第３、及び第４表示装置１０－２、１０－３、１０－４に送信するように制御する。制御命令（例えば、所定の制御命令）およびデータがホストシステムＨＯＳＴならびに第２、第３、及び第４表示装置１０－２、１０－３、１０－４から入力された場合、該当制御命令に従って動作が実行される。
【0385】
第２、第３、及び第４表示装置１０－２、１０－３、１０－４のそれぞれのブロック図は、図２４を参照して前述した第１表示装置１０－１のブロック図と同一または実質的に同一であるので、これらについての説明は省略することができる。
【0386】
以上、いくつかの実施例を説明してきたが、当該技術分野の熟練した当業者は、本開示の思想および領域から逸脱しない範囲内で、実施例を様々に修正および変更可能であることを理解できるであろう。各々の実施形態中の特徴または態様の説明は、特に説明されない限り、一般に他の実施例の他の類似する特徴または態様に対して利用可能であると見なされるべきであることが理解されるであろう。従って、当業者に明らかなように、特定の実施例に関連して説明された特徴、性質、および／または構成は、単独で、または他に具体的に表さない限り、他の実施例に関連して説明された特徴、性質、および／または構成と組み合わせて用いられることができる。したがって、前述した内容は、様々な例示的な実施例を例示したものであり、ここに開示された特定の実施例に限定されるものと解釈されるべきではなく、開示された実施例および他の例示的な実施例に対する様々な修正は、以下の添付の請求の範囲に定義される本開示の思想および範囲ならびにその均等物に含まれる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13a】
【図13b】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
