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▶ インターナショナル・ビジネス・マシーンズ・コーポレーションの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-05-20
(45)【発行日】2025-05-28
(54)【発明の名称】抵抗性スイッチング・メモリ・セル
(51)【国際特許分類】
H10B 63/00 20230101AFI20250521BHJP
H10N 70/20 20230101ALI20250521BHJP
H10N 70/00 20230101ALI20250521BHJP
H10N 99/00 20230101ALI20250521BHJP
【ＦＩ】
H10B63/00
H10N70/20
H10N70/00 Z
H10N99/00
【請求項の数】
12
(21)【出願番号】P 2023522832
(86)(22)【出願日】2021-11-03
(65)【公表番号】
(43)【公表日】2023-11-29
(86)【国際出願番号】 CN2021128430
(87)【国際公開番号】W WO2022105606
(87)【国際公開日】2022-05-27
【審査請求日】2024-04-11
(31)【優先権主張番号】16/952,234
(32)【優先日】2020-11-19
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】アドスミリ、プラニート
(72)【発明者】
【氏名】安藤 崇志
(72)【発明者】
【氏名】ベガ、レイナルド
(72)【発明者】
【氏名】チー、チェン
【審査官】黒田 久美子
(56)【参考文献】
【文献】米国特許出願公開第２０２０／０３２８３５０（ＵＳ，Ａ１）
【文献】国際公開第２００７／１０２２１２（ＷＯ，Ａ１）
【文献】特表２０１２－５２３１１９（ＪＰ，Ａ）
【文献】特表２０１９－５１７１３１（ＪＰ，Ａ）
【文献】特表２０１８－５１６４４７（ＪＰ，Ａ）
【文献】M.Barlas, et al.，Improvement of HfO2 based RRAM array performances by local Si implantation，IEEE International Electron Devices Meeting(IEDM)，米国，IEEE，2017年12月，353-356，DOI: 10.1109/IEDM.2017.8268392
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ６３／００
Ｈ１０Ｎ ７０／２０
Ｈ１０Ｎ ７０／００
Ｈ１０Ｎ ９９／００
(57)【特許請求の範囲】
【請求項1】
第１の電極と、前記第１の電極に接触する金属酸化物層と、
前記金属酸化物層に接触する第２の電極と、
を含む積層構造体と、
内部に形成されたビアを含む、前記積層構造体の上に形成された層間誘電体層と、
前記ビアの中に形成され、前記層間誘電体層の側壁を覆う、スペーサ層と、
前記スペーサ層の間に形成された電極コンタクト構造体と
を備え、
前記積層構造体の一部分がイオン注入によって改質され、前記積層構造体の改質された部分の幅は、前記電極コンタクト構造体の幅より小さい、
抵抗性ランダム・アクセス・メモリ（ＲｅＲＡＭ）デバイス。
【請求項2】
前記金属酸化物層は、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＴｉＯ２、及びＡｌ２Ｏ３からなる群から選択された少なくとも１つを含む、請求項１に記載のＲｅＲＡＭデバイス。
【請求項3】
前記スペーサ層はＳｉＮを含む、請求項１に記載のＲｅＲＡＭデバイス。
【請求項4】
前記第１の電極及び前記第２の電極はＴｉＮを含む、請求項１に記載のＲｅＲＡＭデバイス。
【請求項5】
前記スペーサ層の対向する内部側壁表面の間の距離は、前記積層構造体の前記改質された部分の幅より大きい、請求項１に記載のＲｅＲＡＭデバイス。
【請求項6】
前記積層構造体の前記イオン注入のための注入種は、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ及びＴａからなる群から選択された少なくとも１つである、請求項１に記載のＲｅＲＡＭデバイス。
【請求項7】
抵抗性ランダム・アクセス・メモリ（ＲｅＲＡＭ）デバイスを製造する方法であって、第１の電極を形成することと、
前記第１の電極に接触する金属酸化物層を形成することと、
前記金属酸化物層に接触する第２の電極を形成することと
によって積層構造体を形成することと、
内部に形成されたビアを含む、前記積層構造体の上に形成される層間誘電体層を形成することと、
前記ビアの中に形成され、前記層間誘電体層の側壁を覆う、スペーサ層を形成することと、
前記スペーサ層の間に電極コンタクト構造体を形成することと
を含み、
前記積層構造体の一部分がイオン注入によって改質され、前記積層構造体の改質された部分の幅は、前記電極コンタクト構造体の幅より小さい、
方法。
【請求項8】
前記金属酸化物層は、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３からなる群から選択された少なくとも１つを含む、請求項７に記載の方法。
【請求項9】
前記スペーサ層はＳｉＮを含む、請求項７に記載の方法。
【請求項10】
前記第１の電極及び前記第２の電極はＴｉＮを含む、請求項７に記載の方法。
【請求項11】
前記スペーサ層の対向する内部側壁表面の間の距離は、前記積層構造体の前記改質された部分の幅より大きい、請求項７に記載の方法。
【請求項12】
前記積層構造体の前記イオン注入のための注入種は、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ及びＴａからなる群から選択された少なくとも１つである、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、一般に、半導体ベースの電子デバイスの製造方法及び結果として得られる構造体に関する。より具体的には、本開示は、ニューロモルフィック・コンピューティングのための一体化されたアクセス・トランジスタ及び高密度レイアウトを持つ、低減されたプログラミング電圧を有する抵抗性ランダム・アクセス・メモリ（ＲｅＲＡＭ）セル構造体に関する。
【背景技術】
【0002】
ＲｅＲＡＭ構造体は、コンピューティング・リソース内で、不揮発性（ＮＶ）タイプのランダム・アクセス・メモリ（ＲＡＭ）として使用される。簡単な金属－絶縁体－金属の構造を有するＲｅＲＡＭデバイスは、スケーラビリティ、低電力動作、及びマルチ・レベル・データ・ストレージ性能に関して、有望な特性を示し、次世代のメモリ・アプリケーションに適する可能性がある。ＲｅＲＡＭは、通常、誘電体ソリッド・ステート材料にかかる抵抗の変化を制御することによって動作する。誘電体ソリッド・ステート材料は、メモリスタと呼ばれることがある。ＲｅＲＡＭは、ニューロモルフィック・コンピューティングのための電子シナプス・デバイス（又はメモリスタ）並びに高密度高速不揮発性メモリ・アプリケーションのための有望な技術と考えることができる。ニューロモルフィック・コンピューティング・アプリケーションにおいては、抵抗性メモリ・デバイスをプリ・ニューロンとポスト・ニューロンとの間の接続（シナプス）として使用することができ、接続の重みをデバイス抵抗の形で表す。複数のプリ・ニューロンとポスト・ニューロンを、ＲｅＲＡＭのクロスバー・アレイを通して接続することができ、このことによって、完全に接続されたニューラル・ネットワークを実現できる可能性がある。ＲｅＲＡＭデバイスの金属酸化物層内の酸素空孔が、電流導通フィラメントの構成要素である。
【発明の概要】
【0003】
本開示の実施形態は、抵抗性ランダム・アクセス・メモリ（ＲｅＲＡＭ）デバイスに関する。ＲｅＲＡＭデバイスは、第１の電極と、第１の電極に接触する金属酸化物層と、金属酸化物層に接触する第２の電極とを含む積層構造体を含む。積層構造体の一部分は、イオン注入によって改質され、積層構造体の改質された部分は、積層構造体の縁からオフセットされる。
【0004】
他の実施形態は、抵抗性ランダム・アクセス・メモリ（ＲｅＲＡＭ）デバイスを製造する方法に関する。この方法は、第１の電極を形成することと、第１の電極に接触する金属酸化物層を形成することと、金属酸化物層に接触する第２の電極を形成することとによって、積層構造体を形成することを含む。積層構造体の一部分は、イオン注入によって改質され、積層構造体の改質された部分は、積層構造体の縁からオフセットされる。
【0005】
上記の概要は、本開示の各々の例示的な実施形態又はあらゆる実施を説明することを意図したものではない。
【図面の簡単な説明】
【0006】
本出願に含まれる図面は、本明細書に組み込まれてその部分を形成する。それらは、本開示の実施形態を例示し、本説明と共に、本開示の原理を説明する。図面はある特定の実施形態の例示に過ぎず、本開示を限定するものではない。
【0007】
【図1】実施形態による、製造プロセスの中間段階におけるＲｅＲＡＭデバイスの断面図である。
【発明を実施するための形態】
【0008】
本開示は、一般に、半導体ベースの電子デバイスの製造方法及び結果として得られる構造体に関する。ある特定の実施形態は、ニューロモルフィック・コンピューティング・アプリケーションにおいて使用することができる、一体化されたアクセス・トランジスタ及び高密度レイアウトを持つ抵抗性ランダム・アクセス・メモリ（ＲｅＲＡＭ）セル構造体、並びに、そのようなＲｅＲＡＭデバイスを製造する方法に関する。具体的には、本実施形態は、ＳｉＮスペーサを用いて、上部ＴｉＮ層を通して金属酸化物層内に自己整合的かつ局所的なＳｉ注入を使用するＲｅＲＡＭデバイスに関する。
【0009】
図中のフローチャート及び断面図は、様々な実施形態によるナノシート型ＲｅＲＡＭデバイスを製造する方法を示す。幾つかの代替的実施において、製造ステップは、図に記されたものとは異なる順序で行うことができ、ある特定の付加的な製造ステップを図に記されたステップの間に実施することができる。さらに、図に示されたいずれの層状構造体も複数の副層を含むことができる。
【0010】
本開示の様々な実施形態が、本明細書において、関連する図面を参照しながら説明される。代替的な実施形態を、本開示の範囲から逸脱せずに考案することができる。様々な接続及び位置関係（例えば、上の、下の、隣接する、など）が、以下の説明及び図面内で明らかにされる。これらの接続若しくは位置関係又はその両方は、特に指定されない限り、直接的又は間接的とすることができ、本開示は、この点に関して限定することを意図するものではない。従って、エンティティの接続は、直接的又は間接的接続のいずれかを表すことができ、エンティティの間の位置関係は、直接的又は間接的位置関係とすることができる。間接的位置関係の一例として、本説明における、層「Ａ」を層「Ｂ」の上に形成することに関する言及は、層「Ａ」と層「Ｂ」の特性及び機能が中間層（単数又は複数）によって実質的に変更されない限り、層「Ａ」と層「Ｂ」の間に１つ又は複数の中間層（例えば、層「Ｃ」）が存在する状況を含む。
【0011】
以下の定義及び略語が、特許請求の範囲及び明細書の解釈のために使用される。本明細書で使用される場合、用語「備える」、「備えた」、「含む」、「含んだ」、「有する」、「有した」、「含む」若しくは「含んだ」、又は、それらの任意の他の変化形は、非排他的な包含をカバーすることを意図するものである。例えば、要素のリストを含む、構成物、混合物、プロセス、方法、物品、又は、装置は、必ずしもそれらの要素に限定されず、それらの構成物、混合物、プロセス、方法、物品、又は、装置に対して明示的にリストされていない又は内在する、他の要素を含むことができる。
【0012】
以下の説明のために、用語「上の」、「下の」、「右の」、「左の」、「垂直な」、「水平な」、「上部の」、「底部の」、及びそれらの派生形は、図面内で方向付けられるように説明される構造体及び方法に関連する。用語「上を覆う」、「上に（ａｔｏｐ）」、「上に（ｏｎ ｔｏｐ）」、「上に置かれる（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」又は「上に置かれる（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」は、第１の要素、例えば第１の構造体が、第２の要素、例えば第２の構造体の上に存在することを意味し、ここで、界面構造体のような介在要素が、第１の要素と第２の要素との間に存在しても良い。用語「直接接触」は、第１の要素、例えば第１の構造体と、第２の要素、例えば第２の構造体とが、２つの要素の界面に中間の導電性、絶縁性又は半導体層が何も存在せずに、接続されることを意味する。用語「に対して選択的な」、例えば、「第２の要素に対して選択的な第１の要素」は、第１の要素をエッチングすることができ、第２の要素がエッチ停止として作用することができることを意味することに留意されたい。
【0013】
簡潔にするために、半導体デバイス及び集積回路（ＩＣ）製造に関連する従来の技術は、本明細書において、詳細に説明される場合も説明されない場合もある。さらに、本明細書で説明される様々なタスク及びプロセス・ステップは、本明細書では詳細には説明されない付加的なステップ又は機能を有する包括的手続き又はプロセスに、組み込むことができる。特に、半導体デバイス及び半導体ベースのＩＣの製造における様々なステップは良く知られており、それゆえに、簡潔にするために、多くの従来のステップは、本明細書では簡単にだけ言及されるか、又は、周知のプロセスの詳細を提供することなく全く省略されることになる。
【0014】
一般に、ＩＣ内にパッケージされることになるマイクロ・チップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、即ち、膜堆積、除去／エッチング、半導体ドーピング及びパターン付け／リソグラフィ、に分類される。堆積は、ウェハ上に材料を成長させる、コーティングする、又は転写する任意のプロセスである。利用可能な技術は、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、及び最近では、とりわけ原子層堆積（ＡＬＤ）を含む。除去／エッチングは、ウェハから材料を除去する任意のプロセスである。例としては、エッチ・プロセス（湿式又は乾式）、及び化学機械平坦化（ＣＭＰ）などが挙げられる。半導体ドーピングは、一般的には拡散若しくはイオン注入又はその両方による、例えば、トランジスタのソース及びドレインの電気的性質のドーピングによる改質である。これらのドーピング・プロセスの後に、炉アニーリング又は迅速熱アニーリング（ＲＴＡ）が行われる。アニーリングすることによって、注入されたドーパントを活性化させる。導電体（例えば、ポリ・シリコン、アルミニウム、銅など）及び絶縁体（例えば、二酸化シリコン、窒化シリコンなどの様々な形態）の両方の膜は、トランジスタ及びそれらのコンポーネントを接続又は分離するために使用される。半導体基板の様々な領域の選択的ドーピングは、基板の導電率が電圧の印加によって変化することを可能にする。これらの様々なコンポーネントの構造体を作成することによって、何百万ものトランジスタを造り、互いに配線接続して、現代のマイクロエレクトロニクス・デバイスの複雑な回路を形成することができる。半導体リソグラフィは、基板へのパターンの次の転写のための、半導体基板上の３次元レリーフ像又はパターンの形成である。半導体リソグラフィにおいて、パターンは、フォトレジストと呼ばれる光感応ポリマによって形成される。トランジスタ、及び回路の何百万ものトランジスタを接続する多数のワイヤを構成する複雑な構造体を構築するために、リソグラフィ及び各々のパターン転写ステップが多数回繰り返される。ウェハ上にプリントされる各々のパターンは、以前に形成されたパターンに位置合わせされ、徐々に、導電体、絶縁体及び選択的にドープされた領域が構築されて、最終的なデバイスを形成する。
【0015】
ここで、本開示の態様に、より具体的に関連する技術を外観すると、ニューロモルフィック・コンピューティング・アプリケーションにおいて、抵抗性メモリ・デバイス（例えば、ＲｅＲＡＭデバイス）をプリ・ニューロンとポスト・ニューロンとの間の接続（シナプス）として使用することができ、接続の重みをデバイス抵抗の形で表す。
【0016】
多数のプリ・ニューロン及びポスト・ニューロンは、ＲｅＲＡＭのクロスバー・アレイを通して接続することができ、これがもちろん、完全に接続されたニューラル・ネットワークを表す。
【0017】
ＲｅＲＡＭのクロスバー・アレイは、底部電極の上に抵抗性スイッチング材料を形成する接合部を用いて作ることができる。上部電極が、抵抗性スイッチング材料を有する接合部の上に形成されて、ＲｅＲＡＭのクロスバー・アレイが形成される
【0018】
不揮発性の抵抗性スイッチング金属酸化物、例えば、ＨｆＯｘ、ＴａＯｘ、ＡｌＯｘ、ＺｒＯｘ、ＴｉＯｘなど、又はこれらの材料の組み合わせが、電子ビーム・リソグラフィによって特徴サイズに縮小されたナノ・クロスバー・アレイ及びナノ・クロス・ポイントに組み込まれる。このことが、２端子デバイスを有する受動メモリ・コアの高密度なプロトタイプ試験構造体を高速で製造するルートを可能にする。この構造体及び組み込まれる材料は、抵抗性スイッチング金属酸化物を有するナノ・クロスバー・アレイの一般的特性を理解し、外部ＣＭＯＳ制御システムに対する要求を定義するために、電気的に特徴付けられる
【0019】
ＨｆＯｘのような２つ又はそれより多い安定状態を有する不揮発性の抵抗性スイッチング材料が、ＲｅＲＡＭビット・パターンを効率的に生成するように、２端子メモリ・デバイスに組み込まれる。これらのセルは、クロスバー・アレイに組み込むことができ、ビット毎のセル・サイズを４つに縮小する。スイッチング材料は、全チップエリアを覆うことができ、クロス・ポイントの全ての接合点が、ＲｅＲＡＭのアドレス指定可能なセルとなる。そのアレイは、受動素子で構成されるので、セルをアドレス指定し、それらの状態を設定して再設定する動作、及び格納された情報を読み出す動作のために、付加的な能動外部回路が必要となる。
【0020】
人工ニューラル・ネットワーク（ＡＮＮ）は、抵抗性処理ユニット（ＲＰＵ）以上の付加的な処理要素を必要とせずにローカル・データ・ストレージ及びローカル・データ処理を提供するＲＰＵのクロスバー・アレイから形成することができる。訓練可能な抵抗性クロスポイント・デバイスは、ＲＰＵと呼ばれる。
【0021】
ニューロンが、マトリックスを記憶するデバイスのクロスバー・アレイを有するＣＭＯＳ回路に組み込まれる。入力ニューロンは、隠れニューロン層及び出力ニューロンと共に、入力信号である。ニューロン状態は、例えば、バックワード、フォワード及びアップデートとすることができる。
【0022】
クロスバー・アレイ（クロスポイント・アレイ又はクロスワイヤ・アレイ）は、様々な電子回路及びデバイスを形成するために使用される、高密度、低価格の回路アーキテクチャであり、ＡＮＮアーキテクチャ、ニューロモルフィック・マイクロチップ、及び超高密度不揮発性メモリを含む。基本的なクロスバー・アレイ構成は、導電性行ワイヤのセットと、導電性行ワイヤのセットを横切るように形成された導電性列ワイヤのセットとを含む。ワイヤの２つのセットの間の交差点は、薄膜材料から形成することができる、いわゆるクロスバー・デバイスによって分離される。クロスポイント・デバイスは、実際には、ニューロンの間のＡＮＮの重み付けされた接続として機能する。ナノスケールの２端子デバイス、例えば、導電状態のスイッチング特性を有するメモリスタは、高いエネルギー効率でシナプス可塑性をエミュレートするために、クロスポイント・デバイスとして使用されることが多い。メモリスタ材料の導電状態（例えば、抵抗）は、行及び列ワイヤの個々のワイヤに印加される電圧を制御することによって変えることができる。
【0023】
抵抗性処理ユニット（ＲＰＵ）は、ニューロモルフィック・コンピューティングの機能をさらに高めることができる。この新しいクラスのデバイス（ＲＰＵ）は、ニューラル・ネットワーク訓練を含む様々なアルゴリズムを加速するための処理ユニットとして使用することができる。
【0024】
その周辺エリアに損傷をもたらさずに、ＲｅＲＡＭセルを形成することが望ましいであろう。さらに、その後のプロセスの際の酸素浸透を防止するために強固な封止を施したＲｅＲＡＭセルを形成することが望ましいであろう。
【0025】
本実施形態の特定のものにおいては、酸化物ＲｅＲＡＭセル構造体において、デバイスは、上部電極と底部電極との間に配置された金属酸化物層を含む（即ち、金属－絶縁体－金属構造体）。金属酸化物層内の酸素空孔は、その中に電流導通フィラメント（ＣＦ）を電気鋳造することができる。多くのＲｅＲＡＭデバイスにおいて、情報のストレージを可能にする機構は、２つの電極の間に形成されたこのＣＦの形成及び破談に基づいており、高抵抗状態（ＨＲＳ）と低抵抗状態（ＬＲＳ）との間で繰り返し可能な抵抗スイッチングをもたらす。ＣＦに関して、金属酸化物が２つの電極の間にはさまれると、十分な正電圧が上部電極に印加されたときに、ＣＦが２つの電極の間に形成され、低抵抗状態を生じることになる。反対に、十分な負電圧が底部電極に印加されると、ＣＦが切断され、高抵抗状態を生じる。酸化物ＲｅＲＡＭデバイスのある特定の実施形態において、ＣＦの形成は、電界アシスト型の酸素イオン移動によって引き起こされ、前述のように、スイッチング・デバイスの電子伝導度（又は抵抗率）の変化をもたらす。酸化物ＲｅＲＡＭデバイスのために、ＣＦの電気鋳造が必要である。
【0026】
導電性フィラメントを形成するプロセスは、ある程度のランダム性に依存する可能性があり、作成されるフィラメントの位置は、必ずしも良好に制御されない場合がある。このため、ＲｅＲＡＭセルの微細化に伴い、より高い形成電圧の必要性を生じる可能性があり、このことが、デバイスのばらつきが大きくなることにつながる可能性がある。ある特定のＲｅＲＡＭデバイスにおいて、ポスト・ピラー反応性イオン・エッチング（ＲＩＥ）プロセスの後に、Ｓｉ注入を使用することができ、このことが、ＣＦ形成電圧の有意な低下を可能にし得る。しかし、このＳｉ注入を実現するためには、ソフト・マスクを使用し、その後除去することが必要になる場合がある。これらの付加的なプロセス・ステップは、金属酸化物のＨｆＯ２を付加的なプラズマ損傷に直接さらす可能性があり、これがさらにデバイス変動性につながる可能性がある。
【0027】
しかし、本実施形態は、ＣＦの分布ダイナミクスの改善された制御を提供し、これにより、ＲｅＲＡＭデバイス性能の再現性及び安定性（サイクル間）を改善することができる。特定の実施形態において、ＳｉＮスペーサを用いて、上部ＴｉＮ層を通して金属酸化物層内へのＳｉ注入を自己整合化し局所化するプロセス・フロー及び構造体が提供され、このプロセスは、金属酸化物層の材料（例えば、ＨｆＯ２）をプラズマ損傷に直接さらすことなく行われる。さらに、本実施形態は、その後の製造プロセス・ステップの際の酸素浸透を防止するために強固な封止を施したＲｅＲＡＭデバイスを提供することができる。
【0028】
ここで、同様の数字が同じ又は類似の要素を表す図面を参照し、初めに図１を参照すると、この図は、特定の実施形態による、製造プロセスの中間段階におけるＲｅＲＡＭデバイスの断面図である。図１に示されるように、ＲｅＲＡＭデバイス１００は基板１０２を含む。狭いトレンチ分離（ＳＴＩ）領域１０４が基板１０２内に形成され、これらは１つのトランジスタを別のトランジスタから分離するように機能する。ソース電極１０６及びドレイン電極１０８が形成され、これらはシリコン基板のドープされたエリアとなる。ゲート電極１１６が、ソース電極１０６とドレイン電極１０８との間の領域において基板１０２の上に形成される。誘電体スペーサ１１８が、ゲート電極１１６の周りに形成される。誘電体スペーサ１１８は、ＳｉＮ又は任意の他の適切なタイプの誘電体材料を含むことができる。第１の層間誘電体（ＩＬＤ）層１１０が、ＳＴＩ領域１０４、ソース電極１０６、ドレイン電極１０８及び誘電体スペーサ１１８の上方において、基板１０２の上に形成される。図１には示されていないが、ビア・ライナ層１１２及びビア・コア１１４を含む底部コンタクトの形成に対応するために、まず第１のＩＬＤ層１１０にビアが形成される。ビア・ライナ層１１２は、ＴａＮ若しくはＴｉＮ又は任意の他の適切な材料を含むことができる。ビア・コア１１４は、例えば、タングステン（Ｗ）を含むことができる。底部コンタクトの形成の後、ＲｅＲＡＭデバイス１００には、デバイスの上面を平坦にするために、化学機械平坦化（ＣＭＰ）を施すことができる。次に、第１のＩＬＤ層１１０の上及びビア・コア１１４の上に、第１のＳｉＮ層１２０が形成される。
【0029】
次に図２を参照すると、この図は、実施形態による、製造プロセスの次の段階における図１のＲｅＲＡＭデバイス１００の断面図である。図２に示されるように、ビア開口１２２が、第１のＳｉＮ層１２０の内部に形成される。ビア開口１２２は、ＲＩＥプロセスによって、又は任意の他の適切な材料除去プロセスによって、形成することができる。
【0030】
次に図３を参照すると、この図は、実施形態による、製造プロセスの次の段階における図２のＲｅＲＡＭデバイス１００の断面図である。図３に示されるように、ライナ層１２４が、ビア開口１２２を充填するように形成される。ライナ層１２４は、ＴｉＮ又は任意の他の適切な材料を含むことができる。ライナ層１２４の材料は、図１に関して上述したビア・ライナ層１１２と同じ材料にすることも異なる材料にすることもできる。ライナ１２４の形成の後、ＲｅＲＡＭデバイス１００には、その構造体を平坦にするためにＣＭＰプロセスを施すことができる。
【0031】
図３に示されるように、ＲｅＲＡＭ積層体が、デバイスの上に形成される。初めに、第１の電極１２６（又は第１の積層体ライナ層）が、ＲｅＲＡＭデバイス１００全体の上に形成される。第１の電極１２６は、例えば、ＴｉＮで構成することができる。しかし、第１の電極１２６は、任意の他の適切な材料又は材料の組み合わせで構成することができることを認識されたい。次に、金属酸化物層１２８が、第１の電極１２６全体の上に形成される。金属酸化物層１２８は、ＨｆＯ２、又は、任意の他の適切な金属酸化物材料若しくは金属酸化物材料の組み合わせを含むことができる。次に、第２の電極１３０（又は第２の積層体ライナ層）が、金属酸化物層１２８全体の上に形成される。第２の電極１３０は、ＴｉＮ（即ち、第１の電極１２６と同じ）又は任意の他の適切な材料（単数又は複数）を含むことができる。次に、ハードマスク１３２が、第２の電極１３０の表面全体の上に配置される。ハードマスク１３２は、ＳｉＮ又は任意の他の適切な材料を含むことができる。
【0032】
次に図４を参照すると、この図は、実施形態による、製造プロセスの次の段階における図３のＲｅＲＡＭデバイス１００の断面図である。図４に示されるように、ハードマスク１３２、第２の電極１３０、金属酸化物層１２８、及び第１の電極１２６に対してエッチングが行われ、これらの層をパターン成形してＲｅＲＡＭピラーにする。特定の実施例において、製造の統合を容易にするために、ハードマスク１３２、第２の電極１３０、金属酸化物層１２８、及び第１の電極１２６の幅は、ライナ層１２４の意図しないエッチングを防止するために、底部コンタクト構造体（即ち、ビア・ライナ層１１２及びビア・コア１１４）の幅より僅かに広くすることができる。１つの実施例において、ＲｅＲＡＭピラー（又は積層体）は、ＴｉＮの第１の電極１２６、ＨｆＯ２の金属酸化物層１２８、及びＴｉＮの第２の電極１３０を含む。
【0033】
次に図５を参照すると、この図は、実施形態による、製造プロセスの次の段階における図４のＲｅＲＡＭデバイス１００の断面図である。図５に示されるように、封止層１３４が、ＲｅＲＡＭデバイス１００の表面全体の上に形成される。封止層１３４は、例えば、ＳｉＮ又は任意の他の適切な材料を含むことができる。次に、第２のＩＬＤ層１３６を、封止層１３４の表面全体の上に堆積させることができる。第２のＩＬＤ層１３６は、ＳｉＯ２又は任意の他の適切な誘電体材料を含むことができる。特定の実施形態において、第２のＩＬＤ層１３６の形成後に、ＲｅＲＡＭデバイス１００に、そのデバイスの表面を平坦にするためのＣＭＰプロセスが施される。
【0034】
次に図６を参照すると、この図は、実施形態による、製造プロセスの次の段階における図５のＲｅＲＡＭデバイス１００の断面図である。図６に示されるように、第２のＩＬＤ層１３６、封止層１３４及びハードマスク１３２を貫通するエッチングによって、コンタクト・ビア１３７が形成される。コンタクト・ビア１３７は、上部電極の形成に対応することができる。
【0035】
次に図７を参照すると、この図は、実施形態による、製造プロセスの次の段階における図６のＲｅＲＡＭデバイス１００の断面図である。図７に示されるように、図６に関して上述されたコンタクト・ビア１３７を開口するステップの後に、スペーサ層１３８が堆積される。１つの実施例において、スペーサ層１３８は、ＳｉＮで構成される。しかし、他の材料又は材料の組み合わせを使用することができることを認識されたい
【0036】
次に図８を参照すると、この図は、実施形態による、製造プロセスの次の段階における図７のＲｅＲＡＭデバイス１００の断面図である。図８に示されるように、スペーサ層の一部分を除去するために、反応性イオン・エッチング（ＲＩＥ）プロセスが行われる。ＲＩＥの代わりに、誘導結合プラズマ（ＩＣＰ）のような他の材料除去プロセスを使用することができることを認識されたい。従って、図８に示されるように、第２のＩＬＤ層１３６の上にあったスペーサ層１３８の部分が、除去される。さらに、第２の電極１３０の上にあったスペーサ層１３８の部分も除去されている。従って、スペーサ層１３８の残っている部分は、ハードマスク１３２の側壁上、封止層１３４の側壁上、及び第２のＩＬＤ層１３６の側壁上の垂直部分だけである。スペーサ層１３８には特定の厚さがあるため、ＲｅＲＡＭ積層体（即ち、第１の電極１２６、金属酸化物層１２８、及び第２の電極１３０）の一部分は、スペーサ層１３８によって覆われる。従って、このスペーサ層１３８が、次のＳｉイオン注入プロセスの際にＲｅＲＡＭ積層体の一部分をブロックし、従って、イオン注入を、スペーサ層１３８によって覆われないＲｅＲＡＭ積層体の特定のエリアに限定する。
【0037】
次に図９を参照すると、この図は、実施形態による、製造プロセスの次の段階における図８のＲｅＲＡＭデバイス１００の断面図である。図９に示されるように、第２のＩＬＤ層１３６及びスペーサ層１３８をマスクとして使用して、ＲｅＲＡＭデバイス１００の表面全体にわたってＳｉイオン注入１４０が行われる。
【0038】
次に図１０を参照すると、この図は、実施形態による、製造プロセスの次の段階における図９のＲｅＲＡＭデバイス１００の断面図である。図１０に示されるように、イオン注入１４０プロセスが完了する。これはブランケット注入であるので、イオンは、ＲｅＲＡＭ積層体（即ち、第１の電極１２６、金属酸化物層１２８及び第２の電極１３０）だけでなく、スペーサ層１３８及び第２のＩＬＤ層１３６の上部にも分散する。しかし、ＲｅＲＡＭ積層体の限定されたエリア（即ち、改質された部分１４２）のみがＳｉイオン注入１４０によって影響される。換言すれば、積層構造体の改質された部分の幅は、積層構造体の幅より小さい。従って、スペーサ層１３８がＲｅＲＡＭ積層体の上及び外側の部分に形成されるので、このイオン注入１４０は、自己整合プロセスである。これが自己整合プロセスであるので、Ｓｉイオン注入１４０は、ＲｅＲＡＭピラー側壁のＲＩＥ損傷を避け、このことがデバイス間のばらつきを改善することができる。スペーサ層１３８はさらに、デバイスの活性領域を縮小する効果を有する。即ち、ＲｅＲＡＭピラーにおいて、イオン注入１４０は、ピラーの縁から離れているので、導電性フィラメント（ＣＦ）もまた、ピラーの縁から離れて形成されることになる（即ち、ＣＦの位置がピラーの中央に、より限定されることになる）。イオン注入のエネルギー及び投与量は、貫通ＴＥ注入が起こるように適切に選択することができることを認識されたい。従って、本実施形態により、抵抗性スイッチングＲｅＲＡＭメモリ・セルは、局所化されたイオン注入を有するピラー積層構造体を持つように提供され、それにより低減されたプログラミング電圧をもたらす。
【0039】
次に図１１を参照すると、この図は、実施形態による、製造プロセスの次の段階における図１０のＲｅＲＡＭデバイス１００の断面図である。図１１に示されるように、金属上部電極を形成する前に、湿式エッチングを行ってスペーサ層１３８を薄くすることができる。具体的には、図１１に示されるように、スペーサ層１３８を薄くすることによって、ビアの最終的な幅１４４は、改質された部分の幅１４２の幅より大きくなる。換言すれば、側壁スペーサ（即ち、スペーサ層１３８）の対向する内部側壁表面の間の距離が、積層構造体（即ち、ＲｅＲＡＭ積層体）の改質された部分の幅より大きくなる。このことによって、より幅広の上部電極を構築することが可能になる。
【0040】
次に図１２を参照すると、この図は、実施形態による、製造プロセスの次の段階における図１１のＲｅＲＡＭデバイス１００の断面図である。図１２に示されるように、上部電極は、上部電極ビア・ライナ層１４６及び上部電極ビア・コア１４８を含む。上部電極ビア・ライナ層１４６は、ＴａＮ若しくはＴｉＮ又は任意の他の適切な材料を含むことができる。上部電極ビア・コア１４８は、例えば、タングステン（Ｗ）を含むことができる。上部電極の形成後、ＲｅＲＡＭデバイス１００に、デバイスの上面を平坦にするために、化学機械平坦化（ＣＭＰ）を施すことができる。
【0041】
次に図１３を参照すると、この図は、実施形態による、製造プロセスの次の段階における図１２のＲｅＲＡＭデバイス１００の断面図である。図１３には示されないが、第２のＩＬＤ層１３６、封止層１３４、及び第１のＳｉＮ層１２０を貫通するエッチングにより左側のビア・コア１１４を露出させることによって、周縁コンタクト・ビアが形成される。
【0042】
次に図１４を参照すると、この図は、実施形態による、製造プロセスの次の段階における図１３のＲｅＲＡＭデバイス１００の断面図である。図１４に示されるように、周縁コンタクト・ビアの形成後、周縁コンタクト・ビア・ライナ１５０層が堆積される。周縁コンタクト・ビア・ライナ層１５０は、ＴａＮ若しくはＴｉＮ又は任意の他の適切な材料を含むことができる。次に周縁コンタクト・ビア・コア１５２が形成され、これは例えば、タングステン（Ｗ）を含むことができる。周縁コンタクト・ビア・ライナ層１５０及び周縁コンタクト・ビア・コア１５２の形成後、第２のＳｉＮ層１５４が、周縁コンタクト・ビア・コア１５２の上面を覆うように形成される。次に、特定の実施例において、ＲｅＲＡＭデバイス１００に、デバイスの上面を平坦にするために、化学機械平坦化（ＣＭＰ）を施すことができる。特定の実施形態において、付加的なより高レベルのメタライゼーション層を形成することができる。
【0043】
従って、本実施形態において、誘電体金属酸化物層１２８、底部電極１２６及び上部電極１３０の局所的な部分が注入によって改質されたＲｅＲＡＭデバイス構造体を形成することができる。これらの実施形態において、ＲｅＲＡＭデバイス１００の注入改質された部分は、ピラー構造体の縁から離れている。特定の実施形態において、金属酸化物は、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３ 及びそれらの混合物を含むことができる。上部電極１３０及び底部電極１２６は、例えば、ＴｉＮ又はＴａＮで構成することができる。注入種は、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ及びＴａ、又はこれらの元素の組み合わせを含むことができる。特定の実施形態において、ＲｅＲＡＭデバイス１００へのビア・コンタクト（即ち、上部電極ビア・ライナ層１４６及び上部電極ビア・コア１４８）は、スペーサ層１３８（即ち、側壁スペーサ）と接触することができる。
【0044】
さらに、ある特定の実施形態において、ＲｅＲＡＭデバイス１００（即ち、誘電体金属酸化物層、並びに、上部及び底部電極がイオン注入によって改質された）を製造する方法は、ビア開口を作成し、次いで、ＣＶＤ又はＰＥＣＶＤによってＳｉＮスペーサ層を堆積させ、続いて、注入を自己整合化し局所化するためのＲＩＥエッチングによってＩＣＰベースのスペーサをエッチングすることを含む。ソフト・マスクを使用せずに、上部電極ＴｉＮコンタクトを通して、打ち抜きイオンビームに基づく視線方向の注入が行われる。さらに、特定の実施形態において、ビア側壁上のスペーサを薄くしてビア・コンタクトエリアを最適化／最大化するために、ＳｉＮの湿式エッチングが行われ、次いで、メタライゼーション及びＣＭＰが行われる。
【0045】
様々な実施形態の説明が、例示のために提示されたが、網羅的であること、又は開示された実施形態に限定することを意図したものではない。当業者には、説明された実施形態の範囲から逸脱しない多くの修正形及び変化形が明らかであろう。本明細書で使用された用語は、実施形態の原理、実際的応用、又は、市場に見出される技術に対する技術的改善を最もよく説明するために、或いは、当技術分野の通常の技能を有する他者が、本明細書において開示された実施形態を理解することができるように、選択されたものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】