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特許7684772引張歪みフィン部分と圧縮歪みフィン部分とを備えているフィンスタック
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-05-20
(45)【発行日】2025-05-28
(54)【発明の名称】引張歪みフィン部分と圧縮歪みフィン部分とを備えているフィンスタック
(51)【国際特許分類】
H10D 30/60 20250101AFI20250521BHJP
H10D 84/85 20250101ALI20250521BHJP
【ＦＩ】
H10D30/60 H
H10D30/60 Z
H10D30/60 Q
H10D84/85 A
H10D84/85 C
H10D84/85 G
【請求項の数】
25
(21)【出願番号】P 2023528260
(86)(22)【出願日】2021-11-08
(65)【公表番号】
(43)【公表日】2023-11-21
(86)【国際出願番号】 IB2021060301
(87)【国際公開番号】W WO2022101753
(87)【国際公開日】2022-05-19
【審査請求日】2024-04-11
(31)【優先権主張番号】17/098,300
(32)【優先日】2020-11-13
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】チェン，カングオ
(72)【発明者】
【氏名】フルジェ，ジュリアン
(72)【発明者】
【氏名】シエ，ルイロン
(72)【発明者】
【氏名】パク，チャンロ
【審査官】大橋 達也
(56)【参考文献】
【文献】特開２０１４－２２５４９０（ＪＰ，Ａ）
【文献】特開２００８－１６０１４５（ＪＰ，Ａ）
【文献】特表２０１７－５０１５６２（ＪＰ，Ａ）
【文献】中国特許出願公開第１０４１２４１６５（ＣＮ，Ａ）
【文献】韓国公開特許第１０－２０２０－００２９８５０（ＫＲ，Ａ）
【文献】米国特許第０９６０１４８２（ＵＳ，Ｂ１）
【文献】米国特許出願公開第２０２０／００９８７５６（ＵＳ，Ａ１）
【文献】特開２０１４－１４００１７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｄ ３０／６０
Ｈ１０Ｄ ３０／０１
Ｈ１０Ｄ ８４／８５
(57)【特許請求の範囲】
【請求項1】
フィン付きのモノリシック半導体構造を製造する方法であって、誘電体層内に少なくとも１つのトレンチを形成し、そして半導体基体層下に延在させること；
前記少なくとも１つのトレンチ内に且つ前記半導体基体層に隣接して底部半導体ベース領域をエピタキシャル形成すること、ここで、前記底部半導体ベース領域をエピタキシャル形成することが、アスペクト比トラッピングによって前記底部半導体ベース領域内の欠陥をトラップすることを更に含む；
前記底部半導体ベース領域上の前記少なくとも１つのトレンチ内に第１の半導体フィン領域をエピタキシャル形成すること、ここで、前記第１の半導体フィン領域は第１の歪みの種類を有する；及び、
前記少なくとも１つのトレンチ内に、前記第１の半導体フィン領域の上に第２の半導体フィン領域をエピタキシャル形成すること、ここで、前記第２の半導体フィン領域は第２の歪みの種類を有する、
を含み、
ここで、前記第１の歪みの種類は前記第２の歪みの種類と異なり、
前記第１の半導体フィン領域を形成することが、前記底部半導体ベース領域上に第１の半導体材料をエピタキシャル成長させること、及び前記少なくとも１つのトレンチ内で前記第１の半導体材料に凹部を作ることを含む、
前記方法。
【請求項2】
フィン付きのモノリシック半導体構造を製造する方法であって、誘電体層内に少なくとも１つのトレンチを形成し、そして半導体基体層下に延在させること；
前記少なくとも１つのトレンチ内に且つ前記半導体基体層に隣接して底部半導体ベース領域をエピタキシャル形成すること、ここで、前記底部半導体ベース領域をエピタキシャル形成することが、アスペクト比トラッピングによって前記底部半導体ベース領域内の欠陥をトラップすることを更に含む；
前記底部半導体ベース領域上の前記少なくとも１つのトレンチ内に第１の半導体フィン領域をエピタキシャル形成すること、ここで、前記第１の半導体フィン領域は第１の歪みの種類を有する；及び、
前記少なくとも１つのトレンチ内に、前記第１の半導体フィン領域の上に第２の半導体フィン領域をエピタキシャル形成すること、ここで、前記第２の半導体フィン領域は第２の歪みの種類を有する、
を含み、
ここで、前記第１の歪みの種類は前記第２の歪みの種類と異なり、
前記方法が、
前記第１の半導体フィン領域上に、{111}面を含むファセット頂部面を形成すること；及び、
前記ファセット頂部面上に頂部半導体ベース領域をエピタキシャル成長させること
を更に含む、前記方法。
【請求項3】
フィン付きのモノリシック半導体構造を製造する方法であって、誘電体層内に少なくとも１つのトレンチを形成し、そして半導体基体層下に延在させること；
前記少なくとも１つのトレンチ内に且つ前記半導体基体層に隣接して底部半導体ベース領域をエピタキシャル形成すること、ここで、前記底部半導体ベース領域をエピタキシャル形成することが、アスペクト比トラッピングによって前記底部半導体ベース領域内の欠陥をトラップすることを更に含む；
前記底部半導体ベース領域上の前記少なくとも１つのトレンチ内に第１の半導体フィン領域をエピタキシャル形成すること、ここで、前記第１の半導体フィン領域は第１の歪みの種類を有する；及び、
前記少なくとも１つのトレンチ内に、前記第１の半導体フィン領域の上に第２の半導体フィン領域をエピタキシャル形成すること、ここで、前記第２の半導体フィン領域は第２の歪みの種類を有する、
を含み、
ここで、前記第１の歪みの種類は前記第２の歪みの種類と異なり、
前記方法が、
前記第２の半導体フィン領域を前記第１の半導体フィン領域から電気的に絶縁すること；及び、
前記誘電体層に凹部を作り、それにより、前記第１の半導体フィン領域及び前記第２の半導体フィン領域を曝露すること
を更に含む、
前記方法。
【請求項4】
前記第１の半導体フィン領域を形成することが、前記底部半導体ベース領域上に第１の半導体材料をエピタキシャル成長させること、及び前記少なくとも１つのトレンチ内で前記第１の半導体材料に凹部を作ることを含む、請求項２又は３に記載の方法。
【請求項5】
前記第１の半導体フィン領域の上に頂部半導体ベース領域をエピタキシャル形成すること；及び、前記頂部半導体ベース領域を電気的絶縁体で置換すること
を更に含む、請求項１～４のいずれか１項に記載の方法。
【請求項6】
前記底部半導体ベース領域がシリコンゲルマニウムを含み、及び前記第１の半導体材料が、前記底部半導体ベース領域のゲルマニウム濃度よりも大きいゲルマニウム濃度を含む、請求項１又は４に記載の方法。
【請求項7】
前記誘電体層内に、前記少なくとも１つのトレンチに対して垂直に延在し且つ該トレンチと交差する凹部を形成すること；並びに、前記凹部内に誘電体アンカー構造を形成すること、ここで、前記第１及び第２の半導体フィン領域は、前記誘電体アンカー構造に隣接する端部分を備えている、
を更に含む、請求項５に記載の方法。
【請求項8】
前記凹部及び前記誘電体アンカー構造が前記半導体基体層内で延在している、請求項７に記載の方法。
【請求項9】
前記第２の半導体フィン領域がIII-V族化合物を含む、請求項１～８のいずれか１項に記載の方法。
【請求項10】
前記第２の半導体フィン領域をエピタキシャル形成することが、前記頂部半導体ベース領域の前記ファセット頂部面において化合物半導体材料を成長させることを含む、請求項２、又は請求項２を引用する場合の請求項５に記載の方法。
【請求項11】
フィン付きのモノリシック半導体構造であって、前記モノリシック半導体構造は、基体層；及び、
前記基体層に対して垂直方向に延在するフィン構造
を備えており、ここで、前記フィン構造は、垂直方向に重ねられた複数の層を備えており、前記複数の重ねられた層は、
第１の歪みの種類を有する底部半導体フィン領域；
第２の歪みの種類を有する頂部半導体フィン領域；及び、
前記底部半導体フィン領域と前記頂部半導体フィン領域との間にあり、且つ前記頂部半導体フィン領域に対して前記底部半導体フィン領域を電気的に絶縁する誘電体層；
を備えており、
ここで、前記第１の歪みの種類は前記第２の歪みの種類と異なり、
前記フィン構造が、前記基体層上にあり且つ緩和された上部を備えているエピタキシャル底部半導体ベース領域を更に備えており、ここで、前記底部半導体フィン領域が、前記底部半導体ベース領域に対してエピタキシャルである、
前記フィン付きのモノリシック半導体構造。
【請求項12】
フィン付きのモノリシック半導体構造であって、前記モノリシック半導体構造は、基体層；及び、
前記基体層に対して垂直方向に延在するフィン構造
を備えており、ここで、前記フィン構造は、垂直方向に重ねられた複数の層を備えており、前記複数の重ねられた層は、
第１の歪みの種類を有する底部半導体フィン領域；
第２の歪みの種類を有する頂部半導体フィン領域；及び、
前記底部半導体フィン領域と前記頂部半導体フィン領域との間にあり、且つ前記頂部半導体フィン領域に対して前記底部半導体フィン領域を電気的に絶縁する誘電体層；
を備えており、
ここで、前記第１の歪みの種類は前記第２の歪みの種類と異なり、
前記底部半導体フィン領域が、前記誘電体層に隣接するファセット頂部面を有するゲルマニウム層又はシリコンゲルマニウム層を含む、
前記フィン付きのモノリシック半導体構造。
【請求項13】
フィン付きのモノリシック半導体構造であって、前記モノリシック半導体構造は、基体層；及び、
前記基体層に対して垂直方向に延在するフィン構造
を備えており、ここで、前記フィン構造は、垂直方向に重ねられた複数の層を備えており、前記複数の重ねられた層は、
第１の歪みの種類を有する底部半導体フィン領域；
第２の歪みの種類を有する頂部半導体フィン領域；及び、
前記底部半導体フィン領域と前記頂部半導体フィン領域との間にあり、且つ前記頂部半導体フィン領域に対して前記底部半導体フィン領域を電気的に絶縁する誘電体層；
前記基体層上に酸化物層、ここで、前記フィン構造は前記酸化物層内に部分的に埋め込まれている；及び、
前記フィン構造の第１及び第２の端部分に隣接し且つ前記酸化物層を通過して延在する誘電体アンカー構造
を備えており、
ここで、前記第１の歪みの種類は前記第２の歪みの種類と異なる、
前記フィン付きのモノリシック半導体構造。
【請求項14】
前記底部半導体フィン領域及び前記底部半導体ベース領域がゲルマニウムを含み、前記底部半導体ベース領域が前記底部半導体フィン領域とは異なるゲルマニウム濃度を有する、請求項１１に記載の、前記フィン付きのモノリシック半導体構造。
【請求項15】
前記底部半導体フィン領域と前記誘電体層との間にシリコン層を更に備えている、請求項１１～１４のいずれか１項に記載の、前記フィン付きのモノリシック半導体構造。
【請求項16】
前記底部半導体フィン領域及び前記頂部半導体フィン領域が、{100}側壁面又は{110}側壁面を備えている、請求項１１～１５のいずれか１項に記載の、前記フィン付きのモノリシック半導体構造。
【請求項17】
前記頂部半導体フィン領域が化合物半導体材料を含む、請求項１１～１６のいずれか１項に記載の、前記フィン付きのモノリシック半導体構造。
【請求項18】
前記底部半導体フィン領域が、前記誘電体層に隣接するファセット頂部面を有するゲルマニウム層又はシリコンゲルマニウム層を含む、請求項１１又は１２に記載の、前記フィン付きのモノリシック半導体構造。
【請求項19】
半導体デバイスであって、半導体基体層；及び、
前記半導体基体層に対して垂直方向に延在する多層スタック
を備えており、ここで、前記多層スタックは、
引張歪みチャネル領域を備えているn型FinFET；
圧縮歪みチャネル領域を備えているp型FinFET；及び、
前記n型FinFETと前記p型FinFETとの間に垂直にあり、且つ前記n型FinFETを前記p型FinFETから電気的に絶縁する誘電体層
を備えており、
前記多層スタックが、
第１の一軸性歪みの種類を有する底部半導体フィン領域、ここで、前記第１の一軸性歪みの種類が、引張歪み及び圧縮歪みのうちの１つを含む；
第２の一軸性歪みの種類を有する頂部半導体フィン領域、ここで、前記第２の一軸性歪みの種類が、前記第１の一軸性歪みの種類と異なる；
前記底部半導体フィン領域と前記頂部半導体フィン領域との間にあり、且つ前記底部半導体フィン領域と前記頂部半導体フィン領域とを電気的に絶縁する誘電体層；並びに、
前記基体層上にあり且つ緩和された上部を備えている底部半導体ベース領域、ここで、前記底部半導体フィン領域は、前記底部半導体ベース領域に関してエピタキシャルである；
を備えている、
ここで、前記n型FinFETの前記引張歪みチャネル領域は、前記底部半導体フィン領域及び前記頂部半導体フィン領域のうちの一方の一部を備えており、並びに更に、前記p型FinFETの前記圧縮歪みチャネル領域は、前記底部半導体フィン領域及び前記頂部半導体フィン領域のうちの他方の一部を備えている、
前記半導体デバイス。
【請求項20】
半導体デバイスであって、半導体基体層；及び、
前記半導体基体層に対して垂直方向に延在する多層スタック
を備えており、ここで、前記多層スタックは、
引張歪みチャネル領域を備えているn型FinFET；
圧縮歪みチャネル領域を備えているp型FinFET；及び、
前記n型FinFETと前記p型FinFETとの間に垂直にあり、且つ前記n型FinFETを前記p型FinFETから電気的に絶縁する誘電体層
を備えており、
前記多層スタックが、引張歪み及び圧縮歪みのうちの１つを含む底部半導体フィン領域を含み、
前記底部半導体フィン領域が、ファセット頂部を有するゲルマニウム又はシリコンゲルマニウムフィン領域である、
前記半導体デバイス。
【請求項21】
半導体デバイスであって、半導体基体層；及び、
前記半導体基体層に対して垂直方向に延在する多層スタック
を備えており、ここで、前記多層スタックは、
引張歪みチャネル領域を備えているn型FinFET；
圧縮歪みチャネル領域を備えているp型FinFET；及び、
前記n型FinFETと前記p型FinFETとの間に垂直にあり、且つ前記n型FinFETを前記p型FinFETから電気的に絶縁する誘電体層
を備えており、
前記多層スタックが、
第１の一軸性歪みの種類を有する底部半導体フィン領域、ここで、前記第１の一軸性歪みの種類が、引張歪み及び圧縮歪みのうちの１つを含む；
第２の一軸性歪みの種類を有する頂部半導体フィン領域、ここで、前記第２の一軸性歪みの種類が、前記第１の一軸性歪みの種類と異なる；
を備えており、
前記底部半導体フィン領域が、n型導電性を有するシリコンゲルマニウムを含み、及び前記頂部半導体フィン領域が、p型導電性を有するシリコンを含む、
前記半導体デバイス。
【請求項22】
前記底部半導体フィン領域及び前記底部半導体ベース領域がゲルマニウムを含み、前記底部半導体ベース領域が前記底部半導体フィン領域とは異なるゲルマニウム濃度を有する、請求項１９に記載の半導体デバイス。
【請求項23】
前記底部半導体フィン領域の一部が前記p型FinFETの前記チャネル領域を備えており、及び前記頂部半導体フィン領域の一部が前記n型FinFETの前記チャネル領域を備えている、請求項１９及び２１～２２のいずれか１項に記載の半導体デバイス。
【請求項24】
前記頂部半導体フィン領域が化合物半導体材料を含む、請求項１９及び２１～２３のいずれか１項に記載の半導体デバイス。
【請求項25】
前記引張歪みチャネル領域及び前記圧縮歪みチャネル領域が、{100}面又は{110}面を備えているフィン側壁部を備えている、請求項１９～２４のいずれか１項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般的に電気、電子及びコンピュータの技術に、より特には、フィン付きの半導体構造及びデバイス、並びに１つのフィンスタックの異なる部分において異なる歪みを有するそのような構造及びデバイスの製造に関する。
【背景技術】
【0002】
フィン型電界効果トランジスタ（FinFETs：Fin-type field-effect transistors）は、基体上に延在するフィン様の構造を含む3次元的の非平面構成を有する。一部のnFETは、電子移動度（electron mobility）を向上させる為に、引張歪み下で半導体層を必要とする。他のデバイス又は素子、例えばpFETデバイス、は、正孔移動度（hole mobility）を高める為に圧縮歪み下で半導体層を必要とする。緩和されたSi1-xGex層上にエピタキシャル成長したシリコン又はシリコンゲルマニウム層における歪みの量は、選択された範囲内のゲルマニウムの原子パーセンテージを提供することによって設計されることができる。現在の技術は、例えば、バッファ層内に25％のゲルマニウムを含むSiGe合金（Si0.75Ge0.25）を使用すること、及び隣接するpFET層内により高いパーセンテージのゲルマニウムを含む合金（例えば、Si0.5Ge0.5）を使用することを包含する。
【発明の概要】
【課題を解決するための手段】
【0003】
同じフィンの電気的に絶縁された部分において異なる歪み特性を有する積層型フィン型（stacked，fin-type）CMOSデバイスを作製する為の技術が提供される。高められたキャリア移動度を示す積層型フィン型nFET及びpFETデバイスを含むモノリシック半導体構造が更に提供される。
【0004】
１つの観点において、フィン付きのモノリシック半導体構造を製造する方法は、誘電体層内に少なくとも１つのトレンチを形成し、そして半導体基体層下に延在させること、並びに該少なくとも１つのトレンチ内に且つ該半導体基体層に隣接して底部半導体ベース領域をエピタキシャル形成することを含む。該底部半導体ベース領域内の欠陥が、アスペクト比トラッピングを介してトラッピングされる。第１の半導体フィン領域が、該底部半導体ベース領域上の該少なくとも１つのトレンチ内にエピタキシャル形成される。該第１の半導体フィン領域は、第１の歪みの種類を有する。該方法は、該少なくとも１つのトレンチ内に、該第１の半導体フィン領域の上に第２の半導体フィン領域をエピタキシャル形成することを更に含み、ここで、該第２の半導体フィン領域は第２の歪みの種類を有する。該第１の歪みの種類は、該第２の歪みの種類と異なる。
【0005】
更なる観点において、フィン付きのモノリシック半導体構造は、基体層、及び該基体層に対して垂直方向に延在するフィン構造を備えている。該フィン構造は、垂直方向に重ねられた複数の層を備えており、該複数の重ねられた層は、第１の歪みの種類を有する底部半導体フィン領域及び第２の歪みの種類を有する頂部半導体フィン領域を有する。該第１の歪みの種類は、該第２の歪みの種類と異なる。誘電体層は、該頂部半導体フィン領域に対して該底部半導体フィン領域を電気的に絶縁する。
【0006】
本発明の更なる観点に従う半導体デバイスは、半導体基体層、及び該半導体基体層に対して垂直方向に延在する多層スタックを備えている。該多層スタックは、引張歪みチャネル領域を備えているn型FinFET、圧縮歪みチャネル領域を備えているp型FinFET、及び該n型FinFETと該p型FinFETとの間に垂直にあり、且つ該n型FinFETを該p型FinFETから電気的に絶縁する誘電体層を備えている。
【0007】
本明細書において開示されている技術は、実質的に有益な技術的効果を提供することができる。例示のみであり、限定するものではないが、１以上の実施態様は、下記の利点の１以上を提供しうる：
・ハードマスクランジスタの高密度化；
・高められたキャリア移動度；
・電気的に絶縁されたフィン部の異なる部分における異なる歪み。
・ハードマスクランジスタの高密度化；
・高められたキャリア移動度；
・電気的に絶縁されたフィン部の異なる部分における異なる歪み。
【0008】
これら及び他の特徴及び利点は、例示的な実施形態の下記の詳細な説明から明らかになり、それは、添付の図面と関連して読まれるべきであろう。
【0009】
下記の図面は、例示としてのみ提示され、限定されるもので、ここで、同様の参照数字（使用される場合）は、幾つかの図を通じて対応する要素を示す。
【図面の簡単な説明】
【0010】
【図5A】図5Aは、更なる半導体フィン材料上の薄い半導体層のエピタキシャル成長、そして、薄い半導体層の上に第１及び第２の半導体材料のエピタキシャル成長の後の、図4Aにおいて示されている例示的な構造の概略的な上面図である。
【図11A】図11Aは、該誘電体充填物に凹部を作ること、そして、該誘電体層を更に凹部を作ること、それによって、反対側に歪んだ頂部及び底部部分を備えている積層型多層フィン構造を曝露した後の、図10Aにおいて示されている例示的な構造の概略的な上面図である。
【0011】
図面中の要素は、単純化及び明確化の為に示されていることが理解されるべきである。商業的に実現可能な実施態様において有用でありうる又は必要でありうる、一般的であるがよく理解されている要素は、図示された実施態様の妨げの少ないビューを容易にする為に図示されていない場合がある。
【発明を実施するための形態】
【0012】
本発明の原理は、例示的な実施態様の文脈において本明細書において記載されている。しかしながら、本明細書において例示的に示され且つ記載されている特定の実施態様若しくは方法又はそれらの組み合わせは、限定的なものとは対照的に例示的なものとみなされることが理解されるべきである。その上、本明細書における教示を与えられた当業者には、特許請求の範囲内にある示された実施態様に多数の変更が加えられることができることが明らかになるであろう。すなわち、本明細書において示され且つ記載されている実施態様に関する制限は意図されていない又は推測されるべきでない。
【0013】
本発明の１以上の実施態様に従うFinFET構造は、半導体基体上のトレンチ内で該半導体基体上にエピタキシャル成長した電気的に絶縁された底部及び頂部半導体フィン領域を備えている。該フィンの結晶方位は、出発基体の方位と、基礎の基体に対するトレンチの方位とに依存する。ミラー指標（Miller indices）は、結晶内の面及び方向を示す3桁の表記である。例示的な実施態様において、該半導体フィン領域は、｛100｝結晶学的頂部面を有する結晶シリコン基体上で成長される。そのような表面上でエピタキシャル成長した半導体領域のフィン側壁表面は、該フィンがその中に形成されるところのトレンチの方位に応じて、｛100｝又は｛110｝結晶学的平面を含むであろう。
【0014】
FinFET性能は、応力テンソルコンポーネントと該フィン内の半導体結晶方位に依存して改善され又は劣化される。半導体フィンは典型的には、｛100｝基体上にエッチングされ、＜110＞結晶学的方向に沿って配向され、｛110｝面に沿って＜110＞方向に電流を流す。該電流の流れに沿った単一の圧縮応力テンソルコンポーネント（しばしば、電流の流れ方向における圧縮一軸性チャネル応力（compressive uniaxial channel stress）と呼ばれる）は、p型FinFET（pFinFET）の性能を向上させ、並びにn型FinFET（nFinFET）の性能をわずかに劣化させる。該電流の流れに沿った単一引張応力テンソルコンポーネント（しばしば、電流の流れ方向における引張一軸性チャネル応力（tensile uniaxial channel stress）と呼ばれる）は、nFinFETの性能を向上させ、並びにpFinFETの性能を劣化させる。｛100｝面と｛110｝面との両方において、一軸性引張歪み（uniaxial tensile strain）は電子移動度（electron mobility）を高め、それはnFETデバイスにおいて有益である。そのような面において、圧縮歪みは正孔移動度（hole mobility）を高め、それはpFETデバイスにおいて有益である。電子移動度及び正孔移動度が夫々高められた積層型nFET及びpFETデバイスを備えているCMOS構造は、本明細書に記載された教示に従って得られうる。
【0015】
反対方向に歪んだチャネル領域を備えている積層型フィン型デバイスを作製する為の例示的なプロセスフロー図が、図1A及び図1B及びそれ以降の図において示されている。該プロセスを用いて得られるフィンの厚さは、例えば、約3nm～約2nmであることができる。フィンのスペース的な周期又はフィンピッチは、25nm～60nmであることができる。しかしながら、より少ない又はより大きいフィンピッチが、幾つかの用途について望まれうる。例示的なプロセスフロー図が図13において概説されている。
【0016】
図1A及び図1Bを参照すると、該プロセスフローの間に得られたモノリシック構造20は、基体層21を備えている。バルク半導体基体又は結晶性半導体層が例えば、該基体層として使用されることができる。基体層21は、１以上の実施態様において、｛100｝結晶学的頂部面を有する本質的にドーピングされていない又は軽くドーピングされたシリコンである。誘電体層22は、積層型CMOSデバイスの製造の間に後に形成される多層フィン構造の所望の高さに対応する厚さで構造体20上に堆積される。誘電体層22は、酸化物、１つの例示的な実施態様において、例えば二酸化ケイ素、であってもよい。CMOS製造プロセスの間に組み込まれる誘電体層と他の要素との間のエッチング選択性が提供されるべきであるが、他の誘電体材料が、幾つかの実施態様において代替的に使用されてもよい。該誘電体層は、任意の適切な堆積プロセス、例えば、CVD、PVD、プラズマ強化CVD、原子層堆積（ALD：atomic layer deposition）、蒸発、化学溶液堆積、又は同様のプロセスを包含するこれらに限定されない該任意の適切な堆積プロセス、によって堆積される。誘電体層22は、複数の誘電体層を備えていてもよい。
【0017】
誘電体層22は、その中に高アスペクト比の１以上のトレンチ24を形成するようにパターン化される。2つのトレンチが図1A及び図1Bに図示されているが、幾つかの実施態様において１つのトレンチのみが形成され、並びに他の実施態様において多数のトレンチが形成されうることが理解されるであろう。上述されているように、１以上のトレンチ24の向きは、該トレンチ内でエピタキシャル成長した半導体フィン側壁表面が｛100｝結晶学的平面を備えているか又は｛110｝結晶学的平面を備えているかを決定する。該トレンチの幅は、そこに形成されるべきフィンの所望の幅に対応し、並びに以下に説明されているように、該基体層上又は該基体層の上にエピタキシャル成長した１以上の半導体材料によるアスペクト比トラッピング（ART：aspect ratio trapping）を可能にするように更に構成される。エピタキシー（epitaxy）は、一般的に気相堆積によって行われる故に、該トレンチの幅によって制限されない。数ナノメートルのような狭いトレンチを形成することがまた、幾つかの実施態様において実現可能である。トレンチ24は基体層21の頂部面まで延在し、それは、１以上の例示的な実施態様において｛100｝表面である。
【0018】
１以上の実施態様において、誘電体層22のパターニングは、慣用的な蒸着、フォトリソグラフィー及び異方性エッチングの各工程を含む。ハードマスク層（図示せず）及びフォトレジスト層（図示せず）が誘電体層22の頂部面の上に施与され、そして露光及び現像によりリソグラフィー的にパターニングされる。該フォトレジストは、露光及び現像の為に中紫外線（MUV：mid-ultraviolet）リソグラフィーを典型的に使用するブロックレベルフォトレジストであってもよい。代替的には、他の任意の種類のフォトレジスト、例えば、深紫外（DUV：deep-ultraviolet）フォトレジスト、極紫外（EUV：extreme-ultraviolet）フォトレジスト、電子線レジスト、であってもよい。フォトレジスト層又はハードマスク層の残りの部分をエッチングマスクとして使用し、誘電体層22の曝露された部分がエッチングによって除去される。該エッチングは、ドライエッチング、例えば反応性イオンエッチング（RIE：reactive ion etch）、であってもよい。一例として、フルオロカーボン／フッ素ベースのエッチングが、使用されうる例示的なエッチングである。当技術分野で知られているように、酸化物は、CHF3／Arプラズマを使用して選択的にエッチングされることができる。次に、アッシング又は他の適切なプロセスによってフォトレジストが剥離され、そして、該ハードマスクが除去される。図1Bにおいて概略的に示されているように、該パターン化された誘電体層は、その中に延在し且つ基体層21の頂部面に隣接する底端を有するところの平行で高アスペクト比の複数のトレンチ24を備えており、それはエッチングストップとして機能する。それによって、図1A及び図1Bにおいて例示されているモノリシック構造20が得られることができる。
【0019】
図2A及び図2Bを参照すると、複数の半導体フィン、例えば複数のシリコンゲルマニウム（SiGe）フィン26、が、トレンチ24内にエピタキシャル成長され、及び基体層21の頂部面上で直接的にエピタキシャル成長される。語「エピタキシャル成長し若しくは堆積し又はそれらの組み合わせ」及び「エピタキシャル成長され若しくは堆積され又はそれらの組み合わせ」は、半導体材料の堆積面上に半導体材料を成長させることを意味し、ここで、成長する該半導体材料は、堆積面の該半導体材料と同じ結晶特性を有する。エピタキシャル堆積プロセスにおいて、蒸着原子が半導体基体の蒸着面上を動き回り、蒸着面の原子の結晶配列に配向するのに十分なエネルギーを持って蒸着面に到達するように、供給気体によって提供される化学反応物質が制御され、そしてシステムパラメータが設定される。それ故に、エピタキシャル半導体材料は、それが形成されるところの堆積表面と同じ結晶特性を有する。
【0020】
該エピタキシャル堆積プロセスは、化学気相成長タイプの装置、例えば低圧化学気相成長（LPCVD：low pressure chemical vapor deposition）装置、の堆積チャンバを使用してもよい。多数の異なる前駆体が、半導体材料のエピタキシャル成長の為に使用されてもよい。幾つかの実施態様において、エピタキシャル形成した半導体材料の堆積の為の気体源は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、ジシラン及びそれらの組み合わせ、から堆積されたシリコン（Si）を含んでいてもよい。他の例において、該半導体材料がゲルマニウムを含む場合、ゲルマニウム気体源は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマン及びそれらの組み合わせから成る群から選択されてもよい。エピタキシャルシリコンゲルマニウム堆積の温度は典型的には、450℃～900℃である。高い温度は典型的により速い堆積を結果として生じるが、該より速い堆積により、結晶欠陥及び膜亀裂が結果として生じうる。本明細書において記載されている半導体層を成長する際に使用されることができる他のエピタキシャル成長プロセスの例は、高速熱化学気相成長（RTCVD：rapid thermal chemical vapor deposition）、低エネルギープラズマ蒸着（LEPD：low-energy plasma deposition）、超高真空化学気相成長（UHVCVD：ultra-high vacuum chemical vapor deposition）、大気圧化学気相成長（APCVD：atmospheric pressure chemical vapor deposition）及び分子線エピタキシー（MBE：molecular beam epitaxy）を包含する。III-V族半導体化合物は、そのような化合物が使用される実施態様において、MOCVDを使用して成長させることができる。
【0021】
アスペクト比トラッピング（ART）は、スレッディング転位（threading dislocations）をトラップし、それによってシリコン上に成長した格子不整合材料、例えばシリコンゲルマニウム、の転位密度を減少させる為の有効な技術である。欠陥28は、誘電体層22内に形成されたトレンチ24の寸法により、図2Bにおいて概略的に示されているように、SiGeフィン26の底部においてトラップされる。SiGeフィン26の頂部は、本質的に無欠陥であり、且つ完全に緩和されている。誘電体層22の頂部面上のシリコンゲルマニウム過剰成長は、例えば、化学機械平坦化（CMP：chemical mechanical planarization）技術を使用して平坦化されることができる。例示的な実施態様において、該基体層上に成長したシリコンゲルマニウムフィン26は、約25パーセントのゲルマニウム（Si0.75Ge0.25）を含む。
【0022】
図3Bに示されているように、シリコンゲルマニウムフィン26は、複数の垂直トレンチ24内にフィンベース部分26'及びフィンベース部分上の開口スペースを形成する為に凹部が作られる。欠陥28上のシリコンゲルマニウムフィン26の実質的に欠陥のない緩和された領域は、フィンに凹部を作ることに続いてフィンベース部分26'に残ったままである。基体層21が｛100｝頂部面を有する場合、底部フィンベース部分26'の頂部面がまた｛100｝であろう。フィンベース部分26'の側壁（及びそれらが形成されるところのフィン26）は、基体層21の頂部面に対するトレンチ24の配向に依存して、｛110｝又は｛100｝のいずれかであることができる。時限式の選択的なエッチングが、シリコンゲルマニウムフィン26に凹部を作る為に使用されることができる。例えば、アンモニア及び過酸化水素を含む時限式ウェットエッチングプロセスは、例えば、酸化物及び他の材料に対して選択的にSiGeをエッチングする為に使用されうる。代替的に、SiGeフィンが、フッ化水素（HCl）、塩素、又は臭化水素（HBr）を含む気相エッチングによって凹部を作ることができる。図3A及び図3Bは、得られうる例示的なモノリシック構造30を概略的に図示する。
【0023】
図4A及び図4Bを参照すると、半導体フィン（FinFETチャネル）材料は、シリコンゲルマニウムフィンベース部分26'の曝露された頂部面においてエピタキシャル且つ選択的に成長される。例示的な実施態様において、基礎のSiGeフィンベース部分26'に対してより高いパーセンテージのゲルマニウムを含むシリコンゲルマニウムが成長される（例えば、Si1-xGex、ここでxは0.4であり、SiGe40としてまた言及される）。本明細書において示されているフィンチャネル領域及び基礎のフィンベース部分26'におけるゲルマニウムの絶対的なパーセンテージは重要でないと考えられるが、フィンチャネル材料は、ボトムpFETが形成されるべきところの実施態様において新たに成長したシリコンゲルマニウム層が圧縮歪みであるように、フィンベース部分26'よりも高いパーセンテージのゲルマニウムを含むべきである。層ごとのエピタキシー成長の間、新たに成長したSiGe（例えば、SiGe40）の結晶格子は、基礎のSiGe25の結晶格子に一致する。完全に緩和されたSiGe40の場合、その格子定数はSiGe25よりも大きい。該エピタキシャルSiGe40の格子が基礎のSiGe25の格子と一致する場合に、該SiGe40はフィン方向（図2Aにおいて上下方向、及び図2Bにおいてインアウト方向）に沿って圧縮歪みである。歪みがまた他の方向に展開することがあるが、他の方向の歪みの大きさは、該フィン方向に沿った歪みに比べてはるかに小さい。以下において、本発明者等は該フィンに発生する歪みを、該フィンにおける主な歪みコンポーネントである一軸性歪みと云う。
【0024】
該SiGe25上に蒸着された該SiGe40層は、実質的に無欠陥であろう。熱力学に従うと、系（system）が低い全エネルギーを有する場合に、該系はより安定である。欠陥がエピタキシーフィン中にあるかどうかは、歪みエネルギーと転位エネルギーの相対的な値に依存する。欠陥がない場合、該エピタキシーフィンは歪みエネルギーしか含まない。欠陥がフィン中に形成される場合、歪みが緩和され、すなわち歪みエネルギーが減少する。一方、転位誘起エネルギー（dislocation-induced energy）は上昇する。歪みエネルギーと転位エネルギーは、フィンの高さに依存して異なる依存性を有する。SiGe40の高さが或る閾値以下である限り、該歪みエネルギーが転位誘起エネルギーよりも低い故に、新たに形成されるSiGe40にはミスフィット／転位がない。一つの例として、欠陥のないSiGe40フィンが、垂直高さ200nmのSiGe25上に形成されることができる。
【0025】
該フィンチャネル材料の堆積に続いて、該構造が平坦化され、そして、該フィンチャネル材料に凹部が作られる。元々成長したフィンベース部分26'及び圧縮歪みフィン領域34を備えている底部フィン領域32が、垂直トレンチ24内に形成される。底部フィン構造32の側壁は、｛110｝表面又は｛100｝表面のいずれかを備えていることができる。図4A及び図4Bにおいて概略的に示されているように、結果として得られた構造40は、実質的に均一な高さ及び厚さ寸法を有する、垂直方向に延在する平行な半導体底部フィン構造32の1組を備えている。
【0026】
圧縮歪みフィン領域34は、イン・シチュー（in situ）で軽くドーピングされていてもよく、ドーパントの選択は、製造されるべきFinFETのタイプ（n型又はp型）に依存する。「イン・シチュー」とは、該ドーピングされた層を形成するプロセス工程、例えばエピタキシャル堆積、の間にドーピングされた層の導電型（conductivity type）を決定するドーパントが導入されることを意味する。チャネルドーピングは典型的には、チャネル型とは逆である：すなわち、nFETのnチャネル型はp型ドーパントで軽くドーピングされており、一方、pFETのpチャネル型はn型ドーパントで軽くドーピングされている。nFETのフィン領域は例えば、p型ドーパント、例えばホウ素、を1～50x1016cm-3までドーピングされてもよい。pFETのフィン領域は例えば、n型ドーパント、例えばリン及びヒ素、で1～50x1016cm-3までドーピングされていてもよい。代替的には、圧縮歪みフィン領域34はドーピングされていない。
【0027】
薄いシリコン層36A、追加のシリコンゲルマニウム基礎層26''、及び頂部シリコンフィン領域36Bを形成するシリコンフィンは、例示的な実施態様において底部フィン構造32の上で順次エピタキシャル成長されて、図5A及び図5Bにおいて概略的に示されている構造50を得る。底部フィン構造32の形成に関して上述されているように平坦化工程及び凹部形成工程が、トレンチ24内に新しい層を形成する際に必要に応じて使用されうる。過剰なシリコン成長は、CMPによって誘電体層22の頂部面から除去されることができる。シリコンゲルマニウム基礎層26''は、約25パーセントのゲルマニウム（Si0.75Ge0.25）を含みうるが、このパーセンテージは重要であるとは考えられていない。シリコンゲルマニウム基礎層26''は、その上下の半導体層に関しても、誘電体層22に関しても、選択的エッチングに従順であるべきである。
【0028】
歪みSiGe40（層34）及びSi（層36A）との間にテンプレート（ベース領域26'）としてSiGe25を使用して、実際には成長させる故に、新たに形成されたSiGe25基礎層26''には欠陥が存在しない。新たに形成されたSiGe25と基礎のSiGe25との間には格子不整合がない為、歪みは形成されない。新しく形成されたSiGe25ベース領域26''の目的は、頂部フィンセグメントと底部フィンセグメントとの間に後に形成される誘電体分離の為のプレースホルダである。これに対して、エピタキシャルシリコン層36Bは、完全に緩和されたSi及びSiGe25の場合に、SiはSiGeの格子定数よりも小さいので、緊張的に歪んでいる。エピタキシャルSiの格子がSiGe25のテンプレートの格子と一致する場合に、該シリコン格子は伸びる必要があり、シリコンにおいて引張歪みを結果として生じる。
【0029】
図6A及び図6Bを参照すると、シリコンフィン領域36Bは、凹んでいる。次に、ハードマスク38が、曝露されたシリコンフィン領域の頂部面の上に形成され、そして、トレンチ24の頂部を埋める。該ハードマスクは、基礎の構造上に誘電体材料、例えば窒化ケイ素、を堆積させ、その後、誘電体層22の頂部面までCMPを行うことによって形成されうる。窒化シリコンは、CVD、PECVD、スパッタリング、又は他の適切な技術を介して堆積されることができ、図6A及び図6Bにおいて概略的に示されている構造60が得られることができる。
【0030】
誘電体アンカー構造72は、図7A及び図7Bに示されている例示的なモノリシック構造70を得る為に、フィン端部分で形成される。フィンカットマスク（図示せず）が、凹部の反対側の１組を形成する際に使用されうる。該凹部は、その中に平行なフィンを備えている垂直トレンチ24内の誘電体層22及び該半導体層を通じて垂直に延在する。この工程において形成された凹部の該１組は、図7Bにおいて概略的に示されているように、垂直トレンチ24に対して垂直に走り、そして、基体層21内へと更に延在する。一連の反応性イオンエッチングプロセスが、酸化物材料、ハードマスク材料、及び半導体材料を選択的に除去する為に使用されてもよい。異方性反応性イオンエッチングは、トレンチ24内の多層半導体フィン構造の選択された部分と該半導体フィン構造がその中に埋め込まれているところの誘電体層22とを除去する為に、１以上の例示的な実施態様において使用される指向性エッチングである。垂直トレンチ24と交差し且つフィンカット領域を備えている向かい合う凹部の一組は次に、誘電体材料で満たされ、該誘電体材料は、平行半導体フィン構造並びにハードマスク38の反対側の端部分で誘電体アンカー構造72を形成する。化学気相成長（CVD：Chemical vapor deposition）、例えばプラズマ強化CVDを包含する該化学気相成長、は、低誘電体材料、例えばシリコンオキシカーボナイトライド（SiOCN）、の堆積の為にしばしば用いられる技術であり、それはアンカー構造72を形成する為に使用されうる。SiOCN以外の誘電体材料が、該アンカー構造を形成する為に代替的に使用されてもよい。平行フィン構造及びハードマスクの端部分、例えば、製造プロセスのこの段階での平行多層フィン構造を備えている複数の該半導体層の各々の端部分を包含する該平行フィン構造及びハードマスクの端部分、は、誘電体アンカー構造72に隣接し且つ支持されている。
【0031】
誘電体層22は、図8A、図8B及び図8Cにおいて概略的に示されているように、モノリシック構造80を得る為に選択的エッチングを用いて凹部が作られる。図8Bにおいて最もよく示されているように、頂部フィン領域36Bに隣接するシリコンゲルマニウム基礎層26''は、誘電体層22に凹部を作ることに続いて一部露出され、一方、SiGe基礎層26''の底部に隣接する薄いシリコン層36Aは埋め込まれたままである。
【0032】
シリコンゲルマニウム基礎層26''によって構成される多層半導体フィン構造の部分が除去され、それによって、複数の該半導体フィン構造の各々内に空洞74を形成する。アンモニア及び過酸化水素を含むウェットエッチングプロセスが、他の材料、例えばシリコンを包含する該他の材料、に対して選択的にSiGeをエッチングする為に使用されることができる。代替的には、SiGeフィンは、フッ化水素（HCl）、塩素、又は臭化水素を含む気相エッチングによって凹部が作られることができる。誘電体アンカー構造72は、該フィン構造を備えている層の端部分で固定されており、該半導体フィン構造の残りの部分の安定性を維持する。該半導体フィン構造の埋め込まれたシリコンゲルマニウムフィン領域34及び該曝露されたシリコンフィン領域36Bにおいて付与された歪みは維持される。薄いシリコン層36Aは、エッチングストップとして機能し、並びに基礎のシリコンゲルマニウムフィン領域34がエッチングされることを防止する。従って、図9A、図9B及び図9Cにおいて示されている構造90が得られることができる。
【0033】
誘電体充填物層76は、構造体90上に堆積され、そして平坦化される。シリコンオキシナイトライド（SiON）が例えば堆積され、そして、該半導体フィン上のハードマスク38の頂部面まで平坦化されてもよい。誘電体充填物層76は、誘電体層22の該頂部面に隣接し、並びに空洞74を満たす。従って、それは、圧縮歪みシリコンゲルマニウム層34と引張歪みシリコンフィン領域36Bとの誘電体分離を提供する。図10A、図10B及び図10Cは、誘電体充填物層76の堆積、そして平坦化に続いて得られる例示的な構造100の例示的な図を提供する。
【0034】
図11A、図11B及び図11Cは、誘電体充填物層76に凹部を作ること、誘電体層22を更に凹部を作ること、そしてハードマスク除去の後に得られる例示的な構造体110を図示する。構造体110は、基体層21に対して垂直方向に延在する平行なフィン構造78を備えている。各フィン構造は、頂部又はフィン構造52と、底部又はフィン構造32とを備えている。積層型フィン構造78の頂部部分52は、第１の一軸性歪み方位を有する半導体領域を備えている。フィン構造78の底部部分32は、第１の一軸性歪み方位とは異なる第２の一軸性歪み方位を有する半導体領域を備えている。例示的な実施態様において、フィン構造78の頂部フィン部分52は、上述されているように引張歪みフィン領域36Bを備えており、一方、その底部フィン部分32は、圧縮歪みフィン領域34を備えている。頂部フィン部分52及び底部フィン部分32は、フィン構造78内に組み込まれた誘電体領域76によって電気的に絶縁されている。代替の実施態様において、頂部フィン部分は圧縮歪みフィン領域を備えているように成長させることができ、一方、底部フィン部分は引張歪みフィン領域を備えているように成長させることができることが理解されるであろう。
【0035】
誘電体充填物層76及び誘電体層22に凹部を作ること及びハードマスク38を除去することは、そこで使用されている材料に依存して任意の適切なエッチング技術を使用して実施されることができる。SiO2誘電体層22、SiON誘電体充填物層、及びSiNハードマスク38を備えている実施態様において、反応性イオンエッチングが、誘電体充填物層及びフィンハードマスク38に対して選択的な基礎の酸化物層に凹部を作る為に使用されうる。次に、任意の適切なエッチングプロセスが、Si、SiGe、SiON、及びSiO2に対して選択的なハードマスクを除去する為に使用されることができる。例示的な構造100は、プラズマエッチング、すなわち反応性イオンエッチング、の為に構成されたプロセスチャンバ（図示せず）内に位置していてもよい。プラズマを使用する異方性エッチングが、例示的な構造体において実行される。該プラズマは、例えば、CF4、CHF3、及びSF6のうちの１以上を含むことができる。該プロセスチャンバに供給されるガスの組成は、O2を更に含むことができる。圧力は、例示的な実施態様において0.2～0.5Torrの間に維持される。次に、窒化ケイ素ハードマスク38は、ホットH3PO4ウェットケミストリー又は他の適切なプロセスを使用して選択的に除去されることができる。代替的には、反応性イオンエッチングが、誘電体充填物層及び誘電体層に凹部を作る為に、並びにシリコン及びシリコンゲルマニウムに対して選択的にハードマスクを除去する為に使用されることができる。CHF3/O2を含むプラズマエッチングは、例えばSiO2、SiONに凹部を作る為に、及びフィン構造78内の半導体層に対して選択的にSiNを除去する為に使用されることができる。フィン構造78の暴露後、SiOCNアンカー構造72は残ったままである。
【0036】
むき出しにされたフィン構造78は、誘電的に絶縁された積層型トランジスタを形成する為の基礎として役立つ2つの「アクティブ」フィン部分（34及び36B）を備えている。ソース／ドレイン領域82A及び82Bは、使い捨てゲート構造（disposable gate structures）及びゲートスペーサ（gate spacers）（図示せず）の形成が完了した後に、半導体フィン構造78上に形成されることができる。pチャネルデバイス（pFET）及びnチャネルデバイス（nFET）が、当該技術分野で知られているように、ソース／ドレインドーパント又は導電型（conductivity type）をトランジスタチャネルタイプに反転して一致させることによって、フィン構造78を用いて製造されることができる。本明細書において使用される場合に、語「導電型」は、ドーパント領域がp型又はn型であることを云う。本明細書において使用される場合に、語「p型」は、価電子の欠乏を生じさせる固有半導体への不純物の添加を云う。シリコン含有基体において、p型ドーパント、すなわち不純物、の例は、ホウ素、アルミニウム、ガリウム及びインジウムを包含することができるが、これらに限定されるものでない。本明細書において使用される場合に、「n型」は、自由電子を寄与する不純物を固有半導体に添加することを云う。n型ドーパント、すなわちシリコン含有基体中の不純物、の例は、アンチモン、ヒ素及びリンを包含することができるが、これらに限定されるものでない。
【0037】
ソース／ドレイン領域は、使い捨てゲート構造（disposable gate structures）及びゲートスペーサ（図示せず）が完成した後に形成される。例えば、選択されたn型ドーパントは、ソース／ドレイン領域を形成する為に、使い捨てゲート構造及びゲートスペーサによって覆われていないnFET領域の部分へと導入されることができる。同様に、他の選択されたp型ドーパントは、使い捨てゲート構造によって覆われていないpFET領域の部分へと導入されることができる。ソース／ドレイン領域へとドーパントを選択的に導入する方法は、イン・シチュードーピング（in-situ doping）を伴う選択的エピタキシャル成長、部分的なフィンの凹み（partial fin recess）、若しくはイオン注入又はそれらの組み合わせを包含しうる。次に、基体全体が急速熱アニール、レーザーアニール、若しくはフラッシュアニール又はそれらの組み合わせに付され、ソース／ドレイン領域と使い捨てゲート構造との間のオーバーラップを形成するゲートスペーサの下にソース／ドレインドーパントの正確な拡散を誘発させる。ソース／ドレイン領域がドーピングされる深さは、トランジスタチャネルとの間で妨げられない電流の流れを提供するように、アクティブフィンの高さとほぼ同じか又はそれよりも深い。
【0038】
拡大されたソース／ドレイン領域は、活性半導体領域34及び36Bの曝露された側壁部上でエピタキシャル成長されてもよい。フィン構造78の側壁（例えば、｛110｝表面）上にエピタキシャル成長したドーピングされたシリコン又はシリコンゲルマニウムは、ソース／ドレイン領域の体積を増加させ、ドーピングを提供し、そして、幾つかの実施態様においてストレッサとして作用する。エピタキシャル成長したソース／ドレイン領域によって引き起こされうる一軸性歪みは、「外因性」（extrinsic）として記載されうる。対照的に、フィン構造78のチャネル領域を形成する半導体領域における歪みは、内在的（intrinsic）である。
【0039】
該使い捨てゲート構造は、ゲートスペーサに対して及び平坦化誘電体層（図示せず）の誘電体材料に対して選択的であるエッチング化学を使用した少なくとも1回のエッチングによって除去される。置換ゲート構造84は通常、該使い捨てゲート構造の置換によってゲート空洞内に形成され、そして、電界効果トランジスタのチャネル領域（シリコンゲルマニウムフィン領域34及びシリコンフィン領域36Bの一部で構成される）に横たわる。半導体フィンを用いてFinFETデバイスを製造する方法は、当技術分野で知られており、並びに開発が続けられている。金属相互接続のネットワーク（図示せず）が、電気的コンタクトをFinFETに配線して、有用な回路を形成する為に使用される。
【0040】
図12A、図12B及び図12Cは、上述されているCMOS製造の後の例示的な積層型構造120の図を提供する。積層型構造120は、垂直方向に重ねられ且つ誘電体充填物層76によって互いに対して電気的に絶縁されているところのnFETとpFETとを備えている。該pFETは、フィン構造78のシリコンゲルマニウムフィン領域34の一部を構成する圧縮歪みチャネル領域を備えている。ゲート誘電体層及びゲート電極層を備えているゲート構造84は、pFET及びnFETのチャネル領域に隣接している。ドーピングされたソース／ドレイン領域82Aは、ゲート構造84の反対側においてチャネル領域に隣接している。幾つかの実施態様において、ソース／ドレイン領域82Aは、シリコンゲルマニウムフィン領域34の｛100｝側壁又は｛110｝側壁上に成長したp型導電性を有するエピタキシャル構造を備えている。構造体120内のnFETは、pFETの上方にあり、並びにシリコンフィン領域36Bの一部から形成されたチャネル領域を備えている。シリコンフィン領域36B（その中にチャネル部分を備えている）は、誘電体充填物層76に隣接する底面を有する。ゲート構造84は、nFETのチャネル領域に隣接している。典型的には、nFETとpFETは異なるゲートスタックを有してもよく、その両方が図12Bにおける要素84によって概略的に表されていてもよい。これにより、堆積と連動したパターニングによって行われることができる。nFETのソース／ドレイン領域82Bは、n型導電性を有し、並びに一軸性引張歪みフィン領域36Bの側壁上に成長したエピタキシャル構造を備えていてもよい。フィン構造78の端部分は、アンカー構造72に隣接している。フィン構造78は、例示的な実施態様において、シリコン基体層21の｛100｝表面から垂直に延在している。
【0041】
ゲート誘電体は、任意の適切な誘電体材料、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、ハイ－κ材料（high-κ materials）、又はこれらの材料の任意の組み合わせを包含するがこれらに限定されない該誘電体材料、を包含することができる。ハイ－κ材料の例は、金属酸化物、例えば、酸化ハフニウム、酸化ハフニウムシリコン、酸化ハフニウムシリコンオキシナイトライド、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、ジルコニウムシリコンオキシナイトライド、酸化タンタル、酸化チタン、酸化バリウムストロンチウム、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタルスカンジウム鉛、ニオブ酸亜鉛を包含するがこれらに限定されない。ハイ－κ材料は、ドーパント、例えば、ランタン、アルミニウム、マグネシウム、を更に包含しうる。ゲート誘電体材料は、任意の適切なプロセス又は複数のプロセスの任意の適切な組み合わせ、例えば、熱酸化、化学酸化、熱窒化、プラズマ酸化、プラズマ窒化、原子層堆積（ALD：atomic layer deposition）、化学気相成長（CVD：chemical vapor deposition）を包含するがこれらに限定されない該任意の適切なプロセス又は複数のプロセスの任意の適切な組み合わせ、によって形成されることができる。幾つかの実施態様において、該ゲート誘電体は、1nm～5nmの厚さを有するが、より薄い厚さ及びより厚い厚さがまた企図される。
【0042】
ゲート導体は、任意の適切な導電性材料（conducting material）、例えば、ドーピングされた多結晶又は非晶質シリコン、ゲルマニウム、シリコンゲルマニウム、金属（例えば、タングステン（W）、チタン（Ti）、タンタル（Ta）、ルテニウム（Ru）、ハフニウム（Hf）、ジルコニウム（Zr）、コバルト（Co）、ニッケル（Ni）、銅（Cu）、アルミニウム（Al）、プラチナ（Pt）、錫（Sn）、銀（Ag）、金（Au）、導電性金属化合物材料（例えば、窒化タンタル（TaN）、窒化チタン（TiN）、炭化タンタル（TaC）、炭化チタン（TiC）、炭化チタンアルミニウム（TiAlC）、ケイ化タングステン（WSi）、窒化タングステン（WN）、酸化ルテニウム（RuO2）、ケイ化コバルト（CoSi）、ケイ化ニッケル（NiSi））、遷移金属アルミナイド（例えば、Ti3Al、ZrAl）、TaC、TaMgC、カーボンナノチューブ、導電性カーボン、グラフェン、又はこれらの材料の任意の適切な組み合わせを包含するがこれらに限定されない該任意の適切な導電材料、を含むことができる。該導電性材料は、堆積中又は堆積後に取り込まれるドーパントを更に含んでいてもよい。幾つかの実施態様において、該ゲートは、ゲート誘電体とゲート導体との間にワークファンクション設定層（workfunction setting layer）を更に含んでいてもよい。該ワークファンクション設定層は、ワークファンクションメタル（WFM：workfunction metal）であることができる。WFMは、任意の適切な材料、例えば窒化物（例えば、窒化チタン（TiN）、窒化チタンアルミニウム（TiAlN）、窒化ハフニウム（HfN）、窒化ハフニウムシリコン（HfSiN）、窒化タンタル（TaN）、窒化タンタルシリコン（TaSiN）、窒化タングステン（WN）、窒化モリブデン（MoN）、窒化ニオブ（NbN）を包含するが、これらに限定されない該窒化物）；及び炭化物（例えば、炭化チタン（TiC）、炭化チタンアルミニウム（TiAlC）、炭化タンタル（TaC）、炭化ハフニウム（HfC）を包含するが、これらに限定されない該炭化物）及びそれらの組み合わせを包含するがこれらに限定されない該任意の適切な材料であることができる。幾つかの実施態様において、１つの導電材料（a conductive material）又は複数の導電材料の組み合わせ（a combination of multiple conductive materials）は、ゲート導体及びWFMの両方として役立つことができる。該ゲート導体及びWFMは、任意の適切なプロセス又は複数のプロセスの任意の適切な組み合わせ、例えば、原子層堆積（ALD）、化学気相成長（CVD）、物理気相成長（PVD：physical vapor deposition）、スパッタリング、メッキ、蒸着、イオンビーム堆積、電子ビーム堆積、レーザー支援堆積（laser assisted deposition）、化学溶液堆積（chemical solution deposition）を包含するがこれらに限定されない該任意の適切なプロセス又は複数のプロセスの任意の適切な組み合わせ、によって形成されることができる。
【0043】
該構造は、ソース／ドレイン及びゲートへのコンタクト（図示せず）、並びにデバイス間の相互接続を更に備えていてもよい。
【0044】
図13は、本明細書に示され且つ記載されている構造を製造する際に使用されうる工程130の例示的なシーケンスを図示する。図13において使用される参照番号は、本明細書において議論されている例示的な実施態様を説明する際に使用され、他の図面おいて概略的に示されている。
【0045】
本発明の更なる実施態様は、pFET内で使用する為のゲルマニウムチャネル領域と、nFET内で使用されるべきチャネル領域の為の化合物半導体（例えば、III-V化合物半導体）を含む積層型フィン構造を提供する。III-V族化合物半導体は、周期律表のIII族とV族の元素を含む合金である。そのような積層型フィン構造は、一部、上述された技術と同様の技術を用いて製造されることができる。
【0046】
図14を参照すると、酸化物層22がシリコン基体層21上に堆積され且つパターン化されて、該基体層まで延在する垂直トレンチ24を形成する。１つの実施例において、シリコンオンインシュレータ（SOI：silicon-on-insulator）基体は、バルクシリコン基体の代わりに使用される基体層を備えている。
【0047】
次に、シリコンゲルマニウムフィン（例えば、Si0.75Ge0.25）が、｛100｝頂部面を有する基体層上でエピタキシャル成長される。アスペクト比トラップにより、シリコンゲルマニウムフィンにおける欠陥28は、該フィンの底部近傍にトラップされる。次に、シリコンゲルマニウムフィンは、垂直トレンチ24内に底部ベースフィン領域26'を形成する為に凹部が作られる。図1A及び図1B、図2A及び図2B、並びに図3A及び図3Bに関する上記の議論は、これらの段階の為に使用されうる技術を記載する。
【0048】
次に、ゲルマニウム半導体層又は高いゲルマニウム含有量を有するSiGe層が堆積される。この半導体層は、純粋なゲルマニウム、又はゲルマニウムの高い割合を有するSiGe（例えば、Ge％＞70％）であることができる。堆積された層が圧縮歪みである限り、pFETについて有益である。Ge又はSiGe層は、シリコンゲルマニウムベース領域26'の頂部面上にエピタキシャル成長し、平坦化され、そして、凹部が作られ、図14において概略的に示されている例示的構造140を形成する。凹部が作られたゲルマニウム層又はシリコンゲルマニウム層は、圧縮歪みであり、後にpFinFETデバイスの製造において使用されることができるフィン領域142を備えている。
【0049】
ゲルマニウムフィン領域142の頂部面は、その上にファセット頂部面142Aを形成する為に結晶方位依存エッチングに付されている。ファセット頂部面142Aは、アンモニアを含む水性溶液を用いて得られうる。結果として得られたフィン領域142の頂部面は、｛111｝面を備えている。図15は、ファセットゲルマニウム頂部面の形成後の、断面において示されている例示的な構造150を概略的に図示する。｛111｝面は、｛110｝面及び｛100｝面と比較して、最も遅いエッチング速度を有する。最終的に、該エッチングは、｛111｝面上で停止するであろう。
【0050】
バッファ層144は、ゲルマニウムフィン領域142の曝露された｛111｝表面上のトレンチ24内に形成される。例示的な実施態様において、有機金属化学気相成長（MOCVD：metal organic chemical vapor deposition）プロセスが、リン化インジウム（InP）層を成長させる為に採用される。InP層の成長は、バッファ層144及びバッファ層の上のトレンチ24内のスペースを形成する為に、平坦化、そして、凹部が作られることが続きうる。幾つかの実施態様において、該InP層の頂部面上に成長した後に形成されるIII-V層が実質的に欠陥のないものとなるように、該InP層は、InPにおける欠陥を閉じ込める為のアスペクト比トラッピング（ART）層として役立つことができる。代替的には、該InP層には欠陥がないことができる。該InPバッファ層144が欠陥を含むか否かは、エピタキシー条件及び厚さに依存する。該InP層は犠牲的であり且つ後の処理において誘電体に置換される故に、そこにおける欠陥の存在又は非存在は重要でない。III-V層、例えばガリウム砒素（GaAs）、が、MOCVDプロセスをまた使用して、バッファ層144の頂部面においてエピタキシャル成長される。余分なIII-V族材料は、CMPによって除去されることができる。従って、III-V頂部フィン領域146は、各トレンチ24内に形成され、そして、誘電体層22の頂部面まで延在する。InP層上にエピタキシャル成長したGaAs層は、一軸性引張歪み下にあり、それによって電子移動度が高められ、並びにnFETデバイスを形成する際に使用されることができる。図16において概略的に示されている例示的な構造160は、基体層21から垂直に延在する平行な半導体フィン構造を備えている。各フィン構造は、底部シリコンゲルマニウムベース領域26'と、該ベース領域26'上にエピタキシャル形成された圧縮歪みゲルマニウム又はシリコンゲルマニウムのフィン領域142と、ゲルマニウムフィン領域142のファセット頂部面142A上のエピタキシャルIII-Vバッファ層と、該バッファ層上にエピタキシャル成長した化合物半導体（例えば、III-V）フィン領域146とを備えている。
【0051】
フィン領域146を形成する際に使用されうる化合物半導体は、III-V、II-VI化合物半導体又は他の類似の半導体を包含する。III-V族化合物半導体は、式AlX1GaX2InX3AsY1PY2NY3SbY4によって定義される組成を有していてもよく、ここで、X1、X2、X3、Y1、Y2、Y3、及びY4は相対比率を表し、各々はゼロよりも大きく、並びにX1＋X2＋X3＋Y1＋Y2＋Y3＋Y4＝1（1が相対モル量合計である）である。II-VI族化合物半導体は組成ZnA1CdA2SeB1TeB2であってもよく、ここで、A1、A2、B1、及びB2が各々ゼロ以上の相対的比率であり、並びにA1＋A2＋B1＋B2＝1（1は総モル量である）である。
【0052】
構造160は、図5A及び図5Bにおいて図示されている構造体70を得ることに続いて、上述されたものと同様の処理工程に付される。言い換えれば、ハードマスクが多層フィン構造上に形成され、アンカー領域が反対のフィン構造端部分に形成され、並びに半導体フィン領域間のバッファ層144が誘電体層148によって置換されて、それらの間に電気的分離が提供される。誘電体層22は、ゲルマニウムフィン領域142及びIII-Vフィン領域146を曝露させる為に十分に凹部が作られ、そして、該ハードマスクが除去される。従って、図17において断面で図示されている平行フィン構造175を備えている、概略的に図示されたようなモノリシック構造170が、それに応じて得られうる。ゲルマニウムフィン領域142及びIII-V族フィン領域146の一部が、高められたキャリア移動度を有するチャネル領域として動作可能であるように、垂直に積み重ねられたpFET及びnFETがモノリシック構造体170上に形成される。
【0053】
本明細書は、反対方向に歪んだチャネル領域を有するpFET及びnFETであって、垂直方向に積み重ねられ、電気的に絶縁された該pFET及びnFETを包含する例示的な構造を製造する際に用いられる例示的な処理工程／段階を開示する。全体的な製造方法及びそれによって形成される構造は全く新規であるが、該方法を実施する為に必要な或る個々の処理段階は、慣用的な半導体製造技術及び慣用的な半導体製造用工具を利用しうる。これらの技術及び工具は、本明細書における教示を考慮すれば、関連技術における当業者にとって熟知されていることであろう。その上、半導体デバイスを製造する為に使用される処理工程及び工具の１以上はまた、例えば、本明細書に参照によって取り込まれるJames D．Plummer et al.，Silicon VLSI Technology：Fundamentals，Practice，and Modeling 1st Edition，Prentice Hall，2001を含む、多数の容易に入手可能な出版物にも記載されている。幾つかの個々の処理工程が本明細書において記載されているが、それらの工程は単に例示であり、当業者は、適用可能であろう幾つかの等しく適切な代替手段を熟知している可能性があることが強調される。
【0054】
ここまでの議論を踏まえると、フィン付きモノリシック半導体構造を製造する例示的な方法は、誘電体層22内に平行なトレンチ24を形成し、そして半導体基体層21下に延在させることを含む。底部半導体ベース領域26'が、複数のトレンチの各々内に形成され、そして、半導体基体層21に隣接する。欠陥28が、アスペクト比トラッピングによって該底部半導体ベース領域内にトラッピングされる。第１の半導体フィン領域（34又は142）が底部半導体ベース領域26'上の各トレンチ24内に形成され、ここで、該第１の半導体フィン領域は第１の一軸性歪みの種類を有する。頂部半導体ベース領域（例えば、ベース領域26''又はバッファ層144）が、各トレンチ24内に形成される。第２の半導体フィン領域（36B又は148）は、該頂部半導体ベース領域上の各トレンチ内に形成され、並びに第２の一軸性歪みの種類を有する。該第１の一軸性歪みの種類は、引張歪み及び圧縮歪みのうちの１つを含み、並びに第２の一軸性歪みの種類は、第１の歪みの種類とは異なる。該方法は、例えば、頂部半導体ベース領域を誘電体層で置換することによって、第１の半導体フィン領域と第２の半導体フィン領域とを電気的に絶縁することを更に含んでいてもよい。
【0055】
本発明の更なる観点に従うと、フィンスタック内に引張歪み半導体フィン部分及び圧縮歪み半導体フィン部分を備えている、フィン付きのモノリシック半導体構造が提供される。該モノリシック半導体構造は、基体層21、及び該基体層に対して垂直方向に延在するフィン構造を備えている。該フィン構造は、垂直方向に重ねられた複数の層を備えており、該複数の重ねられた層は、第１の一軸性歪みの種類を有する底部半導体フィン領域（34、142）、第２の一軸性歪みの種類を有する頂部半導体フィン領域（36B又は146）、及び該底部半導体フィン領域と該頂部半導体フィン領域との間にあり、且つ該頂部半導体フィン領域に対して該底部半導体フィン領域を電気的に絶縁する誘電体層（76又は148）を備えている。該第１の一軸性歪みの種類は、引張歪み及び圧縮歪みのうちの１つを含み、並びに該第２の一軸性歪みの種類は、該第１の一軸性歪みの種類と異なる。該フィン構造は、該底部半導体フィン領域に隣接する緩和された上部を備えている底部半導体ベース領域26'を備えている。幾つかの実施態様において、該底部半導体フィン領域及び該底部半導体ベース領域が、該底部半導体フィン領域とは異なるゲルマニウム濃度を有する。幾つかの実施態様において、シリコン層36Aは、該底部半導体フィン領域と該誘電体層との間に位置している。
【0056】
n型FinFET及びp型FinFETを備えている半導体デバイスが本発明の更なる実施態様に従って提供される。フィン型構成を有する多層スタックは、半導体基体層に対して垂直に延在し、並びに引張歪みチャネル領域を備えているn型FinFET、圧縮歪みチャネル領域を備えているp型FinFET、及び該n型FinFETと該p型FinFETとの間に垂直にあり、且つ該n型FinFETを該p型FinFETから電気的に絶縁する誘電体層を備えている。図12A、図12B及び図12Cは、n型FinFETがp型FinFETの上に積層されている例示的な構造120であり、両方とも高められたキャリア移動度を有する。
【0057】
そのような半導体デバイスにおいて使用される例示的な多層スタックは、第１の一軸性歪みの種類を有する底部半導体フィン領域を備えており、ここで、該第１の一軸性歪みの種類は、引張歪み及び圧縮歪みのうちの１つを含む。該スタックの頂部半導体フィン領域は、第２の一軸性歪みの種類を有する。該誘電体層は、該底部半導体フィン領域と該頂部半導体フィン領域との間にあり、並びにこれらのフィン領域の電気的分離を提供する。該底部半導体ベース領域26'は、底部半導体フィン領域に隣接する緩和された上部を備えている。n型FinFETの引張歪みチャネル領域は、これらの半導体フィン領域のうちの１方の一部を備えている。p型FinFETの圧縮歪みチャネル領域は、該底部半導体フィン領域及び頂部半導体フィン領域のうちの他方の一部を備えている。
【0058】
添付の図面において示されている様々な層若しくは領域又はそれらの組み合わせは、縮尺通りに描かれていない場合があることを理解されたい。その上、そのような集積回路デバイスにおいて一般的に使用される種類の１以上の半導体層又は他の層は、説明を容易にする為に所定の図に明示的に示されていない場合がある。これにより、明示的に示されていない１以上の半導体層又は１以上の他の層が、実際の集積回路デバイスにおいて省略されていることを意味するものでない。
【0059】
上述された技術のうちの少なくとも一部は、集積回路内に実装されうる。集積回路を形成する際に、同一のダイが典型的には、半導体ウェハの表面上に繰り返しパターンで作製される。各ダイは、本明細書において説明されているデバイスを備えており、並びに他の構造若しくは回路又はそれらの組み合わせを備えていてもよい。夫々のダイは、ウェハから切断され又はダイシングされ、次に、集積回路としてパッケージングされる。当業者は、ウェハをダイシングし、そして、ダイをパッケージングして集積回路を製造する方法を知っている。
【0060】
当業者は、上述された例示的な構造が、ベアダイとして、生の形態（すなわち、パッケージ化されていない複数のチップを有する単一のウェハ）で、パッケージ化された形態で、又は１以上の例示的な実施態様に従って形成されたフィン付きの構造から利益を得る中間製品若しくは最終製品の部品として組み込まれるように配布されることができることを理解するであろう。
【0061】
本明細書において記載された実施態様の図は、様々な実施態様の一般的な理解を提供することを意図しており、それらは、本明細書において記載された回路及び技術を利用しうる装置及びシステムの全ての要素及び特徴の完全な説明として役立つことを意図していない。他の多くの実施態様は、本明細書における教示を受けて当業者に明らかになるであろう。他の実施態様は、本開示の範囲から逸脱すること無しに、構造的及び論理的置換及び変更を行うことができるように、そこから利用及び派生される。幾つかの代替的な実施態様において、例示的な方法の工程の幾つかは該図面に記された順序から外れて生じうることがまた留意されるべきである。例えば、連続して示された2つの工程は、実際には、実質的に同時に実行されてもよく、又は或る工程は、関係する機能に応じて、時には逆の順序で実行されてもよい。図面はまた、単に表現的なものであり、縮尺通りに描かれてはいない。従って、本明細書及び図面は、制限的な意味においてでなく、例示的な意味においてみなされるべきである。
【0062】
本明細書において、実施態様は、単に便宜上、個別的若しくは集合的又はそれらの組み合わせで、語「実施態様」によって参照され、複数の実施態様が実際に示されている場合、本願の範囲を任意の単一の実施態様又は発明概念に限定することを意図していない。従って、特定の実施態様が本明細書に図示され且つ説明されてきたが、同じ目的を達成する配置が、図示された特定の１以上の実施態様に置き換えられることが理解されるべきである。すなわち、この開示は、種々の実施態様の任意の及び全ての適応又は変形をカバーすることを意図している。上記の実施態様の組み合わせ、及び本明細書に特に記載されていない他の実施態様は、本明細書の教示が与えられれば当業者には明らかになるであろう。
【0063】
本明細書において使用されている語は、特定の実施態様を説明する目的のみのものであり、本発明を限定することを意図するものでない。本明細書において使用される場合、単数形「１つ」（a）、「１つ」（an）及び「該」（the）は、文脈が明らかにそうでないことを示していない限り、複数形をまた含むように意図されている。本明細書において使用される場合、語「含む」（comprises）若しくは「含んでいる」（comprising）又はそれらの組み合わせは、述べられた特徴、工程、操作、要素、若しくはコンポーネント又はそれらの組み合わせの存在を規定するが、１以上の他の特徴、工程、操作、要素、コンポーネント、若しくはそれらの群の存在或いは追加、又はそれらの組み合わせを排除しないことが更に理解されるであろう。「の上」「の下」のような語は、相対的な高さとは対照的に、要素又は構造の互いに対する相対的な位置関係を示す為に使用される。
【0064】
以下の請求項における任意の手段又は工程プラス機能要素の対応する構造、材料、行為、及び等価物は、具体的に請求された他の請求項要素との組み合わせで機能を実行する為の任意の構造、材料、又は行為を包含することを意図している。様々な実施態様の説明は、例示及び説明の為に提示されたが、網羅的であること、又は開示された形態に限定されることを意図していない。多くの修正及び変形が、その範囲及び精神から逸脱することなく、当業者には明らかであろう。実施態様は、原理及び実際の応用を最もよく説明する為に、並びに、当業者が、企図される特定の用途に適するように様々な修正を加えられた様々な実施態様を理解することができるように、選択され且つ記載された。
【0065】
本明細書において提供される教示を考慮すれば、当業者は、本技術及び開示された実施態様の他の実装及び応用を企図することができるであろう。例示的な実施態様が添付の図面を参照して本明細書において記載されたが、例示的な実施態様はそれらの正確な実施態様に限定されず、添付された特許請求の範囲から逸脱すること無しに、当業者によって様々な他の変更及び修正がそこになされることが理解されるであろう。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図13】
【図14】
【図15】
【図16】
【図17】
