特許 7686549 半導体回路及び電源装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-05-23

(45)【発行日】2025-06-02

(54)【発明の名称】半導体回路及び電源装置

(51)【国際特許分類】

   G05F 1/56 20060101AFI20250526BHJP

【ＦＩ】

G05F1/56 310H

【請求項の数】 9

(21)【出願番号】P 2021205446

(22)【出願日】2021-12-17

(65)【公開番号】P2023090478

(43)【公開日】2023-06-29

【審査請求日】2024-09-09

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100103263

【弁理士】

【氏名又は名称】川崎 康

(72)【発明者】

【氏名】山本 崇也

【審査官】安池 一貴

(56)【参考文献】

【文献】中国特許出願公開第１１３６７２０１６（ＣＮ，Ａ）

【文献】特許第５０９２００９（ＪＰ，Ｂ２）

【文献】特開２００５－３１６７９９（ＪＰ，Ａ）

【文献】米国特許第１１０３６２４７（ＵＳ，Ｂ２）

【文献】特開２００５－３２２１０５（ＪＰ，Ａ）

【文献】特開２００５－０８４８６９（ＪＰ，Ａ）

【文献】特許第４８３８７６０（ＪＰ，Ｂ２）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

入力電圧が入力される第１ノードと出力電圧が出力される第２ノードとの間に接続される第１トランジスタと、
前記第１ノードと第１電圧に設定される第３ノードとの間にカスコード接続される複数の第２トランジスタを有するカスコード接続回路と、
前記第２ノードと、前記複数の第２トランジスタのうちの１の第２トランジスタの第４ノードとの間に接続される第１キャパシタと、
前記第１ノードと第４ノードとの間に接続される第２キャパシタと、を備え、
前記１の第２トランジスタの第５ノードは、前記第１トランジスタのゲートに接続される、半導体回路。

【請求項2】

前記第１トランジスタのゲート電圧は、前記第２ノードの出力電圧に相関する電圧と前記入力電圧より低く前記第１電圧より高い第２電圧との電位差に応じて制御される、請求項１に記載の半導体回路。

【請求項3】

前記カスコード接続回路のうちの前記１の第２トランジスタよりも前記第１ノード側に接続される他の前記第２トランジスタのゲートには、前記第２ノードの出力電圧に相関する電圧と前記第２電圧との電位差に応じた電圧が供給される、請求項２に記載の半導体回路。

【請求項4】

前記カスコード接続回路を含む差動増幅回路と、
前記第２ノードと前記第３ノードとの間に接続され、前記出力電圧を分圧した分圧電圧を生成する分圧回路と、を備え、
前記差動増幅回路は、前記分圧電圧と前記第２電圧との電位差に応じた電圧を出力し、
前記第１トランジスタのゲート電圧は、前記差動増幅回路の出力電圧に応じて制御される、請求項２に記載の半導体回路。

【請求項5】

前記差動増幅回路は、前記分圧電圧と前記第２電圧との電位差に応じた電圧を、他の前記第２トランジスタのゲートに供給する、請求項４に記載の半導体回路。

【請求項6】

前記差動増幅回路は、
第３トランジスタを有する電流源と、
ゲート同士が互いに接続される２つの第４トランジスタを有するカレントミラー回路と、
一方の前記第４トランジスタと前記第３トランジスタとの間にカスコード接続される複数の第５トランジスタを有する第１カスコード接続部と、
他方の前記第４トランジスタと前記第３トランジスタとの間にカスコード接続される複数の第６トランジスタを有する第２カスコード接続部と、を有し、
前記カスコード接続回路は、前記第１カスコード接続部と前記カレントミラー回路の一部とを含む、請求項４に記載の半導体回路。

【請求項7】

前記カスコード接続回路の前記複数の第２トランジスタは、第１導電型のトランジスタと第２導電型のトランジスタとを含む、請求項１乃至６のいずれか一項に記載の半導体回路。

【請求項8】

前記複数の第２トランジスタのうち、前記第１導電型のトランジスタのドレインと前記第２導電型のトランジスタのドレインとが接続されるノードは、前記第１トランジスタのゲートに接続される、請求項７に記載の半導体回路。

【請求項9】

入力電圧が入力される第１ノードと、
出力電圧が出力される第２ノードと、
第１電圧に設定される第３ノードと、
前記第１ノードと前記第２ノードとの間に接続される第１トランジスタと、
前記第１ノードと前記第３ノードとの間にカスコード接続される複数の第２トランジスタを有するカスコード接続回路と、
前記第２ノードと、前記複数の第２トランジスタのうちの１の第２トランジスタの第４ノードとの間に接続される第１キャパシタと、
前記第１ノードと前記第４ノードとの間に接続される第２キャパシタと、を備え、
前記１の第２トランジスタの第５ノードは、前記第１トランジスタのゲートに接続される、電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の第１の実施形態は、半導体回路及び電源装置に関する。

【背景技術】

【0002】

入力電圧や負荷電流が変動しても、出力電圧の変動を抑制できるＬＤＯ（Low Drop Out）レギュレータが知られている。ＬＤＯレギュレータの特性として、電源除去（ＰＳＲ：Power Supply Rejection）特性がある。ＰＳＲ特性とは、入力電圧に対する出力電圧のＡＣゲイン特性のことであるＰＳＲはできるだけ小さい方が望ましい。

【0003】

ＬＤＯレギュレータの最終段に設けられるパストランジスタのゲートには寄生容量が付加されるため、ＰＳＲ特性が劣化するおそれがある。ＰＳＲ特性が劣化する周波数帯域で、入力電圧に対するパストランジスタのゲート信号のＡＣゲインにピークを持たせることで、ＰＳＲ特性を改善できる。しかし、パストランジスタの電源コンダクタンスが負側にシフトし、ＬＤＯレギュレータの出力信号が発振するおそれがある。

【先行技術文献】

【特許文献】

【0004】

【文献】特許４８３８７６０号公報

【文献】特許５０９２００９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

そこで、本発明の実施形態では、ＰＳＲ特性を改善することができる半導体回路及び電源装置を提供するものである。

【課題を解決するための手段】

【0006】

上記の課題を解決するために、本発明の第１の実施形態によれば、入力電圧が入力される第１ノードと出力電圧が出力される第２ノードとの間に接続される第１トランジスタと、
前記第１ノードと第１電圧に設定される第３ノードとの間にカスコード接続される複数の第２トランジスタを有するカスコード接続回路と、
前記第２ノードと、前記複数の第２トランジスタのうちの１の第２トランジスタの第４ノードとの間に接続される第１キャパシタと、
前記第１ノードと第４ノードとの間に接続される第２キャパシタと、を備え、
前記１の第２トランジスタの第５ノードは、前記第１トランジスタのゲートに接続される、半導体回路が提供される。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態に係る電源装置の回路図。

【図2】ＡＣパスを持たない一比較例に係る電源装置の回路図。

【図3】図２の電源装置のＰＳＲ特性を示す図。

【図4】図１の電源装置のＰＳＲ特性を示す図。

【図5】第２の実施形態に係る電源装置の回路図。

【発明を実施するための形態】

【0008】

以下、図面を参照して、半導体回路及び電源装置の実施形態について説明する。以下では、半導体回路及び電源装置の主要な構成部分を中心に説明するが、半導体回路及び電源装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

【0009】

（第１の実施形態）
図１は第１の実施形態に係る電源装置１の回路図である。図１の電源装置１は、半導体基板上に形成される半導体回路１０として実現可能である。この半導体回路１０は、同一の半導体基板上に形成される他の半導体回路とともにパッケージングされて半導体装置とすることも可能である。

【0010】

電源装置１は、第１トランジスタＱ１と、カスコード接続回路２と、第１キャパシタＣ１と、第２キャパシタＣ２と、第１ノードｎ１と、第２ノードｎ２と、第３ノードｎ３とを備えている。電源装置１は、ＬＤＯレギュレータとも呼ばれ、入力電圧ＶＣＣＨに近い電圧レベルの出力電圧Ｖoutを出力することができる。第２ノードｎ２には、負荷回路３が接続可能に構成される。

【0011】

第１ノードｎ１には、入力電圧ＶＣＣＨが入力される。入力電圧ＶＣＣＨは、例えば電源装置１の電源電圧である。以下では、第１ノードｎ１を入力電圧ノードｎ１と呼ぶことがある。第２ノードｎ２は、電源装置１の出力電圧Ｖoutを出力する。以下では、第２ノードｎ２を出力電圧ノードｎ２と呼ぶことがある。

【0012】

第３ノードｎ３には、基準電圧が入力される。基準電圧は、電源装置１が動作する際の基準電位に対応し、例えば接地電圧（０Ｖ）である。以下では、第３ノードｎ３を接地電圧ノードｎ３と呼ぶことがある。

【0013】

入力電圧ＶＣＣＨ、出力電圧Ｖout、及び基準電圧の電圧レベルは任意である。本実施形態に係る電源装置１は、入力電圧ＶＣＣＨが変動しても、あるいは負荷回路３に流れる負荷電流が変動しても、出力電圧Ｖoutの変動を抑制でき、かつ出力電圧Ｖoutの発振を防止できる。

【0014】

第１トランジスタＱ１は、入力電圧ノードｎ１と出力電圧ノードｎ２との間に接続されている。以下では、第１トランジスタＱ１をパストランジスタＱ１と呼ぶことがある。パストランジスタＱ１はＰＭＯＳトランジスタである。パストランジスタＱ１のソースは入力電圧ノードｎ１に接続され、ドレインは出力電圧ノードｎ２に接続されている。パストランジスタＱ１のゲート電圧は、例えば、電源装置１の出力電圧Ｖoutに相関する電圧と制御電圧Ｖctlとの電位差に応じて制御される。出力電圧Ｖoutに相関する電圧とは、例えば、出力電圧Ｖoutの分圧電圧である。

【0015】

カスコード接続回路２は、入力電圧ノードｎ１と接地電圧ノードｎ３との間にカスコード接続される複数の第２トランジスタＱ２を有する。複数の第２トランジスタＱ２は、第１導電型のトランジスタと第２導電型のトランジスタを含んでいてもよい。図１の例では、カスコード接続回路２は、入力電圧ノードｎ１と接地電圧ノードｎ３の間に順にカスコード接続されたＰＭＯＳトランジスタＱ２ａ、ＮＭＯＳトランジスタＱ２ｂ、及びＮＭＯＳトランジスタＱ２ｃを有する。本明細書では、カスコード接続回路２内のトランジスタＱ２ａ、Ｑ２ｂ、Ｑ２ｃを総称して第２トランジスタＱ２と呼ぶことがある。

【0016】

なお、カスコード接続回路２内の第２トランジスタＱ２の接続段数は任意である。図１のカスコード接続回路２は、１個のＰＭＯＳトランジスタＱ２ａと２個のＮＭＯＳトランジスタＱ２ｂ、Ｑ２ｃを有するが、２個以上のＰＭＯＳトランジスタＱ２と、３個以上のＮＭＯＳトランジスタＱ２を有していてもよい。

【0017】

カスコード接続回路２内のＰＭＯＳトランジスタＱ２ａのソースは入力電圧ノードｎ１に接続され、ドレインはＮＭＯＳトランジスタＱ２ｂのドレインに接続されるとともに、パストランジスタＱ１のゲートに接続されている。ＮＭＯＳトランジスタＱ２ｂのソースはＮＭＯＳトランジスタＱ２ｃのドレインに接続されている。ＮＭＯＳトランジスタＱ２ｃのソースは接地ノードに接続されている。

【0018】

このように、カスコード接続回路２内の互いに異なる導電型のトランジスタＱ２ａ、Ｑ２ｂのドレイン同士がパストランジスタＱ１のゲートに接続されている。

【0019】

第１キャパシタＣ１は、出力電圧ノードｎ２と、複数の第２トランジスタＱ２のうちの１つの第２トランジスタＱ２（Ｑ２ｂ）の第４ノードｎ４との間に接続されている。より具体的には、図１の例では、第１キャパシタＣ１は、出力電圧ノードｎ２とＮＭＯＳトランジスタＱ２ｂのソースとの間に接続されており、第４ノードｎ４はトランジスタＱ２ｂのソースである。第１キャパシタＣ１の一端は出力電圧ノードｎ２に接続され、他端はトランジスタＱ２ｂのソースとトランジスタＱ２ｃのドレインとの接続ノードに接続されている。すなわち、第４ノードｎ４は、第１キャパシタＣ１の他端が接続されるノードでもある。

【0020】

第１キャパシタＣ１は、ミラー補償容量と呼ばれる。第１キャパシタＣ１を設けることで、パストランジスタＱ１のゲートに、第１キャパシタＣ１の容量をゲイン倍した容量を付加する効果が得られる。これにより、実質的に電源装置１の周波数特性を悪化させて、発振を防止する効果が得られる。ただし、後述するように、第１キャパシタＣ１だけでは、発振を防止できないこともあり、本実施形態に係る電源装置１では、第１キャパシタＣ１以外の発振防止の対策を施している。

【0021】

なお、ゲイン倍とは、ソース接地アンプＱ１のゲイン倍のことである。以下では、第１キャパシタＣ１をミラー補償容量Ｃ１と呼ぶことがある。

【0022】

第２キャパシタＣ２は、上述した１つの第２トランジスタＱ２（Ｑ２ｂ）の第４ノードｎ４と入力電圧ノードｎ１との間に接続されている。より具体的には、図１の例では、第２キャパシタＣ２は、ＮＭＯＳトランジスタＱ２ｂのソースと入力電圧ノードｎ１との間に接続されている。第２トランジスタＱ２（Ｑ２ｂ）の第５ノードｎ５は、第１トランジスタＱ１のゲートに接続されている。第５ノードｎ５はトランジスタＱ２ｂのドレインである。

【0023】

第２キャパシタＣ２の両端を繋ぐ経路はＡＣパスと呼ばれる。このようなＡＣパスを設けることで、後述するように、パストランジスタＱ１の電源コンダクタンスが負側にシフトせずにPSR特性を改善することができ、電源装置１の出力電圧Ｖoutの発振を防止できる。以下では、第２キャパシタＣ２をＡＣパス容量Ｃ２と呼ぶことがある。

【0024】

本実施形態に係る電源装置１では、パストランジスタＱ１の電源コンダクタンスが負側にシフトしないように、ＡＣパス容量Ｃ２を設定する。これにより、後述するように、電源装置１の出力電圧Ｖoutの発振が防止される。

【0025】

上述した１つの第２トランジスタＱ２（Ｑ２ｂ）の第２出力ノードは、パストランジスタＱ１のゲートに接続されている。より具体的には、図１の例では、ＮＭＯＳトランジスタＱ２ｂのドレインはパストランジスタＱ１のゲートに接続されており、第２出力ノードはトランジスタＱ２ｂのドレインである。

【0026】

このように、カスコード接続回路２内の複数の第２トランジスタＱ２のうち、パストランジスタＱ１のゲートに接続されるドレインを有する第２トランジスタＱ２（Ｑ２ｂ）のソースに、ミラー補償容量Ｃ１の他端が接続されている。

【0027】

この他に、図１の電源装置１は、分圧回路４と差動増幅回路５を備えている。分圧回路４は、出力電圧ノードｎ２と接地電圧ノードｎ３の間に接続され、電源装置１の出力電圧Ｖoutを分圧した分圧電圧を生成する。分圧回路４は、２つの抵抗Ｒ１、Ｒ２の抵抗比に応じた分圧電圧を生成する。なお、分圧回路４は、抵抗以外のインピーダンス素子、例えば複数の縦続ダイオードの段数比に応じた分圧電圧を生成してもよい。このように、分圧回路４の具体的な構成は任意である。

【0028】

差動増幅回路５と第２トランジスタＱ２（Ｑ２ｂ）は、分圧電圧と制御電圧Ｖctlとの電位差に応じた電圧をパストランジスタＱ１のゲートに供給する。制御電圧Ｖctlは、例えば電源装置１の外部から供給される。制御電圧Ｖctlの電圧レベルを制御することで、電源装置１の出力電圧Ｖoutの電圧レベルを制御できる。差動増幅回路５と第２トランジスタＱ２（Ｑ２ｂ）は、分圧電圧が制御電圧Ｖctlに一致するように負帰還制御を行うことから、差動増幅回路５は、エラーアンプとも呼ばれる。

【0029】

電源装置１では、例えば、負荷回路３を流れる負荷電流が減ると、パストランジスタＱ１のドレイン電圧が高くなり、分圧回路４から出力される分圧電圧も高くなる。この結果、差動増幅回路５の出力電圧は低くなり、カスコード接続回路２内のＰＭＯＳトランジスタＱ２ａのソース－ドレイン間電流が増える。よって、ＰＭＯＳトランジスタＱ２ａのソースに接続されたパストランジスタＱ１のゲート電圧が高くなり、パストランジスタＱ１のソース－ドレイン間電流が小さくなって、出力電圧Ｖoutの上昇が抑制される。

【0030】

また、電源装置１では、例えば、入力電圧ＶＣＣＨが低下すると、パストランジスタＱ１はオフする方向に動作し、パストランジスタＱ１のソース－ドレイン間電流は減少する。これにより、出力電圧ノードｎ２から出力される出力電圧Ｖoutが低下する。よって、分圧回路４から出力される分圧電圧も低下し、差動増幅回路５の出力電圧は高くなる。したがって、カスコード接続回路２内のＰＭＯＳトランジスタＱ２ａはオフする方向に動作し、ＰＭＯＳトランジスタＱ２ａのドレイン電圧及びパストランジスタＱ１のゲート電圧は低くなる。よって、パストランジスタＱ１はオンする方向に動作し、パストランジスタＱ１のソース－ドレイン間電流が増大し、出力電圧ノードｎ２から出力される出力電圧Ｖoutが高くなる。

【0031】

以上のような動作により、負荷電流が変動しても、あるいは入力電圧ＶＣＣＨが変動しても、出力電圧ノードｎ２から出力される出力電圧Ｖoutは一定になるように制御される。

【0032】

電源装置１においてパストランジスタＱ１のゲートには、上述したように寄生容量Ｃpが付加されている。この寄生容量Ｃpにより、ＡＣ的な電流のパスができて、電源装置１のＰＳＲ特性が劣化する。より具体的には、寄生容量Ｃpの大きさに応じて、電源装置１のＰＳＲ特性の劣化度合が変化する。ここで、ＰＳＲ特性の劣化とは、例えばＰＳＲの値が高くなることを意味し、ＰＳＲ特性の改善とは、例えばＰＣＲの値を低下させることを意味する。

【0033】

また、寄生容量Ｃpの大きさに応じて、入力電圧ＶＣＣＨに対するパストランジスタＱ１のゲート電圧ＶＧＰ０の比率であるＡＣゲインＶＧＰ０／ＶＣＣＨが変化する。このＡＣゲインＶＧＰ０／ＶＣＣＨにピークを持たせて帯域を広げると、ＰＳＲ特性は改善するが、電源装置１の電源コンダクタンスが低下して負性電源コンダクタンスを持つおそれがある。負性電源コンダクタンスは、入力電圧ノードｎ１の入力電圧ＶＣＣＨおよび出力電圧ノードｎ２の出力電圧Ｖoutが発振する原因になるため、負性電源コンダクタンスを持たないようにする必要がある。

【0034】

そこで、第１の実施形態の電源装置１では、入力電圧ノードｎ１とＮＭＯＳトランジスタＱ２ｂのソースとの間にＡＣパス容量Ｃ２によるＡＣパスを設けて、ＰＳＲ特性を改善しつつ、負性電源コンダクタンスを持たないようにする。

【0035】

図２はＡＣパス容量Ｃ２によるＡＣパスを持たない一比較例に係る電源装置１００の回路図である。一比較例の電源装置１００は、第１の実施形態の電源装置１からＡＣパス容量Ｃ２を省略した回路構成を備えている。

【0036】

図３は一比較例の電源装置１００のＰＳＲ特性を示す図であり、具体的にはＰＳＲの周波数特性を模式的に示したものである。図３の横軸は周波数［Ｈｚ］、縦軸はＰＳＲ［ｄＢ］である。図３には、パストランジスタＱ１のゲートの寄生容量Ｃpを３通りに変化させた場合のＰＳＲ特性を表す３つの曲線Ｗ１～Ｗ３が図示されている。図３は、ＰＳＲ特性のゲート寄生容量Ｃpによる依存性を示している。寄生容量Ｃpの値は、曲線Ｗ１＜曲線Ｗ２＜曲線Ｗ３である。寄生容量Ｃpが大きくなるに従って、図３に示すように、ＰＳＲ特性の曲線は、値が大きい方に変化する。図３の曲線Ｗ１～Ｗ３は、寄生容量Ｃpが大きくなるに従って、ＰＳＲ特性の劣化が大きくなることを示している。上述したようにＰＳＲは、小さいほど望ましい。

【0037】

ＡＣゲインＶＧＰ０／ＶＣＣＨにピークを持たせるとＰＳＲ特性が改善されるが電源コンダクタンスが負側にシフトし、発振の原因となるおそれがある。

【0038】

これに対して、第１の実施形態の電源装置１は、ＡＣパス容量Ｃ２によるＡＣパスを設ける。ＡＣパス容量Ｃ２の容量値は最適化される。これにより、電源コンダクタンスが負側にシフトすることなくＰＳＲ特性を改善することができる。

【0039】

図４は第１の実施形態の電源装置１のＰＳＲ特性を示す図であり、具体的にはＰＳＲの周波数特性を模式的に示したものである。図４の横軸は周波数［Ｈｚ］、縦軸はＰＳＲ［ｄＢ］である。図４には、ＡＣパス容量Ｃ２の容量を３通りに変化させた場合のＰＳＲ特性を表す３つの曲線Ｗ１１～Ｗ１３が図示されている。図４は、ＰＳＲ特性のＡＣパス容量Ｃ２による依存性を示している。ＡＣパス容量Ｃ２の容量値は、曲線Ｗ１１＜曲線Ｗ１２＜曲線Ｗ１３である。図４に示すように、ＡＣパス容量Ｃ２の容量値が大きくなるに従って、ＰＳＲ特性の曲線は、値が小さいほうに変化する。図４の曲線Ｗ１１～Ｗ１３によれば、ＡＣパス容量Ｃ２の容量値が大きくなるに従って、ＰＳＲ特性の劣化が小さくなることがわかる。

【0040】

なお、図４では、ＡＣパス容量Ｃ２の容量値が大きくなるほど、ＰＳＲ特性の劣化が小さくなる例を示しているが、必ずしもＡＣパス容量Ｃ２の容量値を大きくするとＰＳＲ特性の劣化を抑制できるとは限らない。ＰＳＲ特性の値が最小になるＡＣパス容量Ｃ２の容量値が存在し、その容量値よりもＡＣパス容量Ｃ２の容量値を大きくすると、ＰＳＲ特性は劣化する。

【0041】

第１の実施形態の電源装置１では、ＡＣパス容量Ｃ２の適切な容量値を選択すると、ＡＣゲインＶＧＰ０／ＶＣＣＨにピークを持たせずにＰＳＲ特性を改善できる。

【0042】

このように、第１の実施形態の電源装置１では、ミラー補償容量Ｃ１とカスコード接続回路２との接続ノードと、入力電圧ノードｎ１との間にＡＣパス容量Ｃ２を接続し、ＡＣパス容量Ｃ２の容量値を最適化する。このため、パストランジスタＱ１の電源コンダクタンスが負側にシフトしないようにしてＰＳＲ特性を改善することができる。よって、第１の実施形態の電源装置１から出力される出力電圧Ｖoutが発振するおそれがなくＰＳＲ特性の改善が見込める。

【0043】

（第２の実施形態）
図１の電源装置１は、カスコード接続回路２とは別個に差動増幅回路５を有するが、カスコード接続回路２と差動増幅回路５が一体化されたカスコード型差動増幅回路６を設けてもよい。

【0044】

図５は第２の実施形態に係る電源装置１ａの回路図である。図５の電源装置１ａは、半導体基板上に形成される半導体回路１０ａとして実現可能である。電源装置１ａは、パストランジスタＱ１（第１トランジスタＱ１）と、分圧回路４と、カスコード型差動増幅回路６と、第１キャパシタＣ１（ミラー補償容量Ｃ１）と、第２キャパシタＣ２（ＡＣパス容量Ｃ２）とを備えている。

【0045】

図５のカスコード型差動増幅回路６は、電流源として機能するトランジスタＱ３と、カレントミラー回路の一部を構成するトランジスタＱ４ａ、Ｑ４ｂと、カスコード接続されるトランジスタＱ５ａ、Ｑ５ｂ、Ｑ５ｃと、カスコード接続されるトランジスタＱ６ａ、Ｑ６ｂ、Ｑ６ｃとを有する。トランジスタＱ４ａ、Ｑ４ｂ、Ｑ５ａ、Ｑ６ａは例えばＰＭＯＳトランジスタであり、トランジスタＱ３、Ｑ５ｂ、Ｑ５ｃ、Ｑ６ｂ、Ｑ６ｃは例えばＮＭＯＳトランジスタである。

【0046】

トランジスタＱ４ａ、Ｑ４ｂのソースは入力電圧ノードｎ１に接続されている。トランジスタＱ５ａ、Ｑ５ｂ、Ｑ５ｃは、トランジスタＱ４ａのドレインとトランジスタＱ３のドレインとの間にカスコード接続されている。トランジスタＱ６ａ、Ｑ６ｂ、Ｑ６ｃは、トランジスタＱ４ｂのドレインとトランジスタＱ３のドレインとの間にカスコード接続されている。

【0047】

以下では、トランジスタＱ５ａ、Ｑ５ｂ、Ｑ５ｃを第１カスコード接続部７、トランジスタＱ６ａ、Ｑ６ｂ、Ｑ６ｃを第２カスコード接続部８と呼ぶことがある。

【0048】

トランジスタＱ４ａ、Ｑ４ｂのゲート同士は接続されており、トランジスタＱ４ａ、Ｑ４ｂの各ゲートはトランジスタＱ６ａ、Ｑ６ｂのドレインに接続されている。よって、トランジスタＱ４ａ、Ｑ４ｂ、Ｑ５ａ、Ｑ５ｂ、Ｑ５ｃ、Ｑ６ａ、Ｑ６ｂ、Ｑ６ｃはカレントミラー回路を構成している。カレントミラー回路の一部と第１カスコード接続部７は、図１のカスコード接続回路２に対応している。

【0049】

トランジスタＱ６ｃのゲートには、分圧回路４から出力された分圧電圧が供給される。トランジスタＱ５ｃのゲートには制御電圧Ｖctlが供給される。制御電圧Ｖctlの電圧レベルを制御することで、電源装置１ａの出力電圧Ｖoutの電圧レベルを制御できる。

【0050】

ミラー補償容量Ｃ１の一端は電源装置１ａの出力ノード（出力電圧ノードｎ２）に接続され、他端はトランジスタＱ５ｂのソースとトランジスタＱ５ｃのドレインとの接続ノードに接続されている。ミラー補償容量Ｃ１を設けることで、良好なＰＳＲ特性が得られることが知られており、ＬＤＯレギュレータでは汎用的に利用されている。本実施形態では、ミラー補償容量Ｃ１に加えて、ＡＣパス容量Ｃ２を追加したことに特徴がある。

【0051】

ＡＣパス容量Ｃ２は、図１と同様に、入力電圧ノードｎ１とミラー補償容量Ｃ１の他端との間に接続されている。

【0052】

カスコード型差動増幅回路６は、入力電圧ノードｎ１とトランジスタＱ３のドレインとの間に、カスコード接続された４つのトランジスタＱ４ａ、Ｑ５ａ、Ｑ５ｂ、Ｑ５ｃと、カスコード接続された４つのトランジスタＱ４ｂ、Ｑ６ａ、Ｑ６ｂ、Ｑ６ｃとを有するが、カスコード接続されたトランジスタの段数は任意である。

【0053】

第１カスコード接続部７内のパストランジスタＱ１のゲートが接続されるドレインを有するトランジスタＱ５ｂのソースに、ミラー補償容量Ｃ１の他端とＡＣパス容量Ｃ２の他端とが接続されている。トランジスタＱ５ａのドレインとトランジスタＱ５ｂのドレイン（第５ノードｎ５）との接続ノードは、トランジスタＱ１のゲートに接続されている。

【0054】

第２の実施形態の電源装置１ａにおいても、ミラー補償容量Ｃ１の他端と入力電圧ノードｎ１との間にＡＣパス容量Ｃ２を接続することで、ＰＳＲ特性を改善しつつ、パストランジスタＱ１の電源コンダクタンスが負側にシフトすることを防止でき、電源装置１ａの出力電圧Ｖoutが発振するおそれがなくなる。第２の実施形態の電源装置１ａによれば、カスコード型差動増幅回路６にミラー補償容量Ｃ１を設けてＰＳＲ特性を改善することに加えて、ＡＣパス容量Ｃ２を設けることで、ＰＳＲ特性をさらに改善でき、アクティブな素子を追加する必要がなくなる。

【0055】

第１及び第２の実施形態に係る半導体回路１０、１０ａ及び電源装置１、１ａは、例えば、種々の半導体チップの電源回路として使用することができる。半導体チップ内の種々の回路を、第１又は第２の実施形態に係る半導体回路１０、１０ａから出力された出力電圧Ｖoutで駆動することができる。半導体チップの動作状態により、負荷回路３を流れる負荷電流が変動する。また、環境条件等により、半導体回路１０、１０ａの入力電圧ＶＣＣＨ（例えば、電源電圧）の電圧レベルが変動する。このような負荷電流や入力電圧ＶＣＣＨの変動が生じても、半導体回路１０、１０ａ内にＡＣパス容量Ｃ２を設けて、その容量値を最適化することで、ＰＳＲ特性を改善しつつ、出力電圧Ｖoutの発振を防止できる。

【0056】

本発明の実施形態は、下記のようにまとめることができる。
［付記１］
入力電圧が入力される第１ノードと出力電圧が出力される第２ノードとの間に接続される第１トランジスタと、
前記第１ノードと第１電圧に設定される第３ノードとの間にカスコード接続される複数の第２トランジスタを有するカスコード接続回路と、
前記第２ノードと、前記複数の第２トランジスタのうちの１の第２トランジスタの第４ノードとの間に接続される第１キャパシタと、
前記第１ノードと第４ノードとの間に接続される第２キャパシタと、を備え、
前記１の第２トランジスタの第５ノードは、前記第１トランジスタのゲートに接続される、半導体回路。
［付記２］
前記第１トランジスタの電源コンダクタンスが負側にシフトしないように、前記第２キャパシタの容量値が設定される、付記１に記載の半導体回路。
［付記３］
前記第１トランジスタのゲート電圧は、前記第２ノードの出力電圧に相関する電圧と前記入力電圧より低く前記第１電圧より高い第２電圧との電位差に応じて制御される、付記１又は２に記載の半導体回路。
［付記４］
前記カスコード接続回路のうちの前記１の第２トランジスタよりも前記第１ノード側に接続される他の第２トランジスタのゲートには、前記第２ノードの出力電圧に相関する電圧と前記第２電圧との電位差に応じた電圧が供給される、付記３に記載の半導体回路。
［付記５］
前記カスコード接続回路を含む差動増幅回路と、
前記第２ノードと前記第３ノードとの間に接続され、前記出力電圧を分圧した分圧電圧を生成する分圧回路と、を備え、
前記差動増幅回路は、前記分圧電圧と前記第２電圧との電位差に応じた電圧を出力し、
前記第１トランジスタのゲート電圧は、前記差動増幅回路の出力電圧に応じて制御される、付記３に記載の半導体回路。
［付記６］
前記差動増幅回路は、前記分圧電圧と前記第２電圧との電位差に応じた電圧を、前記他の第２トランジスタのゲートに供給する、付記５に記載の半導体回路。
［付記７］
前記差動増幅回路は、
第３トランジスタを有する電流源と、
ゲート同士が互いに接続される２つの第４トランジスタを有するカレントミラー回路と、
一方の前記第４トランジスタと前記第３トランジスタとの間にカスコード接続される複数の第５トランジスタを有する第１カスコード接続部と、
他方の前記第４トランジスタと前記第３トランジスタとの間にカスコード接続される複数の第６トランジスタを有する第２カスコード接続部と、を有し、
前記カスコード接続回路は、前記第１カスコード接続部と前記カレントミラー回路の一部とを含む、付記５に記載の半導体回路。
［付記８］
前記カスコード接続回路の前記複数の第２トランジスタは、第１導電型のトランジスタと第２導電型のトランジスタとを含む、付記１乃至７のいずれか一項に記載の半導体回路。
［付記９］
前記複数の第２トランジスタのうち、前記第１導電型のトランジスタのドレインと前記第２導電型のトランジスタのドレインとが接続されるノードは、前記第１トランジスタのゲートに接続される、付記８に記載の半導体回路。
［付記１０］
入力電圧が入力される第１ノードと、
出力電圧が出力される第２ノードと、
第１電圧に設定される第３ノードと、
前記第１ノードと前記第２ノードとの間に接続される第１トランジスタと、
前記第１ノードと前記第３ノードとの間にカスコード接続される複数の第２トランジスタを有するカスコード接続回路と、
前記第２ノードと、前記複数の第２トランジスタのうちの１の第２トランジスタの第４ノードとの間に接続される第１キャパシタと、
前記第４ノードと前記第１ノードとの間に接続される第２キャパシタと、を備え、
前記１の第２トランジスタの第５ノードは、前記第１トランジスタのゲートに接続される、電源装置。

【0057】

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

【符号の説明】

【0058】

１、１ａ 電源装置、２ カスコード接続回路、３ 負荷回路、４ 分圧回路、５ 差動増幅回路、６ カスコード型差動増幅回路、７ 第１カスコード接続部、８ 第２カスコード接続部、１０、１０ａ 半導体回路、１００ 電源装置

【図1】

【図2】

【図3】

【図4】

【図5】