特許 7692776 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-06-06

(45)【発行日】2025-06-16

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G06G 7/60 20060101AFI20250609BHJP

   G06F 7/50 20060101ALI20250609BHJP

   G06F 7/523 20060101ALI20250609BHJP

   G06N 3/063 20230101ALI20250609BHJP

【ＦＩ】

G06G7/60

G06F7/50

G06F7/523

G06N3/063

【請求項の数】 5

(21)【出願番号】P 2021153848

(22)【出願日】2021-09-22

(65)【公開番号】P2022051726

(43)【公開日】2022-04-01

【審査請求日】2024-09-18

(31)【優先権主張番号】P 2020158034

(32)【優先日】2020-09-22

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2021016799

(32)【優先日】2021-02-04

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】大下 智

(72)【発明者】

【氏名】黒川 義元

(72)【発明者】

【氏名】郷戸 宏充

(72)【発明者】

【氏名】津田 一樹

(72)【発明者】

【氏名】力丸 英史

【審査官】木村 雅也

(56)【参考文献】

【文献】特開２０１９－０４７０４６（ＪＰ，Ａ）

【文献】特表２０２１－５００６４６（ＪＰ，Ａ）

【文献】特開２００４－１５７７５６（ＪＰ，Ａ）

【文献】特開２０１６－０６３３７４（ＪＰ，Ａ）

【文献】特開２０１９－２１２７９３（ＪＰ，Ａ）

【文献】特開２００９－１６４７１０（ＪＰ，Ａ）

【文献】国際公開第２０１５／００１６９７（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｇ ７／６０

Ｇ０６Ｆ ７／５２３

Ｇ０６Ｆ ７／５０

Ｇ０６Ｎ ３／０６３

(57)【特許請求の範囲】

【請求項1】

デジタル・アナログ変換回路を有する半導体装置であって、
前記デジタル・アナログ変換回路は、可変抵抗素子として機能する強誘電体素子を有し、
前記デジタル・アナログ変換回路は、アナログの電流信号を出力する機能を有し、
前記アナログの電流信号によって設定される重み値と、入力値と、の積和演算を行う機能を有する、
半導体装置。

【請求項2】

請求項１において、
前記デジタル・アナログ変換回路は、複数の回路と、カレントミラー回路と、を有し、
前記複数の回路のそれぞれは、スイッチと、第１の端子が前記スイッチの第１の端子と電気的に接続される前記可変抵抗素子と、を有し、
前記複数の回路のそれぞれが有する前記スイッチの第２の端子は、第１の電源電位が与えられる第１の配線と電気的に接続され、
前記複数の回路のそれぞれが有する前記可変抵抗素子の第２の端子は、前記カレントミラー回路の入力端子と電気的に接続され、
前記カレントミラー回路は、前記アナログの電流信号を出力する機能を有する、
半導体装置。

【請求項3】

請求項２において、
前記複数の回路のそれぞれが有する前記スイッチは、前記デジタル・アナログ変換回路に入力されるデジタル信号の各ビットに一対一で対応しており、
前記複数の回路のそれぞれが有する前記スイッチは、対応するビットの値に応じて導通状態が制御され、
前記複数の回路のそれぞれが有する前記スイッチは、導通状態のときに流れる電流値が前記ビットに応じて重みづけされている、
半導体装置。

【請求項4】

請求項１乃至請求項３のいずれか一において、
前記強誘電体素子は、強誘電体トンネル接合を有する、
半導体装置。

【請求項5】

請求項１乃至請求項４のいずれか一において、
前記強誘電体素子は、強誘電性を有する材料としてハフニウム及びジルコニウムのいずれか一方、又は双方を含む酸化物を有する、
半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一態様は、半導体装置に関する。また、本明細書等で開示する発明の技術分野は、物、駆動方法、または、製造方法に関するものである。

【0002】

より具体的には、本明細書で開示する本発明の一態様の技術分野として、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、またはそれらの検査方法を一例として挙げることができる。

【背景技術】

【0003】

現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」、又は「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。

【0004】

「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。人工ニューラルネットワークを用いることで、人間並み、もしくは、人間を超える精度での推論も可能である。ニューラルネットワークでは、ニューロン出力の重み付け和の演算、すなわち、積和演算が主要な演算である。

【0005】

非特許文献１には、不揮発性メモリ素子を用いた積和演算回路が提案されている。当該積和演算回路では、各メモリ素子において、チャネル形成領域にシリコンを有するトランジスタのサブスレッショルド領域での動作を利用して、各メモリ素子に格納した乗数に対応したデータと被乗数に対応した入力データとの乗算に対応した電流を出力する。また、各列のメモリ素子が出力する電流の和により、積和演算に対応したデータを取得する。当該積和演算回路は、内部にメモリ素子を有しているため、乗算、加算において外部のメモリからのデータ読み出し及び書き込みを行わなくすることができる。このため、読み出し及び書き込みなどに起因するデータ転送の回数を少なくすることができるため、消費電力を低くできると期待されている。

【先行技術文献】

【非特許文献】

【0006】

【文献】Ｘ．Ｇｕｏ ｅｔ ａｌ．，“Ｆａｓｔ， Ｅｎｅｒｇｙ－Ｅｆｆｉｃｉｅｎｔ， Ｒｏｂｕｓｔ， ａｎｄ Ｒｅｐｒｏｄｕｃｉｂｌｅ Ｍｉｘｅｄ－Ｓｉｇｎａｌ Ｎｅｕｒｏｍｏｒｐｈｉｃ Ｃｌａｓｓｉｆｉｅｒ Ｂａｓｅｄ ｏｎ Ｅｍｂｅｄｄｅｄ ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ” ＩＥＤＭ２０１７， ｐｐ．１５１－１５４．

【発明の概要】

【発明が解決しようとする課題】

【0007】

積和演算をデジタル回路で実行する場合、乗数となるデジタルデータ（乗数データ）と被乗数となるデジタルデータ（被乗数データ）の乗算をデジタル乗算回路にて実行し、当該乗算で得られたデジタルデータ（積データ）の加算をデジタル加算回路にて実行し、当積和演算の結果としてデジタルデータ（積和データ）を取得する。デジタル乗算回路、及びデジタル加算回路は、多ビットの演算を取り扱える仕様であることが好ましいが、この場合、デジタル乗算回路、及びデジタル加算回路のそれぞれの回路規模を大きくする必要があるため、回路面積が増大し、また、消費電力も大きくなる恐れがある。

【0008】

本発明の一態様は、積和演算が可能な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、回路面積が低減された半導体装置を提供することを課題の一とする。

【課題を解決するための手段】

【0009】

本発明の一態様は、アナログの電流信号によって設定される重み値と、入力値と、の積和演算を行う機能を有する半導体装置（人工ニューラルネットワーク）である。

【0010】

なお、入力値の書き込みにおいても、アナログの電流信号を用いることができる。

【0011】

本発明の一態様は、アナログの電流信号を用いてデータを入力する半導体装置（アナログメモリ）である。

【0012】

本発明の一態様は、デジタル信号をアナログの電流信号に変換する、電流出力型のデジタル・アナログ変換回路（電流出力型のＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ））である。

【0013】

本発明の一態様は、ゲートにバイアス電位が入力されるトランジスタとスイッチとが直列に電気的に接続された第１の回路を有し、第１の回路が複数並列に電気的に接続された第２の回路を有する、デジタル・アナログ変換回路である。第２の回路を流れる電流の総和をアナログの電流信号として出力することができる。第１の回路において、スイッチのオン状態またはオフ状態は、デジタル信号の各ビットに対応する信号によって制御することができる。トランジスタのゲートには、トランジスタを流れる電流の電流値を設定するためのバイアス電位が入力される。各トランジスタを流れる電流の大きさは、デジタル信号の各ビットに対応する重みづけがされた電流値となるように設定することができる。

【0014】

本発明の一態様は、可変抵抗素子とスイッチとが直列に電気的に接続された第１の回路を有し、第１の回路が複数並列に電気的に接続された第２の回路を有する、デジタル・アナログ変換回路である。第２の回路を流れる電流の総和をアナログの電流信号として出力することができる。第１の回路において、スイッチのオン状態またはオフ状態は、デジタル信号の各ビットに対応する信号によって制御することができる。可変抵抗素子を流れる電流の大きさは、デジタル信号の各ビットに対応する重みづけがされた電流値となるように設定することができる。

【0015】

可変抵抗素子として、強誘電性を有する材料を用いた構成とすることができる。

【0016】

例えば、強誘電性を有する材料を用いた素子（強誘電体素子）を用いることができる。一例として、ＦＴＪ（強誘電体トンネル接合）素子を用いることができる。また一例として、強誘電性を有する材料をゲート絶縁層として含むトランジスタ（ＦｅＦＥＴ素子）を用いることができる。

【0017】

強誘電性を有する材料としては、ハフニウム及びジルコニウムの一方、又は双方を含む酸化物を用いた構成とすることができる。

【0018】

本発明の一態様は、強誘電体素子を可変抵抗素子として用いたデジタル・アナログ変換回路である。

【0019】

また、第２の回路の出力電流をカレントミラー回路の入力電流とし、カレントミラー回路の出力電流をアナログの電流信号として用いることができる。

【0020】

第２の回路の出力電流をカレントミラー回路の入力電流とし、電流値を増幅した出力電流をアナログの電流信号として用いることができる。カレントミラー回路における電流の増幅率は、デジタル信号に応じて複数段階に設定することができる。

【0021】

なお、本発明の一態様のデジタル・アナログ変換回路は、人工ニューラルネットワーク、又はアナログメモリに用いるものに限定されない。例えば、表示装置の映像信号入力等といった様々な用途に用いることが可能である。

【発明の効果】

【0022】

本発明の一態様によって、占有面積が低減された半導体装置を提供することができる。多ビットのデジタル信号に対応した半導体装置を提供することができる。または、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様によって、動作速度が向上された半導体装置を提供することができる。または、本発明の一態様によって、新規な半導体装置を提供することができる。

【図面の簡単な説明】

【0023】

【図1】図１（Ａ）乃至図１（Ｃ）は、ＤＡＣの構成例を説明する図である。

【図2】図２（Ａ）乃至図２（Ｃ）は、ＤＡＣの構成例を説明する図である。

【図3】図３は、人工ニューラルネットワークの演算回路の構成例を説明する図である。

【図4】図４は、人工ニューラルネットワークの演算回路の構成例を説明する図である。

【図5】図５は、人工ニューラルネットワークの演算回路の構成例を説明する図である。

【図6】図６は、実際に作製した演算回路の上面写真である。

【図7】図７は、実際に作製した演算回路に含まれるＤＡＣの構成を示す回路図である。

【図8】図８は、ＤＡＣの入出力特性を示すグラフである。

【発明を実施するための形態】

【0024】

（実施の形態１）
本発明の一態様に係るＤＡＣ１００について図面を用いて説明する。

【0025】

＜ＤＡＣ１００の構成例＞
図１（Ａ）乃至図１（Ｃ）にｎ（ｎは２以上の自然数）ビットのデジタル信号をアナログの電流信号に変換するＤＡＣ１００の構成例を示す。

【0026】

図１（Ａ）において、ＤＡＣ１００は、ゲートにバイアス電位が入力されるトランジスタ１０２－ｋ（ｋは１以上ｎ以下の自然数）とスイッチ１０１－ｋとが直列に電気的に接続された回路１１０－ｋを有し、回路１１０－１から回路１１０－ｎが並列に電気的に接続された回路１２０を有する構成とすることができる。なお、トランジスタ１０２－ｋ、スイッチ１０１－ｋ、及び回路１１０－ｋは、図１（Ａ）に図示されていない。回路１２０を流れる電流の総和（電流Ｉｉｎに対応）をアナログの電流信号として出力することができる。

【0027】

なお、電流Ｉｉｎは、電源電位Ｖ１が与えられる配線と、電源電位Ｖ１と電位差を有する電源電位Ｖ２が与えられる配線との間を流れる。例えば、電源電位Ｖ１は電源電位Ｖ２よりも低い電位とすることができる。

【0028】

回路１１０－ｋにおいて、スイッチ１０１－ｋのオン状態またはオフ状態は、デジタル信号の各ビットに対応する信号ｗｄ［ｋ］によって制御することができる。信号ｗｄ［ｋ］は、デジタルの電圧信号とすることができる。

【0029】

トランジスタ１０２－ｋのゲートには、トランジスタ１０２－ｋを流れる電流の電流値を設定するためのバイアス電位ＢＩＡＳが入力される。トランジスタ１０２－ｋを流れる電流の大きさは、デジタル信号の対応するビットに応じて重みづけがされた電流値となるように設定することができる。

【0030】

トランジスタ１０２－ｋを流れる電流の大きさを、デジタル信号の対応するビットに応じて重みづけがされた電流値となるように設定する場合、例えば、トランジスタ１０２－ｋのチャネル幅を、トランジスタ１０２－１の２^ｋ－１倍とすればよい。また、トランジスタ１０２－ｋを、トランジスタ１０２－１と構成が同じトランジスタを２^ｋ－１個並列に電気的に接続された構成としてもよい。

【0031】

回路１２０から出力される電流Ｉｉｎをカレントミラー回路１３０の入力電流とし、カレントミラー回路１３０の出力電流Ｉｏｕｔをアナログの電流信号として出力する。

【0032】

なお、電流ＩｉｎをＤＡＣ１００の出力電流とすることも可能である。

【0033】

図１（Ｂ）は、図１（Ａ）においてカレントミラー回路１３０を複数のトランジスタを用いて構成した例である。接続関係は図１（Ｂ）の回路図に示されたとおりである。なお、図１（Ｂ）ではカレントミラー回路１３０をｐチャネル型のトランジスタを用いて構成しているがこれに限定されない。ｎチャネル型のトランジスタを用いて構成してもよい。また、回路を構成するトランジスタの極性に応じて、電源電位Ｖ１と電源電位Ｖ２の大小関係を変更することができる。

【0034】

図１（Ｃ）に、図１（Ｂ）とは別のカレントミラー回路１３０の構成例である。図１（Ｃ）の構成では、カレントミラー回路１３０において、電流Ｉｉｎに対して出力電流Ｉｏｕｔの増幅率を変更することができる。例えば、デジタル信号ｄ１乃至ｄｍ（ｍは２以上の自然数）の制御により、出力電流Ｉｏｕｔの電流値を、電流Ｉｉｎの電流値の０倍から２^ｍ－１倍の電流値の中から選択して出力することができる。例えば、ｍが８のとき、０倍乃至２５５倍の電流値（２５５段階の電流値）から選択して出力することができる。

【0035】

この場合、デジタル信号ｄ１が入力されるスイッチに流れる電流をＩｉｎとしたとき、デジタル信号ｄｍが入力されるスイッチに流れる電流が２^ｍ－１×Ｉｉｎとなるように、カレントミラー回路１３０内のトランジスタを設計すればよい。

【0036】

こうして、より多ビットのデジタル信号に対応した回路を提供することができる。

【0037】

本実施の形態は、本明細書などに示す他の実施の形態と適宜組み合わせることができる。

【0038】

（実施の形態２）
本発明の一態様に係るＤＡＣ１００について図面を用いて説明する。

【0039】

＜ＤＡＣ１００の構成例＞
図２（Ａ）乃至図２（Ｃ）にｎ（ｎは２以上の自然数）ビットのデジタル信号をアナログの電流信号に変換するＤＡＣ１００の別の構成例を示す。なお、図１（Ａ）乃至図１（Ｃ）と同じ部分は同じ構成を示し、説明は省略する。

【0040】

図２（Ａ）において、ＤＡＣ１００は、可変抵抗素子２０２－ｋ（ｋは１以上ｎ以下の自然数）とスイッチ１０１－ｋとが直列に電気的に接続された回路１１０－ｋを有する。なお、可変抵抗素子２０２－ｋは、図２（Ａ）に図示されていない。

【0041】

可変抵抗素子２０２－ｋを流れる電流の大きさは、デジタル信号の対応するビットに応じて重みづけがされた電流値となるように設定することができる。

【0042】

図２（Ｂ）は、図２（Ａ）においてカレントミラー回路１３０を複数のトランジスタを用いて構成した例である。なお、図２（Ｂ）のカレントミラー回路１３０については、実施の形態１の図１（Ｂ）の説明を参酌する。

【0043】

図２（Ｃ）に、図２（Ｂ）とは別のカレントミラー回路１３０の構成例である。なお、図２（Ｃ）のカレントミラー回路１３０については、実施の形態１の図１（Ｃ）の説明を参酌する。

【0044】

可変抵抗素子２０２－ｋとして、強誘電性を有する材料を用いた素子（強誘電体素子）を用いることができる。一例として、ＦＴＪ（強誘電体トンネル接合）素子を用いることができる。また一例として、強誘電性を有する材料をトランジスタのゲート絶縁層として有する、ＦｅＦＥＴ素子を用いることができる。

【0045】

強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウム（ＨｆＺｒＯ_Ｘ（Ｘは０よりも大きい実数とする）と記載する場合がある）、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、などが挙げられる。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯ_Ｘと記載する場合がある）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。ところで、酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウム、および酸化ハフニウムに元素Ｊ１を添加した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得るため、本明細書等では強誘電性を発現する材料のみを強誘電体と呼ぶのではなく、強誘電性を有しうる材料と呼んでいる。

【0046】

中でも強誘電性を有しうる材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層または金属酸化物膜と呼ぶ場合がある。

【0047】

また、強誘電性を有しうる材料として酸化ハフニウムジルコニウムを用いる場合、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、特に熱ＡＬＤ法を用いて成膜することが好ましい。また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、プリカーサとして炭化水素（Ｈｙｄｒｏ Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料を用いると好適である。強誘電性を有しうる材料中に、水素、及び炭素のいずれか一方または双方が含まれる場合、強誘電性を有しうる材料の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、強誘電性を有しうる材料中の、水素、及び炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料があげられる。なお、強誘電性を有しうる材料として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（酸化ハフニウムジルコニウム）を用いる場合、プリカーサとしては、ＨｆＣｌ_４、及び／またはＺｒＣｌ_４を用いればよい。

【0048】

なお、強誘電性を有しうる材料を用いた膜を成膜する場合、膜中の不純物、ここでは水素、炭化水素、及び炭素の少なくとも一以上を徹底的に排除することで、高純度真性な強誘電性を有する膜を形成することができる。なお、高純度真性な強誘電性を有する膜と、後述する実施の形態に示す高純度真性な酸化物半導体とは、製造プロセスの整合性が非常に高い。よって、生産性が高い半導体装置の作製方法を提供することができる。

【0049】

また、強誘電性を有しうる材料として酸化ハフニウムジルコニウムを用いる場合、熱ＡＬＤ法を用いて酸化ハフニウムと酸化ジルコニウムとを１：１の組成になるように交互に成膜すると好ましい。

【0050】

また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、酸化剤はＨ_２ＯまたはＯ_３を用いることができる。ただし、熱ＡＬＤ法の酸化剤としては、これに限定されない。例えば、熱ＡＬＤ法の酸化剤としては、Ｏ_２、Ｏ_３、Ｎ_２Ｏ、ＮＯ_２、Ｈ_２Ｏ、及びＨ_２Ｏ_２の中から選ばれるいずれか一または複数を含んでもよい。

【0051】

また、強誘電性を有しうる材料の結晶構造は、特に限定されない。例えば、強誘電性を有しうる材料の結晶構造としては、立方晶系、正方晶系、直方晶系、及び単斜晶系の中から選ばれるいずれか一または複数とすればよい。特に強誘電性を有しうる材料としては、直方晶系の結晶構造を有すると、強誘電性が発現するため好ましい。または、強誘電性を有しうる材料として、アモルファス構造と、結晶構造とを有する複合構造としてもよい。

【0052】

本実施の形態は、本明細書などに示す他の実施の形態と適宜組み合わせることができる。

【0053】

（実施の形態３）
本発明の一態様に係る半導体装置は、例えば、人工ニューラルネットワークの演算回路に用いることができる。

【0054】

図３に示す演算回路３５０は、一例として、アレイ部ＡＬＰと、回路ＩＬＤと、回路ＷＬＤと、回路ＸＬＤと、回路ＡＦＰと、回路ＴＷ［１］乃至回路ＴＷ［ｎ］（ここでのｎは１以上の整数とする）と、を有する。

【0055】

回路ＩＬＤと回路ＡＦＰは、回路ＴＷ［１］乃至回路ＴＷ［ｎ］を介して、配線ＯＬ［１］乃至配線ＯＬ［ｎ］と、配線ＯＬＢ［１］乃至配線ＯＬＢ［ｎ］と、に電気的に接続される。

【0056】

回路ＴＷ［１］乃至回路ＴＷ［ｎ］は切り替え回路として機能する。回路ＴＷ［１］乃至回路ＴＷ［ｎ］それぞれにおいて、配線ＯＬ［１］乃至配線ＯＬ［ｎ］及び配線ＯＬＢ［１］乃至配線ＯＬＢ［ｎ］の出力信号を回路ＡＦＰへ入力する場合と、回路ＩＬＤの出力信号を配線ＯＬ［１］乃至配線ＯＬ［ｎ］及び配線ＯＬＢ［１］乃至配線ＯＬＢ［ｎ］へ入力する場合とを切り替えることができる。

【0057】

回路ＷＬＤは、配線ＷＬ［１］乃至配線ＷＬ［ｍ］（ｍは１以上の整数とする）と、配線ＷＸ１Ｌ［１］乃至配線ＷＸ１Ｌ［ｍ］に電気的に接続される。回路ＸＬＤは、配線ＷＸ１Ｌ［１］乃至配線ＷＸ１Ｌ［ｍ］に電気的に接続されている。

【0058】

図３に示す演算回路３５０は、アレイ部ＡＬＰがｍ×ｎ個のマトリクス状に配置された回路ＭＰを有している。なお、図３では、ｉ行ｊ列（ここでのｉは１以上ｍ以下の整数であって、ｊは１以上ｎ以下の整数である。）に位置する回路ＭＰを、回路ＭＰ［ｉ，ｊ］と表記している。但し、図３では、回路ＭＰ［１，１］、回路ＭＰ［１，ｍ］、回路ＭＰ［ｉ，ｊ］、回路ＭＰ［ｎ，１］、回路ＭＰ［ｎ，ｍ］のみ図示しており、それ以外の回路ＭＰについては図示を省略している。

【0059】

回路ＭＰ［ｉ，ｊ］は、配線ＷＬ［ｉ］と、配線ＷＸＬ１［ｉ］と、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続されている。

【0060】

回路ＭＰ［ｉ，ｊ］は、一例として、重み係数（第１データともいう。）を保持する機能を有する。重み係数は、重み値ともいう場合がある。具体的には、回路ＭＰ［ｉ，ｊ］は、配線ＯＬ［ｊ］および配線ＯＬＢ［ｊ］から入力される、重み係数に応じた情報の保持を行う。

【0061】

回路ＩＬＤは、配線ＯＬ［１］乃至配線ＯＬ［ｎ］と、配線ＯＬＢ［１］乃至配線ＯＬＢ［ｎ］とに、重み係数である第１データに対応する情報を出力する機能を有する。

【0062】

重み係数に対応する情報としては、例えば、電位、抵抗値、又は電流値を用いることができる。重み係数に対応する情報として電流値を用いる場合、実施の形態１、及び実施の形態２で説明した構成のＤＡＣを用いて入力する電流を生成することができる。つまり、回路ＩＬＤとして、実施の形態１、及び実施の形態２で説明した構成のＤＡＣを用いることができる。

【0063】

また、回路ＭＰ［ｉ，ｊ］は、配線ＷＸ１Ｌ［ｉ］から入力される入力値（第２データともいう。）と重み係数（第１データ）との積を出力する機能を有する。具体的な例としては、回路ＭＰ［ｉ，ｊ］は、ＷＸ１Ｌ［ｉ］から第２データが入力されることで、第１データと第２データとの積に応じた電流を配線ＯＬ［ｊ］および配線ＯＬＢ［ｊ］に出力する。なお、図３では、配線ＯＬ［ｊ］および配線ＯＬＢ［ｊ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。配線ＯＬ［ｊ］および配線ＯＬＢ［ｊ］のいずれか一方のみが配置されていてもよい。

【0064】

回路ＸＬＤは、配線ＷＸＬＳ［１］乃至配線ＷＸＬＳ［ｍ］に入力値である第２データを供給する機能を有する。

【0065】

入力値に対応する情報は、例えば、電位、電流値などとすることができる。入力値に対応する情報として電流値を用いる場合、実施の形態１、及び実施の形態２で説明した構成のＤＡＣを用いて入力する電流を生成することができる。つまり、回路ＸＬＤとして、実施の形態１、及び実施の形態２で説明した構成のＤＡＣを用いることができる。

【0066】

回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］から出力された第１データと第２データとの積に応じた電流が足しあわされて配線ＯＬ［ｊ］および配線ＯＬＢ［ｊ］に出力される。こうして、演算回路は、重み係数と入力値の積和演算を行うことができる。

【0067】

また、回路ＸＬＤ及び回路ＷＬＤは、回路ＩＬＤから入力される第１データに応じた情報の書き込む先となる回路ＭＰを選択する機能を有する。例えば、アレイ部ＡＬＰのｉ行目に位置する回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に情報の書き込みを行う場合、回路ＸＬＤは、例えば、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に含まれる書き込み用スイッチング素子１をオン状態またはオフ状態にするための信号を配線ＷＸＬＳ［ｉ］に供給し、ｉ行目以外の回路ＭＰに含まれる書き込み用スイッチング素子１をオフ状態にする電位を配線ＷＸＬＳに供給する。また、回路ＷＬＤは、例えば、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に含まれる書き込み用スイッチング素子２をオン状態またはオフ状態にするための信号を配線ＷＬＳ［ｉ］に供給し、ｉ行目以外の回路ＭＰに含まれる書き込み用スイッチング素子２をオフ状態にする電位を配線ＷＬＳに供給する。

【0068】

回路ＡＦＰは、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］を有する。回路ＡＣＴＦ［ｊ］は、切り替え機能を有する回路ＴＷ［ｊ］を介して配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、のそれぞれに電気的に接続されている。回路ＡＣＴＦ［ｊ］は、配線ＯＬ［ｊ］と配線ＯＬＢ［ｊ］から入力される積和演算の結果に対応した情報（例えば、電位、電流値など）に応じた信号を生成し、ｚ_１ ^（ｋ）乃至ｚ_ｎ ^（ｋ）として出力することができる。回路ＡＦＰは、配線ＯＬ［ｊ］と配線ＯＬＢ［ｊ］から入力される積和演算の結果に対応した情報（例えば、電位、電流値など）を比較し、その比較結果に応じた信号を生成し、ｚ_１ ^（ｋ）乃至ｚ_ｎ ^（ｋ）として出力することができる。

【0069】

＜回路ＭＰ＞
回路ＭＰ［ｉ，ｊ］に適用できる回路構成例を図４に示す。トランジスタＭ１乃至Ｍ３と、容量Ｃ１と、を有する。なお、例えば、トランジスタＭ２と、容量Ｃ１とによって、保持部ＨＣが構成されている。

【0070】

図４の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。

【0071】

図４に図示しているトランジスタＭ１乃至トランジスタＭ３は、一例としては、チャネルの上下にゲートを有するマルチゲート構造のｎチャネル型トランジスタとしており、トランジスタＭ１乃至トランジスタＭ３のそれぞれは第１ゲートと第２ゲートとを有する。

【0072】

また、本発明の一態様の半導体装置は、トランジスタのバックゲートの接続構成に依らない。図４に図示されているトランジスタＭ１乃至トランジスタＭ３には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ２のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに電位を与えてもよい。なお、これについては、図４だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。

【0073】

また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。なお、これについては、図４に示す回路図だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。

【0074】

また、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることが出来る。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることが出来る。または、それらの半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることが出来る。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。

【0075】

なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、又は酸化物半導体（例えば、Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｏ（ＩＴＯ）、Ｓｎ－Ｏ、Ｔｉ－Ｏ、Ａｌ－Ｚｎ－Ｓｎ－Ｏ（ＡＺＴＯ）、Ｉｎ－Ｓｎ－Ｚｎ－Ｏなど）などを有するトランジスタを用いることが出来る。または、これらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。

【0076】

なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることが出来る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。

【0077】

なお、トランジスタの一例としては、有機半導体、又はカーボンナノチューブを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。有機半導体、又はカーボンナノチューブを有するトランジスタを用いた装置は、衝撃に強くすることができる。

【0078】

図４の回路ＭＰにおいて、トランジスタＭ１の第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１の第２端子は、トランジスタＭ３の第１端子に電気的に接続されている。トランジスタＭ１のゲートは、容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、に電気的に接続されている。容量Ｃ１の第２端子は、配線ＶＥに電気的に接続されている。トランジスタＭ２の第２端子は、配線ＯＬに電気的に接続されている。トランジスタＭ２のゲートは配線ＷＬに電気的に接続されている。トランジスタＭ３の第２端子は配線ＯＬに電気的に接続され、トランジスタＭ３のゲートは、配線ＷＸ１Ｌに電気的に接続されている。

【0079】

回路ＭＣｒにおいて、回路ＭＣと異なる接続構成について説明する。トランジスタＭ３ｒの第２端子は、配線ＯＬでなく、配線ＯＬＢに電気的に接続されている。トランジスタＭ１ｒの第１端子と、容量Ｃ１ｒの第１端子と、は、配線ＶＥｒに電気的に接続されている。

【0080】

なお、図４に示す保持部ＨＣにおいて、トランジスタＭ１のゲートと、容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、の電気的接続点をノードｎ１としている。

【0081】

保持部ＨＣは、重み係数（第１データ）に応じた電位を保持する機能を有する。図４の回路ＭＣに含まれている保持部ＨＣへの当該電位の保持は、トランジスタＭ２、及びトランジスタＭ３をオン状態としたときに、配線ＯＬから所定の電流値の電流を入力して、容量Ｃ１に書き込み、その後にトランジスタＭ２をオフ状態にすることで行うことができる。これによって、ノードｎ１の電位を、重み係数（第１データ）に応じた電位として保持することができる。このとき、配線ＯＬから電流を入力し、その電流の大きさに応じた大きさの電位を容量Ｃ１に保持することができる。そのため、第１データの入力において、トランジスタＭ１の電流特性（しきい値電圧等）のばらつきの影響を低減することができる。

【0082】

配線ＯＬに入力する電流を、実施の形態１、又は実施の形態２で説明した構成のＤＡＣを用いて入生成することができる。

【0083】

また、トランジスタＭ１は、ノードｎ１の電位を長時間保持するため、オフ電流が少ないトランジスタを適用するのが好ましい。オフ電流が少ないトランジスタとしては、例えば、ＯＳトランジスタを用いることができる。また、トランジスタＭ１として、バックゲートを有するトランジスタを適用し、バックゲートに低レベル電位を印加して、閾値電圧をプラス側にシフトさせて、オフ電流を小さくする構成としてもよい。

【0084】

こうして信頼性の高い演算回路が提供される。

【0085】

本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能ある。

【0086】

（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置である、積和演算が可能な回路の別の一例について説明する。

【0087】

図５は、正、又は“０”の第１データと、正、又は“０”の第２データと、の積和演算を行う演算回路の構成例を示している。図５に示す演算回路ＭＡＣ１は、各セルに保持した電位に応じた第１データと、入力された第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第１データ、及び第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。

【0088】

本演算回路は、第１データを保持するメモリとしての機能も有するため、メモリと呼ぶこともできる。特に、第１データとしてアナログデータを用いる場合、アナログメモリと呼ぶことができる。

【0089】

演算回路ＭＡＣ１は、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＳＷＳ１と、回路ＳＷＳ２と、セルアレイＣＡと、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］と、を有する。

【0090】

セルアレイＣＡは、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］（ここでのｍは１以上の整数であり、また、ここでのｎは１以上の整数である。）と、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］と、を有する。セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれは、第１データに応じた電流量に相当する電位を保持する機能を有し、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］は、保持した電位と積和演算を行うために必要になる第２データに応じた電位を信号線ＸＣＬ［１］乃至信号線ＸＣＬ［ｍ］に供給する機能を有する。

【0091】

なお、図５のセルアレイＣＡは、セルが行方向にｎ＋１個、列方向にｍ個、マトリクス状に配置されているが、セルアレイＣＡは、セルが行方向に２個以上、列方向に１個以上、マトリクス状に配置されている構成としてもよい。

【0092】

セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれは、一例として、トランジスタＦ１と、トランジスタＦ２と、容量Ｃ５と、を有し、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれは、一例として、トランジスタＦ１ｍと、トランジスタＦ２ｍと、容量Ｃ５ｍと、を有する。

【0093】

特に、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれに含まれているトランジスタＦ１のサイズ（例えば、チャネル長、チャネル幅、及びトランジスタの構成）は互いに等しいことが好ましく、また、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれに含まれているトランジスタＦ２のサイズは互いに等しいことが好ましい。また、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに含まれているトランジスタＦ１ｍのサイズは互いに等しいことが好ましく、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに含まれているトランジスタＦ２ｍのサイズは互いに等しいことが好ましい。また、トランジスタＦ１とトランジスタＦ１ｍのサイズは互いに等しいことが好ましく、トランジスタＦ２とトランジスタＦ２ｍのサイズは互いに等しいことが好ましい。

【0094】

なお、トランジスタＦ１及びトランジスタＦ１ｍは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＦ１、トランジスタＦ１ｍは、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。

【0095】

また、トランジスタＦ２及びトランジスタＦ２ｍは、特に断りの無い場合は、サブスレッショルド領域で動作する場合（つまり、トランジスタＦ２又はトランジスタＦ２ｍにおいて、ゲート－ソース間電圧がしきい値電圧よりも低い場合、より好ましくは、ドレイン電流がゲート－ソース間電圧に対して指数関数的に増大する場合）を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、サブスレッショルド領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。このため、トランジスタＦ２及びトランジスタＦ２ｍは、ソース－ドレイン間にオフ電流が流れるように動作する場合を含む。

【0096】

また、トランジスタＦ１、及び／又はトランジスタＦ１ｍは、一例として、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１、及び／又はトランジスタＦ１ｍのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。

【0097】

トランジスタＦ１、及び／又はトランジスタＦ１ｍとして、ＯＳトランジスタを用いることにより、トランジスタＦ１、及び／又はトランジスタＦ１ｍのリーク電流を抑えることができるため、演算回路の消費電力を低減することができる。具体的には、トランジスタＦ１、及び／又はトランジスタＦ１ｍが非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができるため、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。また、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることによって、セルは保持ノードの電位を長い時間保持できるため、演算回路の演算精度を高くすることができる。

【0098】

また、トランジスタＦ２、及び／又はトランジスタＦ２ｍに対しても、ＯＳトランジスタを用いることにより、サブスレッショルド領域の広い電流範囲で動作させることができるため、消費電流を低減することができる。また、トランジスタＦ２、及び／又はトランジスタＦ２ｍに対しても、ＯＳトランジスタを用いることで、トランジスタＦ１、トランジスタＦ１ｍと同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタＦ２、及び／又はトランジスタＦ２ｍは、ＯＳトランジスタ以外としては、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタと呼称する）とすることができる。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。

【0099】

ところで、半導体装置などをチップなどに高集積化した場合、当該チップには、回路の駆動による熱が発生する場合がある。この発熱により、トランジスタの温度が上がることで、当該トランジスタの特性が変化して、電界効果移動度の変化、又は動作周波数の低下が起こることがある。ＯＳトランジスタは、Ｓｉトランジスタよりも熱耐性が高いため、温度変化による電界効果移動度が変化しにくく、また動作周波数の低下も起こりにくい。さらに、ＯＳトランジスタは、温度が高くなっても、ドレイン電流がゲート－ソース間電圧に対して指数関数的に増大する特性を維持しやすい。そのため、ＯＳトランジスタを用いることにより、高い温度環境下でも、後述する積和演算を実施しやすい。そのため、駆動による発熱に強い半導体装置を構成する場合、トランジスタとしては、ＯＳトランジスタを適用するのが好ましい。

【0100】

セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれにおいて、トランジスタＦ１の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。トランジスタＦ２の第１端子は、配線ＶＥと電気的に接続されている。容量Ｃ５の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。

【0101】

また、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれにおいて、トランジスタＦ１ｍの第１端子は、トランジスタＦ２ｍのゲートと電気的に接続されている。トランジスタＦ２ｍの第１端子は、配線ＶＥと電気的に接続されている。容量Ｃ５ｍの第１端子は、トランジスタＦ２ｍのゲートと電気的に接続されている。

【0102】

また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの極性に依らない。例えば、図５に図示しているトランジスタＦ１、及びトランジスタＦ２はｎチャネル型トランジスタとしているが、一部、又は全部のトランジスタをｐチャネル型トランジスタに置き換えてもよい。

【0103】

なお、上記のトランジスタの構造、極性に関する変更例は、トランジスタＦ１、及びトランジスタＦ２だけに限定されない。例えば、トランジスタＦ１ｍ、トランジスタＦ２ｍ、後述するトランジスタＦ３［１］乃至トランジスタＦ３［ｎ］、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］、更に、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。

【0104】

配線ＶＥは、セルＩＭ［１，１］、セルＩＭ［ｍ，１］、セルＩＭ［１，ｎ］、及びセルＩＭ［ｍ，ｎ］のそれぞれのトランジスタＦ２の第１端子－第２端子間に電流を流すための配線であって、また、セルＩＭｒｅｆ［１］、及びセルＩＭｒｅｆ［ｍ］のそれぞれのトランジスタＦ２の第１端子－第２端子間に電流を流すための配線として機能する。一例としては、配線ＶＥは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。

【0105】

セルＩＭ［１，１］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［１］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図５では、セルＩＭ［１，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［１，１］としている。

【0106】

セルＩＭ［ｍ，１］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［１］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図５では、セルＩＭ［ｍ，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［ｍ，１］としている。

【0107】

セルＩＭ［１，ｎ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図５では、セルＩＭ［１，ｎ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［１，ｎ］としている。

【0108】

セルＩＭ［ｍ，ｎ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図５では、セルＩＭ［ｍ，ｎ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［ｍ，ｎ］としている。

【0109】

セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図５では、セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮｒｅｆ［１］としている。

【0110】

セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図５では、セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮｒｅｆ［ｍ］としている。

【0111】

上述したノードＮＮ［１，１］、ノードＮＮ［ｍ，１］、ノードＮＮ［１，ｎ］、ノードＮＮ［ｍ，ｎ］、ノードＮＮｒｅｆ［１］、及びノードＮＭｒｅｆ［ｍ］は、それぞれのセルの保持ノードとして機能する。

【0112】

セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］において、例えば、トランジスタＦ１がオン状態となっているとき、トランジスタＦ２はダイオード接続の構成となる。配線ＶＥが与える定電圧を接地電位（ＧＮＤ）として、トランジスタＦ１がオン状態で、かつ配線ＷＣＬからトランジスタＦ２の第２端子に電流量Ｉの電流が流れた時、トランジスタＦ２のゲート（ノードＮＮ）の電位は、電流量Ｉに応じて決まる。なお、トランジスタＦ２の第２端子の電位は、トランジスタＦ１がオン状態であるため、理想的には、トランジスタＦ２のゲート（ノードＮＮ）と等しくなる。ここで、トランジスタＦ１をオフ状態にすることによって、トランジスタＦ２のゲート（ノードＮＮ）の電位は保持される。これにより、トランジスタＦ２は、トランジスタＦ２の第１端子の接地電位と、トランジスタＦ２のゲート（ノードＮＮ）の電位に応じた電流量Ｉの電流をトランジスタＦ２のソース－ドレイン間に流すことができる。本明細書等では、このような動作を「トランジスタＦ２は、トランジスタＦ２のソース－ドレイン間に流れる電流量をＩにプログラミングされた」などと呼称する。

【0113】

回路ＳＷＳ１は、一例として、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］を有する。トランジスタＦ３［１］の第１端子は、配線ＷＣＬ［１］に電気的に接続され、トランジスタＦ３［１］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［１］のゲートは、配線ＳＷＬ１に電気的に接続されている。トランジスタＦ３［ｎ］の第１端子は、配線ＷＣＬ［ｎ］に電気的に接続され、トランジスタＦ３［ｎ］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［ｎ］のゲートは、配線ＳＷＬ１に電気的に接続されている。

【0114】

トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］は、例えば、トランジスタＦ１、及び／又はトランジスタＦ２に適用できるＯＳトランジスタであることが好ましい。

【0115】

回路ＳＷＳ１は、回路ＷＣＳと、配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］のそれぞれと、の間を、導通状態又は非導通状態にする回路として機能する。

【0116】

回路ＳＷＳ２は、一例として、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］を有する。トランジスタＦ４［１］の第１端子は、配線ＷＣＬ［１］に電気的に接続され、トランジスタＦ４［１］の第２端子は、変換回路ＩＴＲＺ［１］の入力端子に電気的に接続され、トランジスタＦ４［１］のゲートは、配線ＳＷＬ２に電気的に接続されている。トランジスタＦ４［ｎ］の第１端子は、配線ＷＣＬ［ｎ］に電気的に接続され、トランジスタＦ４［ｎ］の第２端子は、変換回路ＩＴＲＺ［ｎ］の入力端子に電気的に接続され、トランジスタＦ４［ｎ］のゲートは、配線ＳＷＬ２に電気的に接続されている。

【0117】

トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］は、例えば、トランジスタＦ１、及び／又はトランジスタＦ２に適用できるＯＳトランジスタであることが好ましい。

【0118】

回路ＳＷＳ２は、配線ＷＣＬ［１］と変換回路ＩＴＲＺ［１］との間、及び配線ＷＣＬ［ｎ］と変換回路ＩＴＲＺ［ｎ］との間を、導通状態又は非導通状態にする回路として機能する。

【0119】

回路ＷＣＳは、セルアレイＣＡが有するそれぞれのセルに格納するためのデータを供給する機能を有する。

【0120】

回路ＸＣＳは、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に電気的に接続されている。回路ＸＣＳは、セルアレイＣＡが有するセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに対して、参照データに応じた電流、又は第２データに応じた電流を流す機能を有する。

【0121】

回路ＷＳＤは、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に電気的に接続されている。回路ＷＳＤは、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に第１データを書き込む際に、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に所定の信号を供給することによって、第１データの書き込み先となるセルアレイＣＡの行を選択する機能を有する。

【0122】

また、回路ＷＳＤは、一例として、配線ＳＷＬ１と、配線ＳＷＬ２と、に電気的に接続されている。回路ＷＳＤは、配線ＳＷＬ１に所定の信号を供給することによって、回路ＷＣＳとセルアレイＣＡとの間を導通状態又は非導通状態にする機能と、配線ＳＷＬ２に所定の信号を供給することによって、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］とセルアレイＣＡとの間を導通状態又は非導通状態にする機能と、を有する。

【0123】

変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、一例として、入力端子と、出力端子と、を有する。例えば、変換回路ＩＴＲＺ［１］の出力端子は、配線ＯＬ［１］に電気的に接続され、変換回路ＩＴＲＺ［ｎ］の出力端子は、配線ＯＬ［ｎ］に電気的に接続されている。

【0124】

変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、入力端子に入力された電流に応じた電圧に変換して、出力端子から出力する機能を有する。当該電圧としては、例えば、アナログ電圧、デジタル電圧などとすることができる。また、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、関数系の演算回路を有してもよい。この場合、例えば、変換された電圧を用いて、当該演算回路によって関数の演算を行って、演算の結果を配線ＯＬ［１］乃至配線ＯＬ［ｎ］に出力してもよい。

【0125】

特に、階層型の人工ニューラルネットワークの演算を行う場合、上述した関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。

【0126】

図５に記載の回路ＷＣＳとして、実施の形態１、又は実施の形態２に記載したＤＡＣを用いることができる。また、図５に記載のＸＣＳとして、実施の形態１、又は実施の形態２に記載したＤＡＣを用いることができる。

【0127】

本実施の形態は、本明細書などに示す他の実施の形態と適宜組み合わせることができる。

【0128】

（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置を有する電子機器の一例について説明する。

【0129】

様々な電子機器において、例えば、音響情報、撮像情報、照度情報、温度情報などの様々なデジタル情報をアナログ情報に変換するＤＡ変換が行われる場合がある。電子機器に本発明の一態様に係る半導体装置を用いることで、消費電力の増大を抑えたＤＡ変換を行うことができる。すなわち、電子機器に本発明の一態様に係る半導体装置を用いることで、消費電力を低減できる。また、本発明の一態様に係る半導体装置を用いることで、精度の高いＤＡ変換が実現できる。また、本発明の一態様に係る半導体装置を用いることで、高速なＤＡ変換が実現できる。

【0130】

本実施の形態は、本明細書などに示す他の実施の形態と適宜組み合わせることができる。

【実施例1】

【0131】

本明細書等で説明したＤＡＣを搭載した演算回路を実際に試作して、当該ＤＡＣの動作確認を行った。本実施例では、実際に試作したＤＡＣと、動作確認の結果と、について説明する。

【0132】

図６は、実際に作製した演算回路を含むダイ（チップ）の上面写真である。なお、ダイの１辺は４ｍｍである。図６に示すダイは、シリコンを材料とする半導体基板上にＳｉトランジスタが形成され、その上方にＯＳトランジスタが形成された構成となっている。具体的には、当該半導体基板上には、Ｓｉトランジスタのプロセスによって、後述する回路ＷＤ、回路ＸＤ、回路ＲＤ、及び回路ＧＤが形成され、ＯＳトランジスタのプロセスによって、後述する回路ＭＣＡが形成されている。

【0133】

回路ＷＤは、実施の形態４で説明した回路ＷＣＳに相当し、回路ＸＤは、実施の形態４で説明した回路ＸＣＳに相当し、回路ＧＤは、実施の形態４で説明した回路ＷＳＤに相当し、回路ＲＤは、実施の形態４で説明した変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｎ］に相当する。また、回路ＭＣＡは、実施の形態４で説明したセルアレイＣＡに相当する。

【0134】

特に、ＤＡＣは、回路ＷＤと、回路ＸＤと、のそれぞれに含まれている。

【0135】

また、実際に試作した演算回路に含まれているＤＡＣの回路構成は、図７のとおりとなる。図７に示すＤＡＣは、図１（Ｂ）の構成を参酌したものであり、図１（Ｂ）において、ｎを８とした構成となっている。また、トランジスタ１０２－ｋは、２^ｋ－１個の同じサイズのトランジスタが並列に電気的に接続された構成となっている。つまり、トランジスタ１０２－２は、２個のトランジスタが並列に電気的に接続された構成となっており、トランジスタ１０２－８は、１２８個のトランジスタが並列に電気的に接続された構成となっている。なお、トランジスタ１０２－１は、１個のトランジスタが含まれている構成となっており、２個以上のトランジスタが並列に電気的に接続されている構成となっていない。

【0136】

ここで、配線ｗｄ［１］乃至配線ｗｄ［８］に０乃至２５５のデジタル信号を入力することで、カレントミラー回路１３０から得られる出力電流Ｉｏｕｔの計測を行った。

【0137】

図８は、実際に作製した演算回路に設けられている、ＤＡＣの入出力特性を示したグラフである。図８の入出力特性は、横軸にデジタルの入力値（ＩＮ（ｄｉｇｉｔａｌ））を示し、縦軸に出力電流Ｉｏｕｔ［ｎＡ］を示している。図８に示すとおり、配線ｗｄ［１］乃至配線ｗｄ［８］に０乃至２５５のデジタル信号を入力することで、出力電流Ｉｏｕｔが、デジタル信号の値に比例して増加している結果となった。これにより、実際に作製された演算回路に含まれるＤＡＣが正常に動作することが確認できた。

【符号の説明】

【0138】

１００：ＤＡＣ、１０１－ｋ：スイッチ、１０２－ｋ：トランジスタ、１１０－ｋ：回路、１１０－ｎ：回路、１１０－１：回路、１２０：回路、１３０：カレントミラー回路、２０２－ｋ：可変抵抗素子、３５０：演算回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】