特許 7694295 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-06-10

(45)【発行日】2025-06-18

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 8/50 20250101AFI20250611BHJP

   H10D 84/80 20250101ALI20250611BHJP

   H10D 12/00 20250101ALI20250611BHJP

   H10D 62/10 20250101ALI20250611BHJP

   H10D 64/20 20250101ALI20250611BHJP

【ＦＩ】

H10D8/50 D

H10D84/80 203D

H10D12/00 103S

H10D62/10 101G

H10D62/10 101V

H10D62/10 101M

H10D62/10 101F

H10D64/20 F

【請求項の数】 7

(21)【出願番号】P 2021153363

(22)【出願日】2021-09-21

(65)【公開番号】P2023045129

(43)【公開日】2023-04-03

【審査請求日】2024-05-09

(73)【特許権者】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】花岡 正行

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特表２０１５－５０７８４９（ＪＰ，Ａ）

【文献】特開２００９－０３２７２８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０００６５７９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ８／５０

Ｈ１０Ｄ ８４／８０

Ｈ１０Ｄ １２／００

Ｈ１０Ｄ ６２／１０

Ｈ１０Ｄ ６４／２０

(57)【特許請求の範囲】

【請求項1】

活性領域と不活性領域を有する第1導電型の第1半導体領域と、
前記活性領域において前記第1半導体領域に達するように設けられた第１の溝と、
前記第１の溝に形成された第１の絶縁膜と、
前記第１の溝の内部に設けられた導電体と、
前記不活性領域において前記第1半導体領域に達するように設けられた第２の溝と、
前記第２の溝に形成された第２の絶縁膜と、
前記不活性領域において前記第２の溝と離隔し、前記第1半導体領域に達するように設けられた第３の溝と、
前記第１の溝と前記第２の溝との間の前記第1半導体領域上に設けられた第２導電型の第２半導体領域と、
前記第２の溝と前記第３の溝との間の前記第1半導体領域上に設けられた第２導電型の第３半導体領域と、
前記第２の溝の前記第２の絶縁膜上に、前記第２半導体領域から離隔して配置された第１フィールド電極と、
前記第２の溝の前記第２の絶縁膜上に、前記第３半導体領域から離隔して配置された第２フィールド電極とを備え、
前記第１フィールド電極は、電気的に第１の主電極と接続され、前記第２フィールド電極は、電気的にフローティングであり、
前記第２半導体領域は電気的にフローティングである、半導体装置。

【請求項2】

活性領域と不活性領域を有する第1導電型の第1半導体領域と、
前記活性領域において前記第1半導体領域に達するように設けられた第１の溝と、
前記第１の溝に形成された第１の絶縁膜と、
前記第１の溝の内部に設けられた導電体と、
前記不活性領域において前記第1半導体領域に達するように設けられた第２の溝と、
前記第２の溝に形成された第２の絶縁膜と、
前記不活性領域において前記第２の溝と離隔し、前記第1半導体領域に達するように設けられた第３の溝と、
前記第１の溝と前記第２の溝との間の前記第1半導体領域上に設けられた第２導電型の第２半導体領域と、
前記第２の溝と前記第３の溝との間の前記第1半導体領域上に設けられた第２導電型の第３半導体領域と、
前記第２の溝の前記第２の絶縁膜上に、前記第２半導体領域から離隔して配置された第１フィールド電極と、
前記第２の溝の前記第２の絶縁膜上に、前記第３半導体領域から離隔して配置された第２フィールド電極とを備え、
前記第１フィールド電極は、電気的に第１の主電極と接続され、前記第２フィールド電極は、電気的にフローティングであり、
前記第２半導体領域と前記第１フィールド電極との間の距離は、前記第２半導体領域と前記導電体との間の距離より大きい、半導体装置。

【請求項3】

前記第２半導体領域は電気的にフローティングである、請求項２に記載の半導体装置。

【請求項4】

更に、前記活性領域の前記第1半導体領域上に配置された第２導電型の第４半導体領域を備え、
前記第４半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも低い、請求項１～３の何れか１項に記載の半導体装置。

【請求項5】

前記第２の溝と前記第３の溝との間のピッチは、前記第１の溝同士のピッチよりも広い、請求項１～４の何れか１項に記載の半導体装置。

【請求項6】

前記第２半導体領域の深さは、前記第２の溝の深さの半分よりも深く、前記第２の溝の深さよりも浅い、請求項１～５の何れか１項に記載の半導体装置。

【請求項7】

前記第１の絶縁膜の厚さは、前記第２の絶縁膜の厚さよりも薄い、請求項１～６の何れか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

耐圧向上のために、活性領域と不活性領域を分断する終端トレンチを利用する方法がある。また、終端トレンチ内の左右の側面にフィールド電極を設け、両方のフィールド電極をアノード電位またはフローティング電位にすることで電界を緩和することが知られている。

【先行技術文献】

【特許文献】

【0003】

【文献】米国特許出願公開第2020/0006579号公報

【文献】特許第5315638号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、終端トレンチに設けられた両方のフィールド電極をアノード電位或いはフローティング電位にしても、終端トレンチの外周側のコーナー底部の酸化膜付近で電界が集中して耐圧の劣化或いは終端トレンチ上に形成された酸化膜の劣化が生じる可能性がある。

【0005】

上記問題点に鑑み、本発明は、高耐圧化可能な半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様によれば、半導体装置は、第1半導体領域と、第1半導体領域に設けられた第１の溝と、第１の溝に形成された第１の絶縁膜と、第１の溝の内部に設けられた導電体と、第1半導体領域に設けられた第２の溝と、第２の溝に形成された第２の絶縁膜と、第２の溝の外側に離隔して第1半導体領域に設けられた第３の溝と、第１の溝と第２の溝との間に設けられた第２半導体領域と、第２の溝と第３の溝との間に設けられた第３半導体領域と、第２の溝の内部の第２の絶縁膜上に、第２半導体領域から離隔して形成された第１フィールド電極と、第２の溝の内部第２の絶縁膜上に、第３半導体領域から離隔して形成された第２フィールド電極とを備える。第１フィールド電極は、第１の主電極と電気的に接続され、第２フィールド電極は、電気的にフローティングであり、前記第２半導体領域は電気的にフローティングである。本発明の別の態様によれば、半導体装置は、活性領域と不活性領域を有する第1導電型の第1半導体領域と、前記活性領域において前記第1半導体領域に達するように設けられた第１の溝と、前記第１の溝に形成された第１の絶縁膜と、前記第１の溝の内部に設けられた導電体と、前記不活性領域において前記第1半導体領域に達するように設けられた第２の溝と、前記第２の溝に形成された第２の絶縁膜と、前記不活性領域において前記第２の溝と離隔し、前記第1半導体領域に達するように設けられた第３の溝と、前記第１の溝と前記第２の溝との間の前記第1半導体領域上に設けられた第２導電型の第２半導体領域と、前記第２の溝と前記第３の溝との間の前記第1半導体領域上に設けられた第２導電型の第３半導体領域と、前記第２の溝の前記第２の絶縁膜上に、前記第２半導体領域から離隔して配置された第１フィールド電極と、前記第２の溝の前記第２の絶縁膜上に、前記第３半導体領域から離隔して配置された第２フィールド電極とを備え、前記第１フィールド電極は、電気的に第１の主電極と接続され、前記第２フィールド電極は、電気的にフローティングであり、前記第２半導体領域と前記第１フィールド電極との間の距離は、前記第２半導体領域と前記導電体との間の距離より大きい。

【発明の効果】

【0007】

本発明によれば、高耐圧化可能な半導体装置を提供できる。

【図面の簡単な説明】

【0008】

【図1】実施形態に係る半導体装置の構造を示す模式的な断面図である。

【図2】図１の第２の溝周辺Ｘ１の拡大図である。

【図3】実施形態に係る半導体装置の構造を示す模式的な平面図である。

【図4】図３の第２の溝周辺Ｘ２の拡大図である。

【図5】本発明の実施形態に係る半導体装置において、第１フィールド電極にアノード電位、第２フィールド電極にフローティング電位とした場合の電位分布シミュレーション結果を示す模式図である。

【図6】第１の比較例の半導体装置において、第１フィールド電極にアノード電位、第２フィールド電極にアノード電位とした場合の電位分布シミュレーション結果を示す模式図である。

【図7】第２の比較例の半導体装置において、第１フィールド電極にフローティング電位、第２フィールド電極にフローティング電位とした場合の電位分布シミュレーション結果を示す模式図である。

【発明を実施するための形態】

【0009】

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

【0010】

また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

【0011】

図１は、本発明の実施形態に係る半導体装置１の模式的な断面図である。また、図２は、図１の第２の溝３１周辺Ｘ１の拡大図である。

【0012】

実施形態に係る半導体装置１は、図１に示すように、活性領域１０１及び活性領域１０１の残余の領域の不活性領域１０２を有する半導体基体を備える。半導体基体は、一方の主面２ａと他方の主面２ｂを有する。ここでは、実施形態に係る半導体装置１は、ファーストリカバリダイオード（FRD：Fast Recovery Diode）を活性領域１０１に配置した例について説明する。なお、実施形態に係る半導体装置１は、ＲＦＣダイオード（Relaxed Field of Cathode Diode）或いは逆導通絶縁ゲートバイポーラトランジスタ（RC-IGBT：Reverse Conducting Insulated Gate Bipolar Transistor）を活性領域１０１に配置してもよい。以下の説明において、不活性領域１０２の耐圧構造を有する領域を接合終端領域とも称する。

【0013】

実施形態に係る半導体装置１は、図１及び図２に示すように、第１導電型の第１半導体領域２と、第１導電型と異なる第２導電型の第２半導体領域２１と、第２導電型の第３半導体領域２２と、第２導電型の第４半導体領域２３と、第１導電型の第５半導体領域２４と、第１導電型の第６半導体領域２５と、第１の溝３と、第２の溝３１と、第３の溝３２とを備える。

【0014】

第１半導体領域２は、活性領域１０１と不活性領域１０２に共通に連続的に配置されている。

【0015】

第２半導体領域２１は、不活性領域１０２に配置され、第１半導体領域２の上面に接し、一方の主面２ａにおいて一部露出している。

【0016】

第３半導体領域２２は、不活性領域１０２において、第２の溝３１と接して配置され、第１半導体領域２の上面に接し、一方の主面２ａにおいて一部露出している。

【0017】

第４半導体領域２３は、活性領域１０１に配置され、第１半導体領域２の上面に接し、一方の主面２ａにおいて一部露出している。

【0018】

第１の溝３は、活性領域１０１に配置され、一方の主面２ａから第４半導体領域２３を貫通し、底面が第１半導体領域２に到達する。

【0019】

第２の溝３１は、不活性領域１０２において、第２半導体領域２１と接して配置され、一方の主面２ａから第２半導体領域２１を貫通し、底面が第１半導体領域２に到達する。

【0020】

第３の溝３２は、不活性領域１０２に配置され、一方の主面２ａから第３半導体領域２２を貫通し、底面が第１半導体領域２に到達する。

【0021】

第５半導体領域２４は、第３の溝３２と接して配置され、第１半導体領域２の上面に接し、一方の主面２ａにおいて一部露出している。

【0022】

第６半導体領域２５は、活性領域１０１と不活性領域１０２に共通に連続的に配置され、第１半導体領域２の下面に接し、他方の主面２ｂに露出している。

【0023】

第１導電型と第２導電型とは互いに反対の導電型である。即ち、第１導電型がｎ型であれば、第２導電型はp型である。第１導電型がｐ型であれば、第２導電型はｎ型である。ここでは、第１導電型がｎ型、第２導電型がp型の場合を例示的に説明する。また、以下の説明において、第２導電型の第２半導体領域２１をフロートp^-領域２１、第２導電型の第３半導体領域２２をフロートp領域２２、第２導電型の第４半導体領域２３をアノードp^-領域２３、第１導電型の第５半導体領域２４をチャネルストッパｎ⁺領域２４、第１導電型の第６半導体領域２５をカソードｎ⁺領域２５と称することもある。

【0024】

第１半導体領域２の不純物濃度は、例えば、１ｘ１０¹⁴ｃｍ^-3～１ｘ１０¹⁵ｃｍ^-3程度で形成されている。なお、第１半導体領域２の厚さは、耐圧６００Ｖの場合、６０～７０μｍ程度、耐圧１２００Ｖの場合、９０～１２０μｍ程度あってもよい。

【0025】

フロートp^-領域２１は、図１及び図２に示すように、第１の溝３と第２の溝３１との間に配置されている。フロートp^-領域２１の上部には、図２に示すように、層間絶縁膜５０が覆うようには配置されている。

【0026】

フロートp^-領域２１の深さＤ２は、図２に示すように、第２の溝３１の深さＤ１の半分より深く、第２の溝３１の深さＤ１よりも浅い。

【0027】

第１の溝３の側面及び底面には、図１及び図２に示すように、第１の絶縁膜４が設けられている。更に、第１の溝３の内側には、導電体５が充填されている。

【0028】

導電体５は、例えば、ポリシリコンであってもよい。また、導電体５は、第１の主電極１１に電気的に接続されている。

【0029】

第１の主電極１１は、図１に示すように、アノード端子Ａに電気的に接続されている。以下の説明において、第１の主電極１１をアノード電極１１とも称する。アノード電極１１は、図１及び図２に示すように、アノードp^-領域２３から第２の溝３１を跨いで、フロートp領域２２及び第３の溝３２上まで延在した層間絶縁膜５０上に形成されている。

【0030】

第２の溝３１の側面及び底面には、図１及び図２に示すように、第２の絶縁膜４１が設けられている。第２の溝３１の内部には、第１フィールド電極１３及び第２フィールド電極１４が配置されている。例えば、第１フィールド電極１３及び第２フィールド電極１４は、ポリシリコンであってもよい。また、第２の溝３１には、図２に示すように、層間絶縁膜５０が覆うように配置されている。すなわち、第１フィールド電極１３及び第２フィールド電極１４の上部には、層間絶縁膜５０とその上のアノード電極１１とが配置されている。

【0031】

第１フィールド電極１３は、図２に示すように、フロートp^-領域２１から離隔して形成されている。また、第１フィールド電極１３は、第１半導体領域２から離隔して形成されている。すなわち、第１フィールド電極１３は、第２の絶縁膜４１の側面と底面に接して配置されている。また、第１フィールド電極１３は、アノード電極１１と電気的に接続されている。第１フィールド電極１３は、例えば、導電体５を介してアノード電極１１と電気的に接続されている。すなわち、第１フィールド電極１３は、アノード電極１１と同じ電位である。詳細は、平面図である図４で接続例を説明する。

【0032】

第２フィールド電極１４は、図２に示すように、フロートp領域２２並びに第１フィールド電極１３から離隔して形成されている。また、第２フィールド電極１４は、第１半導体領域２から離隔して形成されている。すなわち、第２フィールド電極１４は、第２の絶縁膜４１の側面と底面に接して配置されている。つまり、第２フィールド電極１４は、第２の絶縁膜４１及び層間絶縁膜５０に挟まれており、他の電極とは電気的に接続しておらず、電位がフローティングである。

【0033】

フロートp^-領域２１と第１フィールド電極１３との間の距離は、フロートp^-領域２１と導電体５との間の距離より大きい。ここで、図２に示すように、フロートp^-領域２１と第１フィールド電極１３との間の距離は、第２の溝３１の側面及び底面に形成された第２の絶縁膜４１の厚さＮ１と略等しい。また、フロートp^-領域２１と導電体５との間の距離は、第１の溝３の側面及び底面に形成された第１の絶縁膜４の厚さＮ２と略等しい。すなわち、第２の溝３１の側面及び底面に形成された第２の絶縁膜４１の厚さＮ１は、図２に示すように、第１の溝３の側面及び底面に形成された第１の絶縁膜４の厚さＮ２より厚くなっていることが望ましい。

【0034】

フロートp領域２２の隣り合う溝間のピッチ（Ｌ１、Ｌ２、Ｌ３、・・・Ｌｎ）は、図１に示すように、隣り合う第２の溝３１と第３の溝３２との幅Ｌ１または第３の溝３２同士の幅（Ｌ２、Ｌ３、・・・、Ｌｎ）に相当する。また、第２の溝３１からチャネルストッパｎ⁺領域２４方向に向かうにつれて、フロートp領域２２の隣り合う溝間のピッチ（Ｌ１、Ｌ２、Ｌ３、・・・Ｌｎ）が狭くなるように配置されている。以下の説明において、隣り合う溝間の幅を隣り合う溝間のピッチとも称する。

【0035】

フロートp領域２２の上部には、図２に示すように、層間絶縁膜５０が覆うようには配置されている。

【0036】

アノードp^-領域２３の不純物濃度は、フロートp領域２２の不純物濃度よりも不純物濃度が低く設定されている。具体的には、アノードp^-領域２３の不純物濃度は、例えば、１ｘ１０¹⁵ｃｍ^-3～１ｘ１０¹⁷ｃｍ^-3程度で形成されている。

【0037】

アノードp^-領域２３は、第１の主電極１１と活性領域１０１のコンタクト領域３０において、電気的に接続している。コンタクト領域３０とは、図１に示すように、アノードp^-領域２３及び第１の溝３が一方の主面２ａに露出する領域である。図１に示すように、アノードp^-領域２３の隣り合う第１の溝間のピッチＭ１は、活性領域１０１内の隣り合う第１の溝３同士の幅に相当する。

【0038】

隣り合う第２の溝３１と第３の溝３２とのピッチＬ１は、アノードp^-領域２３の隣り合う第１の溝３同士のピッチＭ１よりも広い。具体的には、隣り合う第２の溝３１と第３の溝３２とのピッチＬ１は、アノードp^-領域２３の隣り合う第１の溝同士のピッチＭ１の５０倍程度である。例えば、アノードp^-領域２３の隣り合う第１の溝同士のピッチＭ１は、４～５μｍ程度である。隣り合う第２の溝３１と第３の溝３２とのピッチＬ１は、隣り合う第２の溝３１と第１の溝３とのピッチよりも広い。

【0039】

第３の溝３２の側面及び底面には、図１に示すように、第３の絶縁膜４２が設けられている。更に、第３の溝３２の内側には、導電体５２が充填されている。導電体５２はアノード電極１１と電気的に接続されている又は電位がフローティングである。

【0040】

導電体５２は、例えば、ポリシリコンであってもよい。導電体５２の上部には、図２に示すように、層間絶縁膜５０が覆うように配置されている。

【0041】

カソードｎ⁺領域２５は、第２の主電極１２と電気的に接続されている。

【0042】

第２の主電極１２は、図１に示すように、第１のカソード端子Ｋ１と電気的に接続されている。以下の説明において、第２の主電極１２を第１のカソード電極１２とも称する。第１のカソード電極１２は、カソードｎ⁺領域２５が露出する他方の主面２ｂ上に配置されている。

【0043】

チャネルストッパｎ⁺領域２４は、第３の主電極１５と電気的に接続されている。

【0044】

第３の主電極１５は、図１に示すように、第２のカソード端子Ｋ２と電気的に接続されている。以下の説明において、第３の主電極１５を第２のカソード電極１５とも称する。第２のカソード電極１５は、チャネルストッパｎ⁺領域２４上に配置されている。

【0045】

図３は、実施形態に係る半導体装置１の構造を示す模式的な平面図である。

【0046】

活性領域１０１ａには、図３に示すように、平面視で、第１の溝３がアノードｐ^-領域２３を囲むように配置されている。ここで、アノードｐ^-領域２３は、図３に示すように、ブロック状に形成されている。つまり、第１の溝３の延伸する方向（図３のＹ方向）において、隣り合う第１の溝３同志は複数個所で接続しており、同様に第１の溝３内の導電体５も隣り合う導電体５同志が複数個所で接続している。なお、活性領域１０１ａにおいて、第１の溝３とアノードｐ^-領域２３のパターン構成は、図示されたブロック状のほかに、ストライプ状パターン、格子状パターン、千鳥格子状パターン、ドット状パターンであっても良い。ここで、「平面視」とは、一方の主面２ａの面法線方向であり、図３で紙面の上下方向（Ｚ方向）から見た場合である。なお、図３において、Ｚ方向に垂直な平面をＸＹ平面として、紙面の左右方向がＹ方向、紙面の上下方向がＸ方向である。

【0047】

活性領域１０１ａの外側（半導体装置のコーナー側）１０１ｂでは、第１の溝３は円弧状になっており、円弧の中心側の第１の溝３と外側の第１の溝３とを複数個所で溝が繋がっており、その内部に設けられた導電体を通じて中心側の第１の溝３内の導電体５と外側の第１の溝３内の導電体５とを電気的に接続している。活性領域１０１は、図３に示すように、第２の溝３１に囲われた内側に配置されている。また、不活性領域１０２は、第２の溝３１の外側に配置されている。不活性領域１０２の第３の溝３２等は第２の溝３１を囲むように形成されているが、図３では省略されている。

【0048】

また、図４は、図３の第２の溝３１周辺Ｘ２の拡大図である。図４では、アノード電極１１、第２のカソード電極１５、及び層間絶縁膜５０の図示を省略している。図４のＶ－Ｖ線に沿った断面図が図２に相当している。図４の破線ＣＢは、コンタクトの境界を表している。

【0049】

図４に示すように、第２の溝３１は面内で略均一的に複数個所から第１の溝３への接続溝が形成されており、その接続溝内に設けられた導電体を通じて、導電体５は第１フィールド電極１３と電気的に接続されている。

【0050】

図５は、本発明の実施形態に係る半導体装置１において、第１フィールド電極１３をアノード電極１１と同じ電位、第２フィールド電極１４をフローティング電位に設定した場合の電位分布シミュレーション結果の模式図である。

【0051】

すなわち、図５においては、第１フィールド電極１３をアノード電極１１と同じ電位、第２フィールド電極１４をフローティング電位に設定することにより、第１の溝３の底面周辺Ｐ１及び、第１フィールド電極１３の底面周辺Ｐ２並びにＰ３において、電界の緩和効果が得られている。このため、実施形態においては高耐圧の半導体装置を得ることができる。図５において、各ラインは１０Ｖ／本で示されている。

【0052】

次に、図６は、第１の比較例として、第１フィールド電極１３をフローティング電位、第２フィールド電極１４をフローティング電位に設定した場合の電位分布シミュレーション結果の模式図である。

【0053】

第１フィールド電極１３及び第２フィールド電極１４をフローティング電位に設定した場合、電気力線はフロートp^-領域２１内の上方へと持ち上がり、第１の溝３の底面付近の電界Ｐ３において電界が集中している。そのため、耐圧劣化または第１の溝３に形成される第１の絶縁膜４の劣化が生じる可能性がある。以下の説明において、電界が集中することを電界集中と称することもある。

【0054】

次に、図７は、第２の比較例として、第１フィールド電極１３をアノード電極１１と同じ電位、第２フィールド電極１４をアノード電極１１と同じ電位に設定した場合の電位分布シミュレーション結果の模式図である。

【0055】

第１フィールド電極１３及び第２フィールド電極１４をアノード電極１１と同じ電位に設定した場合、第２フィールド電極１４の底面及び側面の酸化膜周辺Ｐ４において電界が集中している。そのため、耐圧劣化または第２の溝３１に形成される第２の絶縁膜４１の劣化が生じる可能性がある。

【0056】

以上に説明したように、実施形態に係る半導体装置１では、第２の溝３１の内部に配置された第１フィールド電極１３をアノード電極１１と同じ電位、第２フィールド電極１４をフローティング電位とすることにより、第２の溝３１と第２の溝３１と隣り合う第１の溝３との間に設けられた第２半導体領域２１に電気力線が入り込むことを抑制し、電気力線をよりフラットにすることができる。そのため、接合終端領域における電界を緩和し、高耐圧化を図ることができる。なお、電気力線をよりフラットにするため、第２の溝３１は第１の溝３より幅広に形成することが望ましい。

【0057】

また、第２フィールド電極１４をフローティング電位にすることにより、一部の電気力線が第２の溝３１内に入り込むことで、第２の溝３１の底部の第２フィールド電極１４側のコーナー部の周辺の電界集中を緩和することができる。

【0058】

第１の溝３と第２の溝３１との間に、フロートp^-領域２１を配置し、フロートp^-領域２１の深さＤ２を第２の溝３１の深さＤ１の半分より深く、第２の溝３１の深さＤ１よりも浅く配置することにより、フロートp^-領域２１内における一部の電気力線が一方の主面２ａ方向へ延びない（フロートp^-領域２１内における一部の電気力線が上方向に持ち上がってこない）ため、耐圧低下への影響を低減することができる。

【0059】

フロートp^-領域２１をフローティング電位にすることにより、第１の溝３及び第２の溝３１の底部付近の電界集中を緩和し、アノード電極１１に電気力線を到達し難くして耐圧が向上することができる。

【0060】

第２の絶縁膜４１の厚さＮ１を第１の絶縁膜４の厚さＮ２より厚くすることにより、第２の溝３１の底面周辺の漏れ電流を低減することができる。

【0061】

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

【0062】

このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0063】

１…半導体装置
２…第１半導体領域
３…第１の溝
４…第１の絶縁膜
５…導電体
１１…第１の主電極、アノード電極
１２…第２の主電極、第１のカソード電極
１３…第１フィールド電極
１４…第２フィールド電極
１５…第３の主電極、第２のカソード電極
２１…第２半導体領域、フロートp^-領域
２２…第３半導体領域、フロートp領域
２３…第４半導体領域、アノードp^-領域
２４…第５半導体領域、チャネルストッパｎ⁺領域
２５…第６半導体領域、カソードｎ⁺領域
３０…コンタクト領域
３１…第２の溝
３２…第３の溝
４１…第２の絶縁膜
４２…第３の絶縁膜
５０…層間絶縁膜
５２…導電体
１０１…活性領域
１０２…不活性領域
２ａ…一方の主面
２ｂ…他方の主面
Ａ…アノード端子
Ｋ１…第１のカソード端子
Ｋ２…第２のカソード端子
Ｎ１…第２の絶縁膜の厚さ
Ｎ２…第１の絶縁膜の厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】