特許 7698169 電圧バッファリングのための方法及び装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-06-17

(45)【発行日】2025-06-25

(54)【発明の名称】電圧バッファリングのための方法及び装置

(51)【国際特許分類】

   H03F 1/32 20060101AFI20250618BHJP

   H03F 1/56 20060101ALI20250618BHJP

【ＦＩ】

H03F1/32

H03F1/56

【請求項の数】 10

(21)【出願番号】P 2021510007

(86)(22)【出願日】2019-08-30

(65)【公表番号】

(43)【公表日】2021-12-09

(86)【国際出願番号】 US2019049089

(87)【国際公開番号】W WO2020047425

(87)【国際公開日】2020-03-05

【審査請求日】2022-08-22

(31)【優先権主張番号】62/725,832

(32)【優先日】2018-08-31

(33)【優先権主張国・地域又は機関】US

【前置審査】

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】シラージ アクタール

(72)【発明者】

【氏名】スワミナサン サンカラン

【審査官】竹内 亨

(56)【参考文献】

【文献】特表２００７－５２０１６３（ＪＰ，Ａ）

【文献】国際公開第２０１２／１４１００８（ＷＯ，Ａ１）

【文献】米国特許出願公開第２００３／００３０４７８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ １／００－３／７２

(57)【特許請求の範囲】

【請求項1】

第１の入力端子と第１の出力端子と電流端子とを有する第１のトランジスタであって、前記第１の入力端子において第１の入力電圧を受け取り、前記第１の出力端子に電圧を供給するために前記第１の入力電圧をバッファリングするように構成される、前記第１のトランジスタと、
第１の制御端子と、前記第１の出力端子に結合される第１の電流端子と、第２の電流端子とを有する第１の電流源であって、前記第１の出力端子に電流を供給するように構成される、前記第１の電流源と、
前記第１のトランジスタの電流端子と電圧供給ノードとの間に結合される第１の抵抗器と、
前記第１の制御端子に結合される第２の抵抗器と、
前記第２の電流端子と基準電圧ノードとの間に結合される第１のインダクタと、
を含み、
前記第１の抵抗器と前記第１のインダクタとが、前記第１の入力電圧が前記第１の電流源における第１の閾値電圧に近づくときに前記第１の電流源の圧縮を低減するように構成され、前記低減することが前記第１の入力電圧がスイングしているときに前記第１の電流端子と前記第２の電流端子との電圧スイングを調整することによることを含む、装置。

【請求項2】

請求項１に記載の装置であって、
前記第１の閾値電圧が、前記第１の電流源を圧縮することなく前記第１の電流端子と前記第２の電流端子とが電圧を受け取ることができる電圧である、装置。

【請求項3】

請求項１に記載の装置であって、
前記第２の抵抗器が、前記第１の制御端子において高インピーダンスを生成するように構成される、装置。

【請求項4】

請求項１に記載の装置であって、
前記第１のインダクタが、前記第２の電流端子における電圧を前記基準電圧ノードにおける基準電圧より下に減少させるように、又は、前記第２の電流端子における電圧を供給電圧より上に増加させるように構成される、装置。

【請求項5】

請求項４に記載の装置であって、
前記第１のインダクタが、
前記第１の入力電圧が前記基準電圧より下にスイングしているときに前記第２の電流端子における電圧を前記基準電圧より下に減少させ、
前記第１の入力電圧が前記供給電圧より上にスイングしているときに前記第２の電流端子における電圧を前記供給電圧より上に増加させる、
ように構成される、装置。

【請求項6】

請求項１に記載の装置であって、
前記第２の抵抗器と前記第１のインダクタとが、前記第１の入力電圧がスイングしているときに前記第１の閾値電圧を維持するように更に構成される、装置。

【請求項7】

請求項１に記載の装置であって、
前記第２の抵抗器が、前記第１の制御端子と前記第２の電流端子とにおける電圧をバイアスするように構成される、装置。

【請求項8】

請求項１に記載の装置であって、
第２の入力端子と第２の出力端子とを有する第２のトランジスタと、
第２の制御端子と、前記第２の出力端子に結合される第３の電流端子と、第４の電流端子を有する第２の電流源であって、前記第２の出力端子に電流をバイアスするように構成される、前記第２の電流源と、
を更に含む、装置。

【請求項9】

請求項８に記載の装置であって、
前記第２のトランジスタが、前記第２の入力端子において第２の入力電圧を受け取るように構成され、
前記第２の入力電圧が前記第１の入力電圧に対して１８０度位相が異なり、前記第２の出力端子における電圧が前記第１の出力端子における電圧に対して１８０度位相が異なる、装置。

【請求項10】

請求項９に記載の装置であって、
前記第２の制御端子に結合される第３の抵抗器と、
前記第４の電流端子と前記基準電圧ノードとの間に結合される第２のインダクタと、
を更に含み、
前記第３の抵抗器と前記第２のインダクタとが、前記第２の入力電圧が前記第２の電流源における第２の閾値電圧に近づくときに前記第２の電流源の圧縮を低減するように構成され、前記低減することが前記第２の入力電圧がスイングしているときに前記第３の電流端子と前記第４の電流端子との電圧スイングを調整することによることを含む、装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、全般的に、バッファリングに関し、特に、電圧バッファリングに関する。

【背景技術】

【0002】

第１の電圧増幅器段が、電圧入力と第２の電圧増幅器段との間のバッファとして用いられ得る。増幅器の電圧利得が、増幅器出力電圧対増幅器入力電圧の比である。増幅器がバッファとして用いられるとき、増幅器の電圧利得は典型的に１であり、これは単位利得とも呼ばれ得る。電圧増幅器は単段又は多段であり得る。多段電圧増幅器は、カスケードされた複数の単段電圧増幅器を含む。単段電圧増幅器は、反転電圧増幅器、電流フォロワ増幅器、電圧フォロワ増幅器等の多くのトポロジーを有し得る。

【0003】

例示の電圧フォロワ増幅器において、出力における電圧は、入力における電圧を概して追従する。１つの例示の電圧フォロワトポロジーには、エミッタフォロワ構成で接続されるバイポーラ接合トランジスタ（ＢＪＴ）が含まれる。別の例示の電圧フォロワトポロジーには、共通ドレイン構成で接続される金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が含まれる。

【発明の概要】

【0004】

例示の装置において、第１のトランジスタが、ベース端子、第１の電流端子、及び第２の電流端子を有する。ベース端子は入力電圧ノードに結合される。第２のトランジスタが、制御端子、第３の電流端子、及び第４の電流端子を有する。第３の電流端子は第２の電流端子に結合される。第４の電流端子は第１の抵抗器に結合される。第２の抵抗器が制御端子に結合される。インダクタが、第１の抵抗器と接地端子との間に結合される。

【図面の簡単な説明】

【0005】

【図1】例示の増幅器システムの概略図である。

【0006】

【図2】図１のバッファの実装を示す概略図である。

【0007】

【図3】図２のバッファの電圧信号を図示する信号プロット図である。

【0008】

【図4】バイアス構成要素を含む図１のバッファの例示の回路実装の概略図である。

【0009】

【図5】図４のバッファの電圧信号を図示する信号プロット図である。

【0010】

【図6】図４のバッファを介する電圧を図示するシミュレートされた信号プロット図である。

【0011】

【図7】図２及び図４のバッファの動作を対比する信号プロット図である。

【0012】

【図8】図２及び図４のバッファのノイズファクタを対比するノイズ指数プロット図である。

【発明を実施するための形態】

【0013】

図面は一定の縮尺で描かれているわけではない。概して、図面及び本明細書における同じ参照番号は、同一又は類似の部分を示す。図面は、明確な線及び境界を用いて各層及び領域を示しているが、これらの線及び／又境界の幾つか又は全部が理想化されている場合がある。実際には、これらの線及び／又は境界は、観察不可能である、混ざっている、及び／又は不規則である可能性がある。

【0014】

少なくとも一例において、高出力インピーダンスを有する第１の回路から低入力インピーダンスを有する第２の回路に電圧を転送するためにバッファリング回路が用いられる。本明細書で用いられるように、インピーダンスは、交流に対する電気回路又は構成要素の実効抵抗である。インピーダンスは、オーム抵抗（例えば、抵抗性成分に起因する抵抗）とリアクタンス（例えば、誘導性及び容量性成分に起因する抵抗）の複合効果を表す。バッファリング回路の例としては、エミッタフォロワ増幅器、電圧バッファ、共通コレクタ増幅器、共通ソース増幅器、バッファ増幅器等が含まれる。幾つかの例において、バッファリング回路が、第１の回路の出力と第２の回路の入力との間のインピーダンス整合のために用いられる。例えば、音声信号等の任意の入力信号が可聴周波数範囲においてスピーカで再現されるときに、エミッタフォロワが用いられ得る。

【0015】

他の例において、バッファリング回路は、低動作電流（例えば、数十ミリアンペア）ではなく、高動作電圧（例えば、高電圧は、５ボルト、５０ボルト、８０ボルト等、アプリケーションに依存して変化し得る）で負荷を駆動する。例示の動作において、バッファリング回路は、負荷におけるバッファリング回路の入力電圧に一致する出力電圧を生成するために有用である。それによって、バッファリング回路は、出力端子から引き出された電流負荷とは無関係に出力電圧を維持し、これは入力のバッファリングとしても知られている。幾つかのバッファリング回路は、バッファリング回路の出力において電流源を含む。

【0016】

動作及び実装において、エミッタフォロワが、ＢＪＴ等の第１のトランジスタを含み、これは、ＢＪＴのエミッタ端子における電圧をＢＪＴのベース端子における電圧に追従させる。ＢＪＴのベース端子は、入力ノードに結合され、入力ノードにおいて入力信号を受信するように構成される。入力信号は、音声又は無線周波数信号、前の増幅器段からの出力電圧等であり得る。第１のトランジスタのエミッタ端子は、第２のトランジスタ（ＢＪＴ、ＭＯＳＦＥＴ等）に結合される。第２のトランジスタは、第１のトランジスタのエミッタ端子と接地との間に結合される。このような構成において、第２のトランジスタは電流源として動作する。例えば、第２のトランジスタは、第１のトランジスタのバイアス電流を設定しつつ、第１のトランジスタのエミッタ端子において高インピーダンスを提供する。第２のトランジスタは、第１のトランジスタのコレクタ端子が供給電圧ノードに結合されており、入ってくる入力信号を受信しないときに、第１のトランジスタのコレクタ端子を介して一定の定在電流を流す。

【0017】

電流源を備えるエミッタフォロワの例示の動作において、第１のトランジスタのベース端子は入力信号を受信する。幾つかの例において、入力信号はスイングする（例えば、相対的に高い電圧と相対的に低い電圧の間で変動する）。或る条件下（例えば、第２のトランジスタの製造仕様が満たされる場合）では、電流源として機能する第２のトランジスタは、第１のトランジスタの出力信号を入力信号に応じてスイングさせる。本明細書において用いられるように、「出力スイング」「信号スイング」「電圧スイング」、及び「電流スイング」は、入力信号値及び時間の偏位を指すために用いられる用語である。例えば、入力信号が１の振幅を持つ正弦波である場合、その信号は、１から－１まで「スイング」する。信号スイングに対する単位は、電圧、電流、周波数等（１ボルト、１アンペア、１ｋＨｚ等）であり得る。他の例において、第２のトランジスタの製造仕様が満たされていない条件下では、第２のトランジスタは、出力信号が入力信号に応じてスイングすることを許可しない。

【0018】

エミッタフォロワが、出力において入力信号を忠実に表すように設計される。従って、エミッタフォロワは常に入力信号のスイングを追従することになる。製造仕様が満たされていない条件下（例えば、ＢＪＴ、トランジスタ、ＭＯＳＦＥＴ、等のタイプに対して入力電圧が高すぎる場合等）では、出力は、入力のスイングを忠実に追従しない。例えば、電流源として機能するタイプのＭＯＳＦＥＴは、ＭＯＳＦＥＴが受け取るべき入力電圧の量に対応する仕様を有する。このようなＭＯＳＦＥＴの仕様は、ＭＯＳＦＥＴの物理的サイズに基づく。ＭＯＳＦＥＴの物理的サイズは、ＭＯＳＦＥＴの信頼性が影響を受ける前に、ＭＯＳＦＥＴを通過し得る電圧の制限に関連する。電圧の制限には、ＭＯＳＦＥＴのドレイン端子及びソース端子がどの程度の大きさの電圧（Ｖｄｓ）を生成し得るかに対する制限が含まれる。例えば、（電流源として機能するＭＯＳＦＥＴの）Ｖｄｓは制限値であり、ＭＯＳＦＥＴは、制限値より上又は下の閾値を超えないものを取り扱うように指定されている。入力信号が、ＭＯＳＦＥＴの閾値の値を下回る電圧値までスイングする場合、ＭＯＳＦＥＴのＶｄｓが大きく低下し、そのため、エミッタフォロワ（例えば、エミッタ端子）の出力において出力クリッピングが生じる。クリッピングは、増幅器（エミッタフォロワ増幅器、電圧バッファ増幅器等）が過駆動され（例えば、製造仕様を満たしていない）、その最大能力を超える出力電圧又は電流を供給しようと試みたときに生じる波形歪の形式である。ハードクリッピングにおいて、信号の振幅は、最大振幅に制限され、そのため、波形は丸い頂部と底部を有するのではなく、フラット又はカットオフになる。ソフトクリッピングにおいて、信号の振幅は、ハードクリッピングの急激な形状ではなく、滑らかな曲線に沿って飽和される。また、ソフトクリッピングは、波形の振幅が入力信号の振幅より小さい（圧縮されている）ので、電圧圧縮としても知られている。クリッピングの結果、出力信号は、入力信号を忠実に追従しない。

【0019】

出力クリッピングはエミッタフォロワに対して非線形を導入するため、出力クリッピングは重大な問題である。エミッタフォロワ等のシステムが非線形であるとき、システムの出力は入力と等しくない。例えば、電流源ＭＯＳＦＥＴのＶｄｓが低下していることに起因して、エミッタフォロワの非線形性が増大している場合、エミッタフォロワの出力信号は入力信号を追従していない可能性が高い（例えば、入力電圧が製造仕様を超えているときに出力信号は歪む）。エミッタフォロワは、負荷のための出力において入力の電圧を維持するために、バッファとしての特定の使用に対して設計及び実装されているので、非線形性は望ましくない影響である。

【0020】

本明細書に説明される例示の装置及びシステムは、電流源ＭＯＳＦＥＴの出力に結合されるインダクタを含むことによって、電流源ＭＯＳＦＥＴを備えるエミッタフォロワの非線形性を最小化するか及び／又はなくす。例えば、本明細書に説明される装置は、インダクタを含むことによって出力信号のクリッピングをなくす。また、本明細書に説明される例は、出力信号スイングのクリッピングに起因するエミッタフォロワの電圧圧縮を低減する。

【0021】

エミッタフォロワにおける電圧圧縮の低減に起因して、エミッタフォロワの非線形性がなくなる。また、本明細書に説明される装置は、電圧スイングが閾値の値を超えると、エミッタフォロワにおける変調を低減する。このようにして、エミッタフォロワの線形性が改善され、１デシベル（１ｄＢ）圧縮ポイントが新しい値に拡張され、高周波数入力信号の間に生成されるノイズが低減される。

【0022】

一般に、デバイスの線形性が改善されると、デバイスの１ｄＢ圧縮ポイントも改善される（例えば、拡張される）。例えば、１ｄＢ圧縮ポイント（例えば、ＯＰ１ｄＢ、Ｐ１ｄＢ）は、入力信号の電流が、出力におけるデバイスの利得を、出力の通常の線形利得から１ｄＢ減少させるポイントである。多くの線形増幅器は、特定の周波数レンジに対して固定利得を有する。出力信号対入力信号がグラフ上に図示される場合、線形関係性が図示される。線の傾斜が利得である。入力信号の周波数が増加し続けると、或る時点において利得が減少し始める。増幅器は圧縮に入り、入力の増加に応答して更に出力が増加することはない。Ｐ１ｄＢを拡張することは、出力信号が圧縮する前に、デバイスに対する入力信号（例えば、信号の電圧）の量を増加させることを含む。

【0023】

図１は、例示の増幅システム１００の概略図である。幾つかの例において、増幅システムは、入力端子によって提供された信号をバッファリングするために、電圧バッファ、エミッタフォロワ、ソースフォロワ等を用いる。増幅システム１００は、第１段入力１０４及び第１段出力１０６を含む例示の第１段増幅器１０２を含む。増幅システム１００は、第１段出力１０６、バイアス電圧端子（Ｖｂｉａｓ）１１０、及び電圧供給（Ｖｓｕｐｐｌｙ）１１２に結合されるバッファ１０８を含む。バッファ１０８の出力１１４が、負荷出力１２０を含む第２段増幅器１１８に結合される。

【0024】

図１において、増幅システム１００は、第１段入力１０４を受け取り、それぞれの負荷に基づいて第１段入力１０４の振幅を調節するための第１段増幅器１０２を含む。例えば、第１段入力１０４は、スピーカ等の負荷に対して無視可能な値を備える正弦波であり得る。第１段増幅器１０２は、第１段入力１０４の振幅を増加及び／又はブーストし、第１段入力１０４等の振幅を再現するように動作し得る。第１段増幅器１０２は、調節された入力信号を、第１段出力１０６を介してバッファ１０８に提供する。第１段増幅器１０２は、電圧増幅器、電流増幅器、演算増幅器、ＭＯＳＦＥＴ、ＢＪＴ、又は第１段入力１０４の振幅を調節するために適した他の任意の電気デバイスであり得る。

【0025】

図１において、増幅システム１００は、第２段増幅器１１８のための受け取られた第１段出力１０６をバッファリングするためのバッファ１０８を含む。本明細書で用いられるように、第１段出力１０６は、「第１段出力」１０６及び「入力」１０６上の電圧及び電流が等しくなるように、入力１０６と呼ばれる。バッファ１０８は、バッファ１０８の特定の動作のために、供給電圧端子を介して供給電圧１１２を受け取り、Ｖｂｉａｓ１１０を介してバイアス電圧を受け取るように構成される。幾つかの例において、バッファ１０８は、エミッタフォロワ、ソースフォロワ、共通コレクタ増幅器、及び／又は入力電圧をバッファリングし得るその他の任意デバイスであり得る。本明細書に説明される例において、バッファ１０８は、シングルエンド入力１０６を備えるシングルエンド出力（例えば、１１４）を含む。或いは、バッファ１０８は、２つの入力を受け取り、シングルエンド入力及びシングルエンド出力を備える非差動バッファ増幅器に対して２つの出力を含むように構成された差動バッファ増幅器であり得る。

【0026】

幾つかの例において、バッファ１０８は、正弦波として入力１０６を受け取り、出力１１４において、その正弦波を再現する（例えば、バッファリングする）。バッファ１０８は、これ以降に、図２及び図３に関連して更に詳細に説明される。

【0027】

図１において、増幅システム１００は、第１段増幅器１０２によって第１段入力１０４に印加される利得に加えて、入力１０６に印加される利得を増加させるための第２段増幅器１１８を含む。例えば、複数の増幅器段が連続して用いられているときに、全体的な電圧利得が増加され得る。例えば、第１段増幅器１０２が１０の利得を有し、第２段増幅器１１８もまた１０の利得を有する場合、元の第１段入力１０４に印加される総利得は２０であり、そのため、第１段入力１０４は、１つの増幅器のみが存在した場合に第１段入力１０４が受け取るはずであったものに比べて二倍の利得の量を受け取る。

【0028】

幾つかの例において、第２段増幅器１１８は、負荷のために第１段入力１０４に印加される総利得を増加させる。例えば、負荷はスピーカであり、第１段入力１０４は音声信号である。第２段増幅器１１８は、音声信号を、可聴周波数（例えば、ユーザによって聞き取られ得る音声）を生成するために、そのスピーカの閾値を満たす値まで増加させる。このようにして、第２段増幅器１１８によって生成される利得の量は負荷によって決定され得る。

【0029】

幾つかの例において、第１段増幅器１０２と第２段増幅器１１８との間にバッファ（例えば、バッファ１０８）が存在しない。バッファがない場合、第１段増幅器１０２上のインピーダンスは第２段増幅器１１８の入力抵抗（例えば、インピーダンス）である。第１段増幅器１０２が第２段増幅器１１８を直接制御する場合、第２段増幅器１１８の「低」入力インピーダンスは第１段増幅器１０２を「ロードダウン」し、従って、電圧スイングを減少させる。従って、負荷におけるインピーダンスを増加させるために、２つの増幅器段（例えば、１０２、１１８）の間に、電圧増幅器／バッファ（例えば、エミッタフォロワ、ソースフォロワ等）を含むことが望ましい。バッファ１０８を挿入することによって、第１段増幅器１０２と負荷との間のインピーダンスは、高インピーダンスになる。高インピーダンスの結果、第１段増幅器１０２からのスイングは、ロードダウンされない。バッファ１０８は、その後、第２段増幅器１１８を駆動するために、バッファ出力１１４上の出力スイングを再現する。

【0030】

第２段増幅器１１８は、電流増幅器、演算増幅器、ＭＯＳＦＥＴ、ＢＪＴ、又は出力１１４上の信号の振幅を調節するために適した他の任意の電気デバイスであり得る。

【0031】

図２は、図１のバッファの実装の付加的な詳細を示す概略図である。バッファは、第１のトランジスタ２０２、第２のトランジスタ２０４、第１の抵抗器２１８、第１の電流源２２０、及び第２の電流源２２２を含む。バッファにおいて、図２のバッファは差動実装であるので、概略図の右側（例えば、第２のトランジスタ２０４及び第２の電流源２２２）は、概略図の左側（例えば、第１のトランジスタ２０２及び第１の電流源２２０）のレプリカとして識別され得る。差動実装は、非反転入力（１０６）、反転入力（第２のベース端子２１４に結合される破線）、非反転出力（１１４）、及び反転出力（エミッタノード２１７に結合される破線）を含む実装と称することができる。図２のバッファは、大きな信号動作（例えば、大信号はトランジスタ及び抵抗器のサイズに対する）において動作している場合、クリッピング、意図しない変調、圧縮ポイントの低減（ＯＰ１ｄＢ）、及び相互変調歪の増加（ＩＭＤ３）等の望ましくない特性を示す。

【0032】

本明細書で用いられるように、「第１のトランジスタ２０２」を参照するときは、説明及び／又は図面が第１のトランジスタ２０２及び第２のトランジスタ２０４の両方に適用されることを理解すべきである。同様に、「第１の電流源２２０」を参照するときは、説明及び又は図面は、第１の電流源２２０及び第２の電流源２２２の両方に適用されることを理解すべきである。このようにして、第２のトランジスタ２０４及び第２の電流源２２２は、第１のトランジスタ２０２及び第１の電流源２２０のレプリカであり、互いに同じ様に動作すると理解され得る。しかしながら、第２のトランジスタ２０４は、第１のトランジスタ２０２に印加された入力信号と１８０度位相が異なる入力信号を入力１０６から受け取る。

【0033】

図２において、バッファは、コレクタ端子からエミッタ端子へ電流を流すための第１のトランジスタ２０２及び第２のトランジスタ２０４を含む。第１のトランジスタ２０２は、コレクタノード２０７において第１の抵抗器２１８に結合される第１のコレクタ端子２０６、入力１０６に結合され、入力１０６を介して入力信号を受け取るように構成される第１のベース端子２０８、及びエミッタノード２１１において出力１１４に結合される第１のエミッタ端子２１０を含む。第２のトランジスタ２０４は、コレクタノード２０７において第１の抵抗器２１８及び第１のコレクタ端子２０６に結合される第２のコレクタ端子２１２と、逆入力に結合され、逆入力を介して、逆入力信号（－Ｖｉｎ）（それは、入力１０６における入力信号の逆である）を受信するように構成される第２のベース端子２１４と、エミッタノード２１７において出力に結合される第２のエミッタ端子２１６とを含む。出力は、逆出力信号（－Ｖｏｕｔ）（出力１１４における出力信号の逆）を有する。

【0034】

図２において、第１のトランジスタ２０２及び第２のトランジスタ２０４は、Ｎ型（ＮＰＮ）ＢＪＴである。第１のトランジスタ２０２及び第２のトランジスタ２０４は、オン（例えば、導通している）か又はオフ（例えば、導通していない）のいずれかである。トランジスタ２０２及び２０４がオンであるとき、ベース端子２０８及び２１４はコレクタ端子２０６、２１２を介して導通する電流の量を変化させてもよく、又はコレクタ端子２０６、２１２を介して導通する電流の量を変化させなくてもよい。図２において、トランジスタ２０２、２０４は、トランジスタ２０２、２０４が入力信号１０６を再現するために、通常常にオンである。このようにして、コレクタノード２０７における電圧（例えば、Ｖｓｕｐｐｌｙ １１２及びＲ１ ２１８の抵抗によって提供される）がコレクタ電圧を設定する。

【0035】

また、図２において、第１の抵抗器２１８は、第１のコレクタ端子２０６及び第２のコレクタ端子２１２に提供されるＤＣ電圧をシフトさせるために、バッファ内に含まれる。供給電圧１１２は、入力１０６上の入力電圧及び出力１１４上の出力電圧に比べ大きくなり得る。第１のトランジスタ２０２は、入力１０６における電圧に応答して、出力１１４において電圧を生成する。従って、第１のトランジスタ２０２の入力電圧が減少すると、出力１１４における電圧も減少する。出力１１４上の電圧が減少すると、第１のトランジスタ２０２のコレクタからエミッタへの電圧（Ｖｃｅ）が増加する。供給電圧１１２が、トランジスタ２０２のコレクタ・エミッタ間電圧（Ｖｃｅ）の閾値の値より大きい場合、第１のトランジスタ２０２は損傷を受け得る。従って、第１の抵抗器２１８は、第１のトランジスタ２０２の動作条件内で第１のトランジスタ２０２のＶｃｅにバイアスをかけるように、導入される。

【0036】

図２において、バッファは、第１のエミッタ端子２１０及び第２のエミッタ端子２１６における電流にバイアスをかけるために、第１の電流源２２０及び第２の電流源２２２を含む。第１の電流源２２０は、エミッタノード２１１において第１のエミッタ端子２１０に結合される第１のドレイン端子２２４、Ｖｂｉａｓ１１０に結合される第１の制御端子２２６（例えば、ゲート）、及び第２の抵抗器（Ｒ２）２３６に結合される第１のソース端子２２８を含む。第２の電流源２２２は、エミッタノード２１７において第２のエミッタ端子２１６に結合される第２のドレイン端子２３０、Ｖｂｉａｓ１１０に結合される第２の制御端子２３２（例えば、ゲート）、及び第３の抵抗器（Ｒ３）２３８に結合される第２のソース端子２３４を含む。

【0037】

図２において、第１の電流源２２０は、電流ミラーとして動作し、エミッタノード２１１において電流に本質的にバイアスをかけるｎチャネルＭＯＳＦＥＴ（ＮＦＥＴ）である。或いは、第１の電流源２２０は、ＮＰＮ ＢＪＴ、ＰＮＰ ＢＪＴ、ｐチャネルＭＯＳＦＥＴ（ＰＦＥＴ）等であり得る。電流ミラーが、電流を一定に保ちつつ、異なるアクティブデバイスを介して導通する電流を制御することによって、或るアクティブデバイスを介して導通する電流をコピーする。例えば、第１の電流源２２０は、第１のトランジスタ２０２のエミッタ端子２１０に流れ込む電流を設定する。

【0038】

ＮＦＥＴは、第１の電流端子がドレイン端子であり、第２の電流端子がソース端子である２つの電流端子及び制御端子（例えば、ゲート）を含む。ＮＦＥＴの制御端子はドレイン端子からソース端子に導通する電流を制御する。ＮＦＥＴは、ゲート・ソース間電圧（Ｖｇｓ）＞閾値電圧（Ｖｔｈ）であるとき、及びドレイン・ソース間電圧（Ｖｄｓ）がＶｇｓからＶｔｈを引いたものより大きい（例えば、Ｖｇｓ＞Ｖｔｈ；Ｖｄｓ＞Ｖｇｓ－Ｖｔｈ）とき、飽和モードで動作する。ＮＦＥＴが飽和モードにあるとき、ドレイン端子及びソース端子は電流源として動作する。電圧が、飽和に対する閾値を超えた後、２つの端子を介して導通する電流は、Ｖｄｓ電圧の増加に応答して大きく変化することはない。ＶｄｓがＶｔｈを超えた後、トランジスタは電流源として動作し、Ｖｄｓが飽和電圧を超えて増加するときに電流は変化しない。

【0039】

第１の電流源２２０は、第１のトランジスタ２０２に対する電流源として飽和モードで動作する。このように、Ｖｂｉａｓ１１０における電圧は一定のバイアス電圧であり、そのため、第１のドレイン端子２２４を介して第１のソース端子２２８に導通する電流は一定である。Ｖｂｉａｓ１１０における電圧は、入力１０６上の電圧信号に対して或る値に設定される。

【0040】

図２において、第１のソース端子２２８は、Ｒ２ ２３６に結合される。Ｒ２ ２３６は縮退抵抗器である。縮退抵抗器は、電流源設計において有用であり、電流源トランジスタの利得を「縮退」又は減少させるが、線形性及び出力インピーダンス等の他の観点を改善する。縮退抵抗器Ｒ２ ２３６は、第１のソース端子２２８において生成されるノイズを最小化する。また、Ｒ２ ２３６は、第１のソース端子２２８における電圧を設定する。ソース端子２２８における電圧は、Ｒ２ ２３６を介して流れる電流に抵抗（例えば、オーム）を掛けることによって決定される。Ｒ２ ２３６を介して流れる電流は、第１のドレイン端子２２４からの電流であり得る。

【0041】

バッファの動作において、入来電圧信号が入力１０６に印加される。本明細書で用いられるように、入力１０６上の電圧信号はＶｉｎである。通常、Ｖｉｎはスイングする。Ｖｉｎがスイングすると出力１１４がスイングする。Ｖｉｎは第１のベース端子２０８に印加され、Ｖｉｎがスイングすると、第１のエミッタ端子２１０における電圧はスイングし始める。

【0042】

また、第１のエミッタ端子２１０における電圧がスイングしているので、第１のコレクタ端子２０６における電圧がスイングし得る。しかしながら、バッファは差動実装であり、これは、第２のトランジスタ２０４が、Ｖｉｎ信号に対して１８０度位相が異なるように調節された入力１０６を受信していることを示している。この差動実装のため、第２のコレクタ端子２１２における電圧は、Ｖｉｎがスイングするときに、第１のコレクタ端子２０６における電圧スイングを相殺する。このようにして、第１のコレクタ端子２０６における電圧及び第２のコレクタ端子２１２における電圧が、反対の極性、反対の位相等を有する。また、ノード２０７は、第１のコレクタ端子２０６及び第２のコレクタ端子２１２における２つの電圧が互いに相殺しあうので、静止ノードである。このようにして、バッファにおいて生成される電圧の唯一の変動は、入力１０６及び出力１１４上で発生する。

【0043】

出力１１４上の電圧は、正方向に又は負方向にスイングする。Ｖｉｎが増加する場合、Ｉｃが減少しているので、出力１１４上の電圧は正方向にスイングする。出力１１４上の電圧は、電圧がＶｓｕｐｐｌｙ１１２の電圧に到達するまで増加し得る。出力１１４上の電圧がＶｓｕｐｐｌｙ１１２に到達すると、第１のコレクタ端子２０６の抵抗にわたって、ゼロ電圧降下が存在し、それはゼロＩｃを示す。Ｉｃがゼロであるとき、第１のトランジスタ２０２は電流を流さず、それに応答して、第１のトランジスタ２０２はカットオフモードに入る（例えば、オフにされる）。

【0044】

Ｖｉｎが減少する場合、Ｉｃが増加しているので、出力１１４上の電圧は負方向にスイングする。出力１１４上の電圧は、出力１１４上の電圧が、ＭＯＳＦＥＴをオンに保つための閾値を満たさない電流源２２０のドレイン・ソース間電圧（Ｖｄｓ）に等しくなるまで減少し得る。電流源２２０が、線形モード（例えば、オンにされ、導通する）で動作するために、電流源２２０のＶｄｓは、ゲート・ソース間電圧（Ｖｇｓ）から閾値電圧（Ｖｔｈ）を引いたものより大きい必要がある（例えば、Ｖｇｓ＞Ｖｔｈ；Ｖｄｓ＞Ｖｇｓ－Ｖｔｈ）。出力１１４上の電圧が負方向にスイングするとき、Ｖｄｓは、ＶｇｓからＶｔｈを引いた電圧を下回って降下し得、従って、電流源２２０をオフにし得る。

【0045】

電流源の動作は、Ｖｂｉａｓ１１０におけるバイアス電圧によって決定される。Ｖｂｉａｓ１１０における電圧は、電流源２２０を介して導通するＤＣ電流を決定する定電圧である。Ｖｂｉａｓ１１０における電圧はＶｇｓを設定する。Ｖｇｓは、電流源２２０を介して導通する電流を決定する。電流源２２０を介して導通する電流は、第１のコレクタ端子２０６において導通する電流Ｉｃに等しい。図２のバッファの動作において、入力電圧信号Ｖｉｎｐがスイングしている場合、第１のエミッタ端子２１０における電圧はスイングし、第１のコレクタ端子２０６における電圧は変化しないままである。第１のコレクタ端子２０６における電圧は、ノード２０７が休止ノードであり、第１のコレクタ端子２０６における電圧（及び第２のコレクタ端子２１２における電圧）をゼロ電位に保持するので、変化（変調、ウィグル、スイング等）しない。このようにして、コレクタ・エミッタ間電圧（Ｖｃｅ）は変動している。また、エミッタノード２１１における電圧が負方向にスイングすると、第１のドレイン端子２２４における電圧は降下し始める。第１のドレイン端子２２４における電圧が降下しているときに、電流源２２０のＶｄｓは変調（変化、振幅における変動等）し始め、ＭＯＳＦＥＴを介して流れる電流が変化する。

【0046】

電流源（例えば、電流源２２０）のＶｄｓがＶｇｓ－Ｖｔｈを下回って降下することは望ましくない。例えば、電流源２２０のＶｄｓがＶｇｓ－Ｖｔｈを下回って降下する場合、理想的な、特定された、及び／又は望ましい電流源は、Ｖｄｓが変調するにつれて、ＭＯＳＦＥＴを介して導通する電流が変調するように特定しない。図２のバッファの電流源２２０は、或る値の「ヘッドルーム」に起因して変調し得る。ヘッドルームは、ＭＯＳＦＥＴの製造中に定義されるＭＯＳＦＥＴの特性である。ＭＯＳＦＥＴのヘッドルームは、ドレイン・ソース間の電圧スイングの公差又は閾値範囲を決定する。これはドレイン電流（Ｉｄ）が変化しない範囲である。例えば、製造業者は、－１ボルトから１ボルトまでの値の入力における電圧スイング（例えば、ＭＯＳＦＥＴの制御端子における電圧）を許容するようにＭＯＳＦＥＴを設計し得る。入力電圧が－１ボルトを下回って（例えば、－１．５ボルトに）減少すると、ドレイン電流がクリッピング（例えば、減少）し始める。

【0047】

図３を参照すると、信号プロット図３００は、第１の制御端子２２６における電圧（例えば、Ｖｂｉａｓ１１０によって提供される電圧）、第１のソース端子２２８における電圧、及び第１のエミッタ端子２１０における電圧（例えば、第１のエミッタ端子２１０における電圧も、エミッタノード２１１における電圧、出力１１４における電圧、及び第１のドレイン端子２２４における電圧に等しい）を図示する。ゲート電圧（例えば、Ｖｂｉａｓ１１０における電圧）は、一定の値（例えば、０．７ボルト）に保持及び／又は維持される。一定の値に保持されたゲート電圧に応答して、第１のソース端子２２８におけるソース電圧も一定の値（例えば、０．２ボルト）に保持される。

【0048】

第１のエミッタ端子２１０における電圧（例えば、第１のドレイン端子２２４における電圧、エミッタノード２１１における電圧）は、入力１０６上の入来電圧信号のスイングに起因する正弦波として図示されている。第１のエミッタ端子２１０における正弦波の平均電圧（ＤＣ）は０．８ボルトに等しい。動作において、エミッタ電圧（例えば、第１のドレイン端子２２４における電圧）が、０．８ＤＣから０．８ＤＣから電圧スイングを引いた値まで動くと、第１の電流源２２０のＶｄｓは、Ｖｂｉａｓ１１０における電圧から閾値電圧を引いたものを下回って減少し始める。第１の電流源２２０のＶｄｓがＶｂｉａｓ１１０における電圧を下回って減少すると、第１の電流源２２０のドレイン電流は、第１の電流源２２０のヘッドルームにおける減少に応答してクリッピングする。

【0049】

第１のエミッタ端子２１０におけるエミッタ電圧が、電流源２２０の動作の特定された値を超えて大幅に変動すると、図２のバッファに問題が生じる。通常、電流源２２０のドレイン・ソース間電圧は、ドレイン・ソース間電圧が或る値（例えば、圧縮が発生するまでにＭＯＳＦＥＴが遭遇し得るスイングの閾値量として製造業者によって定義された電圧値）に達するまでは、ドレイン電流（例えば、エミッタノード２１１における電流）に影響を与えない。図３に図示されるように、エミッタ電圧は、製造業者によって定義された閾値の値を超え、これにより、ドレイン電流（例えば、エミッタノード２１１における電流）は、第１の電流源２２０のドレイン・ソース間電圧によって悪影響を受ける。ドレイン電流がクリッピングを開始すると、バッファは、図１の増幅システム１００における動作に対して利用可能でなくなる（例えば、非線形性／圧縮の増加に起因する）。

【0050】

図４の例は、バイアス抵抗器及びインダクタを含む図１のバッファ１０８の実装の付加的な詳細を図示する。図４のバッファ１０８は、図２及び図３に関連して上述したように、図２のバッファ（例えば、インダクタ及びバイアス抵抗器を含まないもの）の課題や問題点を克服する。図４のバッファ１０８は、入力端子（例えば、入力１０６）、出力端子（例えば、出力１１４）、第１のトランジスタ２０２、第２のトランジスタ２０４、第１の抵抗器２１８、第１の電流源２２０、第２の電流源２２２、第２の抵抗器２３６、第３の抵抗器２３８、例示の第１のバイアス抵抗器４０２、例示の第２のバイアス抵抗器４０４、例示の第１のインダクタ４０６、及び例示の第２のインダクタ４０８を含む。

【0051】

図４は、第２段増幅器（例えば、図１の第２段増幅器１１８）に対するブーストされた入力信号をバッファリングするための第１のトランジスタ２０２及び第２のトランジスタ２０４を含む。幾つかの例において、第１のトランジスタ２０２及び第２のトランジスタ２０４は差動ＢＪＴであり、第２のトランジスタ２０４は、第１のトランジスタ２０２の入力１０６上の入力信号とは１８０度位相が異なる調節された入力信号を受け取り得る。第１のトランジスタ２０２及び第２のトランジスタ２０４は、それぞれの電流端子を有し、それら電流端子はベース端子、コレクタ端子、及びエミッタ端子である。幾つかの例において、第２のトランジスタ２０４は、差動電流端子を備える差動トランジスタであり、それら差動電流端子は、差動ベース端子、差動コレクタ端子、及び異なるエミッタ端子である。第１のトランジスタ２０２及び第２のトランジスタ２０４は、図２に関連して上記に説明されている。

【0052】

図４は、供給電圧１１２とコレクタノード２０７との間に結合される第１の抵抗器２１８を含む。第１の抵抗器２１８は、第１のトランジスタ２０２及び第２のトランジスタ２０４の動作範囲内で、第１のトランジスタ２０２及び第２のトランジスタ２０４のＶｃｅにバイアスをかける。幾つかの例において、Ｖｓｕｐｐｌｙ１１２は、トランジスタ２０２、２０４が取り扱うには大きすぎる電圧を提供するため、第１の抵抗器２１８は、その電圧を低減するように構成される。

【0053】

図４は、第１及び第２のトランジスタ２０２、２０４の第１のエミッタ端子２１０及び第２のエミッタ端子２１６における電圧にバイアスをかけるための第１の電流源２２０及び第２の電流源２２２を含む。また、差動電流源（例えば、第２の電流源２２２）は、第１の制御端子２２６に提供されるＶｂｉａｓ１１０における電圧に対する差動入力電圧を受け取る。第１の電流源２２０及び第２の電流源２２２は、図２に関連して上記に説明されている。

【0054】

図４は、第１のソース端子２２８及び第２のソース端子２３４において生成されるノイズを最小化するために、第２の抵抗器２３６及び第３の抵抗器２３８を含む。また、Ｒ２ ２３６及びＲ３ ２３８は、第１のソース端子２２８及び第２のソース端子２３４における電圧を設定する。第２の抵抗器２３６及び第３の抵抗器２３８は、図２に関連して上記に説明されている。

【0055】

図４は、例示の第１のバイアス抵抗器４０２及び例示の第２のバイアス抵抗器４０４を含む。第１のバイアス抵抗器４０２は、Ｖｂｉａｓ１１０と第１の電流源２２０の第１の制御端子２２６との間に結合される。第２のバイアス抵抗器４０４は、Ｖｂｉａｓ１１０と第２の電流源２２２の第２の制御端子２３２との間に結合される。

【0056】

図４は、第１のインダクタ４０６及び第２のインダクタ４０８を含む。第１のインダクタ４０６は、第２の抵抗器２３６と接地端子との間に結合される。第２のインダクタ４０８は、第３の抵抗器２３８と接地端子との間に結合される。

【0057】

図４のバッファ１０８の動作において、電圧が入力１０６に印加されると、入力１０６上の電圧の差動が第２のトランジスタ２０４の第２のベース端子２１４に印加される。例えば、入力１０６上の第１のベース端子２０８に印加される電圧は、反転され、第２のベース端子２１４に印加される。第１のベース端子２０８におけるスイング入力電圧信号に応答して、第１のエミッタ端子２１０は入力電圧信号を複製する。例えば、入力電圧信号が１ボルトから－１ボルトまでスイングしている場合、第１のエミッタ端子２１０における出力電圧信号は、１ボルトの０．７ボルト下から－１ボルトの０．７ボルト下までスイングしている。エミッタ端子２１０及びＢＪＴの任意のエミッタ端子の出力は、オンにされたときＢＪＴデバイス（例えば、第１のトランジスタ２０２）にわたって電圧降下が存在するので、ベース端子に印加された電圧よりダイオード電圧（例えば、０．７ボルト）だけ低い。第１のエミッタ端子２１０における電圧も、電流源２２０の第１のドレイン端子２２４における電圧である。このようにして、第１のベース端子２０８における入力電圧信号がスイングしているとき、第１のドレイン端子２２４の電圧がスイングする。

【0058】

インダクタ４０６、４０８及びバイアス抵抗器４０２、４０４のない例示の実装において、入力信号のスイングが電流源２２０及び２２２のヘッドルーム値を下回って減少する場合、電流源２２０及び２２２は故障し得る。また、入力信号のスイングが電流源２２０、２２２の許容Ｖｄｓ値を上回って増加する場合、信頼性の制約が存在し得る。しかしながら、図４のバッファ１０８は、第１のバイアス抵抗器４０２及び第１のインダクタ４０６を含み、これは、２つの主な利点を提供する構造である。第１の利点は、入力１０６における電圧がスイングしているときに、第１のソース端子２２８において電圧スイングを達成し、そのため、バイアス抵抗器４０２及びインダクタ４０６は第１の制御端子２２６における電圧及び第１のソース端子２２８における電圧を、第１のドレイン端子２２４における電圧スイングに応答して、浮遊及び移動させ、それによって、ＭＯＳＦＥＴヘッドルームを維持する。例えば、第１の制御端子２２６における電圧及び第１のソース端子２２８における電圧は、第１のドレイン端子２２４における電圧に合わせて増加及び減少し、その結果、第１の制御端子２２６及び第１のソース端子２２８における電圧は、第１のドレイン端子２２４における電圧が増加することに応答して増加し、第１のドレイン端子２２４における電圧が減少することに応答して減少する。例示のバイアス抵抗器／インダクタ構成の第２の利点は、バイアス抵抗器／インダクタ構成が電流源２２０のドレイン・ソース間電圧を調整し、それによって、電流源２２０が、大きな電圧スイングに応答して「クランチすること」（例えば、圧縮すること）を防止することである。このようにして、第１のインダクタ４０６とともに動作する第１のバイアス抵抗器４０２は、図１の第１段増幅器１０２の高信号動作を実装し、そのため、第１段増幅器１０２は、図１のバッファ１０８をクリッピング又は損傷することなく大信号をブーストし得る。

【0059】

例示のバイアス抵抗器／インダクタ構成の第１の利点に関連して、バイアス抵抗器４０２及び４０４は、第１の制御端子２２６上に高インピーダンスを提供するために、大きな値（例えば、１キロオーム又は１０キロオーム）になるように設定される。バイアス抵抗器４０２の高インピーダンスは、電流源２２０の端子（例えば、第１の制御端子２２６及び第１のソース端子２２８）において、第１のドレイン端子２２４の電圧スイングを発生させる。例えば、ＭＯＳＦＥＴは、ゲート電流を有さない（例えば、ＭＯＳＦＥＴの制御端子は、制御端子からドレイン及びソース端子へ電流を導通させない誘電性媒体によってＭＯＳＦＥＴの基板から隔離される）。このようにして、第１の電流源２２０のＤＣバイアス（Ｖｂｉａｓ１１０における電圧によってバイアスされる）は、第１のバイアス抵抗器４０２による影響を受けない。その理由は、（ａ）第１のバイアス抵抗器４０２にわたって印加される電圧は第１の制御端子２２６においても印加され得ることと（ｂ）第１のバイアス抵抗器４０２を介して電流が流れないことである。このようにして、第１の電流源２２０は正しいゲート電圧を受け取る。

【0060】

しかしながら、ＡＣの観点からみると、第１のドレイン端子２２４における電圧がスイングし始めると、第１の制御端子２２６における電圧がスイングし始める。例えば、第１のバイアス抵抗器４０２は、電圧を固定値に保持するのではなく、第１の制御端子２２６における電圧を浮遊させる。従って、第１のドレイン端子２２４における電圧がスイングし始めると、第１のバイアス抵抗器４０２は、ドレイン電圧がスイングしている間に、第１の制御端子２２６において電圧スイングを達成する。

【0061】

第１のバイアス抵抗器４０２は、第１の電流源２２０のＶｇｓが一定のままであることを確実にする。例えば、抵抗器（例えば、第１のバイアス抵抗器４０２）によって設定される抵抗は、その抵抗器両端間の電圧を決定する。第１の電流源２２０のＶｇｓが一定であることを確実にすることによって、第１の電流源２２０における電流（例えば、ＭＯＳＦＥＴのＶｇｓ及びＶｄｓによって設定される電流）は変調されない。このようにして、第１のバイアス抵抗器４０２及び第１のインダクタ４０６は、出力１１４における入力１０６上に入来電圧を表す電流源の線形性を増大させる。

【0062】

例示のバイアス抵抗器／インダクタ構成の第２の利点は、入力１０６における電圧が閾値電圧に近づくときに、第１の電流源２２０が圧縮しないことである。例えば、入力１０６における大きな電圧スイングに応答して、大きな電圧スイングが第１のドレイン端子２２４に印加された場合、第１の電流源２２０は圧縮しない。例えば、インダクタがソース端子の端部と接地又は供給端子（例えば、図２のバッファ）との間に結合されていない場合、ソース端子は一定のままである。そのような例において、ＭＯＳＦＥＴのソース端子２２８は、接地電位又は電圧供給電位に保持され得る。しかしながら、第１のインダクタ４０６を含むことによって、第１のソース端子２２８における電圧は、接地電位を下回って、又は供給電圧電位を上回ってスイングし得る。

【0063】

第１のバイアス抵抗器４０２は、インダクタにわたる電圧が、Ｌ（例えば、インダクタンス値）にｄｉ／ｄｔ（例えば、インダクタにおける電流の変化率の時間）を掛けたものによって決定されるので、第１の制御端子２２６における電圧をドレイン電圧とともにスイングさせる。バッファ１０８への入力１０６における電圧がスイングダウンしているとき（例えば、電圧が減少しているとき）、Ｖｃｅが増加し、それによって、コレクタ端子２０６において、及び同様にインダクタ４０６において、瞬間電流を増加させる。これは、インダクタ４０６にわたる電圧が正であるべきであり、それは、Ｒ２ ２３６とＬ１ ４０６との間のノードにおける電圧が、接地を下回ってスイングする場合に発生し得ることを意味する。インダクタ４０６にわたる電圧は、固定電位（例えば、接地）からインダクタの他の端子（例えば、Ｒ２ ２３６に結合された端子）上の電圧を引いたものとして定義される。固定電位から負電圧を引いたものが正電圧を生成する。バッファ１０８に対する入力１０６における電圧がスイングアップする（例えば、電圧が増加する）と、第１のトランジスタ２０２のＶｃｅが減少し、それにより、コレクタ端子２０６において、及び同様にインダクタ４０６において瞬間電流を減少させる。瞬間電流における減少に応答して、インダクタ４０６にわたり負電位が発生する。Ｒ２ ２３６とＬ１ ４０６との間のノードにおける電圧が接地を上回ってスイングするとき、負電位が発生する。固定電位から正電圧を引いたものが、インダクタ４０６にわたる負電圧を生成する。

【0064】

例示のインダクタが、中央コアの周りにワイヤが巻かれたコイルを有する。インダクタ４０６、４０８は、図１の増幅システム１００の周波数によって決定されるヘンリー値を有するコンパクトな低Ｑインダクタであり得る。例えば、第１のインダクタ４０６は、より高い周波数に対して、より小さなインダクタンス（例えば、ナノヘンリー）であり、より低い周波数に対してより大きなインダクタンス（例えば、マイクロヘンリー）である。Ｑファクタ（Ｑ）は、インダクタの消散特性の尺度である。高Ｑインダクタは、低消散であり、微調整された狭帯域回路を作成するために有用である。低Ｑインダクタは、高消散であり、その結果広帯域性能となる。低Ｑインダクタは、より高い抵抗性消散を有し、これは、Ｒ２ ２３６及びＲ３ ２３８の抵抗器値とトレードオフされ得る。

【0065】

インダクタ４０６は、入力１０６上の入来電圧信号が電流源２２０が取り扱うことのできる電圧より大きい場合に、バッファ１０８を特定された様式で動作させる。例えば、図５を参照すると、信号プロット図５００は、エミッタノード２１１における電圧、第１のソース端子２２８における電圧、及び第１の制御端子２２６における電圧を示している。第１の制御端子２２６における電圧は、第１のバイアス抵抗器４０２に起因して浮遊している。図４に関連して上記に説明されているバイアス抵抗器４０２は、第１の制御端子２２６における電圧が、エミッタノード２１１における電圧に応答して移動するように促進する。また、第１のインダクタ４０６に起因して、第１のソース端子２２８における電圧もまた、エミッタノード２１１における電圧に応答して浮遊する。

【0066】

図６は、図４のバッファ１０８を介する電圧を図示するシミュレートされた信号プロット図６００である。シミュレートされた信号プロット図６００は、第１のベース端子２０８における電圧、エミッタノード２１１における電圧、第１の制御端子２２６における電圧、及び第１のソース端子２２８における電圧を含む。

【0067】

図６に示されるように、時間ｔ１において、第１のベース端子２０８における電圧は約１ボルトである。幾つかの例において、１ボルトは、入ってくる入力信号１０６に対応する電圧値を表し、そのため、増幅器（例えば、第１段増幅器１０２）は、バッファ１０８（例えば、又はバイアス抵抗器４０２、４０４及びインダクタ４０６、４０８を備えるバッファ１０８）に対して１ボルトを出力する。

【0068】

時間ｔ１において、エミッタノード２１１における電圧は、約０．３ボルトである。第１のトランジスタ２０２のダイオード降下が０．７ボルトであるので、エミッタノード２１１における電圧は約０．３ボルトであり、そのため、第１のトランジスタ２０２は、コレクタを介してエミッタ端子に０．７ボルト降下し、出力はベース端子２０８における電圧より０．７ボルト下である。

【0069】

図６において、第１の制御端子２２６における電圧は破線で表される。時間ｔ１において、第１の制御端子２２６の電圧は、エミッタノード２１１における電圧に等しい。例えば、バイアス抵抗器４０２は、第１の制御端子２２６における電圧を、エミッタノード２１１における電圧に追従する／電圧とともにスイングするように設定する。第１のトランジスタ２０２と同様にして、第１の電流源２２０は、０．７ボルトの閾値電圧を有する。従って、時間ｔ１において、第１のソース端子２２８における電圧は、第１の制御端子２２６における電圧より１閾値電圧低い。例えば、時間ｔ１において、第１のソース端子２２８における電圧は、－０．３ボルトに等しい。

【0070】

このようにして、シミュレートされた信号プロット図６００は、第１のソース端子２２８における電圧がゼロボルト（例えば、接地電位）を下回って降下することを示している。これは、電圧の極性がインダクタ４０６における電流の変化率によって決定されるので、第１のインダクタ４０６が、インダクタ４０６にわたって正電圧又は負電圧を蓄積させる結果である。ＡＣ電流の減少は、インダクタ４０６にわたる負電圧を意味し、ＡＣ電流の増加はインダクタ４０６にわたる正電圧を意味する。

【0071】

時間ｔ２において、第１のベース端子２０８における電圧は約２．８ボルトに増加する。例えば、入力１０６上の入来電圧信号がスイングしているため、第１のベース端子２０８における電圧は増減している。時間ｔ２において、エミッタノードにおける電圧は、第１のベース端子２０８における電圧の増加に応答して増加する。エミッタノード２１１における電圧増加は、第１のベース端子２０８における電圧増加を１ダイオード降下下回る。

【0072】

エミッタノード２１１における電圧が時間ｔ２において増加することに応答して、第１の制御端子２２６における電圧及び第１のソース端子２２８における電圧は、エミッタノード２１１における電圧に応答して増加する。例えば、第１の制御端子２２６における電圧は、エミッタノード２１１における電圧を追従し、第１のソース端子２２８における電圧は、第１の制御端子２２６における電圧を１閾値電圧下回って増加する。

【0073】

図７は、図４のバッファ１０８及び図２のバッファの動作に対比する信号プロット図７００である。図７において、信号プロット図７００は、入力１０６上の入力電圧が増加及び減少しているときの、エミッタノード２１１上の電圧の応答を表示している。例えば、３つの電圧が図７に表されている。入力電圧７０２は、図１、図２、及び図４の入力１０６上の電圧を表す。破線で示されている第１の電圧信号７０４は、バイアス抵抗器４０２及びインダクタ４０６のないバッファのエミッタノード２１１における電圧を表す。第２の電圧信号７０６は、図４のバッファ１０８のエミッタノード２１１における電圧を表す。

【0074】

図７において、入力電圧７０２はスイングしている。例えば、時間ｔ１における入力電圧は０．５ボルトの値であり、時間ｔ２において３ボルトに増加する。入力電圧７０２の増加及び減少は、時間の増加とともに継続する。

【0075】

第１の電圧信号７０４は、バイアス抵抗器４０２及びインダクタ４０６のないバッファのエミッタノード２１１の電圧に対応して、破線で表される。時間ｔ１において、第１の電圧信号７０４は、約０．３ボルトを超えて減少しない。実際に、信号プロット図７００は、時間ｔ１から時間ｔ２にクリッピングする第１の電圧信号７０４を図示している。第１の電圧信号７０４は、図２の電流源２２０によって設定されたヘッドルームを超えて減少する入力電圧７０２に応答してクリッピングする。

【0076】

第２の電圧信号７０６は、図４のバッファ１０８のエミッタノード２１１における電圧に対応して、第１の電圧信号７０４に対する改善を示している。例えば、時間ｔ１から時間ｔ２まで、第２の電圧信号７０６は、入力電圧７０２に応答して減少する。このようにして、第２の電圧信号７０６は、ソース端子２２８における電圧が減少するときにクリッピングしない。

【0077】

図８は、図４のバッファ１０８及び図２のバッファのノイズファクタを対比するノイズ指数プロット図８００である。図８において、ノイズ指数プロット図８００は、入力１０６における周波数が増加しているときの、図４のバッファ１０８のノイズファクタ及び図２のバッファのノイズファクタの応答を表示している。

【0078】

ノイズファクタは、信号チェーンにおける構成要素によって引き起こされる回路の信号対ノイズ比の劣化の尺度である。ノイズファクタは、増幅器又は無線レシーバの性能を特定することができる数であり、値が低くなるほど性能が優れていることを示す。ノイズファクタはデシベル（ｄＢ）で表す尺度である。

【0079】

図８において、破線として図示されている第１のノイズファクタ８０２は、バイアス抵抗器４０２及びインダクタ４０６のないバッファに対応する。第１のノイズファクタ８０２は、破線として表される。図示された例では、約４ギガヘルツ（ＧＨｚ）の周波数において、第１のノイズファクタ８０２は約３．４５デシベルに等しい。このように、バッファの入力１０６における周波数が４ギガヘルツに等しいとき、ノイズファクタは３．４５デシベルに等しい。

【0080】

図８において、第２のノイズファクタ８０４は図４のバッファ１０８に対応する。第２のノイズファクタ８０４は実線で表されている。図示された例において、入力１０６における周波数が４ギガヘルツに等しいとき、第２のノイズファクタ８０４は３．３デシベルに等しい。バッファ１０８における全体的なノイズは、抵抗器／インダクタ構成のないバッファにおける全体的なノイズに比較して低減されている。例えば、バイアス抵抗器／インダクタ構成は、電流源２２０に一層多くの電圧ヘッドルームを提供し、それによって、電流源２２０のノイズファクタを低減し、バッファ１０８における全体的なノイズを更に低減する。このようにして、バッファ１０８は、図２のバッファ（それは、バイアス抵抗器４０２及びインダクタ４０６を含まない）に比較してノイズファクタにおける改善を示す。

【0081】

本明細書において、用語「及び／又は」（Ａ、Ｂ、及び／又はＣ等の形で用いられる場合）は、例えば、（ａ）Ａのみ、（ｂ）Ｂのみ、（ｃ）Ｃのみ、（ｄ）ＡとＢ、（ｅ）ＡとＣ、（ｆ）ＢとＣ、及び（ｇ）ＡとＢとＣ等の、Ａ、Ｂ、Ｃの任意の組み合わせ又はサブセットを指す。また、本明細書で用いられるように、用語「Ａ又はＢの少なくとも１つ」（又は「Ａ及びＢの少なくとも１つ」）は、（ａ）少なくとも１つのＡ、（ｂ）少なくとも１つのＢ、及び（ｃ）少なくとも１つのＡと少なくとも１つのＢ等のいずれかを含む実装を指す。

【0082】

本明細書に説明される例示の方法、装置、及び製品は、エミッタフォロワ、ソースフォロワ等の電圧バッファの線形性を改善する。本明細書に説明される例において、電圧バッファの線形性は、バイアス抵抗器を介して電流源の制御端子を浮遊させることによって改善される。また、入力信号が、スイッチングデバイス（ＭＯＳＦＥＴ又はＢＪＴ等）が取り扱い得るものより大きい場合、インダクタが電流源の圧縮を最小化及び／又は低減する。また、バイアス抵抗器／インダクタ構成は、入力信号が電流源の製造業者によって設定される閾値を超えるときに、バッファの電流源を圧縮又は損傷から保護する。

【0083】

特許請求の範囲内で、説明した実施形態における変更が可能であり、他の実施形態が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】