特許 7698380 相変化デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-06-17

(45)【発行日】2025-06-25

(54)【発明の名称】相変化デバイス

(51)【国際特許分類】

   H10B 63/10 20230101AFI20250618BHJP

   H10N 70/00 20230101ALI20250618BHJP

   H10N 70/20 20230101ALI20250618BHJP

【ＦＩ】

H10B63/10

H10N70/00 A

H10N70/20

【請求項の数】 19

(21)【出願番号】P 2022565947

(86)(22)【出願日】2021-06-10

(65)【公表番号】

(43)【公表日】2023-07-11

(86)【国際出願番号】 CN2021099344

(87)【国際公開番号】W WO2021254241

(87)【国際公開日】2021-12-23

【審査請求日】2023-11-14

(31)【優先権主張番号】16/903,245

(32)【優先日】2020-06-16

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】リー、ニン

(72)【発明者】

【氏名】サダナ、デヴェンドラ、ケー

【審査官】小山 満

(56)【参考文献】

【文献】特開２０１６－００４９２４（ＪＰ，Ａ）

【文献】米国特許出願公開第２００８／０２７３３７８（ＵＳ，Ａ１）

【文献】特開２００７－２１４５６５（ＪＰ，Ａ）

【文献】特開２００７－２５８４４０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０１８９９１８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ６３／１０

Ｈ１０Ｎ ７０／００

Ｈ１０Ｎ ７０／２０

(57)【特許請求の範囲】

【請求項1】

相変化デバイス（ＰＣＤ）であって、
第１の半導体材料からなり第１の半導体厚さを有する第１の半導体層であって、前記第１の半導体層は第１の境界面と第１の電極面とをさらに有し、前記第１の境界面と前記第１の電極面とが互いに前記第１の半導体層の反対側にあり、前記第１の半導体材料が温度、電圧またはこれらの両方の第１の条件において第１のアモルファス状態と第１の結晶状態との間を遷移する特性を有し、前記第１の半導体層における前記第１の結晶状態の程度に応じて、前記相変化デバイス（ＰＣＤ）が有する複数の状態が生じるように構成されている、前記第１の半導体層と、
第２の半導体材料からなり第２の半導体厚さを有する第２の半導体層であって、前記第２の半導体層は第２の境界面と第２の電極面とをさらに有し、前記第２の境界面と前記第２の電極面とが互いに前記第２の半導体層の反対側にあり、前記第１の境界面と前記第２の境界面とが境界において互いに電気的、物理的および化学的に接触し、前記第２の半導体材料が温度、電圧またはこれらの両方の第２の条件において第２のアモルファス状態と第２の結晶状態との間を遷移する特性を有し、前記第２の半導体層は、前記第１の半導体層が前記第１の半導体厚さにおいて前記第１のアモルファス状態に遷移されるときに、前記第２の半導体層における前記第２の半導体材料が、前記第２の結晶状態に維持されるように構成される、前記第２の半導体層と、
前記第１の半導体層の前記第１の電極面と物理的および電気的に接触している第１の電極と、
前記第２の半導体層の前記第２の電極面と物理的および電気的に接触している第２の電極と
を備え、前記第１の条件と前記第２の条件とは、区別可能に異なる、相変化デバイス（ＰＣＤ）。

【請求項2】

前記第１の条件がより低い温度であり、前記第２の条件がより高い温度である、請求項１に記載のＰＣＤ。

【請求項3】

前記より低い温度および前記より高い温度が、前記第１の電極と前記第２の電極との間の電圧パルスによって引き起こされる、請求項２に記載のＰＣＤ。

【請求項4】

前記電圧パルスが、前記第２の半導体材料を前記第２の結晶状態から遷移させることなく、前記第１の半導体材料が前記第１のアモルファス状態に遷移するのに十分に高い電圧の大きさを有するリセット・パルスである、請求項３に記載のＰＣＤ。

【請求項5】

前記リセット・パルスが、前記第１のアモルファス状態が前記第１の結晶状態に遷移しないように十分に速いリセット・パルス立下り時間を有する、請求項４に記載のＰＣＤ。

【請求項6】

前記第１の半導体材料の全体が前記第１のアモルファス状態にあり、前記第１のアモルファス状態の前記第１の半導体材料の両端間の第１の抵抗が、前記第１の半導体材料の一部が前記第１の結晶状態にあるときの前記第１の抵抗よりも大きい、請求項５に記載のＰＣＤ。

【請求項7】

前記電圧パルスが、前記第１の半導体材料が前記第１のアモルファス状態から遷移するのに十分に高い電圧の大きさを有するセット・パルスである、請求項３に記載のＰＣＤ。

【請求項8】

前記セット・パルスが、前記境界から第１の半導体結晶層がエピタキシャル成長して前記第１の半導体層を、前記第１の半導体厚さより小さいエピタキシャル厚さをもつ前記第１の半導体結晶層と、残留厚さをもつ第１のアモルファス残留層とに分離するように、十分に遅い緩やかなセット・パルス立下り時間を有する、請求項７に記載のＰＣＤ。

【請求項9】

前記エピタキシャル厚さが、前記セット・パルス立下り時間によって決定される、請求項８に記載のＰＣＤ。

【請求項10】

前記第１の半導体層が、前記第１の半導体厚さよりも小さいエピタキシャル厚さをもつ第１の半導体結晶層と、残留厚さをもつ第１のアモルファス残留層とに分離され、前記第１の半導体材料の両端間の第１の抵抗が、前記第１の半導体材料が前記第１のアモルファス状態にあるときの前記第１の抵抗より小さく、前記第１の半導体材料が前記第１の結晶状態にあるときの前記第１の抵抗より大きい、請求項１に記載のＰＣＤ。

【請求項11】

相変化デバイス（ＰＣＤ）であって、
第１の半導体材料からなり第１の半導体厚さを有する第１の半導体層であって、前記第１の半導体層は第１の境界面と第１の電極面とをさらに有し、前記第１の境界面と前記第１の電極面とが互いに前記第１の半導体層の反対側にあり、前記第１の半導体材料が温度、電圧またはその両方の第１の条件において第１のアモルファス状態と第１の結晶状態との間を遷移する特性を有し、前記第１の半導体層における前記第１の結晶状態の程度に応じて、前記相変化デバイス（ＰＣＤ）が有する複数の状態が生じるように構成されている、前記第１の半導体層と、
第２の半導体材料からなり第２の半導体厚さを有する第２の半導体層であって、前記第２の半導体層は第２の境界面と第２の電極面とをさらに有し、前記第２の境界面と前記第２の電極面とが互いに前記第２の半導体層の反対側にあり、前記第２の半導体材料が、温度、電圧またはその両方の第２の条件において第２のアモルファス状態と第２の結晶状態との間を遷移する特性を有し、前記第２の半導体層は、前記第１の半導体層が前記第１の半導体厚さにおいて前記第１のアモルファス状態に遷移されるときに、前記第２の半導体層における前記第２の半導体材料が、前記第２の結晶状態に維持されるように構成される、前記第２の半導体層と、
前記第１の半導体層の前記第１の電極面と物理的および電気的に接触している第１の電極と、
前記第２の半導体層の前記第２の電極面と物理的および電気的に接触している第２の電極と、
前記第１の半導体層と前記第２の半導体層との間の境界に拡散防止層と
を備え、前記第１の境界面と前記第２の境界面とが前記拡散防止層に互いに電気的、物理的および化学的に接触しており、前記第１の条件と前記第２の条件とは、区別可能に異なる、相変化デバイス（ＰＣＤ）。

【請求項12】

相変化デバイス（ＰＣＤ）であって、
第１の半導体材料からなり第１の半導体厚さを有する第１の半導体層であって、前記第１の半導体層は第１の境界面と第１の電極面とをさらに有し、前記第１の境界面と前記第１の電極面とが互いに前記第１の半導体層の反対側にあり、前記第１の半導体材料が温度、電圧またはこれらの両方の第１の条件において第１のアモルファス状態と第１の結晶状態との間を遷移する特性を有し、前記第１の半導体材料が前記第１の半導体厚さより小さいエピタキシャル厚さをもつ第１の半導体結晶層と残留厚さをもつ第１のアモルファス残留層とに分離されており、前記第１の半導体層における前記エピタキシャル厚さに応じて、前記相変化デバイス（ＰＣＤ）の複数の状態が生じるように構成されている、前記第１の半導体層と、
第２の半導体材料からなり第２の半導体厚さを有する第２の半導体層であって、前記第２の半導体層は第２の境界面と第２の電極面とをさらに有し、前記第２の境界面と前記第２の電極面とが互いに前記第２の半導体層の反対側にあり、前記第１の境界面と前記第２の境界面とが境界において互いに電気的、物理的および化学的に接触し、前記第２の半導体材料が、前記第１の条件とは区別可能に異なる、温度、電圧またはその両方の第２の条件において第２のアモルファス状態と第２の結晶状態との間を遷移する特性を有し、前記第２の半導体層は、前記第１の半導体層が前記第１の半導体厚さにおいて前記第１のアモルファス状態に遷移されるときに、前記第２の半導体層における前記第２の半導体材料が、前記第２の結晶状態に維持されるように構成される、前記第２の半導体層と、
前記第１の半導体層の前記第１の電極面と物理的および電気的に接触している第１の電極と、
前記第２の半導体層の前記第２の電極面と物理的および電気的に接触している第２の電極と
を備え、
前記第１の電極と前記第２の電極との間で測定される全抵抗を有する、相変化デバイス（ＰＣＤ）。

【請求項13】

前記エピタキシャル厚さが増大するにつれ、前記全抵抗が減少する、請求項１２に記載のＰＣＤ。

【請求項14】

前記エピタキシャル厚さを変化させることによって、複数の全抵抗状態を有し、前記複数の全抵抗状態のうちの１つが、セット電圧パルスによって選択される、請求項１２に記載のＰＣＤ。

【請求項15】

前記第１の半導体材料がゲルマニウムであり、前記第２の半導体材料がシリコンである、請求項１～請求項１４のいずれか１項に記載のＰＣＤ。

【請求項16】

相変化デバイス（ＰＣＤ）を製造する方法であって、
絶縁体層上に第１の電極を堆積させるステップと、
前記第１の電極上に第１の半導体層を堆積させるステップであって、前記第１の半導体層の材料が温度、電圧またはこれらの両方の第１の条件において第１のアモルファス状態と第１の結晶状態との間を遷移する特性を有する、前記堆積させるステップと、
前記第１の半導体層上に第２の半導体層を堆積させるステップであって、前記第２の半導体層の材料が、前記第１の条件とは区別可能に異なる、温度、電圧またはこれらの両方の第２の条件において第２のアモルファス状態と第２の結晶状態との間を遷移する特性を有する、前記堆積させるステップと、
前記第１の半導体層および前記第２の半導体層を結晶化させるステップと、
前記第２の半導体層の材料を、前記第２の結晶状態に維持しながら、前記第１の半導体層をアモルファス化するステップと、
を含み、前記相変化デバイス（ＰＣＤ）は、セット電圧パルスで前記第１の半導体層を、前記第１の結晶状態である第１の半導体結晶層と、前記第１のアモルファス状態である第１の半導体アモルファス層とに分離し、前記分離の程度に応じて、前記相変化デバイス（ＰＣＤ）が有する複数の状態のうちの１の状態とするように構成される、方法。

【請求項17】

加熱および冷却アニールが、前記第１の半導体層の全体および前記第２の半導体層の全体を結晶化させる、請求項１６に記載の方法。

【請求項18】

前記第１の半導体層を加熱し、冷却時間期間中に前記第１の半導体層が冷却することを可能にし、前記冷却時間期間中に、前記第１の半導体結晶層が前記冷却時間期間の長さによって決定されるエピタキシャル厚さまでエピタキシャル成長することによって、前記第１の半導体層の分離がなされる、請求項１６に記載の方法。

【請求項19】

前記ＰＣＤの抵抗状態が、セット電圧パルスによって決定される冷却時間期間によって決定される、請求項１８に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は相変化デバイスに関する。より詳細には、本発明は複数の状態をもつ相変化デバイスに関する。

【背景技術】

【0002】

いくつかの相変化デバイス（ＰＣＤ：phase change device）は、たとえば、高抵抗状態（ＨＲＳ：high resistive state）および低抵抗状態（ＬＲＳ：low resistive state）の２つの状態で動作することができる。他のＰＣＤは、複数の状態において、たとえばＨＲＳとＬＲＳとの間の抵抗値で動作することができる。これらのデバイスに異なる電圧を印加することにより、デバイスの状態のセットやリセットを行うことができる。

【0003】

いくつかのデバイスでは、通常は絶縁的である絶縁体が、十分に高い電圧の印加によって１つまたは複数のフィラメントまたは導電路を通じて導通（低抵抗状態（ＬＲＳ）に）させられ得る。フィラメント／導電路が形成されると、電圧変化が絶縁体を「リセット」（たとえば、フィラメント／導電路を遮断してＨＲＳとする）、または「セット」する（フィラメント／導電路を再形成してＬＲＳとする）ことができる。電気バイアスによってフィラメントの構成を変えることによって、ＬＲＳとＨＲＳとの間の中間状態を形成／記憶することも可能である。

【0004】

抵抗変化型ランダムアクセス・メモリ（ＲＲＡＭ（Ｒ）：resistive random-access memory）のようなＰＣＤは、高密度および高速の不揮発性メモリ用途だけでなく、ニューロモーフィック・コンピューティングに使用される電子シナプス・デバイスまたはメモリスタのための有望な技術としても検討されている。ニューロモーフィック・コンピューティング応用では、抵抗変化型メモリ・デバイスがプレニューロンとポストニューロンとの間の接続（シナプス）として使用され得、接続の重みをデバイス抵抗の形式で表現する。複数のプリニューロンとポストニューロンは、ＲＲＡＭ（Ｒ）のクロスバー・アレイによって接続され得、完全に接続されたニューラル・ネットワークを自然に表現する。

【0005】

ＰＣＤを配線工程（ＢＥＯＬ：back end of the line）で作ると、課題が生じ得る。デバイス回路は、一般に基板工程（ＦＥＯＬ：front end of line）で回路の下部層に配置されるが、ＢＥＯＬは一般に複数の絶縁体基板層を有し、相変化デバイスを製造するとき、特に大規模のメモリ構造のようなＰＣＤの高密度アレイを形成する場合、使うことが困難であり得る。

【0006】

特にＢＥＯＬ領域において、ＰＣＤおよび高密度のＰＣＤアレイの構築を可能にする構造および方法が求められている。さらに、複数状態ＰＣＤ構造およびこれらの複数状態ＰＣＤ構造の製造方法が求められている。

【発明の概要】

【0007】

本発明のいくつかの実施形態によれば、相変化デバイス（ＰＣＤ）は、第１および第２の半導体層を有する。第１の半導体層は、第１の半導体材料からなり、第１の半導体厚さと、第１の境界面と、第１の電極面とを有する。第１の境界面と第１の電極面とは、互いに第１の半導体層の反対側にある。第１の半導体材料は、１つまたは複数の第１の条件において、第１のアモルファス状態と第１の結晶状態との間を遷移することができる。第２の半導体層は、第２の半導体材料からなり、第２の半導体厚さと、第２の境界面と、第２の電極面とを有する。第２の境界面と第２の電極面とは、互いに第２の半導体層の反対側にある。第１の境界面と第２の境界面とは、境界において互いに電気的、物理的、および化学的に接触している。第２の半導体材料は、１つまたは複数の第２の条件において、第２のアモルファス状態と第２の結晶状態との間を遷移することができる。第１の電極は、第１の半導体層の第１の電極面と物理的および電気的に接触しており、第２の電極は、第２の半導体層の第２の電極面と物理的および電気的に接触している。第１の条件と第２の条件とは異なる。したがって、いくつかの実施形態では、第１および第２の半導体材料は、異なるアモルファス状態または結晶状態あるいはその両方にあり得る。

【0008】

いくつかの実施形態では、第１の半導体層は、第１のエピタキシャル結晶層と第１のアモルファス残留層とに分割または分離される。第１のエピタキシャル結晶層は、エピタキシャル厚さおよびエピタキシャル抵抗を有し、第１のアモルファス残留層は、残留厚さおよび残留抵抗を有する。エピタキシャル厚さを制御することによって、第１の半導体の両端間抵抗、したがってデバイス（の電極）の両端間の全抵抗が制御され、ＬＲＳから複数のＨＲＳまで、複数の抵抗状態を生じさせる。

【0009】

ＰＣＤの製造方法および使用方法を開示する。

【0010】

本発明の様々な実施形態について、後に添付の図面を参照しながらより詳細に説明するが、ここで簡単に説明する。図は、本発明の様々な機器、構造、および関連する方法ステップを示している。

【図面の簡単な説明】

【0011】

【図1】相変化デバイス（ＰＣＤ）を製造する一例示的プロセスの初期ステップにおける準備的な積層構造の構成正面図である。

【図2】２つの半導体層および随意の拡散防止層の追加後の準備的な積層構造の構成正面図である。

【図3】ＰＣＤのフットプリントを画定するマスク・エッチング・ステップ後の準備的な積層構造の構成正面図である。

【図4】絶縁体で覆われた準備的な積層構造の構成正面図である。

【図5】ＰＣＤの初期構造の、上部電極を含む積層構造の構成正面図である。

【図6】第１および第２の半導体層が加熱され、冷却されて結晶構造を形成した後の、ＰＣＤの初期構造の実施形態の構成正面図である。

【図7】第１の半導体層がアモルファス構造にリセットされた後のＰＣＤの実施形態の構成正面図である。

【図8】第１の半導体結晶層と第１の半導体アモルファス層との２層構造が複数あって、第１の半導体層がそのうちの１つにセットされた後のＰＣＤの実施形態の構成正面図である。

【図9】拡散防止層をもつ代替のＰＣＤの実施形態の構成正面図である。

【図10】（Ａ）は、１つまたは複数のリセット・パルスを示す電圧対時間のプロットであり、（Ｂ）は、１つまたは複数のセット・パルスを示す電圧対時間のプロットである。

【図11】ＰＣＤの製造プロセスの実施形態のフローチャートである。

【図12】ＰＣＤを動作させるためのプロセスの実施形態のフローチャートである。

【発明を実施するための形態】

【0012】

本発明の実施形態は、本明細書に開示された例示的な方法、機器、構造、システムおよびデバイスに限定されるものではなく、この開示が与えられる当業者には明らかとなるが、むしろ、他の代替的でより広範な方法、機器、構造、システムおよびデバイスに対して、より広範に適用可能であることは理解されるべきである。

【0013】

加えて、添付の図面に示される様々な層、構造、または領域、あるいはその組合せは縮尺通りに描かれておらず、一般的に使用される種類の１つまたは複数の層、構造、または領域、あるいはその組合せが所定の図面に明示的に示されていないことがあることは理解されるべきである。これは、明示的に示されていない層、構造、または領域、あるいはその組合せが実際のデバイスから省略されることを意味するものではない。

【0014】

加えて、説明がやむを得ずそのような省略された要素に焦点を当てられていないとき、明確さまたは平易さあるいはその両方のために、特定の要素は図から省かれ得る。さらに、図面全体で使用される同一または類似の参照番号は、同一または類似の特徴、要素、または構造を示すために使用され、したがって、同一または類似の特徴、要素、または構造の詳細な説明は、図面の各々について繰り返されない。

【0015】

本発明の実施形態によって開示される半導体デバイス、構造、および方法は、アプリケーション、ハードウェア、または電子システム、あるいはその組合せにおいて採用され得る。本発明の実施形態を実施するための適切なハードウェアおよびシステムは、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯通信デバイス（たとえば、セルおよびスマートフォン）、固体媒体記憶デバイス、エキスパートおよび人工知能システム、機能回路、ニューラル・ネットワークなどを含み得るが、これらに限定されない。本半導体デバイスおよび構造を組み込んだシステムおよびハードウェアは、本発明の実施形態として企図されている。

【0016】

本明細書で使用する際、「高さ（height）」は、要素（たとえば、層、トレンチ、ホール、開口部など）の底面から上面まで測定された、または要素が置かれている面を基準にして測定された、あるいはその両方の、断面図または正面図における要素の垂直方向の寸法を指す。

【0017】

逆に、「深さ（depth）」は、要素（たとえば、層、トレンチ、ホール、開口部など）の上面から下面まで測定した、断面図または正面図における要素の垂直方向の寸法を指す。「厚い（thick）」、「厚さ（thickness）」、「薄い（thin）」などの用語またはそれらの派生語が記載される場合、「高さ」の代わりに使用されることがある。

【0018】

本明細書で使用する際、「横方向の（lateral）」、「横側（lateral side）」、「面（side）」、および「外側面（lateral surface）」は、図面における左側面（left-side surface）または右側面（right-side surface）などの要素（たとえば、層、開口部など）の側面（side surface）のことを指す。

【0019】

本明細書で使用する際、「幅（width）」または「長さ（length）」は、要素（たとえば、層、トレンチ、ホール、開口部など）の一側面から反対側の面まで測定された、図面における要素の寸法を指す。「厚い」、「厚さ」、「薄い」などの用語またはそれらの派生語が記載される場合、「幅」または「長さ」の代わりに使用されることがある。

【0020】

本明細書で使用する際、「上部の（upper）」、「下部の（lower）」、「右の（right）」、「左の（left）」、「垂直の（vertical）」、「水平の（horizontal）」、「上部（top）」、「底部（bottom）」などの用語、およびそれらの派生語は、図面図において方向付けられるように、開示される構造および方法に関連する。たとえば、本明細書で使用する際、「垂直の」は、正面図における基板の上面に垂直な方向を指し、「水平の」は、正面図における基板の上面に平行な方向を指す。

【0021】

本明細書で使用する際、別段に指定されない限り、「上に（on）」、「上に（overlying）」、「頂上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」または「上に位置する（positioned atop）」などの用語は、第１の要素が第２の要素上に存在することを意味し、第１の要素と第２の要素との間に介在要素が存在し得る。本明細書で使用する際、別段に指定されない限り、「上に（on）」、「上に（overlying）」、「頂上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」もしくは「上に位置する（positioned atop）」、「上に配置される（disposed on）」という用語、または「接触して（in contact）」もしくは「直接接触して（direct contact）」という用語に関連して使用される「直接（directly）」という用語は、第１の要素と第２の要素とが、第１の要素と第２の要素との間に、たとえば、中間の導電層、絶縁体層または半導体層などの介在要素が存在せずに接続されることを意味する。

【0022】

これらの用語は、記載されたデバイスの向きによって影響を受ける可能性があることを理解されたい。たとえば、これらの記述の意味は、デバイスが上下逆に回転されれば変わることもあり得るが、本発明の特徴間の相対的な関係を記述しているので、記述は依然有効である。

【0023】

相変化デバイス（ＰＣＤ）構造ならびにＰＣＤの製造および動作のプロセスの実施形態を開示する。

【0024】

ＰＣＤ構造の非限定的な例は、上部電極と底部電極との間に挟まれた第１の半導体層と第２の半導体層を含む。第１の半導体層と第２の半導体層とは、第１の半導体層および第２の半導体層の面のうちの１つ（境界面）の各々が、他方の境界面と物理的に接触している境界を有する。いくつかの実施形態では、第１の境界面と第２の境界面との間に薄い拡散防止層が存在する。第１の半導体層および第２の半導体層の各々は、それぞれの半導体層の境界面とは反対側の半導体層の面である電極面を有する。第１の半導体層上の第１の電極面は、底部または第１の電極と物理的および電気的に接触しており、第２の半導体層上の第２の電極面は、上部または第２の電極と物理的および電気的に接触している。

【0025】

第１の半導体層および第２の半導体層を構成する材料は、半導体の各々が異なる条件、たとえば温度のような熱的変化によってアモルファス構造から結晶構造に変化するという、異なる、区別可能な熱特性を有している。

【0026】

熱的な加熱と冷却のステップ、たとえばアニールは、第１と第２の半導体層の両方を結晶状態にするために実行される。

【0027】

「セット」ステップにより、第１の結晶層のエピタキシャル結晶成長または変化が（分離した）第１の半導体層内に境界から始まり第１の半導体層に浸透する第１のエピタキシャル結晶層を形成することが可能になる。したがって、第１の半導体層は、第１のエピタキシャル結晶層と第１のアモルファス残留層とに分割または分離される。第１のエピタキシャル結晶層は、エピタキシャル厚さおよびエピタキシャル抵抗を有し、第１のアモルファス残留層は、残留厚さおよび残留抵抗を有する。

【0028】

たとえばセット・パルスの特性を変えることによって、どのようにセット・ステップが実行されるかを変えることによって、エピタキシャル厚さと残留厚さは変わる。したがって、エピタキシャル抵抗と残留抵抗は変えられ得、構造の両端間の抵抗の異なる総計（全抵抗）、たとえば構造の異なる（抵抗）状態は、予め決定され、制御され、可能にされ得る。

【0029】

ここで図を参照されたい。

【0030】

図１は、相変化デバイス（ＰＣＤ）を製造する例示的なプロセスの初期ステップにおける準備的な積層構造１００の構成正面図である。

【0031】

構造１００は基板１０５を有する。絶縁体層１１０は基板１０５上に配置される。いくつかの実施形態では、たとえば配線工程（ＢＥＯＬ）において、基板１０５は省略されることがある。底部電極１１５は、絶縁体層１１０上に配置される。

【0032】

基板１０５は、単一の元素（たとえば、シリコンまたはゲルマニウム）；主として単一の元素（たとえば、ドーピングをともなう）、たとえばシリコン；または化合物半導体、たとえばガリウムヒ素（ＧａＡｓ）、もしくは半導体合金、たとえばシリコンゲルマニウム（ＳｉＧｅ）から作ることができる。いくつかの実施形態では、基板１０５は、シリコン（Ｓｉ）、ＳｉＧｅ、Ｓｉ：Ｃ（炭素ドープされたシリコン）、ゲルマニウム（Ｇｅ）、炭素ドープされたシリコンゲルマニウム（ＳｉＧｅ：Ｃ）、Ｓｉ合金、Ｇｅ合金、ＩＩＩ－Ｖ族材料（たとえば、ＧａＡｓ、インジウムガリウムヒ素（ＩｎＧａＡｓ）、インジウムヒ素（ＩｎＡｓ）、インジウムリン（ＩｎＰ）、アルミニウムヒ素（ＡｌＡｓ）など）、ＩＩ－Ｖ族材料（たとえば、セレン化カドミウム（ＣｄＳｅ）、硫化カドミウム（ＣｄＳ）またはその組合せ）または他の同種半導体を含むが、これらに限定されない、１つまたは複数の半導体材料を含む。加えて、複数層の半導体材料は、基板１０５の半導体材料として使用され得る。いくつかの実施形態では、基板１０５は半導体材料と絶縁体材料の両方を含む。いくつかのシリコン・オン・インシュレータ（ＳＯＩ）実装では、埋め込み酸化物層、ＢＯＸ（buried oxide）（たとえば、ＳｉＯ２）が基板１０５中に埋め込まれる。

【0033】

いくつかの実施形態では、絶縁体層１１０は、ｌｏｗ－ｋ絶縁体からなる。「ｌｏｗ－ｋ絶縁体」という用語は一般に、酸化シリコンより小さい誘電率、たとえば３．９より小さい誘電率を有する絶縁材料を指す。非限定的な例として、絶縁体層１１０は、誘電体酸化物（たとえば、酸化シリコン、ＳｉＯｘ）；誘電体窒化物（たとえば、窒化シリコン、ＳｉＮ；硼炭窒化シリコン、ＳｉＢＣＮ；炭窒化シリコン、ＳｉＣＮ；および硼窒化シリコン、ＳｉＢＮ）；誘電体酸窒化物（たとえば、酸炭窒化シリコン、ＳｉＯＣＮ、および酸窒化シリコン、ＳｉＯＮ）；炭化シリコン（ＳｉＣ）；炭酸化シリコン（ＳｉＣＯ）；またはこれらの任意の組合せまたは同様のものを含む材料からなる。

【0034】

絶縁体層１１０は、原子層堆積（ＡＬＤ：atomic layer deposition）、化学気相成長（ＣＶＤ：chemical vapor deposition）、プラズマ強化化学気相成長（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）、高周波化学気相成長（ＲＦＣＶＤ：radio frequency chemical vapor deposition）、物理気相成長（ＰＶＤ：physical vapor deposition）、パルス・レーザ堆積（ＰＬＤ：pulsed laser deposition）、または液体ソース・ミスト化学堆積（ＬＳＭＣＤ：liquid source misted chemical deposition）、あるいはその組合せを含む既知の堆積技術によって堆積され得る。

【0035】

いくつかの実施形態では、絶縁体層１１０は、５０ナノメートル（ｎｍ）と１００ｎｍとの間の絶縁体層厚さ１１１を有する。他の厚さ１１１も想定される。

【0036】

第１の電極または底部電極１１５は、導電性材料、たとえば金属からなる。金属の非限定的な例は、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、窒化タリウム（Ｔｌ３Ｎ）、および窒化チタン（ＴｉＮ）を含む。いくつかの実施形態では、第１の／底部電極１１５はＡｌからなる。

【0037】

第１の／底部電極１１５は、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、ＲＦＣＶＤ、ＰＶＤ、ＰＬＤ、ＬＳＭＣＤ、またはスパッタリング、あるいはその組合せによって堆積され得る。

【0038】

いくつかの実施形態では、第１の電極１１５の厚さ１１６は、５０ナノメートル（ｎｍ）と１００ｎｍとの間にある。他の厚さ１１６も想定される。

【0039】

図２は、２つの半導体層（２５０、２２５）および随意の拡散防止層２８５の追加後の準備的な積層構造２００の構成正面図である。

【0040】

第１の半導体層２５０は、アモルファス形態（第１のアモルファス形態）と結晶形態（第１の結晶形態）とを取り得る第１の半導体材料からなる。第２の半導体層２２５は、アモルファス形態（第２のアモルファス形態）と結晶形態（第２の結晶形態）とを取り得る第２の半導体材料からなる。アモルファス形態は、様々な物理的条件下で結晶形態に遷移することができる（逆もまた同様）。第１の半導体材料は、第２の半導体がアモルファス形態から結晶形態への遷移を行う条件とは異なる条件（たとえば、温度または電圧あるいはその両方の印加）で、第１の半導体材料をアモルファス形態から結晶形態に遷移させる特性を有する。

【0041】

いくつかの実施形態では、第１の半導体層２５０材料はゲルマニウム（Ｇｅ）であり、第２の半導体層２２５材料はシリコン（Ｓｉ）である。他の材料も想定される。

【0042】

第１の半導体層２５０は、２０ｎｍと５０ｎｍとの間の第１の半導体層２５０の厚さ２５１を有する。第２の半導体層２２５も同様に、２０ｎｍと５０ｎｍとの間の第２の半導体層２２５の厚さ２２６を有する。

【0043】

第１の半導体層２５０は、第１の境界面２５７と第１の電極面２５８とを有する。第１の境界面２５７と第１の電極面２５８とは、互いに反対側、すなわち第１の半導体層２５０の反対側にある。

【0044】

第２の半導体層２２５は、第２の境界面２２７と第２の電極面２２８とを有する。第２の境界面２２７と第２電極面２２８とは、互いに反対側、すなわち第２の半導体層２２５の反対側にある。

【0045】

第１の電極面は、第１の／底部電極１１５と物理的および電気的に接触している。いくつかの実施形態では、第１の境界面２５７は、第２の境界面２２７と物理的、化学的、および電気的に接触している。代替の実施形態では、第１の境界面２５７と第２の境界面２２７との間に「挟まれた」随意の拡散防止層（ＤＢＬ：diffusion blocking layer）２８５が存在する。第２の電極面２２８は、以下に示す、たとえば図５中の第２の／上部電極５１５と物理的および電気的に接触している。

【0046】

ＤＢＬ２８５は、第１の半導体層２５０材料（たとえばＧｅ）の第２の半導体層２２５材料（たとえばＳｉ）への拡散を防止する。ＤＢＬは窒化チタン（ＴｉＮ）または炭素（Ｃ）から製造され得る。他の既知のバリア、拡散防止材料も使用され得る。

【0047】

ＤＢＬ２８５は、１ｎｍと１０ｎｍとの間の厚さ２８６を有する薄い層である。

【0048】

第１の半導体層２５０、第２の半導体層２２５およびＤＢＬ２８５は、ＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、ＲＦＣＶＤ、ＰＶＤ、ＰＬＤまたはＬＳＭＣＤ、あるいはその組合せによって堆積させられ得る。堆積の順序は重要でない。ただし、随意のＤＢＬ層２８５が配置される場合、ＤＢＬ層２８５は、第１の境界面２５７と第２の境界面２２７との間に存在することになる。半導体層（２５０、２２５）を堆積する順序を逆にすると、第２の電極面２２８は第１の／底面電極１１５と物理的および電気的に接触しており、第１の電極面２５８は第２の／上面電極５１５と物理的および電気的に接触している。ただし、いずれの場合も、以下に説明するように、一般性を失うことなく、第１の半導体層２５０がエピタキシャル成長をともなう半導体層となる。

【0049】

図３は、ＰＣＤのフットプリントを画定する既知のマスク・エッチングのステップ、たとえば指向性反応性イオン・エッチング（ＲＩＥ：reactive ion etch）後の準備的な積層構造３００の構成正面図である。残る予定の半導体層（３５０、３２５）の周囲（左および右－ならびに前および後、図示せず）の多量の半導体層（２２５、２５０）が除去される３１０間、マスクは半導体層（２２５、２５０）の一部を保護する。マスクされていない第１の半導体層２５０および第２の半導体層２２５を除去するのに適した１つまたは複数の既知の化学物質が使用され得る。いくつかの実施形態では、エッチングは、バリア層、たとえば、第１の／底部電極１１５で停止する。

【0050】

この構造３００および以下の構造において、ＤＢＬ２８５は構造に含まれることも含まれないこともあるが、明確さのためにＤＢＬ２８５を図示していない。このマスクを使用したエッチングは、第１の／底部電極１１５面上でＰＣＤが使用する寸法または面積あるいはその両方、すなわちＰＣＤのフットプリントを画定する。

【0051】

図４は、絶縁体４１０で覆われた準備的な積層構造４００の構成正面図である。

【0052】

いくつかの実施形態では、絶縁体４１０は、絶縁体層１１０におけるものと同じ種類であるか、または同じ方法によって配置されるか、あるいはその両方であり得る。いくつかの実施形態では、絶縁体４１０は、層間絶縁体（ＩＬＤ）であり得る。ＩＬＤ４１０は、たとえば、酸化シリコン、スピンオングラス、流動性酸化物、高密度プラズマ酸化物、ボロホスホシリケート・ガラス（ＢＰＳＧ）、またはそれらの任意の組合せを含むがこれらに限定されないｌｏｗ－ｋ絶縁体材料（ｋ＜４．０をもつ）から形成され得る。ＩＬＤ４１０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、蒸着、化学溶液堆積、または同様のプロセスを含むが、これらに限定されない堆積プロセスによって堆積される。

【0053】

図５は、第２の／上部電極５１５を含む積層構造５００の構成正面図である。構造５００は完成しているが、後に説明するように、半導体層（３２５、３５０）がＰＣＤとして効率的に動作するために半導体層（３２５、３５０）の化学構造を変換させる必要があるという点で、構造５００はＰＣＤの初期構造である。

【0054】

第２の／上部電極５１５は、第２の半導体層３２５の上方のＩＬＤ／絶縁体層４１０を貫いてマスクを使用したエッチング、たとえば指向性ＲＩＥを実行することによって形成される。いくつかの実施形態では、エッチングは第２の電極面２２８で停止する。第１の電極層１１５を堆積させるために使用されたものと同様の材料および方法を使用して、第２の／上部電極５１５は、第２の電極面２２８と物理的および電気的に接触するように堆積させられる。

【0055】

図６は、第１の半導体層３５０および第２の半導体層３２５が加熱され、冷却されて結晶構造（６５０、６２５）を形成した後の、初期構造ＰＣＤ実施形態６００の構成正面図である。

【0056】

第１の半導体構造３５０を第１の結晶状態６５０に変換し、第２の半導体構造３２５を第２の結晶状態６２５に変換する１つまたは複数の変化した物理的条件を第１の半導体層３５０と第２の半導体層３２５の両方が経験するように、物理的プロセスが実行される。

【0057】

いくつかの実施形態では、変化した物理的条件は、熱アニールである。換言すれば、両方の半導体層（３５０、３２５）が溶融する温度を上回る温度で加熱され、次に時間をかけて冷却され、その結果、第１の結晶質半導体層６５０と第２の結晶質半導体層６２５の両方が形成される。第１の結晶層６５０と第２の結晶層６２５の両方を結晶化させる時間および温度の水準は、層内の材料の種類と層内の材料の体積とに依存する。実際の時間と温度の値は、特定の状況に応じて決定される必要があるが、非限定的な例として、温度は、デバイス内で局所的に摂氏９００度（℃）と１０００℃との間の温度に昇温され、室温まで１マイクロ秒と１０マイクロ秒との間の期間をかけて冷却することが可能とされる。

【0058】

非限定的な例では、アニール・ステップによって、第１の半導体層３５０中のアモルファスＧｅ（α－Ｇｅ）が結晶質Ｇｅ（ｃ－Ｇｅ）６５０に変化させられ、第２の半導体層３２５中のアモルファスＳｉ（α－Ｓｉ）が結晶質Ｓｉ（ｃ－Ｓｉ）６２５に変化させられる。

【0059】

図７は、第１の結晶質半導体層６５０がアモルファス構造７５０にリセットされた後のＰＣＤの実施形態７００の構成正面図である。

【0060】

第１の結晶構造半導体層６５０は、第２の結晶構造半導体層６２５の構造を変えることなく、アモルファス構造７５０に「リセット」される。これは、第１の半導体層（３５０、６５０）および第２の半導体層（３２５、６２５）各々が、１つまたは複数の異なる区別可能な物理的条件でアモルファスから結晶質への遷移（および再び元に戻ること）を行った特性を有することに起因している。したがって、アモルファスから結晶質への遷移（および再び元に戻ること）は、第２の半導体層構造（３２５、６２５）に影響を与えることなく第１の半導体層構造（３５０、６５０）において行われ得る。

【0061】

非限定的な例では、ＧｅはＳｉよりも低い温度でアモルファスから結晶質に遷移する（および再び元に戻る）。１つまたは複数の電気的／電圧パルスを第１の／底部電極１１５と第２の／上部電極５１５との間に印加することによって、電流が第１（３５０、６５０）および第２（３２５、６２５）の半導体層を貫通して流れ、それらを昇温させる。パルスは、ＧｅをＧｅの遷移点（温度）より高いがＳｉの遷移点より低い温度で加熱するように設計されている。したがって、第１の結晶質半導体層６５０（たとえば、ｃ－Ｇｅ）は溶融するが、第２の結晶質半導体層６２５は溶融しない。第１のアモルファス半導体層７５０を結晶状態に再形成するには急速過ぎる急冷期間が存在する。第２の結晶質６２５半導体層６２５（たとえばｃ－Ｓｉ）は、この温度／電圧の変化によって、結晶状態６２５から変化することはない。

【0062】

構造７００は、今度は「リセット」され、高抵抗のアモルファス状態７５０にある第１の半導体層３５０を有する。したがって、第１のアモルファス半導体層７５０の増大した抵抗のために、構造７００の全体の抵抗は高くなる。構造７００は、第１の半導体層３５０のアモルファス構造によってＨＲＳにリセットされる。後述するが、第１の半導体層３５０を結晶構造に戻すように「セット」することは、第１の半導体層（３５０、６５０）の両端間抵抗を減少させ、２つ以上の状態、ＬＲＳと複数のＨＲＳをもつＰＣＤである構造７００をＬＲＳに到達するまで複数のＨＲＳに置く。

【0063】

第１の半導体層３５０および第２の半導体層３２５中の材料種類、層の体積、および他の要因が、電圧パルスのタイミング、形状、および大きさを設計するために使用される。「リセット」するために使用される電圧パルスの、パルス・タイミング、形状、大きさの例を後に図１０（Ａ）で提供する。いくつかの実施形態では、リセット状態で、第１の半導体層３５０の体積全体がアモルファス状態にある。

【0064】

図８は、第１のアモルファス半導体層８５０が、複数の２層構造（８５０Ａ、８５０Ｂ）、すなわち第１の半導体結晶層８５０Ａと第１の半導体アモルファス層８５０Ｂ、のうちの１つに「セット」された後のＰＣＤの実施形態８００の構成正面図である。

【0065】

一実施形態では、セット・パルス（図１０（Ｂ）を参照のこと）は、第１のアモルファス半導体層（たとえば、リセット・パルスが第１の半導体層を完全にアモルファス状態７５０にリセットした後の）を、２つの層：１．エピタキシャル厚さ８６５とエピタキシャル抵抗とを有する第１のエピタキシャル結晶層８５０Ａと、２．残留厚さ８６０と残留抵抗とを有する第１のアモルファス残留層８５０Ｂとに分離した、分離した第１の半導体層８５０に変化させる。残留層８５０Ｂは、セット・パルス後に第１の半導体アモルファス層７５０のアモルファス層７５０の残留したものである。

【0066】

セット・パルスの形状、持続時間、タイミング、および大きさは、たとえば、第１のエピタキシャル結晶層８５０Ａの厚さ８６５、第１のアモルファス残留層８５０Ｂの厚さ８６０をどの程度の大きさにするかを決定する。したがって、エピタキシャル抵抗および残留抵抗は、エピタキシャル結晶層８５０Ａおよび残留層８５０Ｂのそれぞれの厚さ（８６５、８６０）を制御するセット・パルスの設計によって制御され得る。したがって、セット状態における分離した第１の半導体層８５０の抵抗およびデバイス８００全体の全抵抗（第１の電極１１５と第２の電極５１５との間で測定される）、すなわち、ＨＲＳの抵抗の総計は、セット・パルスの設計によって制御される。

【0067】

複数のＨＲＳのうちの１つにおけるデバイス８００の抵抗の総計、およびセット・パルスをどのように設計するかに影響を与える他の要因は、第１の半導体層２５０および第２の半導体層２２５の材料および厚さ（２５１、２２６）、ならびに、存在すればＤＢＬ層２８５の材料の種類および厚さ２８６を含む。

【0068】

その結果、第１の半導体層２５０および第２の半導体層２２５の他の外部の物理的条件を一定にした状態で、セット・パルスの形状、持続時間、タイミング、および大きさを変化させることによって、セット状態における複数の高抵抗状態、たとえばデバイス８００の全抵抗の値が生成され得る。したがって、セット・パルスを変化させることによって、構造体８００は、複数の（抵抗の）セット状態をもつＰＣＤであり得る。

【0069】

セット・ステップがどのように実行されるかを変えることによって、たとえばセット・パルスの特性を変えることによって、エピタキシャル厚さと残留厚さが変化することになる。したがって、エピタキシャル抵抗と残留抵抗とが変えられ得、構造の両端間抵抗の異なる総計、たとえば構造の異なる状態は、予め決定され、制御され、可能にされ得る。

【0070】

セット・パルスの設計は、第１のエピタキシャル結晶層８５０Ａがどのように形成されるかを決定する。

【0071】

「エピタキシャル成長」という用語は、半導体材料の接触面上での半導体材料の成長を意味し、成長させられる半導体材料が堆積面の半導体材料と同じ結晶特性を有する。エピタキシャル成長が続いているところで、成長層８５０Ａの面８７５における原子が、面８７５上を動き回り、それら自らを原子の結晶配列に合わせて配置させるために十分なエネルギーを持つように、材料パラメータが生成され得る。

【0072】

たとえば、セット・パルスが第１のアモルファス半導体層７５０を加熱し、溶融させるように設計される場合、第１のアモルファス半導体層７５０中の原子は動き回るのに十分なエネルギーを有することになる。加えて、セット・パルスにより第１のアモルファス半導体層７５０が徐冷されることが可能になれば、移動する原子（たとえばＧｅの）は、原子が接触している結晶面の結晶軸方向に移動することになる。

【0073】

ＤＢＬ９８５がある場合、ＤＢＬ９８５はＧｅ結晶化のテンプレートとして作用することができる。

【0074】

この非限定的な例を続けると、セット・パルスが第１のアモルファス半導体層７５０材料（Ｇｅ）を溶融するとき、第２の半導体層６２５中の材料（Ｓｉ）は結晶構造のままである。第１のアモルファス半導体層７５０中の原子が徐冷されると、原子は、境界８２５を起点とする第２の半導体層６２５の結晶秩序に沿うように自らを配置する。層８５０が徐冷され続けるにしたがって、第１のアモルファス半導体層７５０中のより多くの原子が結晶秩序に沿って配置し、したがって成長する第１のエピタキシャル結晶層８５０Ａの厚さ８６５を増大させ、第１のアモルファス半導体層７５０の境境界８７５をより深く移動させる。第１のエピタキシャル結晶層８５０Ａの厚さ８６５が増大するので、残留層８５０Ｂの厚さ８６０は減少する。

【0075】

第１のエピタキシャル結晶層８５０Ａの厚さ８６５と残留層８５０Ｂの厚さ８６０とを変化させることによって、これらの層の抵抗値が変化し、したがって、セット・パルスを制御することによってデバイス８００の全体の抵抗が変化する。

【0076】

いくつかの実施形態では、セット・パルスを時間とともに値を緩やかに減少させることによって、たとえば、冷却の変化率を小さくすること、または分離した第１の半導体層８５０の冷却時間を長くすること、あるいはその両方によって、第１のエピタキシャル結晶層８５０Ａの厚さ８６５は増大し、残留層８５０Ｂの厚さ８６０は縮小することになる。

【0077】

図９は、拡散防止層（ＤＢＬ）９８５をもつ代替のＰＣＤの実施形態９００の構成正面図である。防止層９８５は、図２に示す随意層２８５を堆積し、ＤＢＬ２８５が堆積させられなかった場合に実行されるプロセス・ステップを継続することによって形成される。

【0078】

図１０（Ａ）は、電圧１０３０対時間１０３５のプロット１０００であり、１つまたは複数のリセット・パルス、典型的には１０２５、を示している。リセット・パルス１０２５は、継続時間１０１０と、第１の半導体層２５０中の材料（たとえばＧｅ）を溶融するには十分高いが第２の半導体層２２５中の材料（たとえばＳｉ）にはそうでない高さ１０２０とを有する。しかしながら、第１の２５０半導体層材料が結晶化する時間を有しないように、持続時間１０１０は十分に短く、特に下降時間１０２６は十分に速い。したがって、第１の半導体層材料２５０は、デバイス８００／９００がリセットされると、アモルファス構造／状態７５０のままである、またはアモルファス構造／状態７５０に戻る。

【0079】

図１０（Ｂ）は、１つまたは複数のセット・パルス、典型的には１０７０、を示す電圧１０３０対時間１０３５プロット１０５０である。セット・パルスは、セット・パルスの立下り時間１０７５にわたって緩やかに立下る時間速度１０６５で、大きさ１０５５と持続時間１０６０を有する。たとえば、立下り時間速度１０６５は、パルス１０７０の大きさ１０５５をセット・パルス立下り時間１０７５で除したものである。

【0080】

議論したように、とりわけこれらのパルスの大きさ（１０２０、１０５５）、タイミング（１０１０、１０６０、１０７５）、持続時間（１０１０、１０８０）、および形状（１０２５、１０７０）の設計は、第１の半導体層３５０および第２の半導体層３２５の材料の種類および厚さ（２５１、２２６）に依存する。

【0081】

しかしながら、いくつかの実施形態では、リセット・パルス１０２５は、７ボルトと１０ボルトとの間、たとえば８ボルトのリセット・パルス大きさ１０２０；２．０ナノ秒（ｎｓ）と３．０ｎｓとの間のリセット・パルス立上り時間１０２４、たとえば２．５ｎｓ；および２．０ナノ秒（ｎｓ）と３．０ｎｓとの間のリセット・パルス立下り時間１０２６、たとえば２．５ｎｓを有する。リセット・パルスの形状は、矩形またはその他の形状であり得る。しかし、リセット・パルスの立下り時間１０２６は、材料が結晶化しないように十分に速くなければならない。リセット・パルス１０２５の大きさ１０２０は、第２の半導体層６２５の材料の結晶構造が変化しないように、十分に低くなければならない。

【0082】

いくつかの実施形態、非限定的な例では、セット・パルス１０７０は、４ボルトと６ボルトとの間の大きさ１０６９、たとえば５ボルト；２．０ナノ秒（ｎｓ）と３．０ｎｓとの間のセット・パルス立上り時間１０６９、たとえば２．５ｎｓ；および０．８ミリ秒（ｍｓ）と１．５ｍｓとの間の長いセット・パルス立下り時間１０７５、たとえば１．０ｍｓを有する。いくつかのセット・パルス形状は、第１の半導体結晶層８５０Ａに結晶構造を形成する時間を与えるために、たとえば１．０ｍｓを上回る緩やかな立下り時間を有する。セット・パルス１０７０の継続時間１０８０は、長い立下り時間１０７５を含むために十分長く、たとえば、１．０ｍｓ以上である。

【0083】

図１１は、ＰＣＤを製造するプロセスの一実施形態１１００を示すフローチャートである。

【0084】

方法のステップ１１０５は、絶縁体層１１０または基板１０５あるいはその両方の上への第１の電極１１５の堆積で始まる。次に、第１の半導体層２５０および第２の半導体層２２５が堆積させられる。いくつかの実施形態では、拡散防止層２８５は、電気的な第１の半導体層２５０と第２の半導体層２２５との間に堆積させられる。

【0085】

ステップ１１１０は、図３から図５において画定されたように、ＰＣＤのフットプリントを画定するエッチングおよび他のリソグラフィのステップを行った後、第２の電極５１５を堆積させる。

【0086】

ステップ１１１５は、図６で説明したように、熱的な加熱および冷却ステップ、たとえばアニールで第１の半導体層２５０および第２の半導体層２２５を結晶化させる。他の結晶化法も可能である。

【0087】

ステップ１１２０は、たとえばリセット電圧パルス１０２５で物理的条件を変化させ、デバイスをリセット状態またはＬＲＳに置くことによって、第１の半導体層をアモルファス化させる。

【0088】

ステップ１１２５は、たとえばセット電圧パルス１０７５で物理的条件を変化させることによって、第１の半導体層８５０を第１の半導体結晶層８５０Ａと第１の半導体アモルファス層８５０Ｂとに分離する。これは、デバイス８００を、セット電圧パルス１０７５の設計によって選択された複数の抵抗状態（第１の電極１１５と第２の電極５１５との間の全抵抗によって測定される）のうちの１つに置く。抵抗状態は、ＬＲＳとＨＲＳとの間の複数の値のうちの１つをもつデバイス８００の両端間の全抵抗を有することになる。ＬＲＳにおいては、第１の半導体結晶層８５０Ａは、第１の半導体層２５０の全幅２５１に等しい幅またはエピタキシャル厚さ８６５を有する。

【0089】

図１２は、ＰＣＤを動作させるためのプロセスの一実施形態１２００を示すフローチャートである。

【0090】

プロセス１２００は、第１の半導体層８５０を全ての第１の半導体８５０材料がアモルファス状態７５０にあるアモルファス状態にリセットする、ステップ１２０５から開始する。いくつかの実施形態では、このステップはリセット・パルス１０２５で実行される。

【0091】

ステップ１２１０では、デバイス、たとえば８００は、第１の半導体層８５０を第１の半導体結晶層８５０Ａと残留層８５０Ｂとに分離するようにセットされる。

【0092】

ステップ１２１５では、図１０（Ｂ）で説明したように、デバイス、たとえば８００の両端間の全抵抗が、セット・パルスによって選択される。全抵抗とは、第１の電極１１５と第２の電極５１５との間で測定される抵抗値である。全抵抗は第１の半導体層８５０の抵抗に大きく影響され、同様に第１の半導体層８５０の抵抗は第１の半導体結晶層８５０Ａの幅またはエピタキシャル厚さ８６５に影響される。エピタキシャル厚さ８６５が大きいほど、より低抵抗な状態である結晶状態にある第１の半導体層８５０材料の体積が大きくなる。したがって、エピタキシャル厚さ８６５を制御することによって、全抵抗は、ＬＲＳとＨＲＳとの間、または第１の半導体層８５０材料がそれぞれ完全にアモルファスである構造と完全に結晶質である構造との間の複数の値の１つに変化させられ得る。セット・パルスの設計が、どれだけの第１の半導体層８５０材料がエピタキシャル成長し、エピタキシャル厚さ８６５を増大させ、全抵抗を減少させるか決定する。

【0093】

本発明の様々な実施形態の説明は、例示のために提示したが、網羅的であることまたは開示した実施形態に限定することを意図していない。多くの改変および変形は、当業者には説明した実施形態の範囲および思想から逸脱することなく明らかになろう。たとえば、本発明の実施形態に従って開示される半導体デバイス、構造、および方法は、アプリケーション、ハードウェア、または電子システム、あるいはその組合せに採用され得る。本発明の実施形態を実施するための適切なハードウェアおよびシステムは、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯通信機器（たとえば、セルおよびスマートフォン）、固体媒体記憶装置、エキスパートおよび人工知能システム、機能回路などを含むが、これらに限定されない。本半導体デバイスを組み込んだシステムおよびハードウェアは、本発明の実施形態として企図されている。

【0094】

本明細書で使用する用語は、実施形態の原理と、市場で見出される技術に対する実用化または技術的改良とを説明するために、あるいは他の点では、他の当業者が本明細書に開示した実施形態を理解することが可能となるように選択した。実質的に同じ機能を実行し、実質的に同じやり方で動作し、実質的に同じ効用を有し、または同様のステップを実行し、あるいはその組合せを行う、異なる用語で説明されたデバイス、構成要素、要素、特徴、機器、システム、構造、技術、および方法は、本発明の実施形態として企図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】