特許 7699056 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-06-18

(45)【発行日】2025-06-26

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 8/50 20250101AFI20250619BHJP

   H10D 12/00 20250101ALI20250619BHJP

   H10D 30/60 20250101ALI20250619BHJP

   H10D 30/65 20250101ALI20250619BHJP

   H10D 62/10 20250101ALI20250619BHJP

   H10D 84/80 20250101ALI20250619BHJP

   H10D 89/60 20250101ALI20250619BHJP

【ＦＩ】

H10D8/50 L

H10D8/50 D

H10D8/50 K

H10D12/00 101Z

H10D30/60 K

H10D30/65

H10D62/10 101G

H10D84/80 101A

H10D84/80 102B

H10D84/80 102C

H10D89/60

【請求項の数】 16

(21)【出願番号】P 2021561456

(86)(22)【出願日】2020-11-25

(86)【国際出願番号】 JP2020043842

(87)【国際公開番号】W WO2021106939

(87)【国際公開日】2021-06-03

【審査請求日】2023-10-03

(31)【優先権主張番号】P 2019217069

(32)【優先日】2019-11-29

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】弁理士法人あい特許事務所

(72)【発明者】

【氏名】幸 忠男

(72)【発明者】

【氏名】石田 剛志

【審査官】西村 治郎

(56)【参考文献】

【文献】特開２００６－２７００３４（ＪＰ，Ａ）

【文献】特開２０１２－００４４６０（ＪＰ，Ａ）

【文献】特開２０１５－１１５３６５（ＪＰ，Ａ）

【文献】特開平０８－３４０１０１（ＪＰ，Ａ）

【文献】特開平１１－２３３７９５（ＪＰ，Ａ）

【文献】特開２０１２－００９６９４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ８／５０

Ｈ１０Ｄ ６２／１０

Ｈ１０Ｄ １２／００

Ｈ１０Ｄ ８４／８０

Ｈ１０Ｄ ８９／６０

Ｈ１０Ｄ ３０／６５

Ｈ１０Ｄ ３０／６０

(57)【特許請求の範囲】

【請求項1】

主面を有し、デバイス領域を含む第１導電型の半導体層と、
前記デバイス領域において前記主面の表層部に形成された第２導電型のベース領域と、
前記ベース領域の縁部から内方に間隔を空けて前記ベース領域の表層部に形成され、前記半導体層との間でチャネル領域を画定する第１導電型のソース領域と、
前記ベース領域の表層部において前記ソース領域とは異なる領域に形成され、前記ベース領域の不純物濃度を超える不純物濃度を有する第２導電型のベースコンタクト領域と、
前記デバイス領域において前記ベース領域から間隔を空けて前記主面の表層部に形成され、前記ベース領域との間でドリフト領域を画定する第１導電型のウェル領域と、
前記ウェル領域の表層部に形成された第１導電型のドレイン領域と、
前記ウェル領域の表層部に形成され、前記ドレイン領域に電気的に接続された第２導電型の不純物領域と、
前記主面の上において前記チャネル領域を被覆するゲート絶縁膜、および、前記ゲート絶縁膜の上において前記チャネル領域に対向し、前記ソース領域および前記ベースコンタクト領域に電気的に接続されたゲート電極を有するゲート構造と、を含み、
前記ウェル領域は、平面視において前記ベース領域を取り囲む環状に形成され、
前記ゲート電極は、平面視において前記ベース領域および前記ウェル領域の間の領域において前記ベース領域を取り囲む環状に形成されている、半導体装置。

【請求項2】

前記不純物領域は、前記ウェル領域の縁部から内方に間隔を空けて形成されている、請求項１に記載の半導体装置。

【請求項3】

前記不純物領域は、前記ベース領域および前記ウェル領域の対向方向に直交する方向に前記ドレイン領域に接続されている、請求項１または２に記載の半導体装置。

【請求項4】

複数の前記不純物領域が、１つの前記ドレイン領域を挟み込むように形成されている、請求項１～３のいずれか一項に記載の半導体装置。

【請求項5】

複数の前記ドレイン領域が、間隔を空けて形成されている、請求項１～４のいずれか一項に記載の半導体装置。

【請求項6】

前記ベース領域は、平面視において一方方向に沿って延びる帯状に形成され、
前記不純物領域は、前記ウェル領域において前記ベース領域の長辺に対向する領域に形成されている、請求項１～５のいずれか一項に記載の半導体装置。

【請求項7】

前記主面に形成され、前記デバイス領域を他の領域から電気的に分離する領域分離構造をさらに含む、請求項１～６のいずれか一項に記載の半導体装置。

【請求項8】

前記領域分離構造は、前記半導体層に形成された第２導電型のカラム領域からなる、請求項７に記載の半導体装置。

【請求項9】

前記主面の表層部において前記ウェル領域および前記カラム領域の間の領域に形成され、前記ドレイン領域に電気的に接続された第２導電型のガード領域をさらに含む、請求項８に記載の半導体装置。

【請求項10】

前記ベースコンタクト領域は、前記ベース領域の縁部から内方に間隔を空けて前記ベース領域の表層部に形成され、前記ソース領域に電気的に接続されている、請求項１～９のいずれか一項に記載の半導体装置。

【請求項11】

前記主面の上において前記ドリフト領域を被覆する絶縁膜をさらに含み、
前記ゲート絶縁膜は、前記絶縁膜の厚さ未満の厚さを有し、前記絶縁膜に連なっている、請求項１～１０のいずれか一項に記載の半導体装置。

【請求項12】

前記ゲート電極は、前記ゲート絶縁膜の上から前記絶縁膜の上に引き出され、前記絶縁膜を挟んで前記ドリフト領域に対向する引き出し部を含む、請求項１１に記載の半導体装置。

【請求項13】

第２導電型の半導体基板をさらに含み、
前記半導体層は、前記半導体基板の上に積層されている、請求項１～１２のいずれか一項に記載の半導体装置。

【請求項14】

前記デバイス領域において前記半導体基板および前記半導体層の間の境界に跨って形成された第１導電型の埋込領域をさらに含み、
前記ベース領域および前記ウェル領域は、前記半導体層の一部を挟んで前記埋込領域に対向している、請求項１３に記載の半導体装置。

【請求項15】

前記デバイス領域において前記デバイス領域の周縁に沿うように前記半導体層に形成された第１導電型のチャネルストップ領域をさらに含む、請求項１４に記載の半導体装置。

【請求項16】

前記チャネルストップ領域は、前記埋込領域に向けて壁状に延び、前記埋込領域に電気的に接続されている、請求項１５に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電極、絶縁体および半導体の積層構造を有するＥＩＳ（Electrode-Insulator-Semiconductor）型のダイオード構造を備えた半導体装置に関する。

【背景技術】

【0002】

特許文献１は、ＥＩＳ型のダイオード構造を備えた半導体装置を開示している。この半導体装置は、ｎ型の半導体基板、ｐ型のベース領域、ｎ型のソース領域、ｐ型のアノード領域、ｎ型のカソード領域、ゲート絶縁膜およびゲート電極を含む。

【0003】

ベース領域は、半導体基板の表層部に形成されている。ソース領域は、ベース領域の縁部から内方に間隔を空けてベース領域の表層部に形成され、半導体基板との間でチャネル領域を画定している。アノード領域は、ベース領域の表層部においてソース領域とは異なる領域に形成されている。カソード領域は、ベース領域から間隔を空けて半導体基板の表層部に形成され、ベース領域との間でドリフト領域を画定している。ゲート絶縁膜は、半導体基板の上においてチャネル領域を被覆している。ゲート電極は、ゲート絶縁膜の上に形成され、ゲート絶縁膜を挟んでチャネル領域に対向している。ゲート電極は、ソース領域およびアノード領域に電気的に接続されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００７－２７２２８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＥＩＳ型のダイオード構造は、静電サージ耐量が低いという構造的特徴を有している。静電サージ耐量は、ＥＳＤ（electro static discharge）耐量とも称される。

【0006】

本発明の一実施形態は、ＥＩＳ型のダイオード構造を備え、静電サージ耐量を向上できる半導体装置を提供する。

【課題を解決するための手段】

【0007】

本発明の一実施形態は、主面を有し、デバイス領域を含む第１導電型の半導体層と、前記デバイス領域において前記主面の表層部に形成された第２導電型のベース領域と、前記ベース領域の縁部から内方に間隔を空けて前記ベース領域の表層部に形成され、前記半導体層との間でチャネル領域を画定する第１導電型のソース領域と、前記ベース領域の表層部において前記ソース領域とは異なる領域に形成され、前記ベース領域の不純物濃度を超える不純物濃度を有する第２導電型のベースコンタクト領域と、前記デバイス領域において前記ベース領域から間隔を空けて前記主面の表層部に形成され、前記ベース領域との間でドリフト領域を画定する第１導電型のウェル領域と、前記ウェル領域の表層部に形成された第１導電型のドレイン領域と、前記ウェル領域の表層部に形成され、前記ドレイン領域に電気的に接続された第２導電型の不純物領域と、前記主面の上において前記チャネル領域を被覆するゲート絶縁膜、および、前記ゲート絶縁膜の上において前記チャネル領域に対向し、前記ソース領域および前記ベースコンタクト領域に電気的に接続されたゲート電極を有するゲート構造と、を含む、半導体装置を提供する。

【0008】

この半導体装置は、デバイス領域においてＥＩＳ型のダイオード構造を含む。ダイオード構造は、具体的には、ベース領域、ソース領域、ベースコンタクト領域、ウェル領域、ドレイン領域およびゲート構造を含む。また、この半導体装置は、デバイス領域においてダイオード構造に電気的に接続されたサイリスタ構造を含む。サイリスタ構造は、具体的には、半導体層の主面に沿ってこの順に形成された不純物領域（第２導電型）、半導体層（第１導電型）、ベース領域（第２導電型）およびソース領域（第１導電型）を含む。

【0009】

サイリスタ構造は、さらに具体的には、ウェル領域側の第１極性型の第１トランジスタ構造、および、ベース領域側の第２極性型の第２トランジスタ構造を含む。第１トランジスタ構造は、半導体層の主面に沿ってこの順に形成された不純物領域（第２導電型）、半導体層（第１導電型）およびベース領域（第２導電型）を含む。第２トランジスタ構造は、半導体層の主面に沿ってこの順に形成されたソース領域（第１導電型）、ベース領域（第２導電型）および半導体層（第１導電型）を含む。

【0010】

順方向電圧がダイオード構造に印加された場合、ダイオード構造がオン状態になる一方で、サイリスタ構造がオフ状態になる。サイリスタ構造がオフ状態になるのは、ドレイン領域および不純物領域が同電位に固定されているためである。これにより、ダイオード構造が導通し、順方向電流がダイオード構造に流れる。この順方向電圧は、さらに、ダイオード構造に電気的に接続された第１トランジスタ構造にも流れる。したがって、静電気等に起因する順方向過電圧（forward overvoltage）がダイオード構造に印加された場合、ダイオード構造および第１トランジスタ構造によって順方向過電流（forward overcurrent）を処理できる。

【0011】

一方、逆方向電圧がダイオード構造に印加された場合、ダイオード構造がオフ状態になる一方で、サイリスタ構造がオン状態になる。これにより、サイリスタ構造が導通し、逆方向電流がサイリスタ構造に流れる。したがって、静電気等に起因する逆方向過電圧（reverse overvoltage）がダイオード構造に印加された場合、サイリスタ構造によって逆方向過電流（reverse overcurrent）を処理できる。よって、この半導体装置によれば、静電サージ耐量を向上できる。

【0012】

本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0013】

【図1】図１は、本発明の一実施形態に係る半導体装置の主要部の電気的構造を示す回路図である。

【図2】図２は、図１に示す半導体装置を示す斜視図である。

【図3】図３は、図２に示す領域IIIの拡大図である。

【図4】図４は、図３に示す構造の要部拡大図である。

【図5】図５は、図４に示す構造から半導体層の上の構造を取り除いた図である。

【図6】図６は、図５に示す領域VIの拡大図である。

【図7】図７は、図５に示すVII-VII線に沿う断面図である。

【図8】図８は、図５に示すVIII-VIII線に沿う断面図である。

【図9】図９は、比較例に係る逆流阻止ダイオードの電流電圧特性を示すグラフである。

【図10】図１０は、本実施形態に係る逆流阻止ダイオードの電流電圧特性を示すグラフである。

【発明を実施するための形態】

【0014】

図１は、本発明の一実施形態に係る半導体装置１の主要部の電気的構造を示す回路図である。半導体装置１は、車載ネットワークの１種であるＣＡＮ（Controller Area Network）に使用されるトランシーバ集積回路デバイスである。半導体装置１は、入力端子ＩＮ、出力端子ＯＵＴ、電源端子ＶＣＣ、グランド端子ＧＮＤ、ハイサイド端子ＣＡＮＨ、ローサイド端子ＣＡＮＬ、制御回路２、ハイサイド出力回路３、ローサイド出力回路４およびゲートドライバ回路５を含む。

【0015】

入力端子ＩＮの個数は任意である。図１では、入力端子ＩＮが、第１入力端子ＩＮ１および第２入力端子ＩＮ２を含む例が示されている。図１では、マイクロコンピュータ６が入力端子ＩＮおよび出力端子ＯＵＴに接続され、抵抗分割回路７、コンデンサ８および終端抵抗９がハイサイド端子ＣＡＮＨおよびローサイド端子ＣＡＮＬの間に接続された例が示されている。

【0016】

制御回路２は、複数の入力端子ＩＮ、出力端子ＯＵＴおよびグランド端子ＧＮＤに電気的に接続されている。制御回路２は、電気信号生成回路１０および機能回路１１を含む。電気信号生成回路１０は、入力端子ＩＮからの入力信号に基づいて各種回路を駆動する所定の電気信号を生成し、各種回路に出力する。機能回路１１は、入力端子ＩＮからの入力信号や各種回路からの電気信号に基づいて各種回路をモニタする電気信号を生成し、出力端子ＯＵＴに出力する。

【0017】

機能回路１１は、たとえば、各種回路を保護する１つまたは複数の保護回路を含む。機能回路１１は、保護回路の一例として、過電流保護回路、過熱保護回路および低電圧誤動作抑制回路のうちの少なくとも１つを含んでいてもよい。過電流保護回路は、過電流から各種回路を保護する。過熱保護回路は、加熱から各種回路を保護する。低電圧誤動作抑制回路は、低電圧状態において各種回路が誤動作することを抑制する。

【0018】

ハイサイド出力回路３は、電源端子ＶＣＣ、ハイサイド端子ＣＡＮＨおよびゲートドライバ回路５に電気的に接続されている。ハイサイド出力回路３は、第１駆動トランジスタ１２、第１逆流阻止ダイオード１３および第１防護トランジスタ１４を含む直列回路を有している。第１駆動トランジスタ１２および第１防護トランジスタ１４は、ｐ型（第１極性型または第２極性型）のＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）からそれぞれなる。

【0019】

第１駆動トランジスタ１２のゲートは、ゲートドライバ回路５に電気的に接続されている。第１駆動トランジスタ１２のソースは、電源端子ＶＣＣに接続されている。第１逆流阻止ダイオード１３のアノードは、第１駆動トランジスタ１２のドレインに接続されている。第１防護トランジスタ１４のゲートは、グランド端子ＧＮＤに電気的に接続されている。第１防護トランジスタ１４のソースは、第１逆流阻止ダイオード１３のカソードに接続されている。第１防護トランジスタ１４のドレインは、ハイサイド端子ＣＡＮＨに接続されている。第１防護トランジスタ１４は、ハイサイド端子ＣＡＮＨが負電圧になった場合、ハイサイド端子ＣＡＮＨから外部（終端抵抗９側）への電流の流出を抑制する。

【0020】

ローサイド出力回路４は、グランド端子ＧＮＤ、ローサイド端子ＣＡＮＬおよびゲートドライバ回路５に電気的に接続されている。ローサイド出力回路４は、第２駆動トランジスタ１５、第２防護トランジスタ１６および第２逆流阻止ダイオード１７を含む直列回路を有している。第２駆動トランジスタ１５および第２防護トランジスタ１６は、ｐ型とは反対の極性型からなるｎ型のＭＩＳＦＥＴからそれぞれなる。

【0021】

第２駆動トランジスタ１５のゲートは、ゲートドライバ回路５に電気的に接続されている。第２駆動トランジスタ１５のソースは、グランド端子ＧＮＤに接続されている。第２防護トランジスタ１６のゲートは、電源端子ＶＣＣに接続されている。第２防護トランジスタ１６のソースは、第２駆動トランジスタ１５のドレインに接続されている。第２逆流阻止ダイオード１７のカソードは、第２防護トランジスタ１６のドレインに接続されている。第２逆流阻止ダイオード１７のアノードは、ローサイド端子ＣＡＮＬに接続されている。第２防護トランジスタ１６は、ローサイド端子ＣＡＮＬが正電圧になった場合、外部（終端抵抗９側）からローサイド端子ＣＡＮＬへの電流の流入を抑制する。

【0022】

ゲートドライバ回路５は、制御回路２、ハイサイド出力回路３、ローサイド出力回路４およびグランド端子ＧＮＤに電気的に接続されている。ゲートドライバ回路５は、制御回路２からの電気信号に応じて所定のパルス波形を有する第１制御信号Ｈ／Ｌおよび所定のパルス波形を有する第２制御信号Ｌ／Ｈを生成する。第２制御信号Ｌ／Ｈは、第１制御信号Ｈ／Ｌの反転信号からなる。第１制御信号Ｈ／Ｌは、第１駆動トランジスタ１２のゲートに入力され、第２制御信号Ｌ／Ｈは、第２駆動トランジスタ１５のゲートに入力される。

【0023】

抵抗分割回路７は、第１抵抗Ｒ１および第２抵抗Ｒ２を含む。第１抵抗Ｒ１の一端は、ハイサイド端子ＣＡＮＨに接続されている。第２抵抗Ｒ２の一端は、第１抵抗Ｒ１の他端に接続されている。第２抵抗Ｒ２の他端は、ローサイド端子ＣＡＮＬに接続されている。コンデンサ８の一端は、第１抵抗Ｒ１および第２抵抗Ｒ２の接続部に接続されている。コンデンサ８の他端は、接地されている。終端抵抗９の一端は、第１バス線Ｌ１を介してハイサイド端子ＣＡＮＨに接続されている。終端抵抗９の他端は、第２バス線Ｌ２を介してローサイド端子ＣＡＮＬに接続されている。

【0024】

ローレベルの第１制御信号Ｈ／Ｌが第１駆動トランジスタ１２に入力され、ハイレベルの第２制御信号Ｌ／Ｈが第２駆動トランジスタ１５に入力された場合、第１駆動トランジスタ１２および第２駆動トランジスタ１５がオン状態になる。これにより、３．５Ｖ（標準値）のバス信号ＳＨがハイサイド端子ＣＡＮＨに出力され、１．５Ｖ（標準値）のバス信号ＳＬがローサイド端子ＣＡＮＬに出力される（ドミナント状態）。

【0025】

一方、ハイレベルの第１制御信号Ｈ／Ｌが第１駆動トランジスタ１２に入力され、ローレベルの第２制御信号Ｌ／Ｈが第２駆動トランジスタ１５に入力された場合、第１駆動トランジスタ１２および第２駆動トランジスタ１５がオフ状態になる。これにより、２．５Ｖ（標準値）のバス信号ＳＨがハイサイド端子ＣＡＮＨに出力され、２．５Ｖ（標準値）のバス信号ＳＬがローサイド端子ＣＡＮＬに出力される（リセッシブ状態）。以下、半導体装置１の構造について説明する。

【0026】

図２は、図１に示す半導体装置１を示す斜視図である。図２では、前述の入力端子ＩＮ、電源端子ＶＣＣ、グランド端子ＧＮＤ、ハイサイド端子ＣＡＮＨおよびローサイド端子ＣＡＮＬの図示が省略されている。

【0027】

図２を参照して、半導体装置１は、この形態（this embodiment）では、シリコン製の半導体チップ２０を含む。半導体チップ２０は、直方体形状に形成されている。半導体チップ２０は、一方側の第１主面２１、他方側の第２主面２２、ならびに、第１主面２１および第２主面２２を接続する第１～第４側面２３Ａ～２３Ｄを有している。

【0028】

第１主面２１および第２主面２２は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１側面２３Ａおよび第２側面２３Ｂは、第１方向Ｘに延び、第１方向Ｘに直交する第２方向Ｙに対向している。第３側面２３Ｃおよび第４側面２３Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。

【0029】

半導体チップ２０は、この形態では、第２主面２２側から第１主面２１側に向けてこの順に形成されたｐ型（第１導電型）の半導体基板２４、および、ｐ型とは反対の導電型からなるｎ型（第２導電型）の半導体層２５を含む積層構造を有している。半導体基板２４は、第２主面２２および第１～第４側面２３Ａ～２３Ｄの一部を形成している。半導体層２５は、第１主面２１および第１～第４側面２３Ａ～２３Ｄの一部を形成している。

【0030】

半導体基板２４のｐ型不純物濃度は、１×１０^１３ｃｍ^－３以上１×１０^１６ｃｍ^－３以下であってもよい。半導体基板２４の厚さは、１００μｍ以上１０００μｍ以下であってもよい。半導体基板２４の厚さは、２００μｍ以上７００μｍ以下であることが好ましい。

【0031】

半導体層２５は、この形態では、半導体基板２４の上に形成されたエピタキシャル層からなる。半導体層２５のｎ型不純物濃度は、１×１０^１４ｃｍ^－３以上１×１０^１６ｃｍ^－３以下であってもよい。半導体層２５の厚さは、半導体基板２４の厚さ未満である。半導体層２５の厚さは、１μｍ以上５０μｍ以下であってもよい。半導体層２５の厚さは、５μｍ以上２０μｍ以下であることが好ましい。

【0032】

半導体チップ２０は、第１主面２１に区画された複数のデバイス領域２６を含む。複数のデバイス領域２６は、１つまたは複数（この形態では複数）の機能デバイス領域２７、および、１つまたは複数（この形態では２つ）のダイオード領域２８を含む。機能デバイス領域２７およびダイオード領域２８の個数および配置は任意である。

【0033】

機能デバイス領域２７は、前述の制御回路２、ゲートドライバ回路５、第１駆動トランジスタ１２、第１防護トランジスタ１４、第２駆動トランジスタ１５、第２防護トランジスタ１６等の一部または全部を構成する種々の機能デバイスが形成された領域である。機能デバイスは、第１主面２１および／または第１主面２１の表層部を利用して形成される。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスが組み合わされた回路網を含んでいてもよい。

【0034】

半導体スイッチングデバイスは、ＭＩＳＦＥＴ、ＣＭＩＳ（Complementary - MISFET）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、前述の第１駆動トランジスタ１２、第１防護トランジスタ１４、第２駆動トランジスタ１５および第２防護トランジスタ１６を含む。

【0035】

半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサおよびインダクタのうちの少なくとも１つを含んでいてもよい。

【0036】

複数のダイオード領域２８は、複数の機能デバイス領域２７から間隔を空けて区画されている。複数のダイオード領域２８は、前述の第１逆流阻止ダイオード１３および第２逆流阻止ダイオード１７がそれぞれ形成された領域である。複数のダイオード領域２８内の構造は同様である。以下では、第１逆流阻止ダイオード１３側のダイオード領域２８（図２に示す領域III）を例に取って、ダイオード領域２８の具体的な構造について説明する。第２逆流阻止ダイオード１７側のダイオード領域２８の説明は、第１逆流阻止ダイオード１３側のダイオード領域２８の説明が適用される。

【0037】

図３は、図２に示す領域IIIの拡大図である。図４は、図３に示す構造の要部拡大図である。図５は、図４に示す構造から半導体層２５の上の構造を取り除いた図である。図６は、図５に示す領域VIの拡大図である。図７は、図５に示すVII-VII線に沿う断面図である。図８は、図５に示すVIII-VIII線に沿う断面図である。

【0038】

図３～図８を参照して、半導体装置１は、第１主面２１において半導体層２５の一部の領域をダイオード領域２８として区画する領域分離構造３０を含む。領域分離構造３０は、複数の機能デバイス領域２７からダイオード領域２８を電気的に分離する。領域分離構造３０は、平面視においてダイオード領域２８を取り囲む環状（この形態では四角環状）に形成されている。ダイオード領域２８の平面形状は、領域分離構造３０の内縁によって調整される。領域分離構造３０は、この形態では、平面視においてダイオード領域２８を四角形状に区画している。

【0039】

領域分離構造３０は、この形態では、半導体基板２４に電気的に接続されるように半導体層２５に壁状に形成されたｐ型のカラム領域３１からなる。カラム領域３１は、カラム埋込領域３２、カラムウェル領域３３およびカラムコンタクト領域３４を含む。

【0040】

カラム埋込領域３２は、半導体基板２４および半導体層２５の間の境界に跨って形成され、半導体基板２４に電気的に接続されている。この形態では、１つのカラム埋込領域３２が形成されているが、半導体基板２４に電気的に接続される限り、カラム埋込領域３２の個数は任意である。複数のカラム埋込領域３２が前記境界から第１主面２１側に向かって積層されていてもよい。カラム埋込領域３２のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0041】

カラムウェル領域３３は、第１主面２１の表層部に形成されている。カラムウェル領域３３は、具体的には、半導体層２５において第１主面２１およびカラム埋込領域３２の間の領域に形成され、カラム埋込領域３２に電気的に接続されている。カラムウェル領域３３は、カラム埋込領域３２のｐ型不純物濃度未満のｐ型不純物濃度を有していてもよい。カラムウェル領域３３のｐ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。

【0042】

カラムコンタクト領域３４は、カラムウェル領域３３の底部から第１主面２１側に間隔を空けてカラムウェル領域３３の表層部に形成されている。カラムコンタクト領域３４は、カラムウェル領域３３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。カラムコンタクト領域３４のｐ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0043】

半導体装置１は、ダイオード領域２８において半導体基板２４および半導体層２５の間の境界に跨って形成されたｎ型の埋込領域３５を含む。図３～図５では、埋込領域３５が破線によって示されている。埋込領域３５は、半導体層２５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。埋込領域３５のｎ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0044】

埋込領域３５は、第１主面２１から半導体基板２４側に間隔を空けて形成され、半導体層２５の一部を挟んで第１主面２１に対向している。埋込領域３５は、領域分離構造３０から内方に間隔を空けて形成されている。この場合、埋込領域３５のｎ型不純物の一部がダイオード領域２８の周縁に拡散していてもよい。つまり、埋込領域３５は、ダイオード領域２８の周縁側のｎ型不純物濃度がダイオード領域２８の内方部側のｎ型不純物濃度よりも低い濃度勾配を有していてもよい。

【0045】

半導体装置１は、ダイオード領域２８において第１主面２１の表層部に形成された１つまたは複数（この形態では複数）のｐ型のベース領域４０を含む。複数のベース領域４０は、第１逆流阻止ダイオード１３のアノード領域の一部としてそれぞれ形成されている。各ベース領域４０のｐ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。

【0046】

複数のベース領域４０は、具体的には、平面視において埋込領域３５の縁部によって取り囲まれた領域内にそれぞれ形成されている。複数のベース領域４０は、埋込領域３５から第１主面２１側に間隔を空けて形成され、半導体層２５の一部を挟んで埋込領域３５に対向している。複数のベース領域４０は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。これにより、複数のベース領域４０は、平面視において第１方向Ｘに延びるストライプ状に形成されている。

【0047】

半導体装置１は、各ベース領域４０の表層部に形成された１つまたは複数（この形態では複数）のｎ型のソース領域４１を含む。各ソース領域４１は、半導体層２５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。各ソース領域４１のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0048】

複数のソース領域４１は、各ベース領域４０の表層部において第１方向Ｘに間隔を空けて形成されている。複数のソース領域４１は、各ベース領域４０の縁部から内方に間隔を空けてそれぞれ形成され、半導体層２５との間でベース領域４０の表層部からなるチャネル領域４２をそれぞれ画定している。複数のソース領域４１は、第１方向Ｘに関して、各ベース領域４０の両縁部から内方に間隔を空けて形成され、第１主面２１から各ベース領域４０の両縁部を露出させている。

【0049】

複数のソース領域４１の平面形状は任意である。複数のソース領域４１は、平面視において正方形状に形成されていてもよいし、円形状（楕円形状を含む）に形成されていてもよい。複数のソース領域４１は、この形態では、第２方向Ｙに延びる帯状にそれぞれ形成されている。

【0050】

半導体装置１は、各ベース領域４０の表層部においてソース領域４１とは異なる領域に形成された１つまたは複数（この形態では複数）のｐ型のベースコンタクト領域４３を含む。複数のベースコンタクト領域４３は、第１逆流阻止ダイオード１３のアノード領域の一部としてそれぞれ形成されている。各ベースコンタクト領域４３は、各ベース領域４０のｐ型不純物濃度を超えるｐ型不純物濃度を有している。各ベースコンタクト領域４３のｐ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0051】

複数のベースコンタクト領域４３は、この形態では、各ベース領域４０の表層部において第１方向Ｘに間隔を空けて形成されている。複数のベースコンタクト領域４３は、具体的には、１つのソース領域４１を挟み込む態様で、複数のソース領域４１と交互に形成されている。これにより、複数のソース領域４１および複数のベースコンタクト領域４３を含むループ配列が各ベース領域４０の表層部に形成されている。この形態では、ループ配列の始点および終点の双方が、ソース領域４１によってそれぞれ形成されている。しかし、ループ配列の始点および終点のいずれか一方または双方が、ベースコンタクト領域４３によって形成されていてもよい。

【0052】

複数のベースコンタクト領域４３の平面形状は任意である。複数のベースコンタクト領域４３は、平面視において正方形状に形成されていてもよいし、円形状（楕円形状を含む）に形成されていてもよい。複数のベースコンタクト領域４３は、この形態では、第２方向Ｙに延びる帯状にそれぞれ形成されている。

【0053】

半導体装置１は、ダイオード領域２８においてベース領域４０から間隔を空けて第１主面２１の表層部に形成された１つまたは複数（この形態では複数）のｎ型のウェル領域５０を含む。ウェル領域５０の個数は、ベース領域４０の個数に応じて調整される。複数のウェル領域５０は、第１逆流阻止ダイオード１３のカソード領域の一部としてそれぞれ形成されている。各ウェル領域５０は、各ベース領域４０との間でドリフト領域５１を画定する。ドリフト領域５１は、チャネル領域４２に隣接している。各ウェル領域５０は、半導体層２５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。各ウェル領域５０のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。

【0054】

複数のウェル領域５０は、埋込領域３５から第１主面２１側に間隔を空けて形成され、半導体層２５を挟んで埋込領域３５に対向している。複数のウェル領域５０は、平面視において対応する１つのベース領域４０を取り囲む環状（この形態では四角環状）にそれぞれ形成されている。これにより、各ドリフト領域５１は、平面視において環状に画定されている。ウェル領域５０の平面形状は任意であり、長円環状に形成されていてもよい。

【0055】

図６を参照して、複数のウェル領域５０は、ウェル幅Ｗをそれぞれ有している。ウェル幅Ｗは、ウェル領域５０が延びる方向に直交する方向の幅である。ウェル幅Ｗは、０．５μｍ以上５μｍ以下であってもよい。ウェル幅Ｗは、１μｍ以上４μｍ以下であることが好ましい。

【0056】

複数のウェル領域５０は、互いに異なる方向に延びる第１領域５２および第２領域５３をそれぞれ含む。第１領域５２は、ベース領域４０の長辺（つまり第１方向Ｘ）に沿って延びている。第２領域５３は、ベース領域４０の短辺（つまり第２方向Ｙ）に沿って延びている。第２領域５３のウェル幅Ｗは、第１領域５２のウェル幅Ｗと異なっていてもよい。第２領域５３のウェル幅Ｗは、この形態では、第１領域５２のウェル幅Ｗ未満である。むろん、第２領域５３のウェル幅Ｗは、第１領域５２のウェル幅Ｗと等しくてもよいし、第１領域５２のウェル幅Ｗを超えていてもよい。

【0057】

複数のウェル領域５０の第１領域５２は、この形態では、互いに隣り合う複数のベース領域４０の間において一体的に形成されている。これにより、複数のウェル領域５０は、平面視において複数のベース領域４０を梯子状に取り囲む１つのラダーウェル領域を形成している。複数の第１領域５２は、１つのドリフト領域５１を挟み込む態様で、第２方向Ｙに複数のベース領域４０と交互に形成されている。

【0058】

半導体装置１は、複数のウェル領域５０の表層部に形成された１つまたは複数（この形態では複数）のｎ型のドレイン領域５４を含む。複数のドレイン領域５４は、第１逆流阻止ダイオード１３のカソード領域の一部としてそれぞれ形成されている。各ドレイン領域５４は、各ウェル領域５０のｎ型不純物濃度を超えるｎ型不純物濃度を有している。各ドレイン領域５４のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0059】

複数のドレイン領域５４は、各ウェル領域５０の第２領域５３から間隔を空けて、各ウェル領域５０の第１領域５２の表層部に形成されている。複数のドレイン領域５４は、具体的には、各ウェル領域５０の第１領域５２の表層部のみに形成され、第２領域５３には形成されていない。複数のドレイン領域５４は、この形態では、第１領域５２の表層部において第２方向Ｙにベース領域４０に対向する領域のみに形成されている。ウェル領域５０の第１領域５２は、複数のドレイン領域５４によって主たる電流経路が形成される有効領域として形成されている。

【0060】

複数のドレイン領域５４は、各ウェル領域５０の第１領域５２の表層部において第１方向Ｘに間隔を空けて形成されている。複数のドレイン領域５４は、第２方向Ｙに複数のソース領域４１と１対１の対応関係で対向している。この構造によれば、複数のドレイン領域５４は、ドリフト領域５１において複数のソース領域４１を最短距離で結ぶ電流経路を形成する。したがって、電流経路における抵抗成分を低減できる。複数のドレイン領域５４は、必ずしも複数のソース領域４１と１対１の対応関係で対向している必要はない。複数のドレイン領域５４は、第２方向Ｙに複数のベースコンタクト領域４３と１対１対応の関係で対向していてもよい。

【0061】

複数のドレイン領域５４は、第２方向Ｙに関して、各ウェル領域５０の第１領域５２の縁部から内方に間隔を空けて形成されている。複数のドレイン領域５４の平面形状は任意である。複数のドレイン領域５４は、平面視において正方形状に形成されていてもよいし、円形状（楕円形状を含む）に形成されていてもよい。複数のドレイン領域５４は、この形態では、第２方向Ｙに延びる帯状にそれぞれ形成されている。

【0062】

図６を参照して、複数のドレイン領域５４は、第１方向Ｘに関して第１ドレイン幅ＷＤ１それぞれ有し、第２方向Ｙに関して第２ドレイン幅ＷＤ２それぞれ有している。第１ドレイン幅ＷＤ１は、０．１μｍ以上３μｍ以下であってもよい。第１ドレイン幅ＷＤ１は、０．５μｍ以上２．５μｍ以下であることが好ましい。第１ドレイン幅ＷＤは、ソース領域４１の第１方向Ｘの幅と等しくてもよい。第２ドレイン幅ＷＤ２は、ウェル領域５０のウェル幅Ｗ未満であることが好ましい。第２ドレイン幅ＷＤ２は、０．１μｍ以上４μｍ以下であってもよい。第２ドレイン幅ＷＤ２は、０．５μｍ以上３．５μｍ以下であることが好ましい。

【0063】

半導体装置１は、複数のウェル領域５０の表層部において複数のドレイン領域５４外の領域に形成された複数のｎ型の外側ドレイン領域５５を含む。各外側ドレイン領域５５は、各ウェル領域５０のｎ型不純物濃度を超えるｎ型不純物濃度を有している。各外側ドレイン領域５５は、ドレイン領域５４のｎ型不純物濃度と等しいｎ型不純物濃度を有している。

【0064】

複数の外側ドレイン領域５５は、複数のウェル領域５０の第２領域５３の表層部にそれぞれ形成されている。複数の外側ドレイン領域５５は、さらに、各ウェル領域５０において第２領域５３から第１領域５２に引き出され、複数のドレイン領域５４のうちの両端に位置する２つのドレイン領域５４と一体的に形成されている。複数の外側ドレイン領域５５は、各ウェル領域５０の縁部から内方に間隔を空けて形成されている。複数の外側ドレイン領域５５は、ウェル領域５０における不所望なチャネル反転を抑制する。

【0065】

半導体装置１は、複数のウェル領域５０の表層部に形成された１つまたは複数（この形態では複数）のｐ型の不純物領域５６を含む。各不純物領域５６は、各ベース領域４０のｐ型不純物濃度を超えるｐ型不純物濃度を有している。各不純物領域５６のｐ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0066】

複数の不純物領域５６は、各ウェル領域５０の第２領域５３から間隔を空けて、各ウェル領域５０の第１領域５２の表層部に形成されている。複数の不純物領域５６は、具体的には、各ウェル領域５０の第１領域５２の表層部のみに形成され、第２領域５３には形成されていない。複数の不純物領域５６は、この形態では、各ウェル領域５０の第１領域５２の表層部において第２方向Ｙにベース領域４０に対向する領域のみに形成されている。

【0067】

複数の不純物領域５６は、各ウェル領域５０の第１領域５２の表層部において第１方向Ｘに間隔を空けて形成されている。複数の不純物領域５６は、具体的には、各ウェル領域５０の第１領域５２の表層部において、１つのドレイン領域５４を挟み込む態様で、複数のドレイン領域５４と交互に形成されている。つまり、複数の不純物領域５６は、第１方向Ｘに複数のドレイン領域５４に電気的に接続され、第２方向Ｙに複数のドレイン領域５４とは電気的に接続されていない。

【0068】

複数の不純物領域５６は、各ウェル領域５０の第１領域５２の縁部から内方に間隔を空けて形成されている。つまり、複数の不純物領域５６は、第２方向Ｙにウェル領域５０に電気的に接続されている。複数の不純物領域５６のベース領域４０側の縁部は、複数のドレイン領域５４のベース領域４０側の縁部に対してウェル領域５０の内方に形成されていることが好ましい。この形態では、第２方向Ｙに関して、複数の不純物領域５６の両縁部が、ドレイン領域５４の両縁部に対してウェル領域５０の内方に形成されている。

【0069】

複数の不純物領域５６は、第２方向Ｙに複数のベースコンタクト領域４３と１対１の対応関係で対向している。複数の不純物領域５６は、必ずしも複数のベースコンタクト領域４３と１対１の対応関係で対向している必要はない。複数の不純物領域５６は、複数のドレイン領域５４の配列に応じて、第２方向Ｙに複数のソース領域４１と１対１の対応関係で対向していてもよい。

【0070】

複数の不純物領域５６の平面形状は任意である。複数の不純物領域５６は、平面視において正方形状に形成されていてもよいし、円形状（楕円形状を含む）に形成されていてもよい。複数の不純物領域５６は、この形態では、第２方向Ｙに延びる帯状にそれぞれ形成されている。

【0071】

図６を参照して、複数の不純物領域５６は、第１方向Ｘに関して第１幅Ｗ１それぞれ有し、第２方向Ｙに関して第２幅Ｗ２それぞれ有している。第１幅Ｗ１は、０．１μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上２．５μｍ以下であることが好ましい。第１幅Ｗ１は、ドレイン領域５４の第１ドレイン幅ＷＤ１と等しくてもよい。第１幅Ｗ１は、ベースコンタクト領域４３の第１方向Ｘの幅と等しくてもよい。第２幅Ｗ２は、ドレイン領域５４の第２ドレイン幅ＷＤ２未満である。第２幅Ｗ２は、０．１μｍ以上３．５μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上３μｍ以下であることが好ましい。

【0072】

半導体装置１は、ダイオード領域２８において複数のウェル領域５０から複数のベース領域４０とは反対側に間隔を空けて第１主面２１の表層部に形成されたｐ型のガード領域６０を含む。ガード領域６０は、具体的には、第１主面２１の表層部において領域分離構造３０および複数のウェル領域５０の間の領域に形成されている。

【0073】

ガード領域６０は、埋込領域３５から第１主面２１側に間隔を空けて形成され、半導体層２５の一部を挟んで埋込領域３５に対向している。ガード領域６０は、平面視において複数のウェル領域５０を一括して取り囲む環状（この形態では四角環状）に形成されている。ガード領域６０は、領域分離構造３０および複数のベース領域４０の間に形成されるリーク電流経路を遮蔽する。

【0074】

ガード領域６０は、ガードウェル領域６１およびガードコンタクト領域６２を含む。ガードウェル領域６１は、第１主面２１の表層部に形成されている。ガードウェル領域６１は、具体的には、半導体層２５において第１主面２１およびカラム埋込領域３２の間の深さ位置に形成されている。ガードウェル領域６１のｐ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。

【0075】

ガードウェル領域６１は、カラムウェル領域３３と等しい深さで形成されていてもよい。ガードウェル領域６１は、カラムウェル領域３３のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。この構造によれば、ガードウェル領域６１およびカラムウェル領域３３を同一の工程で形成できる。

【0076】

ガードコンタクト領域６２は、ガードウェル領域６１の底部から第１主面２１側に間隔を空けてガードウェル領域６１の表層部に形成されている。ガードコンタクト領域６２は、ガードウェル領域６１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。ガードコンタクト領域６２のｐ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0077】

ガードコンタクト領域６２は、カラムコンタクト領域３４と等しい深さで形成されていてもよい。ガードコンタクト領域６２は、カラムコンタクト領域３４のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。この構造によれば、ガードコンタクト領域６２およびカラムコンタクト領域３４を同一の工程で形成できる。

【0078】

半導体装置１は、ダイオード領域２８においてガード領域６０から複数のウェル領域５０とは反対側に間隔を空けて半導体層２５に形成されたｎ型のチャネルストップ領域６５を含む。以下では、「チャネルストップ」を「ＣＳ（channel stop）」と省略して記載する。ＣＳ領域６５は、第１主面２１の表層部において領域分離構造３０およびガード領域６０の間の領域に形成されている。ＣＳ領域６５は、ダイオード領域２８の周縁に沿って形成されている。ＣＳ領域６５は、具体的には、平面視においてガード領域６０を取り囲む環状（この形態では四角環状）に形成されている。

【0079】

ＣＳ領域６５は、埋込領域３５に電気的に接続されるように半導体層２５に壁状に形成されている。ＣＳ領域６５は、具体的には、ＣＳ埋込領域６６、ＣＳウェル領域６７およびＣＳ表層領域６８を含む。

【0080】

ＣＳ埋込領域６６は、埋込領域３５および半導体層２５の間の境界に跨って形成され、埋込領域３５に電気的に接続されている。この形態では、１つのＣＳ埋込領域６６が形成されているが、埋込領域３５に電気的に接続される限り、ＣＳ埋込領域６６の個数は任意である。複数のＣＳ埋込領域６６が埋込領域３５から第１主面２１側に向かって積層されていてもよい。ＣＳ埋込領域６６のｎ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0081】

ＣＳウェル領域６７は、第１主面２１の表層部に形成されている。ＣＳウェル領域６７は、具体的には、半導体層２５において第１主面２１およびＣＳ埋込領域６６の間の領域に形成され、ＣＳ埋込領域６６に電気的に接続されている。ＣＳ埋込領域６６は、ＣＳ埋込領域６６のｎ型不純物濃度未満のｎ型不純物濃度を有していてもよい。ＣＳウェル領域６７のｎ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

【0082】

ＣＳ表層領域６８は、ＣＳウェル領域６７の底部から第１主面２１側に間隔を空けてＣＳウェル領域６７の表層部に形成されている。ＣＳ表層領域６８は、ＣＳウェル領域６７のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ＣＳ表層領域６８のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。ＣＳ表層領域６８は、ソース領域４１（ドレイン領域５４）と等しいｎ型不純物濃度を有していてもよい。

【0083】

半導体装置１は、第１主面２１を選択的に被覆する絶縁膜７０を含む。絶縁膜７０は、この形態では、フィールド酸化膜からなる。フィールド酸化膜は、ＬＯＣＯＳ（local oxidation of silicon）膜と称されてもよい。絶縁膜７０は、領域分離構造３０、複数のベース領域４０、複数のウェル領域５０、ガード領域６０およびＣＳ領域６５を露出させ、ドリフト領域５１を被覆するように第１主面２１の上に形成されている。絶縁膜７０は、具体的には、複数の第１絶縁膜７０Ａ、１つの第２絶縁膜７０Ｂ、１つの第３絶縁膜７０Ｃ、１つの第４絶縁膜７０Ｄおよび１つの第５絶縁膜７０Ｅを含む。

【0084】

複数の第１絶縁膜７０Ａは、対応するドリフト領域５１をそれぞれ被覆するように対応するベース領域４０およびウェル領域５０の間の領域にそれぞれ形成されている。各第１絶縁膜７０Ａは、平面視において対応するベース領域４０を取り囲む環状に形成されている。各第１絶縁膜７０Ａの内端部は、ベース領域４０の縁部を被覆し、チャネル領域４２、ソース領域４１およびベースコンタクト領域４３を露出させている。

【0085】

各第１絶縁膜７０Ａの外端部は、ウェル領域５０の内縁部を被覆し、ウェル領域５０の内方部、ドレイン領域５４、外側ドレイン領域５５および不純物領域５６を露出させている。各第１絶縁膜７０Ａの外端部は、具体的には、複数のドレイン領域５４（外側ドレイン領域５５）の縁部を被覆し、複数の不純物領域５６の縁部を露出させている。これにより、各第１絶縁膜７０Ａの外端部は、複数の不純物領域５６の縁部との間の領域からウェル領域５０を露出させている。

【0086】

第２絶縁膜７０Ｂは、ウェル領域５０およびガード領域６０の間の領域に形成されている。第２絶縁膜７０Ｂは、平面視においてウェル領域５０を取り囲む環状に形成されている。第２絶縁膜７０Ｂの内端部は、ウェル領域５０の外縁部を被覆し、外側ドレイン領域５５を露出させている。第２絶縁膜７０Ｂの内端部は、具体的には、複数の外側ドレイン領域５５の縁部を被覆し、複数の外側ドレイン領域５５の内方部を露出させている。

【0087】

第２絶縁膜７０Ｂの内端部は、さらに、最も外側に形成されたウェル領域５０の外縁部を被覆し、ウェル領域５０の内方部、ドレイン領域５４、外側ドレイン領域５５および不純物領域５６を露出させている。第２絶縁膜７０Ｂの内端部は、具体的には、複数のドレイン領域５４（外側ドレイン領域５５）の縁部を被覆し、複数の不純物領域５６の縁部を露出させている。これにより、第２絶縁膜７０Ｂの内端部は、複数の不純物領域５６の縁部との間の領域からウェル領域５０を露出させている。第２絶縁膜７０Ｂの外端部は、ガード領域６０の縁部を被覆し、ガード領域６０の内方部を露出させている。

【0088】

第３絶縁膜７０Ｃは、ガード領域６０およびＣＳ領域６５の間の領域に形成されている。第３絶縁膜７０Ｃは、平面視においてガード領域６０を取り囲む環状に形成されている。第３絶縁膜７０Ｃの内端部は、ガード領域６０の外縁部を被覆し、ガード領域６０の内方部を露出させている。第３絶縁膜７０Ｃの外端部は、ＣＳ領域６５の内縁部を被覆し、ＣＳ領域６５の内方部を露出させている。

【0089】

第４絶縁膜７０Ｄは、ＣＳ領域６５および領域分離構造３０（カラム領域３１）の間の領域に形成されている。第４絶縁膜７０Ｄは、平面視においてＣＳ領域６５を取り囲む環状に形成されている。第４絶縁膜７０Ｄの内端部は、ＣＳ領域６５の外縁部を被覆し、ＣＳ領域６５の内方部を露出させている。第４絶縁膜７０Ｄの外端部は、領域分離構造３０（カラム領域３１）の内縁部を被覆し、領域分離構造３０（カラム領域３１）の内方部を露出させている。

【0090】

第５絶縁膜７０Ｅは、領域分離構造３０（カラム領域３１）外の領域に形成されている。第５絶縁膜７０Ｅは、領域分離構造３０（カラム領域３１）の外縁部を被覆し、領域分離構造３０（カラム領域３１）の内方部を露出させている。

【0091】

半導体装置１は、ダイオード領域２８において第１主面２１の上に形成された複数のゲート構造７１を含む。複数のゲート構造７１は、絶縁膜７０から露出する複数のチャネル領域４２の上にそれぞれ形成されている。つまり、複数のゲート構造７１は、複数の第１絶縁膜７０Ａの内端部に取り囲まれた領域内にそれぞれ形成されている。複数のゲート構造７１は、第１主面２１側からこの順に積層されたゲート絶縁膜７２およびゲート電極７３を含む積層構造をそれぞれ有している。

【0092】

ゲート絶縁膜７２は、絶縁膜７０の厚さ未満の厚さを有している。ゲート絶縁膜７２は、酸化シリコンを含んでいてもよい。ゲート絶縁膜７２は、チャネル領域４２、ソース領域４１の縁部およびベースコンタクト領域４３の縁部を被覆している。ゲート絶縁膜７２は、具体的には、平面視において内端部および外端部を含む環状に形成されている。

【0093】

ゲート絶縁膜７２の内端部は、コンタクト開口７４を区画している。コンタクト開口７４は、ベース領域４０の内方部、複数のソース領域４１の内方部および複数のベースコンタクト領域４３の内方部を露出させている。コンタクト開口７４は、この形態では、第１方向Ｘに延びる帯状に形成されている。ゲート絶縁膜７２の外端部は、絶縁膜７０（第１絶縁膜７０Ａの内端部）に接続されている。

【0094】

ゲート電極７３は、この形態では、導電性ポリシリコンを含む。ゲート電極７３は、ゲート絶縁膜７２の上に形成され、ゲート絶縁膜７２を挟んでチャネル領域４２に対向している。ゲート電極７３は、ゲート絶縁膜７２の上から絶縁膜７０（第１絶縁膜７０Ａ）の上に引き出された引き出し部７５を有している。ゲート電極７３の引き出し部７５は、絶縁膜７０（第１絶縁膜７０Ａ）を挟んでドリフト領域５１に対向している。

【0095】

ゲート電極７３は、具体的には、平面視において内端部および外端部を含み、ベース領域４０を取り囲む環状に形成されている。ゲート電極７３の内端部は、ゲート絶縁膜７２の内端部と共にコンタクト開口７４を区画している。

【0096】

ゲート電極７３の外端部は、引き出し部７５によって形成され、平面視においてウェル領域５０の内端部から内方に間隔を空けて絶縁膜７０の上に形成されている。ゲート電極７３の外端部は、この形態では、平面視においてベース領域４０およびウェル領域５０の間の領域に位置している。ゲート電極７３の外端部は、平面視において四角形状（具体的には第１方向Ｘに延びる長方形状）に形成されている。ゲート電極７３の外端部の平面形状は任意であり、長円形状に形成されていてもよい。

【0097】

複数のソース領域４１および複数のベースコンタクト領域４３は、ゲート電極７３に対して自己整合的にそれぞれ形成されていてもよい。つまり、複数のソース領域４１および複数のベースコンタクト領域４３は、少なくともゲート電極７３の内端部を露出させるイオン注入マスクを介してｎ型不純物およびｐ型不純物を導入することによって、それぞれ形成されてもよい。この場合、複数のソース領域４１および複数のベースコンタクト領域４３のループ配列に対応したｎ型領域およびｐ型領域のループ配列が、少なくともゲート電極７３の内端部に形成される。

【0098】

半導体装置１は、第１主面２１の上に形成された層間絶縁膜８０を含む。層間絶縁膜８０は、絶縁膜７０の上に形成され、ダイオード領域２８を一括して被覆している。層間絶縁膜８０は、領域分離構造３０（カラム領域３１）、複数のベース領域４０、複数のソース領域４１、複数のベースコンタクト領域４３、複数のウェル領域５０、複数のドレイン領域５４、複数の外側ドレイン領域５５、複数の不純物領域５６、ガード領域６０およびＣＳ領域６５において絶縁膜７０から露出する部分を被覆している。

【0099】

半導体装置１は、１つまたは複数（この形態では１つ）の領域分離接続電極８１、複数のソース接続電極８２、複数のドレイン接続電極８３、１つまたは複数（この形態では１つ）のガード接続電極８４、および、複数のゲート接続電極８６を含む。

【0100】

領域分離接続電極８１は、層間絶縁膜８０を貫通し、領域分離構造３０（カラムコンタクト領域３４）に電気的に接続されている。領域分離接続電極８１は、基板電位（たとえばグランド電位）に固定されている。領域分離接続電極８１は、平面視において領域分離構造３０に沿って延びる帯状（具体的には環状）に形成されていてもよい。複数の領域分離接続電極８１が、平面視において領域分離構造３０に沿って間隔を空けて形成されていてもよい。

【0101】

複数のソース接続電極８２は、層間絶縁膜８０を貫通し、対応するベース領域４０、対応する複数のソース領域４１および対応する複数のベースコンタクト領域４３にそれぞれ電気的に接続されている。複数のソース接続電極８２は、ゲート電位に固定されている。つまり、複数のソース接続電極８２は、ゲート電極７３と同電位に固定されている。

【0102】

複数のソース接続電極８２は、対応するコンタクト開口７４内において複数のソース領域４１および複数のベースコンタクト領域４３を第１方向Ｘに横切る帯状にそれぞれ形成されている。複数のソース接続電極８２の両端部は、対応するベース領域４０の両縁部にそれぞれ電気的に接続されている。これにより、ベース領域４０、ソース領域４１およびベースコンタクト領域４３は、同電位（ゲート電位）に固定されている。

【0103】

複数のドレイン接続電極８３は、層間絶縁膜８０を貫通し、対応する複数のドレイン領域５４および対応する複数の不純物領域５６にそれぞれ電気的に接続されている。複数のドレイン接続電極８３は、ドレイン電位に固定されている。複数のドレイン接続電極８３は、複数のドレイン領域５４および複数の不純物領域５６を第１方向Ｘに横切る帯状にそれぞれ形成されている。

【0104】

複数のドレイン接続電極８３の両端部は、両端のドレイン領域５４にそれぞれ接続されている。つまり、複数のドレイン接続電極８３は、両端のドレイン領域５４を介して複数の外側ドレイン領域５５に電気的に接続されている。これにより、ウェル領域５０、ドレイン領域５４、外側ドレイン領域５５および不純物領域５６は、同電位（ドレイン電位）に固定されている。

【0105】

ガード接続電極８４は、層間絶縁膜８０を貫通し、ガード領域６０に電気的に接続されている。ガード接続電極８４は、複数のドレイン接続電極８３と同電位（ドレイン電位）に固定されている。つまり、ガード領域６０は、ドレイン領域５４等と同電位に固定されている。ガード接続電極８４は、平面視においてガード領域６０に沿って延びる帯状（具体的には環状）に形成されていてもよい。複数のガード接続電極８４が、平面視においてガード領域６０に沿って間隔を空けて形成されていてもよい。

【0106】

複数のゲート接続電極８６は、層間絶縁膜８０を貫通し、対応するゲート電極７３にそれぞれ電気的に接続されている。複数のゲート接続電極８６は、具体的には、対応するゲート電極７３の引き出し部７５の任意の位置にそれぞれ電気的に接続されている。複数のゲート接続電極８６は、この形態では、第１方向Ｘに関して複数のゲート電極７３の両端部にそれぞれ電気的に接続されている。図７および図８では、接続形態を示すため、便宜的にゲート接続電極８６を図示している。複数のゲート接続電極８６は、ゲート電位に固定されている。つまり、ゲート電極７３は、ベース領域４０、ソース領域４１およびベースコンタクト領域４３等と同電位に固定されている。

【0107】

図７を参照して、第１逆流阻止ダイオード１３は、ＥＩＳ（Electrode-Insulator-Semiconductor）型のダイオード構造９０を含む。ダイオード構造９０は、具体的には、ｐ型のベース領域４０、ｎ型のソース領域４１、ｐ型のベースコンタクト領域４３、ｎ型のウェル領域５０、ｎ型のドレイン領域５４およびゲート構造７１を含む。

【0108】

図８を参照して、第１逆流阻止ダイオード１３は、ダイオード構造９０に電気的に接続されたサイリスタ構造９１を含む。サイリスタ構造９１は、具体的には、半導体層２５の第１主面２１に沿ってこの順に形成されたｐ型の不純物領域５６、ｎ型の半導体層２５、ｐ型のベース領域４０およびｎ型のソース領域４１を含む。

【0109】

サイリスタ構造９１は、さらに具体的には、ウェル領域５０側のｐｎｐ型（第１極性型）の第１トランジスタ構造９２、および、ベース領域４０側のｎｐｎ型（第２極性型）の第２トランジスタ構造９３を含む。第１トランジスタ構造９２は、半導体層２５の第１主面２１に沿ってこの順に形成されたｐ型の不純物領域５６、ｎ型の半導体層２５およびｐ型のベース領域４０を含む。第２トランジスタ構造９３は、半導体層２５の第１主面２１に沿ってこの順に形成されたｎ型のソース領域４１、ｐ型のベース領域４０およびｎ型の半導体層２５を含む。

【0110】

ダイオード構造９０の順方向電圧ＶＦがソース接続電極８２（ゲート電極７３）およびドレイン接続電極８３に印加された場合、ダイオード構造９０がオン状態になる一方で、サイリスタ構造９１がオフ状態になる。サイリスタ構造９１がオフ状態になるのは、ドレイン領域５４および不純物領域５６が同電位に固定されているためである。これにより、ダイオード構造９０が導通し、順方向電流ＩＦがダイオード構造９０に流れる。この順方向電圧ＶＦは、さらに、ダイオード構造９０に電気的に接続された第１トランジスタ構造９２にも流れる。

【0111】

一方、ダイオード構造９０の逆方向電圧ＶＲがソース接続電極８２（ゲート電極７３）およびドレイン接続電極８３に印加された場合、ダイオード構造９０がオフ状態になる一方で、サイリスタ構造９１がオン状態になる。これにより、サイリスタ構造９１が導通し、逆方向電流ＩＲがサイリスタ構造９１に流れる。

【0112】

図９は、比較例に係る逆流阻止ダイオードの電流電圧特性を示すグラフである。図１０は、本実施形態に係る第１逆流阻止ダイオード１３の電流電圧特性を示すグラフである。図９および図１０に示された電流電圧特性は、公知のＴＬＰ（Transmission Line Pulse）測定法によって調べられた。

【0113】

図９および図１０において縦軸は電流［Ａ］であり、横軸は電圧［Ｖ］である。正の電流は順方向電流ＩＦを意味し、負の電流は逆方向電流ＩＲを意味している。正の電圧は順方向電圧ＶＦを意味し、負の電圧は逆方向電圧ＶＲを意味している。比較例に係る逆流阻止ダイオードは、不純物領域５６を備えていない。つまり、比較例に係る逆流阻止ダイオードは、ダイオード構造９０のみを備え、サイリスタ構造９１を備えていない。

【0114】

比較例に係る逆流阻止ダイオードでは、静電破壊に至る順方向電流ＩＦが＋５Ａ程度である一方、静電破壊に至る逆方向電流ＩＲが－０．５Ａ程度であった。これに対して、本実施形態に係る第１逆流阻止ダイオード１３では、静電破壊に至る順方向電流ＩＦが＋２５Ａ程度である一方、静電破壊に至る逆方向電流ＩＲが－２４Ａ程度であった。本実施形態に係る第１逆流阻止ダイオード１３では、比較例に係る逆流阻止ダイオードと比較して、順方向および逆方向の双方において静電サージ耐量が向上した。

【0115】

本実施形態に係る第１逆流阻止ダイオード１３では、比較例に係る逆流阻止ダイオードとは異なり、静電気等に起因する順方向過電圧（forward overvoltage）が印加された場合、ダイオード構造９０および第１トランジスタ構造９２によって順方向過電流（forward overcurrent）を処理できる。

【0116】

また、本実施形態に係る第１逆流阻止ダイオード１３において静電気等に起因する逆方向過電圧（reverse overvoltage）が印加された場合、サイリスタ構造９１によって逆方向過電流（reverse overcurrent）を処理できる。その結果、本実施形態に係る第１逆流阻止ダイオード１３では、比較例に係る逆流阻止ダイオードと比較して、静電サージ耐量が向上した。

【0117】

よって、半導体装置１によれば、静電サージ耐量を向上できる。特に、サイリスタ構造９１が組み込まれた構造において、第１トランジスタ構造９２の作用に起因して順方向電圧ＶＦ（順方向電流ＩＦ）側の静電サージ耐量が向上したことは、逆方向電圧ＶＲに対する保護デバイスとして利用される一般的なサイリスタデバイスでは実現し得ない異質な効果である。

【0118】

また、半導体装置１によれば、不純物領域５６がウェル領域５０の縁部から内方に間隔を空けてウェル領域５０の表層部に形成されている。この構造によれば、第１主面２１に平行な横方向に関して、不純物領域５６および半導体層２５の間の領域にウェル領域５０の一部が介在し、当該ウェル領域５０の一部によって第１トランジスタ構造９２のベース抵抗が形成される。これにより、サイリスタ構造９１を適切に動作させることができる。

【0119】

たとえば、ウェル領域５０の表層部において不純物領域５６および半導体層２５の間の領域にドレイン領域５４が形成されている場合、第１トランジスタ構造９２のベースが比較的低抵抗なドレイン領域５４によって第１トランジスタ構造９２のエミッタに短絡される。そのため、サイリスタ構造９１の動作が不安定となる。

【0120】

そこで、半導体装置１では、不純物領域５６のベース領域４０側の縁部をドレイン領域５４のベース領域４０側の縁部に対してウェル領域５０の内方に形成している。この構造によれば、第１トランジスタ構造９２のベースおよびエミッタがドレイン領域５４によって短絡されることを適切に抑制できる。よって、サイリスタ構造９１をより一層適切に動作させることができる。また、この構造によれば、ドレイン領域５４およびソース領域４１の間に過電圧が印加された場合に、ドレイン領域５４およびソース領域４１の間におけるパンチスルーを抑制できる。よって、パンチスルー降伏耐圧の低下を抑制できる。

【0121】

また、半導体装置１によれば、不純物領域５６は、ベース領域４０およびウェル領域５０の対向方向に直交する方向にドレイン領域５４と対向している。この構造によれば、ベース領域４０および不純物領域５６を結ぶライン上にサイリスタ構造９１を形成できる。これにより、サイリスタ構造９１の動作がドレイン領域５４によって阻害されることを適切に抑制できる。

【0122】

また、半導体装置１は、第１主面２１の表層部においてカラム領域３１およびウェル領域５０の領域に形成されたｐ型のガード領域６０を含む。ガード領域６０は、ドレイン領域５４等と同電位に固定されている。具体的には、半導体装置１は、第１主面２１の上においてドレイン領域５４等に接続されたドレイン接続電極８３と、第１主面２１の上においてガード領域６０に電気的に接続され、ドレイン接続電極８３と同電位に固定されたガード接続電極８４と、を含む。

【0123】

ダイオード領域２８においてカラム領域３１およびベース領域４０の間の領域には、ｐ型のベース領域４０、ｎ型の半導体層２５およびｐ型のカラム領域３１を含むｐｎｐ型（第１極性型）の第１寄生トランジスタが形成される。ダイオード構造９０の順方向電圧ＶＦがソース接続電極８２（ゲート電極７３）およびドレイン接続電極８３に印加された場合、第１寄生トランジスタを介してカラム領域３１にリーク電流が流れる。

【0124】

そこで、半導体装置１では、カラム領域３１およびウェル領域５０の間の領域にガード領域６０を形成している。この構造によれば、ダイオード領域２８においてカラム領域３１およびベース領域４０の間の領域に、ｐ型のベース領域４０、ｎ型の半導体層２５およびｐ型のガード領域６０を含むｐｎｐ型（第１極性型）の第２寄生トランジスタが形成される。

【0125】

これにより、ダイオード構造９０の順方向電圧ＶＦが印加された場合に、第２寄生トランジスタを介してガード接続電極８４にリーク電流を流し込むことができる。その結果、サイリスタ構造９１に阻害されることなく、リーク電流を低減できる。リーク電流を低減することはダイオード領域２８の電気的特性を向上する上で有効であると同時に、当該リーク電流に起因する他の機能デバイス領域２７の電気的特性の変動を抑制する上でも有効である。

【0126】

本発明の実施形態は、さらに他の形態で実施できる。

【0127】

前述の実施形態では、絶縁膜７０が、フィールド酸化膜からなる例について説明した。しかし、絶縁膜７０は、トレンチに埋設されていてもよい。この場合、トレンチおよび絶縁膜７０によってＳＴＩ（shallow trench isolation）構造が形成されていてもよい。

【0128】

前述の実施形態では、「第１導電型」が「ｐ型」、「第２導電型」が「ｎ型」である例について説明したが、「第１導電型」が「ｎ型」、「第２導電型」が「ｐ型」であってもよい。この場合の具体的な構成は、前述の説明および添付図面において「ｎ型領域」を「ｐ型領域」に置き換え、「ｐ型領域」を「ｎ型領域」に置き換えることによって得られる。前述の実施形態では、説明の順序を明確にするために「ｐ型」が「第１導電型」と表現され、「ｎ型」が「第２導電型」と表現された例について説明したが、「ｐ型」が「第２導電型」と表現され、「ｎ型」が「第１導電型」と表現されてもよい。

【0129】

前述の実施形態では、第１逆流阻止ダイオード１３（第２逆流阻止ダイオード１７）が、ＣＡＮの回路部に組み込まれた例について説明した。しかし、第１逆流阻止ダイオード１３（第２逆流阻止ダイオード１７）は、ＣＡＮ以外の種々のアプリケーションの回路部にも組み込むことができる。たとえば、第１逆流阻止ダイオード１３（第２逆流阻止ダイオード１７）は、ＬＩＮ（Local Interconnect Network）、ＦｌｅｘＲａｙ等の車載ネットワークの回路部、車載スイッチＩＣの回路部、ＤＣ／ＤＣコンバータの回路部等に組み込むことができる。第１逆流阻止ダイオード１３（第２逆流阻止ダイオード１７）は、車載以外のアプリケーションの回路部に組み込まれてもよい。

【0130】

以下、この明細書および図面から抽出される特徴の例を示す。ＥＩＳ型のダイオード構造は、静電サージ耐量が低いという構造的特徴を有している。静電サージ耐量は、ＥＳＤ（electro static discharge）耐量とも称される。以下の［Ａ１］～［Ａ１７］は、ＥＩＳ型のダイオード構造を備え、静電サージ耐量を向上できる半導体装置を提供する。

【0131】

［Ａ１］主面を有し、デバイス領域を含む第１導電型の半導体層と、前記デバイス領域において前記主面の表層部に形成された第２導電型のベース領域と、前記ベース領域の縁部から内方に間隔を空けて前記ベース領域の表層部に形成され、前記半導体層との間でチャネル領域を画定する第１導電型のソース領域と、前記ベース領域の表層部において前記ソース領域とは異なる領域に形成され、前記ベース領域の不純物濃度を超える不純物濃度を有する第２導電型のベースコンタクト領域と、前記デバイス領域において前記ベース領域から間隔を空けて前記主面の表層部に形成され、前記ベース領域との間でドリフト領域を画定する第１導電型のウェル領域と、前記ウェル領域の表層部に形成された第１導電型のドレイン領域と、前記ウェル領域の表層部に形成され、前記ドレイン領域に電気的に接続された第２導電型の不純物領域と、前記主面の上において前記チャネル領域を被覆するゲート絶縁膜、および、前記ゲート絶縁膜の上において前記チャネル領域に対向し、前記ソース領域および前記ベースコンタクト領域に電気的に接続されたゲート電極を有するゲート構造と、を含む、半導体装置。

【0132】

この半導体装置は、デバイス領域においてＥＩＳ型のダイオード構造を含む。ダイオード構造は、具体的には、ベース領域、ソース領域、ベースコンタクト領域、ウェル領域、ドレイン領域およびゲート構造を含む。また、この半導体装置は、デバイス領域においてダイオード構造に電気的に接続されたサイリスタ構造を含む。サイリスタ構造は、具体的には、半導体層の主面に沿ってこの順に形成された不純物領域（第２導電型）、半導体層（第１導電型）、ベース領域（第２導電型）およびソース領域（第１導電型）を含む。

【0133】

サイリスタ構造は、さらに具体的には、ウェル領域側の第１極性型の第１トランジスタ構造、および、ベース領域側の第２極性型の第２トランジスタ構造を含む。第１トランジスタ構造は、半導体層の主面に沿ってこの順に形成された不純物領域（第２導電型）、半導体層（第１導電型）およびベース領域（第２導電型）を含む。第２トランジスタ構造は、半導体層の主面に沿ってこの順に形成されたソース領域（第１導電型）、ベース領域（第２導電型）および半導体層（第１導電型）を含む。

【0134】

順方向電圧がダイオード構造に印加された場合、ダイオード構造がオン状態になる一方で、サイリスタ構造がオフ状態になる。サイリスタ構造がオフ状態になるのは、ドレイン領域および不純物領域が同電位に固定されているためである。これにより、ダイオード構造が導通し、順方向電流がダイオード構造に流れる。この順方向電圧は、さらに、ダイオード構造に電気的に接続された第１トランジスタ構造にも流れる。したがって、静電気等に起因する順方向過電圧（forward overvoltage）がダイオード構造に印加された場合、ダイオード構造および第１トランジスタ構造によって順方向過電流（forward overcurrent）を処理できる。

【0135】

一方、逆方向電圧がダイオード構造に印加された場合、ダイオード構造がオフ状態になる一方で、サイリスタ構造がオン状態になる。これにより、サイリスタ構造が導通し、逆方向電流がサイリスタ構造に流れる。したがって、静電気等に起因する逆方向過電圧（reverse overvoltage）がダイオード構造に印加された場合、サイリスタ構造によって逆方向過電流（reverse overcurrent）を処理できる。よって、この半導体装置によれば、静電サージ耐量を向上できる。

【0136】

［Ａ２］前記不純物領域は、前記ウェル領域の縁部から内方に間隔を空けて形成されている、Ａ１に記載の半導体装置。

【0137】

［Ａ３］前記不純物領域は、前記ベース領域および前記ウェル領域の対向方向に直交する方向に前記ドレイン領域に接続されている、Ａ１またはＡ２に記載の半導体装置。

【0138】

［Ａ４］複数の前記不純物領域が、１つの前記ドレイン領域を挟み込むように形成されている、Ａ１～Ａ３のいずれか一つに記載の半導体装置。

【0139】

［Ａ５］複数の前記ドレイン領域が、間隔を空けて形成されている、Ａ１～Ａ４のいずれか一つに記載の半導体装置。

【0140】

［Ａ６］前記ベース領域は、平面視において一方方向に沿って延びる帯状に形成され、前記不純物領域は、前記ウェル領域において前記ベース領域の長辺に対向する領域に形成されている、Ａ１～Ａ５のいずれか一つに記載の半導体装置。

【0141】

［Ａ７］前記ウェル領域は、平面視において前記ベース領域を取り囲む環状に形成され、前記ゲート電極は、平面視において前記ベース領域および前記ウェル領域の間の領域において前記ベース領域を取り囲む環状に形成されている、Ａ１～Ａ６のいずれか一つに記載の半導体装置。

【0142】

［Ａ８］前記主面に形成され、前記デバイス領域を他の領域から電気的に分離する領域分離構造をさらに含む、Ａ１～Ａ７のいずれか一つに記載の半導体装置。

【0143】

［Ａ９］前記領域分離構造は、前記半導体層に形成された第２導電型のカラム領域からなる、Ａ８に記載の半導体装置。

【0144】

［Ａ１０］前記主面の表層部において前記ウェル領域および前記カラム領域の間の領域に形成され、前記ドレイン領域に電気的に接続された第２導電型のガード領域をさらに含む、Ａ９に記載の半導体装置。

【0145】

［Ａ１１］前記ベースコンタクト領域は、前記ベース領域の縁部から内方に間隔を空けて前記ベース領域の表層部に形成され、前記ソース領域に電気的に接続されている、Ａ１～Ａ１０のいずれか一つに記載の半導体装置。

【0146】

［Ａ１２］前記主面の上において前記ドリフト領域を被覆する絶縁膜をさらに含み、前記ゲート絶縁膜は、前記絶縁膜の厚さ未満の厚さを有し、前記絶縁膜に連なっている、Ａ１～Ａ１１のいずれか一つに記載の半導体装置。

【0147】

［Ａ１３］前記ゲート電極は、前記ゲート絶縁膜の上から前記絶縁膜の上に引き出され、前記絶縁膜を挟んで前記ドリフト領域に対向する引き出し部を含む、Ａ１２に記載の半導体装置。

【0148】

［Ａ１４］第２導電型の半導体基板をさらに含み、前記半導体層は、前記半導体基板の上に積層されている、Ａ１～Ａ１３のいずれか一つに記載の半導体装置。

【0149】

［Ａ１５］前記デバイス領域において前記半導体基板および前記半導体層の間の境界に跨って形成された第１導電型の埋込領域をさらに含み、前記ベース領域および前記ウェル領域は、前記半導体層の一部を挟んで前記埋込領域に対向している、Ａ１４に記載の半導体装置。

【0150】

［Ａ１６］前記デバイス領域において前記デバイス領域の周縁に沿うように前記半導体層に形成された第１導電型のチャネルストップ領域をさらに含む、Ａ１５に記載の半導体装置。

【0151】

［Ａ１７］前記チャネルストップ領域は、前記埋込領域に向けて壁状に延び、前記埋込領域に電気的に接続されている、Ａ１６に記載の半導体装置。

【0152】

この出願は、２０１９年１１月２９日に日本国特許庁に提出された特願２０１９－２１７０６９号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。

【符号の説明】

【0153】

１ 半導体装置
３ 第１主面
６ 半導体基板
７ 半導体層
２８ ダイオード領域（デバイス領域）
３１ カラム領域
３５ 埋込領域
４０ ベース領域
４１ ソース領域
４２ チャネル領域
４３ ベースコンタクト領域
５０ ウェル領域
５１ ドリフト領域
５４ ドレイン領域
５６ 不純物領域
６０ ガード領域
６５ チャネルストップ領域
７０ 絶縁膜
７１ ゲート構造
７２ ゲート絶縁膜
７３ ゲート電極
７３ 引き出し部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】