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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-06-20
(45)【発行日】2025-06-30
(54)【発明の名称】不揮発性記憶装置、不揮発性記憶素子及びその製造方法
(51)【国際特許分類】
H10B 51/30 20230101AFI20250623BHJP
H10B 53/30 20230101ALI20250623BHJP
H10B 51/20 20230101ALI20250623BHJP
H10B 99/00 20230101ALI20250623BHJP
G11C 11/22 20060101ALI20250623BHJP
G11C 14/00 20060101ALI20250623BHJP
【ＦＩ】
H10B51/30
H10B53/30
H10B51/20
H10B99/00 441
G11C11/22 110
G11C14/00 220
【請求項の数】
28
(21)【出願番号】P 2021562758
(86)(22)【出願日】2020-12-04
(86)【国際出願番号】 JP2020045325
(87)【国際公開番号】W WO2021112247
(87)【国際公開日】2021-06-10
【審査請求日】2023-10-25
(31)【優先権主張番号】P 2019219966
(32)【優先日】2019-12-04
(33)【優先権主張国・地域又は機関】JP
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、国立研究開発法人科学技術振興機構、研究成果展開事業 センター・オブ・イノベーション（ＣＯＩ）プログラム、ＣＯＩ拠点「『サイレントボイスとの共感』地球インクルーシブセンシング研究拠点」、及び平成３０年度、文部科学省、科学技術試験研究委託事業、東工大元素戦略拠点（ＴＩＥＳ）、産業技術力強化法第１７条の適用を受ける特許出願
(73)【特許権者】
【識別番号】304021417
【氏名又は名称】国立大学法人東京科学大学
(74)【代理人】
【識別番号】100099759
【弁理士】
【氏名又は名称】青木 篤
(74)【代理人】
【識別番号】100123582
【弁理士】
【氏名又は名称】三橋 真二
(74)【代理人】
【識別番号】100108903
【弁理士】
【氏名又は名称】中村 和広
(74)【代理人】
【識別番号】100123593
【弁理士】
【氏名又は名称】関根 宣夫
(74)【代理人】
【識別番号】100208225
【弁理士】
【氏名又は名称】青木 修二郎
(74)【代理人】
【識別番号】100217179
【弁理士】
【氏名又は名称】村上 智史
(74)【代理人】
【識別番号】100087413
【弁理士】
【氏名又は名称】古賀 哲次
(72)【発明者】
【氏名】角嶋 邦之
(72)【発明者】
【氏名】舟窪 浩
(72)【発明者】
【氏名】大見 俊一郎
(72)【発明者】
【氏名】モリナ レイエス，ジョエル
(72)【発明者】
【氏名】藤原 一郎
(72)【発明者】
【氏名】堀 敦
(72)【発明者】
【氏名】清水 荘雄
(72)【発明者】
【氏名】中村 美子
(72)【発明者】
【氏名】三村 和仙
【審査官】加藤 俊哉
(56)【参考文献】
【文献】国際公開第２０１５／１４１６２５（ＷＯ，Ａ１）
【文献】特開２０１９－１２１６３３（ＪＰ，Ａ）
【文献】国際公開第２０１２／１６５２５５（ＷＯ，Ａ１）
【文献】特開２０００－０２２１０７（ＪＰ，Ａ）
【文献】特開２０１６－０６２９０１（ＪＰ，Ａ）
【文献】特開２０１９－１４５７９０（ＪＰ，Ａ）
【文献】特開２００６－２６１３２９（ＪＰ，Ａ）
【文献】特開２００７－０８８３４９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ５１／３０
Ｈ１０Ｂ ５３／３０
Ｈ１０Ｂ ５１／２０
Ｈ１０Ｂ ９９／００
Ｇ１１Ｃ １１／２２
Ｇ１１Ｃ １４／００
(57)【特許請求の範囲】
【請求項1】
第１の導電層、第２の導電層、及び
前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層
を少なくとも有する不揮発性記憶素子において、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在し、かつ
前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、前記界面層全体として酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在すること特徴とする不揮発性記憶素子。
【請求項2】
前記バッファ層の酸素の化学ポテンシャルは、前記強誘電体層の酸素の化学ポテンシャルよりも大きいことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項3】
前記バッファ層の酸素空孔欠陥密度は、前記強誘電体層の酸素空孔欠陥密度よりも小さいことを特徴とする請求項１又は２に記載の不揮発性記憶素子。
【請求項4】
前記バッファ層は、セリウム酸化物、ジルコニウム酸化物、チタン酸化物、イットリア安定化ジルコニアまたは希土類元素酸化物から構成されることを特徴とする請求項１～３のいずれか一項に記載の不揮発性記憶素子。
【請求項5】
前記バッファ層は、セリウム酸化物から構成されることを特徴とする請求項４に記載の不揮発性記憶素子。
【請求項6】
前記バッファ層の膜厚は０．１ｎｍ以上で、望ましくは１０ｎｍ以下であること特徴とする請求項１～５のいずれか一項に記載の不揮発性記憶素子。
【請求項7】
前記界面層は、前記強誘電体層より前記第１の導電層側への酸素移動を抑止する機能を有することを特徴とする請求項１～６のいずれか一項に記載の不揮発性記憶素子。
【請求項8】
前記界面層は、シリコン窒化物の誘電率より大きい誘電率を有する、酸化物、金属酸化物またはシリケート、特にイットリウム酸化物またはイットリウムシリケートから構成されることを特徴とする請求項１～７のいずれか一項に記載の不揮発性記憶素子。
【請求項9】
前記強誘電体層を構成する前記金属酸化物の金属が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属を含むか、又は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ)からなる群から選ばれた少なくとも１種の金属元素とを含ことを特徴とする請求項１～８のいずれか一項に記載の不揮発性記憶素子。
【請求項10】
前記第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることを特徴とする請求項１～９のいずれか一項に記載の不揮発性記憶素子。
【請求項11】
前記第２の導電層は、バッファ層と接続し酸素移動を抑止するバリア金属と金属窒化物、特に、ＷとＴｉＮの２層構造を有することを特徴とする請求項１～１０のいずれか一項に記載の不揮発性記憶素子。
【請求項12】
ｉ）第１の導電層、第２の導電層、及び前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層を少なくとも有する不揮発性記憶素子が２次元または３次元に配置されたアレイと、ｉｉ）制御回路と
を少なくとも具備する不揮発性記憶装置であって、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在し、かつ
前記不揮発性記憶素子の前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、前記界面層全体としては酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在すること特徴とする不揮発性記憶装置。
【請求項13】
前記バッファ層は、セリウム酸化物、ジルコニウム酸化物、チタン酸化物、イットリア安定化ジルコニアまたは希土類元素酸化物から構成されることを特徴とする請求項１２に記載の不揮発性記憶装置。
【請求項14】
前記バッファ層は、セリウム酸化膜から構成されることを特徴とする請求項１３に記載の不揮発性記憶装置。
【請求項15】
前記界面層は、前記強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することを特徴とする請求項１２～１４のいずれか一項に記載の不揮発性記憶装置
【請求項16】
前記界面層は、誘電率がシリコン窒化物より大きい誘電率を有する、酸化物、金属酸化物またはシリケート、特にイットリウム酸化物、イットリウムシリケートから構成されることを特徴とする請求項１２～１５のいずれか一項に記載の不揮発性記憶装置。
【請求項17】
前記強誘電体層を構成する前記金属酸化物の金属が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属を含むか、又は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属と、アルミニウム（Ａ１),ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ)からなる群から選ばれた少なくとも１種の金属元素とを含むことを特徴とする請求項１２～１６のいずれか一項に記載の不揮発性記憶装置。
【請求項18】
前記第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることを特徴とする請求項１２～１７のいずれか一項に記載の不揮発性記憶装置。
【請求項19】
前記アレイは、前記不揮発性記憶素子を少なくとも含む強誘電体メモリセルから構成され、前記強誘電体メモリセルは、１トランジスタ型、１トランジスタ１キャパシタ型、２トランジスタ２キャパシタ型、２トランジスタ１キャパシタ型、１トランジスタ２キャパシタ型、強誘電体トンネル接合（ＦＴＪ）型のいずれかの構造を含むことを特徴とする請求項１２～１８のいずれか一項に記載の不揮発性記憶装置。
【請求項20】
前記アレイは、ＮＯＲ型アレイ、２次元ＮＡＮＤ型アレイ、３次元ＮＡＮＤ型構造、またはクロスポイント型アレイから構成されることを特徴とする請求項１２～１９のいずれか一項に記載の不揮発性記憶装置。
【請求項21】
前記不揮発性記憶素子は、ロジック回路の上部に位置するバックエンド配線領域に強誘電体素子単体またはアレイとして配置され、ロジック回路の一部に接続されることを特徴とする請求項１２～２０のいずれか一項に記載の不揮発性記憶装置。
【請求項22】
前記不揮発性記憶素子とロジック回路との接続において、不揮発性記憶素子とロジック回路との接続配線の間に選択素子を配置させることを特徴とする請求項２１に記載の不揮発性記憶装置。
【請求項23】
第１の導電層、第２の導電層、及び
前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層
を少なくとも有する不揮発性記憶素子の製造方法であって、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を作製すること、
前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を作製すること、ここに、前記界面層は全体として酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在し、及び
前記第１の導電層の上部に前記強誘電体層を４００℃以下の温度で作製して、前記強誘電体層が、前記強誘電体層より上部に前記第２の導電層を作製する前に、強誘電性を示すようにすること
を特徴とする不揮発性記憶素子の製造方法。
【請求項24】
既に強誘電性を示す前記強誘電体層を４００℃以下の不活性ガス雰囲気で熱アニール処理することを特徴とする請求項２３に記載の不揮発性記憶素子の製造方法。
【請求項25】
前記第１の導電層上に、前記界面層、前記強誘電体層及び前記バッファ層を、前記バッファ層は前記強誘電体層の上部及び／又は下部にあってよいが、同一チャンバー内で連続的に作製することを特徴とする請求項２３又は２４に記載の不揮発性記憶素子の製造方法。
【請求項26】
前記強誘電体層を、前記第１の導電層を下部電極として、その上部に原子層成膜法（ＡＬＤ法）、ＣＶＤ法、スパッタ法または自己組織化法を用いて作製することを特徴とする請求項２３～２５のいずれか一項に記載の不揮発性記憶素子の製造方法。
【請求項27】
第１の導電層と、第２の導電層と、
前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層と
から構成されることを特徴とする不揮発性記憶素子の動作方法であって、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を有すること、
前記強誘電体層は複数の分極の配向を有する多結晶から構成され、膜面に垂直の成分が最も大きい配向を有する結晶が分極反転する動作電圧を素子の動作電圧とすること、及び 前記不揮発性記憶素子が、前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、前記界面層全体として酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在すること特徴とする不揮発性記憶素子の動作方法。
【請求項28】
第１の導電層と、第２の導電層と、
前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層と
から構成されることを特徴とする不揮発性記憶素子の動作方法であって、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を有すること、及び
前記強誘電体層は複数の分極の配向を有する多結晶から構成され、膜面に垂直の成分が最も大きい配向を有する結晶だけが分極反転する動作電圧を素子の動作電圧とすることを特徴とする不揮発性記憶素子の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性記憶装置、特に不揮発性強誘電体記憶装置、不揮発性強誘電体記憶素子及びその製造方法に係る。
【背景技術】
【0002】
スマート社会実現に向けて、今後爆発的に増大する情報に対応した情報処理量、記憶容量の指数関数的な増大に伴い、クラウドに対するエッジ領域でのＩｏＴ/ＡＩエッジデバイスの研究開発が活性化している。このような状況のもと、高速、大容量、低消費電力、高信頼性の不揮発性記憶装置、特に、低消費電力、高信頼性の不揮発性メモリ、不揮発性ワーキングメモリの実現が求められている。
【0003】
また、トランジスタの微細スケーリングの進展とともに既存の揮発性メモリであるＤＲＡＭ、ＳＲＡＭの待機状態でのリーク電流増大に起因した消費電力の増大が大きな問題となっている。このため、揮発性メモリの待機電力を低減するため、トランジスタのリーク電流が抑止可能な不揮発性メモリで揮発性メモリを置き換える研究開発が活性化している。
【0004】
このため、特にロジック混載型の不揮発性メモリにおいて、従来のＦＧ（Floating Gate）型やＭＯＮＯＳ（Metal/Oxide/Nitride /Oxide/Silicon）型のフラッシュメモリとともに、新規材料を用いたフラッシュメモリとは異なつた記憶動作原理による微細化に優れた新規不揮発性メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）等が世界的に検討されている。
【0005】
これら新規不揮発性メモリでは、原理的に待機電流はゼロになり、待機電力をゼロに低減できるが、情報の書き込みを行うための動作電力が相対的に大きいことが課題になっていた。一方で、電圧駆動で上記新規不揮発性メモリと比較しても低消費電力の動作電力が期待される不揮発性メモリとしてＦｅＲＡＭ（Ferroelectric Random Access Memory）がこれまで検討されてきた。メモリとしての動作原理に強誘電体材料の分極反転を用いる既存のＰＺＴ等材料を用いた強誘電体メモリ（ＦｅＲＡＭ）は、１３０ｎｍ以上のノードでは高速、低消費電力用不揮発性メモリとして実用化されてきた。しかし、鉛など取り扱い困難な材料を含む問題や、強誘電体性を発現するサイズ効果により１００ｎｍ以下の薄膜化が困難で、その結果として９０ｎｍ世代以下の微細スケーリングが困難であるという問題があった。このため、ＲＦＩＤ（Radio Frequency Identification）カードなど小規模メモリを搭載する小規模低消費電力用途等の限られた用途に実用化されるにとどまっていた。
【0006】
そのような状況の中、ＰＺＴ材料のように鉛などを含まず、９０ｎｍ以下の微細化スケーリングが可能で、低電圧動作、低消費電力化が可能な強誘電体材料として、酸化ハフニウム（ＨｆＯ２）膜が報告された。（非特許文献１）。その後、この強誘電性酸化ハフニウム膜を用いた強誘電体メモリの研究開発が２０１１年以降活発化している。
【0007】
酸化ハフニウムの強誘電体と同じ蛍石型の直方晶（斜方晶）の金属酸化物として、特にハフニウム、ジルコニウム又はこれらの２種を含む金属酸化物、またこれらのハフニウム系金属酸化物に、アルミニウム,ケイ素、ストロンチウム、バリウム及び希土類元素から選ばれた少なくとも１種の金属元素をさらに含む金属酸化物の強誘電体、強誘電体薄膜でも、酸化ハフニウムと同様に薄い膜厚で強誘電性を示すことが報告されている。
【0008】
一方で、揮発性ワーキングメモリの低消費電力化のための揮発メモリ代替のために不揮発性ワーキングメモリとして、ＳＴＴＭＲＡＭの研究開発がなされているが、情報の書き込み電力が相対的に大きいとの問題が顕在化している。また特に、不揮発性ワーキングメモリ用途では、信頼性特に、データ書換え（Ｅｎｄｕｒａｎｃｅ）回数の向上改善が大きな課題となっている。
【0009】
このように酸化ハフニウム系不揮発性強誘電体メモリは、薄膜化しても強誘電性を示すので、スケーラブルであり、ＣＭＯＳなどのバックエンドに混載可能な不揮発性強誘電体メモリとして期待されるが、既存のＳＲＡＭ等に代替できる低消費電力の不揮発性ワーキングメモリを実現するためには、信頼性、特に書き換え特性（Ｅｎｄｕｒａｎｃｅ)の向上が課題である。高信頼性の酸化ハフニウム系強誘電体メモリとして、サブ単層ドーピング技術を用いてＡｌナノクラスターを埋設したＨｆ０．５Ｚｒ０．５Ｏ２強誘電体膜が報告されている（非特許文献２）。しかしながら、非特許文献１の強誘電体膜の書き換え特性は１０４～１０５回のオーダーであり、既存の揮発性メモリであるのＤＲＡＭ，ＳＲＡＭ等と比べて未だに不十分である。
【先行技術文献】
【非特許文献】
【0010】
【文献】[1] T. S. Boscke, et al., Appl. Phys. Lett. 99, 112904 (2011)
【文献】T.Yamaguchi et al., "Highly Reliable Ferroelectric Hf0.5Zr0.5O2 Film with Al Nanoclusters Embedded by Novel Sub-Monolayer Doping Technique" 2018 IEEE (IEDM18-165-168)
【発明の概要】
【発明が解決しようとする課題】
【0011】
そこで、本発明は、低消費電力である電圧駆動、不揮発性の強誘電体メモリであって、既存揮発性メモリＳＲＡＭ,ＤＲＡＭ等を代替可能な信頼性、特にデータ書換え特性（Ｅｎｄｕｒａｎｃｅ)を有する不揮発性メモリ及びその製造方法を提供すること、好ましくは、さらに、先端ＣＭＯＳに混載可能なプロセス温度４００℃以下の温度でも製造可能でかつ先端ＣＭＯＳプロセス温度への十分な耐熱性を有する不揮発性強誘電体メモリ、また高速動作、低コストも可能な不揮発性強誘電体メモリ、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
本発明は、電圧駆動、不揮発性の強誘電体メモリ、特にスケーラブルで薄膜化しても強誘電体性を発現することが可能な酸化ハフニウム系強誘電体メモリにおいて、その重要課題である信頼性、特にデータ書換え回数を向上させる不揮発性記憶素子及び不揮発性記憶装置の構造と作製方法を提供する。
【0013】
（態様１）
第１の導電層、
第２の導電層、及び
前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層
を少なくとも有する不揮発性記憶素子において、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在することを特徴とする不揮発性記憶素子。
（態様２）
前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、前記界面層全体として酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在すること特徴とする態様１に記載の不揮発性記憶素子。
（態様３）
前記バッファ層の酸素の化学ポテンシャルは、前記強誘電体層の酸素の化学ポテンシャルよりも大きいことを特徴とする態様１又は２に記載の不揮発性記憶素子。
（態様４）
前記バッファ層の酸素空孔欠陥密度は、前記強誘電体層の酸素空孔欠陥密度よりも小さいことを特徴とする態様１～３のいずれか一項に記載の不揮発性記憶素子。
（態様５）
前記バッファ層は、セリウム酸化物、ジルコニウム酸化物、チタン酸化物、イットリア安定化ジルコニアまたは希土類元素酸化物から構成されることを特徴とする態様１～４のいずれか一項に記載の不揮発性記憶素子。
（態様６）
前記バッファ層は、セリウム酸化物から構成されることを特徴とする態様５に記載の不揮発性記憶素子。
（態様７）
前記バッファ層の膜厚は０．１ｎｍ以上で、望ましくは１０ｎｍ以下であること特徴とする態様１～６のいずれか一項に記載の不揮発性記憶素子。
（態様８）
前記界面層は、前記強誘電体層より前記第１の導電層側への酸素移動を抑止する機能を有する特徴とする態様２～７のいずれか一項に記載の不揮発性記憶素子。
（態様９）
前記界面層は、シリコン窒化物の誘電率より大きい誘電率を有する、酸化物、金属酸化物またはシリケート、特にイットリウム酸化物またはイットリウムシリケートから構成されることを特徴とする態様２～８のいずれか一項に記載の不揮発性記憶素子。
（態様１０）
前記強誘電体層を構成する前記金属酸化物の金属が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属を含むか、又は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ)からなる群から選ばれた少なくとも１種の金属元素とを含ことを特徴とする態様１～９のいずれか一項に記載の不揮発性記憶素子。
（態様１１）
前記第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることを特徴とする態様１～１０のいずれか一項に記載の不揮発性記憶素子。
（態様１２）
前記第２の導電層は、バッファ層と接続し酸素移動を抑止するバリア金属と金属窒化物、特に、ＷとＴｉＮの２層構造を有することを特徴とする態様１～１１のいずれか一項に記載の不揮発性記憶素子。
（態様１３）
ｉ）第１の導電層、第２の導電層、及び前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層を少なくとも有する不揮発性記憶素子が２次元または３次元に配置されたアレイと、
ｉｉ）制御回路と
を少なくとも具備する不揮発性記憶装置であって、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在することを特徴とする不揮発性記憶装置。
（態様１４）
前記不揮発性記憶素子の前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、前記界面層全体としては酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在すること特徴とする態様１３に記載の不揮発性記憶装置。
（態様１５）
前記バッファ層は、セリウム酸化物、ジルコニウム酸化物、チタン酸化物、イットリア安定化ジルコニアまたは希土類元素酸化物から構成されることを特徴とする態様１３又は１４に記載の不揮発性記憶装置。
（態様１６）
前記バッファ層は、セリウム酸化膜から構成されることを特徴とする態様１５に記載の不揮発性記憶装置。
（態様１７）
前記界面層は、前記強誘電体層より第１の導電層側への酸素移動を抑止する機能を有する特徴とする態様１４～１６のいずれか一項に記載の不揮発性記憶装置
（態様１８）
前記界面層は、誘電率がシリコン窒化物より大きい誘電率を有する、酸化物、金属酸化物またはシリケート、特にイットリウム酸化物、イットリウムシリケートから構成されることを特徴とする態様１４～１７のいずれか一項に記載の不揮発性記憶装置。
（態様１９）
前記強誘電体層を構成する前記金属酸化物の金属が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属を含むか、又は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属と、アルミニウム（Ａ１),ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ)からなる群から選ばれた少なくとも１種の金属元素とを含むことを特徴とする態様１３～１８のいずれか一項に記載の不揮発性記憶装置。
（態様２０）
前記第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることを特徴とする態様１３～１９のいずれか一項に記載の不揮発性記憶装置。
（態様２１）
前記アレイは、前記不揮発性記憶素子を少なくとも含む強誘電体メモリセルから構成され、前記強誘電体メモリセルは、１トランジスタ型、１トランジスタ１キャパシタ型、２トランジスタ２キャパシタ型、２トランジスタ１キャパシタ型、１トランジスタ２キャパシタ型、強誘電体トンネル接合（ＦＴＪ）型のいずれかの構造を含むことを特徴とする態様１３～２０のいずれか一項に記載の不揮発性記憶装置。
（態様２２）
前記アレイは、ＮＯＲ型アレイ、２次元ＮＡＮＤ型アレイ、３次元ＮＡＮＤ型構造、またはクロスポイント型アレイから構成されることを特徴とする態様１３～２１のいずれか一項に記載の不揮発性記憶装置。
（態様２３）
前記不揮発性記憶素子は、ロジック回路の上部に位置するバックエンド配線領域に強誘電体素子単体またはアレイとして配置され、ロジック回路の一部に接続されることを特徴とする態様１３～２２のいずれか一項に記載の不揮発性記憶装置。
（態様２４）
前記不揮発性記憶素子とロジック回路との接続において、不揮発性記憶素子とロジック回路との接続配線の間に選択素子を配置させることを特徴とする態様２３に記載の不揮発性記憶装置。
（態様２５）
第１の導電層、
第２の導電層、及び
前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層
を少なくとも有する不揮発性記憶素子の製造方法であって、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を作製すること、及び
前記第１の導電層の上部に前記強誘電体層を４００℃以下の温度で作製して、前記強誘電体層が、前記強誘電体層より上部に前記第２の導電層を作製する前に、強誘電性を示すようにすること
を特徴とする不揮発性記憶素子の製造方法。
（態様２６）
既に強誘電性を示す前記強誘電体層を４００℃以下の不活性ガス雰囲気で熱アニール処理することを特徴とする態様２５に記載の不揮発性記憶素子の製造方法。
（態様２７）
前記第１の導電層上に、前記界面層、前記強誘電体層及び前記バッファ層を、前記バッファ層は前記強誘電体層の上部及び／又は下部にあってよいが、同一チャンバー内で連続的に作製することを特徴とする態様２５又は２６に記載の不揮発性記憶素子の製造方法。
（態様２８）
前記強誘電体層を、前記第１の導電層を下部電極として、その上部に原子層成膜法（ＡＬＤ法）、ＣＶＤ法、スパッタ法または自己組織化法を用いて作製することを特徴とする態様２５～２７のいずれか一項に記載の不揮発性記憶素子の製造方法。
（態様２９）
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層と
から構成されることを特徴とする不揮発性記憶素子の動作方法であって、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を有すること、及び
前記強誘電体層は複数の分極の配向を有する多結晶から構成され、膜面に垂直の成分が最も大きい配向を有する結晶だけが分極反転する動作電圧を素子の動作電圧とすることを特徴とする不揮発性記憶素子の動作方法。
第１の導電層、
第２の導電層、及び
前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層
を少なくとも有する不揮発性記憶素子において、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在することを特徴とする不揮発性記憶素子。
（態様２）
前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、前記界面層全体として酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在すること特徴とする態様１に記載の不揮発性記憶素子。
（態様３）
前記バッファ層の酸素の化学ポテンシャルは、前記強誘電体層の酸素の化学ポテンシャルよりも大きいことを特徴とする態様１又は２に記載の不揮発性記憶素子。
（態様４）
前記バッファ層の酸素空孔欠陥密度は、前記強誘電体層の酸素空孔欠陥密度よりも小さいことを特徴とする態様１～３のいずれか一項に記載の不揮発性記憶素子。
（態様５）
前記バッファ層は、セリウム酸化物、ジルコニウム酸化物、チタン酸化物、イットリア安定化ジルコニアまたは希土類元素酸化物から構成されることを特徴とする態様１～４のいずれか一項に記載の不揮発性記憶素子。
（態様６）
前記バッファ層は、セリウム酸化物から構成されることを特徴とする態様５に記載の不揮発性記憶素子。
（態様７）
前記バッファ層の膜厚は０．１ｎｍ以上で、望ましくは１０ｎｍ以下であること特徴とする態様１～６のいずれか一項に記載の不揮発性記憶素子。
（態様８）
前記界面層は、前記強誘電体層より前記第１の導電層側への酸素移動を抑止する機能を有する特徴とする態様２～７のいずれか一項に記載の不揮発性記憶素子。
（態様９）
前記界面層は、シリコン窒化物の誘電率より大きい誘電率を有する、酸化物、金属酸化物またはシリケート、特にイットリウム酸化物またはイットリウムシリケートから構成されることを特徴とする態様２～８のいずれか一項に記載の不揮発性記憶素子。
（態様１０）
前記強誘電体層を構成する前記金属酸化物の金属が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属を含むか、又は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ)からなる群から選ばれた少なくとも１種の金属元素とを含ことを特徴とする態様１～９のいずれか一項に記載の不揮発性記憶素子。
（態様１１）
前記第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることを特徴とする態様１～１０のいずれか一項に記載の不揮発性記憶素子。
（態様１２）
前記第２の導電層は、バッファ層と接続し酸素移動を抑止するバリア金属と金属窒化物、特に、ＷとＴｉＮの２層構造を有することを特徴とする態様１～１１のいずれか一項に記載の不揮発性記憶素子。
（態様１３）
ｉ）第１の導電層、第２の導電層、及び前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層を少なくとも有する不揮発性記憶素子が２次元または３次元に配置されたアレイと、
ｉｉ）制御回路と
を少なくとも具備する不揮発性記憶装置であって、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在することを特徴とする不揮発性記憶装置。
（態様１４）
前記不揮発性記憶素子の前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、前記界面層全体としては酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在すること特徴とする態様１３に記載の不揮発性記憶装置。
（態様１５）
前記バッファ層は、セリウム酸化物、ジルコニウム酸化物、チタン酸化物、イットリア安定化ジルコニアまたは希土類元素酸化物から構成されることを特徴とする態様１３又は１４に記載の不揮発性記憶装置。
（態様１６）
前記バッファ層は、セリウム酸化膜から構成されることを特徴とする態様１５に記載の不揮発性記憶装置。
（態様１７）
前記界面層は、前記強誘電体層より第１の導電層側への酸素移動を抑止する機能を有する特徴とする態様１４～１６のいずれか一項に記載の不揮発性記憶装置
（態様１８）
前記界面層は、誘電率がシリコン窒化物より大きい誘電率を有する、酸化物、金属酸化物またはシリケート、特にイットリウム酸化物、イットリウムシリケートから構成されることを特徴とする態様１４～１７のいずれか一項に記載の不揮発性記憶装置。
（態様１９）
前記強誘電体層を構成する前記金属酸化物の金属が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属を含むか、又は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属と、アルミニウム（Ａ１),ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ)からなる群から選ばれた少なくとも１種の金属元素とを含むことを特徴とする態様１３～１８のいずれか一項に記載の不揮発性記憶装置。
（態様２０）
前記第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることを特徴とする態様１３～１９のいずれか一項に記載の不揮発性記憶装置。
（態様２１）
前記アレイは、前記不揮発性記憶素子を少なくとも含む強誘電体メモリセルから構成され、前記強誘電体メモリセルは、１トランジスタ型、１トランジスタ１キャパシタ型、２トランジスタ２キャパシタ型、２トランジスタ１キャパシタ型、１トランジスタ２キャパシタ型、強誘電体トンネル接合（ＦＴＪ）型のいずれかの構造を含むことを特徴とする態様１３～２０のいずれか一項に記載の不揮発性記憶装置。
（態様２２）
前記アレイは、ＮＯＲ型アレイ、２次元ＮＡＮＤ型アレイ、３次元ＮＡＮＤ型構造、またはクロスポイント型アレイから構成されることを特徴とする態様１３～２１のいずれか一項に記載の不揮発性記憶装置。
（態様２３）
前記不揮発性記憶素子は、ロジック回路の上部に位置するバックエンド配線領域に強誘電体素子単体またはアレイとして配置され、ロジック回路の一部に接続されることを特徴とする態様１３～２２のいずれか一項に記載の不揮発性記憶装置。
（態様２４）
前記不揮発性記憶素子とロジック回路との接続において、不揮発性記憶素子とロジック回路との接続配線の間に選択素子を配置させることを特徴とする態様２３に記載の不揮発性記憶装置。
（態様２５）
第１の導電層、
第２の導電層、及び
前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層
を少なくとも有する不揮発性記憶素子の製造方法であって、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を作製すること、及び
前記第１の導電層の上部に前記強誘電体層を４００℃以下の温度で作製して、前記強誘電体層が、前記強誘電体層より上部に前記第２の導電層を作製する前に、強誘電性を示すようにすること
を特徴とする不揮発性記憶素子の製造方法。
（態様２６）
既に強誘電性を示す前記強誘電体層を４００℃以下の不活性ガス雰囲気で熱アニール処理することを特徴とする態様２５に記載の不揮発性記憶素子の製造方法。
（態様２７）
前記第１の導電層上に、前記界面層、前記強誘電体層及び前記バッファ層を、前記バッファ層は前記強誘電体層の上部及び／又は下部にあってよいが、同一チャンバー内で連続的に作製することを特徴とする態様２５又は２６に記載の不揮発性記憶素子の製造方法。
（態様２８）
前記強誘電体層を、前記第１の導電層を下部電極として、その上部に原子層成膜法（ＡＬＤ法）、ＣＶＤ法、スパッタ法または自己組織化法を用いて作製することを特徴とする態様２５～２７のいずれか一項に記載の不揮発性記憶素子の製造方法。
（態様２９）
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層と
から構成されることを特徴とする不揮発性記憶素子の動作方法であって、
前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を有すること、及び
前記強誘電体層は複数の分極の配向を有する多結晶から構成され、膜面に垂直の成分が最も大きい配向を有する結晶だけが分極反転する動作電圧を素子の動作電圧とすることを特徴とする不揮発性記憶素子の動作方法。
【発明の効果】
【0014】
本発明の効果は本明細書の他の箇所及び図面に開示されており、限定されないが、例えば、下記を含む。基板上に第１の導電層と第２の導電層の間に形成される強誘電体層から構成される酸化ハフニウム系強誘電体メモリにおいて、強誘電体層と第１の導電層及び／又は第２の導電層との間に、ＣｅＯｘ等の酸素イオン供給能力を持つ複数の原子価を有する金属を含む金属酸化物であるバッファ層を有する不揮発性記憶素子または記憶装置が提供される。
【0015】
また、プロセス温度を４００℃以下とすることが可能な低温形成強誘電性薄膜作製技術により、先端ＣＭＯＳのバックエンド配線層に形成可能でかつ、既存ＰＺＴ等での強誘電体メモリでは不可能であった９０ｎｍ以下の微細ＣＭＯＳへの混載を可能にする。
【0016】
本発明の記憶素子及び記憶装置では、データ書換え時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥を修復してリーク電流、強誘電体膜質等を改善し、その結果として、大幅にデータ書換え回数が改善され、例えば１０１１回以上、また１０１２回以上のデータ書換え回数を実現できる。
【0017】
さらに、ハフニウム系強誘電体層と類似した蛍石構造の第１の導電層、例えばＮｉＳｉ２を採用してより高品質な強誘電体層を実現し、かつ第１の導電層と強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いＹシリケート、Ｈｆシリケート、Ｚｒシリケート、Ｙ２Ｏ３等の界面層を挿入することにより、低電圧で強誘電体層に分極反転電界を印加することが可能になり、その結果として、低消費電力で書き換え回数が大幅に改善されるという特有の効果を有する。
【図面の簡単な説明】
【0018】
【図11】図１１は、実施例１の不揮発性記憶素子の分極－電界ヒステリシス曲線を示すグラフである。図１１（ａ）は、バッファ層なし、図１１（ｂ－１）～（ｂ－３）はバッファ構造Ａ、図１１（ｃ－１）～（ｃ－３）はバッファ構造Ｂのそれぞれの不揮発性記憶素子の分極－電界ヒステリシス曲線である。
【図13】図１３（ａ）（ｂ）（ｃ）は、実施例１の不揮発性記憶素子の強誘電体層の配向角に基づく動作方法を説明するための図であり、（ａ）は強誘電体層の結晶粒の配向を示し、（ｂ）は印加電圧（動作電圧）に対する蓄積電荷量の変化を示すグラフチャート、（ｃ）は動作方法の違いに基づく書き換え特性を示すグラフである。
【図20】２０は、実施例２の不揮発性記憶素子の書き換え特性を示すグラフである。
【発明を実施するための形態】
【0019】
以下、本発明の実施例及び実施形態を限定する意図なく、図面を参照して説明する。
〔実施例１；バッファ層を有する強誘電体記憶素子〕
本発明の実施例１は、第１の導電層、第２の導電層、及び第１の導電層と第２の導電層の間の金属酸化物から構成される強誘電体層を少なくとも有する不揮発性記憶素子において、強誘電体層と第１の導電層及び／又は第２の導電層との間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在することを特徴とする不揮発性記憶素子を提供する。
〔実施例１；バッファ層を有する強誘電体記憶素子〕
本発明の実施例１は、第１の導電層、第２の導電層、及び第１の導電層と第２の導電層の間の金属酸化物から構成される強誘電体層を少なくとも有する不揮発性記憶素子において、強誘電体層と第１の導電層及び／又は第２の導電層との間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在することを特徴とする不揮発性記憶素子を提供する。
【0020】
本発明の実施例１の不揮発性記憶素子によれば、強誘電体層と第１の導電層及び／又は第２の導電層（以下、単に導電層ともいう。）の間に酸素イオン導電性を持つバッファ層が存在することによって、リーク電流を低減し、データ書換え特性を改良することができる。金属酸化物で構成される強誘電体の分極を記憶に用いる強誘電体記憶素子は、電圧で駆動されるため書き込み電流が極めて小さく、しかも不揮発性の記憶素子であるので、低消費電力であることが可能であるが、主として欠陥に起因するリーク電流や、特に信頼性、特にデータ書換え特性（Ｅｎｄｕｒａｎｃｅ）のブレークスルーが課題であった。強誘電体記憶素子は、金属酸化物強誘電体の分極の反転によって情報を記憶するので、データ書き換え時の電界ストレスにより強誘電体層中又は導電体層と強誘電体層の界面において酸素欠陥が発生することが、リーク電流、特に信頼性、データ書換え特性に問題を起こす原因であると考えられる。理論に拘束されることを意図しないが、本発明の実施例１では、強誘電体層と導電層の間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を存在させることで、金属酸化物強誘電体層又は導電体層と強誘電体層の界面にバッファ層から酸素イオンが補給され、酸素欠陥量が制御されて、膜質が改善される。その結果として、リーク電流が防止され、強誘電体記憶素子の信頼性、データ書換え特性が改良されると考えられる。
【0021】
図１（ａ）（ｂ）（ｃ）に、本発明の実施例１の不揮発性記憶素子の例を模式的に断面図で示す。図１（ａ）（ｂ）（ｃ）において、１は強誘電体層、２は第１の導電層、３は第２の導電層、４はバッファ層である。図１（ａ）では、バッファ層４は、誘電体層１と第２の導電層３の間にあるが、図１（ｂ）に示すように誘電体層１と第１の導電層２の間にあってもよく、さらには、図１（ｃ）に示すように誘電体層１と第１の導電層２の間並びに誘電体層１と第２の導電層３の間の両方にあってもよい。これらの場合、特に、第１の導電層２は下部電極、第２の導電層３は上部電極であってよい。しかし、第１の導電層２が上部電極、第２の導電層３が下部電極であってもよい。バッファ層４の位置は、どちらの電極側にあっても、本発明の望ましい作用効果が得られ、２つあれば相乗効果が得られ得る。
【0022】
本発明において強誘電体層１は、強誘電性を示すものである。強誘電体は、外部に電界がなくでも電気双極子が整列しており、かつ双極子の向きを電界によって制御できる物質である。強誘電体は、図２の分極－電界ヒステリシス曲線を参照すると、電界Ｅとして電極に電圧＋ＶＣＣを印加すると点Ｃの正の分極が達成され、点Ｃから電界Ｅをゼロに戻しても、正の分極Ａが残留する（残留分極Ａ）。そして、残留分極Ａを有する強誘電体にマイナスの電界Ｅを印加すると、電界－Ｂで分極はゼロになり（抗電界Ｂ）、さらに電圧－ＶＣＣを印加したときに点Ｄの負の分極が達成される。点Ｄから電界Ｅをゼロに戻しても、負の分極－Ａが残留する（残留分極Ａ）。負の残留分極Ａを有する強誘電体にプラスの電界Ｅを印加すると、プラスの電界Ｂで分極はゼロになり（抗電界Ｂ）、電界Ｅとしてさらに電圧ＶＣＣを印加するとき点Ｃの正の分極が達成される。したがって、強誘電体に抗電界Ｂより大きいプラス及びマイナスの電界を印加することで、電界をゼロに戻しても、強誘電体に正及び負の分極（残留分極）を残すことができる。正及び負の分極を有する強誘電体は、分極方向に非対称な電気特性を有するので、その電気双極子の整列の向き（正又は負の分極）は外部から電気的に読み取ることができる。この強誘電性を利用して記憶素子を構成すると、正又は負の分極は電界を印加していないときにも保持されるので、不揮発性の記憶素子を構成することができ、消費電力を減少させることが可能である。また、強誘電体記憶素子のデータ書き換えは電圧印加によって駆動する電圧駆動型である。このため、電流を用いて駆動する電流駆動型の他のエマージングメモリと比べて、強誘電体記憶素子の書き込み電流は極めて小さく、その結果として書き込み動作時の消費電力を低減させることが可能である。
【0023】
本発明において強誘電体層１は、金属酸化物から構成される強誘電体層である。強誘電体層１は、好ましくは、蛍石型の直方晶（斜方晶）相の金属酸化物から構成された強誘電体によって構成される。特に、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素を含む金属酸化物は、ドープ又はノンドープで、蛍石型の直方晶相を示す強誘電体を形成できるので、好適である。また、ノンドープでも、作成条件によって強誘電体を形成できる。さらに、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）からなる群から選ばれた少なくとも１種の金属元素（添加金属）とを含む金属酸化物が、好適である。以下において、これらの添加金属を含んでもよい、ハフニウム、ジルコニウム、セリウムを含む金属酸化物を、ハフニウム系金属酸化物（又は酸化ハフニウム系金属酸化物）と称することもある。特にハフニウム系金属酸化物強誘電体は、１０ｎｍ以下の薄い膜厚でも優れた強誘電体特性を示すので、強誘電体記憶素子としてスケーラブルであり、メモリアレイの高密度化が可能であるとともに、４００℃以下、さらに３００℃未満、２００℃以下の温度及び熱履歴でも作成できるので、ＣＭＯＳなど先端ロジックデバイスとの混載を可能にする効果がある。
【0024】
ハフニウム系金属酸化物において主たる金属酸化物は、ハフニウム酸化物、ジルコニウム酸化物、セリウム酸化物のような単純酸化物のほか、これらの金属酸化物の間の固溶体でもよい。ハフニウム系金属酸化物が添加金属を含むとき、添加金属の量は、主たる金属酸化物や添加金属の種類に依存するが、強誘電体を形成する量であればよく、一般的には、添加金属のモル数が、添加金属を含む金属酸化物全体の金属同士の合計を１００モル％として、好ましくは１０モル％以下、０．１～１０％がより好ましく、４～９モル％でもよい。添加金属量が少ないと、単斜晶相を持つ蛍石型構造が安定化するおそれがあり、一方、添加金属量が多いと正方晶相もしくは立方晶相を持つ蛍石型構造が安定化するおそれがあり、強誘電体でなくなる恐れがある。例えば、典型的なハフニウム系強誘電体材料としては、ＹドープＨｆＯ２、ＳｉドープＨｆＯ２、ＡｌドープＨｆＯ２、ＬａドープＨｆＯ２、及び、ＨＺＯ（Ｈｆ0.5Ｚｒ0.5Ｏ２）等がある。
【0025】
強誘電体層１は、強誘電性を発現する結晶であればよく、多結晶でよいが、一軸配向性結晶薄膜でもよく、さらにはエピタキシャル膜であってもよい。ある結晶基体の上に他の結晶膜が成長する場合に、結晶膜と結晶基体とで結晶の一つの結晶軸がほぼ合致して成長していることを一軸配向性配向層、結晶の二つの結晶軸がほぼ合致して成長していることをエピタキシャル層という。結晶粒ごとにエピタキシャル成長した”ローカルエピタキシャル成長“をさせた層や、エピタキシャル成長した結晶粒が実質的な大きさを有する単結晶のエピタキシャル層も形成可能である。また、一軸配向性結晶層は、本来、結晶基体との関係で結晶の配向を指称すものであるが、得られた一軸配向性結晶層の特有の結晶配向に基づいて、結晶基体から分離された結晶層単独における結晶配向性についても一軸配向性と指称されることがある。
【0026】
強誘電体層１の膜厚は、不揮発性記憶素子の用途に応じて、好適な膜厚が採用されるので、特には制約されないが、例えば、１ｎｍ以上、さらに５ｎｍ以上、１０ｎｍ以上であってよい。また、上限も制約されないが、例えば、５μｍ以下、３μｍ以下、１μｍ以下であってよい。本発明の好ましい態様において、強誘電体層１の膜厚は、１ｎｍ～１００ｎｍ、より好ましくは２ｎｍ～５０ｎｍ、さらに３ｎｍ～２０ｎｍ又は３ｎｍ～１０ｎｍであってよい。上記のハフニウム系金属酸化物は、従来のＰＺＴなどの強誘電体と比べて、２０ｎｍ以下のような薄い膜厚でも優れた強誘電性を示すので、不揮発性記憶素子用の強誘電体層としてスケーラブルであり、好適である。
【0027】
図３に、強誘電体層１の１例として、室温でＮｉＳｉ2基板上にスパッタ堆積後、２００℃アニール後、３５０℃アニール後のＹ７％－ＨｆＯ２層をＸ線回折分析して得られたチャートを示す。図３から、Ｙ７％－ＨｆＯ２薄膜がいずれも、３０°付近に１つの回折ピークが観測され、蛍石型の直方晶であること、強誘電体であること（図５も参照）が、確認される。
【0028】
第１の導電層２、第２の導電層３は、強誘電体層１に電圧を印加するための電極として作用するものであり、金属、導電性セラミックス、導電性半導体などからなることができる。金属としては、タングステン、チタン、金、銀、銅、白金、アルミニウムなど、導電性セラミックスとしては、ニッケルダイシリサイド（ＮｉＳｉ２）のような導電性シリサイド、窒化チタン（ＴｉＮ）などの導電性窒化物、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物、Ｂｉ２Ｒｕ２Ｏ７、Ｒ２Ｒｕ２Ｏ７（Ｒは希土類元素）、Ｂｉ２Ｉｒ２Ｏ７、希土類イリジウム酸化物Ｒ２Ｉｒ２Ｏ７（Ｒは希土類元素）などのパイクロア構造物などがある。また導電性半導体としてドープト又は真正シリコン半導体、各種の化合物半導体などを挙げることができる。第１の導電層２、第２の導電層３は、強誘電体層１に電気的に接続されていればよい。また、強誘電体層１の上に形成する導電層（上部電極）としては、タングステン、ＴｉＮ、及びＴｉＮ／Ｗの多層電極は好ましい。
【0029】
１つの好ましい態様において、第１の導電層２及び第２の導電層３は強誘電体層１との界面側に、特に第２の導電層（上部電極）３を強誘電体層１の上に形成する場合における第２の導電層３の強誘電体層１との界面側に、酸素移動を抑止する酸素バリア性を有する導電性材料、例えば、タングステン（Ｗ）などをバリア層として形成もよい。第１の導電層２及び第２の導電層３が酸素バリア層を有することで、バッファ層、強誘電体層１から酸素イオンが拡散漏出して酸素欠陥が生成することを抑制する効果、リーク電流を防止する効果があり、本発明の不揮発性記憶素子の性能を向上させる効果がある。バリア層の厚さは、好ましくは、０．１ｎｍ以上であり、さらに０．５ｎｍ以上、１ｎｍ以上、１．５ｎｍ以上であってよい。また、バッファ層４の膜厚は、望ましくは１０ｎｍ以下であり、さらには６ｎｍ以下、５ｎｍ以下、４ｎｍ以下、３ｎｍ以下であってよい。第２の導電層は、バッファ層と接続し酸素移動を抑止するバリア金属と金属窒化物、特に、ＷとＴｉＮの２層構造を有することが好ましい。
【0030】
第１の導電層２は、強誘電体層１を堆積する基材となる下部電極である場合、蛍石型構造である導電層、例えば、ニッケルダイシリサイド（ＮｉＳｉ２）などの金属シリサイド、金属ダイシリサイドであることが好ましい。基材となる第１の導電層がニッケルダイシリサイド（ＮｉＳｉ２）などの金属シリサイド、金属ダイシリサイドであると、その上に堆積するハフニウム系金属酸化物の結晶品質に優れることができるので、強誘電体層及び強誘電体層界面の特性に優れることができる。また、キャパシタ等の２端子セルの場合はＴｉＮ等の窒化物電極、一方で、１トランジスタセルの場合はＳｉ等の半導体層に不純物をドーピングした導電層でも可能である。
【0031】
本発明の不揮発性記憶素子では、強誘電体層１と第１の導電層２及び／又は第２の導電層３の間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層４が存在する。ここにおいて、第１の導電層２と第２の導電層３とはどちらも差異はなく、要するに、２つの導電層のうち少なくとも一方の導電層と強誘電体層１との間にバッファ層４が存在する。バッファ層４は強誘電体層１と直接に接触して存在することが好ましい。
【0032】
バッファ層４は、酸素イオン導電性を示し、複数の原子価を有する金属を含む金属酸化物である常誘電体材料（絶縁体材料）からなる。バッファ層４は、常誘電体材料（絶縁体材料）であるが、酸素イオン導電性を有するものである。バッファ層４は、複数の原子価を有する金属を含む金属酸化物から構成されている。酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物から構成されていることで、強誘電体層１との間で酸素の供受、特に供与を行うことができ、強誘電体層１又は強誘電体層１と導電層との界面におけるデータ書き換え時の電界ストレスによる酸素欠陥を防止又は修復する機能があり、それによってリーク電流を低減し、強誘電体特性が改良され、抗電界が小さくでき、書き換え特性が改良されるなどの優れた効果を発揮する。本発明において、バッファ層４は、酸素欠陥を防止又は修復するために酸素イオン導電性を示すものでなければならないが、複数の原子価を有する金属を含む金属酸化物であることにより、この目的のための酸素イオン導電性に優れることができる。
【0033】
バッファ層４の酸素の化学ポテンシャルは、強誘電体層１の酸素の化学ポテンシャルよりも大きいことが好ましい。バッファ層４の酸素の化学ポテンシャルが強誘電体層１の酸素の化学ポテンシャルよりも大きいと、バッファ層４から強誘電体層１中に酸素イオンが拡散またはドリフト他により容易に移動して、強誘電体層１又は強誘電体層１と導電層との界面における酸素欠陥量を制御することができる。
【0034】
バッファ層や強誘電体層の酸素の化学ポテンシャルは、材料によって決まり、知られているか、分子軌道法、第一原理計算等の理論的な手法による計算によっても求めることができる。バッファ層の方が強誘電体層より酸素の化学ポテンシャルが大きい場合、酸素イオンはバッファ層より強誘電体層へ拡散、ドリフト他の原理により移動することができると本発明では定める。その場合、バッファ層を構成する複数の原子価を有する金属元素の原子価は酸素イオンを供給する方向に変化する。
【0035】
バッファ層４の酸素空孔欠陥密度は、強誘電体層１の酸素空孔欠陥密度よりも小さいことが好ましい。バッファ層４の酸素空孔欠陥密度が強誘電体層１の酸素空孔欠陥密度よりも小さいと、バッファ層４から強誘電体層１中に酸素イオンが拡散、ドリフト他の原理により容易に移動して、強誘電体層１又は強誘電体層１と導電層との界面における酸素欠陥を防止又は修復することができる。
【0036】
バッファ層や強誘電体層の酸素空孔欠陥密度は、例えば、透過電子顕微鏡(Transmission Electron Microscopy:TEM)で観察する像を用いた電子エネルギー損失分光(Electron Energy-Loss Spectroscopy:EELS)によって測定ことができる。また、酸素欠損があると酸素欠損に相当した化学量論組成からのズレが発生するので、例えば、試料表面をグロー放電しながら深さ方向にスパッタリングし、グロー放電によってイオン化して質量分析するグロー放電発光分光(Glow Discharge Spectroscopy:GDS)によって深さ方向の組成分析を行うことで、酸素空孔欠陥密度を測定してもよい。さらに、酸素空孔欠陥密度は、非ラザフォード弾性共鳴散乱法およびレーザラマン分光法を用いて評価することもできる。
【0037】
バッファ層４の酸素イオン導電性を示し、複数の原子価を有する金属を含む金属酸化物である常誘電体材料（絶縁体材料）としては、例えば、セリウム酸化膜（ＣｅＯx(ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)）のほか、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などが適用可能である。特に、強誘電体層１がハフニウム酸化膜、ジルコニウム酸化膜（Ｚｒ）またはハフニウムとジルコニウムの酸化物、又はこれらに、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）他がドープされて強誘電体性を発現する場合、バッファ層４としては、セリウム酸化膜（ＣｅＯx(ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)）が好ましい。バッファ層４としてのセリウム酸化膜は常誘電体材料である。
【0038】
バッファ層４の膜厚は、好ましくは、０．１ｎｍ以上であり、さらに０．５ｎｍ以上、１ｎｍ以上、１．５ｎｍ以上であってよい。また、バッファ層４の膜厚は、望ましくは１０ｎｍ以下であり、さらには６ｎｍ以下、５ｎｍ以下、４ｎｍ以下、３ｎｍ以下であってよい。バッファ層４は強誘電体層１中に酸素イオンを供給できる層厚があればよい一方、バッファ層４は絶縁体材料であるから、導電性を大きく損なわない層厚であることが好ましい。
【0039】
強誘電体層１とバッファ層４を形成後に、４００℃以下のアクティベーションアニール（ＡＡアニール）処理を施してよく、強誘電体層１及び不揮発性記憶素子の特性の向上が見られる。バッファ層４を形成後のアクティベーションアニール処理は、形成したバッファ層４の上部に電極を形成する前でも後であってもよいが、１つの好ましい態様においてバッファ層４の上部に電極を形成する前であることができ、もう１つの好ましい態様においてバッファ層４の上部に電極を形成した後であることができる。
【0040】
本発明の実施例１の不揮発性記憶素子において、強誘電体層１と第１の導電層２及び／又は第２の導電層３との間にバッファ層４を挿入すると、リーク電流が減少し、特に不揮発性記憶素子の書き替え特性（書き替え回数）を１０１１回以上、特に１０１２回以上に改良できることが確認された。また、バッファ層４が存在すると、リーク電流が低減する効果、データ書換え特性が向上する効果、室温データ保持性が改良される効果も確認された。
【0041】
本発明の実施例１の不揮発性記憶素子では、強誘電体層１は配向角が違う少なくとも２種類の配向（配向角が小さい配向Ｉと、配向角が大きい配向ＩＩ）を有することができること、印加電圧（動作電圧）を高くして配向Ｉと配向ＩＩの両方をスイッチングするだけでなく、印加電圧（動作電圧）をそれより低くして配向Ｉだけをスイッチングすることもできること、及び、配向Ｉだけをスイッチングすると、配向Ｉと配向ＩＩの両方をスイッチングする場合と比べて、書き換え特性におけるデータ書き換え回数を向上させることができることが、見出された。ここで、２種類の配向Ｉ及びＩＩは、少なくとも２種類の配向があるという意味であり、３種類以上の配向分布があってよい。
【0042】
配向Ｉと配向ＩＩの存在は、印加電圧（動作電圧）Ｖに対する蓄積電荷量Ｑを表す曲線が２つのピークを有すること、２つのピークは波形分析により２つの独立したピークに分解できることから確認することができ、分解して得られる配向Ｉと配向ＩＩの波形から、強誘電体層の結晶粒の配向角を推定することができ、低い印加電圧（動作電圧）にピークを有する配向Ｉは高い印加電圧にピークを有する配向ＩＩと比べて配向角θが小さい。なお、ここで配向角θは、強誘電体層の膜面に垂直な方向に対する配向軸の角度と定義する（図１３(a)参照）。そして、配向ＩＩの結晶粒をスイッチングすることはできないが、配向Ｉの結晶粒はスイッチングすることができる電圧を利用して、配向Ｉだけをスイッチングすることが可能である。また、このとき、配向Ｉと配向ＩＩは、いずれも、全く同じ配向角θを有する一群の結晶粒ではなく、図１３（ｂ）に示すように、特定の配向角θにピークを有し配向角θの両側に肩部を有する山形の分布（特に正規分布）を有する一群の結晶粒の集合体（強誘電体層内において物理的に一体の結晶粒の集合体ではなく。強誘電体層内に散在してよい結晶粒のうち配向角分布に基づく理論的な集合体である）をいう。
【0043】
したがって、この配向Ｉだけをスイッチングする強誘電体キャパシタ素子の動作方法によれば、配向ＩＩ（及び配向Ｉ）をスイッチングする動作方法と比べて、書き換え特性（書き換え回数）が向上する。こうして、本発明によれば、本発明のバッファ層を有する強誘電体キャパシタ素子である不揮発性記憶素子の動作方法であって、強誘電体層１が多結晶の場合は、配向角が異なる２種類の第１及び第２の配向を有し、その配向のうち、強誘電体層の配向角が小さい第１の配向だけを動作電圧としてスイッチングする強誘電体キャパシタ素子の動作方法が提供される。また、強誘電体層１が２種類以上のピークを有する多結晶より構成される場合でも本発明での動作方法が適用可能であることは言うまでもない。３種類以上の配向分布が存在する場合、他のいずれか配向と比べて低い印加電圧（動作電圧）にピークを有する配向の１つに着目して、好ましくは最も低い印加電圧（動作電圧）にピークを有する配向（膜面に垂直の成分が最も大きい配向）に着目して、その低い印加電圧（動作電圧）で素子を駆動すれば、すべての配向を駆動する場合と比べて、書き換え特性におけるデータ書き換え回数を向上させることができる。
【0044】
本発明の実施例１の不揮発性記憶素子の電気特性の例を図４～９に示す。図４は、微小電流測定装置を用いて測定したバッファ層の有無をパラメータとして評価した強誘電体素子（強誘電体キャパシタ）の電流電圧特性を示した。バッファ層を挿入することで、同一電圧に対するリーク電流が低減し、かつ素子のブレークダウン電圧が増大している。このリーク電流は強誘電体素子の欠陥を介して流れる欠陥電流成分が大きく寄与しているため、バッファ層を挿入することで、データ書換えストレスを印加する前の欠陥密度が低減されていることが推定される。また、素子のブレークダウン電圧が増大していることは素子の耐圧が増大し、素子の信頼性が改善されていることを示唆している。
【0045】
図５は、強誘電体素子のバッファ層の有無をパラメータとしたヒステリシス特性である。Ｙ７％－ＨｆＯ２強誘電体層１の強誘電体性を示している。また、バッファ層を挿入することで、強誘電体特性が改善し、特に、抗電界が減少して、ヒステリシス特性が改善されている。本実施例での強誘電体層１には、室温形成Ｙ７％－ＨｆＯ２層を用い、次のステップとして、ＣｅＯx（ｘ＝１．５～２．０）形成し、上部電極形成後にアニール処理（アクティベーションアニール）を行った。
【0046】
図６は、自発分極Ｐｒ幅（２Ｐｒ）のアクティベーションアニール温度依存性を示す。as-depoの強誘電体素子に比べて、２００～３５０℃の低温アクティベーションアニール処理したときに自発分極が増大しており、アクティベーションアニール処理の有効性が示されている（図２０も参照）。
【0047】
図７は、電圧２．５Ｖ、１ＭＨｚで測定した強誘電体キャパシタ素子の書き換え特性（２Ｐｒウインドウ幅の書き換え回数依存性）のアクティベーションアニール（ＡＡ）温度依存性を示す。ＡＡアニール温度が２００℃から４００℃に上昇すると、２００℃と比較して３００℃～４００℃の間でデータ書換え特性に関して、Ｐｒウインドウは１０９回まではほぼ一定であり、ナローイングがみられず安定で良好な特性が得られた。
【0048】
図８は、電圧２．５Ｖで書き換え１０４回後の室温データ保持特性である。Ｐｒウインドウ幅は保持時間に対してほぼ一定で安定しており、データ保持特性も優れていることが分かった。
【0049】
図９は、電圧２．２Ｖ、２ＭＨｚでのデータ書き換え特性を示す。Ｐｒウインドウのナローイングがみられず、安定な書換え特性が得られており、１０１１回以上の書き換え回数が達成されていることが分かった。
【0050】
バッファ層が第２導電層（上部電極）と強誘電体層の間に存在する場合をバッファ層構造Ａ、第１導電層（下部電極）と強誘電体層の間に存在する場合をバッファ層構造Ｂとする。以下、強誘電体不揮発性記憶素子の信頼性、特にデータ書換え特性の改善、向上に本発明の本質はバッファ層構造Aでもバッファ層構造Ｂでも機能的に有効なことを実証する。
【0051】
図１０（ａ）（ｂ）は、実施例１の不揮発性記憶素子（強誘電体キャパシタ素子）の構造例を示す。図１０（ａ）に示すバッファ層構造Ａは、バッファ層４を強誘電体層１と第２の導電層（上部電極）３との間に有する不揮発性記憶素子、図１０（ｂ）に示すバッファ層構造Ｂは、バッファ層４を第１の導電層（下部電極）２と強誘電体層１との間に有する不揮発性記憶素子である。いずれにおいても、強誘電体層１は膜厚７．５ｎｍのイットリウム５％ドープ酸化ハフニウム（Ｙ：ＨｆＯ２）からなる層であり、バッファ層４は膜厚１ｎｍのＣｅＯｘからなる層である。下部電極２は、膜厚５ｎｍのチタン（Ｔｉ）層２－１と膜厚１０ｎｍのタングステン（Ｗ）層２－２との多層膜である。
【0052】
一方、上部電極３は、膜厚３０ｎｍのタングステン（Ｗ）層３－２と膜厚１０ｎｍの窒化チタン（ＴｉＮ）層３－１との多層膜である。後述するように、下部電極２と上部電極３はスパッタ法で作製でき、強誘電体層１とバッファ層４は原子層堆積法（ＡＬＤ）で作製できる。電極作製後に活性化アニールしてもよい。これら各層の材料及び膜厚は例であって、限定的ではないことは言うまでもない。
【0053】
図１１は、図１０（ａ）（ｂ）に示すようなバッファ層構造Ａ及びバッファ構造Ｂを有する実施例１の不揮発性記憶素子の電圧－分極ヒスレリシス特性を、バッファ層を有していない対応する不揮発性記憶素子の電圧－分極ヒスレリシス特性と比較して示す。またバッファ（ＣｅＯｘ）層４の膜厚を０．６ｎｍ、１ｎｍ、２ｎｍと変化させている。図１１（ａ）はバッファ層を有していない不揮発性記憶素子のヒスレリシス特性（対照例）であり、図１１（ｂ－１）（ｂ－２）及び（ｂ－３）はバッファ（ＣｅＯｘ）層）を上部電極側（図１の第２の導電層３側）に有する不揮発性記憶素子のヒスレリシス特性、図１１（ｃ－１）（ｃ－２）及び（ｃ－３）はバッファ（ＣｅＯｘ）層を上部電極側（図１の第１の導電層２側）に有する強誘電体キャパシタ素子のヒスレリシス特性であり、図１１（ｂ－１）及び（ｃ－１）はバッファ（ＣｅＯｘ）層の厚さが０．６ｎｍ、図１０（ｂ－２）及び（ｃ－２）はバッファ（ＣｅＯｘ）層）の厚さが１ｎｍ、図１１（ｂ－３）及び（ｃ－３）はバッファ（ＣｅＯｘ）層）の厚さが２ｎｍの不揮発性記憶素子のヒスレリシス特性である。いずれの例においても、上部電極を形成後に、５００℃で１分間、不揮発性記憶素子の活性化のためのポストアニールを実施した。実施例１の強誘電体キャパシタ素子は、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層４が強誘電体層１の第２の導電層３側又は第１の導電層２側にあっても、その膜厚が1ｎｍ以上であれば不揮発性記憶素子として良好な電圧－分極ヒスレリシス特性を示すことが分かる。
【0054】
図１２は、図１１（ｂ－２）及び（ｃ－２）の厚さが１ｎｍのバッファ（ＣｅＯｘ）層）を有する不揮発性記憶素子の電圧２．２Ｖ、２ＭＨｚでのデータ書き換え特性を示す。実施例１の不揮発性記憶素子は、バッファ層４が強誘電体層１の第２の導電層３側又は第１の導電層２側のどちらにあっても、バッファ層がない場合と比較して、優れたデータ書き換え特性が得られることが示されている。以上より、本発明のバッファ層構造Aまたはバッファ層構造Ｂは強誘電体不揮発性記憶素子の信頼性、特にデータ書換え特性の改善、向上に特有の効果を示すことが分かった。
【0055】
図１３（ａ）（ｂ）（ｃ）は、実施例１の１例としてのイットリウム５％ドープ酸化ハフニウム（Ｙ：ＨｆＯ２）から構成された膜厚２ｎｍの強誘電体層とＣｅＯｘから構成されたバッファ層を有する不揮発性記憶素子（図１（ａ）参照）についての、Ｙ：ＨｆＯ２結晶粒の配向の模式図（図１３（ａ））と、動作電圧Ｖに対する蓄積電荷量Ｑを表す図（図１２（ｂ））と、書き換え特性を表す図（図１３（ｃ））とである。
【0056】
本発明の不揮発性記憶素子の強誘電体層、好適にはハフニウム系強誘電体層は、配向角が異なる２つの結晶粒群を有することができ、配向角が小さい結晶粒群だけをスイッチングする動作させると、不揮発性記憶素子の書き換え回数を改良することができる。
【0057】
図１３（ａ）は、このような不揮発性記憶素子の強誘電体層における、配向角θＩを有する配向ＩのＹ：ＨｆＯ２結晶粒と、配向角θＩＩ（＞θＩ）を有する配向ＩＩのＹ：ＨｆＯ２結晶粒との配向状態を模式的に示す。
【0058】
図１３（ｂ）を参照すると、この不揮発性記憶素子（強誘電体キャパシタ素子）は、
蓄積電荷量Ｑが印加電圧（動作電圧）Ｖに沿って２．３Ｖ付近と３Ｖ付近に２つのピークを有している。
蓄積電荷量Ｑが印加電圧（動作電圧）Ｖに沿って２．３Ｖ付近と３Ｖ付近に２つのピークを有している。
【0059】
この蓄積電荷量Ｑは、波形分析をすると、図に示す配向Ｉの波形と配向ＩＩの波形の合成波形であることが確認され、それぞれ配向角θＩ及びθＩＩを有するＹ：ＨｆＯ２結晶粒に対応していることが確認される。そこで、配向ＩＩをスイッチングするには不十分であるが、配向Ｉをスイッチングすることができる大きさの印加電圧（動作電圧）±２．５０Ｖを用いると、配向ＩのＹ：ＨｆＯ２結晶粒だけをスイッチングすることが可能である。また、配向ＩＩをスイッチングすることができるより高い印加電圧（動作電圧）±３．２５Ｖを用いれば、配向Ｉ及び配向ＩＩの両方のＹ：ＨｆＯ２結晶粒をスイッチングすることが可能である。
【0060】
図１３（ｃ）は、印加電圧（動作電圧）±２．５０Ｖ及び印加電圧（動作電圧）±３．２５Ｖでスイッチングした場合の強誘電体キャパシタ素子の書き換え特性を示しており、印加電圧（動作電圧）±２．５０Ｖで配向Ｉだけをスイッチングする動作方法によれば、印加電圧（動作電圧）±３．２５Ｖで配向Ｉ及び配向ＩＩの両方をスイッチングする場合と比べて、書き換え回数が増加しても分極（蓄積電荷量）の低下が少なく、書き換え特性が改良されていることが分かる。
【0061】
（実施例１の不揮発性記憶素子の製造方法）
実施例１の不揮発性記憶素子は、最初に第１の導電層２を用意する。第１の導電層２は、導電性を有していればよく、導電層層は基板であってもよい。例えば、不純物をドープされて導電性を有する半導体層又は半導体領域であってよい。あるいは、第１の導電層２は、半導体層又は絶縁層の上に、導電層を堆積して作製されてよい。導電層を堆積する方法は、スパッタ法、蒸着法、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ(Atomic Layer Deposition)法、めっき法などの製膜法（堆積法）のいずれでもよい。
実施例１の不揮発性記憶素子は、最初に第１の導電層２を用意する。第１の導電層２は、導電性を有していればよく、導電層層は基板であってもよい。例えば、不純物をドープされて導電性を有する半導体層又は半導体領域であってよい。あるいは、第１の導電層２は、半導体層又は絶縁層の上に、導電層を堆積して作製されてよい。導電層を堆積する方法は、スパッタ法、蒸着法、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ(Atomic Layer Deposition)法、めっき法などの製膜法（堆積法）のいずれでもよい。
【0062】
ここで、任意に、第１の導電層２の上に、バッファ層４を作製してよい。バッファ層４は通常酸化物であって、常誘電体であり、酸化物、常誘電体に関して知られている広範な製膜法のいずれかによって作成してよい。スパッタ法、蒸着法、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ（Atomic Layer Deposition）法は好ましい。バッファ層４の作製は、アルゴンなどの不活性雰囲気中で、室温又は基板加熱下で、好ましくは減圧して、実施してよい。堆積温度は、室温でも、４００℃以上の高温でもよく、限定されないが、１つの好ましい態様では４００℃以下、３００℃未満、２５０℃以下である。
【0063】
次いで、第１の導電層２が下部電極であれば、下部電極の上に、又は第１の導電層２の上にバッファ層４が形成されていれば、バッファ層４の上に、強誘電体層１を作製する。強誘電体層の作製方法は知られているので、公知の方法あるいは特許文献１に開示した方法などを用いることができる。強誘電体層１は、ゾルゲル法、ＣＶＤ（Chemical Vapor Deposition）法、パルスＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、自己組織化法などの製膜法（堆積法）で製膜されたものでもよいが、ＡＬＤ法、スパッタ法、水熱法によるものが好ましい。スパッタ法や水熱法により、３００℃未満の温度で、強誘電体層を作製することができる。
【0064】
１つの好ましい態様によれば、特にハフニウム系金属酸化物から構成される強誘電体層１はスパッタ法で作製され、スパッタ法によれば４００℃以下、特に３００℃未満の温度で作成することも可能である。原料金属酸化物又はその構成元素又は酸化物からなるターゲットを、不活性雰囲気中、または酸化雰囲気中で、スパッタして、表面に第１の導電層２を有する基板に目的とする金属酸化物層を堆積する。スパッタ法によれば、室温又は３００℃未満の低温に加熱した基板上に強誘電体層を堆積することができるが、任意に堆積後に４００℃以下の温度で活性化アニール処理をしてもよい。
【0065】
また、スパッタ法、ＡＬＤ法あるいはＣＶＤ法その他の堆積法で堆積した金属酸化物層が強誘電体でない場合に、堆積後にアニール処理をして強誘電体層を作製してもよい。アニール処理温度は、通常８００℃以下、例えば、２００～８００℃であってよい。
【0066】
また、強誘電体層は、ハフニウム系金属酸化物から構成される単斜晶相又は正方晶の常誘電体薄膜を３００℃未満の温度で作製し、その常誘電体薄膜に、室温または８００℃以下、好ましくは３００℃未満の昇温下で、電界誘起相転移を発生させる電界より大きい電界を印加することにより、常誘電体薄膜を直方晶の強誘電体薄膜に変換して、作製されてもよい。
【0067】
強誘電体層は、特に室温や低い温度で堆積された場合、堆積後に活性化アニール処理することで、結晶品質を向上させ、あるいは強誘電体特性を改良してもよい。活性化アニール処理の温度は、４００℃以上、例えば、４００～８００℃、４００～７００℃であって
もよく、あるいは４００℃以下であってよく、１つの態様では、４００℃以下、さらに３００℃未満、２５０℃以下は好ましい。
もよく、あるいは４００℃以下であってよく、１つの態様では、４００℃以下、さらに３００℃未満、２５０℃以下は好ましい。
【0068】
強誘電体層１を作製した後、任意に強誘電体層１の上にバッファ層４を作製する。本発明において、バッファ層４は、第１の導電層２の上又は強誘電体層１の上の少なくとも一方に作製する。バッファ層４は通常酸化物であって、常誘電体であり、酸化物、常誘電体に関して知られている広範な製膜法のいずれかによって作成してよい。スパッタ法、蒸着法、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ（Atomic Layer Deposition）法は好ましい。バッファ層４の作製は、アルゴンなどの不活性雰囲気中で、室温又は基板加熱下で、好ましくは減圧して、実施してよい。堆積温度は、室温でも、高温でもよく限定されないが、４００℃以下、３００℃未満が好ましい。
【0069】
バッファ層４を強誘電体層１の上に作製する場合には、バッファ層４を堆積後（素子又は装置を作製後でもよい）に、バッファ層４が強誘電体層１の下だけに存在し、強誘電体層１の上に存在しない場合には、強誘電体層１を堆積後（素子又は装置を作製後でもよい）に、強誘電体層１とバッファ層４のアクティベーションアニール（ＡＡアニール）処理をしてよい。ＡＡアニール処理は、アルゴンなどの不活性雰囲気中で、例えば、４００℃以上の温度でよく、あるいは４００℃以下、さらには２００℃以上３００℃未満の温度で、好ましくは減圧して、実施してよい。活性化アニール処理時間は、アニール温度にもよるが、例えば、６０分間以下であればよく、０．２～２０分間が好ましい。バッファ層４を堆積後にアクティベーションアニール（ＡＡアニール）処理をすることで、強誘電体層１の結晶性及び強誘電体層１とバッファ層４の界面特性を向上させること、強誘電体特性を向上させることができる。また、４００℃以下のアクティベーションアニール処理であれば、特に不揮発性記憶素子（強誘電体キャパシタ）とともに半導体装置を含む場合において、不揮発性記憶素子を含む半導体装置を作製後に、実施しても半導体装置の他の構成部材、不純物拡散領域や配線などに悪影響がない利点がある。
【0070】
一例として、Ｓｉ半導体基板表面に形成したＳｉ半導体基底層の表面をアルゴン雰囲気中で３０分間プレスパッタしてクリーニングしてから、Ｓｉ半導体基底層上にスパッタでニッケル（Ｎｉ）を堆積した後、アルゴン雰囲気中でＳｉ半導体基板を３５０℃に加熱してＳｉ半導体基底層上のニッケル（Ｎｉ）をシリサイド化して、ニッケルシリサイド（ＮｉＳｉ２）の第１の導電層（下部電極）２を形成した。第１の導電層２を形成した半導体基板に、特許文献１に記載した方法で、Ｙ７％－ＨｆＯ２層を成膜した。スパッタ装置において、真空チャンバー内を減圧した後、半導体基板温度を室温（２５℃）で、アルゴン流量１００ｓｃｃｍ、酸素０ｓｃｃｍ、圧力５０ｍｍＴｏｒｒのアルゴン雰囲気中で、半導体基板とターゲット（Ｙ７％－ＨｆＯ２）の間に電圧を印加して、電力５０Ｗで、半導体基板の第１の導電層２上にＹ７％－ＨｆＯ２層１を厚さ１０ｎｍに成膜した。また、室温で堆積後のＹ７％－ＨｆＯ２層を２００から３５０℃で１０分間アニールした。
【0071】
堆積後及びアニール後に得られたＹ７％－ＨｆＯ２層１をそれぞれＸ線回折分析して得られたチャートを図３に示す。図３から、Ｙ７％－ＨｆＯ２薄膜がいずれも、３０°付近に１つの回折ピークが観測され、蛍石型の直方晶であること、強誘電体であることが、確認される。
【0072】
次にＹ７％－ＨｆＯ２層１の上に３０分間、アルゴン１００ｓｃｃｍ、酸素０ｓｃｃｍ、圧力５０ｍＴｏｒｒのアルゴン雰囲気中、室温（２５℃）で、ＣｅＯx(ｘ＝１．５－２．０)を５０Ｗの電子ビームで蒸着させて、バッファ層４を厚さ ２ｎｍに形成した。それから、バッファ層４の上に、ＴｉＮ層（上部電極）３をスパッタ堆積した。比較のためにバッファ層４を形成しない例（比較例）も用意し、ＴｉＮ層（上部電極）３を堆積した。得られた素子の一部では、２００から４００℃でＡＡアニール処理を行った。比較のために、バッファ層４を形成しない以外は上記と同じ比較例を用意した。得られた強誘電体記憶素子の電気特性は図４～９に示されている。
【0073】
実施例１の不揮発性記憶素子の製造方法として上記において説明した事項は、本発明のすべての実施例の記憶素子及び記憶装置の製造方法において、実施例１の不揮発性記憶素子が含まれ限り、共通の事項である。実施例１の不揮発性記憶素子によれば、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を有することで、金属酸化物で構成された強誘電体層を用いた不揮発性記憶素子において、リーク電流を防止し、強誘電体記憶素子の信頼性が改良され、特に従来の課題であったデータ書換え特性が顕著に改良される効果がある。さらに、ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製し、堆積後の強誘電体層を４００℃以下の温度で活性化アニールすると、強誘電体層及び強誘電体記憶素子の特性が向上することができるのみならず、特にアクティベーションアニール（ＡＡアニール）は、４００℃以下の温度でよいので、特に先端ＣＭＯＳのバックエンド混載メモリ（ＦｅＲＡＭ）に適用する場合に、記憶素子及び記憶装置を作製後に好ましく実施できる。特に記憶素子及び記憶装置が銅配線や不純物拡散半導体領域を含む場合などに好適である。ただし、本発明における先端ＣＭＯＳのバックエンド混載メモリ（ＦｅＲＡＭ）の製造が４００℃以下に限定されるわけではない。
【0074】
また、原子層堆積法（ＡＬＤ）で強誘電体層１及びバッファ層４を連続的に堆積することで、商業的な生産性に優れることができる。ただし、この例は、不揮発性記憶素子及びその製造方法を限定するものでなく、材料の種類、層厚、製膜条件等は適宜変更できることは言うまでもない。
【0075】
〔実施例２；アドバンスドバッファ層構造強誘電体記憶素子〕
本発明の実施例２は、第１の導電層と、第２の導電層と、第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層とを少なくとも有する不揮発性記憶素子において、強誘電体層と第１の導電層及び／又は第２の導電層との間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層４が存在し、かつ、強誘電体層と第１の導電層の間に単層膜または多層膜から構成される界面層を有し、前記界面層全体として酸化シリコンより高い誘電率を有し、界面層は、第１の導電層と強誘電体層の間にバッファ層が存在する場合には、第１の導電層とバッファ層の間に存在することを特徴とする不揮発性記憶素子を提供する。
本発明の実施例２は、第１の導電層と、第２の導電層と、第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層とを少なくとも有する不揮発性記憶素子において、強誘電体層と第１の導電層及び／又は第２の導電層との間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層４が存在し、かつ、強誘電体層と第１の導電層の間に単層膜または多層膜から構成される界面層を有し、前記界面層全体として酸化シリコンより高い誘電率を有し、界面層は、第１の導電層と強誘電体層の間にバッファ層が存在する場合には、第１の導電層とバッファ層の間に存在することを特徴とする不揮発性記憶素子を提供する。
【0076】
本発明の実施例２の不揮発性記憶素子でも、強誘電体層と第１の導電層２及び／又は第２の導電層との間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を存在させることで、リーク電流を防止し、強誘電体記憶素子の信頼性、データ書換え特性が改良される。データ書き換え時の電界ストレスにより強誘電体層中又は強誘電体層と導電体層との界面において酸素欠陥が発生することが、リーク電流、特に信頼性、データ書換え特性を損なう原因であると考えられるが、強誘電体層又は強誘電体層界面にバッファ層から酸素イオンが供給されることによって、酸素欠陥が補償されて、膜質及び界面が改善される。
【0077】
図１４（ａ）（ｂ）に、本発明の実施例２の不揮発性記憶素子の例を模式的に断面図で示す。図１４（ａ）（ｂ）において、１は強誘電体層、２は第１の導電層（下部電極）、３は第２の導電層（上部電極）、４はバッファ層、５は界面層である。図１４（ａ）では、バッファ層４は強誘電体層１と第２の導電層（上部電極）３の間にあり、界面層５は強誘電体層１と第１の導電層（下部電極）２の間にある。図１４（ｂ）では、バッファ層４は強誘電体層１と第１の導電層（下部電極）２の間にあり、界面層５は第１の導電層（下部電極）２とバッファ層４の間にある。図には示さないが、バッファ層４は強誘電体層１と第２の導電層（上部電極）３の間、及び強誘電体層１と第１の導電層（下部電極）２の間の両方にあってもよく、その場合、界面層５は強誘電体層１の下にあるバッファ層４と第１の導電層（下部電極）２の間にある。第１の導電層２は、不揮発性記憶素子において強誘電体層１を挟む２つの電極の一方であればよいが、不揮発性記憶素子が半導体基板（シリコン基板）に導電層（電極）を有する場合には、第１の導電層２が半導体基板（シリコン基板）側に下部電極として存在することが好ましい。
【0078】
本発明の実施例２の不揮発性記憶素子では、バッファ層４に加えて、さらに、強誘電体層１と第１の導電層２の間に単層膜または多層膜から構成される界面層５を有し、前記界面層全体として酸化シリコンより高い誘電率を有する。特に、第１の導電層２がシリコン基板等の場合、シリコン基板と強誘電体層１との間に酸化シリコン膜の形成を抑制するためにも、強誘電体層１と第１の導電層２の間に酸化シリコンより高い誘電率を有する界面層５が存在することによって、界面層５が存在しない場合と比べて、データ書き換え時の第１及び第２の導電層２，３の間に印加された電圧のうち、より高い分圧が強誘電体層１に印加されるので、より低い外部電圧によって、強誘電体層１に十分な電圧を印加することができる。また、界面層５は、上記のように低電圧動作で強誘電体特性を改善するとともに、不揮発性記憶素子がＦｅＦＥＴである場合（図２２２（ｂ）参照）に、書き込み時にＦｅＦＥＴのチャンネルより注入される電子のトンネル電流を界面層（トンネル絶縁膜）の相対的厚膜化により抑止し、結果としてデータ書換え特性劣化の改善を可能にする。
【0079】
界面層５は、シリコン酸化膜の誘電率（比誘電率約３．９）より大きい誘電率を有する。好ましくは、シリコン窒化膜の誘電率（比誘電率約７．８）以上の誘電率を有する、特に酸化膜またはシリケート膜であることが好ましい。第１及び第２の導電層２，３の間に印加された電圧のうち、強誘電体層１と界面層５とに分散される電圧の比は、強誘電体層１と界面層５の誘電率の比に依存し、界面層５の誘電率が高いほど強誘電体層１により高い分圧がかかるので好ましい。界面層５の誘電率は、比誘電率で約３．９より大きいことが好ましく、約５以上、約７．８以上、さらには約１５以上、約２０以上であることがより好ましい。
【0080】
このような界面層５としては、高誘電率の絶縁体（常誘電体）であればよいが、強誘電体層の金属酸化物を構成する金属の酸化物であることが好ましい。例えば、強誘電体層１がイットリウムドープハフニウム系金属酸化物（Ｙ－ＨｆＯ２；比誘電率２５）である場合、イットリウムシリケート（ＹＳｉＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、酸化イットリウム（Ｙ２Ｏ３）等が好ましい。また、ハフニウムアルミネート（ＨｆＡｌＯ）、イットリウムアルミネートＹＡｌＯ３（比誘電率１６）、ランタンアルミネートＬａＡｌＯ３（比誘電率２５）、イットリウム安定化ジルコニアＹＳＺ（比誘電率２７）も好適である。
【0081】
界面層５の厚さは、限定されないが、４ｎｍ以下が好ましく、さらに２ｎｍ以下、１．５ｎｍ以下、１ｎｍ以下であってよい。また、界面層５の膜厚は、シリコンより高い誘電率であれば、薄くても効果があるが、例えば、０．２ｎｍ以上であってよい。さらには０．３ｎｍ以上０．５ｎｍ以上であってよい。界面層５は、強誘電体層１に十分な電圧を印加するために大きい誘電率を有する層であるから、そのための層厚があればよい一方、界面層５は絶縁体材料であるから、導電性を大きく損なわない層厚であることが好ましい。
【0082】
界面層５は、第１の導電層（下部電極）２と直接に接触していることが好ましい。しかし、第１の導電層（下部電極）２の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層５の一部と考えてよい。その表面酸化膜を界面層５の一部と考えるときは、界面層５は単層膜ではなく、多層膜（複合膜）で構成されているが、表面酸化膜以外の部分が酸化シリコンより高い誘電率を有して、複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよいことはいうまでもない。
【0083】
界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。それによって、強誘電体層の酸素欠陥の発生を抑制する効果が期待される。
【0084】
また、強誘電体層の金属酸化物を構成する金属自体ではなくても、添加金属を含むハフニウム系金属酸化物を構成する金属として、上記した金属、すなわち、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）又は希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）の酸化物又はシリケートであってもよい。界面層５は、ハフニウム系金属酸化物を構成する金属の酸化物であっても、強誘電性を示さない高誘電体（常誘電体）である。このような界面層５であれば、強誘電体層１と化学的類似性があり、界面の特性に優れることができ、また強誘電体層の膜質にも優れることができる。
【0085】
実施例２の強誘電体層１は、強誘電性を示すものである。強誘電体は、外部に電界がなくでも電気双極子が整列しており、かつ双極子の向きを電界によって変化できる物質である。強誘電体を用いて記憶素子を構成すると、電界を印加していないときにも分極は保持されるので、不揮発性の記憶素子を構成することができ、消費電力を減少させることが可能である。また、強誘電体記憶素子のデータ書き換えは電界印加によって行う電圧型であり、電流型と比べて書き込み、消去電流が大幅に小さいため、消費電力を減少させることが可能である。
【0086】
実施例２において強誘電体層１は、金属酸化物からなる強誘電体層である。強誘電体層１は、好ましくは、蛍石型の直方晶（斜方晶）相の金属酸化物から構成された強誘電体である。特に、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素を含む金属酸化物は、ドープ又はノンドープで、蛍石型の直方晶相を示す強誘電体を形成できるので、好適である。ノンドープでも、酸素欠陥によって強誘電体を形成できる。さらに、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）からなる群から選ばれた少なくとも１種の金属元素とを含む金属酸化物が、好適である。
【0087】
ハフニウム系金属酸化物において主たる金属酸化物は、ハフニウム酸化物、ジルコニウム酸化物、セリウム酸化物のような単純酸化物のほか、これらの金属酸化物の間の固溶体でもよい。ハフニウム系金属酸化物が添加金属を含むとき、添加金属の量は、主たる金属酸化物や添加金属の種類に依存するが、強誘電体を形成する量であればよく、一般的には、添加金属のモル数が、添加金属を含む金属酸化物全体の金属同士の合計を１００モル％として、好ましくは１０モル％以下、０．１～１０％がより好ましく、４～９モル％でもよい。
【0088】
例えば、典型的なハフニウム系強誘電体材料としては、ＹドープＨｆＯ２、ＳｉドープＨｆＯ２、ＡｌドープＨｆＯ２、ＬａドープＨｆＯ２、及び、ＨＺＯ（Ｈｆ0.5Ｚｒ0.5Ｏ２）等がある。
【0089】
強誘電体層１は、強誘電性を発現する結晶であればよく、多結晶でよいが、一軸配向性結晶薄膜でもよく、さらにはエピタキシャル膜であってもよい。
【0090】
強誘電体層１の膜厚は、不揮発性記憶素子の用途に応じて、好適な膜厚が採用されるので、特には制約されないが、例えば、１ｎｍ以上、さらに５ｎｍ以上、１０ｎｍ以上であってよい。また、上限も制約されないが、例えば、５μｍ以下、３μｍ以下、１μｍ以下であってよい。好ましい態様において、強誘電体層１の膜厚は、１ｎｍ～１００ｎｍ、より好ましくは１ｎｍ～５０ｎｍ、さらに２ｎｍ～１０ｎｍ又は２ｎｍ～５ｎｍであってよい。上記のハフニウム系金属酸化物は、従来のＰＺＴなどの強誘電体と比べて、２０ｎｍ以下のような薄い膜厚でも優れた強誘電性を示すので、不揮発性記憶素子用の強誘電体層としてスケーラブルであり、好適である。
【0091】
第１の導電層２、第２の導電層３は、強誘電体層１に電圧を印加するための電極として作用するものであり、金属、導電性セラミックス、導電性半導体などからなることができる。金属としては、タングステン、チタン、金、銀、銅、白金、アルミニウムなど、導電性セラミックスとしては、窒化チタン（ＴｉＮ）などの導電性窒化物、ニッケルダイシリサイド（ＮｉＳｉ２）のような導電性シリサイド、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物、Ｂｉ２Ｒｕ２Ｏ７、希土類イリジウム酸化物Ｒ２Ｉｒ２Ｏ７（Ｒは希土類元素）などのパイクロア構造物などがある。また導電性半導体としてドープト又は真正シリコン半導体、各種の化合物半導体などを挙げることができる。第１の導電層２、第２の導電層３は、強誘電体層１に電気的に接続されていればよい。また、強誘電体層１の上に形成する導電層（上部電極）としては、タングステン、ＴｉＮ、及びＴｉＮ／Ｗの多層電極は好ましい。
【0092】
強誘電体層１を堆積する基材となる第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることが望ましい。基材となる（第１の）導電層が蛍石構造の二ケイ化ニッケル（ＮｉＳｉ２）であると、その上に堆積するハフニウム系金属酸化物の結晶の品質に優れることができるので好ましい。
【0093】
１つの好ましい態様において、第１の導電層２及び第２の導電層３は強誘電体層１との界面側に、特に第２の導電層（上部電極）３を強誘電体層１の上に形成する場合における第２の導電層３の強誘電体層１との界面側に、酸素移動を抑止する酸素バリア性を有する導電性材料、例えば、タングステン（Ｗ）などをバリア層として形成もよい。第１の導電層２及び第２の導電層３がバリア層を有することで、強誘電体層１から酸素イオンが漏出して酸素欠陥が生成することを抑制する効果、リーク電流を防止する効果があり、本発明の不揮発性記憶素子の性能を向上させる効果がある。バリア層の厚さは、好ましくは、０．１ｎｍ以上であり、さらに０．５ｎｍ以上、１ｎｍ以上、１．５ｎｍ以上であってよい。また、バッファ層４の膜厚は、望ましくは１０ｎｍ以下であり、さらには６ｎｍ以下、５ｎｍ以下、４ｎｍ以下、３ｎｍ以下であってよい。
【0094】
本発明の不揮発性記憶素子では、強誘電体層１と第２の導電層３の間に酸素イオン導電性を持つバッファ層４が存在する。バッファ層４は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）からなる。バッファ層４は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の絶縁体材料であることで、強誘電体層１との間で酸素イオンの供受、特に供与を行うことができ、強誘電体層１又は強誘電体層１と導電層との界面におけるデータ書き換え時の電界ストレスによる酸素欠陥を防止又は修復する機能があり、それによってリーク電流を低減し、強誘電体特性が改良され、抗電界が小さくでき、書き換え特性が改良されるなどの優れた効果を発揮する。
【0095】
バッファ層４の酸素の化学ポテンシャルは、強誘電体層１の酸素の化学ポテンシャルよりも大きいことが好ましい。バッファ層４の酸素空孔欠陥密度は、強誘電体層１の酸素空孔欠陥密度よりも小さいことが好ましい。バッファ層４の酸素の化学ポテンシャルが強誘電体層１の酸素の化学ポテンシャルよりも大きい、あるいはバッファ層４の酸素空孔欠陥密度が強誘電体層１の酸素空孔欠陥密度よりも小さいと、バッファ層４から強誘電体層１中に酸素イオンが容易に移動して、強誘電体層１又は強誘電体層１と導電層との界面における酸素欠陥量を制御することができる。
【0096】
バッファ層４の酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）としては、例えば、セリウム酸化膜ＣｅＯx(ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)のほか、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などが適用可能である。
【0097】
バッファ層４の膜厚は、好ましくは、０．１ｎｍ以上であり、さらに０．５ｎｍ以上、１ｎｍ以上、１．５ｎｍ以上であってよい。また、バッファ層４の膜厚は、望ましくは１０ｎｍ以下であり、さらには６ｎｍ以下、５ｎｍ以下、４ｎｍ以下、３ｎｍ以下であってよい。
【0098】
本発明の実施例２の不揮発性記憶素子の電気特性は、バッファ層４を有する効果については実施例１における図４～９を参照できるが、図１５～２０に、実施例２の不揮発性記憶素子（堆積後３５０℃で活性化アニールしたＴｉＮ／ＣｅＯ２（４ｎｍ）／Ｙ－ＨｆＯ２（９ｎｍ）／ＩＬ（Ｙ２Ｏ３；２ｎｍ）／ＮｉＳｉ２）についての追加の電気特性を示す。また、上部電極はＴｉＮ／Ｗの多層電極の場合も有効である。
【0099】
図１５は、微小電流測定装置で評価した強誘電体キャパシタ素子の電流電圧特性であり、界面層を挿入すると、界面層が存在しない対照例（実施例１）と比べて、高電圧側でもリーク電流が低減して、素子のブレークダウン電圧が増大している。
【0100】
図１６は、同条件で測定したリーク電流のバッファ層のＣｅＯx(ｘ＝１．５－２．０)層厚依存性を示し、対照例（実施例１）と比べて、すべてのＣｅＯx(ｘ＝１．５－２．０)層厚でリーク電流が低減しており、バッファ層構造の界面層の有効性を示している。
【0101】
図１７は、電圧４．５Ｖ、１ＭＨｚで測定した強誘電体キャパシタ素子の書き換え特性を示した。アクティベーションアニールは３５０℃である。書き換え回数１０１０回後の残留分極幅２Ｐｒが、対照例（実施例１）と比べて、増大していることが確認された。
【0102】
図１８は、強誘電体素子の書き換え回数１０１０回後の室温データ保持特性を示した。自発分極Ｐｒウインドウ幅は測定時間内ではあるが、時間に対してほぼ一定であり、良好なデータ保持特性が得られている。また、室温外挿を行った結果、１０年後も十分な自発分極のウインドウ幅が得られており、１０年後でも書き込みデータの読出しが可能レベルに保持されていると推定され、データ保持時間１０年の見通しが得られた。
【0103】
図１９は、電圧４．５Ｖ、１ＭＨｚの条件で測定したデータ書き換え特性であり、残留分極幅２Ｐｒ＝１１μＣ／ｃｍ２以上で、書き換え１０１１回を達成している。
【0104】
図２０は、電界２ＭＶ／ｃｍの電圧条件、２ＭＨｚで測定したデータ書き換え特性である。図２０では、Ｐｒウインドウ幅は書換え回数に対してほぼ一定で、ナローイングも小さく、１０１２回以上のデータ書き換え回数が達成されている。
【0105】
実施例２の不揮発性記憶素子における特徴は、本発明の他の実施例の記憶素子及び記憶装置においても、不揮発性記憶素子が界面層を含む限り、共通の事項である。
【0106】
（実施例２の不揮発性記憶素子の製造方法）
実施例２の不揮発性記憶素子において、界面層５以外の構成及びその製造方法は実施例１の不揮発性記憶素子と同様であることができる。界面層５は、常誘電体（絶縁体）、特に酸化物であるから、常誘電体、酸化物において一般的な堆積方法、例えば、スパッタ法、蒸着法、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ(Atomic Layer Deposition)法によって作成することができる。
実施例２の不揮発性記憶素子において、界面層５以外の構成及びその製造方法は実施例１の不揮発性記憶素子と同様であることができる。界面層５は、常誘電体（絶縁体）、特に酸化物であるから、常誘電体、酸化物において一般的な堆積方法、例えば、スパッタ法、蒸着法、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ(Atomic Layer Deposition)法によって作成することができる。
【0107】
実施例２の不揮発性記憶素子の一例として、Ｓｉ半導体基板表面に形成したＳｉ半導体基底層の表面をアルゴン雰囲気中で３０分間プレスパッタしてクリーニングしてから、Ｓｉ半導体基底層上にスパッタでニッケル（Ｎｉ）を堆積した後、アルゴン雰囲気中でＳｉ半導体基板を３５０℃に加熱してＳｉ半導体基底層上のニッケル（Ｎｉ）をシリサイド化して、ニッケルダイシリサイド（ＮｉＳｉ２）の第１の導電層（下部電極）２を形成した。次いで、第１の導電層２の上に、スパッタ法で、アルゴン雰囲気中で、界面層５としてイットリウム酸化物（Ｙ２Ｏ３）を層厚 ２ｎｍに堆積した。
【0108】
界面層５を形成した半導体基板に、特許文献１に記載した方法で、Ｙ７％－ＨｆＯ２層を成膜した。スパッタ装置において、真空チャンバー内を減圧した後、半導体基板温度を室温（２５℃）で、アルゴン流量１００ｓｃｃｍ、酸素０ｓｃｃｍ、圧力５０ｍｍＴｏｒｒのアルゴン雰囲気中で、半導体基板とターゲット（Ｙ７％－ＨｆＯ２）の間に電圧を印加して、電力５０Ｗで、半導体基板の第１の導電層２上にＹ７％－ＨｆＯ２層１を厚さ１０ｎｍに成膜した。堆積後Ｙ７％－ＨｆＯ２層１をそれぞれＸ線回折分析して、Ｙ７％－ＨｆＯ２薄膜がいずれも、多結晶であること蛍石型の直方晶であること、強誘電体であることが確認された。
【0109】
次にＹ７％－ＨｆＯ２層１の上に、ＣｅＯx(ｘ=１．５－２．０)膜を電子ビーム蒸着で厚さ２－６ｎｍに蒸着させて、バッファ層４を形成した。次に、バッファ層４の上に、ＴｉＮ層（上部電極）３をスパッタ堆積した。その後２００℃～４００℃でアクティベーショアニール処理（ＡＡ処理）を行った。得られる強誘電体記憶素子の追加の電気特性を図１５～２０に示す。図１５～２０に示す対照例は実施例１である。
【0110】
実施例２の不揮発性記憶素子の製造方法の１つの好ましい例を、図２１を参照して説明する。この例では、強誘電体キャパシタの界面層５、強誘電体層１及びバッファ層４を原子層堆積法（ＡＬＤ）で連続的に堆積することで、商業的な生産性に優れることができる。ただし、図２１の例は、実施例２の不揮発性記憶素子の製造方法を限定するものでなく、材料の種類、層厚、製膜条件等は適宜変更できるものである。
【0111】
図２１を参照すると、それ次自身が基板であってもいし、他の基板の上部に作製されていてもよい窒化チタン（ＴｉＮ）から構成された下部電極２を基板として、原子層堆積法（ＡＬＤ）により、最初に、（ｉＰｒＣｐ)３Ｙをイットリウム源としたＳｉ半導体基板表面への複数回の照射による吸着と、プラズマ化した酸素とアルゴンの混合ガスによる酸化を順番に行うことで、酸化イットリウム（Ｙ２Ｏ３）を堆積する。このサイクルを複数回行うことで界面層５を１ｎｍ堆積する。次に、同じくＡＬＤにより、ＴＤＭＡＨをハフニウム源として界面層５のＹ２Ｏ３膜上に吸着させ、プラズマ化した酸素とアルゴンの混合ガスで酸化を行い、このサイクルを繰り返すことで酸化ハフニウム膜を堆積する。途中、(ｉＰｒＣｐ)３Ｙをイットリウム源とした複数回の照射によるイットリウム原子の吸着と、プラズマ化した酸素とアルゴンの混合ガスの照射による酸化でイットリウム酸化膜を挿入することで、イットリウム５％ドープ酸化ハフニウム（Ｙ５％－ＨｆＯ２）からなる強誘電体１を７．５ｎｍ堆積する。さらに、同じくＡＬＤにより、(ｉＥｔＣｐ)３Ｃｅをセリウム源としてイットリウム５％ドープ酸化ハフニウム膜上への吸着と、プラズマ化した酸素とアルゴンの混合ガスによる酸化のサイクルを繰り返すことで、酸化セリウム（ＣｅＯｘ；ｘ＝１．６～１．９）からなるバッファ層４を１ｎｍ堆積する。それから、スパッタ法でバッファ層４の上に、タングステン層３－２を５ｎｍ、窒化チタン（ＴｉＮ）層３－１を３０ｎｍ堆積して、ＴｉＮ／Ｗからなる多層の第２の導電層３とする。
【0112】
実施例２の不揮発性記憶素子の製造における特徴は、本発明の他の実施例の記憶素子及び記憶装置の製造方法においても、不揮発性記憶素子が界面層を含む限り、共通の事項である。特に、ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製でき、堆積後の強誘電体層を４００℃以下の温度で活性化アニールすると、強誘電体層及び強誘電体記憶素子の特性が向上することができ、特に活性化アニールは、４００℃以下の温度でよいので記憶素子及び記憶装置を作製後に好ましく実施できる。特に記憶素子及び記憶装置が銅配線や不純物拡散半導体領域を含む場合などに好適である。
【0113】
〔実施例３；メモリセル及びメモリセルアレイ〕
本発明の実施例３は、強誘電体記憶素子をトランジスタと組み合わせたメモリセルからなる半導体記憶装置を提供する。例えば、１トランジスタ型メモリセル（１Ｔ型ＦｅＲＡＭ）ＦｅＦＥＴ、１トランジスタ１メモリセル（１Ｔ型１Ｃ型ＦｅＲＡＭ）、２トランジスタ２メモリセル（２Ｔ型２Ｃ型ＦｅＲＡＭ）、これらメモリセルを２次元的または３次元的に配置したメモリセルアレイ、例えばＮＯＲ型メモリセルアレイなどを含む。また、メモリセルアレイを制御する制御回路等の周辺回路を含んでもよい。
本発明の実施例３は、強誘電体記憶素子をトランジスタと組み合わせたメモリセルからなる半導体記憶装置を提供する。例えば、１トランジスタ型メモリセル（１Ｔ型ＦｅＲＡＭ）ＦｅＦＥＴ、１トランジスタ１メモリセル（１Ｔ型１Ｃ型ＦｅＲＡＭ）、２トランジスタ２メモリセル（２Ｔ型２Ｃ型ＦｅＲＡＭ）、これらメモリセルを２次元的または３次元的に配置したメモリセルアレイ、例えばＮＯＲ型メモリセルアレイなどを含む。また、メモリセルアレイを制御する制御回路等の周辺回路を含んでもよい。
【0114】
（第１の実施形態：１Ｔ型メモリセル）
実施例３の第１の実施形態の半導体記憶装置は、１トランジスタメモリセル（１Ｔ型ＦｅＲＡＭ）ＦｅＦＥＴである。この半導体記憶装置（１トランジスタメモリセル）は、例えば、半導体層（第１の導電層）と、上部電極（第２の導電層）と、第１の導電層である半導体層と第２の導電層である上部電極の間の金属酸化物から構成される強誘電体層とを少なくとも有し、強誘電体層と上部電極の間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在し、好ましくは強誘電体層と半導体層の間に単層膜または多層膜から構成される界面層を有し、界面層は界面層全体として酸化シリコンより高い誘電率を有し、半導体層は強誘電体層と存在すれば界面層との下方に存在し、上部電極をゲート電極とし、強誘電体層と存在すれば界面層とをゲート絶縁膜とし、半導体層のゲート絶縁膜の下方にチャネル、その両側にソース（領域）及びドレイン（領域）を有することを特徴とする。この半導体記憶装置は、半導体層のソース領域又はドレイン領域が第１の導電層であるが、ソース領域又はドレイン領域は所謂ソース電極又はドレイン電極に接続されていることができ、ソース電極又はドレイン電極を下部電極という場合もある。
実施例３の第１の実施形態の半導体記憶装置は、１トランジスタメモリセル（１Ｔ型ＦｅＲＡＭ）ＦｅＦＥＴである。この半導体記憶装置（１トランジスタメモリセル）は、例えば、半導体層（第１の導電層）と、上部電極（第２の導電層）と、第１の導電層である半導体層と第２の導電層である上部電極の間の金属酸化物から構成される強誘電体層とを少なくとも有し、強誘電体層と上部電極の間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在し、好ましくは強誘電体層と半導体層の間に単層膜または多層膜から構成される界面層を有し、界面層は界面層全体として酸化シリコンより高い誘電率を有し、半導体層は強誘電体層と存在すれば界面層との下方に存在し、上部電極をゲート電極とし、強誘電体層と存在すれば界面層とをゲート絶縁膜とし、半導体層のゲート絶縁膜の下方にチャネル、その両側にソース（領域）及びドレイン（領域）を有することを特徴とする。この半導体記憶装置は、半導体層のソース領域又はドレイン領域が第１の導電層であるが、ソース領域又はドレイン領域は所謂ソース電極又はドレイン電極に接続されていることができ、ソース電極又はドレイン電極を下部電極という場合もある。
【0115】
図２２（ａ）（ｂ）に１トランジスタメモリセルの例を模式的に断面図で示す。図１７（ａ）は界面層５が存在しない例、図２２（ｂ）は界面層５が存在する例である。図２２（ａ）（ｂ）において、１は強誘電体層、２ｓは半導体層（第１の導電層）、３ｇはゲート電極（第２の導電層）、４はバッファ層、５は界面層、６はソース（領域）、７はドレイン（領域）である。半導体層２ｓのソース（領域）６及びドレイン（領域）７の上にはそれぞれソース電極６ｅ及びドレイン電極７ｅを有してよい。図２２（ｂ）では、バッファ層４は、強誘電体層１とゲート電極（第２の導電層）３ｇとの間にあるが、界面層５と強誘電体層１との間にあってもよいし、これらの両方にあってもよい。以下では、主にバッファ層４が強誘電体層１とゲート電極（第２の導電層）３ｇとの間にある１トランジスタメモリセルに基づいて記載するが、バッファ層４が界面層５と強誘電体層１との間にある場合については適宜変更される。
【0116】
この１トランジスタメモリセルは、ゲート絶縁膜として強誘電体層を用いた電界効果型トランジスタ（ＦＥＴ）であり、強誘電体層の分極の向きによりＦＥＴのチャネルのコンダクタンスを制御し、かつ強誘電体の残留分極の制御によりＦＥＴのしきい値（Ｖｔｈ）の状態を記憶する。その動作原理を図２３（ａ）（ｂ）に示す。ゲートに正と負のパルス電圧を印加した後、ゲート絶縁膜を構成する強誘電体層の分極方向を一方向に分極させることができ、ゲートへの印加電圧が正であるか負であるかによって分極の向きが異なる。図２３（ａ）の分極の向きではゲート絶縁膜と半導体界面の負電荷のため相対的にＦＥＴのＶｔｈはプラス方向にシフト（Ｖｔｈ１）する。一方、図２３（ｂ）の分極の向きではゲート絶縁膜と半導体界面の正電荷のため相対的にＶｔｈはマイナス方向にシフト（Ｖｔｈ２）する。ここで、読出し電圧（Ｖｒ）をＶｔｈ１とＶｔｈ２の中間電圧に設定した場合、Ｖｔｈ２＜Ｖｔｈｒ＜Ｖｔｈ１となるためにＶｔｈ２状態ではチャネルが形成されＦＥＴの電流は流れるが、一方でＶｔｈ１の状態では電流は流れない。したがって、ＦｅＦＥＴの閾値電圧が、図２３（ａ）（ｂ）の分極の向きによって変化する。このように、強誘電体ゲート絶縁膜の分極の方向によって、ＦＥＴのオン状態、オフ状態を同一のゲート電圧で実現でき、情報を記憶することができる。このトランジスタのドレイン電流－ゲート電圧特性を図示すると、図２３（ｃ）に示すようなヒステリシス特性となる。このヒステリシス特性は、強誘電体の分極によってトランジスタの閾値電圧が変化することを示している。閾値電圧のシフト量（ドレイン電流－ゲート電圧特性におけるヒステリシスの幅）をメモリウィンドウと呼び、このメモリウィンドウ中の電圧に対して２通り以上のドレイン電流の値をとれることが分かる。
【0117】
この１トランジスタメモリセルの記憶素子は、強誘電体記憶素子であり、電界印加で不揮発の記憶を可能とするので、消費電力を低減することができる。強誘電体層１は、好ましくは、蛍石型の直方晶の金属酸化物からなる強誘電体層である。強誘電体層１の金属酸化物は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、特にハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素を含む金属酸化物であることが好ましい。また、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、特にハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）からなる群から選ばれた少なくとも１種の金属元素（添加元素）とを含む金属酸化物は、好適である。
【0118】
ハフニウム系金属酸化物が添加金属を含むとき、添加金属の量は、強誘電体を形成する量であればよく、一般的には、添加金属のモル数が、添加金属を含む金属酸化物全体の金属同士の合計を１００モル％として、好ましくは１０モル％以下、０．１～１０％がより好ましく、４～９モル％でもよい。
【0119】
強誘電体層１の膜厚は、不揮発性記憶素子の用途に応じて、好適な膜厚が採用されるので、特には制約されないが、好ましい態様において、強誘電体層１の膜厚は、１ｎｍ～１００ｎｍ、より好ましくは２ｎｍ～５０ｎｍ、さらに２ｎｍ～２０ｎｍ又は２ｎｍ～５ｎｍであってよい。ハフニウム系金属酸化物は、従来のＰＺＴなどの強誘電体と比べて、１０ｎｍ以下のような薄い膜厚でも優れた強誘電性を示すので、不揮発性記憶素子用の強誘電体層としてスケーラブルであり、好適である。
【0120】
第２の導電層３は、強誘電体層１に電圧を印加するための電極として作用するものであり、金属、導電性セラミックス、導電性半導体などからなることができる。金属としては、タングステン、チタン、金、銀、銅、白金、アルミニウムなど、導電性セラミックスとしては、窒化チタン（ＴｉＮ）などの導電性窒化物、ニッケルダイシリサイド（ＮｉＳｉ２）のような導電性シリサイド、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物などがある。また、第２の導電層３と反対側の導電層（半導体層２ｓ）としては、ドープト又は真正半導体であってよく、シリコン、化合物半導体などを挙げることができる。
【0121】
この半導体記憶装置では、強誘電体層１とゲート電極３ｇの間に酸素イオン導電性を持つバッファ層４が存在する。バッファ層４は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）からなる。バッファ層４は、酸素イオン導電性を示しかつ複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）であることで、強誘電体層１又は強誘電体層１と導電層界面におけるデータ書き換え時の電界ストレスによる酸素欠陥を防止又は修復する機能があり、それによってリーク電流を低減し、強誘電体特性が改良され、抗電界が小さくでき、書き換え特性が改良されるなどの優れた効果を発揮する。
【0122】
バッファ層４の酸素の化学ポテンシャルは、強誘電体層１の酸素の化学ポテンシャルよりも大きいことが好ましい。バッファ層４の酸素空孔欠陥密度は、強誘電体層１の酸素空孔欠陥密度よりも小さいことが好ましい。バッファ層４の酸素の化学ポテンシャルが強誘電体層１の酸素の化学ポテンシャルよりも大きい、あるいはバッファ層４の酸素空孔欠陥密度が強誘電体層１の酸素空孔欠陥密度よりも小さいと、バッファ層４から強誘電体層１中に酸素イオンが容易に移動して、強誘電体層１又は強誘電体層１と導電層との界面における酸素欠陥を防止又は修復することができる。
【0123】
バッファ層４の酸素イオン導電性を示しかつ複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）としては、例えば、セリウム酸化膜（ＣｅＯｘ；ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)のほか、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などが適用可能である。
【0124】
バッファ層４の膜厚は、好ましくは、０．１ｎｍ以上であり、さらに０．５ｎｍ以上、１ｎｍ以上、１．５ｎｍ以上であってよい。また、バッファ層４の膜厚は、望ましくは１０ｎｍ以下であり、さらには６ｎｍ以下、５ｎｍ以下、４ｎｍ以下、３ｎｍ以下であってよい。
【0125】
また、この半導体記憶装置の好ましい態様では、さらに、半導体層２ｓ（第１の導電層；下部電極）と強誘電体層１の間に単層膜または多層膜から構成される界面層５を有し、界面層５は界面層全体として酸化シリコンより高い誘電率を有する。ただし、強誘電体層１と半導体層２ｓ（第１の導電層；下部電極）の間にバッファ層４が存在する場合には、界面層５は半導体層２ｓ（第１の導電層；下部電極）とバッファ層４との間に存在する。強誘電体層１と半導体層２ｓの間に界面層５が存在することによって、界面層５が存在しない場合と比べて、
データ書き換え時に両電極（第１及び第２の導電層）間に印加される電圧のうち、より高い分圧が強誘電体層１に印加されるので、より小さい電極間電圧で強誘電体層１に分極反転が可能な十分な電圧を印加することができる。
データ書き換え時に両電極（第１及び第２の導電層）間に印加される電圧のうち、より高い分圧が強誘電体層１に印加されるので、より小さい電極間電圧で強誘電体層１に分極反転が可能な十分な電圧を印加することができる。
【0126】
界面層５は、高誘電体からなり、シリコン酸化膜の誘電率（比誘電率約３．９）より大きい誘電率を有することが好ましく、特にシリコン窒化膜の誘電率（比誘電率約７．８）以上の誘電率を有する高誘電体であることが望ましい。また、特に酸化膜またはシリケート膜であることが好ましい。界面層５の誘電率は、比誘電率で約３．９より大きいことが好ましく、約５以上、約７．８以上であることがより好ましい。
【0127】
界面層５は、第１の導電層（下部電極）２と直接に接触していることが好ましい。しかし、第１の導電層（下部電極）２の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層５の一部と考えてよい。その表面酸化膜を界面層５の一部と考えるときは、界面層５は単層膜ではなく、多層膜（複合膜）で構成されているが、表面酸化膜以外の部分が酸化シリコンより高い誘電率を有して、複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよいことはいうまでもない。
【0128】
界面層５は、強誘電体層１より第１の導電層２側への酸素移動を抑止する機能を有することが好ましい。それによって、強誘電体層１の酸素欠陥の発生を抑制する効果が期待される。
【0129】
界面層５は、強誘電体層の金属酸化物を構成する金属の酸化物であることが好ましい。例えば、強誘電体層１がイットリウムドープハフニウム系金属酸化物（Ｙ－ＨｆＯ２）である場合、イットリウムシリケート(ＹＳｉＯ)、ハフニウムシリケート（ＨｆＳｉＯ）、酸化イットリウム（Ｙ２Ｏ３）等が好ましい。また、強誘電体層の金属酸化物を構成する金属自体ではなくても、添加金属を含むハフニウム系金属酸化物を構成する金属として、上記した金属、すなわち、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）又は希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）の酸化物又はシリケートであってもよい。このような界面層５であれば、強誘電体層１と化学的類似性があり、界面の特性に優れることができ、また強誘電体層の膜質にも優れることができる。
【0130】
半導体層２ｓ、ソース（領域）６、ドレイン（領域）７は、従来のゲート絶縁膜型トランジスタに用いられるいずれの構成でもよい。例えば、半導体層２ｓをＰ，Ａｓなどをドープしたｐ型シリコン半導体とし、ソース（領域）６、ドレイン（領域）７はＢなどを高濃度にドープしたｎ＋形ドープ領域であってよい。
【0131】
本発明は、強誘電体メモリ１トランジスタメモリセルにおいて、リーク電流低減、信頼性特に、データ書換え特性の改善、向上を実現可能との特有の効果を有する。さらに、１トランジスタメモリセルの信頼性の特有の課題である、ゲート電極に正の電圧を印加して、しきい値電圧(Vth)を低下させる方向に動作させた場合、メモリトランジスタのチャンネル領域より電子が強誘電体層または界面の欠陥に注入される現象を界面層膜厚と界面特性の最適化等により低減できる効果も有する。また、これまでメモリトランジスタはｎＭＯＳトランジスタを例に説明してきたが、ｐＭＯＳのメモリトランジスタでも本発明を適用することで、ｎＭＯＳトラジスタと同様な信頼性、特にデータ書換え特性の改善効果が得られることは言うまでもない。
【0132】
実施例３のメモリセルの１つの好適な例を、図２２（ｂ）を参照して記載する。この例では、界面層５、強誘電体層１及びバッファ層４を原子層堆積法（ＡＬＤ）で連続的に堆積することで、商業的な生産性に優れることができる。ただし、この例は、実施例３の不揮発性記憶素子及びその製造方法を限定するものでなく、材料の種類、層厚、製膜条件等は適宜変更できるものである。
【0133】
この例は、図２２（ｂ）に示されるような構造をバッファ層/強誘電体層/界面層の３層の素子構造を有し、具体的には、ＴｉＮ／Ｗ多層構造のゲート電極（上部電極）３ｇ／ＣｅＯｘのバッファ層４／Ｙ５％－ＨｆＯ２の強誘電体１／Ｙ－Ｓｉｌｉｃａｔｅ（Ｙ２Ｓｉ２Ｏ７）の界面層５／Ｓｉ半導体基板２ｓ中のソース領域６及びドレイン領域７である下部電極２からなる構成を有するトランジスタ型メモリセル（ＦｅＦＥＴ）である。
【0134】
基板としてソース領域６及びドレイン領域７をＣＭＯＳプロセスで形成したＳｉ半導体基板２ｓを用い、原子層堆積法（ＡＬＤ）により、最初に、(ｉＰｒＣｐ)３Ｙをイットリウム源としたＳｉ半導体基板表面への複数回の照射による吸着と、プラズマ化した酸素とアルゴンの混合ガスによる酸化を順番に行うことで、酸化イットリウム（Ｙ２Ｏ３）を堆積する。このサイクルを複数回行うことで界面層５を１ｎｍ堆積する。次に、同じくＡＬＤにより、テトラキス(ジメチルアミノ)ハフニウム（ＴＤＭＡＨ）をハフニウム源として界面層５のＹ２Ｏ３膜上に吸着させ、プラズマ化した酸素とアルゴンの混合ガスで酸化を行い、このサイクルを繰り返すことで酸化ハフニウム膜を堆積する。途中、（ｉＰｒＣｐ）３Ｙをイットリウム源とした複数回の照射によるイットリウム原子の吸着と、プラズマ化した酸素とアルゴンの混合ガスの照射による酸化でイットリウム酸化膜を挿入することで、イットリウム５％ドープ酸化ハフニウム（Ｙ５％－ＨｆＯ２）からなる強誘電体１を７．５ｎｍ堆積する。さらに、同じくＡＬＤにより、（ｉＥｔＣｐ）３Ｃｅをセリウム源としてイットリウム５％ドープ酸化ハフニウム膜上への吸着と、プラズマ化した酸素とアルゴンの混合ガスによる酸化のサイクルを繰り返すことで、酸化セリウム（ＣｅＯｘ；ｘ＝１．６～１．９）からなるバッファ層４を１ｎｍ堆積する。それから、スパッタ法でバッファ層４の上に、タングステン層３－２を５ｎｍ、窒化チタン（ＴｉＮ）層３－１を３０ｎｍ堆積して、ＴｉＮ／Ｗからなる多層の第２の導電層３とする。
【0135】
次に、Ｓｉ半導体基板２ｓの上に作製したＴｉＮ／Ｗ多層構造のゲート電極（上部電極）３ｇ／Ｃｅ０ｘのバッファ層４／Ｙ５％－ＨｆＯ２の強誘電体１／Ｙ－Ｓｉｌｉｃａｔｅ（Ｙ２Ｓｉ２Ｏ７）の界面層５の積層構造体を、反応性イオンエッチング法でパターニングして、Ｓｉ半導体基板２ｓに形成されたソース領域６及びドレイン領域７の間のチャンネル領域の上にゲート電極を形成する。さらに、Ｓｉ半導体基板２ｓにソースドレイン電極材料を形成して、反応性イオンエッチング法でパターニングして、ソース電極６ｅ及びドレイン電極７ｅを形成する。
【0136】
ソース電極６ｅ及びドレイン電極７ｅを形成した後で、フォーミングガス雰囲気中、５００℃で１分間ポストアニールして、強誘電体１を活性化させる。強誘電体１の活性化アニールは、強誘電体１を堆積直後でもよいが、バッファ層４の作製後、さらにはゲート電極３ｇを作製後に行うことで、界面層５、強誘電体１及びバッファ層４の積層構造の品質をも向上させることができる。
【0137】
実施例１及び実施例２の不揮発性記憶素子の製造方法において説明した事項は、実施例３の第１の実施形態の半導体記憶装置の製造方法においても共通の事項である。特に、強誘電体メモリトランジスタをフロントエンドではなく、バックエンドに形成する場合は有効となる。ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製でき、堆積後の強誘電体層を４００℃以下の温度で活性化アニール、またはアクティベーションアニール（ＡＡアニール）すると、強誘電体層及び強誘電体記憶素子の特性が向上することができ、特にＡＡアニールは、４００℃以下の温度でよいので記憶素子及び記憶装置を作製後に好ましく実施できる。記憶装置が銅配線や不純物拡散半導体領域を含む場合などに好適である。しかし、実施例３の第１の実施形態において、ハフニウム系金属酸化物で構成された強誘電体層強誘電性に相転移させるための活性化アニールは４００℃以下に限定されるものではなく、４００℃以上の温度で行ってもよい。特にトランジスタ型メモリセル（ＦｅＦＥＴ）をフロントエンドに形成する場合は、金属酸化膜を強誘電体層に相転移させるための活性化アニールの温度が４００℃以上であってもよい。
【0138】
（第２の実施形態：１Ｔ１Ｃ型メモリセル）
実施例３の第２の実施形態の半導体記憶装置は、１トランジスタ１キャパシタメモリセル（１Ｔ１Ｃ型ＦｅＲＡＭ）ＦｅＦＥＴであり、１個の強誘電体キャパシタ（強誘電体記憶素子）と１個の選択トランジスタとからメモリセルが構成されて成り、強誘電体キャパシタは、第１の導電層と、金属酸化物から構成される強誘電体層と、第２の導電層と、強誘電体層と第１の導電層及び／又は第２の導電層との間に存在する、酸素イオン導電性を持ち、かつ複数の原子価を有する金属を含む金属酸化物であるバッファ層とを、少なくとも有し、好ましくは強誘電体層と第１の導電層の間に単層膜または多層膜から構成される界面層を有し、界面層は界面層全体として酸化シリコンより高い誘電率を有し界面層は、第１の導電層と強誘電体層の間にバッファ層が存在する場合には、第１の導電層とバッファ層の間に存在することを特徴とし、選択トランジスタはソース、ドレイン及びゲートを含むトランジスタまたは両極性のダイオードであることを特徴とする。
実施例３の第２の実施形態の半導体記憶装置は、１トランジスタ１キャパシタメモリセル（１Ｔ１Ｃ型ＦｅＲＡＭ）ＦｅＦＥＴであり、１個の強誘電体キャパシタ（強誘電体記憶素子）と１個の選択トランジスタとからメモリセルが構成されて成り、強誘電体キャパシタは、第１の導電層と、金属酸化物から構成される強誘電体層と、第２の導電層と、強誘電体層と第１の導電層及び／又は第２の導電層との間に存在する、酸素イオン導電性を持ち、かつ複数の原子価を有する金属を含む金属酸化物であるバッファ層とを、少なくとも有し、好ましくは強誘電体層と第１の導電層の間に単層膜または多層膜から構成される界面層を有し、界面層は界面層全体として酸化シリコンより高い誘電率を有し界面層は、第１の導電層と強誘電体層の間にバッファ層が存在する場合には、第１の導電層とバッファ層の間に存在することを特徴とし、選択トランジスタはソース、ドレイン及びゲートを含むトランジスタまたは両極性のダイオードであることを特徴とする。
【0139】
図２４（ａ）に１トランジスタ１キャパシタメモリセルの例を模式的に断面図で示す。図２４（ａ）において、１は強誘電体層、２ｂは下部電極（第１の導電層）、３ｕは上部電極（第２の導電層）、４はバッファ層、５は任意の界面層（界面層はなくてもよい）であり、これらによって強誘電体キャパシタＦＣが構成され、６はソース領域、７はドレイン領域、８はゲート電極、８ｉはゲート絶縁膜であり、これらによって選択トランジスタＳＴが構成され、強誘電体キャパシタＦＣの第１の導電層２（又は第２の導電層３）と、選択トランジスタＳＴのソース領域６（又はドレイン領域７）とは配線によって電気的に接続されている。１１は半導体層、１２は素子分離膜（シャロ―トレンチ分離）、１３は層間絶縁膜である。なお、素子分離はＬＯＣＯＳ分離その他の素子分離技術を用いてもよいことは言うまでもない。また、ドレイン拡散層上のプラグと強誘電体キャパシタの構造に関して、プラグの直上に強誘電キャパシタを配置しない構造（オフプラグ構造）になっているが、プラグ直上に強誘電体キャパシタを配置するオンプラグ構造であってもよい。図２４（ａ）では、強誘電体キャパシタＦＣのバッファ層４は、強誘電体層１と上部電極３ｕとの間にあるが、強誘電体層１と界面層５との間にあってもよいし、これらの両方にあってもよい。以下では、主にバッファ層４が強誘電体層１と上部電極３ｕとの間にある強誘電体キャパシタＦＣを有する１トランジスタ１キャパシタメモリセルに基づいて記載するが、バッファ層４が界面層５と強誘電体層１との間にある場合については、適宜変更される。
【0140】
図２４（ａ）を参照すると、例えば、ｐ型半導体層１１を選択酸化して素子分離膜１２が形成され、素子分離膜１２の間の素子領域において、ゲート領域を挟んでｎ＋型ソース領域６、ｎ＋型ドレイン領域７が選択ドープで形成されている。ｎ＋型ソース領域６とｎ＋型ドレイン領域７の間のチャネル形成領域の半導体層１１の表面にゲート絶縁膜８ｉ、その上にゲート電極８が形成され、ＭＩＳゲートトランジスタが構成されている。なお、ソース、ドレイン領域は低濃度エクステンション領域を有するＬＤＤ構造、ＦＥＴの短チャネル効果であるパンチスルー効果を抑止するためのハロー構造であっても本発明の本質は変わらない。ゲート絶縁膜８ｉとゲート電極１０の周りは窒化物等の絶縁膜で覆われて絶縁されている。半導体層１１及びゲート部の上には層間絶縁膜１３が形成されているが、半導体層１１のｎ＋型ソース領域６とｎ＋型ドレイン領域７はそれぞれｎ＋型ソース取出領域、ｎ＋型ドレイン取出領域を介して、層間絶縁膜１３に形成されたビアによって上方にあるビット線ＢＬと、強誘電体キャパシタＦＣとにそれぞれ接続されている。強誘電体キャパシタＦＣは、層間絶縁膜１３の上に積層して形成されており、下部電極２ｂ、界面層５、強誘電体層１、バッファ層４、上部電極３ｕによって構成されている。界面層５は任意であり、なくてもよい。強誘電体キャパシタＦＣの構成は、実施例１の不揮発性記憶素子と同様の構成であってよい。強誘電体キャパシタＦＣは第２の層間絶縁膜１３で覆われて絶縁されている。第２の層間絶縁膜１３の上方では、下部電極２ｂはビアを介してアース（プレート線）ＰＬに接続されている。なお、図２４（ａ）では、ソース領域６は上部電極３ｕに接続されているが、下部電極２ｂに接続されて、上部電極３ｕがアース（プレート線）ＰＬに接続されていてもよい。ゲート電極１０は複数の選択トランジスタＳＴのゲート電極１０どうしがお互いにワード線ＷＬによって接続されている。
【0141】
図２４（ｂ）の１トランジスタ１キャパシタメモリセルの回路図を参照すると、強誘電体キャパシタＦＣの下部電極２ｗは選択トランジスタＳＴのソース領域６（又はドレイン領域７）と配線で接続され、強誘電体キャパシタＦＣの上部電極３ｕはプレート線ＰＬと接続されている。また、選択トランジスタＳＴのドレイン領域７（又はソース領域６）はビット線ＢＬと接続され、選択トランジスタＳＴのゲート電極８はワード線ＷＬと接続されている。
【0142】
この１トランジスタ１キャパシタメモリセルでは、強誘電体キャパシタＦＣに電圧をかけて強誘電体を分極させるが、選択トランジスタＳＴのゲート電極３ｇにかける電圧を制御してソース・ドレイン間の電流をオン、オフするとともに、強誘電体キャパシタＦＣにかかる電圧の相対的な極性を変えて強誘電体の分極の向きを反転させることができ、情報の書き込みができる。また、情報の読出しは、強誘電体キャパシタに電圧パルスを印加した時に放出される電荷の量をビット線の容量で電圧に変換して検出して行う。したがって、強誘電体メモリセルにおける強誘電体層の分極の向きを印加電圧で制御して、情報の書き込み、消去及び読み出しを行うことができる。強誘電体層の分極の向きは待機時も保持されるので、このメモリセルは電圧駆動の不揮発性のメモリセルとして動作する。強誘電体層の分極の向きは電流が流れないときも保持されるので、このメモリセルは電圧駆動で不揮発性のメモリセルである。１トランジスタ１キャパシタメモリセルの多数個を縦横に配列させ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬによってお互いに接続すれば、ビット線ＢＬごと、ワード線ＷＬごと、あるいはビット線ＢＬとワード線ＷＬとで選択された選択トランジスタＳＴごとに、データを書き込み、消去、読み出しすることができる。
【0143】
この１トランジスタ１キャパシタメモリセルにおいても、強誘電体キャパシタＦＣが電圧駆動であり、かつ不揮発性の記憶素子であるので、小消費電力のメモリセルであることができる。本発明の強誘電体記憶素子によれば、強誘電体層と電極（導電層）の間に酸素イオン導電性を有し、複数の原子価を有する金属を含む金属酸化物である。バッファ層を存在させることで、書き換え特性が例えば１０１１回以上に改良できるので、従来の揮発メモリであるＤＲＡＭ，ＳＲＡＭ等さえを一部代替することもできる。
【0144】
バッファ層は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）からなる。バッファ層は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）であることで、強誘電体層又は強誘電体層と導電層との界面におけるデータ書き換え時の電界ストレスによる酸素欠陥量を制御して、酸素欠陥の発生を抑制又は修復する機能があり、それによってリーク電流を低減し、強誘電体特性が改善され、抗電界が小さくでき、書き換え特性が改善されるなどの優れた効果を発揮する。バッファ層の酸素の化学ポテンシャルは、強誘電体層の酸素の化学ポテンシャルよりも大きいことが好ましい。バッファ層の酸素空孔欠陥密度は、強誘電体層の酸素空孔欠陥密度よりも小さいことが好ましい。バッファ層の酸素の化学ポテンシャルが強誘電体層の酸素の化学ポテンシャルよりも大きい、あるいはバッファ層の酸素空孔欠陥密度が強誘電体層の酸素空孔欠陥密度よりも小さいと、バッファ層から強誘電体層中に酸素イオンが容易に移動して、強誘電体層又は強誘電体層と導電層３との界面における酸素欠陥の発生を抑制又は修復することができる。本発明の強誘電体記憶素子によれば、強誘電体層と電極（導電層）の間に酸素イオン導電性を有するバッファ層を存在させることで、書き換え特性が例えば１０１１回以上に改善できるので、従来の揮発メモリであるＤＲＡＭ，ＳＲＡＭ等の一部機能を低消費電力の不揮発性メモリとして代替できる可能性を有する。
【0145】
バッファ層の酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）としては、例えば、セリウム酸化膜（ＣｅＯｘ;ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０）のほか、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などが適用可能である。
【0146】
強誘電体層は、金属酸化物からなる強誘電体層である。強誘電体層は、好ましくは、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、特にハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素を含む金属酸化物である。さらに、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、特にハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）からなる群から選ばれた少なくとも１種の金属元素とを含む金属酸化物が、好適である。
【0147】
ハフニウム系金属酸化物が添加元素を含むとき、添加元素の量は、強誘電体を形成する量であればよく、一般的には、添加金属元素のモル数が、添加金属を含む金属酸化物全体の金属同士の合計を１００モル％として、好ましくは１０モル％以下、０．１～１０％がより好ましく、４～９モル％でもよい。
【0148】
強誘電体層の膜厚は、不揮発性記憶素子の用途に応じて、好適な膜厚が採用されるので、特には制約されないが、好ましい態様において、強誘電体層１の膜厚は、１ｎｍ～１００ｎｍ、より好ましくは２ｎｍ～５０ｎｍ、さらに２ｎｍ～２０ｎｍ又は２ｎｍ～１０ｎｍであってよい。ハフニウム系金属酸化物は、従来のＰＺＴなどの強誘電体と比べて、１０ｎｍ以下のような薄い膜厚でも優れた強誘電性を示すので、不揮発性記憶素子用の強誘電体層としてスケーラブルであり、好適である。
【0149】
界面層は、単層膜または多層膜から構成され、界面層全体として酸化シリコンより高い誘電率を有するが、界面層は、常誘電体からなり、シリコン酸化膜の誘電率（比誘電率約３．９）より大きい誘電率を有することが好ましく、特にシリコン窒化膜の誘電率（比誘電率約７．８）以上の高誘電率を有する、特に酸化膜またはシリケート膜であることが好ましい。界面層５は、強誘電体層の金属酸化物を構成する金属の酸化物であることが好ましい。例えば、強誘電体層１がイットリウムドープハフニウム系金属酸化物（Ｙ－ＨｆＯ２）である場合、イットリウムシリケート（ＹＳｉＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、酸化イットリウム（Ｙ２Ｏ３）等が好ましい。このような界面層５であれば、強誘電体層１と化学的類似性があり、界面の特性に優れることができ、また強誘電体層の膜質にも優れ、低電圧動作で強誘電体特性を改善することができる。また、界面層は、書き込み時にＦｅＦＥＴのチャンネルより注入される電子のトンネル電流を界面層（トンネル絶縁膜）の相対的厚膜化により抑止し、結果としてデータ書換え特性劣化の改善を可能にする。
【0150】
界面層は、第１の導電層（下部電極）と直接に接触していることが好ましい。しかし、第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよい。その表面酸化膜を界面層の一部と考えるときは、界面層は単層膜ではなく、多層膜（複合膜）で構成されているが、複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよいことはいうまでもない。
【0151】
界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。それによって、強誘電体層の酸素欠陥の発生を抑制する効果が期待される。
【0152】
電極（導電層）は、タングステン、チタンなどの金属、導電性セラミックス、導電性半導体などからなることができるが、特に強誘電体層の下部電極は、ニッケダイルシリサイドト（ＮｉＳｉ２）のような導電性シリサイドがその上方に作製するハフニウム系金属酸化物の膜質に優れるので好ましい導電性材料である。また、ＴｉＮ／Ｗ等の２層構造電極でもよい。
【0153】
実施例１及び実施例２の不揮発性記憶素子の製造方法において説明した事項は、実施例３の第２の実施形態の半導体記憶装置の製造方法においても共通の事項である。ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製でき、堆積後の強誘電体層を４００℃以下の温度で活性化アニールすると、強誘電体層及び強誘電体記憶素子の特性が向上することができ、特に活性化アニールは、４００℃以下の温度でよいので記憶素子及び記憶装置を作製後に好ましく実施できる。しかし、実施例３の第２の実施形態において、活性化アニールは４００℃以下に限定されるものではなく、４００℃以上の温度で行ってもよい。
【0154】
（第３の実施形態：２Ｔ２Ｃ型メモリセル）
実施例３の第３の実施形態の半導体記憶装置は、２トランジスタ２キャパシタメモリセル（２Ｔ２Ｃ型ＦｅＲＡＭ）ＦｅＦＥＴであり、２個の１Ｔ１Ｃメモリセルをペアとして１個のデータを保存する、２Ｔ２Ｃ型のメモリセルである。
実施例３の第３の実施形態の半導体記憶装置は、２トランジスタ２キャパシタメモリセル（２Ｔ２Ｃ型ＦｅＲＡＭ）ＦｅＦＥＴであり、２個の１Ｔ１Ｃメモリセルをペアとして１個のデータを保存する、２Ｔ２Ｃ型のメモリセルである。
【0155】
図２５（ａ）の回路図を参照すると、２Ｔ２Ｃ型キャパシタメモリセル（２Ｔ２Ｃ型ＦｅＲＡＭ）は、左右２個の１Ｔ１Ｃ型メモリセルから構成されているが、２個の１Ｔ１Ｃ型メモリセルのそれぞれは、選択トランジスタＳＴと強誘電体キャパシタＦＣとからなる。２トランジスタ２キャパシタメモリセルは、ワード線ＷＬを１本、ビット線ＢＬを２本（１対）とし、ワード線ＷＬを共有する一方の１Ｔ１Ｃ型メモリセルが一方のビット線ＢＬに、もう一方の１Ｔ１Ｃ型メモリセルが一方のビット線／ＢＬにつながる。
【0156】
対となるメモリセルには、異なる極性のデータを書き込む。例えば一方のビット線ＢＬのセルに「正（プラス）」方向の残留分極を書き込んだときは、もう一方のビット線／ＢＬのセルには「負（マイナス）」方向の残留分極を書き込む。２Ｔ２Ｃ型メモリセルでデータを読み出すときは、ワード線ＷＬに電圧を加える。すると、どちらかのキャパシタだけに、分極反転が必ず起こる。分極反転に伴い、一方のビット線ＢＬともう一方のビット線／ＢＬのどちらかの電圧が上昇する。２Ｔ２Ｃ型の非常に優れている点は、データの読み出しが安定していることと、動作の繰り返しに強い（動作寿命が長い）ことである。強誘電体材料には、分極反転を繰り返すと残留分極が小さくなるという疲労と呼ばれる独特の性質があるが、２Ｔ２Ｃ型は疲労が起きにくい。
【0157】
図２５（ｂ）に、２Ｔ２Ｃ型ＦｅＲＡＭの書込み動作及び読み出し動作を示す。図２５（ｂ）において、選択したメモリセルに、ワード線ＷＬと,プレート線ＰＬと、２本のビット線ＢＬ, ／ＢＬにそれぞれ図にように電圧を印加し、Ｖ１とＶ２はそれぞれ強誘電体キャパシタＦＣ１と強誘電体キャパシタＦＣ２にかかる電圧である。ｔ１～ｔ４はそれぞれ時間（時刻）を表す。
【0158】
この２トランジスタ２キャパシタメモリセルの構造は、１トランジスタ１キャパシタメモリセルを相補的動作になるように接続した構造であるから、メモリセルの構造自体については図２３を参照することができる。
【0159】
この２トランジスタ２キャパシタメモリセルの構造は、１トランジスタ１キャパシタメモリセルを非対称に接続した構造であるから、個々の１トランジスタ１キャパシタメモリセルは第２の実施形態のメモリセルと同様であり、メモリセル間の接続の仕方（配線）が違うだけであり、メモリセルの構造自体については図２３を参照することができる。
【0160】
この２トランジスタ２キャパシタメモリセルにおいても、強誘電体キャパシタは、電圧駆動であり、かつ不揮発性の記憶素子であるので、小消費電力のメモリセルであることができる。強誘電体記憶素子は、本発明により強誘電体層と電極（導電層）の間に酸素イオン導電性を有し、複数の原子価を有する金属を含む金属酸化物である。バッファ層を存在させることで、書き換え特性を顕著に改良することができると、従来の揮発メモリであるＤＲＡＭ，ＳＲＡＭ等をさえ一部代替することができる。
【0161】
バッファ層は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物からなる。バッファ層は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物であることで、強誘電体層又は強誘電体層と導電層との界面におけるデータ書き換え時の電界ストレスによる酸素欠陥を防止又は修復する機能があり、それによってリーク電流を低減し、強誘電体特性が改良され、抗電界が小さくでき、書き換え特性が改良されるなどの優れた効果を発揮する。バッファ層の酸素の化学ポテンシャルは、強誘電体層の酸素の化学ポテンシャルよりも大きいことが好ましい。バッファ層の酸素空孔欠陥密度は、強誘電体層の酸素空孔欠陥密度よりも小さいことが好ましい。バッファ層の酸素の化学ポテンシャルが強誘電体層の酸素の化学ポテンシャルよりも大きい、あるいはバッファ層の酸素空孔欠陥密度が強誘電体層の酸素空孔欠陥密度よりも小さいと、バッファ層から強誘電体層中に酸素イオンが容易に移動して、強誘電体層又は強誘電体層と導電層３との界面における酸素欠陥を防止又は修復することができる。
【0162】
バッファ層の酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物である常誘電体材料（絶縁体材料）としては、例えば、セリウム酸化膜（ＣｅＯx(ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)）ほか、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などが適用可能である。
【0163】
強誘電体キャパシタの強誘電体層は、金属酸化物からなる強誘電体層である。強誘電体層は、好ましくは、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素を含む金属酸化物である。さらに、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）からなる群から選ばれた少なくとも１種の金属元素とを含む金属酸化物が、好適である。
【0164】
ハフニウム系金属酸化物が添加金属を含むとき、添加金属の量は、強誘電体を形成する量であればよく、一般的には、添加金属のモル数が、添加金属を含む金属酸化物全体の金属同士の合計を１００モル％として、好ましくは１０モル％以下、０．１～１０％がより好ましく、４～９モル％でもよい。
【0165】
強誘電体層の膜厚は、不揮発性記憶素子の用途に応じて、好適な膜厚が採用されるので、特には制約されないが、好ましい態様において、強誘電体層１の膜厚は、１ｎｍ～１００ｎｍ、より好ましくは２ｎｍ～５０ｎｍ、さらに２ｎｍ～２０ｎｍ又は２ｎｍ～１０ｎｍであってよい。ハフニウム系金属酸化物は、従来のＰＺＴなどの強誘電体と比べて、１０ｎｍ以下のような薄い膜厚でも優れた強誘電性を示すので、不揮発性記憶素子用の強誘電体層としてスケーラブルであり、好適である。
【0166】
強誘電体キャパシタの強誘電体層とバッファ層の反対側の電極（導電層）との間に単層膜または多層膜から構成され、全体として酸化シリコンより高い誘電率を有する界面層を有することが好ましい。界面層は、好ましくは、シリコン窒化膜の誘電率より大きい誘電率を有する高誘電体膜、特に酸化膜またはシリケート膜である。界面層が高誘電率を有することで、印加される電圧のうち強誘電体層にかかる分圧を大きくすることができる。このような界面層としては、高誘電率の絶縁体であればよいが、例えば、強誘電体層がイットリウムドープハフニウム系金属酸化物（Ｙ－ＨｆＯ２）である場合、イットリウムシリケート（ＹＳｉＯ）ハフニウムシリケート（ＨｆＳｉＯ）、酸化イットリウム（Ｙ２Ｏ３）等が好ましい。
【0167】
界面層は、第１の導電層（下部電極）と直接に接触していることが好ましい。しかし、第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよい。その表面酸化膜を界面層の一部と考えるときは、界面層は単層膜ではなく、多層膜（複合膜）で構成されているが、複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよいことはいうまでもない。
【0168】
界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。それによって、強誘電体層の酸素欠陥の発生を抑制する効果が期待される。
【0169】
電極（導電層）は、タングステン、チタンなどの金属、導電性セラミックス、導電性半導体などからなることができるが、特に強誘電体層の下部電極は、ニッケルダイシリサイド（ＮｉＳｉ２）のような導電性シリサイドがその上方に作製するハフニウム系金属酸化物の膜質に優れるので好ましい導電性材料である。
【0170】
実施例１及び実施例２の不揮発性記憶素子の製造方法において説明した事項は、実施例３の第３の実施形態の半導体記憶装置の製造方法においても共通の事項である。ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製でき、堆積後の強誘電体層を４００℃以下の温度で活性化アニールすると、強誘電体層及び強誘電体記憶素子の特性が向上することができ、特に活性化アニールは、４００℃以下の温度でよいので記憶素子及び記憶装置を作製後に好ましく実施できる。しかし、実施例３の第３の実施形態において、活性化アニールは４００℃以下に限定されるものではなく、４００℃以上の温度で行ってもよい。
【0171】
（第４の実施形態：ＮＯＲ型メモリセルアレイ）
実施例３の第４の実施形態の半導体記憶装置は、ＮＯＲ型メモリセルアレイの例である。メモリセルアレイの種類には大きく分けてＮＯＲ型とＮＡＮＤ型があるが、主にセルへのアクセス方法とセル面積及び用途とが異なる。ＮＯＲ型セルはランダムアクセスが可能であるが、セル面積はＮＡＮＤと比較して大きくなる。一方、ＮＡＮＤセルではランダムアクセスは不可で、シリアルアクセスとなるが、セル面積は極めて小さい面積が実現可能である。
実施例３の第４の実施形態の半導体記憶装置は、ＮＯＲ型メモリセルアレイの例である。メモリセルアレイの種類には大きく分けてＮＯＲ型とＮＡＮＤ型があるが、主にセルへのアクセス方法とセル面積及び用途とが異なる。ＮＯＲ型セルはランダムアクセスが可能であるが、セル面積はＮＡＮＤと比較して大きくなる。一方、ＮＡＮＤセルではランダムアクセスは不可で、シリアルアクセスとなるが、セル面積は極めて小さい面積が実現可能である。
【0172】
図２６に１Ｔセル（ＦｅＦＥＴ）を想定したソース分離型ＮＯＲ型セルのレイアウトを示した。図のＮＯＲ型セルでは、ワード線ＷＬはＦｅＦＥＴのゲートに、ビット線ＢＬはドレインに，ソース線ＳＬはソースにそれぞれ接続されている。ソース分離型は、メモリセルのソースが選択ソース線ＳＬでのみ共通であり、非選択ソース線は独立して制御できることが特徴である。
【0173】
図２７にプレート構造のＮＯＲ型セルを示した。プレート線ＰＬはブロック単位で共通になっており、ビット線ＢＬはアースではなく、電位を印加可能になっている。
【0174】
図２６、図２７において、メモリセルは１Ｔ型メモリセルであるが、１Ｔ１Ｃ型、２Ｔ２Ｃ型などでもよい。ＮＯＲ型はＮＡＮＤ型と比べて集積度において劣るが、メモリセルへのアクセス速度がＮＡＮＤ型より速いので、コードストレージとしてマイクロコントローラなどに利用されている。
【0175】
ＦｅＦＥＴを例にとると、ゲート電圧印加でメモリセルトランジスタのゲート絶縁膜を構成する強誘電体層の分極の向きを制御して、ＦｅＦＥＴの閾値（Ｖｔｈ）を制御することができるため、情報の書き込み消去が可能になる。一方、情報の読出しはゲートへの印加電圧、すなわち、読出し電圧とＦｅＦＥＴのＶｔｈと比較して、読出し電圧の方がＶｔｈより大きい場合ＦｅＦＥＴに電流が流れ、小さい場合はＦｅＦＥＴに電流が流れない。その結果として、情報の読出しが可能になる。
【0176】
このＮＯＲ型メモリセルアレイを構成する強誘電体メモリセルは、第１～第３の実施形態の半導体記憶装置であってよい。したがって、強誘電体材料を用いたＮＯＲ型メモリセルアレイにおいて、強誘電体層と電極（導電層）の間に酸素イオン導電性を有し、複数の原子価を有する金属を含む金属酸化物であるバッファ層を挿入することによって、書き込み時の電圧ストレスによる強誘電体層の損傷を修復して、リーク電流を低減し、良好なデバイス特性、特に信頼性を実現することができる。
【0177】
また、強誘電体材料として、ハフニウム系金属酸化物を用いると、薄い膜厚でも優れた強誘電性を発揮できるので、スケーラブルであり、消費電力を低減できるととともに、先端ＣＭＯＳロジックへの混載も可能になる。また、強誘電体層と他方の電極（導電層）の間に高誘電体材料の界面層（単層膜または多層膜から構成されてよいが、界面層全体として酸化シリコンより高い誘電率を有する）を挿入することによって、同一のゲート印加電圧の場合であっても、強誘電体層にかかる印加電圧相対的に高くすることができるため、相対的にゲート印加電圧を低くすることができ、消費電力を低減できる効果がある。
【0178】
このＮＯＲ型メモリセルアレイを構成するメモリセルは、第１～第３の実施形態の半導体記憶装置のいずれであってよいので、その構成の詳細は第１～第３の実施形態の説明が参照される。また、本発明におけるＮＯＲ型メモリセルでは、１トランジスタセルに２ビット以上の情報を記憶する多値記憶も可能であることは言うまでもない。
【0179】
実施例１及び実施例２の不揮発性記憶素子の製造方法において説明した事項は、実施例３の第４の実施形態の半導体記憶装置の製造方法においても共通の事項である。ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製でき、堆積後の強誘電体層を４００℃以下の温度でアクティベーションアニールすると、強誘電体層及び強誘電体記憶素子の特性が向上することができ、特にアクティベーションアニールは、４００℃以下の温度でよいので記憶素子及び記憶装置を作製後に好ましく実施できる。しかし、実施例３の第４の実施形態において、ハフニウム系金属酸化物で構成された強誘電体層強誘電性に相転移させるための活性化アニールは４００℃以下に限定されるものではなく、４００℃以上の温度で行ってもよい。特にトランジスタ型メモリセル（ＦｅＦＥＴ）をフロントエンドに形成する場合は、金属酸化膜を強誘電体層に相転移させるための活性化アニールの温度が４００℃以上であってもよい。
【0180】
〔実施例４：ＦｅＦＥＴ及び２Ｄ-ＦｅＮＡＮＤ、３Ｄ-ＦｅＮＡＮＤ〕
実施例４に係る半導体記憶装置について図面（図２２、２８～３０）を参照して説明する。実施例４に係るメモリセルアレイの構成においては、メモリセルとして１Ｔ型強誘電体トランジスタ（ＦｅＦＥＴ）を備え、メモリセルアレイとして型強誘電体ＮＡＮＤ(ＦｅＮＡＮＤ)を備える例について説明する。
実施例４に係る半導体記憶装置について図面（図２２、２８～３０）を参照して説明する。実施例４に係るメモリセルアレイの構成においては、メモリセルとして１Ｔ型強誘電体トランジスタ（ＦｅＦＥＴ）を備え、メモリセルアレイとして型強誘電体ＮＡＮＤ(ＦｅＮＡＮＤ)を備える例について説明する。
【0181】
図２８にＦｅＮＡＮＤメモリアレイの概念図を示した。１つのＮＡＮＤストリングスには直列に接続されたＦｅＦＥＴとストリングスの両端部に配置された２つの選択素子から構成される。ここでは、ビット線側の選択素子をＳＤＧ、ソース線側の選択素子をＳＧＳと記載する。図ではワードラインＷＬが６４本直列に接続されている例を示した。選択素子は通常ＭＯＳトランジスタを使用するが、メモリセルと同様なＦｅＦＥＴ構造の選択素子であってもよい。その場合、ＦｅＦＥＴのしきい値電圧（Ｖｔｈ）を選択素子用に設定する。ＮＡＮＤメモリセルアレイとしては、ＮＡＮＤストリングが平面的に配置された２次元ＦｅＮＡＮＤでもストリングの方向が基板面に対して垂直方向に配置された３次元ＦｅＮＡＮＤでもよく、本発明の本質が適用可能であることは言うまでもない。
【0182】
ＦｅＮＡＮＤメモリチップは、ＦｅＦＥＴが直列に接続されたＮＡＮＤストリングをベースとしたメモリセルアレイと、メモリセルアレイの周辺に設けられた周辺回路ＰＣとを備える。メモリセルアレイは、一方向に配設された複数のメモリブロックＭＢｉを備える。これらメモリブロックは、それぞれ、複数のページを備える。本実施形態において、データの読出処理及び書込処理はページ毎に実行され、データの消去処理はメモリブロック毎に実行される。周辺回路ＰＣは、外部から受信した命令に応じて電圧を生成し、メモリセルアレイに印加して、指定されたページ又はメモリブロックに対するデータの読出処理、書込処理、消去処理等を実行する。
【0183】
なお、本実施例はＮＡＮＤメモリセルストリング及びメモリストリングが基板面内に平行に配列した２次元ＮＡＮＤ(図２８）がメモリセルストリングが基板面内に垂直に配列した３次元ＮＡＮＤ（図２９、図３０）を対象にする。
【0184】
図２２に示したようなＦｅＦＥＴメモリセルにおいて、プログラム状態（書き込み状態）では、トランジスタの閾値電圧Ｖｔｈは低く、上部電極の電圧Ｖｐｐ、下部電極の電圧０Ｖであり、消去状態では、トランジスタの閾値電圧Ｖｔｈは高く、上部電極の電圧０Ｖ、下部電極の電圧Ｖｐｐである。メモリセルは、図２２を参照すると、下部電極領域として機能する半導体層２ｓ、強誘電体膜１を含むゲート絶縁膜、及び、上部電極として機能するゲート電極３ｇを備えるメモリトランジスタＦｅＦＥＴであり、１ビット（２値）及び２ビット（４値）、３ビット（８値）、４ビット（１６値）の情報を記憶することが可能である。ＶｐｐはＦｅＦＥＴの書き込み電圧または消去電圧を意味する。書き込み状態では、メモリトランジスタの閾値（Ｖｔｈ）が低く、消去状態ではＶｔｈは相対的に高くなる。読出し時には、書き込み状態と消去状態のＶｔｈと中間の電圧を読出し電圧としてゲート電極に印加して、消去状態ではＦｅＦＥＴの電流はＯＦＦ、書き込み状態ではＦｅＦＥＴの電流はＯＮになり、情報の読出しが可能になる。
【0185】
ＦｅＦＥＴ素子の強誘電体層は例えばＹドープ酸化ハフニウム膜を用いるが、他の強誘電体材料、例えば、ハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とし、シリコン（Ｓｉ） マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、バリウム（Ｂａ）、ランタン（La）及びジルコニウム（Ｚｒ）の少なくとも一つが添加された膜等であってもよい。また、プロセス条件を工夫すれば、添加元素をドープしない酸化ハフニウム膜の場合でも強誘電体膜を形成することはできる。
【0186】
また、バッファ層は、酸素イオン導電性を持った複数の原子価を有する金属を含む金属酸化物から構成される絶縁膜であり、例えば、セリウム酸化膜（ＣｅＯｘ；ｘ＝１．５～２．０）以外には、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜から構成される。
【0187】
また、界面層は、単層膜または多層膜から構成されていてよいが、界面層全体として酸化シリコンより高い誘電率を有し、例えば、高誘電率の酸化膜、または、シリケート膜が望ましく、強誘電体層がＹドープハフニウム酸化膜の場合、イットリウムシリケート膜（ＹＳｉＯ膜）、Ｙ２０３膜、ハフニウムシリケート膜（ＨｆＳｉＯ膜）が望ましい。
【0188】
界面層は、第１の導電層（下部電極）と直接に接触していることが好ましい。第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよく、その複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよい。界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。
【0189】
ＦｅＦＥＴ素子のデータ書換え(Ｅｎｄｕｒａｎｃｅ)信頼性評価において、データ書換え回数が増加するに従いデータ書換え特性が劣化し、ＦｅＦＥＴの閾値電圧（Ｖｔｈ）ウインドウ幅が狭くなり劣化し、情報の読出しができなくなる問題が発生することが分かっている。このデータ書換え特性劣化の要因としては書換え回数が増大すると、強誘電体膜中及び強誘電体膜と界面層、または界面層と下部電極（ＦｅＦＥＴの場合Ｓｉチャネル形成領域）との界面に欠陥が発生し、その結果として増大するＦｅＦＥＴ素子のリーク電流によりデータ書換え特性が劣化する。また、書き込みのためにＦｅＦＥＴのＶｔｈを低下させる動作で、同時にＦｅＦＥＴの強誘電体層にチャンネルよりトンネル注入される電子によりＶｔｈが増大し、書き込み時に低下したＶｔｈを増加させるため、データ書換え特性劣化が発生するとの仮説が指摘されている。
【0190】
本実施例では、上記問題点を解決するため、実施例２で述べたアドバンズドバッファ層構造のＦｅＦＥＴ素子をメモリセルに備える。図２２（ｂ）を参照すると、下部電極はＳｉ基板２ｓ、界面層５はイットリウムシリケート膜、強誘電体膜１はＹドープ酸化ハフニウム膜、バッファ層４は酸化セリウム（ＣｅＯｘ）膜、上部電極３ｇはＷ/ＴｉＮである。本実施例では、実施例２で示した界面層５が挿入されたアドバンズドバッファ層構造になっている。この界面層５は実施例２で説明したように低電圧動作で強誘電体特性を改善するとともに、書き込み時にＦｅＦＥＴのチャンネルより注入される電子のトンネル電流を界面層（トンネル絶縁膜）の相対的厚膜化により抑止し、結果としてデータ書換え特性劣化の改善を可能にする。また、ＣｅＯｘなどのバッファ層４は、強誘電体層１、例えばＹドープ酸化ハフニウム膜にデータ書換えの回数が増加するとともに発生するデータ書換え時の電界ストレスによって強誘電体層１中または電極界面に形成される酸素欠陥を補償して低減し、その結果としてデータ書換え特性を改善する。
【0191】
図２８にＦｅＦＥＴによるＦｅＮＡＮＤのメモリストリングの例を示す。図２８は２本のメモリストリングを示すが、各メモリストリングは、図２２で説明したＦｅＦＥＴメモリセルＭＣが直列に接続されて構成され、ストリングの両端は選択トランジスタＳＴから構成される。メモリセルＭＣのＶｔｈは、強誘電体膜の自発分極の方向に応じて変化する。ＦｅＮＡＮＤは複数のＦｅＦＥＴメモリストリングより構成され、ＮＡＮＤフラッシュメモリと同様に、セル面積は小さく低コストが期待できるが、シリアルアクセスに限定され、ランダムアクセスはできない。
【0192】
図２９にＦｅＮＡＮＤの主要回路構成の概念図を示す。図２９は３次元構造のＦｅＮＡＮＤを想定している。メモリストリングＭＵに属する複数のメモリセルのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのメモリフィンガーＭＦ中の全てのメモリストリングＭＵに共通に接続される。また、１つのメモリブロック中において、１つのメモリフィンガーＭＦに接続された複数のワード線は、それぞれ、残りのメモリフィンガーＭＦに接続された複数のワード線に共通に接続される。尚、１つのメモリフィンガーＭＦ中において、１つのワード線ＷＬに共通に接続された複数のメモリセルは、ページを構成する。
【0193】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果トランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。選択ゲート線（ＳＧＤ、ＳＧＳ）は、それぞれ、１つのメモリフィンガーＭＦ中の全ての選択トランジスタ（ＳＴＤ、ＳＴＳ）に共通に接続される。また、１つのメモリブロックＭＢｉ中の複数のドレイン選択線ＳＧＤは、メモリフィンガーＭＦ毎に独立して周辺回路ＰＣに接続される。一方、１つのメモリブロックＭＢｉ中において、１つのメモリフィンガーＭＦに接続されたソース選択線ＳＧＳは、残りのメモリフィンガーＭＦに接続されたソース選択線ＳＧＳに共通に接続される。
【0194】
【0195】
図３０に示す通り、メモリフィンガーＭＦは、基板２１上に設けられる。メモリフィンガーＭＦは、Ｚ方向に配設された複数の導電層２２と、Ｚ方向に延伸しこれら複数の導電層２２と対向する半導体層２３と、これら導電層２２及び半導体層２３の間に設けられたゲート絶縁膜２４とを備える。この構成においては、導電層２２と半導体層２３との交差部分が、それぞれ、メモリセルＭＣとして機能する。
【0196】
基板２１は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板２１は、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。導電層２２は、Ｘ方向に延伸する板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜等からなる。導電層２２は、それぞれ、Ｘ方向及びＹ方向から半導体層２３の側面を覆い、ワード線ＷＬ及びメモリセルＭＣのゲート電極、又は、選択ゲート線（ＳＧＤ，ＳＧＳ）及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のゲート電極として機能する。導電層２２は、それぞれ、Ｘ方向の端部においてＺ方向に延伸するコンタクト３１、３２に接続され、このコンタクト３１、３２を介して周辺回路ＰＣに接続される。
【0197】
半導体層２３は、Ｚ方向に延伸する略円柱状又は略円筒状の半導体層であり、例えばポリシリコン（ｐ－Ｓｉ）等からなる。半導体層２３は、メモリセル及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層２３の上端はコンタクト２２を介してＹ 方向に延伸するビット線ＢＬに接続される。半導体層２３の下端は基板２１の表面、並びに、Ｚ方向及びＸ方向に延伸する配線ＬＩを介してＹ方向に延伸するソース線ＳＬに接続される。尚、図示の例においては、半導体層２０３の下端が基板２１の上面を介して配線ＬＩに接続されるが、他の配線等を通じて接続されても良い。
【0198】
図３１で、３次元ＦｅＮＡＮＤの断面構造図であるが、上部にビットライン（ＢＬ）、下部にソースライン（ＳＬ）が配置され、ホールに沿い強誘電体膜が埋め込まれており、プラス、マイナスの表記は強誘電体材料の分極方向を概念的に示したものである。ＦｅＮＡＮＤは３次元ＮＡＮＤフラッシュメモリと比較して、書き込み・消去電圧が大幅に低減されるため、低消費電力化が期待される。
【0199】
本発明の不揮発性記憶装置では、データ書換え時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥を、バッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥量を制御してリーク電流、強誘電体層膜質等を改善し、その結果として、データ書換え回数が大幅に改善される。
【0200】
さらに、酸化ハフニウム系強誘電体層と類似した蛍石構造の第１の導電層として、下部導電層と強誘電体層との間にシリコン酸化膜より誘電率が相対的に高い高誘電体シリケート、高誘電体誘電体膜等の界面層を挿入することにより、低電圧で強誘電体層に分極反転電界を印加することが可能になり、その結果として、強誘電体膜に印加される電圧ストレスが低減され、低消費電力で書き換え回数が大幅に改善されるという特有の効果を有する。
【0201】
〔実施例５：ＦＴＪ素子及びクロスポイント型メモリ〕
に係る半導体記憶装置について図面（図３２）を参照して説明する。また、本実施例においては、メモリセルとして強誘電体トンネル接合（Ferroelectric Tunnel Junction(ＦＴＪ)）素子を備えるＦＴＪメモリ及びクロスポイント型のメモリセルアレイについて図面（図３３～３６）を参照して説明する。
に係る半導体記憶装置について図面（図３２）を参照して説明する。また、本実施例においては、メモリセルとして強誘電体トンネル接合（Ferroelectric Tunnel Junction(ＦＴＪ)）素子を備えるＦＴＪメモリ及びクロスポイント型のメモリセルアレイについて図面（図３３～３６）を参照して説明する。
【0202】
ＦＴＪメモリの原理概念図を図３２に示す。下部電極/強誘電体薄膜/上部電極（Ｍ／ＦＥ／Ｍ）の３層構造が基本構造で、強誘電体薄膜ＦＥは１０ｎｍ以下まで薄膜化してトンネル絶縁膜としても機能させる。強誘電体薄膜ＦＥと金属電極Ｍとの界面のトンネル電子に対するポテンシャル障壁が強誘電体膜ＦＥの分極方向により変調される物理現象を利用して、不揮発性メモリ動作を行う。具体的には金属電極Ｍに印加する電圧の極性により強誘電体膜ＦＥの分極方向を変化させて情報の書き込み/消去を行い、電極Ｍへの電圧印加による素子の強誘電体膜ＦＥに流れるトンネル電流値の相違として情報の読み出しを行う。このため、ＦＴＪ素子では非破壊読出しの強誘電体メモリであることが特徴であり、従来の１Ｔ１Ｃ型、２Ｔ２Ｃ型の強誘電体メモリを構成する強誘電体キャパシタの読出しが破壊読出しに対してＦＴＪ素子の利点になっている。
【0203】
ＦＴＪ素子のデータ書換え特性(Ｅｎｄｕｒａｎｃｅ)に関して、データ書換え回数が増加するに従いデータ書換え特性の劣化の要因を模式的に図３３に示す。ＦＴＪ素子では図３３に示すように強誘電体層と下部電極の間に界面層として酸化シリコン（ＳｉＯ２）膜が用いられる場合がある。書換え回数が増大するとトンネル電子に起因して強誘電体膜中に欠陥が発生し、その結果として発した欠陥を介して強誘電体膜中にリーク電流が発生し、データ書換え特性劣化が発生させるとの仮説が提案されている。
【0204】
本実施例では、実施例２で述べた図１４に示すアドバンズドバッファ層構造のＦＴＪ素子をメモリセルに備える。例えば、下部電極２はＮｉＳｉ２電極、界面層５はイットリウムシリケート（ＹＳｉＯシリケート)膜、強誘電体膜１はＹドープ酸化ハフニウム（ＹＨＯ）膜、バッファ層４は酸化セリウム（ＣｅＯｘ）膜、上部電極３はＷ/ＴｉＮまたはＴｉＮ膜である。なお、１０ｎｍ以下のＹＨＯ膜１は原子層輸送法（ＡＬＤ法）、スパッタ法，パルスＣＶＤ法等で注意深く形成する。
【0205】
本実施例では、図１４で示したＦＴＪ素子の基本構造では、高誘電体膜の界面層５が挿入された構造になっている。この界面層５は実施例２で説明したように低電圧で強誘電特性を改善するとともに、トンネル障壁が２層膜構造でトンネル電子のポテンシャル障壁を高くできるため、読出し時のＯＦＦ電流を低減することができ、結果としてＦＴＪ素子の読み出し電流のＯＮ/ＯＦＦ比を大きく改善することができる。
【0206】
図３４にクロスポイントメモリＣＰＭの概念図を示す。クロスポイントメモリＣＰＭは周辺回路ＰＣとメモリセルアレイＭＣｉを有し、メモリセルアレイＭＣｉのセルレイアウトでは、ビット線ＢＬとワード線ＷＬを垂直に２次元的に配列させたクロスポイントにメモリセルＭＣを配置するクロスポイント構造をとり、最小寸法でレイアウト可能なメモリセルアレイ構造の１つである。本実施例で示したＦＴＪ素子では、界面層挿入によりＦＴＪ素子がダイオード的な整流特性を示すため、別に選択素子を用いない自己整流特性を有するメモリセルをＦＴＪ素子自身で実現することができる。このため、図３４に示したクロスポイント型メモリの大きな課題である非選択素子を流れるリーク電流を抑止することができる。また、図３４に示したレイアウトは面内に平行方法に２次元的な構成をとっているが、さらに面内に垂直方向Ｚ方向にＦＴＪ素子を積層した３次元クロスポイントメモリを実現することが可能である。この３次元クロスポイントメモリは２次元クロスポイントメモリセルに対して、実質的なセル面積を縮小することが可能であるため、ビットコストをさらに低減できる効果も有する。また、メモリセルでは、ＦＴＪ素子に加えてダイオード等の整流素子を別に備えた１Ｓ１Ｆ型のメモリセルでクロスポイントメモリを実現することも可能であり、さらにメモリセルのＯＮ/ＯＦＦ特性を改善可能であり、大容量のクロスポイントメモリが実現できる。
【0207】
ＦＴＪメモリセルに適用される強誘電体層は、Ｙドープ酸化ハフニウム膜を示したが、その他例えば、ＨＺＯ（Ｈｆ0.5Ｚｒ0.5Ｏ２）、ＨＳＯ（ＳｉＨｆＯ）など、ハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とし、シリコン（Ｓｉ）マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、バリウム（Ｂａ）、ランタン（La）、及びジルコニウム（Ｚｒ）の少なくとも一つが添加された膜等であってもよい。
【0208】
バッファ層は、酸素イオン導電性を持った複数の原子価を有する金属を含む金属酸化物である絶縁膜でセリウム酸化膜（ＣｅＯｘ; ｘ１．５～２．０）以外には、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などから構成される。
【0209】
界面層は、単層膜または多層膜から構成されてよいが、界面層全体として酸化シリコンより高い誘電率を有し、例えば、高誘電率の酸化膜、または、シリケート膜が望ましく、強誘電体層がＹドープはハフニウム酸化膜の場合、イットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート膜、イットリウムハフニウムシリケート膜（ＹＨＳｉＯ）、Ｙ２０３膜等が望ましい。
【0210】
界面層は、第１の導電層（下部電極）と直接に接触していることが好ましい。第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよく、その複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよい。界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。
【0211】
図３５に本実施形態に係るクロスポイントメモリ装置を示した。メモリセルアレイＭＣｉとメモリセルアレイＭＣｉの周辺に設けられた周辺回路ＰＣを少なくとも備える。メモリセルアレイは、複数のワード線ＷＬと、これら複数のワード線ＷＬと交差する複数のビット線ＢＬと、これら配線に接続された複数のメモリセルＭＣとを備える。尚、１つのワード線ＷＬにして接続された複数のメモリセルＭＣは、ページを構成する。
【0212】
周辺回路ＰＣは、外部から受信した命令に応じて電圧を生成し、メモリセルアレイＭＣｉに印加して、指定されたページ等に対するデータの書込処理、読出処理、消去処理、再ウェイクアップ処理等を実行する。
【0213】
図３６にクロスポイントメモリの具体的な応用例として、脳型メモリ（ニューロモルフィックメモリ）応用の概念図を示す。人間の脳内での情報処理に模倣した超低消費電力アナログ演算機能をクロスポイントメモリで模倣することが可能である。図３６と人間の神経細胞の演算機能をクロスポイントメモリとのアナロジーとして示した。クロスポイントメモリセルアレイは１つのニューロンに対応し、ワード線は軸索（アクソン）にビット線は樹状突起（デンドライド）に対応する。人間の脳は超並列に動作している。しかし、通常のフォンノイマン型デジタルメモリでは、通常ワード線１本につき、ビット線１本または数本に出力させるため、脳型を模倣することは難しい。このため、ニューロモルフィック動作では、ワード線複数本を同時に活性化動作させ、ビット線への出力電流はビット線に接続された全てのFTJ素子からの電流の総和をセンスアンプでアナログ的にセンスして、次のニューロンへの入力信号として出力する方式で動作させる。
【0214】
この場合も、図１４に示した高誘電体界面層を有するアドバンズドバッファ層構造を備えたＦＴＪ素子にすることにより、クロスポイントセルアレイのリーク電流とデータ書換え回数を改善することができる効果を有する。
【0215】
以上より、本実施例の不揮発性記憶装置では、データ書換え時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層から酸素イオンを供給して、強誘電体層中またはその界面の酸素欠陥を再結合により修復することで、リーク電流、強誘電体層膜質等を改善し、その結果として、読出し時のＯＮ／ＯＦＦ比の増大、データ書換え回数の大幅な改善が可能となる。
【0216】
さらに、酸化ハフニウム強誘電体層と類似した蛍石構造のＮｉＳｉ２電極を用い、かつ第１の導電層として、下部導電層と強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いはイットリウムシリケート（ＹＳｉＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、Ｙ２Ｏ３等の界面層を挿入することにより、低電圧で強誘電体層に分極反転電界を印加することが可能になり、その結果として、データ書換え時のストレスが低減され、低消費電力で書き換え回数が大幅に改善されるという特有の効果を有する。本実施例の脳型メモリ応用では、強誘電体素子として、ＦＴＪ素子を用いた例で説明したが、強誘電体素子として、本発明で示したバッファ層構造、またはアドバンストバッファ層構造を有する強誘電体キャパシタ、ＦeＦＥＴを脳型メモリに適用した場合でも、本発明が適用可能であることは言うまでもない。
【0217】
〔実施例６：不揮発性ロジック、不揮発性パワーゲーティング〕
実施例６に係る半導体記憶装置について図面（図３７～４３）を参照して説明する。本実施例では、バッファ層構造強誘電体素子、例えばキャパシタ、ＦＴＪ素子、ＦｅＦＥＴ等をロジックの低消費電力技術である不揮発性ロジックに適用した例を、不揮発性ＳＲＡＭ、不揮発性ラッチ/フリッププロップ、不揮発性パワーゲーティング等を中心に示すとともに、超低消費電力マイクロコントローラへ適用した例に関しても示す。
実施例６に係る半導体記憶装置について図面（図３７～４３）を参照して説明する。本実施例では、バッファ層構造強誘電体素子、例えばキャパシタ、ＦＴＪ素子、ＦｅＦＥＴ等をロジックの低消費電力技術である不揮発性ロジックに適用した例を、不揮発性ＳＲＡＭ、不揮発性ラッチ/フリッププロップ、不揮発性パワーゲーティング等を中心に示すとともに、超低消費電力マイクロコントローラへ適用した例に関しても示す。
【0218】
微細ＣＭＯＳで作製したＳｏＣ（System on Chip）では、オンチップのワーキングメモリであるＳＲＡＭ及びロジック回路を構成するトランジスタの待機時のリーク電流がＳｏＣ全体の消費電力の増大の主要因になってきている。このため待機時に動作していないロジック回路の電源をＯＦＦにして消費電力を低減する試みが行われてきた。ＳＲＡＭのような揮発性メモリでは電源をきると、記憶データが消失する問題があった。このため、電源遮断より前に揮発性メモリより不揮発性メモリ素子にデータをストアし、再び動作する前にデータをリコールしてＳＲＡＭに戻すことにより待機時のロジックの電源をカットする低消費電力化技術が提案されている。
【0219】
さらにＳｏＣの低消費電力化するためには不揮発性メモリをＣＭＯＳに混載させ、データ転送距離を短縮化すると同時にロジックより不揮発性メモリへの書き込み、消去時の動作電力の低減が重要である。動作電力が小さい不揮発性メモリとして電圧動作不揮発性強誘電体メモリが注目されている。低動作電力化するためには従来のＰＺＴ系材料ではスケーリング困難な微細ＣＭＯＳプロセスが適用可能な酸化ハフニウム系強誘電体メモリの信頼性改善と低動作電圧化が重要であり、本実施例では、バッファ層構造強誘電体キャパシタを用いた不揮発性ロジックに関して説明する。
【0220】
ここでは、酸化ハフニウム系強誘電体キャパシタをフロントエンド部に形成されたロジックトランジスタ部分上層部のバックエンド配線層に配置した例に関して説明するが、キャパシタの配置位置に関しては、バックエンドに限定するものではない。
【0221】
高速動作可能なデータ記憶回路として、１対のインバータの入出力を交差接続したラッチ回路がある。ラッチ回路は、フリップフロップを構成する要素回路、ＳＲＡＭのメモリセル等に利用される。かかるラッチ回路は、それ自体揮発性のデータ記憶回路であり、電源が遮断されると、保持しているデータが失われる。そこで、不揮発性のデータ記憶回路が提案されている。
【0222】
図３７に強誘電体キャパシタを使用した不揮発性ＳＲＡＭの基本概念とデータの流れを示す。不揮発性ＳＲＡＭセルは、６個のロジックトランジスタから構成される揮発性ＳＲＡＭ(６Ｔ ＳＲＡＭ)セル部分と不揮発性強誘電体記憶素子（例えばキャパシタ）部分から構成される。電源を備えた通常の動作状態では、ＳＲＡＭ部分でデータが保持され、ＳＲＡＭ部分ではこのデータは標準のＳＲＡＭと同じ方法でＲＥＡＤ/ＷＲＩＴＥアクセスされる。パワーゲーティングによる低消費電力化のための電圧カットオフの前に、ＳＲＡＭ部分のデータは、ストアオペレーションで結合された強誘電体キャパシタにコピーされる。再び動作モードになるためＳＲＡＭの電源が復旧すると、この強誘電体素子に保存された値はリコール操作によってＳＲＡＭ部分に返送される。
【0223】
図３８に不揮発性ＳＲＡＭの回路部を示す。６トランジスタＳＲＡＭセルと2つの強誘電体キャパシタと２つの選択トランジスタから構成される。電源がオンになると、ゲート制御された２つの選択トランジスタが強誘電体キャパシタをＳＲＡＭ部分から分離する。
【0224】
通常、ＣＭＯＳロジック内で用いられる高速動作可能な記憶回路は電源遮断によって記憶内容を失ってしまうが、このような双安定記憶回路に不揮発性メモリ素子を付加することで、電源遮断を行ってもデータを保持できるようにできる。ＣＭＯＳロジックが通常の動作を行っているときには、不揮発記憶は用いずに通常の双安定記憶回路として動作し、電源遮断を行うときにだけ不揮発記憶を行うところに特徴がある。これによって、通常動作には影響を与えず、高効率にエネルギーを削減できる不揮発性パワーゲーティング（ＮＶＰＧ）が実行できる。
【0225】
強誘電体、例えばキャパシタには、好ましくは実施例２でしたアドバンズドバッファ層構造キャパシタを用いる。Ｙドープ酸化ハフニウム膜を用いたが、強誘電体層は、例えば、ＨＺＯ（Ｈｆ0.5Ｚｒ0.5Ｏ２）、ＨＳＯ（ＳｉＨｆＯ）など、ハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とし、ランタン（Ｌａ）、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、バリウム（Ｂａ）、及びジルコニウム（Ｚｒ）の少なくとも一つが添加された膜等を用いてもよい。また、ドーピングしない酸化ハフニウム膜でもよい。
【0226】
バッファ層は、酸素イオン導電性を持った複数の原子価を有する金属を含む金属酸化物である絶縁膜で、例えばセリウム酸化膜（ＣｅＯｘ;ｘ＝１．５～２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)等である。界面層は、例えば、高誘電率の酸化膜、または、シリケート膜が望ましく、強誘電体層がＹドープ酸化ハフニウム酸化層の場合、Ｙシリケート膜、Ｙ２０３膜、ＨｆＳｉＯシリケート膜が望ましい。
【0227】
界面層は、単層膜または多層膜から構成されていてよいが、界面層全体として酸化シリコンより高い誘電率を有し、例えば、高誘電率の酸化膜、または、シリケート膜が望ましく、強誘電体層がＹドープはハフニウム酸化膜の場合、イットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート（ＨｆＳｉＯ）、イットリウムハフニウムシリケート膜（ＹＨｆＳｉＯ）、Ｙ２０３膜等が望ましい。第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよく、その複合膜全体として酸化シリコンより高い誘電率を有していればよい。界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。
【0228】
本実施例では、揮発メモリであるＳＲＡＭのデータを電源ＯＦＦ時に強誘電体キャパシタで保存して、電源ＯＮ時にはＳＲＡＭへデータを書き込戻すことが必要である。このため、強誘電体素子、例えばキャパシタのデータ書換え回数（Ｅｎｄｕｒａｎｃｅ回数）は多いことが必要である。
【0229】
しかし、酸化ハフニウム系強誘電体素子、例えばキャパシタのデータ書換え回数はまだ制限されてきた。本実施例では、データ書換え時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥量を制御してリーク電流、膜質等を改善し、その結果として、強誘電体膜の印加される電界ストレスを低減して、強誘電体素子、例えばキャパシタのデータ書換え回数を大幅に改善する。
【0230】
さらに、強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いイットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート膜（ＨｆＳｉＯ）、イットリウムハフニウムシリケート膜（ＹＨｆＳｉＯ）、Ｙ２Ｏ３膜等の界面層を挿入することにより、より低電圧で強誘電体層に分極反転電界を印加することができ、その結果として、低消費電力で書き換え回数が改善できるという特有の効果を有する。
【0231】
図３９及び図４０に図３８の変形例として、６Ｔ型トランジスタ型のＳＲＡＭにトランジスタ４個と強誘電体キャパシタ２つより構成される不揮発性ＳＲＡＭ、及び６T型のＳＲＡＭに選択トランジスタを介さずに４つの強誘電体キャパシタを直接接続するタイプの不揮発性ＳＲＡＭを示す。図３９ではトランジスタ数を増加させて信頼性をさらに改善させている。一方、図４０では、選択トランジスタを用いないので、トランジスタ数を低減し、メモリセルの面積が小さくすることができる利点がある。
【0232】
本実施例の不揮発性ＳＲＡＭに用いる不揮発性強誘電体素子では、データ書換え時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥量を制御してリーク電流、膜質等を改善し、その結果として、データ書換え回数が大幅に改善される。
【0233】
さらに、強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いイットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート膜（ＨｆＳｉＯ）、イットリウムハフニウムシリケート膜（ＹＨｆＳｉＯ）、Ｙ２Ｏ３等の界面層を挿入することにより、より低電圧で強誘電体層に分極反転電界を印加することができ、その結果として、低消費電力で書き換え回数が改善できるという特有の効果を有する。
【0234】
次に、不揮発性ロジックとして、実施例１及び２で示した強誘電体キャパシタを不揮発性ラッチ回路に適用した例を示す。図４１に、高速動作可能なデータ記憶回路として、１対のインバータの入出力を交差接続したラッチ回路がある。ラッチ回路は、フリップフロップを構成する要素回路として利用されたり、ＳＲＡＭのメモリセルとして利用される。かかるラッチ回路は、それ自体揮発性のデータ記憶回路であり、電源が遮断されると、保持しているデータが失われる。そこで、不揮発性のデータ記憶回路が提案されている。
【0235】
不揮発性のデータ記憶回路として、ＳＲＡＭのメモリセルを構成するラッチ回路の記憶ノードに、強誘電体素子例えばキャパシタを可変容量キャパシタとして接続したものが提案されている。図４１は、かかるメモリセルの回路図である。ラッチ回路部分と強誘電体素子部分の選択トランジスタは用いない方式である。このメモリセルは、ＣＭＯＳインバータの入出力端を交差接続したラッチ回路と、ゲートがワード線ＷＬにソース・ドレインの一方がビット線ＢＬ、ＢＬＸに接続されたトランスファーゲートと、ラッチ回路の１対の記憶ノードに接続された強誘電体キャパシタＦＣ１，ＦＣ２とで構成される。強誘電体キャパシタＦＣ１，ＦＣ２の反対側の電極は、プレート線ＰＬが接続される。１対のインバータからなるラッチ回路は、電源が遮断されるとデータが消失する。しかし、１対の記憶ノードに強誘電体キャパシタＦＣ１，ＦＣ２を接続することで、記憶ノードの電圧レベルに応じて、強誘電体キャパシタの強誘電体膜の分極方向を制御することができ、かかる分極方向は、電源遮断後も残留分極として維持される。
【0236】
本実施例では、不揮発性ロジック装置の強誘電体キャパシタに実施例１及び２で示した不強誘電体キャパシタを適用することが好ましい。このため、本不揮発性ロジック装置では、データ転送時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥量を制御してリーク電流、膜質等を改善し、その結果として、データ書換え回数を大幅に改善する。
【0237】
さらに、強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いイットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート膜（ＨｆＳｉＯ）、イットリウムハフニウムシリケート膜（ＹＨｆＳｉＯ）、Ｙ２Ｏ３等の界面層を挿入することにより、より低電圧で強誘電体層に分極反転電界を印加することができ、その結果として、低消費電力で書き換え回数が改善できるという特有の効果を有する。本実施例の不揮発性ロジック応用では、強誘電体素子として、強誘電体キャパシタ、またはＦＴＪ素子を用いた例で説明したが、強誘電体素子として、本発明で示したバッファ層構造、またはアドバンストバッファ層構造を有するＦeＦＥＴを不揮発性ロジックに適用した場合でも、本発明が適用可能であることは言うまでもない。
【0238】
以下にこれまで説明した低消費電力強誘電体メモリ素子を用いた低消費電力強誘電体メモリ及び不揮発性ロジック技術を適用した不揮発性マイクロコントローラへ適用した実施例につき簡単に説明する。
【0239】
本実施例における半導体装置について図面を参照しながら説明する。本実施例では、超低消費電力強誘電体メモリとともにロジック部分は不揮発性パワーゲーティング技術、ノーマリオフ技術を中心とするパワーマネージメント技術が適用され、超低消費電力化されている。
【0240】
図４２は、本実施の形態における半導体チップの構成概念を示す図である。図４２はマイクロコントローラ（マイコン）を形成した半導体チップを示す平面図であり、半導体チップに形成されたそれぞれの素子のレイアウト構成を示した図である。図４２において、半導体チップは、ＣＰＵ（Central Processing Unit）４１、ＲＡＭ（Random Access Memory）４２、アナログ回路４３および強誘電体メモリ４４を有している。半導体チップは、さらに、外部との入出力端子であるパッド電極（外部接続端子）ＰＤを複数有する。
【0241】
ＣＰＵ（回路）４１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ４１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ４１を構成しているＭＯＳトランジスタには、半導体チップに形成されている素子の中で、相対的に高速動作および低消費電力が必要とされる。ＣＰＵを構成するＭＯＳトランジスタ回路は本実施例で示した不揮発性パワーゲーティング（ＰＧ）技術等により低消費電力化されている。
【0242】
ＲＡＭ（回路）４２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ここでは、スタティック回路を用いたＳＲＡＭが通常用いられているが、本実施例示して、不揮発性ＳＲＡＭを適用して、基本動作はＳＲＡＭと同一であるが、消費電力はより低消費電力化させている。
【0243】
アナログ回路４３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路４３は、高耐圧ＭＯＳトランジスタ で形成される。強誘電体メモリ４４は、実施例１及び２で示したが、バッファ層構造またはアドバンズドバッファ層構造の１Ｔ１Ｃ ＦｅＲＡMアレイ,ＦｅＦＥＴアレイ等より構成される超低消費電力な不揮発性メモリである。
【0244】
図４３に画像の知的認識処理（ＡＩ処理を含む）を目的としたＩｏＴ/ＡＩエッジデバイスの例として、積層型の低消費電力不揮発性ＬＳＩチップの概念図を示す。図４３（ａ）に画像センサアレイ５１と低消費電力強誘電体メモリ混載デバイス５２の２層積層型、図４３（ｂ）に画像センサアレイ６１、超低消費電力不揮発性強誘電体メモリ６２、超低消費電力ロジック６３の３層積層型に関して示した。また、２層構造、３層構造の垂直方向の接続はシリコン貫通電極（ＴＳＶ）接続技術、Ｃｕパッド間での接続技術等が適用可能である。Ｃｕバッド間での接続は、上部チップと下部チップを積層する際、上層チップと下層チップのＣｕのパッド同士を接続することで、電気的導通を図る技術である。
【0245】
積層ＬＳＩのメモリ部分には本実施例で示した低消費電力誘電体メモリ、ロジック部分には不揮発性パワーゲーティング等を用いた不揮発性ロジックメモリ技術を適用した。結果として、超低消費電力が必要となるエッジ領域における、ＩｏＴ/エッジデバイスでのＡＩ処理が可能となる。
【0246】
本不揮発性ロジック装置では、データ転送時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥量を制御して、リーク電流、膜質等を改善し、その結果として、低消費電力でデータ書換え回数が大幅に改善される。
【0247】
さらに、強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いイットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート膜（ＨｆＳｉＯ）、イットリウムハフニウムシリケート膜（ＹＨｆＳｉＯ）、Ｙ２Ｏ３等の界面層を挿入することにより、より低電圧で強誘電体層に分極反転電界を印加することができ、その結果として、データ書換え時の電界ストレスが低減され、低消費電力で書き換え回数が改善できるという特有の効果を有する。
【0248】
界面層は、第１の導電層（下部電極）と直接に接触していることが好ましい。第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよく、その複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよい。界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。
【0249】
本実施例ではこれまで、不揮発性ロジックとして、低消費電力強誘電体メモリ素子をロジック素子に適用して、ロジック回路を不揮発性化して低消費電力することを中心に述べてきた。一方でマイクロコントローラ等のシステムＬＳＩ（ＳｏＣ）の低消費電力化には、ロジックトランジスタの電源電圧、動作電圧の低電圧化も有効であり、その手法として、バルクSi基板ではなく、Silicon on Insulator （ＳＯＩ）基板プロセスを用いることが有効である。
【0250】
このため、本発明では、例えば図２２、図２３及び図２４等のデバイス構造図では、バルクＳｉ基板で記載されているが、ＳＯＩ基板を使用した強誘電体メモリ素子及び装置の場合であってもその有用性は不変であり、その場合で、不揮発性強誘電体メモリ素子による低消費電力化に加えてロジックトランジスタの低消費電力化のシナジー効果が加わり、さらにシステムＬＳＩの低消費電力化が可能である。
【0251】
また、本発明の本質はＳＯＩプロセスとバルクＳｉプロセスとを同一Ｓｉ基板上で実現、作製可能なSilicon On Thin Buried Oxide（ＳＯＴＢ）プロセスへも適用可能である。
【0252】
また、先端ＣＭＯＳトランジスタの微細化とともにロジックトランジスタは２次元平面型構造より３次元立体構造、具体的にはＦｉｎ型トランジスタ、そしてナノワイヤートランジスタに進化発展していくと予想されているが、そのような先端ＣＭＯＳトランジスタプロセスであっても本発明は適用可能であることは言うまでもない。
【符号の説明】
【0253】
１ 強誘電体層
２ 第１の導電層
２ｓ 半導体層
２ｂ 下部電極
３ 第２の導電層
３ｕ 上部電極
３ｇ ゲート電極
４ バッファ層
５ 界面層
６ ソース領域
７ ドレイン領域
１１ 半導体層
１２ 素子分離膜
１３ 層間絶縁膜
２１ 基板
２２ 導電層
２３ 半導体層
２４ ゲート絶縁膜
３１、３２ コンタクト
４１ ＣＰＵ
４２ ＲＡＭ
４３ アナログ回路
４４ 強誘電体メモリ
５１ 画像センサアレイ
５２ 低消費電力強誘電体メモリ混載デバイス
６１ 画像センサアレイ
６２ 超低消費電力不揮発性強誘電体メモリ
６３ 超低消費電力ロジック
ＳＴ、ＳＴＤ，ＳＴＳ 選択トランジスタ
ＳＧＤ，ＳＧＳ 選択ゲート線
ＦＣ 強誘電体キャパシタ
ＷＬ ワード線
ＢＬ、／ＢＬ ビット線
ＰＬ プレート線（アース）
ＳＬ ソース線
ＭＢｉ メモリセルアレイ
ＭＣ メモリセル
ＭＦ メモリフィンガー
ＭＵ メモリストリング
ＰＣ 周辺回路
ＣＰＭ クロスポイントメモリ
２ 第１の導電層
２ｓ 半導体層
２ｂ 下部電極
３ 第２の導電層
３ｕ 上部電極
３ｇ ゲート電極
４ バッファ層
５ 界面層
６ ソース領域
７ ドレイン領域
１１ 半導体層
１２ 素子分離膜
１３ 層間絶縁膜
２１ 基板
２２ 導電層
２３ 半導体層
２４ ゲート絶縁膜
３１、３２ コンタクト
４１ ＣＰＵ
４２ ＲＡＭ
４３ アナログ回路
４４ 強誘電体メモリ
５１ 画像センサアレイ
５２ 低消費電力強誘電体メモリ混載デバイス
６１ 画像センサアレイ
６２ 超低消費電力不揮発性強誘電体メモリ
６３ 超低消費電力ロジック
ＳＴ、ＳＴＤ，ＳＴＳ 選択トランジスタ
ＳＧＤ，ＳＧＳ 選択ゲート線
ＦＣ 強誘電体キャパシタ
ＷＬ ワード線
ＢＬ、／ＢＬ ビット線
ＰＬ プレート線（アース）
ＳＬ ソース線
ＭＢｉ メモリセルアレイ
ＭＣ メモリセル
ＭＦ メモリフィンガー
ＭＵ メモリストリング
ＰＣ 周辺回路
ＣＰＭ クロスポイントメモリ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】