特許 7701374 電流モードフィードフォワードリップル相殺

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-06-23

(45)【発行日】2025-07-01

(54)【発明の名称】電流モードフィードフォワードリップル相殺

(51)【国際特許分類】

   G05F 1/56 20060101AFI20250624BHJP

【ＦＩ】

G05F1/56 310H

【請求項の数】 20

(21)【出願番号】P 2022560193

(86)(22)【出願日】2021-03-29

(65)【公表番号】

(43)【公表日】2023-05-17

(86)【国際出願番号】 US2021024569

(87)【国際公開番号】W WO2021202326

(87)【国際公開日】2021-10-07

【審査請求日】2024-03-22

(31)【優先権主張番号】63/004,334

(32)【優先日】2020-04-02

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/139,500

(32)【優先日】2020-12-31

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】キシャン ジョシ

(72)【発明者】

【氏名】サンジェーブ マナンダハル

【審査官】尾家 英樹

(56)【参考文献】

【文献】特開２００７－１５７０７０（ＪＰ，Ａ）

【文献】特開２０１９－１６８７６６（ＪＰ，Ａ）

【文献】特開２００７－１５７０７１（ＪＰ，Ａ）

【文献】特開２０１６－１１８８４０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／００１２３０３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ １／００－ １／７０

(57)【特許請求の範囲】

【請求項1】

回路であって、
出力と、第１の入力と、基準電圧端子に結合される第２の入力とを有する第１の増幅器と、
前記第１の増幅器の出力に結合される入力と、出力とを有するバッファと、
前記第１の増幅器の第１の入力と入力電圧端子との間に結合される第１のトランジスタあって、前記バッファの出力に結合される第１の制御端子を有する、前記第１のトランジスタと、
前記入力電圧端子に結合される電流モードフィードフォワードリップルキャンセラ（ＣＦＦＲＣ）入力と前記第１の制御端子に結合されるＣＦＦＲＣ出力とを有するＣＦＦＲＣであって、
接地端子に結合される第１のキャパシタと、
バイアス電圧端子と前記第１のキャパシタとの間に結合される第１の抵抗器と、
出力と、前記第１のキャパシタと前記第１の抵抗器とに結合される第１の入力と、第２の入力とを有する第２の増幅器と、
前記第２の増幅器の第２の入力と前記入力電圧端子との間に結合される第２のトランジスタであって、前記第２の増幅器の第２の入力に結合される第２の制御端子を有する、前記第２のトランジスタと、
前記第２の増幅器の出力に結合される第３の制御端子と、前記第２の増幅器の第２の入力に結合される第１の電流端子とを有する第３のトランジスタと、
を含む、前記ＣＦＦＲＣと、
を含む、回路。

【請求項2】

請求項１に記載の回路であって、
前記第１の増幅器の出力に結合される補償回路を更に含む、回路。

【請求項3】

請求項１に記載の回路であって、
第２のキャパシタと第２の抵抗器とを更に含み、
前記第２の抵抗器と前記第２のキャパシタとが前記第１のトランジスタと前記接地端子との間に直列に結合される、回路。

【請求項4】

請求項１に記載の回路であって、
前記入力電圧端子とバイアス電流端子との間に結合される第４のトランジスタであって、前記バッファの出力に結合される第４の制御端子を有する、前記第４のトランジスタを更に含む、回路。

【請求項5】

請求項４に記載の回路であって、
前記バイアス電流端子に結合される入力を有する適応型バイアス生成回路を更に含む、回路。

【請求項6】

請求項１に記載の回路であって、
前記ＣＦＦＲＣが、前記第１の制御端子と前記第３のトランジスタとの間に直列に結合される第１及び第２の電流ミラーであって、前記第３のトランジスタを介して流れる電流をミラーリングするように構成される、前記第１及び第２の電流ミラーを更に含む、回路。

【請求項7】

請求項１に記載の回路であって、
前記バッファが、
前記入力電圧端子と前記第１の制御端子との間に結合される第４のトランジスタであって、前記バイアス電圧端子に結合される第４の制御端子を有する、前記第４のトランジスタと、
前記第１の制御端子と前記接地端子との間に結合される第５のトランジスタであって、前記第１の増幅器の出力に結合される第５の制御端子を有する、前記第５のトランジスタと、
を含む、回路。

【請求項8】

請求項７に記載の回路であって、
前記第２のトランジスタが、前記第５のトランジスタと同じ相互コンダクタンスを有するように構成される、回路。

【請求項9】

請求項１に記載の回路であって、
前記ＣＦＦＲＣが、前記入力電圧端子における信号のリップル成分に比例する電流を前記ＣＦＦＲＣ出力に提供するように構成される、回路。

【請求項10】

装置であって、
第１の制御端子と、入力電圧端子に結合される第１の電流端子と、第２の電流端子とを有する第１のトランジスタと、
前記第２の電流端子に結合される第１の入力と、基準電圧端子に結合される第２の入力と、出力とを有する第１の増幅器と、
前記第１の増幅器の出力に結合される入力と、前記第１の制御端子に結合される出力とを有するバッファと、
前記入力電圧端子に結合される電流モードフィードフォワードリップルキャンセラ（ＣＦＦＲＣ）入力と、前記第１の制御端子に結合されるＣＦＦＲＣ出力とを有し、前記入力電圧端子における信号上の電圧リップルに比例する電流を前記ＣＦＦＲＣ出力に提供するように構成されるＣＦＦＲＣであって、
接地端子に結合される第１のキャパシタと、
バイアス電圧端子と前記第１のキャパシタとの間に結合される第１の抵抗器と、
前記第１のキャパシタに結合される第１の入力と、第２の入力と、出力とを有する第２の増幅器と、
前記第２の増幅器の第２の入力と前記入力電圧端子との間に結合される第２のトランジスタであって、前記第２の増幅器の第２の入力に結合される第２の制御端子を有する、前記第２のトランジスタと、
前記第２の増幅器の第２の入力に結合される第３のトランジスタであって、前記第２の増幅器の出力に結合される第３の制御端子を有する、前記第３のトランジスタと、
を含む、前記ＣＦＦＲＣと、
を含む、装置。

【請求項11】

請求項１０に記載の装置であって、
前記ＣＦＦＲＣが、
前記装置の電力信号除去比（ＰＳＲＲ）を増加させ、
前記第１のトランジスタを横切って結合される前記電圧リップルの量を減少させる、
ように更に構成される、装置。

【請求項12】

請求項１０に記載の装置であって、
信号の周波数応答において周波数応答ゼロの位置を変調することによって前記第１の増幅器の出力における信号に補償を提供するように構成される補償回路を更に含む、装置。

【請求項13】

請求項１０に記載の装置であって、
前記第１の増幅器と前記バッファとに電流を注入することによって前記第１の増幅器と前記バッファとをバイアスするように構成されるバイアス回路を更に含む、装置。

【請求項14】

請求項１０に記載の装置であって、
第２の電流端子における電圧オーバーシュートに対して補償するように構成されるバイアス回路を更に含む、装置。

【請求項15】

請求項１０に記載の装置であって、
前記ＣＦＦＲＣと前記バッファとが、同じ相互コンダクタンスを有するように構成される、装置。

【請求項16】

システムであって、
入力電圧端子における入力電圧に応答して出力電圧端子にレギュレートされた出力電圧を提供するように構成される電圧レギュレータであって、
第１の制御端子と、前記入力電圧端子に結合される第１の電流端子と、前記出力電圧端子に結合される第２の電流端子とを有する第１のトランジスタと、
第１及び第２の入力と出力とを有するエラー増幅器であって、
前記レギュレートされた出力電圧を基準電圧端子における基準電圧と比較し、
前記比較に応答して前記エラー増幅器の出力にエラー信号を提供するように構成される、
前記エラー増幅器と、
前記エラー増幅器の出力に結合される入力と、前記第１の制御端子に結合される出力とを有するバッファと、
電流モードフィードフォワードリップルキャンセラ（ＣＦＦＲＣ）であって、
接地端子に結合される第１のキャパシタと、
バイアス電圧端子と前記第１のキャパシタとの間に結合される第１の抵抗器と、
前記第１のキャパシタに結合される第１の入力と、第２の入力と、出力とを有する差動増幅器と、
前記差動増幅器の第２の入力に結合される第２の制御端子と、前記第２の制御端子に結合される第３の電流端子と、前記入力電圧端子に結合される第４の電流端子とを有する第２のトランジスタと、
前記差動増幅器の出力に結合される第３の制御端子と前記差動増幅器の第２の入力に結合される第５の電流端子とを有する第３のトランジスタと、
を含む、ＣＦＦＲＣと、
を含む、前記電圧レギュレータを含む、システム。

【請求項17】

請求項１６に記載のシステムであって、
前記エラー増幅器の第２の入力が、前記基準電圧端子に結合され、
前記ＣＦＦＲＣが、前記入力電圧端子に結合されるＣＦＦＲＣ入力と、前記第１の制御端子に結合されるＣＦＦＲＣ出力とを有する、システム。

【請求項18】

請求項１６に記載のシステムであって、
前記ＣＦＦＲＣと前記バッファとが、ほぼ同じ相互コンダクタンスを有するように構成される、システム。

【請求項19】

請求項１６に記載のシステムであって、
前記ＣＦＦＲＣが、
前記電圧レギュレータの電力信号除去比を増加させ、
前記第１のトランジスタを横切って結合される電圧リップルの量を減少させる、
ように構成される、システム。

【請求項20】

請求項１６に記載のシステムであって、
前記電圧レギュレータが、前記エラー信号の周波数応答における周波数応答ゼロの位置を変調することによって前記エラー信号に補償を提供するように構成される補償回路を更に含む、システム。

【発明の詳細な説明】

【技術分野】

【0001】

低ドロップアウトレギュレータ（ＬＤＯ）は、入力電圧（ＶＩＮ）に基づいて出力電圧（ＶＯＵＴ）を調整する直流（ＤＣ）線形電圧レギュレータである。ＶＯＵＴのためのプログラムされた調整点を示す基準電圧（ＶＲＥＦ）よりもＶＩＮが大きい値である場合、ＬＤＯは、ＶＯＵＴを提供するためにＶＩＮを下方に調整する。ＬＤＯは、スイッチングレギュレータに続くフィルタリングデバイスとして使用されて、信号を負荷に提供する前にその信号を調整し得る。ＶＩＮは、信号ノイズ又は値におけるその他の変動を含み得、ＬＤＯの電源電圧変動除去（ＰＳＲ）比は、このノイズ又は値におけるその他の変動がＶＯＵＴに渡されることを抑制するＬＤＯの能力を定義し得る。

【発明の概要】

【0002】

一例において、装置が、エラー増幅器と、バッファと、トランジスタと、電流モードフィードフォワードリップルキャンセラ（ＣＦＦＲＣ）とを含む。エラー増幅器は増幅器出力と、第１の入力と、第２の入力とを有し、第２の入力は、基準電圧（Ｖｒｅｆ）を受け取るように構成される。バッファはバッファ入力及びバッファ出力を有し、バッファ入力は、増幅器出力に結合される。トランジスタはゲートと、ソースと、ドレインとを有し、ゲートはバッファ出力に結合され、ドレインは第１の入力に結合される。トランジスタはソースにおいて入力電圧（ＶＩＮ）を受け取り、ドレインにおいて出力電圧（ＶＯＵＴ）を提供するように構成される。ＣＦＦＲＣは、ＣＦＦＲＣ入力及びＣＦＦＲＣ出力を有し、ＣＦＦＲＣ出力はゲートに結合され、ＣＦＦＲＣ入力は、ＶＩＮを受け取るように構成される。

【0003】

一例において、或る装置が、トランジスタとエラー増幅器とバッファとＣＦＦＲＣとを含む。トランジスタは、ゲートとソースとドレインとを有し、ソースは、ＶＩＮを受け取るように構成される。エラー増幅器は、ドレインにおけるＶＯＵＴをＶｒｅｆと比較し、比較に応答してエラー信号を提供するように構成される。バッファは、エラー信号をゲートに提供するように構成される。ＣＦＦＲＣは、ＶＩＮにおける電圧リップルを感知し、感知された電圧リップルを電圧リップルの電流表現に変換し、電圧リップルの電流表現をゲートに提供するように構成される。

【0004】

一例において、或るシステムが、負荷と低ドロップアウトレギュレータ（ＬＤＯ）とを含む。ＬＤＯは、負荷に結合されるように適合され、ＶＩＮに基づいて、調整されたＶＯＵＴを負荷に提供するように構成される。ＬＤＯは、トランジスタとエラー増幅器とバッファとＣＦＦＲＣとを含む。トランジスタは、ゲートとソースとドレインとを有し、ソースは、ＶＩＮを受け取るように構成される。エラー増幅器は、ドレインにおけるＶＯＵＴをＶｒｅｆと比較し、比較に応答してエラー信号を提供するように構成される。バッファは、エラー信号をゲートに提供するように構成される。ＣＦＦＲＣは、ＶＩＮにおける電圧リップルを感知し、感知された電圧リップルを電圧リップルの電流表現に変換し、電圧リップルの電流表現をゲートに提供するように構成される。

【図面の簡単な説明】

【0005】

【図1】例示のシステムのブロック図である。

【0006】

【図2】低ドロップアウトレギュレータ（ＬＤＯ）の例示の実装のブロック図である。

【0007】

【図3】ＬＤＯの一部の例示の実装の概略図である。

【0008】

【図4】例示の信号波形の図である。

【0009】

【図5】例示の信号波形の図である。

【0010】

【図6】例示の信号波形の図である。

【0011】

【図7】例示の信号波形の図である。

【0012】

【図8A】例示の信号波形の図である。

【0013】

【図8B】例示の信号波形の図である。

【発明を実施するための形態】

【0014】

低ドロップアウトレギュレータ（ＬＤＯ）では、広範囲の周波数（例えば、約２メガヘルツ（ＭＨｚ）の周波数範囲にわたって約４５デシベル（ｄＢ）を超えるＰＳＲなど）にわたって高い電源電圧変動除去（ＰＳＲ）比を有することが有利であり得る。広範囲の周波数にわたる高ＰＳＲは、ＬＤＯが、高又は低周波数ノイズを有する入力電圧（ＶＩＮ）を提供し得るスイッチングレギュレータに従うなど、多数の応用例における実装に適していること、また、例えば、システムオンチップ（ＳＯＣ）、センサモジュール、低解像度サイズ電力システム、及び他のノイズに敏感な回路（無線周波数（ＲＦ）回路、アナログデジタルコンバータ（ＡＤＣ）、位相ロックループ（ＰＬＬ）など）、ノイズに敏感であり得る構成要素に出力電圧（ＶＯＵＴ）を提供することを可能にし得る。幾つかのＬＤＯトポロジーは、それらのループ帯域幅内でＰＳＲを提供し得る。しかしながら、それらのＰＳＲ性能は、それらのループ帯域幅外のループ利得が減少すると共に低下する。外部フィルタリングコンデンサを有するＬＤＯは、そのＰＳＲ応答においてスペクトルピークを有し得、システムレベル供給ノイズの増加を引き起こす可能性がある。また、ＰＳＲ応答を改善するための大きなコンデンサコンデンサは、ＬＤＯの静止電力消費を増加させ得、ＬＤＯによって消費されるシリコン表面積を増加させ得、これによりＬＤＯのコストが増加し得る。

【0015】

本記載の態様は、広い周波数範囲、高ＰＳＲレートを有するＬＤＯに関する。例えば、本記載に従ったＬＤＯの少なくとも１つの実装が、２ＭＨｚまでの周波数に対して、また、約１００マイクロアンペア（μＡ）から約２５０ミリアンペア（ｍＡ）までの負荷電流の範囲にわたって、６８ｄＢを超えるＰＳＲを達成する。少なくとも幾つかの周波数では、これは他の手法に対し、最大約２５ｄＢのＰＳＲの改善又は増加である。少なくとも幾つかの実装では、上記の性能は、ＰＳＲを提供する際に加算増幅器を使用しない電流モード手法を介して達成される。ＬＤＯの少なくとも１つの例は、電流モードフィードフォワードリップルキャンセラ（ＣＦＦＲＣ）を含む。ＣＦＦＲＣを含むＬＤＯのフィードフォワードパスが、ＬＤＯのフォワード利得に合致され得る。従って、少なくとも幾つかの実装では、ＣＦＦＲＣは、ＬＤＯに対する特定の較正なしに実装され得る。

【0016】

少なくとも幾つかの実装環境において、ｐ型トランジスタ、ｐ型電界効果トランジスタ（ＰＦＥＴ）、又はｐ型金属酸化物半導体（ＰＭＯＳ）ＦＥＴなどのｐ型パスデバイスを含むＬＤＯが、ｐ型パスデバイスのゲートに駆動信号を提供するためのチャージポンプを含むことなく実装され得る。これに対し、ｎ型パスデバイス（例えば、ＮＦＥＴ）を含むＬＤＯは、ｎ型パスデバイスのゲートに駆動信号を提供するためにチャージポンプを用い得る。チャージポンプは、ＬＤＯの静止電流消費を増加させ得る。従って、幾つかの状況では、低静止電流が有利であり得るＬＤＯ応用例において、ｎ型パスデバイスではなくｐ型パスデバイスを有するＬＤＯを用いることが有利であり得る。ロバストなＰＳＲ性能のために、半導体物理学は、共通ソース構成におけるその動作から生じるように、ｎ型パスデバイスがそのパスデバイスのゲート上で一定の電圧を用い得、ｐ型パスデバイスが、そのパスデバイスのゲート上で複製された供給電圧リップルを用い得ることを指示し得る。少なくとも幾つかの例において、本記載におけるＬＤＯのＣＦＦＲＣが、ＬＤＯによって受け取られたＶＩＮの供給リップルを、ＬＤＯのｐ型パスデバイスのゲートに複製するように構成される。ＣＦＦＲＣは、上述のように、リップルの周波数とは無関係に、また、加算増幅器を用いることなく、パスデバイスのゲートにリップルを複製し得る。

【0017】

図１は例示のシステム１００の図である。システム１００の少なくとも幾つかの実装は、上述のように、ＣＦＦＲＣを含むＬＤＯのための応用環境を表す。少なくとも幾つかの例において、システム１００は、電源１０２と、ＣＦＦＲＣ１０６を含むＬＤＯ１０４と、負荷１０８とを含む。ＬＤＯ１０４は、電源１０２と負荷１０８との間に結合され得、電源１０２から受け取られたＶＩＮに基づいて、調整されたＶＯＵＴを負荷１０８に提供するように構成され得る。幾つかの例において、ＶＩＮは、ノイズ又は値におけるその他の変動を含む。例えば、電源１０２は、バッテリ、スイッチング電力コンバータ（スイッチモード電源など）、何らかの量のノイズ又は値におけるその他の変動を有するＶＩＮをＬＤＯ１０４に提供し得る変圧器など、ＬＤＯ１０４に適した任意の電源とし得る。

【0018】

少なくとも幾つかの例において、負荷１０８は、ノイズに敏感であるか、又はノイズに敏感である１つ又は複数の構成要素を含む。そのため、少なくとも幾つかのそのような例において、ＬＤＯ１０４が、ＶＯＵＴにおけるノイズ又はその他の変動の出現を軽減するために、ＶＩＮにおけるノイズ又はその他の変動を抑制するための高いＰＳＲ比を有することが有利であり得る。ＶＩＮのノイズがＶＯＵＴにおける負荷１０８に渡されることを少なくとも部分的に緩和するために、ＣＦＦＲＣ１０６は、ノイズを検出し得、ノイズをＬＤＯ１０４のパスデバイス（図示せず）のゲート上に複製して、ＬＤＯ１０４のＰＳＲを増加させ、それによって、ＶＯＵＴにおける抑制されるＶＩＮノイズの量を増加させ得る。

【0019】

図２は、ＬＤＯ１０４の例示の実装のブロック図である。少なくとも幾つかの例において、ＬＤＯ１０４は、ＣＦＦＲＣ１０６と、エラー増幅器２０２と、補償回路２０４と、バッファ２０６と、パスＦＥＴ２０８と、電流感知ＦＥＴ２１０と、適応バイアス生成回路２１２と、動的バイアス生成回路２１４とを含む。少なくとも幾つかの例において、ＬＤＯ１０４は、抵抗器２１６及び／又はコンデンサ２１８など、ＬＤＯ１０４の出力において１つ又は複数の構成要素に結合されるように適合される。エラー増幅器部２０２は、任意の適切なオペレーショナルトランスコンダクタンスアンプ（ＯＴＡ）であってもよく、その範囲は本明細書に限定されない。

【0020】

ＬＤＯ１０４の例示のアーキテクチャにおいて、エラー増幅器２０２は、パスＦＥＴ２０８のドレインに結合された第１の入力（例えば、正又は非反転入力）と、基準電圧（Ｖｒｅｆ）を受け取るように構成された第２の入力（例えば、負又は反転入力）と、出力とを有する。補償回路２０４は、エラー増幅器２０２の出力と接地２２０との間に結合される。少なくとも幾つかの例において、補償回路２０４は、エラー増幅器２０２の出力からのエラー増幅器出力信号（Ｖ＿ｅａ）を、フィルタリングするか又はその他の方式で補償し得る、キャパシタ及び／又は抵抗器などの１つ又は複数の受動構成要素（図示せず）を含む。バッファ２０６は、エラー増幅器２０２の出力に結合された入力と、パスＦＥＴ２０８のゲートに結合された出力とを有する。ＣＦＦＲＣ１０６は、パスＦＥＴ２０８のソースに結合され、ＶＩＮを受け取るように構成された入力と、パスＦＥＴ２０８のゲートに結合された出力とを有する。少なくとも幾つかの例において、インピーダンスがバッファ２０６の出力に提供され得る。これは、ＬＤＯ１０４において、バッファ２０６の出力と接地２２０との間に結合されたインピーダンス２２２として示されている。しかしながら、少なくとも幾つかの例において、インピーダンス２２２は物理的構成要素でなくてもよい。代わりに、インピーダンス２２２は、バッファ２０６に固有であり、バッファ２０６の出力に提供される、出力インピーダンスを表し得る。電流感知ＦＥＴ２１０は、パスＦＥＴ２０８のソースに結合されたソースと、パスＦＥＴ２０８のゲートに結合されたゲートと、適応バイアス生成回路２１２の入力に結合されたドレインとを有する。適応バイアス生成回路２１２は、補償回路２０４に結合された第１の出力と、動的バイアス生成回路２１４の第１の入力に結合された第２の出力とを有する。動的バイアス生成回路２１４は、バッファ２０６のバイアス入力に結合された第１の出力と、エラー増幅器２０２の第１の入力に結合された第２の出力と、Ｖｒｅｆを受け取るように構成された第２の入力と、パスＦＥＴ２０８のドレインに結合された第３の入力とを有する。少なくとも幾つかの例において、（ＶＯＵＴが提供される）ＬＤＯ１０４の出力が、パスＦＥＴ２０８のドレインである。少なくとも幾つかの例において、抵抗器２１６及びコンデンサ２１８が、パスＦＥＴ２０８のドレインと接地２２０との間に直列に結合され得る。少なくとも幾つかの例において、コンデンサ２１８は、ＬＤＯ１０４が結合されるように適合され、ＬＤＯ１０４によって提供されるＶＯＵＴの周波数応答において支配的な極を設定する、オフチップコンデンサであり得る。図２には示されていないが、少なくとも幾つかの実装では、抵抗器ディバイダが、パスＦＥＴ２０８のドレインと接地２２０との間に結合され、エラー増幅器２０２の第１の入力は、パスＦＥＴ２０８のドレインに直接的にではなく、抵抗器ディバイダの出力に結合される。

【0021】

ＬＤＯ１０４の例示の動作において、ＶＩＮが、パスＦＥＴ２０８によって受け取られ、渡されるので、ＬＤＯ１０４はそれをＶＯＵＴとして提供し得る。パスＦＥＴ２０８は、パスＦＥＴ２０８のゲートで受信された信号の値に基づいて、（ＶＯＵＴとして提供するための）ＶＩＮを渡す。パスＦＥＴ２０８を介して流れる電流の量は、パスＦＥＴ２０８のゲートで受信される信号の値に関連し、そのため、パスＦＥＴ２０８のゲートでのより大きい値の信号（パスＦＥＴ２０８のより大きいゲート－ソース間電圧差を生じさせるなど）が、より近い値のＶＩＮを有するＶＯＵＴをもたらし得る。パスＦＥＴ２０８のゲートにおいて信号を提供するために、エラー増幅器２０２は、ＶＯＵＴをＶｒｅｆと比較し、ＶＯＵＴとＶｒｅｆとの間の差を示す値を有するＶ＿ｅａを提供する。幾つかの実装において、エラー増幅器２０２は、以下で説明するように、適応バイアス生成回路２１２及び／又は動的バイアス生成回路２１４によって提供されるような、静的バイアス電流（例えば、負荷動作なし）と適応又は動的バイアス（例えば、過渡及び高負荷電流動作のため）との組合せでバイアスされ得る、折り畳みカスコードオペレーショナルトランスコンダクタンスアンプ（ＯＴＡ）ベースのエラー増幅器である。少なくとも幾つかの例において、適応バイアス生成回路２１２の制御下など、補償回路２０４によってＶ＿ｅａに補償が提供される。バッファ２０６は、Ｖ＿ｅａをパスＦＥＴ２０８のゲートに提供する。

【0022】

少なくとも幾つかの例において、ＣＦＦＲＣ１０６はまた、パスＦＥＴ２０８のゲートに信号を提供する。例えば、ＣＦＦＲＣ１０６は、ＶＩＮにおける電圧リップルを感知し得、電圧リップルを、ｉリップルとして示される電圧リップルの電流表現に変換し得、ｉ＿リップルをパスＦＥＴ２０８のゲートに提供し得る。ｉ＿リップルの電流及びＶ＿ｅａを提供する際にバッファ２０６によって提供される電流は、パスＦＥＴ２０８のゲートにおいて合計され、インピーダンス２２２に従って少なくとも部分的に決定される電圧を有する。少なくとも幾つかの例において、これはＶＩＮの電圧リップルをパスＦＥＴ２０８のゲートに反映し、ＬＤＯ１０４のＰＳＲ比を増加させる。例えば、パスＦＥＴ２０８のゲートにおいて提供される信号の電圧リップルは、バッファ２０６のトランスコンダクタンスに対するＣＦＦＲＣ１０６のトランスコンダクタンスの比を乗じたＶＩＮリップルにほぼ等しくし得る。バッファ２０６及びＣＦＦＲＣ１０６の少なくとも幾つかの構成要素のトランジスタレベル特性を合致させることによって、比を１に制御し得、それによって、パスＦＥＴ２０８のゲートにおいて提供される信号の電圧リップルをＶＩＮリップルにほぼ等しくする。比が１になるように制御されることに応答して、ＬＤＯ１０４のＶＯＵＴは、（利得／（１＋利得））×Ｖｒｅｆにほぼ等しくし得、ここで、利得はＬＤＯ１０４の閉ループ利得である。パスＦＥＴ２０８のゲート及びソースの両方へのコモンモード入力としてこのリップルを有することは、パスＦＥＴ２０８によってパスＦＥＴ２０８のドレイン上に結合されるリップルの量を低減し得、これは（上述のように）ＬＤＯ１０４の出力である。このようにして、ＬＤＯ１０４のＰＳＲ比が増加する。少なくとも幾つかの例において、ＬＤＯ１０４のＰＳＲ比が電圧加算増幅器を使用することなく増加され、それによって、ＬＤＯ１０４の低減された静止電流をもたらす。例えば、ＬＤＯ１０４の少なくとも幾つかの実装は、約５．６マイクロアンペア（μＡ）の無負荷静止電流を有する。

【0023】

少なくとも幾つかの例において、電流感知ＦＥＴ２１０は、パスＦＥＴ２０８のスケーリングされた複製であり、電流感知ＦＥＴ２１０を介して流れる電流（Ｉｂｉａｓ＿ａｄａｐとして示される）が、適応バイアス生成回路２１２に提供される。少なくとも幾つかの実装では、適応バイアス生成回路２１２は、約１：１２０００の感知比を有する１：Ｍ感知ＦＥＴベースのアーキテクチャを実装する（例えば、感知ＦＥＴ２１０は、パスＦＥＴ２０８のサイズの約１２０００倍のサイズを有する）。Ｉｂｉａｓ＿ａｄａｐに基づいて、適応バイアス生成回路２１２は、補償回路２０４及び／又は動的バイアス生成回路２１４などの、ＬＤＯ１０４の構成要素の帯域幅を変更し得る。例えば、Ｉｂｉａｓ＿ａｄａｐに基づいて、適応バイアス生成回路２１２は、補償回路２０４を制御（又はバイアス）するために補償回路２０４に補償電流（Ｉｃｏｍｐ）を提供し得る。補償回路２０４は、周波数応答ゼロがエラー増幅器２０２の出力に導入される、極ゼロトラッキング補償技法を実装し得る。例えば、ＬＤＯ１０４は２極システム（例えば、上記で記載したように、コンデンサ２１８から生じる極、及びエラー増幅器２０２の出力から生じる極）であり得る。ＬＤＯ１０４の安定性を維持するために、エラー増幅器２０２の出力において導入される極に対して補償回路２０４によって補償が提供される。補償は、ある範囲の負荷電流にわたってＬＤＯ１０４の安定性を維持するために、（例えば、ＬＤＯ１０４の負荷電流に基づいて）Ｉｃｏｍｐに従って変調された位置を有する周波数応答ゼロであり得る。

【0024】

Ｉｂｉａｓ＿ａｄａｐ及び／又はＶＯＵＴに基づいて、適応バイアス生成回路２１２はまた、適応電流（Ｉａｄｐ）を動的バイアス生成回路２１４に提供し得る。Ｉａｄｐ、Ｖｒｅｆ、及び／又はＶＯＵＴに基づいて（ＶＩＮに関してＶＯＵＴで発生するアンダーシュート又はオーバーシュートに応答するなど）、動的バイアス生成回路２１４は、エラー増幅器２０２及びバッファ２０６に動的バイアス電流（Ｉｄｙｎ）を提供し得る。少なくとも幾つかの例において、Ｉｄｙｎは、（例えば、パスＦＥＴ２０８のドレインにおける）負荷過渡の間の電圧オーバーシュート又はアンダーシュートを緩和するために、エラー増幅器２０２及びバッファ２０６に電流バーストを提供するように構成される。同様に、動的バイアス生成回路２１４は、Ｖｐｕｌｌｄｏｗｎを介してパスＦＥＴ２０８のドレインをプルダウン（例えば、ロード）して、ＶＯＵＴの値を減少させ得、それによって、回復時間（例えば、幾つかの実装では約１０マイクロ秒未満まで）と、ＶＯＵＴにおけるオーバーシュートに応答してオーバーシュート量とを低減し得る。少なくとも幾つかの例において、適応バイアス生成回路２１２及び／又は動的バイアス生成回路２１４は、適応バイアス生成回路２１２及び／又は動的バイアス生成回路２１４によって提供される１つ又は複数の信号などを介して、トランジスタ３０７のトランスコンダクタンスを追跡すること、又はトランジスタ３２６のトランスコンダクタンスにほぼ等しくなるように制御されることを促進する。

【0025】

図３は、ＬＤＯ１０４の一部の例示の実装の概略図である。少なくとも幾つかの例において、図３は、図２に示されるようなＬＤＯ１０４の少なくとも一部のトランジスタレベルの実装を表す。例えば、図３に示すように、ＬＤＯ１０４は、ＣＦＦＲＣ１０６と、バッファ２０６と、パスＦＥＴ２０８と、インピーダンス２２２とを含む。少なくとも幾つかの例において、ＣＦＦＲＣ１０６は、抵抗器３０２と、コンデンサ３０４と、差動増幅器３０６と、ｐ型ＦＥＴ（ＰＦＥＴ）３０７と、ＰＦＥＴ３０８と、ｎ型ＦＥＴ（ＮＦＥＴ）３１２及びＮＦＥＴ３１４を含む電流ミラー３１０と、ＰＦＥＴ３１８及びＰＦＥＴ３２０を含む電流ミラー３１６とを含む。幾つかの例において、バッファ２０６は、ＰＦＥＴ３２２、ＰＦＥＴ３２４、及びＰＦＥＴ３２６を含む。

【0026】

ＬＤＯ１０４の例示のアーキテクチャにおいて、抵抗器３０２は、バイアス電圧Ｖｇｓ＿ａｄａｐを受け取るように構成された第１の端子と、差動増幅器３０６の第１の入力（例えば、正又は非反転入力）に結合された第２の端子とを有する。コンデンサ３０４は、差動増幅器３０６の第１の入力と接地２２０との間に結合される。差動増幅器３０６は、ＰＦＥＴ３０８のゲートに結合された出力を有する。ＰＦＥＴ３０８のソースが、差動増幅器３０６の第２の入力（例えば、負又は反転入力）に結合される。ＰＦＥＴ３０７のゲートが差動増幅器３０６の第２の入力に結合され、ＰＦＥＴ３０７のドレインが差動増幅器３０６の第２の入力に結合され、ＰＦＥＴ３０７のソースがＶＩＮを受け取るように構成される。ＰＦＥＴ３０８のドレインが、ＮＦＥＴ３１２のドレイン及びゲートに結合される。また、ＮＦＥＴ３１２は、接地２２０に結合されたソースを有する。ＮＦＥＴ３１４は、ＮＦＥＴ３１２のゲートに結合されたゲートと、接地２２０に結合されたソースと、ＰＦＥＴ３１８のドレイン、ＰＦＥＴ３１８のゲート、及びＰＦＥＴ３２０のゲートに結合されたドレインとを有する。ＰＦＥＴ３１８及びＰＦＥＴ３２０はそれぞれ、ＶＩＮを受け取るように構成されたソースを有する。ＰＦＥＴ３２０は、パスＦＥＴ２０８のゲートに結合された、又はパスＦＥＴ２０８のゲートに結合されるように適合された、ドレインを有する。ＰＦＥＴ３２２及びＰＦＥＴ３２４は、ＶＩＮを受け取るように構成されたそれぞれのソースを有する。ＰＦＥＴ３２２のドレインが、ＰＦＥＴ３２２のゲートに結合され、上述のように、適応バイアス生成回路２１２に結合されるように適合される。少なくとも幾つかの例において、適応バイアス生成回路２１２は、ＰＦＥＴ３２２を介してＩｂｉａｓ＿ａｄａｐをシンクする。また、ＰＦＥＴ３２２はダイオード接続され、ＰＦＥＴ３２０のゲートに結合されたＰＦＥＴ３２２のゲートにおいてバイアス電圧Ｖｇｓ＿ａｄａｐを提供する。少なくとも幾つかの例において、感知ＦＥＴ２１０及びＰＦＥＴ３２２が同じものとして実装され得る。ＰＦＥＴ３２４はまた、パスＦＥＴ２０８のゲートに結合されたドレインを有する。ＰＦＥＴ３２６は、エラー増幅器２０２の出力に結合され、Ｖ＿ｅａを受け取るように構成されたゲートと、パスＦＥＴ２０８のゲートに結合されたソースと、接地２２０に結合されたドレインとを有する。少なくとも幾つかの例において、ＰＦＥＴ３０７及びＰＦＥＴ３２６のトランスコンダクタンスは、上記で記載したように、１のトランスコンダクタンス比を提供するように合致され得る。

【0027】

図２に示されるようなＬＤＯ１０４の例示の動作では、抵抗器３０２及びコンデンサ３０４が、差動増幅器３０６の第１の入力に結合された出力を有するローパスフィルタを形成する。少なくとも幾つかの例において、ローパスフィルタは、抵抗器３０２の抵抗値とコンデンサ３０４の静電容量値とに基づいてＣＦＦＲＣ１０６のカットオフ周波数を定義する。少なくとも幾つかの例において、カットオフ周波数は、約１００メガオームの抵抗器３０２の抵抗と、約１０ピコファラドのコンデンサ３０４の静電容量とから生じる約１５０ヘルツ（Ｈｚ）である。１５０Ｈｚのカットオフ周波数では、ＰＦＥＴ３０７のゲートは、ＰＦＥＴ３０７のソースと比較して交流（ＡＣ）接地に保持され得る。差動増幅器３０６は、ＰＦＥＴ３０８の制御を介して、ＰＦＥＴ３０７を介して流れる直流（ＤＣ）バイアス電流（Ｉｂｉａｓ）のための値を設定し得る。少なくとも幾つかの例において、差動増幅器３０６は、５トランジスタＯＴＡとして実装される。ローパスフィルタは、差動増幅器３０６と組み合わせて、サーボハイパスフィルタを形成し得る。

【0028】

少なくとも幾つかの例において、ＰＦＥＴ３２４のゲートが、抵抗器３０２及びコンデンサ３０４のフィルタを介する差動増幅器３０６と同様に、Ｖｇｓ＿ａｄａｐを受け取りＶｇｓ＿ａｄａｐによってバイアスされるように構成されるので、ＰＦＥＴ３０７及びＰＦＥＴ３２６のトランスコンダクタンスは合致され得、それによって、上記で記載されたように、１のトランスコンダクタンス比を提供し得る。ＰＦＥＴ３０７を介して流れる電流は、ｇ＿ｐｆｅｔ３０７×ＶＩＮ＿ｒｉｐｐｌｅに従って決定され得、ここで、ｇ＿ｐｆｅｔ３０７はＰＦＥＴ３０７のトランスコンダクタンスであり、ＶＩＮ＿ｒｉｐｐｌｅはＶＩＮに存在するリップルである。また、インピーダンス２２２が、バッファ２０６の出力インピーダンス（例えば、これは、パスＦＥＴ２０８のゲートにおいて提供されるインピーダンスである）によって支配される少なくとも幾つかの例において、インピーダンス２２２は、１／ｇ＿ｐｆｅｔ３２６に従って決定される近似値を有し得、ｇ＿ｐｆｅｔ３２６は、ＰＦＥＴ３２６のトランスコンダクタンスである。ＣＦＦＲＣ１０６によってパスＦＥＴ２０８のゲートに提供される電圧リップルであるＶ＿ｒｉｐｐｌｅは、ＰＦＥＴ３０７を介して流れる電流にインピーダンス２２２を乗じたものにほぼ等しい。そのため、上記を代入することによって、Ｖ＿ｒｉｐｐｌｅは、（ｇ＿ｐｆｅｔ３０７／ｇ＿ｐｆｅｔ３２６）×ＶＩＮ＿ｒｉｐｐｌｅにほぼ等しい。上記のようにｇ＿ｐｆｅｔ３０７／ｇ＿ｐｆｅｔ３２６が１になるよう制御される場合、Ｖ＿ｒｉｐｐｌｅはＶＩＮ＿ｒｉｐｐｌｅとほぼ等しくなる。

【0029】

ＶＩＮ＿ｒｉｐｐｌｅを受け取るパスＦＥＴ２０８のソースを備えるパスＦＥＴ２０８のゲートにおいてＶ＿ｒｉｐｐｌｅを提供すること（例えば、パスＦＥＴ２０８のゲート及びソースへの共通モード入力としてほぼＶＩＮ＿ｒｉｐｐｌｅを提供すること）で、ＶＯＵＴに渡されるＶＩＮ＿ｒｉｐｐｌｅの量が低減され、ＬＤＯ１０４のＰＳＲ比が増加される。図４は、例示の信号波形の図４００であり、ＣＦＦＲＣ１０６を含むＬＤＯ１０４とＣＦＦＲＣ１０６を含まないＬＤＯとのＰＳＲ比の比較を示す。図４００において、横軸は周波数を対数目盛りでＨｚ単位で表し、縦軸はＰＳＲを線形目盛りでｄＢ単位で表す。図４００に示すように、ＣＦＦＲＣ１０６は、ＣＦＦＲＣ１０６を含まないＬＤＯと比較して、広い周波数範囲にわたって増加したＰＳＲ比をＬＤＯ１０４に提供する。

【0030】

図５は、例示の信号波形の図５００であり、ＣＦＦＲＣ１０６を含むＬＤＯ１０４とＣＦＦＲＣ１０６を含まないＬＤＯとで変化する負荷電流（ＩＬとして示される）を説明する、ＰＳＲ比の別の比較を示す。図５００の波形は、約５ＶのＶＩＮ、約４．５ＶのＶＯＵＴ、及び約２．２マイクロファラッド（μＦ）の負荷容量を仮定する。図５００において、横軸は周波数を対数目盛りでＨｚ単位で表し、縦軸はＰＳＲを線形目盛りでｄＢ単位で表す。図５００に示すように、ＣＦＦＲＣ１０６は、ＣＦＦＲＣ１０６を含まないＬＤＯと比較して、広い周波数範囲にわたって増加したＰＳＲ比をＬＤＯ１０４に提供する。また、図５００に示されるように、ＣＦＦＲＣ１０６は、μＡ又はミリアンペア（ｍＡ）の単位で（例えば、１００μＡ、２０ｍＡ、及び２５０ｍＡの負荷電流の場合）、或る範囲の負荷電流にわたって増加したＰＳＲ比をＬＤＯ１０４に提供する。

【0031】

図６は、例示の信号波形の図６００であり、ＬＤＯ１０４の変化する出力静電容量（Ｃｏｕｔとして示される）を説明する、ＰＳＲ比の別の比較を示す。図６００の波形は、約５ＶのＶＩＮ、約４．５ＶのＶＯＵＴ、及び約２０ｍＡの負荷電流を仮定する。図６００において、横軸は周波数を対数目盛りでＨｚ単位で表し、縦軸はＰＳＲを線形目盛りでｄＢ単位で表す。図６００に示されるように、ＣＦＦＲＣ１０６は、１μＦ、２．２μＦ、及び１２．２μＦの出力キャパシタンスについて示される、或る範囲の出力キャパシタンスにわたって、同様に増加したＰＳＲ比をＬＤＯ１０４に提供する。

【0032】

図７は、例示の信号波形の図７００であり、ＬＤＯ１０４のＶＯＵＴの変化する値を説明する、ＰＳＲ比の別の比較を示す。図７００の波形は、約５ＶのＶＩＮ、約２．２μＦの負荷容量、及び約２０ｍＡの負荷電流を仮定する。図７００において、横軸は周波数を対数目盛りでＨｚ単位で表し、縦軸はＰＳＲを線形目盛りでｄＢ単位で表す。図７００に示されるように、ＣＦＦＲＣ１０６は、４．８Ｖ、４．７Ｖ、４．５Ｖ、及び４ＶのＶＯＵＴ値について示される、或る範囲のＶＯＵＴの値にわたって同様に増加したＰＳＲ比をＬＤＯ１０４に提供する。

【0033】

図８Ａ及び図８Ｂは例示の信号波形の図である。例えば、図８Ａは、約１００μＡから約２５０ｍＡへの負荷電流ステップアップに対するＬＤＯ１０４の負荷過渡応答の図８０５である。図８Ｂは、約２５０ｍＡから約１００μＡへの負荷電流ステップダウンに対するＬＤＯ１０４の負荷過渡応答の図８１０である。図８０５及び図８１０に示すように、適応バイアス生成回路２１２及び動的バイアス生成回路２１４を含まないＬＤＯと比較して、適応バイアス生成回路２１２及び動的バイアス生成回路２１４によってＶＯＵＴの値のアンダーシュート及びオーバーシュートが低減される。例えば、ＬＤＯ１０４に電流を注入することにより、適応バイアス生成回路２１２及び動的バイアス生成回路２１４を含まないＬＤＯと比較して、ＬＤＯ１０４では、ＶＯＵＴの値のアンダーシュートが低減される（また、ＶＯＵＴをプルダウンすることにより、ＶＯＵＴのオーバーシュートが低減される）。

【0034】

本明細書では、「結合する」という用語は、本明細書と一貫した機能的関係を可能にする接続、通信、又は信号パスを網羅し得る。例えば、装置Ａが或るアクションを実施するために装置Ｂを制御するための信号を提供する場合、（ａ）第１の例において、デバイスＡがデバイスＢに直接結合されるか、又は（ｂ）第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を実質的に変更しない場合に、デバイスＡは介在構成要素Ｃを介してデバイスＢに間接的に結合され、従って、デバイスＢは、デバイスＡによって提供される制御信号を介してデバイスＡによって制御される。

【0035】

或るタスク又は機能を実施する「ように構成される」デバイスは、その機能を実施するために、製造業者によって製造時に構成され（例えば、プログラムされ、及び／又はハードワイヤードされ）、及び／又は、機能及び／又は他の追加又は代替機能を実施するために、製造後にユーザによって構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介してもよく、ハードウェア構成要素の構成及び／又はレイアウトを介してもよく、デバイスの相互接続を介してもよく、又はそれらの組み合わせを介してもよい。

【0036】

特定の構成要素を含むものとして本明細書で記載される回路又はデバイスは、代わりに、それらの構成要素に結合されて、記載される回路又はデバイスを形成するように適合され得る。例えば、１つ又は複数の半導体素子（トランジスタなど）、１つ又は複数の受動素子（抵抗器、コンデンサ、及び／又はインダクタなど）、及び／又は１つ又は複数のソース（電圧及び／又は電流源など）を含むものとして本明細書で記載する構造は、代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内の半導体素子のみを含み得、エンドユーザ及び／又はサードパーティなどによる製造時又は製造後のいずれかに、受動素子及び／又はソースの少なくとも幾つかに結合されて、記載する構造を形成するように適合され得る。

【0037】

特定の構成要素は本明細書では特定のプロセス技術のものとして記載され得るが、これらの構成要素は他のプロセス技術の構成要素と交換され得る。本明細書で記載される回路は、構成要素交換前に利用可能な機能と少なくとも部分的に同様の機能を提供するために、交換された構成要素を含むように再構成可能である。抵抗器として示される構成要素は特に明記しない限り、一般に、示される抵抗器によって表されるインピーダンスの量を提供するために、直列及び／又は並列に結合される任意の１つ又は複数の要素を表す。例えば、単一の構成要素として本明細書に示され、記載される抵抗器又はコンデンサは、代わりに、単一の抵抗器又はコンデンサと同じ２つのノード間で直列又は並列に結合される、それぞれ複数の抵抗器又はコンデンサであり得る。

【0038】

本記載における「接地電圧電位」という語句の使用は、シャーシ接地、接地、浮動接地、仮想接地、デジタル接地、共通接地、及び／又は本明細書の教示に適用可能であるか、又はそれに適した任意の他の形態の接地接続を含む。特に明記しない限り、値に先行する「約」、「およそ」、又は「実質的に」は、値の±１０％を意味する。

【0039】

本発明の特許請求の範囲内で、記載した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】