特許 7701589 帯域幅ブースト双方向シリアルバスバッファ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-06-24

(45)【発行日】2025-07-02

(54)【発明の名称】帯域幅ブースト双方向シリアルバスバッファ回路

(51)【国際特許分類】

   G06F 3/00 20060101AFI20250625BHJP

   G06F 13/38 20060101ALI20250625BHJP

【ＦＩ】

G06F3/00 W

G06F13/38 350

【請求項の数】 18

(21)【出願番号】P 2022535801

(86)(22)【出願日】2020-12-14

(65)【公表番号】

(43)【公表日】2023-02-27

(86)【国際出願番号】 US2020064760

(87)【国際公開番号】W WO2021119574

(87)【国際公開日】2021-06-17

【審査請求日】2023-11-16

(31)【優先権主張番号】62/947,553

(32)【優先日】2019-12-13

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/934,135

(32)【優先日】2020-07-21

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ケイル エドワード アディントン

(72)【発明者】

【氏名】ジョナサン リー ヴァルデス

【審査官】北村 学

(56)【参考文献】

【文献】特開２０１７－１３４４５７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／０３０４４４２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００７／０２４７１８４（ＵＳ，Ａ１）

【文献】米国特許第０６１３０４８８（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ ３／００

Ｇ０６Ｆ １３／３８

(57)【特許請求の範囲】

【請求項1】

シリアルバスバッファ回路であって、
マスター入出力データ端子と、
スレーブ入出力データ端子と、
前記マスター入出力データ端子と前記スレーブ入出力データ端子との間に低インピーダンス接続を提供するように構成されるスイッチド抵抗器回路であって、
前記マスター入出力データ端子に結合される第１の端子と、第２の端子と、制御端子とを有する第１のスイッチと、
前記第１のスイッチの第２の端子に結合される第１の端子と、第２の端子とを有する第１の抵抗器と、
前記第１の抵抗器の第２の端子に結合される第１の端子と、前記スレーブ入出力データ端子に結合される第２の端子と、制御端子とを有する第２のスイッチと、
を含む、前記スイッチド抵抗器回路と、
前記マスター入出力データ端子と前記スレーブ入出力データ端子と前記第１のスイッチの制御端子と前記第２のスイッチの制御端子とに結合されるスイッチ制御回路と、
を含む、シリアルバスバッファ回路。

【請求項2】

請求項１に記載のシリアルバスバッファ回路であって、
前記第１のスイッチの第１の端子に結合される非反転入力端子と、前記第２のスイッチの第２の端子に結合される反転入力端子と、出力端子とを有する増幅器を更に含む、シリアルバスバッファ回路。

【請求項3】

請求項２に記載のシリアルバスバッファ回路であって、
前記マスター入出力データ端子に結合される第１の端子と、接地端子に結合される第２の端子と、前記増幅器の出力端子に結合される第３の端子とを有するトランジスタを更に含む、シリアルバスバッファ回路。

【請求項4】

請求項１に記載のシリアルバスバッファ回路であって、
前記第２のスイッチの第２の端子に結合される非反転入力端子と、前記第１のスイッチの第１の端子に結合される反転入力端子と、出力端子とを有する増幅器を更に含む、シリアルバスバッファ回路。

【請求項5】

請求項４に記載のシリアルバスバッファ回路であって、
前記スレーブ入出力データ端子に結合される第１の端子と、接地端子に結合される第２の端子と、前記増幅器の出力端子に結合される第３の端子とを有するトランジスタを更に含む、シリアルバスバッファ回路。

【請求項6】

請求項１に記載のシリアルバスバッファ回路であって、
電源端子に結合される第１の端子と、第２の端子とを有する第２の抵抗器と、
前記第２の抵抗器の第２の端子に結合される第１の端子と、前記マスター入出力データ端子に結合される第２の端子と、前記スイッチ制御回路に結合される制御端子とを有する第３のスイッチと、
を更に含む、シリアルバスバッファ回路。

【請求項7】

請求項１に記載のシリアルバスバッファ回路であって、
電源端子に結合される第１の端子と、第２の端子とを有する第２の抵抗器と、
前記第２の抵抗器の第２の端子に結合される第１の端子と、前記スレーブ入出力データ端子に結合される第２の端子と、前記スイッチ制御回路に結合される制御端子とを有する第３のスイッチと、
を更に含む、シリアルバスバッファ回路。

【請求項8】

シリアルバスバッファ回路であって、
マスター入出力データ端子と、
スレーブ入出力データ端子と、
前記マスター入出力データ端子と前記スレーブ入出力データ端子との間に低インピーダンス接続を提供するように構成されるスイッチド抵抗器回路と、
前記スイッチド抵抗器回路に結合されるスイッチ制御回路であって、前記マスター入出力データ端子の電圧と前記スレーブ入出力データ端子の電圧とに基づいて前記低インピーダンス接続をイネーブルするように構成される、前記スイッチ制御回路と、
を含む、シリアルバスバッファ回路。

【請求項9】

請求項８に記載のシリアルバスバッファ回路であって、
前記スイッチ制御回路が、前記マスター入出力データ端子における低論理電圧レベルの検出又は前記スレーブ入出力データ端子における低論理電圧レベルの検出に基づいて前記低インピーダンス接続をイネーブルするように更に構成される、シリアルバスバッファ回路。

【請求項10】

請求項８に記載のシリアルバスバッファ回路であって、
前記スイッチ制御回路が、前記マスター入出力データ端子における閾値を超える第１の電圧と前記スレーブ入出力データ端子における前記閾値を超える第２の電圧との検出に基づいて前記低インピーダンス接続をディセーブルするように更に構成される、シリアルバスバッファ回路。

【請求項11】

請求項１０に記載のシリアルバスバッファ回路であって、
前記スイッチ制御回路が、前記マスター入出力データ端子における第１の電圧のスルーレートが所定のスルーレートを超えることと前記スレーブ入出力データ端子における第２の電圧のスルーレートが前記所定のスルーレートを超えることとに基づいて前記低インピーダンス接続をディセーブルするように更に構成される、シリアルバスバッファ回路。

【請求項12】

請求項８に記載のシリアルバスバッファ回路であって、
前記スイッチド抵抗器回路が、第１のスイッチと、前記第１のスイッチに結合される抵抗器と、前記抵抗器に結合される第２のスイッチとを含み、
前記スイッチ制御回路が、前記低インピーダンス接続をイネーブルするために前記第１のスイッチと前記第２のスイッチとを閉じるように更に構成される、シリアルバスバッファ回路。

【請求項13】

請求項１２に記載のシリアルバスバッファ回路であって、
前記スイッチ制御回路が、前記低インピーダンス接続をディセーブルするために前記第１のスイッチと前記第２のスイッチとを開くように更に構成される、シリアルバスバッファ回路。

【請求項14】

請求項８に記載のシリアルバスバッファ回路であって、
前記マスター入出力データ端子における電圧と前記スレーブ入出力データ端子における電圧とに基づいて前記マスター入出力データ端子を駆動するように構成される駆動回路を更に含む、シリアルバスバッファ回路。

【請求項15】

請求項８に記載のシリアルバスバッファ回路であって、
前記マスター入出力データ端子における電圧と前記スレーブ入出力データ端子における電圧とに基づいて前記スレーブ入出力データ端子を駆動するように構成される駆動回路を更に含む、シリアルバスバッファ回路。

【請求項16】

方法であって、
シリアルバスバッファ回路のマスター入出力端子における第１の電圧を監視することと、
前記シリアルバスバッファ回路のスレーブ入出力端子における第２の電圧を監視することと、
前記第１の電圧と前記第２の電圧とを低論理レベル閾値と比較することと、
前記第１の電圧と前記第２の電圧とが前記低論理レベル閾値を下回ることに応答して前記マスター入出力端子と前記スレーブ入出力端子との間の低インピーダンス接続をイネーブルすることと、
前記第１の電圧と前記第２の電圧とをディセーブル閾値と比較することと、
前記第１の電圧と前記第２の電圧とが前記ディセーブル閾値を超えることに応答して前記マスター入出力端子と前記スレーブ入出力端子との間の低インピーダンス接続をディセーブルすることと、
前記第１の電圧のスルーレートを監視することと、
前記第２の電圧のスルーレートを監視することと、
前記第１の電圧のスルーレートと前記第２の電圧のスルーレートとを閾値スルーレートと比較することと、
前記第１の電圧のスルーレートと前記第２の電圧のスルーレートとが前記閾値スルーレートを超えることに応答して前記マスター入出力端子と前記スレーブ入出力端子との間の低インピーダンス接続をディセーブルすることと、
を含む、方法。

【請求項17】

請求項１６に記載の方法であって、
前記イネーブルすることが、
前記マスター入出力端子に抵抗器を接続するために第１のスイッチを閉じることと、
前記スレーブ入出力端子に前記抵抗器を接続するために第２のスイッチを閉じることと、
を含む、方法。

【請求項18】

請求項１６に記載の方法であって、
前記ディセーブルすることが、
前記マスター入出力端子から抵抗器を切り離すために第１のスイッチを開くことと、
前記スレーブ入出力端子から前記抵抗器を切り離すために第２のスイッチを開くことと、
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

集積回路間（Ｉ^２Ｃ）バスなどのユニバーサルシリアルバスは、デバイスのシステムを接続するために広く用いられている。例えば、Ｉ^２Ｃバスは、マスターデバイスと１つ又はそれ以上のスレーブデバイスとの間の通信を提供するために用いられる。そのような応用例では、スレーブデバイスによってシリアルバスに追加されるキャパシタンスが、信号遷移時間を著しく劣化させ、シリアルバスタイミング仕様の違反を引き起こすほど十分に大きいことがある。

【発明の概要】

【0002】

本明細書において、バス信号上の過渡現象（グリッチ）を低減するために、切替可能な低インピーダンス経路を含むシリアルバスバッファ回路について記載する。一例において、シリアルバスバッファ回路が、マスター入出力端子と、スレーブ入出力端子と、第１のスイッチと、第２のスイッチと、抵抗器と、スイッチ制御回路とを含む。第１のスイッチは、第１の端子と、第２の端子と、制御端子とを含む。第１の端子はマスター入出力端子に結合される。抵抗器は、第１の端子と第２の端子とを含む。抵抗器の第１の端子は、第１のスイッチの第２の端子に結合される。第２のスイッチは、第１の端子と、第２の端子と、制御端子とを含む。第２のスイッチの第１の端子は、抵抗器の第２の端子に結合される。第２のスイッチの第２の端子は、スレーブ入出力端子に結合される。スイッチ制御回路は、マスター入出力端子と、スレーブ入出力端子と、第１のスイッチの制御端子と、第２のスイッチの制御端子とに結合される。

【0003】

別の例において、シリアルバスバッファ回路が、マスター入出力端子と、スレーブ入出力端子と、スイッチド抵抗器回路と、スイッチ制御回路とを含む。スイッチド抵抗器回路は、マスター入出力端子とスレーブ入出力端子との間に低インピーダンス接続を提供するように構成される。スイッチ制御回路は、スイッチド抵抗器回路に結合され、マスター入出力端子の電圧及びスレーブ入出力端子の電圧に基づいて、低インピーダンス接続をイネーブルするように構成される。

【0004】

さらなる例において、或る方法が、シリアルバスバッファ回路のマスター入出力端子における第１の電圧を監視することと、シリアルバスバッファ回路のスレーブ入出力端子における第２の電圧を監視することとを含む。第１の電圧及び第２の電圧は、低論理レベル閾値と比較される。マスター入出力端子とスレーブ入出力端子間の低インピーダンス接続は、第１電圧又は第２の電圧が低論理閾値を下回ったことに応答してイネーブルされる。

【0005】

種々の例の詳細な説明のため、ここで、添付の図面を参照する。

【図面の簡単な説明】

【0006】

【図1】シリアルバスバッファ回路を含む例示のシリアルバスシステムのためのブロック図を示す。

【0007】

【図2】過渡現象低減回路要素を含む例示のシリアルバスバッファ回路のためのブロック図を示す。

【0008】

【図3】過渡現象低減回路要素のないシリアルバスバッファ回路におけるハンドオフにおいて生成されるグリッチを示す。

【0009】

【図4】過渡現象低減回路要素を含むシリアルバスバッファ回路におけるハンドオフにおいて生成されるグリッチを示す。

【0010】

【図5】シリアルバスバッファ回路における過渡現象を低減するための例示の方法のためのフローチャートを示す。

【発明を実施するための形態】

【0011】

シリアルバスバッファ回路は、シリアルバスシステム（Ｉ^２Ｃバスシステムなど）の容量性負荷を低減し、シグナルインテグリティを向上させるために用いられる。帯域幅がさほど広くないシリアルバスバッファは、ハンドオフ遷移の間、グリッチ（例えば、肯定応答、クロックストレッチ等）を生成する。幾つかのシリアルバスバッファ回路の実装は、良好なグリッチ排除を提供するが、シリアルバスデバイス間の隔離が不十分である。他のシリアルバス回路実装は、シリアルバスデバイス間の良好な隔離を提供するが、良好なグリッチ排除を提供するには遅すぎる。

【0012】

本記載のシリアルバスバッファ回路は、ハンドオフ条件が検出されたときに、シリアルバスバッファ回路のマスター端子とスレーブ端子との間で低インピーダンス補償経路を動的に切り替える補償回路を含む。低インピーダンス補償経路は、シリアルバスバッファ回路の帯域幅を増加させて、ハンドオフグリッチの振幅及び持続時間を減少させる。シリアルバスバッファ回路はまた、低インピーダンス補償経路がディセーブルされているときに良好なマスタスレーブ隔離を提供する。

【0013】

図１は、シリアルバスバッファ回路を含む例示のシリアルバスシステム１００のためのブロック図を示す。シリアルバスシステム１００は、マスターデバイス１０２、シリアルバスバッファ回路１０４、及びスレーブデバイス１０６を含む。シリアルバスシステム１００の幾つかの実装において、マスターデバイス１０２はＩ^２Ｃマスターであり、スレーブデバイス１０６はＩ^２Ｃスレーブであり、シリアルバスバッファ回路１０４はＩ^２Ｃシリアルバスバッファ回路である。マスターデバイス１０２は、シリアルバスバッファ回路１０４のマスター入出力端子１０４Ａに結合され、スレーブデバイス１０６は、シリアルバスバッファ回路１０４のスレーブ入出力端子１０４Ｂに結合される。シリアルバスバッファ回路１０４は、マスターデバイス１０２とスレーブデバイス１０６との間で隔離及び増大した駆動を提供する。シリアルバスバッファ回路１０４は、マスター入出力端子１０４Ａとスレーブ入出力端子１０４Ｂとの間に低インピーダンス補償経路を含む。シリアルバスバッファ回路１０４は、電位ハンドオフが検出されたときに、電位ハンドオフを検出し、低インピーダンス補償経路を可能にして、グリッチ振幅及び持続時間を減少させる。ハンドオフ条件が存在しない場合、シリアルバスバッファ回路１０４は、マスター入出力端子１０４Ａとスレーブ入出力端子１０４Ｂとの間に増大した隔離を提供するために、低インピーダンス補償経路をディセーブルする。

【0014】

図２は、過渡現象低減回路要素を含む、例示のシリアルバスバッファ回路２００のためのブロック図を示す。シリアルバスバッファ回路２００は、シリアルバスバッファ回路１０４の一実装である。シリアルバスバッファ回路２００は、スイッチド抵抗器回路２０２と、駆動回路２０４と、駆動回路２０６と、スイッチ制御回路２０８と、抵抗器２１０と、スイッチ２１２と、抵抗器２１４と、スイッチ２１６とを含む。スイッチド抵抗器回路２０２は、シリアルバスバッファ回路１０４の低インピーダンス補償経路の一実装である。スイッチド抵抗器回路２０２は、抵抗器２１８と、スイッチ２２０と、スイッチ２２２とを含む。スイッチ２２０及びスイッチ２２２は、抵抗器２１８をマスター入出力端子１０４Ａ及びスレーブ入出力端子１０４Ｂに接続し、マスター入出力端子１０４Ａとスレーブ入出力端子１０４Ｂとの間の低インピーダンス接続をイネーブルするために閉じられる。スイッチ２２０及びスイッチ２２２は、マスター入出力端子１０４Ａをスレーブ入出力端子１０４Ｂから隔離するために開かれる。

【0015】

スイッチ２２０の端子２２０Ａが、マスター入出力端子１０４Ａに結合される。スイッチ２２０の端子２２０Ｂが、抵抗器２１８の端子２１８Ａに結合される。抵抗器２１８の端子２１８Ｂが、スイッチ２２２の端子２２２Ｂに結合される。スイッチ２２２の端子２２２Ａが、スレーブ入出力端子１０４Ｂに結合される。

【0016】

スイッチ制御回路２０８は、マスター入出力端子１０４Ａ及びスレーブ入出力端子１０４Ｂの電圧を監視し、それらの電圧に基づいてスイッチド抵抗器回路２０２を制御する。スイッチ制御回路２０８は、マスター入出力端子１０４Ａに結合される端子２０８Ａと、スレーブ入出力端子１０４Ｂに結合される端子２０８Ｂとを含む。また、スイッチ制御回路２０８は、スイッチ２２０の制御端子２２０Ｃに結合される端子２０８Ｄと、スイッチ２２２の制御端子２２２Ｃに結合される端子２０８Ｅとを含む。スイッチ制御回路２０８は、マスター入出力端子１０４Ａ及びスレーブ入出力端子１０４Ｂ上の電圧をシリアルバスバッファ回路２００の論理低電圧（例えば、電源端子２３２における電源電圧の３０％）と比較する、アナログコンパレータなどのアナログ回路を含む。スイッチ制御回路２０８がマスター入出力端子１０４Ａ又はスレーブ入出力端子１０４Ｂにおいて論理低電圧を検出した場合、スイッチ制御回路２０８は、スイッチ２２０及びスイッチ２２２を閉じて、マスター入出力端子１０４Ａとスレーブ入出力端子１０４Ｂとの間の低インピーダンス接続をイネーブルする。

【0017】

また、スイッチ制御回路２０８は、マスター入出力端子１０４Ａ及びスレーブ入出力端子１０４Ｂ上の電圧を所定の電圧（例えば、７００ミリボルト（ｍｖ））と比較する、アナログコンパレータなどのアナログ回路を含み、マスター入出力端子１０４Ａ及びスレーブ入出力端子１０４Ｂにおける電圧のスルーレートを測定するスルーレート検出回路を含む。マスター入出力端子１０４Ａにおける電圧及びスレーブ入出力端子１０４Ｂにおける電圧が所定の電圧を超え、マスター入出力端子１０４Ａにおける電圧及びスレーブ入出力端子１０４Ｂにおける電圧のスルーレートが所定のスルーレート（例えば、マイクロ秒当たり１．２ボルト）を超える場合、スイッチ制御回路２０８は、スイッチ２２０及びスイッチ２２２を開いて、マスター入出力端子１０４Ａとスレーブ入出力端子１０４Ｂとの間の低インピーダンス接続をディセーブルする。

【0018】

また、スイッチ制御回路２０８は、アナログ回路要素の出力及びスイッチ２２０及び２２２の現在の状態に基づいてスイッチ２２０及びスイッチ２２２を制御（上述したように開閉）する、状態機械回路などのデジタル回路を含む。

【0019】

駆動回路２０４は、増幅器２２４及びトランジスタ２２６を含む。トランジスタ２２６は、駆動回路２０４の幾つかの実装においてＮチャネル金属酸化物半導体電界効果トランジスタである。増幅器２２４の非反転入力端子２２４Ａがマスター入出力端子１０４Ａに結合され、増幅器２２４の反転入力端子２２４Ｂがスレーブ入出力端子１０４Ｂに結合される。増幅器２２４の出力端子２２４Ｃが、トランジスタ２２６のゲート端子２２６Ｇに結合される。トランジスタ２２６のソース端子２２６Ｓが、接地端子２３４に結合される。トランジスタ２２６のドレイン端子２２６Ｄが、マスター入出力端子１０４Ａに結合される。増幅器２２４は、マスター入出力端子１０４Ａにおける電圧がスレーブ入出力端子１０４Ｂにおける電圧より大きいとき、トランジスタ２２６をオンにしてマスター入出力端子１０４Ａをプルダウンする。

【0020】

駆動回路２０６は、増幅器２２８及びトランジスタ２３０を含む。トランジスタ２３０は、駆動回路２０６の幾つかの実装においてＮチャネルＭＯＳＦＥＴである。増幅器２２８の非反転入力端子２２８Ａがスレーブ入出力端子１０４Ｂに結合され、増幅器２２８の反転入力端子２２８Ｂがマスター入出力端子１０４Ａに結合される。増幅器２２８の出力端子２２８Ｃが、トランジスタ２３０のゲート端子２３０Ｇに結合されている。トランジスタ２３０のソース端子２３０Ｓが、接地端子２３４に結合されている。トランジスタ２３０のドレイン端子２３０Ｄが、スレーブ入出力端子１０４Ｂに結合されている。増幅器２２８は、スレーブ入出力端子１０４Ｂにおける電圧がマスター入出力端子１０４Ａにおける電圧より高いとき、トランジスタ２３０をオンにしてスレーブ入出力端子１０４Ｂをプルダウンする。

【0021】

スイッチ２１２は、抵抗器２１０をマスター入出力端子１０４Ａに結合して、スイッチ制御回路２０８の制御下でマスター入出力端子１０４Ａをプルアップする。抵抗器２１０は、電源端子２３２に結合される端子２１０Ａと、スイッチ２１２の端子２１２Ａに結合される端子２１０Ｂとを含む。スイッチ２１２の端子２１２Ｂがマスター入出力端子１０４Ａに結合され、スイッチ２１２の制御端子２１２Ｃがスイッチ制御回路２０８の端子２０８Ｃに結合される。スイッチ制御回路２０８は、マスター入出力端子１０４Ａの電圧が閾値（例えば、電源端子２３２の電圧の３０％）を超えたことに基づいてスイッチ２１２を閉じ、マスター入出力端子１０４Ａの電圧の立ち上がり時間を減少する。

【0022】

スイッチ２１６は、抵抗器２１４をスレーブ入出力端子１０４Ｂに結合して、スイッチ制御回路２０８の制御下でマスター入出力端子１０４Ａをプルアップする。抵抗器２１４は、電源端子２３２に結合される端子２１４Ａと、スイッチ２１６の端子２１６Ａに結合される端子２１４Ｂとを含む。スイッチ２１６の端子２１６Ｂがスレーブ入出力端子１０４Ｂに結合され、スイッチ２１６の制御端子２１６Ｃがスイッチ制御回路２０８の端子２０８Ｆに結合される。スイッチ制御回路２０８は、スレーブ入出力端子１０４Ｂの電圧が閾値（例えば、電源端子２３２の電圧の３０％）を超えたことに基づいてスイッチ２１６を閉じ、スレーブ入出力端子１０４Ｂの電圧の立ち上がり時間を減少する。

【0023】

図３は、過渡現象低減回路要素のないシリアルバスバッファ回路において、ハンドオフで生じるグリッチを示す。グリッチ３００は、約９６５ｍＶの最大振幅を有し、約３５０ナノ秒（ｎｓ）の間、振幅が約３００ｍＶよりも大きい。

【0024】

図４は、シリアルバスバッファ回路１０４の実装によってハンドオフで生成されるグリッチを示す。グリッチ４００は、８３０ｍＶ未満の最大振幅を有し、約１４０ナノ秒（ｎｓ）未満の間、振幅が約３００ｍＶを超える。このように、シリアルバスバッファ回路１０４は、過渡現象低減回路要素のないシリアルバスバッファ回路に対して、シリアルバス上の過渡現象グリッチの振幅及び持続時間を実質的に減少させる。

【0025】

図５は、シリアルバスバッファ回路における過渡現象を低減するための例示の方法５００のためのフローチャートを示す。便宜上、順次示されているが、示されている行為の少なくとも幾つかが、異なる順で実施され得及び／又は並列に実施され得る。また、幾つかの実装が、示された行為のうちの幾つかのみを行い得る。方法５００の動作は、シリアルバスバッファ回路２００の実装によって行われる。

【0026】

ブロック５０２において、スイッチ制御回路２０８は、マスター入出力端子１０４Ａにおける電圧及びスレーブ入出力端子１０４Ｂにおける電圧を監視する。

【0027】

ブロック５０４において、スイッチ制御回路２０８がマスター入出力端子１０４Ａにおける電圧を低論理レベル閾値（例えば、電源端子２３２における電圧の３０％）と比較し、スレーブ入出力端子１０４Ｂにおける電圧を低論理レベル閾値と比較する。

【0028】

ブロック５０６において、マスター入出力端子１０４Ａにおける電圧が低論理レベル閾値より小さい場合、又はスレーブ入出力端子１０４Ｂにおける電圧が低論理レベル閾値より小さい場合、方法はブロック５０８において継続する。マスター入出力端子１０４Ａにおける電圧が低論理レベル閾値を下回らず、かつスレーブ入出力端子１０４Ｂにおける電圧が低論理レベル閾値を下回らない場合、この方法はブロック５０２において継続する。

【0029】

ブロック５０８において、スイッチ制御回路２０８は、マスター入出力端子１０４Ａとスレーブ入出力端子１０４Ｂとの間の低インピーダンス経路を可能にする。低インピーダンス経路をイネーブルすることは、スイッチ２２０及びスイッチ２２２を閉じることを含む。低インピーダンスパスがイネーブルされる一方で、ハンドオフ過渡電流が減少する。

【0030】

ブロック５１０において、スイッチ制御回路２０８は、マスター入出力端子１０４Ａにおける電圧及びスレーブ入出力端子１０４Ｂにおける電圧を監視し、マスター入出力端子１０４Ａにおける電圧のスルーレート及びスレーブ入出力端子１０４Ｂにおける電圧のスルーレートを監視する。

【0031】

ブロック５１２において、スイッチ制御回路２０８がマスター入出力端子１０４Ａにおける電圧を所定の閾値（ディセーブル閾値、例えば、７００ｍｖ）と比較し、スレーブ入出力端子１０４Ｂにおける電圧を所定の閾値と比較し、マスター入出力端子１０４Ａにおける電圧のスルーレートを閾値スルーレート（例えば、１．２ｖ／ｕｓ）と比較し、スレーブ入出力端子１０４Ｂにおける電圧のスルーレートを閾値スルーレートと比較する。

【0032】

ブロック５１４において、マスター入出力端子１０４Ａにおける電圧が所定の閾値より大きく、マスター入出力端子１０４Ａにおける電圧のスルーレートが閾値スルーレートより大きく、スレーブ入出力端子１０４Ｂにおける電圧が所定の閾値より大きく、スレーブ入出力端子１０４Ｂにおける電圧のスルーレートが、閾値スルーレートより大きい場合、方法５００はブロック５１６において継続する。マスター入出力端子１０４Ａの電圧が所定の閾値より大きくない場合、マスター入出力端子１０４Ａの電圧のスルーレートが閾値スルーレート以下である場合、スレーブ入出力端子１０４Ｂの電圧が所定の閾値より大きくない場合、又はスレーブ入出力端子１０４Ｂの電圧のスルーレートが閾値スルーレートより大きくない場合、方法５００はブロック５１０に続く。

【0033】

ブロック５１６において、スイッチ制御回路２０８は、マスター入出力端子１０４Ａとスレーブ入出力端子１０４Ｂとの間の低インピーダンス経路をディセーブルする。低インピーダンス経路をディセーブルすることは、スイッチ２２０及びスイッチ２２２を開くことを含む。

【0034】

「結合する」という用語は、本明細書全体を通じて用いられている。この用語は、本明細書の記載と一貫した機能性関係を可能にする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが或る行為を行なうためにデバイスＢを制御するための信号を生成する場合、第１の例において、デバイスＡはデバイスＢに結合されるか、又は第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能関係を実質的に変化させない場合、デバイスＢがデバイスＡによって生成される制御信号を介してデバイスＡによって制御されるように、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合される。

【0035】

本発明の特許請求の範囲内で、記載した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】