特許 7703458 複合誘電体層を含む集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-06-27

(45)【発行日】2025-07-07

(54)【発明の名称】複合誘電体層を含む集積回路

(51)【国際特許分類】

   H10D 84/80 20250101AFI20250630BHJP

【ＦＩ】

H10D84/80 101A

【請求項の数】 6

(21)【出願番号】P 2021577226

(86)(22)【出願日】2020-06-23

(65)【公表番号】

(43)【公表日】2022-09-08

(86)【国際出願番号】 US2020039052

(87)【国際公開番号】W WO2020263774

(87)【国際公開日】2020-12-30

【審査請求日】2023-06-19

(31)【優先権主張番号】16/453,796

(32)【優先日】2019-06-26

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(72)【発明者】

【氏名】グルヴァユラッパン エス マトゥール

(72)【発明者】

【氏名】アッバス アリ

(72)【発明者】

【氏名】プールニカ フェルナンデス

(72)【発明者】

【氏名】バスカール スリニヴァサン

(72)【発明者】

【氏名】ダレル アール クルーメ

(72)【発明者】

【氏名】ジョアオ セルジオ アフォンソ

(72)【発明者】

【氏名】シーチャン チャン

(72)【発明者】

【氏名】シャリク アルシャド

【審査官】戸川 匠

(56)【参考文献】

【文献】特開２００９－２９００３９（ＪＰ，Ａ）

【文献】国際公開第２０１５／１５１７８６（ＷＯ，Ａ１）

【文献】特開２００３－２８２７２６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０１８７５９８（ＵＳ，Ａ１）

【文献】特開２０１１－０８６７６９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ８４／８０

(57)【特許請求の範囲】

【請求項1】

集積回路を製造する方法であって、
半導体基板を提供することであって、前記半導体基板が、前記半導体基板上又は前記半導体基板の上に配置される絶縁層と、前記絶縁層の上に配置される第１の導電性プレートとを含む、前記半導体基板を提供することと、
前記第１の導電性プレートの上に複合誘電体層を形成することであって、
各々が実質的に同じ第１の化学組成を有する第１のサブ層と第２のサブ層とを形成することと、
前記第１のサブ層と前記第２のサブ層との間に第２の異なる化学組成を有する第３のサブ層を形成することと、
を含む、前記複合誘電体層を形成することと、
前記複合誘電体層の直接上に位置する第２の導電性プレートを形成することと、
を含み、
前記第１及び第３のサブ層を形成することが、約３１２Ｗの高周波ＲＦ電力を供給することと、それぞれ約４２ｓｃｃｍと８０００ｓｃｃｍと１４２０ｓｃｃｍとでシランガスとヘリウムと亜酸化窒素とを流すこととを含む、方法。

【請求項2】

請求項１に記載の方法であって、
前記複合誘電体層をトランジスタゲート電極の上に形成することを更に含む、方法。

【請求項3】

請求項２に記載の方法であって、
前記第２の導電性プレート上に第２の誘電体層を形成することであって、前記第２の誘電体層が、前記第２の導電性プレートの直接上に位置し、前記第２の導電性プレートと横方向に同一の広がりを有する、前記第２の誘電体層を形成することと、
前記複合誘電体層と前記第２の誘電体層との上にプレメタル誘電体（ＰＭＤ）層を堆積することであって、前記ＰＭＤ層が頂部側を有する、前記ＰＭＤ層を堆積することと、
前記トランジスタゲート電極と前記第１の導電性プレートと前記第２の導電性プレートとに前記頂部側から延在する導電性コンタクトを形成することと、
を更に含む、方法。

【請求項4】

請求項２に記載の方法であって、
前記トランジスタゲート電極上と前記第１の導電性プレート上とにシリサイドコンタクトを形成することを更に含む方法。

【請求項5】

請求項３に記載の方法であって、
前記第２の誘電体層が窒化シリコンを含む、方法。

【請求項6】

請求項１に記載の方法であって、
前記第１の化学組成がシリコン酸化物を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示のいくつかの例に従って、集積回路が、半導体基板上又は半導体基板の上に配置される絶縁層を含む。集積回路はまた、絶縁層の上に位置する第１の導電性プレートと、第１の導電性プレートの上に位置する複合誘電体層とを含む。複合誘電体層は、第１の化学組成を含む第１のサブ層と、第２の異なる化学組成を含む第２のサブ層と、第１の化学組成と実質的に同様の第３の化学組成を含む第３のサブ層とを含む。集積回路はさらに、第１の導電性プレートの上の複合誘電体層の直接上に位置する第２の導電性プレートを含む。

【発明の概要】

【0002】

本開示のいくつかの例に従って、集積回路を製造する方法が、半導体基板を提供することを含み、半導体基板は、半導体基板上又は半導体基板の上に配置される絶縁層と、絶縁層の上に配置される第１の導電性プレートとを含む。この方法は、第１の導電性プレートの上に複合誘電体層を形成することをさらに含み、複合誘電体層は、各々が実質的に同じ第１の化学組成を有する、第１のサブ層及び第２のサブ層を含む。次に、この方法は、第１のサブ層と第２のサブ層との間に第２の異なる化学組成を有する第３のサブ層を形成することと、複合誘電体層の直接上に配置される第２の導電性プレートを形成することとを含む。

【0003】

種々の例の詳細な説明のため、ここで添付の図面を参照する。

【図面の簡単な説明】

【0004】

【図1】種々の例に従った、高精度コンデンサ及びトランジスタを含む、例示の集積回路を示す。

【0005】

【図2】種々の例に従った、集積回路の製造方法を説明する例示の方法を示す。

【0006】

【図3a】種々の例に従った、製造の連続的段階における集積回路の製造を示す。

【図3b】種々の例に従った、製造の連続的段階における集積回路の製造を示す。

【図3c】種々の例に従った、製造の連続的段階における集積回路の製造を示す。

【図3d】種々の例に従った、製造の連続的段階における集積回路の製造を示す。

【図3e】種々の例に従った、製造の連続的段階における集積回路の製造を示す。

【図3f】種々の例に従った、製造の連続的段階における集積回路の製造を示す。

【図3g】種々の例に従った、製造の連続的段階における集積回路の製造を示す。

【図3h】種々の例に従った、製造の連続的段階における集積回路の製造を示す。

【図3i】種々の例に従った、製造の連続的段階における集積回路の製造を示す。

【図3j】種々の例に従った、製造の連続的段階における集積回路の製造を示す。

【発明を実施するための形態】

【0007】

アナログデジタルコンバータなどの高精度アナログ集積回路は、しばしば、適切な動作のためにいくつかの高精度コンデンサを用いる。例えば、ビットコンバータでは、コンデンサ要件の例には、１０年間で０．０００７５％未満の比安定性、１０ｐｐｍ／Ｖ未満の電圧係数、０．０５％／℃未満の温度ドリフト整合、０．０００７５％未満の誘電吸収、及び０．５ｆＦ／μｍ^２を超える静電容量がある。高精度コンデンサは一般に、アナログ集積回路を製造するために用いられる製造プロセスの一部として形成される。場合によっては、高精度コンデンサは、２つの導電性プレートの間に複数層の誘電性材料の積層を置くことによって形成される。導電性プレートは、窒化チタン、ドープされた多結晶シリコン、及び／又は金属など、集積回路内に存在する導電性材料を用いて形成し得る。複数層の積層は、窒化シリコン及び二酸化シリコンなどの、誘電性材料の１つ又は複数の層を含み得る。例えば、複数の誘電体材料の積層が、二酸化シリコン（ＳｉＯ_２）を含む第１の層と、窒化シリコン（Ｓｉ_３Ｎ_４）を含む第２の層と、二酸化シリコンを含む第３の層とを含み得、一方の二酸化シリコン層は頂部導電性プレートに接し、他方の二酸化シリコン層は底部導電性プレートに接し、窒化シリコン層は２つの二酸化シリコン層の間に配置される。二酸化シリコン、窒化シリコン、及び二酸化シリコンのこの積層は、ＯＮＯ積層と称することがある。

【0008】

現在用いられている製造プロセスは、窒化シリコン（Ｓｉ_３Ｎ_４）プレメタル誘電体（ＰＭＤ）ライナ層を用い、ＰＭＤライナ層は、引っ張り強度を提供し、下にあるトランジスタをその後形成されるＰＭＤ材料から保護し、ＰＭＤ材料を介するトランジスタ及び高精度コンデンサへのコンタクトのための開口の形成の間のエッチストップ層として作用する。ＰＭＤライナは、典型的にはＯＮＯ積層上に堆積され、そのような配置を有することで、窒化シリコン及びシリコン酸化物層をエッチングするために異なるドライ／ウェットエッチング化学物質が実装されるので、コンタクトエッチングプロセスは、複数の事例においてエッチング化学物質を変更しなければならないという点で、コンタクト開口の形成の間の付加的な課題がもたらされる。例えば、シリコン酸化物をエッチングするためには、アルゴン、水素、及びペルフルオロシクロペンテン（Ｃ_５Ｆ_８）を混合したテトラフルオロメタン／酸素（ＣＦ_４／Ｏ_２）プラズマを含む第１のエッチング化学物質が必要である。一方、窒化シリコンをエッチングするためには、アルゴンとジフルオロメタン（ＣＨ_２Ｆ_２）とを混合したＣＦ_４プラズマを含む第２のエッチング化学物質が必要である。製造の観点からは、コンタクトエッチングプロセス中の複数の事例においてエッチング化学物質を変えることは望ましくない。したがって、上述の問題を軽減する製造方法が望ましい。

【0009】

したがって、本開示で説明されるシステム及び方法は、上述の問題を軽減する。本開示は、誘電体の期待される機能を果たすことに加えて、ＰＭＤライナ層として作用するＯＮＯを含む誘電体積層を用いることを記載する。特に、ＯＮＯ積層中に存在する窒化シリコンは、エッチストップ層の機能を果たし、下にあるトランジスタに対し、利点となる引っ張り強度を提供する。このような多機能ＯＮＯ積層を用いることにより、別個のライナ層を用いる必要がなくなり、したがって、エッチング化学物質を変更する事例数が低減される。

【0010】

ここで、添付の図面に示される例を詳細に参照する。可能な限り、図面及び明細書における同じ参照番号は、同じ又は類似の部分を参照するために用いられている。図面において、一例の形状及び厚さは、明確さ及び便宜のために誇張されている場合がある。具体的に示されていないか又は説明されていない要素は様々な形態をとり得る。また、或る層が別の層上又は或る基板「上」にあると言及される場合、それは、直接他の層上又は基板上に存在してもよく、又は介在層が存在してもよい。

【0011】

図１は、高精度コンデンサ１１０及びトランジスタ１２０を含む例示の集積回路１００を示し、トランジスタ１２０は、半導体基板１３０内及び上に形成される。半導体基板１３０は、例えば、シリコンウェハ、ガリウムヒ化物ウェハ又は他の合金化合物半導体ウェハ、ＳＯＩ（silicon-on-insulator）ウェハ、又は、集積回路１００の形成に適した他の基板とし得る。高精度コンデンサ１１０は絶縁層１０３の上に形成され、絶縁層１０３は、厚いシリコン酸化物層（例えば、３５００～４５００Ａ）であり、トランジスタなどの近隣の半導体デバイス構成要素間の電流リークを防止するために用いられる。いくつかの例において、絶縁層１０３はシャロートレンチアイソレーション（ＳＴＩ）領域であり、他の例において、絶縁層１０３は、シリコンを局所的に酸化すること（ＬＯＣＯＳ層／領域とも称される）によって形成される。

【0012】

図１に示されている絶縁層１０３は、ＳＴＩ層であり、半導体デバイス製造プロセスの間の初期に、また半導体デバイス構成要素が形成される前に、つくられる。ＳＴＩプロセスの工程は、半導体基板内のトレンチのパターンをエッチングすることと、トレンチを充填するために１つ又は複数の誘電体材料（二酸化シリコンなど）を堆積することと、化学機械的平坦化などの技法を用いて過剰な誘電体を除去することとを含む。デバイスを製造する前にこの絶縁層１０３を形成することで、半導体基板１３０が、能動領域と絶縁領域に分割される（このような領域の例が図１に示されている）。能動領域１０１は、トランジスタなどの能動デバイスが形成される半導体基板１３０内の位置であり、一方、絶縁領域１０２は、能動デバイスを隔離する領域である。

【0013】

本例では、高精度コンデンサ１１０が、底部プレート１０４と、頂部プレート１０８と、底部プレート１０４と頂部プレート１０８との間に配置される複合誘電体層１０９とを含む。いくつかの例において、底部プレート１０４は、一般にポリシリコンと称される、厚さ約５０ナノメートルから１０００ナノメートルの多結晶シリコンを含み、場合によっては底部プレート１０４上に金属シリサイド層１１３を含む。金属シリサイド層１１３は、例えば、チタンシリサイド、タングステンシリサイド、白金シリサイド、コバルトシリサイド、モリブデンシリサイド、ニッケルシリサイドを含み得る。いくつかの例において、誘電体側壁１１１及び１１２が、底部プレート１０４の側面上に存在してもよい。

【0014】

頂部プレート１０８は、例えば、約２０ナノメートル～３００ナノメートルの厚さを有する、チタン、窒化チタン、タンタル、窒化タンタル、チタンタングステン、及び／又はタングステンの１つ又は複数の層を含み得る。底部プレート１０４、複合誘電体層１０９、及び頂部プレート１０８は、高精度コンデンサ１１０を形成する。高精度コンデンサ１１０の横方向の寸法は、頂部プレート１０８の横方向の寸法を画定するために用いられるフォトリソグラフィ及びエッチングプロセスによって制御され得る。

【0015】

複合誘電体層１０９は、複数のサブ層、例えば、第１、第２、及び第３のサブ層１３２、１３４、及び１３６を含み得る。第１のサブ層１３２は第１の化学組成を含み、第２のサブ層１３４は、第２の異なる化学組成を含み、第３のサブ層１３６は、第１の化学組成と実質的に同様の化学組成を含む。一例では、第１のサブ層１３２はシリコン酸化物を含み、第２のサブ層１３４は窒化シリコンを含み、第３のサブ層１３６はシリコン酸化物を含む。共に、複合誘電体層１０９はＯＮＯ積層と呼ぶことができ、ここで、Ｏはシリコン酸化物を指し、Ｎは窒化シリコンを指す。集積回路１００はまた、頂部プレート１０８の直接上に配置され、頂部プレート１０８と横方向に同一の広がりを有する別の誘電体層１１８を含む。誘電体層１１８は、一例では、窒化シリコン、シリコンカーバイド、又は非晶質炭素などのハードマスク材料を含む。

【0016】

ここで、金属酸化物半導体（ＭＯＳ）トランジスタのゲート誘電体層１２３を含むトランジスタ１２０を参照する。ゲート誘電体層１２３は、半導体基板１３０の頂部表面に形成される。トランジスタ１２０のソース領域１２１及びドレイン領域１２２は、ゲート電極１２４の下の半導体基板１３０内に形成される。ゲート電極１２４は、いくつかの例においてポリシリコンを含んでもよい。金属シリサイド層１２５、１２８、及び１２９は、ゲート電極１２４、ソース領域１２１、及びドレイン領域１２２上に任意に形成され得る。金属シリサイド層１２５、１２８、及び１２９は、例えば、チタンシリサイド、タングステンシリサイド、白金シリサイド、コバルトシリサイド、モリブデンシリサイド、又はニッケルシリサイドを含み得る。いくつかの例において、誘電体側壁１２６及び１２７が、ゲート電極１２４の側面上に存在してもよい。

【0017】

複合誘電体層１０９はまた、ゲート電極１２４上に配置され、エッチストップ及びプレメタル誘電体ライナ層の両方として作用する。複合誘電体層１０９の第２のサブ層１３４は、窒化物層であり、キャリア移動度を高めるためにトランジスタ１２０に引っ張り応力を与えるように構成され、それによって、高速、低電力、低電圧デバイス動作が容易になる。第２のサブ層１３４は、窒化物層であり、任意の窒化シリコン材料を含み得る。第２のサブ層１３４はまた、プレメタル誘電体層１４０又はＰＭＤ層１４０などの、上にある誘電体を介してトランジスタ端子へのコンタクトのための開口の形成の間、エッチストップ材料として作用する。ＰＭＤ層は、例えばボロンリン珪酸ガラス（ＢＰＳＧ）を含み得る。ＰＭＤ層１４０の頂部表面は、例えば、半導体基板１３０の頂部表面の１００ナノメートル～２０００ナノメートル上方に位置し得る。

【0018】

集積回路１００はまた、導電性コンタクト１５２、１５４、１５６、１５８、及び１６０を含む。導電性コンタクト１５２、１５４、１５６、１５８、及び１６０は、ＰＭＤ層１４０を介して及び複合誘電体層１０９の一部を介して形成され、それぞれ、ＰＭＤ層１４０の頂部表面上に存在する金属相互接続部１４４、１４５、１４６、１４７、及び１４８間の接続を形成する。導電性コンタクト１５２、１５４、及び１５６は、トランジスタ端子（例えば、それぞれ、シリサイド化トランジスタゲート電極１２４、シリサイド化ソース領域１２１、及びシリサイド化ドドレイン領域１２２）とのコンタクトを形成し、導電性コンタクト１５８、及び１６０は、コンデンサ端子（例えば、それぞれ、シリサイド化底部プレート１０４及び頂部プレート１０８）とのコンタクトを形成する。

【0019】

金属相互接続１４４～１４８は第１のレベル上に存在する。図１は、後続のレベル上に存在する他の金属相互接続を明示的に示していない。金属相互接続１４４～１４８は、集積回路１００内の様々な電気的構成要素間の電気的相互接続を提供し、各レベルは前のレベルの上に形成されるレベル間又は層間誘電体（ＩＬＤ）を含み、導電性コンタクト（ビアとも称される）及び／又はトレンチが、その中に形成され、導電性材料（例えば、銅など）で充填される。

【0020】

次に、図２を参照すると、集積回路１００の製造方法を説明する例示の方法２００が示されている。方法２００は、一連の行為又は事象として以下に図示及び説明されるが、集積回路１００の製造方法はそのような行為又は事象の図示された順序によって限定されないことを理解されたい。例えば、いくつかの行為は、異なる順で、及び／又は本明細書で図示及び／又は説明されるものとは別の他の行為又は事象と同時に、起こり得る。また、或る手法を実装するために、図示されたすべての工程が必要とされるわけではない。

【0021】

方法２００は、製造の連続的段階における集積回路１００の製造を示す図３（ａ）～図３（ｊ）に関連して説明される。方法２００は、絶縁層１０３と、底部プレート１０４と、ゲート電極１２４（図３（ｅ））とを含む半導体基板１３０を提供することを含む、ブロック２１０で始まる。

【0022】

図３（ｅ）に示すように、半導体基板１３０を得る前に、複数の製造プロセスが行なわれ得、それらの工程を図３（ａ）～３（ｅ）に関して説明する。方法２００は、拡散、注入、又は他の適切な処理工程（図３（ａ））を用いるｎ及びｐウェルの形成を含む、様々なフロントエンド処理工程を実施することによって先行され得る。ｎウェル及びｐウェルは、図３（ａ）には明示的に示されていない。図３（ａ）は、頂部表面１６１を有する半導体基板１３０を示す。フロントエンド処理工程は、ＬＯＣＯＳ、ＳＴＩ、又はトランジスタ形成前の任意の適切な絶縁処理を用いて、半導体基板１３０のフィールド領域に絶縁構造を形成することをさらに含み得る。図３（ｂ）は、ＳＴＩ製造プロセスを用いて形成された絶縁層１０３を示す。ＳＴＩプロセスの工程は、半導体基板内のトレンチのパターンをエッチングすることと、トレンチを充填するために１つ又は複数の誘電体材料（二酸化シリコンなど）を堆積することと、化学機械的平坦化などの技法を用いて過剰な誘電体材料を除去することとを含む。

【0023】

絶縁層１０３は、上述したように、半導体基板１３０内に能動領域及び絶縁領域を形成する。絶縁領域１０２は図３（ｂ）に示されている。絶縁層１０３の形成の後、半導体ボディの予期されるチャネル領域もまた、初期的にドープされて、予期されるトランジスタ仕事関数を調整して、パンチスルー等を抑制し得る。その後、半導体基板１３０（例えば、シリコン）を酸化して、頂部表面１６１上にゲート誘電体層（例えば、二酸化シリコン）の薄い（例えば、５～２００ｎｍ）絶縁層を形成することによって、ゲート誘電体（例えば、ゲート誘電体１２３層、図３（ｃ））が形成され得、その後、底部プレート１０４と共に、導電性ゲート構造（例えば、ゲート電極１２４、図３（ｄ））が、ドープされたポリシリコン又は他の導電性材料の蒸着及びパターン化を用いて、それぞれ、ゲート誘電体層１２３及び絶縁層１０３の上に形成され得る。

【0024】

また、ソース領域１２１及びドレイン領域１２２が、選択的注入（図３（ｅ））などによって、ｎチャネル又はｐチャネルトランジスタに対して適切なドーパント種を用いてドープされ得る。その後、ソース／ドレイン領域形成に続いて、トランジスタ端子において導電性コンタクトをつくためにシリサイド処理が行われ得る。例えば、金属シリサイド層１２５、１２８、１２９が、任意の適切な材料（例えば、ニッケルシリサイド、コバルトシリサイドなど）を用いて、それぞれ、ソース領域１２１、ドレイン領域１２２、及びゲート電極１２４上に形成され得る。シリサイド処理は、底部プレート１０４に導電性コンタクトを生成するためにも成され得る。例えば、金属シリサイド層１１３は、シリサイド処理工程中に形成され得る。シリサイド処理に加えて、いくつかの例において、側壁がゲート電極１２４及び底部プレート１０４の側面上に形成され得る。例えば、誘電体側壁１２６及び１２７がゲート電極１２４の側面に形成され得、誘電体側壁１１１及び１１２が底部プレート１０４の側面に形成され得る。図３（ｅ）はトランジスタ１２０を示す。

【0025】

ここで、方法２００は、底部プレート１０４及びゲート電極１２４の上に複合誘電体層１０９を形成することを含む、ブロック２２０（及び図３（ｆ））に進み得る。複合誘電体層１０９は、複数のサブ層（例えば、サブ層１３２、１３４、及び１３６）を含み、サブ層の少なくとも１つ（例えば、サブ層１３４）が窒化物層（ブロック２３０、図３（ｆ））であり、サブ層１３２、１３６が酸化物層である。一例において、複合誘電体層１０９は、約３５０℃又はそれ以下の比較的低い蒸着温度を用いてプラズマ強化学蒸着（ＰＥＣＶＤ）を用いて形成され得る。ＰＥＣＶＤ蒸着プロセスはＰＥＣＶＤチャンバを用い得、例えば、シリコン酸化物などの第３のサブ層１３６の堆積で始まる。いくつかの例において、第３のサブ層１３６は、３５０℃の蒸着温度、８トール（約１０６７Ｐａ）の圧力、３１２Ｗの高周波（ＨＦ）ＲＦ電力、４２ｓｃｃｍのシラン（ＳｉＨ_４）流量、８０００ｓｃｃｍのヘリウム（Ｈｅ）流量、１４２０ｓｃｃｍの亜酸化窒素（Ｎ_２Ｏ）流量、及び９ｎｍの目標厚さを含む、公称プロセスパラメータによって蒸着される。「高周波」とは、約１３ＭＨｚ～約１５ＭＨｚの周波数範囲内にあるものと定義される。任意選択で、パラメータは、下記のような対応する範囲で選択され得る：３２５℃～４２５℃、６．４トール（８５３Ｐａ）～９．６トール（１２８０Ｐａ）、ＨＦ ＲＦ電力、２３０Ｗ～３９０Ｗ、ＳｉＨ_４流量３４ｓｃｃｍ～５０ｓｃｃｍ、Ｈｅ流量６４００ｓｃｃｍ～９６００ｓｃｃｍ、Ｎ_２Ｏ流量１１３０ｓｃｃｍ～１７００ｓｃｃｍ、及び目標厚さ５ｎｍ～２０ｎｍ。

【0026】

いくつかの例において、第２のサブ層１３４は、第３のサブ層１３６の直接上に堆積され、これは堆積チャンバ内の真空を破ることなく成されることが好ましい場合がある。蒸着条件は、ＰＥＣＶＤチャンバ圧を約２．５トール（約３３３Ｐａ）に制御すること、及びシラン（ＳｉＨ_４）ガスを約１７５ｓｃｃｍ±２０％の流量で供給すること、アンモニア（ＮＨ_３）ガスを約４００ｓｃｃｍの流量で供給すること、窒素ガスを約８０００ｓｃｃｍの流量で供給すること、及び高周波ＲＦ電力を約２３０Ｗで供給することを含み得る。約２２ｎｍの公称厚さを目標とし得る。この例示のＰＥＣＶＤプロセスは、水素含有量が低く、水素がシリコンと（例えば、Ｓｉ‐Ｈ結合）及び窒素（例えば、Ｎ‐Ｈ結合）とほぼ等しく結合されている、化学的に安定した窒化シリコン膜（例えば、Ｓｉ_ＸＮ_Ｙ、一例では、Ｘは約３であり、Ｙは約４である）を提供する。さらに、この堆積したままの安定した窒化膜は、トランジスタに適度な初期引っ張り応力（この例では０～６００ＭＰａ）を与える。任意選択的に、第２のサブ層１３４の蒸着パラメータは、下記のような対応する範囲で選択され得る：３２５℃～４２５℃の温度、２トール（２６７Ｐａ）～３トール（４００Ｐａ）の圧力、１７０Ｗ～２９０ＷのＨＦ ＲＦ電力、１４０ｓｃｃｍ～２１０ｓｃｃｍのＳｉＨ_４流量、３２０ｓｃｃｍ～４８０ｓｃｃｍのＮＨ_３流量、及び６４００ｓｃｃｍ～９６００ｓｃｃｍのＮ_２流量。厚さは、１５ｎｍ～５０ｎｍの範囲とし得る。いくつかの例において、第１のサブ層１３２は第２のサブ層１３４の直接上に堆積され、これは堆積チャンバ内の真空を破ることなく成されることが好ましい場合がある。

【0027】

第１のサブ層１３２は、任意で、第３のサブ層１３６を形成するために用いられるのと同じプロセス条件を用いて形成されてもよく、そのプロセス条件は、第３のサブ層１３６について説明したものと同じ範囲内で選択され得る。第３のサブ層１３６の公称厚さは１３ｎｍとし得、厚さは５ｎｍ～２０ｎｍの範囲とし得る。

【0028】

次いで、方法２００は、複合誘電体層１０９上に頂部プレート１０８を形成すること（図３（ｇ））を含むブロック２４０に進む。頂部プレート１０８は、ＴｉＮ（又は他の金属含有材料）などの導電層を第１のサブ層１３２の直接上に、及びフォトレジスト層を導電層上に堆積させることによって形成され得る。次いで、フォトレジスト層がパターン化され、導電層がエッチングされて頂部プレート１０８を形成する。いくつかの例において、誘電体層も導電層上に堆積され得る。このような例では、フォトレジスト層が誘電体層上に堆積及びパターン化され、誘電体層はまず、例えばハードマスクとして、パターン化され、それによって、誘電体層１１８を形成し得る。次いで、導電層がエッチングされて頂部プレート１０８を形成し得る。

【0029】

図３（ｈ）はＰＭＤ層１４０を示し、ＰＭＤ層１４０は、複合誘電体層１０９の露出された部分、誘電体層１１８の頂部表面、及び頂部プレート１０８及び誘電体層１１８の側壁上に、例えば、ボロンリン珪酸ガラス（ＢＰＳＧ）又は二酸化シリコンを堆積することによって形成される。ＰＭＤ層１４０は、化学気相成長プロセスを用いて堆積され得る。ＰＭＤ層１４０は、いくつかの例において、１００ナノメートル～２０００ナノメートルの厚さに堆積され得る。図３（ｉ）は導電性コンタクト１５２、１５４、１５６、１５８、及び１６０を示しており、これらは、ＰＭＤ層１４０と複合誘電体層１０９の一部とを介して形成されて、異なる金属相互接続間に接続を形成する。導電性コンタクト１５２、１５４、及び１５６は、トランジスタ端子（例えば、それぞれ、シリサイド化トランジスタゲート電極１２４、シリサイド化ソース領域１２１、及びシリサイド化ドドレイン領域１２２）との導電性接続を形成し、導電性コンタクト１５８、及び１６０は、コンデンサ端子（例えば、それぞれ、シリサイド化底部プレート１０４、及び頂部プレート１０８）との導電性接続を形成する。導電性コンタクト１５２、１５４、１５６、１５８、及び１６０は、まずＰＭＤ層１４０の一部をエッチングして開口を形成し、次いで、後述するように開口内に導電性材料を堆積させて導電性コンタクトを形成することによって、形成され得る。開口は、下記工程を用いて形成され得る。すなわち、ＰＭＤ層１４０の頂部側をまずコンタクトマスクでパターン化すること、次いで、ＰＭＤ層１４０をドライエッチングすることである。ドライエッチングは、アルゴン、水素、及びペルフルオロシクロペンテン（Ｃ_５Ｆ_８）を混合したテトラフルオロメタン／酸素（ＣＦ_４／Ｏ_２）プラズマを含む、第１のエッチング化学物質を用いて行われる。第１のエッチング化学物質は、窒化物層でありエッチストップとして作用する第２のサブ層１３４においてエッチングを自動で停止する。この時点で、第２のサブ層１３４をエッチング除去するのに適合する第２のエッチング化学物質を用いてドライエッチングプロセスが行なわれ、第２のエッチング化学物質は、アルゴン及びジフルオロメタン（ＣＨ_２Ｆ_２）が混合されたＣＦ_４プラズマを含む。第２の化学物質は、第２のサブ層１３４がエッチング除去されるにつれて自動的にエッチングを停止し、ドライエッチングプロセスは第３のサブ層１３６に達する。この時点で、ドライエッチングプロセスの第１のエッチング化学物質が、第３のサブ層１３６を介してエッチングするために再確立される。

【0030】

ＰＭＤ層１４０に開口が形成された後、下記の工程を用いて、導電性コンタクト１５２、１５４、１５６、１５８、及び１６０が形成され得る。まず、チタンの薄い障壁膜が、トレンチの底部と内部に適切な堆積プロセスによって堆積される。その後、チタンの上に窒化チタン層が堆積される。最後に、ＣＶＤ（化学気相成長）プロセスを用いて、開口がタングステンで充填される。図３（ｊ）は、ＰＭＤ層１４０の頂部表面上に存在する金属相互接続１４４～１４８を示す。金属相互接続１４４～１４８はまず、堆積（例えば、ＣＶＤ）プロセスを用いて、チタン、窒化チタン、及びアルミニウム－銅合金のスタックを堆積すること、次いで、それをパターン化することによって、形成され得る。

【0031】

前述の説明及び特許請求の範囲において、用語「含む」は、「～を含むが、これらに限定されない」ことを意味するようにオープンエンドに解釈されるべきである。また、用語「結合する」は、間接的又は直接的な接続のいずれかを意味することが意図される。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的接続を介するもの、又は、他のデバイス及び接続を介した間接的接続を介するものであり得る。同様に、第１の構成要素又は位置と第２の構成要素又は位置との間に結合されるデバイスは、直接接続を介するもの、又は他のデバイス及び接続を介する間接的接続を介するものであり得る。或るタスク又は機能を実施するように「構成される」要素又は特徴は、製造時にその機能を実施するように製造業者によって構成され（例えば、プログラムされるか又は構造的に設計され）得、及び／又は、その機能及び／又は他の付加的又は代替の機能を実施するように製造後にユーザによって構成可能（又は再構成可能）であってもよい。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介するもの、デバイスのハードウェア構成要素及び相互接続の構成及び／又はレイアウトを介するもの、又はそれらの組み合わせによるものであり得る。また、前述の説明における「接地」又は同様の語句の使用は、シャーシ接地、アース接地、浮遊接地、仮想接地、デジタル接地、共通接地、及び／又は本開示の教示に適用可能な、又はそれに適した任意の他の様式の接地接続を含むことが意図される。特に明記しない限り、値に先行する「約」、「ほぼ」、又は「実質的に」は、記載された値の＋／－１０%を意味する。

【0032】

上述の説明は、本明細書の原理及び種々の実施例の例示であることを意味している。上記開示を完全に理解したならば、当業者には複数の変更や変形が明らかになるであろう。後述の特許請求の範囲は、このような変更及び変形を含有するよう解釈されることを意図している。

【図1】

【図2】

【図3(a)】

【図3(b)】

【図3(c)】

【図3(d)】

【図3(e)】

【図3(f)】

【図3(g)】

【図3(h)】

【図3(i)】

【図3(j)】