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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-06-30
(45)【発行日】2025-07-08
(54)【発明の名称】表示ドライバー
(51)【国際特許分類】
G09G 3/36 20060101AFI20250701BHJP
G09G 3/20 20060101ALI20250701BHJP
H03F 3/70 20060101ALI20250701BHJP
H02M 3/155 20060101ALI20250701BHJP
【ＦＩ】
G09G3/36
G09G3/20 623G
G09G3/20 623F
G09G3/20 623B
G09G3/20 612R
G09G3/20 623R
G09G3/20 612D
G09G3/20 621B
G09G3/20 670E
G09G3/20 642A
G09G3/20 612E
H03F3/70
H02M3/155 B
【請求項の数】
7
(21)【出願番号】P 2021120095
(22)【出願日】2021-07-21
(65)【公開番号】P2023016063
(43)【公開日】2023-02-02
【審査請求日】2024-05-23
(73)【特許権者】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100104710
【弁理士】
【氏名又は名称】竹腰 昇
(74)【代理人】
【識別番号】100090479
【弁理士】
【氏名又は名称】井上 一
(74)【代理人】
【識別番号】100124682
【弁理士】
【氏名又は名称】黒田 泰
(74)【代理人】
【識別番号】100166523
【弁理士】
【氏名又は名称】西河 宏晃
(72)【発明者】
【氏名】近藤 大志
(72)【発明者】
【氏名】沼野 岳
【審査官】西島 篤宏
(56)【参考文献】
【文献】特開２００２－０４１００１（ＪＰ，Ａ）
【文献】特開２０１７－０７５９８５（ＪＰ，Ａ）
【文献】特開２０１４－１９１０１２（ＪＰ，Ａ）
【文献】特開２００６－１５４７７２（ＪＰ，Ａ）
【文献】中国特許出願公開第１０９６９７９６５（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／００ － ３／３８
Ｈ０３Ｆ ３／７０
Ｈ０２Ｍ ３／１５５
(57)【特許請求の範囲】
【請求項1】
１ラインの表示データをラッチパルスによりラッチするラインラッチ回路と、前記ラインラッチ回路からの前記表示データをＤ／Ａ変換する第１Ｄ／Ａ変換回路と、
前記ラインラッチ回路からの前記表示データをＤ／Ａ変換する第２Ｄ／Ａ変換回路と、
第１スイッチトキャパシター回路と第１演算増幅器を有し、第１初期化期間において前記第１スイッチトキャパシター回路のキャパシターの電荷が初期化され、前記第１初期化期間に続く第１出力期間において、前記第１演算増幅器が、前記第１スイッチトキャパシター回路のキャパシターの前記電荷に基づいて前記第１Ｄ／Ａ変換回路の出力電圧を増幅してデータ電圧を出力する第１アンプ回路と、
第２スイッチトキャパシター回路と第２演算増幅器を有し、前記第１初期化期間の後の第２初期化期間において前記第２スイッチトキャパシター回路のキャパシターの電荷が初期化され、前記第２初期化期間に続く第２出力期間において、前記第２演算増幅器が、前記第２スイッチトキャパシター回路のキャパシターの前記電荷に基づいて前記第２Ｄ／Ａ変換回路の出力電圧を増幅してデータ電圧を出力する第２アンプ回路と、
前記ラインラッチ回路、前記第１アンプ回路及び前記第２アンプ回路を制御する制御回路と、
を含み、
前記制御回路は、
前記ラインラッチ回路の前記ラッチパルスを前記第２初期化期間の終了後に変化させることで、前記ラッチパルスに基づくラッチタイミングにおいて前記表示データが前記ラインラッチ回路にラッチされて前記第１アンプ回路の出力が変化する前に、前記第２アンプ回路の前記第２初期化期間を終了させることを特徴とする表示ドライバー。
【請求項2】
請求項１に記載の表示ドライバーにおいて、スイッチングレギュレーターを有し、前記第１アンプ回路及び前記第２アンプ回路に電源電圧を供給する電源回路を含み、
前記制御回路は、
少なくとも前記第２初期化期間において前記スイッチングレギュレーターの動作を停止させることを特徴とする表示ドライバー。
【請求項3】
請求項１又は２に記載の表示ドライバーにおいて、前記第１アンプ回路は、正極性の電圧を出力する正極性用のアンプ回路であり、
前記第２アンプ回路は、負極性の電圧を出力する負極性用のアンプ回路であることを特徴とする表示ドライバー。
【請求項4】
請求項１乃至３のいずれか一項に記載の表示ドライバーにおいて、前記制御回路は、
前記第１初期化期間での前記第１アンプ回路の初期化動作と、前記第２初期化期間での前記第２アンプ回路の初期化動作とを、水平走査期間ごとに交互に行うことを特徴とする表示ドライバー。
【請求項5】
請求項１乃至４のいずれか一項に記載の表示ドライバーにおいて、前記制御回路は、
第１水平走査期間におけるゲート線選択期間の後に、前記第２初期化期間での前記第２アンプ回路の初期化動作を行い、
前記表示データが前記ラインラッチ回路にラッチタイミングにおいてラッチされて前記第１アンプ回路の出力が変化する前に、前記第２アンプ回路の前記第２初期化期間を終了させ、
第２水平走査期間におけるゲート線選択期間の後に、前記第１初期化期間での前記第１アンプ回路の初期化動作を行い、
前記表示データが前記ラインラッチ回路にラッチタイミングにおいてラッチされて前記第２アンプ回路の出力が変化する前に、前記第１アンプ回路の前記第１初期化期間を終了させることを特徴とする表示ドライバー。
【請求項6】
請求項１乃至４のいずれか一項に記載の表示ドライバーにおいて、前記制御回路は、
第１水平走査期間から第２水平走査期間に切り替わるまでに、前記第２初期化期間を終了させ、前記第１水平走査期間から前記第２水平走査期間に切り替わった後に、前記第２水平走査期間における前記ラインラッチ回路のラッチ動作を行わせることを特徴とする表示ドライバー。
【請求項7】
請求項１乃至６のいずれか一項に記載の表示ドライバーにおいて、前記第１スイッチトキャパシター回路及び前記第２スイッチトキャパシター回路のキャパシターは、基準電圧が印加されることにより初期化されるキャパシターであることを特徴とする表示ドライバー。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示ドライバー等に関する。
【背景技術】
【0002】
従来よりカラー液晶パネルなどの表示パネルを駆動する表示ドライバーが知られている。表示ドライバーの従来技術としては例えば特許文献１、２に開示されているものがある。特許文献１、２の表示ドライバーでは、アンプ回路のキャパシターを初期化期間において初期化する初期化動作が行われる。そして出力期間においてアンプ回路の演算増幅器によりデータ電圧が出力される。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１７－９７１７４号公報
【文献】特開２０１４－１９１０１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
このようにアンプ回路の初期化動作が行われる表示ドライバーにおいて、ラインラッチ回路での表示データのラッチ動作に起因するノイズにより、表示パネルの表示品質が低下してしまう事態が発生することが判明した。
【課題を解決するための手段】
【0005】
本開示の一態様は、１ラインの表示データをラッチするラインラッチ回路と、前記ラインラッチ回路からの前記表示データをＤ／Ａ変換する第１Ｄ／Ａ変換回路と、前記ラインラッチ回路からの前記表示データをＤ／Ａ変換する第２Ｄ／Ａ変換回路と、第１スイッチトキャパシター回路と第１演算増幅器を有し、第１初期化期間において前記第１スイッチトキャパシター回路のキャパシターの電荷が初期化され、第１出力期間において、前記第１演算増幅器が、前記第１スイッチトキャパシター回路のキャパシターの前記電荷に基づいて前記第１Ｄ／Ａ変換回路の出力電圧を増幅してデータ電圧を出力する第１アンプ回路と、第２スイッチトキャパシター回路と第２演算増幅器を有し、第２初期化期間において前記第２スイッチトキャパシター回路のキャパシターの電荷が初期化され、第２出力期間において、前記第２演算増幅器が、前記第２スイッチトキャパシター回路のキャパシターの前記電荷に基づいて前記第２Ｄ／Ａ変換回路の出力電圧を増幅してデータ電圧を出力する第２アンプ回路と、前記ラインラッチ回路、前記第１アンプ回路及び前記第２アンプ回路を制御する制御回路と、を含み、前記制御回路は、前記表示データが前記ラインラッチ回路にラッチタイミングにおいてラッチされて前記第１アンプ回路の出力が変化する前に、前記第２アンプ回路の前記第２初期化期間を終了させる表示ドライバーに関係する。
【図面の簡単な説明】
【0006】
【図1】本実施形態の表示ドライバーの構成例。
【図2】表示ドライバーを含む電気光学装置の構成例。
【図3】本実施形態の表示ドライバーの詳細な構成例。
【図4】カラム反転についての説明図。
【図5】３ドット反転についての説明図。
【図6】比較例の動作を説明する信号波形図。
【図7】本実施形態の動作を説明する信号波形図。
【図8】正極性用、負極性用のアンプ回路の切り替え動作の説明図。
【図9】アンプ回路の構成例の動作説明図。
【図10】アンプ回路の構成例の動作説明図。
【図11】アンプ回路の構成例の動作説明図。
【図12】アンプ回路の構成例の動作説明図。
【図13】電源回路の構成例。
【図14】アンプ回路の他の構成例の動作説明図。
【図15】アンプ回路の他の構成例の動作説明図。
【発明を実施するための形態】
【0007】
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
【0008】
１．表示ドライバー
図１に本実施形態の表示ドライバー１０の構成例を示す。表示ドライバー１０は、ラインラッチ回路２０と、第１Ｄ／Ａ変換回路３１、第２Ｄ／Ａ変換回路３２と、第１アンプ回路４１、第２アンプ回路４２と、制御回路５０を含む。また表示ドライバー１０は電源回路６０を含むことができる。なお表示ドライバー１０は、図１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。例えばラインラッチ回路２０と第１Ｄ／Ａ変換回路３１、第２Ｄ／Ａ変換回路３２との間や、第１Ｄ／Ａ変換回路３１、第２Ｄ／Ａ変換回路３２と第１アンプ回路４１、第２アンプ回路４２との間に他の回路ブロックが設けられてもよい。
図１に本実施形態の表示ドライバー１０の構成例を示す。表示ドライバー１０は、ラインラッチ回路２０と、第１Ｄ／Ａ変換回路３１、第２Ｄ／Ａ変換回路３２と、第１アンプ回路４１、第２アンプ回路４２と、制御回路５０を含む。また表示ドライバー１０は電源回路６０を含むことができる。なお表示ドライバー１０は、図１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。例えばラインラッチ回路２０と第１Ｄ／Ａ変換回路３１、第２Ｄ／Ａ変換回路３２との間や、第１Ｄ／Ａ変換回路３１、第２Ｄ／Ａ変換回路３２と第１アンプ回路４１、第２アンプ回路４２との間に他の回路ブロックが設けられてもよい。
【0009】
ラインラッチ回路２０は表示データをラッチする回路である。例えばラインラッチ回路２０は１ラインの表示データをラッチする。例えばラインラッチ回路２０は、制御回路５０からのラッチパルスＬＰに基づいて表示データをラッチする。１ラインの表示データは、例えば表示ドライバー１０が水平走査期間において駆動する複数のソース線に対応する数の表示データである。なおラインラッチ回路２０は少なくとも１ラインの表示データをラッチできるものであればよい。ラインラッチ回路２０は、各ラッチがフリップフロップ回路等の記憶回路により実現される複数のラッチにより構成できる。
【0010】
第１Ｄ／Ａ変換回路３１、第２Ｄ／Ａ変換回路３２は、ラインラッチ回路２０からの表示データをＤ／Ａ変換する。例えば第１Ｄ／Ａ変換回路３１は、第１Ｄ／Ａ変換回路３１の後段に設けられる第１アンプ回路４１が駆動するソース線に対応する表示データを、Ｄ／Ａ変換する。第２Ｄ／Ａ変換回路３２は、第２Ｄ／Ａ変換回路３２の後段に設けられる第２アンプ回路４２が駆動するソース線に対応する表示データをＤ／Ａ変換する。第１Ｄ／Ａ変換回路３１、第２Ｄ／Ａ変換回路３２は、不図示の階調電圧生成回路からの複数の階調電圧の中から、ラインラッチ回路２０からの表示データに基づき選択された階調電圧を、出力電圧として出力する。
【0011】
第１アンプ回路４１は、第１スイッチトキャパシター回路ＳＣ１と第１演算増幅器ＯＰ１を有する。第１スイッチトキャパシター回路ＳＣ１は少なくとも１つのキャパシターと少なくとも１つのスイッチにより構成される回路であり、スイッチのオン、オフにより、キャパシターへの印加電圧が制御される。第１演算増幅器ＯＰ１は、反転入力端子、非反転入力端子、出力端子を有し、例えばこれらの端子の少なくとも１つの端子が、第１スイッチトキャパシター回路ＳＣ１のキャパシターの電荷蓄積ノードに接続される。そして第１アンプ回路４１では、後述する図７の第１初期化期間ＴＩ１において第１スイッチトキャパシター回路ＳＣ１のキャパシターの電荷が初期化される。このように第１初期化期間ＴＩ１においてキャパシターに蓄積される電荷の初期化を行うことで、例えば第１演算増幅器ＯＰ１のオフセットバラツキをキャンセルすることなどが可能になる。例えば第１初期化期間ＴＩ１において、第１スイッチトキャパシター回路ＳＣ１のキャパシターに基準電圧等の所与の電圧が印加されることで、キャパシターに対して初期化用の電荷蓄積が行われる。そして第１アンプ回路４１では、第１出力期間ＴＱ１において、第１演算増幅器ＯＰ１が、第１スイッチトキャパシター回路ＳＣ１のキャパシターの電荷に基づいて第１Ｄ／Ａ変換回路３１の出力電圧を増幅してデータ電圧ＶＤ１を出力する。第１出力期間ＴＱ１は、第１初期化期間ＴＩ１に続く期間である。例えば第１初期化期間ＴＩ１においてキャパシターに電荷が蓄積された状態で、第１出力期間ＴＱ１において、第１Ｄ／Ａ変換回路３１の出力電圧が第１アンプ回路４１に入力されることで、第１演算増幅器ＯＰ１は、第１Ｄ／Ａ変換回路３１の出力電圧に対応するデータ電圧ＶＤ１を出力する。例えばデータ電圧ＶＤ１は、第１Ｄ／Ａ変換回路３１の出力電圧に応じて変化する電圧である。
【0012】
第２アンプ回路４２は、第２スイッチトキャパシター回路ＳＣ２と第２演算増幅器ＯＰ２を有する。第２スイッチトキャパシター回路ＳＣ２は少なくとも１つのキャパシターと少なくとも１つのスイッチにより構成される回路であり、スイッチのオン、オフにより、キャパシターへの印加電圧が制御される。第２演算増幅器ＯＰ２は、反転入力端子、非反転入力端子、出力端子を有し、例えばこれらの端子の少なくとも１つの端子が、第２スイッチトキャパシター回路ＳＣ２のキャパシターの電荷蓄積ノードに接続される。そして第２アンプ回路４２では、図７の第２初期化期間ＴＩ２において第２スイッチトキャパシター回路ＳＣ２のキャパシターの電荷が初期化される。このように第２初期化期間ＴＩ２においてキャパシターに蓄積される電荷の初期化を行うことで、例えば第２演算増幅器ＯＰ２のオフセットバラツキをキャンセルすることなどが可能になる。例えば第２初期化期間ＴＩ２において、第２スイッチトキャパシター回路ＳＣ２のキャパシターに基準電圧等の所与の電圧が印加されることで、キャパシターに対して初期化用の電荷蓄積が行われる。そして第２アンプ回路４２では、第２出力期間ＴＱ２において、第２演算増幅器ＯＰ２が、第２スイッチトキャパシター回路ＳＣ２のキャパシターの電荷に基づいて第２Ｄ／Ａ変換回路３２の出力電圧を増幅してデータ電圧ＶＤ２を出力する。第２出力期間ＴＱ２は、第２初期化期間ＴＩ２に続く期間である。例えば第２初期化期間ＴＩ２においてキャパシターに電荷が蓄積された状態で、第２出力期間ＴＱ２において、第２Ｄ／Ａ変換回路３２の出力電圧が第２アンプ回路４２に入力されることで、第２演算増幅器ＯＰ２は、第２Ｄ／Ａ変換回路３２の出力電圧に対応するデータ電圧ＶＤ２を出力する。例えばデータ電圧ＶＤ２は、第２Ｄ／Ａ変換回路３２の出力電圧に応じて変化する電圧である。
【0013】
制御回路５０は、ラインラッチ回路２０、第１アンプ回路４１及び第２アンプ回路４２を制御する。また制御回路５０は、電源回路６０等の表示ドライバー１０の他の回路ブロックも制御する。例えば制御回路５０はラインラッチ回路２０にラッチパルスＬＰを出力することで、ラインラッチ回路２０のラッチ動作を制御する。また制御回路５０は、第１アンプ回路４１及び第２アンプ回路４２に対してスイッチ制御信号等の制御信号を出力することで、第１スイッチトキャパシター回路ＳＣ１、第２スイッチトキャパシター回路ＳＣ２のスイッチトキャパシター動作を制御する。制御回路５０は、例えばロジック回路であり、例えばゲートアレイ等の自動配置配線により実現される回路である。
【0014】
そして制御回路５０は、後述の図７で説明するように、表示データがラインラッチ回路２０にラッチタイミングにおいてラッチされて第１アンプ回路４１の出力が変化する前に、第２アンプ回路４２の第２初期化期間ＴＩ２を終了させる。例えば制御回路５０からのラッチパルスＬＰに基づくラインラッチ回路２０のラッチタイミングｔｍにおいては、ラインラッチ回路２０の表示データが変化することで、第１Ｄ／Ａ変換回路３１の出力電圧が変化し、これにより第１アンプ回路４１の出力も変化する。そして、この第１アンプ回路４１の出力の変化が、第２アンプ回路４２の第２初期化期間ＴＩ２での初期化動作に悪影響を与えないように、ラインラッチ回路２０のラッチタイミングｔｍの前に、制御回路５０は、第２アンプ回路４２の第２初期化期間ＴＩ２を終了させる。具体的には制御回路５０は、例えば第２アンプ回路４２の初期化動作用の制御信号を用いて、第２初期化期間ＴＩ２を終了させる制御を行う。
【0015】
このようにすることで、ラインラッチ回路２０での表示データのラッチによる第１アンプ回路４１の出力の変化によるノイズが、第２アンプ回路４２の初期化動作に悪影響を与えるのを防止できるようになる。例えば第２アンプ回路４２の第２初期化期間ＴＩ２において第２スイッチトキャパシター回路ＳＣ２のキャパシターに印加される基準電圧等の電圧が、第１アンプ回路４１の出力の変化によるノイズにより変動して、キャパシターに蓄積される電荷が変動してしまう事態を防止できるようになる。
【0016】
同様に制御回路５０は、表示データがラインラッチ回路２０にラッチタイミングにおいてラッチされて第２アンプ回路４２の出力が変化する前に、第１アンプ回路４１の第１初期化期間ＴＩ１を終了させる。例えば制御回路５０からのラッチパルスＬＰに基づくラインラッチ回路２０のラッチタイミングｔｍにおいては、ラインラッチ回路２０の表示データが変化することで、第２Ｄ／Ａ変換回路３２の出力電圧も変化し、これにより第２アンプ回路４２の出力も変化する。そして、この第２アンプ回路４２の出力の変化が、第１アンプ回路４１の第１初期化期間ＴＩ１での初期化動作に悪影響を与えないように、ラインラッチ回路２０のラッチタイミングｔｍの前に、制御回路５０は、第１アンプ回路４１の第１初期化期間ＴＩ１を終了させる。具体的には制御回路５０は、例えば第１アンプ回路４１の初期化動作用の制御信号を用いて、第１初期化期間ＴＩ１を終了させる制御を行う。
【0017】
このようにすることで、ラインラッチ回路２０での表示データのラッチによる第２アンプ回路４２の出力の変化によるノイズが、第１アンプ回路４１の初期化動作に悪影響を与えるのを防止できるようになる。例えば第１アンプ回路４１の第１初期化期間ＴＩ１において第１スイッチトキャパシター回路ＳＣ１のキャパシターに印加される基準電圧等の電圧が、第２アンプ回路４２の出力の変化によるノイズにより変動して、キャパシターに蓄積される電荷が変動してしまう事態を防止できるようになる。
【0018】
また電源回路６０は、スイッチングレギュレーター６２を有し、第１アンプ回路４１及び第２アンプ回路４２に電源電圧を供給する。また電源回路６０は、第１アンプ回路４１及び第２アンプ回路４２以外の回路ブロックにも電源電圧も供給する。そして電源回路６０のスイッチングレギュレーター６２は、電源電圧に基づく電圧を昇圧するためのスイッチングレギュレート動作を行い、このスイッチングレギュレート動作により生成された電圧に基づく電源電圧が、第１アンプ回路４１及び第２アンプ回路４２に供給される。第１アンプ回路４１及び第２アンプ回路４２に供給される電源電圧は異なる電源電圧であってもよいし、同じ電源電圧であってもよい。スイッチングレギュレーター６２は、例えばインダクター等を用いたスイッチングレギュレート動作を行って、入力電圧を、入力電圧とは異なる出力電圧に変換するＤＣ－ＤＣコンバーターである。インダクターは、表示ドライバー１０の外付け部品であってもよいし、内蔵されるものであってもよい。
【0019】
そして制御回路５０は、後述の図７に示すように、少なくとも第２初期化期間ＴＩ２においてスイッチングレギュレーター６２の動作を停止させる。例えば制御回路５０は、第２アンプ回路４２の第２初期化期間ＴＩ２において、スイッチングレギュレーター６２の動作をディスエーブルする制御信号であるマスク信号ＭＳＫを出力して、スイッチングレギュレーター６２の動作を停止する。即ち図７のマスク期間ＴＭＫにおいてマスク信号ＭＳＫがアクティブレベルになることで、第２初期化期間ＴＩ２においてスイッチングレギュレーター６２の動作が停止するようになる。
【0020】
このようにすれば、スイッチングレギュレーター６２のスイッチングレギュレート動作によるノイズが、第２初期化期間ＴＩ２における第２アンプ回路４２の初期化動作に悪影響を与えるのを防止できるようになる。例えば第２アンプ回路４２の第２初期化期間ＴＩ２において第２スイッチトキャパシター回路ＳＣ２のキャパシターに印加される基準電圧等の電圧が、スイッチングレギュレート動作によるノイズにより変動して、キャパシターに蓄積される電荷が変動してしまう事態を防止できるようになる。
【0021】
また制御回路５０は、例えば第１初期化期間ＴＩ１においてもスイッチングレギュレーター６２の動作を停止させる。例えば制御回路５０は、第１アンプ回路４１の第１初期化期間ＴＩ１において、スイッチングレギュレーター６２の動作をディスエーブルする制御信号であるマスク信号ＭＳＫを出力して、スイッチングレギュレーター６２の動作を停止する。即ち図７のマスク期間ＴＭＫにおいてマスク信号ＭＳＫがアクティブレベルになることで、第１初期化期間ＴＩ１においてスイッチングレギュレーター６２の動作が停止するようになる。
【0022】
このようにすれば、スイッチングレギュレーター６２のスイッチングレギュレート動作によるノイズが、第１初期化期間ＴＩ１における第１アンプ回路４１の初期化動作に悪影響を与えるのを防止できるようになる。例えば第１アンプ回路４１の第１初期化期間ＴＩ１において第１スイッチトキャパシター回路ＳＣ１のキャパシターに印加される基準電圧等の電圧が、スイッチングレギュレート動作によるノイズにより変動して、キャパシターに蓄積される電荷が変動してしまう事態を防止できるようになる。
【0023】
図２に本実施形態の表示ドライバー１０を含む電気光学装置１００の構成例を示す。表示ドライバー１０は、表示パネル１１０の複数のソース線を駆動するソースドライバー１２０を含む。また表示ドライバー１０は、表示パネル１１０の複数のゲート線を駆動するゲートドライバー１３０を含んでもよい。そして電気光学装置１００は、表示ドライバー１０と表示パネル１１０を含む。また電気光学装置１００はコントローラー１４０を含むことができる。
【0024】
表示パネル１１０は例えば液晶パネルである。例えば表示パネル１１０は、アクティブマトリックス型のＴＦＴ液晶パネルである。表示パネル１１０は、複数のソース線と、複数のゲート線と、各画素が各ソース線と各ゲート線の交差位置に対応して設けられる複数の画素を含む。そしてソースドライバー１２０は、表示パネル１１０の複数のソース線にデータ電圧を出力し、ゲートドライバー１３０は、表示パネル１１０の複数のゲート線を順次に選択するゲート線選択を行う。ソース線はデータ線に対応し、ゲート線は走査線に対応し、ゲート線選択は走査線選択に対応する。
【0025】
図３に本実施形態の表示ドライバー１０の詳細な構成例を示す。図３ではラインラッチ回路２０の前段側に入力ラッチ回路２２が設けられている。入力ラッチ回路２２は、複数のラッチＬＢ１及びラッチＬＢ２を含む。入力ラッチ回路２２は、表示データＤＴＲ１、ＤＴＧ１、ＤＴＢ１、ＤＴＲ２、ＤＴＧ２、ＤＴＢ２が入力され、アドレスＡＤをデコードするアドレスデコーダー２４からのデコード信号とクロック信号ＣＫとに基づくラッチ信号に基づいて、これらの表示データをラッチする。ＤＴＲ１、ＤＴＧ１、ＤＴＢ１は、各々、第１画素のＲ、Ｇ、Ｂの８ビットの表示データである。ＤＴＲ２、ＤＴＧ２、ＤＴＢ２は、各々、第２画素のＲ、Ｇ、Ｂの８ビットの表示データである。
【0026】
入力ラッチ回路２２にラッチされた表示データは、ラッチパルスＬＰに基づいてラインラッチ回路２０にラッチされる。ラインラッチ回路２０は複数のラッチＬＡ１及びラッチＬＡ２を含む。そしてスイッチ回路ＳＷＢは、第Ｎフレームにおいては、ラッチＬＡ１、ＬＡ２からの表示データを、各々、変換回路ＤＥＰ、ＤＥＭに出力し、第Ｎ＋１フレームにおいては、ラッチＬＡ１、ＬＡ２からの表示データを、各々、変換回路ＤＥＭ、ＤＥＰに出力する表示データの入れ替え処理を行う。即ちスイッチ回路ＳＷＢは極性信号ＰＯＬに基づいて表示データの入れ替え処理を行う。そして変換回路ＤＥＰ、ＤＥＭからの表示データは、レベルシフターＬＶＰ、ＬＶＭにより電圧のレベルシフトが行われて、Ｄ／Ａ変換回路ＤＡＰ、ＤＡＭに入力される。
【0027】
正極性用のＤ／Ａ変換回路ＤＡＰは、正極性用の階調電圧ＶＧＰから表示データに基づき選択された階調電圧を、出力電圧として、正極性用のアンプ回路ＡＭＰに出力する。負極性用のＤ／Ａ変換回路ＤＡＭは、負極性用の階調電圧ＶＧＭから表示データに基づき選択された階調電圧を、出力電圧として、負極性用のアンプ回路ＡＭＭに出力する。例えば図３のアンプ回路ＡＭＰが図１の第１アンプ回路４１に対応し、アンプ回路ＡＭＭが第２アンプ回路４２に対応するが、その逆であってもよい。また図３のＤ／Ａ変換回路ＤＡＰが図１の第１Ｄ／Ａ変換回路３１に対応し、Ｄ／Ａ変換回路ＤＡＭが第２Ｄ／Ａ変換回路３２に対応するが、その逆であってもよい。
【0028】
スイッチ回路ＳＷＡは、第Ｎフレームにおいては、正極性用のアンプ回路ＡＭＰからのデータ電圧を端子ＴＳ１に出力し負極性用のアンプ回路ＡＭＭからのデータ電圧を端子ＴＳ２に出力する。またスイッチ回路ＳＷＡは、第Ｎ＋１フレームにおいては、負極性用のアンプ回路ＡＭＭからのデータ電圧を端子ＴＳ１に出力し、正極性用のアンプ回路ＡＭＰからのデータ電圧を端子ＴＳ２に出力する。
【0029】
図３のように、フレーム毎に、スイッチ回路ＳＷＢにより表示データの入れ替えを行い、スイッチ回路ＳＷＡにより正極性、負極性のデータ電圧の入れ替えを行うことで、図４に示すような表示ドライバー１０のカラム反転駆動が実現される。図４においてＳＬ１～ＳＬｎはソース線であり、データ線に対応し、ＧＬ１～ＧＬｍはゲート線であり、走査線に対応する。例えば図４では、第Ｎフレームにおいては、奇数番目のソース線が正極性で駆動され、偶数番目のソース線が負極性で駆動される。正極性で駆動とは例えば正極性のデータ電圧で駆動されることであり、負極性で駆動とは例えば負極性のデータ電圧で駆動されることである。また第Ｎ＋１フレームにおいては、奇数番目のソース線が負極性で駆動され、偶数番目のソース線が正極性で駆動される。このようにして図４ではカラム反転駆動が行われている。
【0030】
このように本実施形態では、第１アンプ回路４１は、正極性の電圧を出力する正極性用のアンプ回路ＡＭＰであり、第２アンプ回路４２は、負極性の電圧を出力する負極性用のアンプ回路ＡＭＭである。このようにすることで、正極性用のアンプ回路ＡＭＰによる正極性の駆動と、負極性用のアンプ回路ＡＭＭによる負極性の駆動とによる表示ドライバー１０の反転駆動が可能になる。具体的には、例えば図４に示すようなカラム反転駆動などの反転駆動が可能になる。なお表示ドライバー１０の反転駆動はこのようなカラム反転駆動には限定されず、図５に示す３ドット反転駆動などの複数ドット毎の反転駆動などであってもよい。例えば図５では、ソース線ＳＬ１とゲート線ＧＬ１、ＧＬ２、ＧＬ３の交差に対応する画素は、第Ｎフレームでは正極性で駆動され、第Ｎ＋１フレームでは負極性で駆動される。またソース線ＳＬ２とゲート線ＧＬ１、ＧＬ２、ＧＬ３の交差に対応する画素は、第Ｎフレームでは負極性で駆動され、第Ｎ＋１フレームでは正極性で駆動される。一方、ソース線ＳＬ１とゲート線ＧＬ４、ＧＬ５、ＧＬ６の交差に対応する画素は、第Ｎフレームでは負極性で駆動され、第Ｎ＋１フレームでは正極性で駆動される。またソース線ＳＬ２とゲート線ＧＬ４、ＧＬ５、ＧＬ６の交差に対応する画素は、第Ｎフレームにおいては正極性で駆動され、第Ｎ＋１フレームにおいては負極性で駆動される。
【0031】
２．動作
次に本実施形態の表示ドライバー１０の詳細な動作について説明する。まず図６を用いて本実施形態の比較例の動作を説明する。図６では、第１初期化期間ＴＩ１において、ソース線ＳＬｉがハイインピーダンス状態になり、第１アンプ回路４１の初期化動作が行われる。また第２初期化期間ＴＩ２において、ソース線ＳＬｉの隣のソース線ＳＬｉ＋１がハイインピーダンス状態になり、第２アンプ回路４２の初期化動作が行われる。
次に本実施形態の表示ドライバー１０の詳細な動作について説明する。まず図６を用いて本実施形態の比較例の動作を説明する。図６では、第１初期化期間ＴＩ１において、ソース線ＳＬｉがハイインピーダンス状態になり、第１アンプ回路４１の初期化動作が行われる。また第２初期化期間ＴＩ２において、ソース線ＳＬｉの隣のソース線ＳＬｉ＋１がハイインピーダンス状態になり、第２アンプ回路４２の初期化動作が行われる。
【0032】
そして図６の比較例では、第１初期化期間ＴＩ１内において、ラッチパルスＬＰがアクティブになって、ラインラッチ回路２０への表示データのラッチが行われる。また第２初期化期間ＴＩ２内においても、ラッチパルスＬＰがアクティブになって、ラインラッチ回路２０への表示データのラッチが行われる。
【0033】
この場合に例えば第２初期化期間ＴＩ２においてラインラッチ回路２０に表示データがラッチされると、この表示データが第１Ｄ／Ａ変換回路３１に出力され、第１Ｄ／Ａ変換回路３１の出力電圧が第１アンプ回路４１に出力されることで、第１アンプ回路４１の出力が変化する。すると第１アンプ回路４１の出力の変化によるノイズが、第２初期化期間ＴＩ２において初期化動作を行っている第２アンプ回路４２に悪影響を与えて、表示品質が低下する。例えば第２アンプ回路４２の第２スイッチトキャパシター回路ＳＣ２のキャパシターに初期化のために印加される後述の基準電圧等の電圧に対して、第１アンプ回路４１の出力の変化によるノイズが重畳される事態が生じる。これにより第２スイッチトキャパシター回路ＳＣ２のキャパシターに蓄積される電荷が変動してしまい、第２アンプ回路４２が第２出力期間ＴＱ２において出力するデータ電圧が変動することで、表示パネル１１０の表示画像の表示品質が低下する。
【0034】
同様に、例えば第１初期化期間ＴＩ１においてラインラッチ回路２０に表示データがラッチされると、この表示データが第２Ｄ／Ａ変換回路３２に出力され、第２Ｄ／Ａ変換回路３２の出力電圧が第２アンプ回路４２に出力されることで、第２アンプ回路４２の出力が変化する。すると第２アンプ回路４２の出力の変化によるノイズが、第１初期化期間ＴＩ１において初期化動作を行っている第１アンプ回路４１に悪影響を与えて、表示品質が低下する。例えば第１アンプ回路４１の第１スイッチトキャパシター回路ＳＣ１のキャパシターに対して初期化動作のために印加される後述の基準電圧等の電圧に対して、第２アンプ回路４２の出力の変化によるノイズが重畳される事態が生じる。これにより第１スイッチトキャパシター回路ＳＣ１のキャパシターに蓄積される電荷が変動してしまい、第１アンプ回路４１が第１出力期間ＴＱ１において出力するデータ電圧が変動することで、表示パネル１１０の表示画像の表示品質が低下してしまう。
【0035】
例えば図４のようにカラム反転駆動が行われる場合には、偶数番目のソース線に接続される偶数番目の第２アンプ回路４２が初期化動作を行っている際に、ラインラッチ回路２０に表示データがラッチされると、奇数番目のソース線に接続される奇数番目の第１アンプ回路４１の出力が変化する。すると、奇数番目の複数の第１アンプ回路４１の出力の変化によるノイズが、電源回路６０に伝わって、電源回路６０が第２アンプ回路４２に供給する基準電圧等の電圧が変動してしまう。これにより、偶数番目の第２アンプ回路４２の第２スイッチトキャパシター回路ＳＣ２のキャパシターに対して第２初期化期間ＴＩ２において蓄積される電荷が変動してしまい、第２出力期間ＴＱ２において第２アンプ回路４２が出力するデータ電圧が変動して、表示品質が低下する。例えば表示パネル１１０に２ラインの横スジが発生するなどの事態が発生する。
【0036】
同様に、奇数番目の第１アンプ回路４１が初期化動作を行っている際に、ラインラッチ回路２０に表示データがラッチされると、偶数番目の第２アンプ回路４２の出力が変化する。すると、偶数番目の複数の第２アンプ回路４２の出力の変化によるノイズが、電源回路６０に伝わって、電源回路６０が第１アンプ回路４１に供給する基準電圧等の電圧が変動してしまう。これにより、奇数番目の第１アンプ回路４１の第１スイッチトキャパシター回路ＳＣ１のキャパシターに対して第１初期化期間ＴＩ１において蓄積される電荷が変動してしまい、第１出力期間ＴＱ１において第１アンプ回路４１が出力するデータ電圧が変動して、表示品質が低下する。
【0037】
そこで本実施形態では、表示データがラインラッチ回路２０にラッチタイミングにおいてラッチされる前に、初期化期間を終了させる手法を採用する。図７は本実施形態の動作を説明する信号波形図である。
【0038】
図７においてタイミングｔ１とｔ２の間が第１水平走査期間ＴＨ１であり、タイミングｔ２とｔ３の間が第２水平走査期間ＴＨ２である。第１水平走査期間ＴＨ１では、第１ゲート線選択期間ＴＧ１においてゲート線ＧＬｊが選択状態となり、対応する画素へのデータ電圧の書き込みが行われる。また第２水平走査期間ＴＨ２では、第２ゲート線選択期間ＴＧ２においてゲート線ＧＬｊ＋１が選択状態となり、対応する画素へのデータ電圧の書き込みが行われる。第１ゲート線選択期間ＴＧ１、第２ゲート線選択期間ＴＧ２は、各々、第１走査線選択期間、第２走査線選択期間に対応する。
【0039】
第１初期化期間ＴＩ１では、ソース線ＳＬｉがハイインピーダンス状態になる。例えばソース線ＳＬｉを駆動する第１アンプ回路４１の出力がハイインピーダンス状態になる。このハイインピーダンス状態は第１アンプ回路４１の出力ノードに設けられる出力スイッチがオフになることで実現される。そして例えば制御回路５０からの第１初期化信号ＩＮＰに基づいて、第１初期化期間ＴＩ１において第１アンプ回路４１の初期化動作が行われる。即ち第１初期化期間ＴＩ１において第１アンプ回路４１の第１スイッチトキャパシター回路ＳＣ１のキャパシターに蓄積される電荷が初期化される。そして第１初期化期間ＴＩ１の後の第１出力期間ＴＱ１において、ソース線ＳＬｉが正極性で駆動される。即ち第１アンプ回路４１がソース線ＳＬｉを正極性の電圧で駆動する。なお第１アンプ回路４１は、第１水平走査期間ＴＨ１の次の第２水平走査期間ＴＨ２においてもソース線ＳＬｉを正極性で駆動する。
【0040】
第２初期化期間ＴＩ２では、ソース線ＳＬｉの隣のソース線ＳＬｉ＋１がハイインピーダンス状態になる。例えばソース線ＳＬｉ＋１を駆動する第２アンプ回路４２の出力がハイインピーダンス状態になる。このハイインピーダンス状態は第２アンプ回路４２の出力ノードに設けられる出力スイッチがオフになることで実現される。そして例えば制御回路５０からの第２初期化信号ＩＮＭに基づいて、第２初期化期間ＴＩ２において第２アンプ回路４２の初期化動作が行われる。即ち第２初期化期間ＴＩ２において第２アンプ回路４２の第２スイッチトキャパシター回路ＳＣ２のキャパシターに蓄積される電荷が初期化される。そして第２初期化期間ＴＩ２の後の第２出力期間ＴＱ２において、ソース線ＳＬｉ＋１が負極性で駆動される。即ち第２アンプ回路４２がソース線ＳＬｉ＋１を負極性の電圧で駆動する。なお第２アンプ回路４２は、第２水平走査期間ＴＨ２の次の水平走査期間においてもソース線ＳＬｉを負極性で駆動する。
【0041】
そして図７に示すように本実施形態では、表示データがラインラッチ回路２０にラッチされるラッチタイミングｔｍの前に、第２アンプ回路４２の第２初期化期間ＴＩ２を終了させている。同様に、表示データがラインラッチ回路２０にラッチされるラッチタイミングｔｍの前に、第１アンプ回路４１の第１初期化期間ＴＩ１を終了させている。
【0042】
例えば図６の比較例では、第２アンプ回路４２の第２初期化期間ＴＩ２において、表示データがラインラッチ回路２０にラッチされているため、この表示データのラッチによる第１アンプ回路４１の出力の変化によるノイズが、第２アンプ回路４２の初期化動作に悪影響を与えて表示品質を低下させていた。これに対して本実施形態では、表示データがラインラッチ回路２０にラッチされるラッチタイミングｔｍの前に、第２アンプ回路４２の第２初期化期間ＴＩ２を終了させている。従って、表示データのラッチタイミングｔｍにでは、第２アンプ回路４２の初期化動作が終了しているため、表示データのラッチによる第１アンプ回路４１の出力の変化によるノイズが、第２アンプ回路４２の初期化動作に悪影響を与えるのを防止でき、表示品質を向上できるようになる。また図６の比較例では、第１アンプ回路４１の第１初期化期間ＴＩ１において、表示データがラインラッチ回路２０にラッチされているため、この表示データのラッチによる第２アンプ回路４２の出力の変化によるノイズが、第１アンプ回路４１の初期化動作に悪影響を与えて表示品質を低下させていた。これに対して本実施形態では、表示データがラインラッチ回路２０にラッチされるラッチタイミングｔｍの前に、第１アンプ回路４１の第１初期化期間ＴＩ１を終了させている。従って、表示データのラッチタイミングｔｍでは、第１アンプ回路４１の初期化動作が終了しているため、表示データのラッチによる第２アンプ回路４２の出力の変化によるノイズが、第１アンプ回路４１の初期化動作に悪影響を与えるのを防止でき、表示品質を向上できるようになる。
【0043】
また図１に示すように表示ドライバー１０は、スイッチングレギュレーター６２を有し、第１アンプ回路４１及び第２アンプ回路４２に電源電圧を供給する電源回路６０を含む。そして制御回路５０は、少なくとも第２初期化期間ＴＩ２においてスイッチングレギュレーター６２の動作を停止させる。具体的には図７に示すように、制御回路５０は、第２初期化期間ＴＩ２において、マスク信号ＭＳＫをハイレベルであるアクティブレベルにする。このようにマスク信号ＭＳＫがアクティブレベルになると、スイッチングレギュレーター６２の動作が停止する。これにより、スイッチングレギュレーター６２のスイッチングレギュレート動作によるノイズが、第２アンプ回路４２の初期化動作に悪影響を及ぼしてしまうのを防止でき、当該ノイズを原因とする表示品質の低下を防止できるようになる。同様に、制御回路５０は、少なくとも第１初期化期間ＴＩ１においてスイッチングレギュレーター６２の動作を停止させる。具体的には図７に示すように、制御回路５０は、第１初期化期間ＴＩ１において、マスク信号ＭＳＫをアクティブレベルにすることで、スイッチングレギュレーター６２の動作を停止させる。これにより、スイッチングレギュレーター６２のスイッチングレギュレート動作によるノイズが、第１アンプ回路４１の初期化動作に悪影響を及ぼしてしまうのを防止でき、当該ノイズを原因とする表示品質の低下を防止できるようになる。なおスイッチングレギュレーター６２は、少なくとも第１初期化期間ＴＩ１、第２初期化期間ＴＩ２において動作が停止していればよい。例えば図７では、スイッチングレギュレーター６２の動作が停止するマスク期間ＴＭＫは、第１初期化期間ＴＩ１、第２初期化期間ＴＩ２よりも長い期間になっている。またスイッチングレギュレーター６２の動作が停止しても、スイッチングレギュレート動作によるレギュレート電圧が保持されて出力されるようになっている。
【0044】
また本実施形態では、図７に示すように、制御回路５０は、第１初期化期間ＴＩ１での第１アンプ回路４１の初期化動作と、第２初期化期間ＴＩ２での第２アンプ回路４２の初期化動作とを、水平走査期間ごとに交互に行う。例えば図７では、第１水平走査期間ＴＨ１から第２水平走査期間ＴＨ２というように水平走査期間が切り替わる毎に、第１初期化期間ＴＩ１での第１アンプ回路４１の初期化動作と、第２初期化期間ＴＩ２での第２アンプ回路４２の初期化動作とが交互に行われている。例えば第１アンプ回路４１と第２アンプ回路４２の両方の初期化動作を同じ初期化期間において行うと、電源電圧の変動等が原因となって表示品質が低下するなどの不具合が発生するおそれがある。この点、図７のように第１アンプ回路４１の初期化動作と第２アンプ回路４２の初期化動作とを、水平走査期間ごとに交互に行うことで、このような不具合の発生を防止できる。なお図７では、第１アンプ回路４１の初期化動作は、第１水平走査期間ＴＨ１が開始するタイミングｔ１の前に行われており、第２アンプ回路４２の初期化動作は、第２水平走査期間ＴＨ２が開始するタイミングｔ２の前に行われている。
【0045】
また本実施形態では、図７に示すように、制御回路５０は、第１水平走査期間ＴＨ１における第１ゲート線選択期間ＴＧ１の後に、第２初期化期間ＴＩ２での第２アンプ回路４２の初期化動作を行う。そして制御回路５０は、表示データがラインラッチ回路２０にラッチタイミングｔｍにおいてラッチされて第１アンプ回路４１の出力が変化する前に、第２アンプ回路４２の第２初期化期間ＴＩ２を終了させる。また制御回路５０は、第２水平走査期間ＴＨ２における第２ゲート線選択期間ＴＧ２の後に、第１初期化期間ＴＩ１での第１アンプ回路４１の初期化動作を行う。そして制御回路５０は、表示データがラインラッチ回路２０にラッチタイミングｔｍにおいてラッチされて第２アンプ回路４２の出力が変化する前に、第１アンプ回路４１の第１初期化期間ＴＩ１を終了させる。
【0046】
このようにすれば、第１水平走査期間ＴＨ１の第１ゲート線選択期間ＴＧ１において選択された画素に対してデータ電圧が書き込まれた後に、第２初期化期間ＴＩ２において、第２アンプ回路４２の初期化動作を行えるようになる。そして第２初期化期間ＴＩ２の後のラッチタイミングｔｍにおいて、ラインラッチ回路２０に表示データがラッチされることで、表示データのラッチによる第１アンプ回路４１の出力の変化によるノイズが、第２アンプ回路４２の初期化動作に悪影響を及ぼすのを防止できるようになる。そしてラッチタイミングｔｍにおいてラインラッチ回路２０に表示データがラッチされた後に、第２水平走査期間ＴＨ２の第２ゲート線選択期間ＴＧ２において選択された画素に対してデータ電圧が書き込まれ、その後の第１初期化期間ＴＩ１において、第１アンプ回路４１の初期化動作を行えるようになる。そして第１初期化期間ＴＩ１の後のラッチタイミングｔｍにおいて、ラインラッチ回路２０に表示データがラッチされることで、表示データのラッチによる第２アンプ回路４２の出力の変化によるノイズが、第１アンプ回路４１の初期化動作に悪影響を及ぼすのを防止できるようになる。
【0047】
また本実施形態では図７に示すように、制御回路５０は、第１水平走査期間ＴＨ１から第２水平走査期間ＴＨ２に切り替わるまでに、第２初期化期間ＴＩ２を終了させる。そして制御回路５０は、第１水平走査期間ＴＨ１から第２水平走査期間ＴＨ２に切り替わった後に、第２水平走査期間ＴＨ２におけるラインラッチ回路２０のラッチ動作を行わせる。即ち、第１水平走査期間ＴＨ１から第２水平走査期間ＴＨ２へと水平走査期間が切り替わるタイミングｔ２までに、第２アンプ回路４２の初期化動作を終了させる。そして、水平走査期間が切り替わったタイミングｔ２の後に、ラインラッチ回路２０にラッチ動作を行わせる。同様に水平走査期間が切り替わるタイミングｔ１までに、第１アンプ回路４１の初期化動作を終了させる。そして、水平走査期間が切り替わったタイミングｔ１の後に、ラインラッチ回路２０にラッチ動作を行わせる。このようにすれば、ラインラッチ回路２０のラッチ動作をなるべく早く終了させて、その後の第２ゲート線選択期間ＴＧ２や第１ゲート線選択期間ＴＧ１での画素に対するデータ電圧の書き込みを行うことが可能になり、データ電圧の書き込み時間を長くすることが可能になる。
【0048】
例えば図６の比較例において、ラッチパルスＬＰのタイミングを、初期化動作の後になるように遅らせただけであると、ラッチパルスＬＰのタイミングが遅れた分だけ、データ電圧の書き込み時間が短くなってしまう。このようにデータ電圧の書き込み時間が短くなると、画素への適性はデータ電圧の書き込みができなくなり、画質の低下を招いてしまう。
【0049】
この点、図７では、水平走査期間が切り替わるタイミングｔ１、ｔ２の前に、各アンプ回路の初期化動作を終了させ、タイミングｔ１、ｔ２の後にラインラッチ回路２０にラッチ動作を行わせている。即ち各アンプ回路の初期化動作を、各アンプ回路がデータ電圧を出力する水平走査期間の前の水平走査期間において行う。このようにすれば、ラインラッチ回路２０への表示データのラッチに起因するノイズが初期化動作に与える悪影響を防止しながら、データ電圧の書き込み時間も長くすることが可能になり、表示パネル１１０の表示品質を向上できるようになる。
【0050】
【0051】
図８では表示ドライバー１０には、スイッチ回路ＳＷＡ１、ＳＷＡ２と、正極性用、負極性用のアンプ回路ＡＭＰ、ＡＭＭと、正極性用、負極性用のＤ／Ａ変換回路ＤＡＰ、ＤＡＭと、スイッチ回路ＳＷＢ１、ＳＷＢ２と、階調電圧生成回路４４とが設けられている。正極性用のアンプ回路ＡＭＰ、Ｄ／Ａ変換回路ＤＡＰは、例えば第１アンプ回路４１、第１Ｄ／Ａ変換回路３１に対応する。負極性用のアンプ回路ＡＭＭ、Ｄ／Ａ変換回路ＤＡＭは、例えば第２アンプ回路４２、第２Ｄ／Ａ変換回路３２に対応する。スイッチ回路ＳＷＡ１は、スイッチＳＰＡ１、ＳＭＡ１を含み、スイッチ回路ＳＷＡ２は、スイッチＳＭＡ２、ＳＰＡ２を含む。スイッチ回路ＳＷＢ１は、スイッチＳＰＢ１、ＳＭＢ１を含み、スイッチ回路ＳＷＢ２は、スイッチＳＭＢ２、ＳＰＢ２を含む。そして階調電圧生成回路４４は、正極性用の複数の階調電圧を出力する正極性用の階調電圧生成回路ＧＣＰと、負極性用の複数の階調電圧を出力する負極性用の階調電圧生成回路ＧＣＭを含む。
【0052】
端子ＴＳ１、端子ＴＳ２に接続されるソース線ＳＬ１、ＳＬ２を、各々、正極性、負極性で駆動する第１状態では、スイッチＳＰＡ１、ＳＭＡ２、ＳＰＢ１、ＳＭＢ２がオンになる。この場合、正極性用のＤ／Ａ変換回路ＤＡＰは、ソース線ＳＬ１用の表示データに対応する電圧を、複数の正極性用の階調電圧の中から選択する。正極性用のアンプ回路ＡＭＰは、選択された電圧に基づいて正極性のデータ電圧ＶＤ１でソース線ＳＬ１を駆動する。一方、負極性用のＤ／Ａ変換回路ＤＡＭは、ソース線ＳＬ２用の表示データに対応する電圧を、複数の負極性用の階調電圧の中から選択する。負極性用のアンプ回路ＡＭＭは、選択された電圧に基づいて負極性のデータ電圧ＶＤ２でソース線ＳＬ２を駆動する。
【0053】
一方、ソース線ＳＬ１、ＳＬ２を負極性、正極性で駆動する第２状態では、スイッチＳＭＡ１、ＳＰＡ２、ＳＭＢ１、ＳＰＢ２がオンになる。この場合、負極性用のＤ／Ａ変換回路ＤＡＭは、ソース線ＳＬ１用の表示データに対応する電圧を、複数の負極性用の階調電圧の中から選択する。負極性用のアンプ回路ＡＭＭは、選択された電圧に基づいて負極性のデータ電圧ＶＤ１でソース線ＳＬ１を駆動する。一方、正極性用のＤ／Ａ変換回路ＤＡＰは、ソース線ＳＬ２用の表示データに対応する電圧を、複数の正極性用の階調電圧の中から選択する。正極性用のアンプ回路ＡＭＰは、選択された電圧に基づいて正極性のデータ電圧ＶＤ２でソース線ＳＬ２を駆動する。
【0054】
次に図９、図１０を用いて正極性用のアンプ回路ＡＭＰの構成及び動作について説明する。図９に示すように、正極性用のアンプ回路ＡＭＰは、第１演算増幅器ＯＰ１と、キャパシターＣＩＡ、ＣＦＡとスイッチＳＡ１～ＳＡ５により構成される第１スイッチトキャパシター回路ＳＣ１を有する。正極性用のアンプ回路ＡＭＰは、正極性用のＤ／Ａ変換回路ＤＡＰの出力電圧ＶＤＡＰを受けて、データ電圧ＶＤ１を出力し、データ線を駆動する回路である。Ｄ／Ａ変換回路ＤＡＰの出力電圧ＶＤＡＰは例えば０Ｖ～＋６Ｖである。
【0055】
キャパシターＣＩＡは、第１演算増幅器ＯＰ１の反転入力端子に接続されるサミングノードＮＥＧＡと、ノードＮＡ１との間に設けられる。反転入力端子は第１入力端子である。キャパシターＣＦＡは、サミングノードＮＥＧＡとノードＮＡ２との間に設けられる。これらのキャパシターＣＩＡ、ＣＦＡの各々は、例えば複数のユニットキャパシターにより構成できる。
【0056】
スイッチＳＡ１は、正極性用のアンプ回路ＡＭＰの入力ノードＮＩＡとノードＮＡ１との間に設けられる。スイッチＳＡ２は、基準電圧ＶＤＤＲＭＰの入力ノードとノードＮＡ１との間に設けられる。スイッチＳＡ３は、ノードＮＡ２と出力ノードＮＱＡとの間に設けられる。スイッチＳＡ４は、ノードＮＡ２と基準電圧ＶＤＤＲＭＰの入力ノードとの間に設けられる。スイッチＳＡ５は、サミングノードＮＥＧＡと出力ノードＮＱＡとの間に設けられる。これらのスイッチＳＡ１～ＳＡ５は、例えばＣＭＯＳのトランジスターにより構成でき、具体的にはＰ型トランジスターとＮ型トランジスターとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスターは、制御回路５０が出力するスイッチ制御信号によりオン又はオフされる。また基準電圧ＶＤＤＲＭＰは、例えば高電位側の電源電圧であるＶＤＤと低電位側の電源電圧であるＶＳＳとの間の電圧である。ＶＤＤは例えば＋６Ｖであり、ＶＳＳは例えば０Ｖである。例えばＶＤＤＲＭＰ＝（ＶＤＤ＋ＶＳＳ）／２であり、例えばＶＤＤＲＭＰ＝＋３Ｖである。
【0057】
また第１演算増幅器ＯＰ１は、その反転入力端子にサミングノードＮＥＧＡが接続され、その非反転入力端子に基準電圧ＶＤＤＲＭＰが入力され、出力ノードＮＱＡにデータ電圧ＶＤ１を出力する。非反転入力端子は第２入力端子である。第１演算増幅器ＯＰ１の高電位側の電源は例えば＋６Ｖであり、低電位側の電源は例えば０Ｖである。
【0058】
そして図９に示すように、正極性用のアンプ回路ＡＭＰでは、初期化期間においては、スイッチＳＡ２、ＳＡ４、ＳＡ５がオンになる。初期化期間においてスイッチＳＡ２がオンになることで、その一端がサミングノードＮＥＧＡに電気的に接続されるキャパシターＣＩＡの他端が、基準電圧ＶＤＤＲＭＰに設定される。同様に、スイッチＳＡ４がオンになることで、その一端がサミングノードＮＥＧＡに電気的に接続されるキャパシターＣＦＡの他端が、基準電圧ＶＤＤＲＭＰに設定される。また帰還用のスイッチであるスイッチＳＡ５がオンになることで、第１演算増幅器ＯＰ１の出力が反転入力端子に帰還され、第１演算増幅器ＯＰ１のイマジナリーショート機能により、サミングノードＮＥＧＡがＶＤＤＲＭＰに設定される。これにより、初期化期間では、データ電圧ＶＤ１は、基準電圧ＶＤＤＲＭＰと同じ電圧になる。
【0059】
また図１０に示すように、正極性用のアンプ回路ＡＭＰは、出力期間においては、スイッチＳＡ１、ＳＡ３がオンになる。出力期間においてスイッチＳＡ１がオンになることで、一端がサミングノードＮＥＧＡに接続されるキャパシターＣＩＡの他端が、ＶＤＡＰに設定される。またスイッチＳＡ３がオンになることで、一端がサミングノードＮＥＧＡに接続されるキャパシターＣＦＡの他端が、データ電圧ＶＤ１に設定される。これにより、出力期間では、データ電圧ＶＤ１は、下式（１）で表される電圧になる。なお、下式（１）及び後述する（２）式において、ＣＣＩＡはキャパシターＣＩＡの容量であり、ＣＣＦＡはキャパシターＣＦＡの容量である。
【0060】
ＶＤ１＝ＶＤＤＲＭＰ－（ＣＣＩＡ／ＣＣＦＡ）×（ＶＤＡＰ－ＶＤＤＲＭＰ）…（１）
【0061】
次に、図１１、図１２を用いて負極性用のアンプ回路ＡＭＭの構成及び動作について説明する。図１１に示すように、負極性用のアンプ回路ＡＭＭは、第２演算増幅器ＯＰ２と、キャパシターＣＩＡ、ＣＦＡとスイッチＳＡ１～ＳＡ５により構成される第２スイッチトキャパシター回路ＳＣ２を有する。図１１、図１２に示すように、負極性用のアンプ回路ＡＭＭの構成及び動作は、正極性用のアンプ回路ＡＭＰと同様である。但し、負極性用のアンプ回路ＡＭＭでは、基準電圧として、基準電圧ＶＤＤＲＭＮも入力される。ＶＤＤＲＭＮは例えば－３Ｖである。また負極性用のアンプ回路ＡＭＭには、負極性用のＤ／Ａ変換回路ＤＡＭの出力電圧ＶＤＡＭが入力され、出力電圧ＶＤＡＭは例えば０Ｖ～６Ｖである。なお第２演算増幅器ＯＰ２の高電位側の電源は例えば０Ｖであり、低電位側の電源は例えば－６Ｖである。これにより、初期化期間では、データ電圧ＶＤ２は、第２基準電源ＶＤＤＲＭＮと同じ電圧になり、出力期間では、データ電圧ＶＤ２は、下式（２）で表される電圧になる。
【0062】
ＶＤ２＝ＶＤＤＲＭＮ－（ＣＣＩＡ／ＣＣＦＡ）×（ＶＤＡＭ－ＶＤＤＲＭＰ）…（２）
【0063】
図９、図１０の正極性用のアンプ回路ＡＭＰは、例えば図１の第１アンプ回路４１に対応し、第１演算増幅器ＯＰ１と、キャパシターＣＩＡ、ＣＦＡとスイッチＳＡ１～ＳＡ５により構成される第１スイッチトキャパシター回路ＳＣ１を有する。そして図７の第１初期化期間ＴＩ１において、第１スイッチトキャパシター回路ＳＣ１のキャパシターＣＩＡ、ＣＦＡの電荷が初期化される。例えばキャパシターＣＩＡ、ＣＦＡの一端及び他端に基準電圧ＶＤＤＲＭＰに設定されることで、キャパシターＣＩＡ、ＣＦＡに蓄積される電荷が初期化される。そして第１出力期間ＴＱ１において、第１演算増幅器ＯＰ１が、第１スイッチトキャパシター回路ＳＣ１のキャパシターＣＩＡ、ＣＦＡの電荷に基づいて、第１Ｄ／Ａ変換回路３１である正極性用のＤ／Ａ変換回路ＤＡＰの出力電圧ＶＤＡＰを増幅してデータ電圧ＶＤ１を出力する。例えば前述の式（１）に示すように、ＶＤ１＝ＶＤＤＲＭＰ－（ＣＣＩＡ／ＣＣＦＡ）×（ＶＤＡＰ－ＶＤＤＲＭＰ）と表されるデータ電圧ＶＤ１が出力される。
【0064】
また図１１、図１２の負極性用のアンプ回路ＡＭＭは、例えば図１の第２アンプ回路４２に対応し、第２演算増幅器ＯＰ２と、キャパシターＣＩＡ、ＣＦＡとスイッチＳＡ１～ＳＡ５により構成される第２スイッチトキャパシター回路ＳＣ２を有する。そして図７の第２初期化期間ＴＩ２において、第２スイッチトキャパシター回路ＳＣ２のキャパシターＣＩＡ、ＣＦＡの電荷が初期化される。例えばキャパシターＣＩＡ、ＣＦＡの一端及び他端に、基準電圧ＶＤＤＲＭＰ又は基準電圧ＶＤＤＲＭＮが設定されることで、キャパシターＣＩＡ、ＣＦＡに蓄積される電荷が初期化される。そして第２出力期間ＴＱ２において、第２演算増幅器ＯＰ２が、第２スイッチトキャパシター回路ＳＣ２のキャパシターＣＩＡ、ＣＦＡの電荷に基づいて、第２Ｄ／Ａ変換回路３２に対応する負極性用のＤ／Ａ変換回路ＤＡＭの出力電圧ＶＤＡＭを増幅してデータ電圧ＶＤ２を出力する。例えば前述の式（２）に示すように、ＶＤ２＝ＶＤＤＲＭＮ－（ＣＣＩＡ／ＣＣＦＡ）×（ＶＤＡＭ－ＶＤＤＲＭＰ）と表されるデータ電圧ＶＤ２が出力される。
【0065】
このように第１スイッチトキャパシター回路ＳＣ１及び第２スイッチトキャパシター回路ＳＣ２のキャパシターＣＩＡ、ＣＦＡは、基準電圧ＶＤＤＲＭＰ、ＶＤＤＲＭＮが印加されることにより初期化されるキャパシターである。例えば図９に示すように第１スイッチトキャパシター回路ＳＣ１のキャパシターＣＩＡ、ＣＦＡは、第１初期化期間ＴＩ１において、一端及び他端に基準電圧ＶＤＤＲＭＰが印加されることで、蓄積される電荷が初期化される。また図１１に示すように第２スイッチトキャパシター回路ＳＣ２のキャパシターＣＩＡは、第２初期化期間ＴＩ２において、一端に基準電圧ＶＤＤＲＭＰが印加され、他端に基準電圧ＶＤＤＲＭＮが印加されることで、蓄積される電荷が初期化される。第２スイッチトキャパシター回路ＳＣ２のキャパシターＣＦＡは、第２初期化期間ＴＩ２において、一端及び他端に基準電圧ＶＤＤＲＭＮが印加されることで、蓄積される電荷が初期化される。このようにすれば、安定した電位の定電圧の基準電圧ＶＤＤＲＭＰ、ＶＤＤＲＭＮを用いて、キャパシターＣＩＡ、ＣＦＡに蓄積される電荷を初期化できるようになる。これにより出力期間において、初期化期間においてキャパシターＣＩＡ、ＣＦＡに蓄積された電荷に基づき設定された、適正なデータ電圧を出力することが可能になる。例えば第１演算増幅器ＯＰ１、第２演算増幅器ＯＰ２のオフセット電圧等がキャンセルされた適正なデータ電圧を出力することが可能になる。
【0066】
例えば図６の比較例のように初期化期間においてラインラッチ回路２０による表示データのラッチ動作が行われると、キャパシターＣＩＡ、ＣＦＡの初期化動作に使用される基準電圧ＶＤＤＲＭＰ、ＶＤＤＲＭＮにノイズが発生する。これによりキャパシターＣＩＡ、ＣＦＡに蓄積される電荷が変動して、表示品質が低下する問題が発生する。この点、本実施形態では、ラインラッチ回路２０による表示データのラッチタイミングよりも前に、各アンプ回路の初期化期間を終了する。従って、基準電圧ＶＤＤＲＭＰ、ＶＤＤＲＭＮに発生するノイズを原因とする表示品質の低下を効果的に防止できるようになる。
【0067】
図１３に電源回路６０の詳細な構成例を示す。電源回路６０は、昇圧回路ＢＣ１～ＢＣ５と、レギュレーターＲＧ１～ＲＧ１３を含む。例えば昇圧回路ＢＣ１はスイッチングレギュレート動作により昇圧を行う回路であり、昇圧回路ＢＣ２～ＢＣ５はチャージポンプ回路である。またレギュレーターＲＧ１～ＲＧ１３はリニアレギュレーターである。なお図１３において、各電圧の図面上下方向の位置関係は、おおよその電圧の大小関係を表す。例えば、ＶＤＤＬ、ＶＬＤＯ等はＶＤＤとＶＳＳの間の電圧であり、ＶＯＵＴＭ、ＶＯＵＴ３等はＶＳＳよりも低い電圧であり、例えば負の電圧であり、ＶＯＵＴ等はＶＤＤよりも高い電圧である。
【0068】
レギュレーターＲＧ１、ＲＧ２、ＲＧ３はＶＤＤを降圧し、ＶＤＤＬ、ＶＬＤＯ１、ＶＬＤＯ２を生成する。ＶＤＤＬは、ロジック回路である制御回路５０の電源電圧である。
【0069】
昇圧回路ＢＣ１は、ＶＳＳを基準にＶＬＤＯ１を２倍に昇圧してＶＯＵＴを生成する。レギュレーターＲＧ４、ＲＧ５、ＲＧ６、ＲＧ７、ＲＧ８、ＲＧ９は、ＶＯＵＴを降圧してＶＲＥＧ、ＶＤＤＨＳＰ、ＶＤＤＲＨＰ、ＶＤＤＲＭＰ、ＶＯＦＲＥＧ、ＶＯＮＲＥＧを生成する。レギュレーターＲＧ４は不図示のバンドギャップ回路の出力電圧を基準にＶＲＥＧを生成する。その他のレギュレーターＲＧ１～ＲＧ３、ＲＧ５～ＲＧ１３は、ＶＲＥＧを基準に各電圧を出力する。ＶＤＤＨＳＰ、ＶＤＤＲＭＰは、正極駆動に用いる電圧である。例えばＶＤＤＨＳＰは、正極性用の第１演算増幅器ＯＰ１の電源電圧であり、ＶＤＤＲＭＰは前述した基準電圧である。ＶＤＤＲＨＰは階調電圧生成回路の電源電圧である。
【0070】
昇圧回路ＢＣ２は、ＶＳＳを基準にＶＬＤＯ２を反転して負の電圧であるＶＯＵＴＭを生成する。レギュレーターＲＧ１０はＶＬＤＯ２とＶＯＵＴＭからＶＣＯＭを生成する。ＶＣＯＭは、表示パネル１１０のコモン電圧である。昇圧回路ＢＣ３は、ＶＳＳを基準にＶＤＤを４倍に反転昇圧して負の電圧であるＶＯＵＴ３を生成する。レギュレーターＲＧ１１はＶＯＵＴ３を降圧してＶＤＤＨＳＮを生成し、レギュレーターＲＧ１２はＶＤＤＨＳＮを降圧してＶＤＤＲＭＮを生成する。ＶＤＤＨＳＮ、ＶＤＤＲＭＮは、負極駆動に用いる電圧である。例えばＶＤＤＨＳＮは、負極性用の第２演算増幅器ＯＰ２の電源電圧であり、ＶＤＤＲＭＮは前述した基準電圧である。
【0071】
昇圧回路ＢＣ４は、ＶＳＳを基準にＶＯＦＲＥＧを３倍に反転昇圧し、負の電圧であるＶＥＥを生成する。ＶＥＥは表示ドライバー１０の例えばＰ型の半導体基板の基板電圧である。レギュレーターＲＧ１３はＶＥＥを降圧してＶＧＬを生成する。ＶＧＬはゲートドライバー１３０の負の電源電圧である。昇圧回路ＢＣ５は、ＶＯＮＲＥＧとＶＧＬからＶＤＤＨＧ＝ＶＯＮＲＥＧ×２－ＶＧＬを生成する。ＶＤＤＨＧはゲートドライバー１３０の正の電源電圧である。
【0072】
そして図１で説明したスイッチングレギュレーター６２は、例えば図１３に示すように昇圧回路ＢＣ１に設けられている。そして本実施形態では、図７で説明したように、第１初期化期間ＴＩ１や第２初期化期間ＴＩ２において、スイッチングレギュレーター６２の動作を停止させる。このようにすれば、スイッチングレギュレーター６２のスイッチングレギュレート動作によるノイズが、第１初期化期間ＴＩ１における第１アンプ回路４１の初期化動作や第２初期化期間ＴＩ２における第２アンプ回路４２の初期化動作に悪影響を与えるのを防止できるようになる。
【0073】
なお本実施形態の第１アンプ回路４１、第２アンプ回路４２の各アンプ回路の構成は、図９～図１２で説明した構成には限定されず、種々の変形実施が可能である。例えば図１４、図１５にアンプ回路ＡＭの他の構成例を示す。図１４、図１５のアンプ回路ＡＭは、演算増幅器ＯＰと、キャパシターＣ１、Ｃ２、ＣＣとスイッチＳＷ１～ＳＷ７により構成されるスイッチトキャパシター回路ＳＣを有する。そして図１４に示すように初期化期間においては、スイッチＳＷ２、ＳＷ４、ＳＷ７がオンになり、例えばキャパシターＣ１、Ｃ２、ＣＣの電荷を初期化する初期化動作が行われる。例えばキャパシターＣ１、Ｃ２、ＣＣは基準電圧であるＡＧＮＤが一端又は他端に設定されて電荷が初期化される。また図１５に示すように出力期間においては、スイッチＳＷ３、ＳＷ４がオンになる。これによりアンプ回路ＡＭは、スイッチトキャパシター回路ＳＣのキャパシターＣ１、Ｃ２、ＣＣの電荷に基づいて、前段のＤ／Ａ変換回路の出力電圧ＶＤＡＣを増幅してデータ電圧ＶＤを出力する。例えばアンプ回路ＡＭは、ＡＧＮＤの電圧をＶＡとした場合に、ＶＤ＝ＶＡ－（Ｃ１／Ｃ２）×（ＶＤＡＣ－ＶＡ）と表されるデータ電圧ＶＤを出力する。図１４、図１５の構成のアンプ回路ＡＭによれば演算増幅器ＯＰのオフセット電圧をキャンセルするオフセットフリーを実現できる。
【0074】
以上に説明したように、本実施形態の表示ドライバーは、１ラインの表示データをラッチするラインラッチ回路と、ラインラッチ回路からの表示データをＤ／Ａ変換する第１Ｄ／Ａ変換回路と、ラインラッチ回路からの表示データをＤ／Ａ変換する第２Ｄ／Ａ変換回路を含む。更に表示ドライバーは、第１スイッチトキャパシター回路と第１演算増幅器を有し、第１初期化期間において第１スイッチトキャパシター回路のキャパシターの電荷が初期化され、第１出力期間において、第１演算増幅器が、第１スイッチトキャパシター回路のキャパシターの電荷に基づいて第１Ｄ／Ａ変換回路の出力電圧を増幅してデータ電圧を出力する第１アンプ回路を含む。また表示ドライバーは、第２スイッチトキャパシター回路と第２演算増幅器を有し、第２初期化期間において第２スイッチトキャパシター回路のキャパシターの電荷が初期化され、第２出力期間において、第２演算増幅器が、第２スイッチトキャパシター回路のキャパシターの電荷に基づいて第２Ｄ／Ａ変換回路の出力電圧を増幅してデータ電圧を出力する第２アンプ回路を含む。また表示ドライバーは、ラインラッチ回路、第１アンプ回路及び第２アンプ回路を制御する制御回路を含み、制御回路は、表示データがラインラッチ回路にラッチタイミングにおいてラッチされて第１アンプ回路の出力が変化する前に、第２アンプ回路の第２初期化期間を終了させる。
【0075】
本実施形態によれば、ラインラッチ回路からの表示データが第１Ｄ／Ａ変換回路、第２Ｄ／Ａ変換回路によりＤ／Ａ変換される。また第１初期化期間において第１スイッチトキャパシター回路のキャパシターの電荷が初期化され、第１出力期間において第１アンプ回路からデータ電圧が出力され、第２初期化期間において第２スイッチトキャパシター回路のキャパシターの電荷が初期化され、第２出力期間において第２アンプ回路からデータ電圧が出力される。そして表示データがラインラッチ回路にラッチタイミングにおいてラッチされる前に、第２アンプ回路の第２初期化期間が終了するように制御される。このようにすれば、ラインラッチ回路での表示データのラッチによる第１アンプ回路の出力の変化によるノイズが、第２アンプ回路の初期化動作に悪影響を与えるのを防止できるようになり、当該ノイズによる表示品質の低下を防止することが可能になる。
【0076】
また本実施形態では、スイッチングレギュレーターを有し、第１アンプ回路及び第２アンプ回路に電源電圧を供給する電源回路を含み、制御回路は、少なくとも第２初期化期間においてスイッチングレギュレーターの動作を停止させてもよい。
【0077】
このようにすれば、スイッチングレギュレーターのスイッチングレギュレート動作によるノイズが、第２初期化期間における第２アンプ回路の初期化動作に悪影響を与えるのを防止できるようになり、当該ノイズによる表示品質の低下を防止することが可能になる。
【0078】
また本実施形態では、第１アンプ回路は、正極性の電圧を出力する正極性用のアンプ回路であり、第２アンプ回路は、負極性の電圧を出力する負極性用のアンプ回路であってもよい。
【0079】
このようにすれば、正極性用のアンプ回路による正極性の駆動と、負極性用のアンプ回路による負極性の駆動とによる表示ドライバーの反転駆動が可能になる。
【0080】
また本実施形態では、制御回路は、第１初期化期間での第１アンプ回路の初期化動作と、第２初期化期間での第２アンプ回路の初期化動作とを、水平走査期間ごとに交互に行ってもよい。
【0081】
このようにすれば、第１アンプ回路と第２アンプ回路の両方の初期化動作が同じ初期化期間において行われる場合に発生する不具合を防止することが可能になる。
【0082】
また本実施形態では、制御回路は、第１水平走査期間におけるゲート線選択期間の後に、第２初期化期間での第２アンプ回路の初期化動作を行い、表示データがラインラッチ回路にラッチタイミングにおいてラッチされて第１アンプ回路の出力が変化する前に、第２アンプ回路の第２初期化期間を終了させてもよい。そして制御回路は、第２水平走査期間におけるゲート線選択期間の後に、第１初期化期間での第１アンプ回路の初期化動作を行い、表示データがラインラッチ回路にラッチタイミングにおいてラッチされて第２アンプ回路の出力が変化する前に、第１アンプ回路の第１初期化期間を終了させてもよい。
【0083】
このようにすれば、表示データのラッチによる第１アンプ回路の出力の変化によるノイズが、第２アンプ回路の初期化動作に悪影響を及ぼすのを防止できるようになると共に、表示データのラッチによる第２アンプ回路の出力の変化によるノイズが、第１アンプ回路の初期化動作に悪影響を及ぼすのを防止できるようになる。
【0084】
また本実施形態では、制御回路は、第１水平走査期間から第２水平走査期間に切り替わるまでに、第２初期化期間を終了させ、第１水平走査期間から第２水平走査期間に切り替わった後に、第２水平走査期間におけるラインラッチ回路のラッチ動作を行わせてもよい。
【0085】
このようにすれば、ラインラッチ回路のラッチ動作をなるべく早く終了させて、その後の第２ゲート線選択期間等での画素に対するデータ電圧の書き込みを行うことが可能になり、データ電圧の書き込み時間を長くすることが可能になる。
【0086】
また本実施形態では、第１スイッチトキャパシター回路及び第２スイッチトキャパシター回路のキャパシターは、基準電圧が印加されることにより初期化されるキャパシターであってもよい。
【0087】
このようにすれば、キャパシターに蓄積される電荷を基準電圧を用いて初期化できるようになり、出力期間において、初期化期間においてキャパシターに蓄積された電荷に基づき設定された、適正なデータ電圧を出力することが可能になる。
【0088】
以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、表示ドライバー、電気光学装置等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【0089】
１０…表示ドライバー、２０…ラインラッチ回路、２２…入力ラッチ回路、２４…アドレスデコーダー、３１…第１Ｄ／Ａ変換回路、３２…第２Ｄ／Ａ変換回路、４１…第１アンプ回路、４２…第２アンプ回路、４４…階調電圧生成回路、５０…制御回路、６０…電源回路、６２…スイッチングレギュレーター、１００…電気光学装置、１１０…表示パネル、１２０…ソースドライバー、１３０…ゲートドライバー、１４０…コントローラー、
ＡＭ、ＡＭＭ、ＡＭＰ…アンプ回路、ＢＣ１～ＢＣ５…昇圧回路、Ｃ１、Ｃ２、ＣＦＡ、ＣＩＡ…キャパシター、ＣＫ…クロック信号、ＤＡＭ、ＤＡＰ…Ｄ／Ａ変換回路、ＤＥＭ、ＤＥＰ…変換回路、ＧＣＭ、ＧＣＰ…階調電圧生成回路、ＧＬ１～ＧＬｊ…ゲート線、ＬＰ…ラッチパルス、ＭＳＫ…マスク信号、ＯＰ…演算増幅器、ＯＰ１…第１演算増幅器、ＯＰ２…第２演算増幅器、ＲＧ１～ＲＧ１３…レギュレーター、ＳＡ１～ＳＡ５…スイッチ、ＳＣ…スイッチトキャパシター回路、ＳＣ１…第１スイッチトキャパシター回路、ＳＣ２…第２スイッチトキャパシター回路、ＳＬ１～ＳＬｉ…ソース線、ＳＭＡ１、ＳＭＡ２、ＳＭＢ２、ＳＰＡ１、ＳＰＢ１、ＳＷ１～ＳＷ７…スイッチ、ＳＷＡ、ＳＷＡ１、ＳＷＡ２、ＳＷＢ、ＳＷＢ１、ＳＷＢ２…スイッチ回路、ＴＧ１…第１ゲート線選択期間、ＴＧ２…第２ゲート線選択期間、ＴＨ１…第１水平走査期間、ＴＨ２…第２水平走査期間、ＴＩ１…第１初期化期間、ＴＩ２…第２初期化期間、ＴＭＫ…マスク期間、ＴＱ１…第１出力期間、ＴＱ２…第２出力期間、ＴＳ１、ＴＳ２…端子、ＶＤ、ＶＤ１、ＶＤ２…データ電圧、ＶＤＡＭ、ＶＤＡＰ…出力電圧、ＶＧＭ、ＶＧＰ…階調電圧、ｔ１～ｔ３…タイミング、ｔｍ…ラッチタイミング
ＡＭ、ＡＭＭ、ＡＭＰ…アンプ回路、ＢＣ１～ＢＣ５…昇圧回路、Ｃ１、Ｃ２、ＣＦＡ、ＣＩＡ…キャパシター、ＣＫ…クロック信号、ＤＡＭ、ＤＡＰ…Ｄ／Ａ変換回路、ＤＥＭ、ＤＥＰ…変換回路、ＧＣＭ、ＧＣＰ…階調電圧生成回路、ＧＬ１～ＧＬｊ…ゲート線、ＬＰ…ラッチパルス、ＭＳＫ…マスク信号、ＯＰ…演算増幅器、ＯＰ１…第１演算増幅器、ＯＰ２…第２演算増幅器、ＲＧ１～ＲＧ１３…レギュレーター、ＳＡ１～ＳＡ５…スイッチ、ＳＣ…スイッチトキャパシター回路、ＳＣ１…第１スイッチトキャパシター回路、ＳＣ２…第２スイッチトキャパシター回路、ＳＬ１～ＳＬｉ…ソース線、ＳＭＡ１、ＳＭＡ２、ＳＭＢ２、ＳＰＡ１、ＳＰＢ１、ＳＷ１～ＳＷ７…スイッチ、ＳＷＡ、ＳＷＡ１、ＳＷＡ２、ＳＷＢ、ＳＷＢ１、ＳＷＢ２…スイッチ回路、ＴＧ１…第１ゲート線選択期間、ＴＧ２…第２ゲート線選択期間、ＴＨ１…第１水平走査期間、ＴＨ２…第２水平走査期間、ＴＩ１…第１初期化期間、ＴＩ２…第２初期化期間、ＴＭＫ…マスク期間、ＴＱ１…第１出力期間、ＴＱ２…第２出力期間、ＴＳ１、ＴＳ２…端子、ＶＤ、ＶＤ１、ＶＤ２…データ電圧、ＶＤＡＭ、ＶＤＡＰ…出力電圧、ＶＧＭ、ＶＧＰ…階調電圧、ｔ１～ｔ３…タイミング、ｔｍ…ラッチタイミング
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】