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特許7706859プロジェクション・ライナおよびエッチ・ストップ層が統合された相変化メモリ・セル
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-07-04
(45)【発行日】2025-07-14
(54)【発明の名称】プロジェクション・ライナおよびエッチ・ストップ層が統合された相変化メモリ・セル
(51)【国際特許分類】
H10B 63/10 20230101AFI20250707BHJP
H10N 70/20 20230101ALI20250707BHJP
H10N 70/00 20230101ALI20250707BHJP
H10N 99/00 20230101ALI20250707BHJP
【ＦＩ】
H10B63/10
H10N70/20
H10N70/00 A
H10N99/00
【請求項の数】
18
(21)【出願番号】P 2023527651
(86)(22)【出願日】2021-11-05
(65)【公表番号】
(43)【公表日】2023-12-14
(86)【国際出願番号】 CN2021129015
(87)【国際公開番号】W WO2022111254
(87)【国際公開日】2022-06-02
【審査請求日】2024-04-11
(31)【優先権主張番号】17/104,360
(32)【優先日】2020-11-25
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】ブリュー、ケヴィン ダブリュー
(72)【発明者】
【氏名】オク、インジョ
(72)【発明者】
【氏名】サラフ、イクバル ラシド
(72)【発明者】
【氏名】ソルニエ、ニコール
(72)【発明者】
【氏名】ブライトスキー、マシュー ジョセフ
(72)【発明者】
【氏名】ブルース、ロバート エル
【審査官】柴山 将隆
(56)【参考文献】
【文献】特開２００８－２８３１７９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／００９８９８６（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０６２０６９３８（ＣＮ，Ａ）
【文献】米国特許出願公開第２０２０／００２８０７８（ＵＳ，Ａ１）
【文献】特開２００９－１２３８４７（ＪＰ，Ａ）
【文献】韓国公開特許第１０－２０１０－００３７７２６（ＫＲ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ６３／１０
Ｈ１０Ｎ ７０／２０
Ｈ１０Ｎ ７０／００
Ｈ１０Ｎ ９９／００
(57)【特許請求の範囲】
【請求項1】
相変化メモリ・セルであって、底部電極と、
前記底部電極の上面に接続された、導電性材料のプロジェクション・ライナと、
前記プロジェクション・ライナの上面に接続された、相変化材料の相変化体積と、
前記相変化体積の上面に接続された頂部電極と、
前記プロジェクション・ライナの前記上面に接続され、前記相変化体積の側面に接続され、前記頂部電極の側面に接続された誘電体と
を備え、
前記プロジェクション・ライナが、前記相変化材料のアモルファス相の抵抗と前記相変化材料の結晶相の抵抗との間のシート抵抗値を有する、
相変化メモリ・セル。
【請求項2】
前記プロジェクション・ライナを通って前記相変化体積から前記底部電極に電流が流れる、請求項１に記載の相変化メモリ・セル。
【請求項3】
前記プロジェクション・ライナが、前記相変化体積の下方の第１の領域および前記誘電体の下方の第２の領域を含む、請求項１または２に記載の相変化メモリ・セル。
【請求項4】
前記誘電体がカプセル化スペーサである、請求項１に記載の相変化メモリ・セル。
【請求項5】
前記カプセル化スペーサの第１の側面が前記相変化体積の側面と共面であり、前記頂部電極の側面と共面であり、前記カプセル化スペーサの第２の側面が前記プロジェクション・ライナの側面と共面である、請求項４に記載の相変化メモリ・セル。
【請求項6】
前記プロジェクション・ライナは、窒化タンタル、窒化チタンアルミニウム、アモルファス炭素からなる群から選択される材料を含む、請求項１に記載の相変化メモリ・セル。
【請求項7】
相変化メモリ・セルを有する集積回路（ＩＣ）デバイス製造方法であって、基板上に底部電極を形成すること、
前記底部電極上に接して、導電性材料のプロジェクション・ライナを形成すること、
前記プロジェクション・ライナの上面に接して、相変化材料の相変化体積を形成することであり、前記プロジェクション・ライナが、前記相変化体積の下方の第１の領域および前記相変化体積の外周の周囲の第２の領域を含む、前記形成すること、ならびに
前記相変化体積の上面に接して、頂部電極を形成すること
を含み、
前記プロジェクション・ライナが、前記相変化材料のアモルファス相の抵抗と前記相変化材料の結晶相の抵抗との間のシート抵抗値を有する、
集積回路（ＩＣ）デバイス製造方法。
【請求項8】
前記プロジェクション・ライナの前記第２の領域上に接して誘電体を形成することをさらに含み、前記誘電体はさらに、前記相変化体積の側面に接し、前記頂部電極の側面に接する、請求項７に記載のＩＣデバイス製造方法。
【請求項9】
前記誘電体がカプセル化スペーサである、請求項８に記載のＩＣデバイス製造方法。
【請求項10】
前記カプセル化スペーサの側面が前記プロジェクション・ライナの側面と共面である、請求項９に記載のＩＣデバイス製造方法。
【請求項11】
前記プロジェクション・ライナが、窒化タンタル、窒化チタンアルミニウム、アモルファス炭素からなる群から選択される材料を含む、請求項７に記載のＩＣデバイス製造方法。
【請求項12】
集積回路（ＩＣ）デバイス製造方法であって、底部電極上にプロジェクション・ライナ層を形成すること、
前記プロジェクション・ライナ層上に相変化材料（ＰＣＭ）層を形成すること、
前記ＰＣＭ層上に頂部電極層を形成すること、
前記プロジェクション・ライナ層を第１のエッチ・ストップとして利用して所望でないＰＣＭ層部分および所望でない頂部電極層部分を第１のエッチングにより除去することによって、前記底部電極の上方の前記プロジェクション・ライナ層上に相変化材料（ＰＣＭ）スタックを形成することであり、前記第１のエッチングが、前記ＰＣＭスタックの外側の前記プロジェクション・ライナ層を露出させ、前記ＰＣＭスタックが、相変化材料の相変化体積および頂部電極を含む、前記形成すること、
前記露出させたプロジェクション・ライナ層上および前記ＰＣＭスタック上にカプセル
化層を形成すること、
前記プロジェクション・ライナ層を第２のエッチ・ストップとして利用して所望でないカプセル化スペーサ部分を第２のエッチングにより除去することによって、前記ＰＣＭスタックの側壁に接触したカプセル化スペーサを形成することであり、前記第２のエッチングが、前記カプセル化スペーサの外側の前記プロジェクション・ライナ層を再び露出させる、前記形成すること、
前記カプセル化層の外側の前記再び露出させたプロジェクション・ライナ層を除去すること、ならびに
前記ＰＣＭスタックの下および前記カプセル化スペーサの下の前記プロジェクション・ライナ層を維持してプロジェクション・ライナを形成することであり、前記プロジェクション・ライナが、前記相変化材料のアモルファス相の抵抗と前記相変化材料の結晶相の抵抗との間のシート抵抗値を有する、前記プロジェクション・ライナを形成すること
を含む、集積回路（ＩＣ）デバイス製造方法。
【請求項13】
前記第１のエッチングが物理的なドライ・エッチングである、請求項１２に記載のＩＣデバイス製造方法。
【請求項14】
前記第２のエッチングが化学的なウェット・エッチングである、請求項１３に記載のＩＣデバイス製造方法。
【請求項15】
前記カプセル化スペーサの側面が前記プロジェクション・ライナの側面と共面である、請求項１２に記載のＩＣデバイス製造方法。
【請求項16】
前記頂部電極上に、前記頂部電極と接触した頂部ワイヤを形成することをさらに含む、請求項１２に記載のＩＣデバイス製造方法。
【請求項17】
前記プロジェクション・ライナ層の下に加熱層を形成することをさらに含み、前記加熱層は、その上に形成された前記相変化材料を加熱して、前記相変化材料の状態を変化させる、請求項１２に記載のＩＣデバイス製造方法。
【請求項18】
前記プロジェクション・ライナが、窒化タンタル、窒化チタンアルミニウム、アモルファス炭素からなる群から選択される材料を含む、請求項１２に記載のＩＣデバイス製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は一般に半導体デバイスの分野に関し、より詳細には抵抗メモリ・デバイス、例えば相変化メモリ・デバイスに関する。
【背景技術】
【0002】
相変化メモリ（ＰＣＭ）は、相変化材料、特にゲルマニウム－アンチモン－テルル（ＧＳＴ）などのカルコゲニド化合物の、異なる電気抵抗を有する状態間の、可逆的な熱アシスト・スイッチングを利用する、不揮発性固体メモリ技術である。この基本記憶単位（「セル」）を、異なる抵抗特性を示すいくつかの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。
【0003】
シングルレベルＰＣＭデバイスでは、それぞれのセルを、ｓ＝２個の状態、すなわち「ＳＥＴ」状態および「ＲＥＳＥＴ」状態のうちの１つにセットすることができ、これにより１セルにつき１ビットの記憶を可能にすることができる。相変化材料の完全にアモルファスの状態に対応するＲＥＳＥＴ状態では、セルの電気抵抗が非常に高い。その結晶点よりも高い温度まで加熱し、次いで冷却することによって、相変化材料を、低抵抗の完全な結晶状態に変化させることができる。この低抵抗状態がセルのＳＥＴ状態を提供する。次いで、このセルを、相変化材料の融点よりも高い高温に加熱すると、材料は、急速冷却後に、完全にアモルファスのＲＥＳＥＴ状態に戻る。マルチレベルＰＣＭデバイスでは、セルを、ｓ＞２個のプログラム可能な状態にセットすることができ、これにより１セルにつき２ビット以上の記憶を可能にすることができる。異なるプログラム可能な状態は、相変化材料の体積中のアモルファス相および結晶相の異なる相対割合に対応する。具体的には、シングルレベル動作のために使用される２つの状態に加えて、マルチレベル・セルは、セルが、結晶性のＰＣＭ材料中に、様々な体積のアモルファス相を含む、中間状態を利用する。これらの２つの材料相は大きな抵抗対照性を示すため、全セル体積中のアモルファス相のサイズの変化は、セル抵抗に対応する変化を生み出す。
【0004】
ＰＣＭセルにおけるデータの読取りおよび書込みは、それぞれのセルに関連した一対の電極を介して相変化材料に適切な電圧を印加することによって達成される。書込み動作では、その結果生じるプログラミング信号によって、相変化材料が、適切な温度にジュール加熱され、冷却後に所望のセル状態が誘起される。ＰＣＭセルの読取りは、セル抵抗をセル状態のメトリック（metric）として使用して実行される。読取り電圧を印加するとセルに電流が流れ、この読取り電流はセルの抵抗に依存する。したがって、セルの読取り電流を測定することによってプログラムされたセル状態の指標が得られる。この抵抗メトリックに対しては、読取り電圧の印加がプログラムされたセル状態を乱さないことを保証するために、十分に低い読取り電圧が使用される。次いで、この抵抗メトリックを、ｓ個のプログラム可能なセル状態に対する予め定められた参照レベルと比較することによって、セル状態の検出を実行することができる。
【0005】
ＰＣＭのさらなる開発はいくつかの鍵となる課題に直面する。それらの課題の１つは、ＰＣＭのアモルファス相が、低周波ノイズおよびドリフトなどの望ましくない特性を示すことである。このドリフトによって、アモルファス相の抵抗値は時間の経過とともに増大する。その結果、プログラムされたセル状態の読取り測定値は時間とともに変化する傾向を示す。このことは記憶された情報の読出しを複雑にし、潜在的には、異なるセル状態が示すドリフトの変動が大きく、その結果、隣り合うセル状態の読取り測定値分布が互いに干渉する場合に情報を破壊することさえありうる。セル状態の数が多いほど、したがって読出し抵抗レベル間の初期間隔が小さいほど、セルはこの問題の影響を受けやすくなる。
【0006】
抵抗ドリフトに関連する問題を軽減するためのさまざまな技術が提案されている。１つの手法が添付図面の図１に示されている。この図は、頂部電極３と底部電極（または「ヒータ」）４との間に置かれたある体積の相変化材料２を有するマッシュルーム型ＰＣＭセル１の概略図を示している。示されたセル状態は、材料２が結晶相とアモルファス相の両方を含む中間状態を表している。アモルファス相は、底部電極４の上方の陰影が付けられた半球形の体積５によって示されている。結晶相６は、セル体積の残りの部分を占めている。動作時には、薄い抵抗領域７が、底部電極４と相変化材料の結晶相６との間の並列電流経路を提供する。プログラムされたセル状態を読み取るために読取り電圧を印加すると、その結果生じる読取り電流は、高抵抗のアモルファス相５を流れるよりもむしろ、主として、結晶相６から底部電極４に至るこの電流経路を通って流れる。したがって、測定セル抵抗は、主として、アモルファス相５の抵抗ではなくこの並列電流経路の抵抗に依存する。並列電流経路の抵抗は図の長さ「ｘ」に依存する。この長さは、アモルファス相５のサイズに依存し、したがってプログラムされたセル状態によって変化する。要素７の抵抗はドリフトの影響を受けないため、アモルファス相５の抵抗ドリフトの読取り測定値に対する影響は軽減される。
【0007】
マッシュルームＰＣＭセルの製造中、通常、材料はその下の構造体上に堆積される。続いて、所望でない材料をサブトラクティブ除去し（subtractive remove）、所望の材料を維持する。維持された最終的な材料の信頼性および歩留まりを増大させるために、以前の所望でない材料を十分かつ完全に除去することがしばしば望まれる。
【発明の概要】
【0008】
本発明の一実施形態では、相変化メモリ・セルが提示される。この相変化メモリ・セルは、底部電極、および底部電極の上面に接続された、導電性材料のプロジェクション・ライナ（projection liner）を含む。この相変化メモリ・セルはさらに、プロジェクション・ライナの上面に接続された、相変化材料の相変化体積（volume）を含む。この相変化メモリ・セルはさらに、相変化体積の上面に接続された頂部電極を含む。この相変化メモリ・セルはさらに、プロジェクション・ライナの上面に接続され、相変化体積の側面に接続され、頂部電極の側面に接続された誘電体を含む。
【0009】
本発明の別の実施形態では、集積回路（ＩＣ）デバイス製造方法が提示される。この方法は、基板上に底部電極を形成すること、および底部電極上に、導電性材料のプロジェクション・ライナを直接に形成することを含む。この方法はさらに、プロジェクション・ライナの上面に、相変化材料の相変化体積を直接に形成することを含む。このプロジェクション・ライナは、相変化体積の下方の第１の領域および相変化体積の外周の周囲の第２の領域を含む。この方法はさらに、相変化体積の上面に頂部電極を直接に形成することを含む。
【0010】
本発明の別の実施形態では、集積回路（ＩＣ）デバイス製造方法が提示される。この方法は、加熱層上および底部電極上にプロジェクション・ライナ層を形成すること、プロジェクション・ライナ層上に相変化材料（ＰＣＭ）層を形成すること、ならびにＰＣＭ層上に頂部電極層を形成することを含む。この方法はさらに、プロジェクション・ライナ層を第１のエッチ・ストップとして利用して所望でないＰＣＭ層部分および所望でない頂部電極層部分をエッチングにより除去することによって、底部電極の上方のプロジェクション・ライナ層上に相変化材料（ＰＣＭ）スタックを形成することを含み、この第１のエッチングは、ＰＣＭスタックの外側のプロジェクション・ライナ層を露出させ、ＰＣＭスタックは、相変化材料の相変化体積および頂部電極を含む。この方法はさらに、露出させたプロジェクション・ライナ層上およびＰＣＭスタック上にカプセル化層（encapsulation layer）を形成することを含む。この方法はさらに、プロジェクション・ライナ層を第２のエッチ・ストップとして利用して所望でないカプセル化層部分をエッチングにより除去することによって、ＰＣＭスタックの側壁に接触したカプセル化スペーサを形成することを含む。この第２のエッチングは、カプセル化スペーサの外側のプロジェクション・ライナ層を再び露出させる。
【0011】
これらの実施形態、特徴、態様および利点、ならびにその他の実施形態、特徴、態様および利点は、以下の説明、添付の特許請求の範囲および添付図面を参照することによってより完全に理解されるであろう。
【0012】
上に挙げた本発明の特徴が達成され、それらを詳細に理解することができるように、添付図面に示されている本発明の実施形態を参照することによって、上に概要を簡単に示した本発明のより具体的な説明を得ることができる。
【0013】
しかしながら、添付図面は、本発明の典型的な実施形態だけを示しており、したがって、添付図面を、本開示の範囲を限定するものとみなすべきではないことに留意すべきである。これは、本発明が、等しく有効な他の実施形態を受け入れる可能性があるためである。
【図面の簡単な説明】
【0014】
【図1】先行技術のＰＣＭメモリ・セルを示す図である。
【図2A】本発明のさまざまな実施形態による、ＰＣＭと底部電極との間に置かれた、エッチ・ストップ層から残存維持されたプロジェクション・ライナを含むＰＣＭメモリ・セルの断面を示す図である。
【図2B-C】本発明のさまざまな実施形態による、ＰＣＭメモリ・セルのプロジェクション・ライナおよびＰＣＭ体積の上面図である。
【図4】本発明のさまざまな実施形態による、１つまたは複数のＰＣＭメモリ・セルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。
【図5】本発明のさまざまな実施形態による、１つまたは複数のＰＣＭメモリ・セルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。
【図6】本発明のさまざまな実施形態による、１つまたは複数のＰＣＭメモリ・セルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。
【図7】本発明のさまざまな実施形態による、１つまたは複数のＰＣＭメモリ・セルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。
【図8】本発明のさまざまな実施形態による、１つまたは複数のＰＣＭメモリ・セルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。
【図9】本発明のさまざまな実施形態による、１つまたは複数のＰＣＭメモリ・セルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。
【図10】本発明のさまざまな実施形態による、１つまたは複数のＰＣＭメモリ・セルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。
【図11】本発明のさまざまな実施形態による、１つまたは複数のＰＣＭメモリ・セルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。
【図12】本発明のさまざまな実施形態による、１つまたは複数のＰＣＭメモリ・セルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。
【図13】本発明のさまざまな実施形態による、１つまたは複数のＰＣＭメモリ・セルを含むＩＣデバイスを形成する製造方法の製造段階の断面図である。
【図14】本発明のさまざまな実施形態による、集積回路（ＩＣ）デバイス製造方法を示す図である。
【図15】（Ａ）および（Ｂ）は、本発明のさまざまな実施形態による、ＰＣＭメモリ・セルの底部電極の各種図である。
【発明を実施するための形態】
【0015】
図面は必ずしも一定の倍率では描かれていない。図面は単なる概略図であり、図面が本発明の特定のパラメータを表現することは意図されていない。図面は、本発明の例示的な実施形態だけを示すことが意図されている。図面では同じ符号が同じ要素を表している。
【0016】
本明細書では、特許請求の範囲に記載された構造体および方法の詳細な実施形態を開示する。しかしながら、開示された実施形態は単に、さまざまな形態で実施することができる請求の範囲に記載された構造体および方法の例を示しているだけであることが理解される。これらの例示的な実施形態は、本開示が網羅的で完全なものとなるように、また、本開示が本発明の範囲を当業者に十分に知らせるものとなるように提供したものである。この説明および図面では、提示された実施形態を不必要に不明瞭にすることを防ぐため、よく知られた特徴および技術の詳細が省かれていることがある。
【0017】
以下では、同じ構成要素には同じ符号が付けられている図面を参照して、１つまたは複数のＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する例示的な製造ステップを図示し、より詳細に説明する。この説明では、ＩＣデバイスのいくつかの構成要素が単数形で記載されることがあるが、ＩＣデバイス内に２つ以上の構成要素が含まれることがあることに留意すべきである。図面に示された特定の構成要素および断面の向きは、本明細書に記載されたさまざまな実施形態を最もよく示すように選択した。
【0018】
本発明を実装したＰＣＭセルでは、ＰＣＭと底部電極との間にプロジェクション・ライナが置かれている。このプロジェクション・ライナは、ＰＣＭセルの製造中もしくはより高次のＩＣデバイスの製造中またはその両方においてエッチ・ストップ層として以前に利用した層から残存維持されたものである。プロジェクション・ライナは、ＰＣＭ側壁または側方境界を越えて延びることができる。このような実施態様では、プロジェクション・ライナのこの部分を、誘電体もしくはカプセル化スペーサの下に位置する部分または埋まった部分とすることができる。ＰＣＭセルもしくはＩＣデバイスまたはその両方を製造するのに、所望でないＰＣＭもしくは所望でないカプセル化スペーサ材料またはその両方を取り除くことは、後続の製造段階にとって有利である。実施形態によれば、この統合されたプロジェクション・ライナ／エッチ・ストップ層構造体は、所望でない材料の完全な除去に役立ち、それによってＩＣデバイスもしくはＰＣＭメモリ・セルまたはその両方の信頼性および歩留まりを増大させる。
【0019】
図２Ａは、本発明のさまざまな実施形態による、マッシュルーム型ＰＣＭメモリ・セル１００を示している。ＰＣＭメモリ・セル１００は、頂部電極１０６と底部電極１１２との間に置かれたある体積のＰＣＭ１０２を含む。示されたセル状態は、ＰＣＭ１０２が結晶相およびアモルファス相の両方を含む中間状態を表している。アモルファス相は、底部電極１１２の上方の陰影が付けられた半球形の体積１０４によって示されている。結晶相１０５は、ＰＣＭ１０２の体積の残りの部分を占めている。動作時には、抵抗プロジェクション・ライナ１１０が、底部電極１１２とＰＣＭ１０２の結晶相１０５との間の並列電流経路を提供する。プログラムされたセル状態を読み取るために読取り電圧を印加すると、その結果生じる読取り電流は、高抵抗のアモルファス相１０４を流れるよりもむしろ、主として、結晶相１０５から底部電極１１２に至るこの電流経路を通って流れる。したがって、測定セル抵抗は、主として、アモルファス相１０４の抵抗ではなく並列電流経路の抵抗に依存する。
【0020】
プロジェクション・ライナ１１０はＰＣＭ１０２と底部電極１１２との間に置かれており、ＰＣＭ１０２および底部電極１１２に電気的に接続されている。実施形態によれば、プロジェクション・ライナ１１０は、ＰＣＭセル１００の製造中もしくはＰＣＭセル１００を含むより高次のＩＣデバイスの製造中またはその両方においてエッチ・ストップ層として以前に利用した層から残存維持されたものである。プロジェクション・ライナ１１０は、ＰＣＭ１０２体積の側壁または側方境界を越えて延びることができる。言い換えれば、プロジェクション・ライナ１１０の幅はＰＣＭ１０２体積の幅よりも大きい。このような実施態様では、プロジェクション・ライナ１０２のこの部分を、カプセル化スペーサ１０８と例えば図４に示されているヒータ層３１０との間に置くことができる。プロジェクション・ライナ１１０が、その上方のＰＣＭ１０２体積の側壁または側方境界を越えて延びることが有利なことがある。なぜなら、このような延長は、プロジェクション・ライナ１１０がＰＣＭ１０２体積の下において均一な厚さを有する（例えば、ＰＣＭ１０２の下方のプロジェクション・ライナ１１０に損傷したコーナがない、またはＰＣＭ１０２の下方のプロジェクション・ライナ１１０の厚さが変動しないなどの）可能性を増大させるためである。
【0021】
カプセル化スペーサ１０８は、ＰＣＭ１０２体積の側壁もしくは側方境界および頂部電極１０６の側壁もしくは側方境界に置かれており、または他のやり方でＰＣＭ１０２体積の側壁もしくは側方境界および頂部電極１０６の側壁もしくは側方境界に接続されている。カプセル化スペーサ１０８の上面は頂部電極１０６の上面と共面とすることができ、カプセル化スペーサ１０８の下面は、ＰＣＭ体積１０２の下面と共面とすることができる。あるいは、カプセル化スペーサ１０８の上面が、頂部電極１０６の上面と頂部電極の底面との間にあってもよい。
【0022】
カプセル化スペーサ１０８は概してＰＣＭ材料１０２体積を覆っており、例えば図１１に示されているＩＬＤ３３０の形成からＰＣＭ材料１０２体積を保護する。例えば、カプセル化スペーサ１０８層は、ＩＬＤ３３０の形成中に酸化物または窒化物がＰＣＭ材料１０２に侵入することを防ぐ。
【0023】
カプセル化スペーサ１０８の側壁はプロジェクション・ライナ１１０の側壁と共面とすることができる。例えば、プロジェクション・ライナ１１０の左側の側壁は、ＰＣＭ１０２体積の左側に置かれたスペーサ１０８の左側の側壁と共面とすることができ、プロジェクション・ライナ１１０の右側の側壁は、ＰＣＭ１０２体積の右側に置かれたスペーサ１０８の右側の側壁と共面とすることができる。
【0024】
いくつかの実施態様ではカプセル化スペーサ１０８を省くことができ、その代わりに、例えば図１１に示されているＩＬＤ３３０を形成することができる（すなわち、ＩＬＤ３３０は、ＰＣＭスタックの側壁に接触することができ、ＰＣＭスタックの外側に延びるプロジェクション・ライナ１１０の領域に接触することができる）。
【0025】
実施形態では、プロセッサ、メモリ、ＦＰＧＡ、ＥＥＰＲＯＭまたは他の同種のものなどのより高次のＩＣデバイスにＰＣＭセル１００を含めることができる。ＩＣデバイスはさらに、底部電極１１２に電気的に接続された底部ワイヤを含むことができ、頂部電極１０６に電気的に接続された上部ワイヤを含むことができる。
【0026】
いくつかの実施態様では、ＰＣＭメモリ・セル１００が、単一の底部ワイヤまたは単一の配線経路に接触した単一の底部電極１１２を含む。他の実施態様では、ＰＣＭメモリ・セル１００が、独立した底部ワイヤまたは独立した底部ワイヤ経路にそれぞれ接続された多数の底部電極１１２を含む。これらの実施態様では、頂部電極１０６が共用電極として機能することができる。
【0027】
図２Ｂ－Ｃにおける（Ｂ）および（Ｃ）は、本発明のさまざまな実施形態による、ＰＣＭメモリ・セルのプロジェクション・ライナおよびＰＣＭ体積の上面図を示している。プロジェクション・ライナ１１０は、本明細書では延長領域と呼ぶことがある、ＰＣＭ１０２体積の外周を越えて延びるまたはＰＣＭ１０２体積の外周の外側に延びる部分を含む。そのため、この延長領域は、スペーサ１０８の下に埋まっていること、またはＩＬＤ３３０の下に埋まっていることがある。プロジェクション・ライナ１１０はさらに、本明細書では電流経路領域と呼ぶことがある、ＰＣＭ１０２体積の下の部分を含む。
【0028】
図２Ｂ－Ｃ（Ｂ）に示されているように、メモリ・セル１００は、正方形、長方形または多角形の柱として構成することができる。ＰＣＭ１０２の直径ｄ１０２はプロジェクション・ライナ１１０の直径ｄ１１０よりも小さく、それにより、概して多角形のＰＣＭ１０２体積の外周の周囲に延長領域を形成している。図２Ｂ－Ｃ（Ｃ）に示されているように、メモリ・セル１００は、丸いまたは円形の柱または円柱として構成することができる。ＰＣＭ１０２の直径ｄ１０２はプロジェクション・ライナ１１０の直径ｄ１１０よりも小さく、それにより、概して丸いＰＣＭ１０２体積の外周の周囲に延長領域を形成している。
【0029】
ＰＣＭ１０２体積とプロジェクション・ライナ１１０の上から見た形状は同様の形状または同じ形状として示されているが、ＰＣＭ１０２体積とプロジェクション・ライナ１１０の形状は異なっていてもよい。
【0030】
図３は、本発明のさまざまな実施形態による、ＰＣＭメモリ・セル１００を実装したＰＣＭメモリ・デバイス２００のブロック図である。デバイス２００は、少なくとも１つのＰＣＭセルおよび／もしくはＰＣＭセル１００の少なくとも１つの集積アレイにデータを記憶するため、ならびに／または少なくとも１つのＰＣＭセルおよび／もしくはＰＣＭセル１００の少なくとも１つの集積アレイからデータを読み取るためのＰＣＭメモリ２４０を含む。メモリ２４０に対するデータの読取りおよび書込みは、読取り／書込みコントローラまたはコントローラ２１０によって実行することができる。コントローラ２１０は、データ書込み動作中にＰＣＭセルをプログラムするため、およびデータ読取り動作中にセル状態を検出するための読取り測定を実行するための一般に知られている形態の回路を含む。これらの動作中に、読取り／書込みコントローラは、メモリ・アンサンブル２４０中のワード線とビット線のアレイに適切な制御信号を印加することによって、個々のＰＣＭセルのアドレスを指定することができる。デバイス２００に入力されたユーザ・データは通常、書込みデータとしてコントローラ２１０に供給される前に、書込み処理モジュール２２０によって、誤り訂正目的の符号化などのある形態の書込み処理がなされる。同様に、コントローラ２１０による読取りデータは一般に、元の入力ユーザ・データを回復するために、読取り処理モジュール２３０によって、例えば符号語検出もしくは誤り訂正またはその両方のための処理がなされる。
【0031】
メモリ２４０のＰＣＭセルは、少なくとも３つのプログラム可能なセル状態で情報を記憶することができる。前に論じたとおり、プログラム可能なセル状態は、セルのＰＣＭ材料中のアモルファス相および結晶相の異なる相対割合に対応する。これらの状態は少なくとも、高抵抗の完全にアモルファスのＲＥＳＥＴ状態、低抵抗の完全に結晶性のＳＥＴ状態、およびさもなければ結晶性のＰＣＭ材料中のアモルファス相のサイズの増大に対応する少なくとも１つの中間状態を含む。プログラム可能なセル状態は通常、コントローラ２１０内において、読取り検出のために使用される抵抗メトリックの所定の基準値または値の範囲に関して定義されている。書込み動作でＰＣＭセルをプログラムするため、コントローラ２１０は、その結果生じるプログラミング信号がセルを必要な状態にセットするように、ワード線およびビット線を介してセルに電圧を印加する。読取り動作では、セルに（低い）読取り電圧を印加し、その結果生じるセル電流を測定して抵抗メトリックを得る。次いで、コントローラ２１０は、この読取りメトリックを上述の基準値と比較することにより、プログラムされたセル状態を検出することができる。
【0032】
図４は、本発明のさまざまな実施形態による、少なくとも１つのＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する製造方法のＩＣデバイス製造段階４０２の断面図を示している。段階４０２で、基板３０２の上に加熱層３１０を形成する。加熱層３１０は、例えば、シリコン層または窒化シリコン層などのシリコン・ベースの層とすることができる。底部電極１１２は、当技術分野で知られている任意の方法によって加熱層３１０内に形成する。例えば、加熱層３１０内にトレンチを形成し、次いでそのトレンチに底部電極１１２材料を充填することができる。化学機械平坦化または他の知られている方法を使用して、加熱層３１０の上面から過剰な底部電極１１２材料を除去することができる。底部電極１１２材料は、例えばタングステン、白金、窒化チタン、窒化タンタル、窒化チタンアルミニウムまたは他の同種のものなど、電極として使用されている任意の概して導電性の材料とすることができる。
【0033】
ある種の実施態様では、このトレンチは加熱層３１０を貫いて形成され、それによって、基板３０２内に以前に形成した底部ワイヤ３０４の上面の部分を露出させる。そのため、底部電極１１２は底部ワイヤ３０４と接触することができる。当技術分野で知られているとおり、１つまたは複数の電気経路によって、底部ワイヤ３０４をＩＣデバイスの他の構成要素に電気的に接続することができる。例えば、１つまたは複数の電気経路によって、底部ワイヤ３０４をコントローラ２１０に接続することができる。このように、底部電極１１２にＩＣデバイスの構成要素を電気的に接続することができる。
【0034】
図５は、本発明のさまざまな実施形態による、少なくとも１つのＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する製造方法のＩＣデバイス製造段階４０４の断面図を示している。段階４０４で、加熱層３１０上および底部電極１１２上にプロジェクション・ライナ層１１０’を形成する。プロジェクション・ライナ層１１０’は、ＰＣＭ１０２体積のアモルファス相の抵抗とＰＣＭ１０２体積の結晶相の抵抗との間のシート抵抗を有する導電層である。例えば、ライナ１１０’のシート抵抗は、１０キロオーム／ｓｑと１００００キロオーム／ｓｑの間とすることができる。さらに、プロジェクション・ライナ層１１０’は、カプセル化スペーサ１０８を形成する材料に対して高度に選択的なエッチング能力を有することができる。プロジェクション・ライナ層１１０’は、１から１０ｎｍの間の厚さに形成することができる。好ましい実施形態では、プロジェクション・ライナ層１１０’を、１から６ｎｍの間の厚さに形成することができる。プロジェクション・ライナ層１１０’は例えば窒化タンタル層、窒化チタンアルミニウム層、アモルファス炭素層とすることができる。
【0035】
図６は、本発明のさまざまな実施形態による、少なくとも１つのＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する製造方法のＩＣデバイス製造段階４０６の断面図を示している。段階４０６で、プロジェクション・ライナ層１１０’上にＰＣＭ層１０２’を形成し、ＰＣＭ層１０２’上に頂部電極層１０６’を形成し、頂部電極層１０６’上にマスク層３２０を形成し、もしくはマスク層３２０上に現像剤層３２２を形成し、またはこれらの組合せを実行する。
【0036】
ＰＣＭ層１０２’は、プロジェクション・ライナ層１１０’上に相変化材料を堆積させることによってプロジェクション・ライナ層１１０’上に形成することができる。相変化材料は、例えばひとまとめにしてＧＳＴ材料と呼ばれることがあるＧｅ、ＳｂおよびＴｅのさまざまな組合せなど、その温度依存性材料相によって抵抗が変化する、知られているまたは将来開発される任意の可変抵抗材料とすることができる。具体的には、ＧＳＴは、アモルファス相と２つの結晶相との間で構造相を変化させることができる。アモルファス相（「ａ－ＧＳＴ」）の抵抗と立方晶および六方晶相（それぞれ「ｃ－ＧＳＴ」および「ｈ－ＧＳＴ」）の抵抗は大幅に異なりうる。アモルファスＧＳＴの抵抗は、本明細書では結晶相の抵抗と呼ぶことがある立方晶ＧＳＴまたは六方晶ＧＳＴのいずれの抵抗よりも大きい。これらの結晶相の抵抗は互いに同程度である。したがって、ＧＳＴのさまざまな相の抵抗の比較において、ＧＳＴは２状態材料（アモルファスＧＳＴと結晶性ＧＳＴ）と考えることができ、それぞれの状態は、２つの状態のうちの対応する１つの状態と同一視しうる異なる抵抗を有する。
【0037】
ＧＳＴ材料の温度変化に反応して、１つのＧＳＴ相から別のＧＳＴ相への遷移が起こる。ＧＳＴ材料は、融解温度Ｔｍおよび結晶化温度Ｔｘを有する。結晶化温度Ｔｘは融解温度Ｔｍよりも低い。結晶化温度Ｔｘおよび融解温度Ｔｍはともに室温よりも高い。ＧＳＴ材料を融解温度Ｔｍよりも高い温度に加熱すると、ＧＳＴ材料はその結晶構造を失う。続いてＧＳＴ材料を室温まで急冷した場合、ＧＳＴ材料はアモルファス状態になる。この冷却はあまりに急速に起こるため、結晶構造は成長しえない。一方、結晶化温度Ｔｘよりも高く融解温度Ｔｍよりも低い温度にＧＳＴ材料を加熱した場合、結晶構造は成長しうる。一旦、結晶構造に転移すると、融解温度Ｔｍよりも高い温度に再び加熱されるまで、ＧＳＴ材料は結晶構造をとり続ける。言い換えると、室温において、ＧＳＴ材料は、アモルファス相でもまたは結晶相でも安定である。
【0038】
ＰＣＭ層１０２’は、３から１５０ｎｍの間の厚さに形成することができる。好ましい実施形態では、ＰＣＭ層１０２’を、１０から１００ｎｍの間の厚さに形成することができる。
【0039】
頂部電極層１０６’は、ＰＣＭ層１０２’上に導電性材料を堆積させることによってＰＣＭ層１０２’上に形成することができる。必須ではないが、頂部電極層１０６’は一般に底部電極１１２の材料と同じ材料で形成される。頂部電極層１０６’は、１０から１５０ｎｍの間の厚さに形成することができる。好ましい実施形態では、頂部電極層１０６’を、２５から１００ｎｍの間の厚さに形成することができる。
【0040】
マスク層３２０は、頂部電極層１０６’上に窒化シリコンなどの１種または数種の知られているマスク材料を堆積させることによって頂部電極層１０６’上に形成することができる。現像剤層３２２は、マスク層３２０上に、その下のマスク層３２０をパターニングする目的に使用することができる１種または複種の知られている現像剤材料を堆積させることによって、マスク層３２０上に形成することができる。ＰＣＭ１０２体積とその上方の頂部電極１０６とからなるそれぞれのＰＣＭスタックを画定および保護するために、知られているフォトリソグラフィ技術を利用して、それぞれの底部電極１１２の概して上方に、それぞれの底部電極１１２とインラインのマスク層３２０の残留部分だけが位置するように、マスク層３２０の部分を選択的に除去または現像することができる。
【0041】
図７は、本発明のさまざまな実施形態による、少なくとも１つのＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する製造方法のＩＣデバイス製造段階４０８の断面図を示している。段階４０８で、エッチング技術によって、所望でないまたは露光したＰＣＭ層１０２’材料および所望でないまたは露光した頂部電極層１０６’材料を除去する。
【0042】
現像またはパターニングされたマスク３２０’部分は、化学的エッチングのエッチング剤またはドライ・エッチングの高エネルギー運動エネルギー（イオン、電子もしくは光子）ビームから、その下の所望のＰＣＭ層１０２’材料および頂部電極層１０６’材料を保護することができる。それによって、保護されたその下の所望のＰＣＭ層１０２’材料および頂部電極層１０６’材料は維持され、これらの材料がそれぞれＰＣＭ１０２体積および頂部電極１０６を事実上形成する。いくつかの実施態様では、ＰＣＭ１０２体積上の１つまたは複数のパターニングされたそれぞれのマスク３２０’部分を維持し、段階４０８のエッチングによって完全には除去しないことができる。ＰＣＭ１０２体積はＰＣＭ層１０２’材料から形成され、頂部電極１０６は頂部電極層１０６’材料から形成されるため、ＰＣＭ１０２体積は、ＰＣＭ層１０２’材料と材料属性を共有し、頂部電極１０６は、頂部電極層１０６’材料と材料属性を共有する。
【0043】
本発明の実施形態によれば、プロジェクション・ライナ層１１０’は、ＰＣＭ１０２体積と頂部電極１０６とからなる形成されたＰＣＭスタックの外側にあるプロジェクション・ライナ層１１０’のフィールド部分（field portion）上でエッチング剤またはイオン・ビームが止まり、フィールド部分を露出させるストップ層として利用される。プロジェクション・ライナ層１１０’をエッチ・ストップとして利用することによって、プロジェクション・ライナ層１１０’のフィールド部分から、所望でないＰＣＭ層１０２’材料を完全に除去することができる。
【0044】
段階４０８で利用するエッチング技術は、物理的なエッチング技術もしくはドライ・エッチング技術、または化学的なウェット・エッチングとすることができる。好ましい実施態様では、段階４０８のエッチング技術が物理的なドライ・エッチングであり、そのため、所望の維持されたＰＣＭ１０２体積に対する損傷のリスクがより小さい（例えば、化学的エッチング剤を使用しないため、ＰＣＭ材料が経験する側方エッチングが限定され得る）。
【0045】
好ましい実施態様では、段階４０８において、当技術分野で知られているとおり、柱として構成された多数のＰＣＭスタックが製造される。さらに、ある実施態様では、当技術分野で知られているとおり、ＰＣＭスタック内の少なくともＰＣＭ１０２体積の側壁または側面を不動態化することができる。段階４０８のエッチングは一般に、ＰＣＭスタックのＰＣＭ１０２体積および頂部電極１０６の共面の側壁または側面を形成することができる。
【0046】
図８は、本発明のさまざまな実施形態による、少なくとも１つのＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する製造方法のＩＣデバイス製造段階４１０の断面図を示している。段階４１０で、プロジェクション・ライナ層１１０’の露出したフィールド部分上、ならびに形成されたＰＣＭスタック上および形成されたＰＣＭスタックの周囲に、カプセル化層１０８’を形成する。
【0047】
カプセル化層１０８’は、カプセル化層１０８’からカプセル化スペーサ１０８が形成されたときに、後続の製造段階の間、ＰＣＭ体積１０２材料を保護する誘電体材料層である。例えば、カプセル化スペーサ１０８は、ＩＬＤ３３０形成中に酸化物もしくは窒化物またその両方がＰＣＭ体積１０２材料に侵入することを防ぐ。
【0048】
カプセル化層１０８’は、プロジェクション・ライナ層１１０’の露出したフィールド部分上、ならびにＰＣＭスタックの側壁および上面に、窒化シリコン、酸窒化シリコン、炭素がドープされた窒化シリコン、酸化アルミニウム、二酸化ハフニウムまたは他の同種のものなどの誘電体材料を堆積させることによって形成することができる。例えば、カプセル化層１０８’は、プロジェクション・ライナ層１１０’の以前に露出させたフィールド部分上、ＰＣＭ１０２体積の側壁または側面、頂部電極１０６の側壁または側面、および頂部電極１０６（パターニングされたマスク３２０’部分が存在しない場合）の上面に、ブランケット誘電体材料層を堆積させることによって形成することができる。図７に示されているようにＰＣＭ１０２スタック内にパターニングされたマスク３２０’部分が存在するときは、ブランケット誘電体材料層を、プロジェクション・ライナ層１１０’の以前に露出させたフィールド部分上、ＰＣＭ１０２体積の側壁または側面、頂部電極１０６の側壁または側面、パターニングされたマスク３２０’部分の側壁または側面、およびパターニングされたマスク３２０’部分の上面に堆積させることができる。
【0049】
カプセル化層１０８’の厚さは、所望でないカプセル化層１０８’がフィールド部分からは除去されるが、ＰＣＭスタックの側壁または側面では維持されるような態様で、カプセル化層１０８’の方向性エッチングの間、ＰＣＭスタック、より具体的にはＰＣＭ１０２体積を保護するのに十分な厚さとすることができる。例えば、カプセル化層１０８’は、６から１００ｎｍの間の厚さに形成することができる。好ましい実施形態では、カプセル化層１０８’を、１２から５０ｎｍの間の厚さに形成することができる。
【0050】
図９は、本発明のさまざまな実施形態による、少なくとも１つのＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する製造方法のＩＣデバイス製造段階４１２の断面図を示している。段階４１２で、所望でないカプセル化層１０８’部分をエッチングにより除去し、ＰＣＭ１０２体積と頂部電極１０６とからなるＰＣＭスタックの側壁の所望のカプセル化層１０８’部分を維持して、カプセル化スペーサ１０８を形成する。
【0051】
知られている方向性エッチング技術を利用して、所望でないカプセル化層１０８’部分をエッチングまたは他の手法で除去することができる。図９の断面図に示されているように、これらの所望でないカプセル化層１０８’部分は概して水平である（すなわち層部分は高さより大きな幅を有する）ことがある。この方向性エッチング・プロセスは、ＰＣＭ１０２体積と頂部電極１０６とからなるＰＣＭスタックの側壁上にある所望のカプセル化層１０８’部分を維持することができる。図９の断面図に示されているように、これらの所望のカプセル化層１０８’部分は概して垂直である（すなわち層部分は幅よりも大きな高さを有する）ことがある。
【0052】
ＰＣＭ１０２体積と頂部電極１０６とからなるＰＣＭスタックの側壁または側面にある所望のカプセル化層１０８’部分が、カプセル化スペーサ１０８を効果的に形成する。カプセル化スペーサ１０８はカプセル化層１０８’材料から形成されるため、カプセル化スペーサ１０８は、カプセル化層１０８’材料と材料属性を共有する。
【0053】
カプセル化スペーサ１０８は、カプセル化スペーサ１０８が、ＰＣＭ１０２体積の側壁もしくは側面および頂部電極１０６の側壁もしくは側面（すなわちＰＣＭスタックの側壁）に置かれ、または他のやり方でＰＣＭ１０２体積の側壁もしくは側面および頂部電極１０６の側壁もしくは側面（すなわちＰＣＭスタックの側壁）に接続されるような態様で、カプセル化層１０８’から形成される。さらに、カプセル化スペーサ１０８は、カプセル化スペーサ１０８の上面を頂部電極１０６の上面と共面とすることができ、カプセル化スペーサ１０８の下面をＰＣＭ体積１０２の下面と共面とすることができるような態様で、カプセル化層１０８’から形成することができる。
【0054】
本発明の実施形態によれば、プロジェクション・ライナ層１１０’を、ＰＣＭスタックの側壁上にあるカプセル化スペーサ１０８の外側にあるプロジェクション・ライナ層１１０’のフィールド部分上でエッチングが止まり、フィールド部分を露出させるストップ層として再び利用することができる。プロジェクション・ライナ層１１０’をエッチ・ストップとして利用することによって、プロジェクション・ライナ層１１０’のこれらのフィールド部分から、所望でないカプセル化層１０８’材料を完全に除去することができる。
【0055】
段階４１２で利用するエッチング技術は、物理的なエッチング技術もしくはドライ・エッチング技術、または化学的なウェット・エッチングとすることができる。好ましい実施態様では、段階４１２のエッチング技術が化学的なウェット・エッチングである。そのため、異なるタイプのエッチングに対するエッチ・ストップ層であるように、プロジェクション・ライナ層１１０’を構成することができる。
【0056】
パターニングされたマスク３２０’部分がそれぞれＰＣＭスタック上に維持される実施態様では、カプセル化スペーサ１０８の外側にあるカプセル化層１０８’のフィールド部分を完全に除去し、同時に、パターニングされたマスク３２０’部分もしくはカプセル化層１０８’またはその両方を除去し、ＰＣＭスタックの頂部電極１０６の上面で止まる正確なエッチング相互作用を設計することを可能にするために、プロジェクション・ライナ層１１０’をエッチ・ストップとして利用することが有益である。その結果としてカプセル化スペーサ１０８が正確に形成されると、プロジェクション・ライナ層１１０’の所望でない部分を除去するためのプロジェクション・ライナ層１１０’自体の後続の制御されたエッチングはさらに、ＰＣＭスタックの外側の加熱層３１０のフィールド部分のより均一な表面を提供する。
【0057】
図１０は、本発明のさまざまな実施形態による、少なくとも１つのＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する製造方法のＩＣデバイス製造段階４１４の断面図を示している。段階４１４で、カプセル化スペーサ１０８の外側にあるフィールド部分に位置する所望でないプロジェクション・ライナ層１１０’材料を除去する。さらに、段階４１４では、カプセル化スペーサ１０８の下に位置する所望のプロジェクション・ライナ層１１０’材料（すなわち延長領域内のプロジェクション・ライナ層１１０’）、およびＰＣＭ１０２体積の下の所望のプロジェクション・ライナ層１１０’材料（すなわち電流経路領域内のプロジェクション・ライナ層１１０’）をそれぞれ維持して、プロジェクション・ライナ１００を形成する。
【0058】
知られているエッチング技術を利用して、所望でないプロジェクション・ライナ層１１０’材料をエッチングまたは他の手法で除去することができる。カプセル化スペーサ１０８はカプセル化層１０８’から形成される。プロジェクション・ライナ１１０の側壁はそれぞれカプセル化スペーサ１０８の側壁と共面とすることができる。例えば、プロジェクション・ライナ１１０の左側の側壁は、ＰＣＭスタックの左側に置かれたスペーサ１０８の左側の側壁と共面とすることができ、プロジェクション・ライナ１１０の右側の側壁は、ＰＣＭスタックの右側に置かれたスペーサ１０８の右側の側壁と共面とすることができる。ある種の実施態様では、段階４１４でのプロジェクション・ライナ１１０の形成後にＰＣＭメモリ・セル１００を形成し、または他のやり方で製造することができる。
【0059】
図１１は、本発明のさまざまな実施形態による、少なくとも１つのＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する製造方法のＩＣデバイス製造段階４１６の断面図を示している。段階４１６で、ヒータ層３１０上、ならびにＰＣＭセル１００上およびＰＣＭセル１００の周囲に、層間誘電体（ＩＬＤ）３３０を形成する。
【0060】
ＩＬＤ３３０は、ヒータ層３１０上、ならびにＰＣＭセル１００上およびＰＣＭセル１００の周囲に、Ｘ、テトラエチルオルトシリケート（ＴＥＯＳ）、シラケテニリデン（Silaketenylidene）（ＳｉＣＯ）または他の同種のものなどの誘電体材料のブランケット層を堆積させることによって形成することができる。ＩＬＤ３３０は、頂部電極１０６の上面の高さよりも概して大きな厚さ、または頂部電極１０６の上面よりも概して高い厚さに形成することができる。例えば、ＩＬＤ３３０は、１５０から１５００ｎｍの間の厚さに形成することができる。好ましい実施形態では、ＩＤＬ３３０を、２００から１０００ｎｍの間の厚さに形成することができる。
【0061】
代替実施態様では、ＩＬＤ３３０を、頂部電極１０６の上面と概して共面の厚さに形成することができる。これらの実施態様では、図１３に例示的に示されているＶＩＡ（垂直相互接続アクセス（Vertical Interconnect Access））３５６を、底部ワイヤ３０４に接触するようにＩＬＤ３３０を貫いて形成することができ、ＩＬＤ３３０上およびＶＩＡ３５６上に別のまたは第２のＩＬＤ層を形成することができる。続いて、図１３に例示的に示されているように、ＶＩＡ３５６に接触するように第２のＩＬＤ層を貫いて頂部ワイヤ３５４を形成することができ、頂部電極１０６に接触するように第２のＩＬＤ層を貫いて頂部ワイヤ３５０を形成することができる。
【0062】
明確にするために付言すると、いくつかの実施態様では、カプセル化スペーサ１０８を省くことができ、その代わりに、ＩＬＤ３３０をさらに形成することができる（すなわち、ＰＣＭスタックの側壁上およびＰＣＭスタックの外側に延びるプロジェクション・ライナ１１０の領域上にＩＬＤ３３０をさらに形成することができる）。
【0063】
図１２は、本発明のさまざまな実施形態による、少なくとも１つのＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する製造方法のＩＣデバイス製造段階４１８の断面図を示している。段階４１８で、ＩＬＤ３３０内に配線トレンチ３３４、３３６を形成する。配線トレンチ３３４、３３６はそれぞれ、底部ワイヤ３０４の概して上方のＩＬＤ３３０の所望でない部分もしくは頂部電極１０６の概して上方のＩＬＤ３３０の所望でない部分またはその両方を除去する、知られている選択的除去技術によって形成することができる。配線トレンチ３３４、３３６はそれぞれ、その下の導電性構造体の少なくとも一部分を概して露出させる。例えば、ワイヤ・トレンチ３３４は、底部ワイヤ３０４の一部分または底部ワイヤ３０４の上面の全体を露出させ、ワイヤ・トレンチ３３６は、頂部電極１０６の一部分または頂部電極１０６の上面全体を露出させる。好ましい実施態様では、示されているように、ワイヤ・トレンチ３３６がそれぞれ、頂部電極１０６の上面全体を露出させ、さらに隣り合うカプセル化スペーサ１０８の上面の一部分を露出させる。知られているエッチング技術を利用して、直角型の側壁（すなわちカプセル化スペーサ１０８の側壁と平行な側壁）を有する配線トレンチを形成すること、または、示されているように、傾斜型の側壁を有する配線トレンチを形成することができる。
【0064】
図１３は、本発明のさまざまな実施形態による、少なくとも１つのＰＣＭメモリ・セル１００を含むＩＣデバイスを形成する製造方法のＩＣデバイス製造段階４２０の断面図を示している。段階４２０で、配線トレンチ３３４、３３６内にそれぞれ頂部ワイヤ３５０およびワイヤ３５２を形成する。頂部ワイヤ３５０およびワイヤ３５２は、それぞれ配線トレンチ３３４、３３６内に導電性材料を堆積させることによって形成することができる。配線トレンチ３３４、３３６がその下の導電性構造体の少なくとも一部分を露出させるため、頂部ワイヤ３５０およびワイヤ３５２はそれぞれその下の導電性構造体と接触する。例えば、ワイヤ３５２は、底部ワイヤ３０４の一部分または上面全体と接触し、頂部ワイヤ３５０は、頂部電極１０６の一部分または上面全体と接触する。好ましい実施態様では、示されているように、頂部ワイヤ３５０がそれぞれ、頂部電極１０６の上面全体と接触し、さらに隣り合うカプセル化スペーサ１０８の上面の少なくとも一部分と接触する。いくつかの実施態様では、ワイヤ３５２が、下方のＶＩＡ３５６上に形成され、ＶＩＡ３５６と接触した頂部ワイヤ３５４の形態をとることができる。
【0065】
当技術分野で知られているとおり、１つまたは複数の電気経路によって、頂部ワイヤ３５０をＩＣデバイスの他の構成要素に電気的に接続することができる。例えば、１つまたは複数の電気経路によって、頂部ワイヤ３５０をコントローラ２１０に接続することができる。このように、頂部電極１０６にＩＣデバイスの構成要素を電気的に接続することができる。
【0066】
図１４は、本発明のさまざまな実施形態による、集積回路（ＩＣ）デバイス製造方法５００を示している。方法５００を利用して、少なくとも１つのＰＣＭメモリ・セル１００を含む、プロセッサ、マイクロプロセッサ、メモリ、ＦＰＧＡまたは他の同種のものなどのＩＣデバイスを形成することができる。
【0067】
方法５００は、ブロック５０２から始まり、続いて底部ワイヤ上にヒータ層および底部電極を形成する（ブロック５０４）。例えば、基板３０２の上および底部ワイヤ３０４上に加熱層３１０を形成する。加熱層３１０内にトレンチを形成し、それによって底部ワイヤ３０４の上面の少なくとも一部分を露出させることができる。このトレンチに導電性材料を充填して、ヒータ層３１０内に底部電極１１２を形成すること、またはヒータ層３１０と一体の底部電極１１２を形成することができる。
【0068】
方法５００は続いて、ヒータ層上および底部電極上にプロジェクション・ライナ層を形成することができる（ブロック５０６）。例えば、加熱層３１０の上面および底部電極１１２の上面にブランケット・プロジェクション・ライナ層１１０’を堆積させる。
【0069】
方法５００は続いて、プロジェクション・ライナ層上にＰＣＭスタックを形成することができる（ブロック５０８）。例えば、プロジェクション・ライナ層上に、ＰＣＭと頂部電極とを含むＰＣＭスタックを形成することができる。このＰＣＭスタックは、プロジェクション・ライナ層上にＰＣＭ層を形成することによって（ブロック５１０）形成することができる。例えば、プロジェクション・ライナ層１１０’上に相変化材料を堆積させることによって、プロジェクション・ライナ層１１０’上にＰＣＭ層１０２’を形成することができる。頂部電極は、ＰＣＭ層上に頂部電極層を形成することによって（ブロック５１２）形成することができる。例えば、ＰＣＭ層１０２’上に導電性材料を堆積させることによって、ＰＣＭ層１０２’上に頂部電極層１０６’を形成することができる。
【0070】
ＰＣＭスタックは、プロジェクション・ライナ層をエッチ・ストップとして利用してＰＣＭ層および頂部電極層をエッチングすることによって形成することができる（ブロック５１４）。例えば、窒化シリコンなどの１種または数種の知られているマスク材料を頂部電極層１０６’上に堆積させることによって、頂部電極層１０６’上にマスク層３２０を形成することができる。その下のマスク層３２０をパターニングする目的に使用することができる１種または数種の知られている現像剤材料をマスク層３２０上に堆積させることによって、マスク層３２０上に現像剤層３２２を形成することができる。ＰＣＭ１０２体積とその上方の頂部電極１０６とからなるそれぞれのＰＣＭスタックを画定および保護するために、知られているフォトリソグラフィ技術を利用して、それぞれの底部電極１１２の概して上方に、それぞれの底部電極１１２とインラインのマスク層３２０の残留部分だけが位置するように、マスク層３２０の部分を選択的に除去すること、パターニングすること、現像することなどができる。
【0071】
エッチングによって、所望でないまたは露光したＰＣＭ層１０２’材料、および所望でないまたは露光した頂部電極層１０６’材料を除去することができる。現像またはパターニングされたマスク３２０’部分は、その下の所望のＰＣＭ層１０２’材料および頂部電極層１０６’材料をエッチングから保護することができる。それによって、保護されたその下の所望のＰＣＭ層１０２’材料および頂部電極層１０６’材料が維持され、これらの材料が、ＰＣＭ１０２体積と頂部電極１０６とからなるＰＣＭスタックを事実上形成する。プロジェクション・ライナ層は、ＰＣＭスタックの外側にあるプロジェクション・ライナ層のフィールド部分上で化学的なウェット・エッチングのエッチング剤または物理的なドライ・エッチングのイオンが止まり、フィールド部分を露出させる（ブロック５１６）ストップ層として利用される。
【0072】
方法５００は続いて、ＰＣＭスタック側壁上およびプロジェクション・ライナ層上にカプセル化スペーサを形成することができる（ブロック５１８）。例えば、ＰＣＭ１０２体積と頂部電極１０６とを含む、プロジェクション・ライナ層１１０’上に形成されたＰＣＭスタックの側壁上にカプセル化スペーサ１０８を形成する。カプセル化スペーサは、プロジェクション・ライナ層上、ならびにＰＣＭスタック上およびＰＣＭスタックの周囲にカプセル化層を形成することによって（ブロック５２０）形成することができる。例えば、ＰＣＭスタックの外側のプロジェクション・ライナ層１１０’の露出したフィールド部分上、ならびにＰＣＭ１０２体積と頂部電極１０６とからなる形成されたＰＣＭスタック上およびＰＣＭスタックの周囲に誘電体材料を堆積させることによって、カプセル化層１０８’を形成することができる。
【0073】
カプセル化スペーサはさらに、プロジェクション・ライナ層をエッチ・ストップとして利用してカプセル化層をエッチングすることによって（ブロック５２２）形成することができる。例えば、所望でないカプセル化層１０８’部分をエッチングにより除去し、ＰＣＭ１０２体積と頂部電極１０６とからなるＰＣＭスタックの側壁上の所望のカプセル化層１０８’部分を維持して、カプセル化スペーサ１０８を形成する。カプセル化層の所望でない部分を除去するエッチング・プロセスの間、プロジェクション・ライナ層を、ＰＣＭスタックの側壁に形成されたカプセル化層１０８’部分の外側にあるプロジェクション・ライナ層のフィールド部分上でエッチングが止まり、フィールド部分を露出させるストップ層として再び利用することができる。所望でないカプセル化層１０８’部分を除去するこのエッチングはさらに、頂部電極の上面を露出させることができる。
【0074】
所望のカプセル化層１０８’部分は、カプセル化スペーサ１０８を効果的に形成し、ＰＣＭスタックの側壁または側面および頂部電極の側壁または側面に位置し、ＰＣＭスタックに最も近いＰＣＭスタックに隣接するプロジェクション・ライナ層の頂面または上面に位置する（ブロック５２４）。
【0075】
方法５００は続いて、カプセル化スペーサの外側に位置するプロジェクション・ライナ層をエッチングすることができる（ブロック５２６）。例えば、カプセル化スペーサ１０８の外側に位置する所望でないプロジェクション・ライナ層１１０’材料を除去し、カプセル化スペーサ１０８とヒータ層３１０との間に位置する所望のプロジェクション・ライナ層１１０’材料を維持し、ＰＣＭ１０２体積とヒータ層３１０／底部電極１１２との間に位置する所望のプロジェクション・ライナ層１１０’材料を維持する。維持されたまたは所望のプロジェクション・ライナ層１１０’部分はプロジェクション・ライナ１１０を事実上形成する。
【0076】
方法５００は続いて、頂部電極上およびスペーサ上に頂部ワイヤを形成することができる（ブロック５２８）。例えば、頂部電極１０６の上面の上方およびカプセル化スペーサ１０８の上面の上方に形成されたＩＬＤ３３０内に頂部ワイヤ３５０を形成する。ＩＬＤ３３０内に、頂部電極１０６の上面を露出させ、スペーサ１０８の上面の少なくとも一部分を露出させるワイヤ・トレンチ３３６を形成することができる。頂部ワイヤ３５０は、ワイヤ・トレンチ３３６内に導電性材料を、導電性材料が頂部電極１０６の上面と接触し、スペーサ１０８の一部分と接触するように堆積させることによって形成することができる。化学機械研摩を利用して、頂部ワイヤ３５０の頂面およびＩＬＤ３３０の頂面を平坦化することができる。ブロック５３０で方法５００を終了することができる。
【0077】
図１５（Ａ）および図１５（Ｂ）は、本発明のさまざまな実施形態による、底部電極１１２のさまざまな図を示している。図１５（Ａ）は、側壁底部電極１１２の断面図および側壁底部電極１１２の上面図を示している。側壁底部電極１１２は、多数の側壁、上面６０２、中間面６０４および底面６０６を含む。上面６０２、中間面６０４および底面６０６は実質的に共面（すなわち共面プラス適切な製造公差、または共面マイナス適切な製造公差）である。上面６０２はプロジェクション・ライナ１１０に接続されており、底面６０６は底部ワイヤ３０４に接続されている。側壁底部電極１１２は、上部に比べて大きな外周もしくは直径または上部に比べて幅の広い外周もしくは直径を有する下部を有することができる。中間面６０４をこの下部の頂面とすることができる。上面６０２を上部の上面とすることができる。下部および上部の上から見た形状は、示されているとおり、長方形とすることができ、またはその代わりに正方形、多角形または円形とすることもできる。
【0078】
図１５（Ｂ）は、円柱部電極１１２の断面図および円柱底部電極１１２の上面図を示している。円柱底部電極１１２は、円形の側壁、上面６０２および底面６０６を含む。上面６０２および底面６０６は実質的に共面である。上面６０２はプロジェクション・ライナ１１０に接続されており、底面６０６は底部ワイヤ３０４に接続されている。円柱底部電極１１２の上から見た形状は、示されているとおり、円とすることができ、またはその代わりに長方形、正方形、多角形または他の円形とすることもできる。
【0079】
さまざまな実施形態によれば、プロジェクション・ライナ層１１０’をエッチ・ストップ層として利用することは、さまざまな利点の非網羅的なリストを提供する。第１に、ヒータ層３１０は、エッチ・ストップ層の役割をする、酸化物層などの専用のインプレース・トップ層（in place top layer）を必要としない。このようなインプレース・トップ層は、ヒータ層３１０の加熱プロフィールを変化させ、その結果としてＰＣＭメモリ１００デバイスの動作を変化させうる。第２に、ヒータ層３１０の専用のインプレース・エッチ／トップ層がないため、その下の底部ワイヤ３０４を露出させるためにトレンチ３３４を形成するエッチング・プロセスが単純化される。
【0080】
第３に、プロジェクション・ライナ層１１０’は、ＩＣデバイス製造のさまざまな段階において異質の最適なタイプのエッチング技術を利用することを可能にする。例えば、段階４０８では、所望でないＰＣＭ材料および所望でない電極材料を除去するために、プロジェクション・ライナ層１１０’をエッチ・ストップとして利用した物理的なエッチングを利用することができ、その一方で、段階４１２では、所望でないカプセル化層１０８’材料を除去するために、やはりプロジェクション・ライナ層１１０’をエッチ・ストップとして利用した化学的な反応性イオン・エッチングを利用することができる。
【0081】
第４に、プロジェクション・ライナ層１１０’は、プロジェクション・ライナ１１０の知られている利点（例えばより低いドリフトなど）を拡張し、その一方で、メモリ・デバイス１００の製造の融通性を増大させる。例えば、さまざまな実施形態のプロジェクション・ライナ層１１０’エッチ・ストップは、ヒータ層３１０が、その加熱特性に影響を与えるであろうインプレース・トップ／エッチ層（例えば酸化物層）を有する必要なしに、ヒータ層３１０の最適な加熱プロフィールを達成するためのヒータ層３１０誘電体の個々の設計および任意選択性（optionality）を可能にする。プロジェクション・ライナ層１１０’エッチ・ストップはさらに、段階４０８でのＰＣＭスタックのエッチング中のＰＣＭ材料１０２’の損傷軽減を可能にすることができる（例えば、ＰＣＭ材料の側方エッチングを引き起こす可能性がある化学的なエッチングとは対照的に、物理的なエッチングを利用してＰＣＭスタックを形成することができる）。プロジェクション・ライナ層１１０’エッチ・ストップはさらに、ヒータ層３１０の誘電体材料の損傷軽減を可能にすることができる。例えば、材料を除去するのに化学的エッチングを必要とするように、プロジェクション・ライナ層１１０’材料を選択することができる。この方式では、ＰＣＭスタックを形成するための物理的なエッチングにおいて化学エッチング剤が使用されないため、プロジェクション・ライナ層１１０’が、ＰＣＭスタックを形成するための物理的なエッチングの間にその下のヒータ層３１０誘電体が損傷するのを防ぐ。
【0082】
添付図およびこの説明は、本発明の実施形態ならびにそれらの特徴および構成要素を図示および説明したものである。この説明で使用した特定の名称は単に便宜上のものであり、したがって、本発明は、そのような名称によって識別もしくは暗示または識別および暗示される特定のプロセスによって限定されるべきでないことを当業者は理解しよう。したがって、本明細書に記載された実施形態は、あらゆる点で例示を意図したものであり、限定を意図したものではないこと、および本発明の範囲を決定するためには添付の特許請求の範囲を参照することが望まれる。
【0083】
そうではないと記載されている場合を除いて、または本明細書に記載されていることに加えて、用語「堆積させる（deposit）」、「堆積させている（depositing）」、「堆積させた（deposited）」などは、材料を堆積させるのに適した現在知られているまたは後に開発される任意の技術を含むことができ、それらの技術には、限定はされないが、ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、半常圧（semi-atmosphere）ＣＶＤ（ＳＡＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、急速熱ＣＶＤ（ＲＴＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、リミテッド・リアクション・プロセシング（limited reaction processing）ＣＶＤ（ＬＲＰＣＶＤ）、金属有機ＣＶＤ（ＭＯＣＶＤ）、スパッタリング堆積、イオン・ビーム堆積、電子ビーム堆積、レーザ支援堆積、熱酸化、熱窒化、スピンオン法、物理蒸着（ＰＶＤ）、原子レベル堆積（ＡＬＤ）、化学酸化、分子線エピタキシ（ＭＢＥ）、めっきまたは蒸着が含まれる。
【0084】
本明細書における「垂直（vertical）」、「水平（horizontal）」などの用語への言及は、基準系（frame ofreference）を確立するために例示のためになされたものであり、限定を意図したものではない。本明細書で使用される用語「水平」は、半導体基板３０２の実際の空間的向きに関わらず、基板３０２の従来の平面または表面に対して平行な平面と定義される。用語「垂直」は、上で定義した水平に対して垂直な方向を指す。「上（on）」、「上方（above）」、「下方（below）」、「側方（side）」（「側壁」などに関して）、「より高い（higher）」、「より低い（lower）」、「上方（over）」、「下方（beneath）」および「下（under）」などの用語は水平面に関して定義される。本発明を説明するために、本発明の範囲を逸脱しない範囲で、他のさまざまな基準系を使用することができることが理解される。
【図1】
【図2A】
【図2B-C】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
