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特許7714308小さなチップと小さな分離チャネルを有するウェハから個々のチップをシンギュレーションすること
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-07-18
(45)【発行日】2025-07-29
(54)【発明の名称】小さなチップと小さな分離チャネルを有するウェハから個々のチップをシンギュレーションすること
(51)【国際特許分類】
H01L 21/301 20060101AFI20250722BHJP
H01L 21/3065 20060101ALI20250722BHJP
【ＦＩ】
H01L21/78 S
H01L21/302 105A
【請求項の数】
12
(21)【出願番号】P 2023527117
(86)(22)【出願日】2021-10-13
(65)【公表番号】
(43)【公表日】2023-11-27
(86)【国際出願番号】 IB2021059404
(87)【国際公開番号】W WO2022101706
(87)【国際公開日】2022-05-19
【審査請求日】2024-03-07
(31)【優先権主張番号】17/097,113
(32)【優先日】2020-11-13
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】カブラル，シリル ジュニア．
(72)【発明者】
【氏名】リブシュ，フランク，ロバート
(72)【発明者】
【氏名】サブラマニアン，チトラ
(72)【発明者】
【氏名】ソース，ピーター，ジェローム
(72)【発明者】
【氏名】ラウロ，ポール，アルフレッド
(72)【発明者】
【氏名】パパリア，ジョン
【審査官】平野 崇
(56)【参考文献】
【文献】特開２００９－１４０９５０（ＪＰ，Ａ）
【文献】特開昭６１－２５８４３３（ＪＰ，Ａ）
【文献】特開２００６－３４４８１６（ＪＰ，Ａ）
【文献】特表２０１５－５２４６１３（ＪＰ，Ａ）
【文献】特開平０８－２７４０７３（ＪＰ，Ａ）
【文献】特開昭５６－１４６２３６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３０１
Ｈ０１Ｌ ２１／３０２
Ｈ０１Ｌ ２１／３０６５
(57)【特許請求の範囲】
【請求項1】
ホスト半導体ウェハから集積回路（IC）チップをシンギュレーションする方法であって、基体と該基体の上に形成された活性層とを備えている前記ホスト半導体ウェハを受け取ること、ここで、前記ホスト半導体ウェハは、前記活性層の第１の部分と前記基体の第１の部分とを含む第１のICチップを更に備えている；
複数の段階のエッチング操作を使用して、前記ホスト半導体ウェハの第１の分離チャネルの下に共にあるところの、前記活性層の第１のセグメントと前記基体の第１のセグメントとを除去することによって、第１の分離トレンチを形成すること、ここで、前記第１の分離トレンチは、
前記活性層の前記第１の部分を前記活性層の残りの部分から、及び
前記基体の前記第１の部分を前記基体の残りの部分から
分離し、
前記活性層が、フロントエンド（FEOL）層及びバックエンド（BEOL）層を備えており、
前記複数の段階のエッチング操作が第１のエッチング操作と第２のエッチング操作とを含み、
前記第１のエッチング操作がスパッタエッチング操作を含み、該スパッタエッチング操作は、前記FEOL層及びBEOL層における複数の異なる種類の材料を除去する、
前記第２のエッチング操作が指向性反応イオンエッチング操作を含み、該指向性反応イオンエッチング操作は、該基体における半導体材料を方向性を持って除去する、
；並びに、
基体除去操作を用いて、前記基体の前記第１の部分の下に共にあるところの、前記基体の前記残りの部分の第１のセクションを除去することによって、前記第１のICチップを前記ホスト半導体ウェハからシンギュレーションすること
を含む、前記方法。
【請求項2】
前記第１の分離トレンチが、第１のセグメント及び第２のセグメントを備えている、請求項１に記載の方法。
【請求項3】
前記第１の分離トレンチの前記第１のセグメントが、前記活性層の前記第１の部分を前記活性層の前記残りの部分から分離する、請求項２に記載の方法。
【請求項4】
前記第１の分離トレンチの前記第２のセグメントが、前記基体の前記第１の部分を前記基体の前記残りの部分から分離する、請求項３に記載の方法。
【請求項5】
前記第１のエッチング操作が、前記第１の分離トレンチの前記第１のセグメントを形成するように構成され；及び、前記第２のエッチング操作が、前記第１の分離トレンチの前記第２のセグメントを形成するように構成される、
請求項４に記載の方法。
【請求項6】
前記基体除去操作が、前記基体の前記第１の部分の下に共にあるところの、前記基体の前記残りの部分の前記第１のセクションを研磨することを含む、請求項５に記載の方法。
【請求項7】
前記ホスト半導体ウェハが、前記活性層の第２の部分と前記基体の第２の部分とを含む第２のICチップを更に備えており、前記方法が、
前記ホスト半導体ウェハの前記第１の分離チャネルの下に共にあるところの、前記活性層の前記第１のセグメントと前記基体の前記第１のセグメントとを除去することと並行して、前記ホスト半導体ウェハの第２の分離チャネルの下に共にあるところの、前記活性層の第２のセグメントと前記基体の第２のセグメントとを除去することとを前記エッチング操作を使用して行うことによって、第２の分離トレンチを形成すること、ここで、前記第２の分離トレンチは、
前記活性層の前記第２の部分を前記活性層の前記残りの部分から、及び
前記基体の前記第２の部分を前記基体の前記残りの部分から
分離する；並びに、
前記基体の前記第１の部分の下に共にあるところの、前記基体の前記残りの部分の前記第１のセクションを除去することと並行して、前記基体の前記第２の部分の下に共にあるところの、前記基体の前記残りの部分の第２のセクションを除去する為に前記基体除去をすることによって、前記第２のICチップを前記ホスト半導体ウェハからシンギュレーションすること
を更に含む、
請求項１に記載の方法。
【請求項8】
前記ホスト半導体ウェハ上にフォトレジスト層を形成すること、ここで、該フォトレジスト層が、前記ホスト半導体ウェハの前記第１の分離チャネルを定義する、を更に含む、請求項１に記載の方法。
【請求項9】
前記フォトレジスト層が所定の厚さを有し、及び該方法が、前記フォトレジスト層に硬化プロセスを施与することを更に含む、請求項８に記載の方法。
【請求項10】
ホスト半導体ウェハから集積回路（IC）チップをシンギュレーションする為のシステムであって、該システムは、シンギュレーション操作を行うように構成された半導体製造装置の構成を備えており、該シンギュレーション操作が、基体と該基体の上に形成された活性層とを備えている前記ホスト半導体ウェハを受け取ること、ここで、前記ホスト半導体ウェハは、前記活性層の第１の部分と前記基体の第１の部分とを含む第１のICチップを更に備えている；
複数の段階のエッチング操作を使用して、前記ホスト半導体ウェハの第１の分離チャネルの下に共にあるところの、前記活性層の第１のセグメントと前記基体の第１のセグメントとを除去することによって、第１の分離トレンチを形成すること、ここで、前記第１の分離トレンチは、
前記活性層の前記第１の部分を前記活性層の残りの部分から、及び
前記基体の前記第１の部分を前記基体の残りの部分から
分離し、
前記活性層が、フロントエンド（FEOL）層及びバックエンド（BEOL）層を備えており、
前記複数の段階のエッチング操作が第１のエッチング操作と第２のエッチング操作とを含み、
前記第１のエッチング操作がスパッタエッチング操作を含み、該スパッタエッチング操作は、前記FEOL層及びBEOL層における複数の異なる種類の材料を除去する、
前記第２のエッチング操作が指向性反応イオンエッチング操作を含み、該指向性反応イオンエッチング操作は、該基体における半導体材料を方向性を持って除去する、
；並びに、
基体除去操作を用いて、前記基体の前記第１の部分の下に共にあるところの、前記基体の前記残りの部分の第１のセクションを除去することによって、前記第１のICチップを前記ホスト半導体ウェハからシンギュレーションすること
を含む、前記システム。
【請求項11】
前記第１の分離トレンチが、第１のセグメント及び第２のセグメントを備えており、前記第１の分離トレンチの前記第１のセグメントが、前記活性層の前記第１の部分を前記活性層の前記残りの部分から分離し、
前記第１の分離トレンチの前記第２のセグメントが、前記基体の前記第１の部分を前記基体の前記残りの部分から分離し、
前記第１エッチング操作が、前記第１の分離トレンチの前記第１のセグメントを形成するように構成され；及び、
前記第２のエッチング操作が、前記第１の分離トレンチの前記第２のセグメントを形成するように構成され；並びに、
前記基体除去操作が、前記基体の前記第１の部分の下に共にあるところの、前記基体の前記残りの部分の前記第１のセクションを研磨することを含み；
前記ホスト半導体ウェハが、前記活性層の第２の部分と前記基体の第２の部分とを含む第２のICチップを更に備えており；
前記シンギュレーション操作は、
前記ホスト半導体ウェハの前記第１の分離チャネルの下に共にあるところの、前記活性層の前記第１のセグメントと前記基体の前記第１のセグメントとを除去することと並行して、前記エッチング操作を使用して、前記ホスト半導体ウェハの第２の分離チャネルの下に共にあるところの、前記活性層の第２のセグメントと前記基体の第２のセグメントとを除去することによって、第２の分離トレンチを形成すること、ここで、前記第２の分離トレンチは、
前記活性層の前記第２の部分を前記活性層の前記残りの部分から、及び
前記基体の前記第２の部分を前記基体の前記残りの部分から
分離する、
を更に含み；並びに、
前記シンギュレーション操作が、
前記基体の前記第１の部分の下に共にあるところの、前記基体の前記残りの部分の前記第１のセクションを除去することと並行して、前記基体の前記第２の部分の下に共にあるところの、前記基体の前記残りの部分の第２のセクションを除去する為に前記基体除去をすることによって、前記第２のICチップを前記ホスト半導体ウェハからシンギュレーションすること
を更に含む、
請求項１０に記載のシステム。
【請求項12】
前記シンギュレーション操作が、前記ホスト半導体ウェハ上にフォトレジスト層を形成すること、ここで、該フォトレジスト層が、前記ホスト半導体ウェハの前記第１の分離チャネルを定義する、
を更に含む、
請求項１０に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般的に、半導体ウェハの一部上に形成された集積回路（IC：integrated circuit）の製造及びパッケージングに関する。より具体的には、本発明は、ウェハから夫々のICチップ（すなわち、半導体ダイ）をシンギュレーションする（singulating）（すなわち、取り外す（removing））為の製造システム及び製造方法に関し、ここで、該ICチップは、相対的に小さなチップ分離チャネル幅（例えば、約20μm未満）によって半導体ウェハ上で互いに分離されている。
【背景技術】
【0002】
半導体ウェハは、一連のステージ、例えば、フロントエンド（FEOL：front-end-of-line）ステージ、中間（MOL：middle-of-line）ステージ及びバックエンド（BEOL：back-end-of-line）ステージを含む該一連のステージ、において製造される。現代の半導体ウェハを製造する為のプロセスフローは、該FEOLステージ、該MOLステージ、又は該BEOLステージのいずれに該当するかに基づいて識別されることが多い。一般的に、該FEOLステージは、デバイス素子（例えば、トランジスタ、コンデンサ、抵抗等）が半導体基体／ウェハ中にパターニングされる。該FEOLステージのプロセスは、ウェハの準備、アイソレーション、ゲートパターニング、及びウェル、ソース／ドレイン（S/D：source/drain）領域、エクステンションジャンクション、シリサイド領域及びライナーの形成を含む。該FEOLステージのプロセスはまた、半導体ウェハの表面において複数のICチップ又は半導体ダイを形成することを包含する。各ICチップは、能動部品と受動部品とが電気的に接続されることによって形成された回路を備えている。該MOLステージは典型的には、デバイス素子の活性領域（例えば、ゲート、ソース及びドレイン）に通信可能に結合する相互接続構造（例えば、ライン、ワイヤ、金属充填ビア、コンタクト等）を形成する為のプロセスフローを含む。該BEOLステージの間、これらの論理層及び機能層の上にインターコネクト構造の層が形成され、半導体ウェハを完成させる。ほとんどの半導体ウェハは、必要な接続を全て形成する為に1層よりも多いインターコネクトを必要とし、並びに5～12層ものインターコネクトが該BEOLプロセスにおいて追加される。
【0003】
BEOLプロセスは、完成した半導体ウェハから夫々のICチップをシンギュレーションすること（又は、取り外すこと）、そして、１以上の該ICチップをパッケージングして構造的支持体と環境的隔離を提供することを含むことができる。小型又は小型化されたモバイルコンピューティングシステムの普及に伴い、夫々のICチップのサイズは減少し続けているが、完成した半導体ウェハからICチップをシンギュレーションする既知の方法は、相対的に小さなICチップ及び相対的に小さなチップ分離チャネルを有する半導体ウェハに適用される場合に欠点がある。例えば、ダイシングとして知られているシンギュレーションプロセスは、水冷された回転ディスクを使用してチップ分離チャネルを切り開いて、半導体ウェハの夫々のICチップをシンギュレーションする。ダイシングは回転ディスク（例えば、金属、ポリマー、ダイヤモンド等）を包含する為に、チップ分離チャネルは相対的に広く、典型的に約50μm超、より典型的には約100μm超である必要がある。半導体フロアプランのかなりの部分をチップ分離チャネルに割く必要がある為、所定の半導体ウェハ上に形成されることができるICチップの数が減少する。加えて、ダイシングプロセスにおいて使用される回転ディスクにより、シンギュレーションされたICチップの周囲の粗さ（例えば、一般的に10μmRa超）が増加する結果を生じる。パッケージングの間にシンギュレーションされたICチップをそれらのホストマザーボードと位置合わせを行うアセンブリツールは、該ICチップのはんだポスト（solder posts）を該マザーボードのボンディングパッド（bonding pads）と適切に位置合わせする為の基準点として、該ICチップの周囲エッジを使用する。該ICチップの周囲エッジが粗い場合に、該ICチップの該周囲エッジを基準として使用する組み立てツールは、そのようなICチップをそれらのホストマザーボードに適切に位置合わせすることが困難である。
【0004】
レーザーアブレーションシンギュレーションプロセス（laser ablation singulation processes）は、レーザーを使用して、チップ分離トレンチ内の材料を除去し、それによって、半導体ウェハから個々のICチップをシンギュレーションする。レーザーアブレーションは、ダイシングに比べてチップ分離トレンチのより良い幅及び外縁粗さを提供するが、レーザーアブレーションシンギュレーションプロセスは、溶融した破片又はスラグが該半導体ウェハの表面上に堆積し、それによって、シンギュレーションされるべきICチップにダメージを与えるという問題がある。また、溶融材料（例えば、金属、誘電体等）が半導体ウェハ上に配置されている何らかの保護膜を破壊する為に、レーザーアブレーションシンギュレーションプロセスの間に該半導体ウェハを保護することは非常に困難である。
【0005】
「ステルスダイシング」（stealth dicing）として知られるシンギュレーションプロセスは、レーザーを使用して、意図された切断線に沿ってレーザービームをスキャンすることによって、シリコン基板中に欠陥を作る。次に、基礎の担体膜（underlying carrier membrane）が拡張されて、破砕を誘発し、そして、事実上、ICチップを該基板から引き離す。既知のステルスダイシング技術の欠点は、0.5mm未満のICチップ寸法の場合、蛇行（meanderance）として知られる現象が生じることであり、それにより、組み立てツールのアライメントプロセスを妨害する為に十分な周囲エッジの粗さを有するシンギュレーションされたICチップを結果としてもたらす。加えて、既知のステルスダイシング技術は、該基体が確実且つ一貫して分離されない為に、必要な性能の信頼性及び一貫性に欠けており、それにより、ICチップが互いに接続されたままである結果をもたらし、結果として、シンギュレーションを達成する為に追加の処理を更に必要とする。
【発明の概要】
【課題を解決するための手段】
【0006】
本発明の実施態様は、ホスト半導体ウェハから集積回路（IC）チップをシンギュレーションする方法に向けられている。本発明の非限定的な実施態様において、該方法は、基体と該基体の上に形成された活性層とを備えている該ホスト半導体ウェハを受け取ることを含む。該ホスト半導体ウェハは更に、該活性層の第１の部分と該基体の第１の部分とを含む第１のICチップを更に備えている。第１の分離トレンチが、エッチング操作を使用して、該ホスト半導体ウェハの第１の分離チャネルの下に共にあるところの、該活性層の第１のセグメントと該基体の第１のセグメントとを除去することによって形成される。該第１の分離トレンチは、該活性層の該第１の部分を該活性層の残りの部分から分離し、及びまた、該基体の該第１の部分を該基体の残りの部分から分離する。基体除去操作を用いて、該基体の該第１の部分の下に共にあるところの、該基体の該残りの部分の第１のセクションを除去することによって、該第１のICチップは、該ホスト半導体ウェハからシンギュレーションされる。
【0007】
本発明の上述された実施態様の技術的な効果及び利点は、第１の分離トレンチを形成する為のエッチング操作の使用を含み、それにより、第１の分離トレンチが、該エッチング操作のフィーチャ解像度範囲（すなわち、フィーチャ寸法範囲）に一致するところのフィーチャ解像度範囲を有することを可能にする。本発明の観点に従うと、該エッチング操作は、約20ミクロン未満の幅寸法を有する分離トレンチの形成を可能にする。本発明の幾つかの実施態様において、該エッチング操作は、約10ミクロン～約20ミクロンの幅寸法を有する分離トレンチの形成を可能にする。
【0008】
本発明の上述された実施態様は、第１のセグメント及び第２のセグメントを備えている第１の分離トレンチを更に含むことができる。該第１の分離トレンチの該第１のセグメントは、該活性層の第１の部分を該活性層の残りの部分から分離する。該第１の分離トレンチの該第２のセグメントは、該基体の該第１の部分を該基体の該残りの部分から分離する。該エッチング操作は、該第１の分離トレンチの該第１のセグメントを形成するように構成された第１のエッチング操作、及び該第１の分離トレンチの該第２のセグメントを形成するように構成された第２のエッチング操作を含むことができる。該活性層は、フロントエンド（FEOL）層及びバックエンド（BEOL）層を備えていることができる。該第１のエッチング操作は、スパッタエッチング（sputter etch）操作を含むことができ、並びに該第２のエッチング操作は、指向性反応イオンエッチング（RIE：directional reactive ion etch）操作を含むことができる。該基体除去操作は、該基体の第１の部分の下に共にあるところの、該基体の該残りの部分の該第１のセクションを研磨することを含むことができる。
【0009】
本発明の上述された実施態様の追加の技術的な効果及び利点は、スパッタエッチング操作（sputter etch operations）を使用して、該分離トレンチの該第１のセグメントを形成することを含む。該スパッタエッチング操作は、活性層がそれから形成されることができるところのFEOL層及びBEOL層における複数の異なる種類の材料（例えば、金属、誘電体、ドープされた半導体等）を除去するように構成される。該スパッタエッチング操作は、該活性層がそれから形成されるところのFEOL層及びBEOL層における複数の異なる種類の材料（例えば、金属、誘電体、ドープされた半導体等）の除去の間に、滑らかなエッジを形成するようにまた構成される。該指向性RIE操作は、該基体がそれから形成されることができるところの半導体材料（例えば、シリコン）を方向性を持って除去するように構成される。該指向性RIE操作はまた、該基体がそれから形成されることができるところの半導体材料（例えば、シリコン）の除去の間に滑らかなエッジを形成するように構成される。該基体の該第１の部分の下に共にあるところの、該基体の該残りの部分の該第１のセクションを除去する為に使用される研磨操作は、該研磨操作の間に滑らかなエッジを形成するように構成される。該エッチング操作及び該研磨操作の間に形成される滑らかな周囲エッジにより、パッケージング中に該ICチップをその支持基体（例えば、マザーボード）に正確に位置合わせする為に、該ICチップの周囲エッジの自動検出に依存するパッケージングツールの機能が向上される。本発明の実施態様において、該スパッタエッチング操作、該指向性反応イオンエッチング操作、及び該研磨操作は、約4μm Ra未満である粗さレベルを有する非常に滑らかな周囲エッジを有するシンギュレーションされたICチップを結果として生じる。
【0010】
本発明の上述された実施態様は、該活性層の第２の部分と該基体の第２の部分とを含む第２のICチップを更に備えている該ホスト半導体ウェハを更に備えていることができる。該活性層の該第１のセグメントと該基体の該第１のセグメントとの上述された除去と並行して、該ホスト半導体ウェハの第２の分離チャネルの下に共にあるところの、該活性層の第２のセグメントと該基体の第２のセグメントを除去することによって、第２の分離トレンチが形成されることができる。該第２の分離トレンチは、該活性層の該第２の部分を該活性層の該残りの部分から分離し；及び該基体の該第２の部分を該基体の該残りの部分から分離する。該基体の該第１の部分の下に共にあるところの、該基体の該残りの部分の該第１のセクションの上述された除去と並行して、該基体の該第２の部分の下に共にあるところの、該基体の該残りの部分の第２のセクションを除去する基体除去をすることによって、該第２のICチップが該ホスト半導体ウェハからシンギュレーションされる。
【0011】
本発明の上述された実施態様の追加の技術的な効果及び利点は、該スパッタエッチング操作が該ホスト半導体ウェハ上の該ICチップの全てに並列に適用されること、該指向性RIE操作が該ホスト半導体ウェハ上の該ICチップの全てに並列に適用されること、及び該基体研磨操作が該ホスト半導体ウェハ上の該ICチップの全てに渡って適用されることを含む。該ホスト半導体ウェハ上の全てのICチップに対してエッチング操作と研磨操作を並列に適用することにより、該ホスト半導体ウェハ上の各ICチップに対して直列に適用される既知のシンギュレーション操作に比べて、効率を向上させ且つコストを削減する。
【0012】
本発明の上述された実施態様は、該ホスト半導体ウェハ上にフォトレジスト層を形成することを更に含むことができ、ここで、該フォトレジスト層は、ホスト半導体ウェハの第１の分離チャネルと第２の分離チャネルとを画定する。本発明の幾つかの実施態様において、該フォトレジスト層は、所定の厚さを有することができる。本発明の幾つかの実施態様において、硬化プロセスがフォトレジスト層に対して適用されることができる。
【0013】
本発明の上述された実施態様の追加の技術的な効果及び利点は、硬化プロセス及び所定の厚さが、該ホスト半導体ウェハの該第１の分離チャネルの下にある活性層の第１のセグメントを除去する為に使用されるエッチング操作（例えば、スパッタリングエッチング及び指向性RIE）によって生じる損傷に対するフォトレジスト層の耐性を向上させることである。
【0014】
本発明の実施態様は、上述された製作方法を実施し、そして、上述された技術的な効果及び利点を提供するように構成された製造システムにまた向けられている。
【0015】
追加の特徴及び利点は、本明細書において記載されている技術を通じて実現される。他の実施態様及び観点は、本明細書において詳細に記載されている。より良い理解の為に、本明細書及び図面を参照されたい。
【0016】
本発明としてみなされる主題は、本明細書に添付されている特許請求の範囲に特に指摘され、且つ明確に請求されている。前述された及び他の特徴及び利点は、添付の図面と併せて取り上げられる以下の発明の詳細な説明から明らかである。
【図面の簡単な説明】
【0017】
【図3B-1】図3Bは、半導体ウェハの断面図を結果として生じる追加のシンギュレーション操作を行う為に本発明の実施態様に従って使用されることができるスパッタエッチングプロセスを示すブロック図と共に、本発明の実施態様に従う追加のシンギュレーション操作後の半導体ウェハの断面図を図示する。
【図3B-2】図3B（続き）は、半導体ウェハの断面図を結果として生じる追加のシンギュレーション操作を行う為に本発明の実施態様に従って使用されることができるスパッタエッチングプロセスを示すブロック図と共に、本発明の実施態様に従う追加のシンギュレーション操作後の半導体ウェハの断面図を図示する。
【図4B-1】図4Bは、半導体ウェハの一次断面図を結果として生じるところの追加のシンギュレーション操作を行う為に本発明の実施態様に従って使用することができる、所謂Bosch指向性反応イオンエッチング（RIE：reactive ion etch）プロセス後の半導体ウェハの二次断面図とともに、本発明の実施態様に従う追加のシンギュレーション操作後の該半導体ウェハの一次断面図を図示する。
【図4B-2】図4B（続き）は、半導体ウェハの一次断面図を結果として生じるところの追加のシンギュレーション操作を行う為に本発明の実施態様に従って使用することができる、所謂Bosch指向性反応イオンエッチング（RIE：reactive ion etch）プロセス後の半導体ウェハの二次断面図とともに、本発明の実施態様に従う追加のシンギュレーション操作後の該半導体ウェハの一次断面図を図示する。
【0018】
添付図面及び開示された実施態様の以下の詳細な説明において、図面中において示されている様々な要素には、3桁又は4桁の参照番号が付されている。
【発明を実施するための形態】
【0019】
簡潔さの為に、本発明の観点の製造及び使用に関連する慣用的な技術は、本明細書において詳細に記載されていてもよく又は記載されていなくてもよい。特に、本明細書において記載された様々な技術的特徴を実装する為のコンピューティングシステム及び特定のコンピュータプログラムの様々な観点は周知である。従って、簡潔さの為に、多くの慣用的な実装の詳細は、本明細書において簡単に言及されるだけであるか、又は周知のシステム若しくはプロセス又はそれらの組み合わせの詳細を提供すること無しに完全に省略されるであろう。
【0020】
語「分離チャネル」、「チップ分離チャネル」「チップ分離チャネルパターン」、「ダイシングチャネル」及びそれらの等価物は、半導体ウェハ上に形成されたICチップを互いに分離する為に該半導体ウェハ中に形成される3次元（3D）の「分離チャネル」、「チップ分離チャネル」、若しくは「チップ分離チャネルパターン」又はそれらの組み合わせのトップダウン2次元（2D）領域を規定するところの、半導体ウェハ表面の2次元領域を定義する為に本明細書において使用される。
【0021】
語「分離トレンチ」、「チップ分離トレンチ」、「チップ分離トレンチパターン」及びそれらの等価物は、半導体ウェハ上に形成されたICチップを互いに分離する為に半導体ウェハ中に形成される3次元のトレンチを定義する為に本明細書において使用される。
【0022】
語「リソグラフィー」、「フォトリソグラフ」及びそれらの等価物は、半導体ウェハの表面を覆う感光性材料（レジスト又はフォトレジストと呼ばれる）の層に、マスクの幾何学的形状のパターンを転写するプロセスを識別する為に本明細書において使用される。放射線はマスクの透明な部分を通じて透過され、そして、曝露されたフォトレジストを現像液中に可溶又は不溶にし、それによって、マスクパターンをウェハ上に直接転写することを可能にする。該パターンが定義された後、エッチング工程が基礎の層（underlying layer）のマスク部分を選択的に除去する為に使用される。
【0023】
語「解像度」、「マスク解像度」、「パターン解像度」、「フィーチャ解像度」及びそれらの等価物は、フォトレジスト膜パターン（又は、開口部）の形態で半導体ウェハ上のフォトレジスト膜に高忠実度で転写されることができる１以上の最小フィーチャ寸法を識別する為に本明細書において使用される。
【0024】
ここで、本発明の観点の概要に目を向けると、本発明の実施態様は、夫々のICチップ（又は、半導体ダイ）をそれらのホスト半導体ウェハからシンギュレーションする（すなわち、除去する）為の製造システム及び製造方法を提供し、ここで、該ホスト半導体ウェハは、ウェハ基体（例えば、シリコン）上に様々なBEOL層及びFEOL層を備えている。本発明の幾つかの実施態様において、BEOL層は、Far-BEOL層を含むことができ、並びにFEOL層は、MOL層を含むことができる。該ICチップは、チップ分離チャネルによってホスト半導体ウェハ上で互いに分離される。該分離チャネルは、相対的に小さな幅寸法（例えば、約20μm未満）を有する形成されるべき分離トレンチのフットプリントを定義する。既知のダイシング、ステルスダイシング、若しくはレーザーアブレーションシンギュレーション技術又はそれらの組み合わせに頼る代わりに、本発明の実施態様は、エッチング操作及び研磨操作の新規な配置を利用して、それらのホスト半導体ウェハからICチップをシンギュレーションする。本発明の観点に従うと、該ICチップは、ホスト半導体ウェハ表面上にチップ分離チャネルを定義し、次に、分離チャネル及び該半導体ウェハ上の様々なFar-BEOL層、BEOL層、MOL層、若しくはFEOL層又はそれらの組み合わせを通じてエッチングして、該ホスト半導体ウェハ基体上で停止する初期分離トレンチを形成することによって、互いに分離される。
【0025】
新規なシンギュレーションプロセスのこのステージで、初期分離トレンチは、夫々のICチップをFar-BEOLレベル、BEOLレベル、MOLレベル、若しくはFEOLレベル又はそれらの組み合わせで互いに分離するが、夫々のICチップのFar-BEOLレベル、BEOLレベル、MOLレベル、若しくはFEOLレベル又はそれらの組み合わせは、ホスト半導体ウェハの基礎の基体（underlying substrate）上の別々の場所で依然として付着している。本発明の観点に従うと、各初期分離トレンチの底表面は、基礎の基体の曝露された部分である。該初期分離トレンチは、該初期分離トレンチ内の該基礎の基体の該曝露された部分に指向性エッチングを適用することによって該基体内に所定距離延在され、それによって延在分離トレンチ（extension separation trenches）を形成する。該延在分離トレンチは、夫々のICチップの夫々のチップ基体を画定し、ここで、各夫々のチップ基体は、一端がICチップのFar-BEOLレベル、BEOLレベル、MOLレベル、若しくはFEOLレベル又はそれらの組み合わせの1つに接続され、並びに該延在分離トレンチが形成された後に残っている基礎の半導体ウェハ基体（underlying semiconductor wafer substrat）の底セクションに反対側の端で接続される。夫々のICチップ（ICチップ基体を備えている）を該半導体ウェハ基体の残りの底セクションから解放する為に、該ウェハ基体の残りの底セクションが除去されて該延在分離トレンチの底端を開放し、それによって夫々のICチップ（ICチップ基体を備えている）を該ウェハ基体の残りの底セクションから解放する。本発明の実施態様において、該ウェハ基体の残りの底セクションを除去する為に使用されるプロセスの少なくとも後のステージは、微細な研磨プロセスである。
【0026】
本発明の実施態様において、初期分離トレンチを形成する為に使用される初期エッチング操作は、Far-BEOL層、BEOL層、MOL層、若しくはFEOL層又はそれらの組み合わせが形成されるところの様々な材料（例えば、金属、誘電体、ドープされた半導体材料等）を通じてエッチングするように構成され且つ配置される。本発明の幾つかの実施態様において、該初期エッチング操作は、スパッタエッチング操作である。本発明の幾つかの実施態様において、該スパッタエッチング操作は、衝撃イオン（bombardment ions）としてアルゴンを使用する。本発明の幾つかの実施態様において、該延在分離トレンチを形成する為に使用される指向性エッチング操作は、指向性反応イオンエッチング（RIE）である。本発明の幾つかの実施態様において、該延在分離トレンチを形成する為に使用される指向性RIE操作は、所謂「Bosch」指向性RIE操作である。本発明の実施態様において、Bosch指向性RIEプロセスは、等方性エッチングとフルオロカーボンベースの保護膜堆積との間のサイクルに迅速なガス切り替えを使用するところの高アスペクト比プラズマエッチングプロセスである。SF6プラズマサイクルは、基体材料（例えば、シリコン）をエッチングし、並びにC4F8プラズマサイクルは、保護層を形成する。本発明の実施態様において、SF6プラズマサイクル及びC4F8プラズマサイクルは、高アスペクト比を有するディープシリコンエッチングを達成するように最適化されている。
【0027】
分離トレンチを形成する為のパターン化されたリソグラフィー操作及びエッチング操作の使用により、該分離トレンチが、該パターン化されたリソグラフィー操作及びエッチング操作の形状及びフィーチャ解像度範囲（feature resolution ranges）（すなわち、フィーチャ寸法範囲（feature dimension ranges））に一致するところの形状及びフィーチャ解像度範囲を有することを可能にする。本発明の観点に従うと、該パターン化されたリソグラフィー操作及びエッチング操作は、約20ミクロン未満の幅寸法を有する分離トレンチの形成を可能にする。本発明の幾つかの実施態様において、該パターン化されたリソグラフィー操作及びエッチング操作は、約10ミクロン～約20ミクロンの幅寸法を有する分離トレンチの形成を可能にする。本発明の実施態様において、該パターン化されたリソグラフィー操作及びエッチング操作は、多種多様な形状、例えば、円形、正方形、長方形、六角形、八角形、蛇行、及びそれらの組み合わせを包含するがこれらに限定されない該多種多様な形状、を有する分離トレンチの形成を可能にする。
【0028】
開示された新規なシンギュレーションプロセスにおいて使用されるスパッタエッチングプロセス、指向性RIEプロセス、及び研磨プロセスは、約4μm Ra未満である粗さレベルを有する非常に滑らかな周囲エッジを有するシンギュレーションされたICチップ（ICチップ基材を含む）を結果として生じる。本発明の観点に従って形成された滑らかな周囲エッジは、パッケージングの間にICチップをその支持基体（例えば、マザーボード）に正確に位置合わせする為にICチップの周囲エッジの自動検出に依存するところのパッケージングツールの機能を向上させる。開示された新規なシンギュレーションプロセスにおいて使用されるスパッタエッチングプロセス、指向性RIEプロセス、及び研磨プロセスはまた、該半導体ウェハの表面上に堆積するところの破片（例えば、溶融破片又はスラグ）を生成せず、それによって、シンギュレーションされるべきICチップを損傷しない。
【0029】
ここで、本発明の観点のより詳細な説明に移ると、図1は、本発明の実施態様に従うチップシンギュレーション方法100を示すフロー図を図示する。方法100は、様々な既知のタイプ及び構成の半導体製造システムを用いて実施されることができる。本発明の観点を実施することができる例示的な半導体製造システム900は、図9において描かれており、並びに本明細書において引き続きより詳細に説明されている。簡潔さの為に、本発明の観点の実行に関連する慣用的な製造システム又は装置は、本明細書において詳細に記載されていてもよく又は記載されていなくてもよい。特に、本明細書に記載される様々な技術的特徴を実施する為に使用される製造システムの様々な態様は周知である。従って、簡潔さの為に、そのような製造システム／装置の多くの慣用的な詳細は、本明細書において簡単に言及されるだけであるか、又は周知のシステム／装置の詳細を提供すること無しに完全に省略される。
【0030】
本発明の実施態様に従うと、方法100は、ブロック102で、その上に形成されたICチップを有するウェハにアクセスすることを含む。ブロック104で、リソグラフィープロセスが、フォトレジストとして知られる感光性材料の層を該ウェハ上に施与する為に使用される。レーザー光源がフォトレジスト上に投射されて、分離チャネルの位置、サイズ及び形状を画定するパターン（又は、開口部）を作成し、ここで、分離チャネルは、分離トレンチの位置、サイズ及び形状を画定し、該分離トレンチは、該分離チャネルの下に形成されるであろう。光源は、光の波長と同じくらい小さいパターンをフォトレジスト上に直接画定することができるので、相対的に小さい波長を有する光に該フォトレジストを曝露することによって、ブロック104で実行されるリソグラフィー操作で非常に小さいパターン解像度が達成されることができる。本発明の幾つかの実施態様において、ブロック104で実行されるリソグラフィーは極端紫外線（EUV：extreme ultra-violet）リソグラフィーであることができ、該極端紫外線リソグラフィーは、EUV波長（例えば、約13.5ナノメートル波長）を有する光源を使用してフォトレジストパターンを画定する。本発明の観点に従うと、ブロック104で適用されるフォトレジストパターン及びブロック106及び108で適用されるエッチング操作により、約20ミクロン未満の幅寸法を有する分離チャネル／トレンチの形成が可能になる。本発明の幾つかの実施態様において、ブロック104で適用されるフォトレジストパターン及びブロック106及び108で適用されるエッチング操作は、約10ミクロン～約20ミクロンの幅寸法を有する分離チャネル／トレンチの形成を可能にする。本発明の幾つかの実施態様において、ブロック104で適用されるフォトレジストパターン及びブロック106及び108で適用されるエッチング操作は、多種多様な形状、例えば、円形、正方形、長方形、六角形、蛇行及びそれらの組み合わせを包含するがこれらに限定されない該多種多様な形状、を有する分離トレンチの形成を可能にする。
【0031】
本発明の幾つかの実施態様において、該方法100は、分離トレンチを形成する為に、ブロック106及び108で実行される2つのエッチング操作を使用する。ブロック106で実行される第１のエッチング操作は、スパッタエッチング操作である。ブロック106でのスパッタエッチングは、分離トレンチの第１のセグメントを形成し、ここで、各分離トレンチの第１のセグメントは、該ウェハのFEOL層及びBEOL層のうち所与のICチップの一部である部分を、所与のICチップの一部でないFEOL層及びBEOL層から分離させる。該スパッタエッチングは、該ウェハのFEOL層及びBEOL層における複数の異なるタイプの材料（例えば、金属、誘電体、ドープされた半導体等）を効果的にエッチングするように（例えば、衝撃イオンの選択を通じて）構成された指向性エッチングである。本発明の観点に従うと、該スパッタエッチングはまた、分離トレンチの第１のセグメント内の滑らかな表面及び滑らかな周囲エッジを結果として生じる。
【0032】
方法100のこのステージで、本発明の観点に従うと、各チップ分離トレンチの第１のセグメントの底表面は、該基礎の基体の曝露された部分である。ブロック108で実行される第２のエッチング操作は、分離トレンチの底表面を形成するウェハ基体の曝露された部分を通じて方向性を持ってエッチングすることによって、該分離トレンチの第２のセグメントを形成するところの指向性反応イオンエッチング(RIE)操作である。従って、指向性RIEは、該セグメント化されたウェハ基体が夫々のICチップ基体として機能するようにウェハ基体のセクションを部分的にセグメント化する。該指向性RIE操作はまた、分離トレンチの第１のセグメントの下にある基体材料（例えば、シリコン）を除去する間に、滑らかなエッジを形成するように構成される。ブロック106及び108でのエッチング操作を使用して該分離トレンチの第１のセグメント及び第２のセグメントを形成した後に、各ICチップ基体の底が該基礎のウェハ基体の残りの部分にまだ接続されていることを除いて、夫々のICチップを形成する表面の全てが該ウェハの残りの部分から分離されている。
【0033】
方法100のこのステージで、夫々のICチップ基体は、各々の一端で複数のICチップのうちの１つに接続され、並びに反対側の端部で該基礎のウェハ基体の残りの部分に接続される。該夫々のICチップ及びそれらのICチップ基体を該基礎のウェハ基体の該残りの部分から解放する為に、ブロック110で示されている機械研磨操作が行われる。ブロック110で機械研磨操作は、該延在されたチップ分離トレンチの底端を開く為に、該基礎のウェハ基体の該残りの部分を除去し、それによってブロック112で、該シンギュレーションされた夫々のICチップを生成し、ここで、各ICチップは、それ自体のFEOL層／BEOL層及び基体を備えている。本発明の実施態様において、ブロック110で実行される機械研磨の少なくとも後者のステージは、微細研磨プロセスを含み、それにより、非常に滑らかな周囲エッジを持つICチップ基体を有する該シンギュレーションされたICチップを結果として生じる。本発明の実施態様において、ブロック110での機械研磨操作から生じるICチップ基体周囲エッジは各々、約4μm Ra未満である粗さレベルを備えている。
【0034】
方法100の動作が本発明の態様に従ってどのように実施されることが出来るかの追加の詳細が図2～図7において図示されており、並びに本明細書において引き続きより詳細に説明されている。最初に図2に目を向けると、フォトレジスト層230がウェハ200の上部主要表面上に堆積され、そしてパターン化されて、フォトレジストパターン230Aが作成された後の、ウェハ200の簡略化されたトップダウン図が示されている。フォトレジストパターン230Aは、ウェハ200の主要な表面上に複数のチップ分離チャネル220を画定する。複数のチップ分離チャネル220は、該複数のチップ分離チャネル220によって画定されたウェハ200の曝露された部分を通じてエッチングすることによって形成されるであろうチップ分離トレンチ220A及び220A'（図3A、図3B、図4A、図4Bにおいて示されている）のフットプリントを画定する。図2において示されているトップダウン図において、複数のチップ分離チャネル220は、フォトレジスト層230の下に配置される様々なICチップ212A、214、212B、212Cを取り囲む。本発明の実施態様において、図2において示されているICチップは、メモリICチップ214と組み合わされたプロセッサICチップ212A；プロセッサICチップ212B；及びプロセッサICチップ212Cを備えている。図示を容易にする為に、3つのICチップ（214と組み合わされた212A；212B；及び212C）が示されているが、任意の数のICチップが提供されることができる。更に、該トップダウン図におけるフォトレジストパターン230Aの形状及び輪郭は、フォトレジスト層中に形成可能な任意の形状若しくは輪郭又はそれらの組み合わせ、例えば、正方形、長方形、円形、卵形（ovals）、八角形、六角形、三角形、直線、楕円（ellipses）、及びこれらの組み合わせを包含するがこれらに限定されない、でありうる。
【0035】
本発明の実施態様において、該フォトレジスト層230は、ポジティブフォトレジスト若しくはネガティブフォトレジスト又はそれらの組み合わせであることができる。ポジティブフォトレジストにおいて、半導体供給者が除去しようと意図する領域においてUV光が戦略的に材料に当たる。該フォトレジストがUV光に曝露される場合に、化学構造が変化し、そして、フォトレジスト現像液中に溶解しやすくなる。次に、該曝露された領域はフォトレジスト現像液の溶剤で洗い流され、基礎の材料（underlying material）を残す。UV光に曝露されていないフォトレジストの領域はフォトレジスト現像液に溶けないままであり、それは、曝露後、該ウェハ上に、パターンの同じコピーがマスクとして残されることを意味する。ネガティブフォトレジストでは、UV光への曝露により、フォトレジストの化学構造が重合することを生じるが、それにより、ポジティブフォトレジストがUV光に対して反応するのとは逆である。より溶解しやすくなる代わりに、ネガティブフォトレジストは非常に溶解しにくくなる。結果として、UVで曝露されたネガティブフォトレジストが表面上に残り、一方、フォトレジスト現像液が曝露されてない領域を除去する。これにより、オリジナルの逆パターンからなるマスクが残り、それにより、ウェハ上に施与される。本明細書において記載された本発明の実施態様において、フォトレジスト層230はネガティブフォトレジストであることができ、それにより、狭いトレンチ形状をパターニングする為の本質的な利点を有することができる。
【0036】
本発明の実施態様において、フォトレジスト層230は、ブロック106及び108で実行されるスパッタエッチングプロセス及び指向性RIEプロセスに耐える為に十分に堅牢にされる。本発明の観点において、フォトレジスト層230は、ブロック106及び108で実行されるスパッタエッチングプロセス及び指向性RIEプロセスに耐える為に十分な厚さD1及び硬化をフォトレジスト層230に与えることによって堅牢化される。従って、フォトレジスト層230には、所定の厚さD1（図3Aにおいて示されている）が提供され、そして、適切なフォトレジスト硬化プロセス、例えば、紫外線（UV）光へのフォトレジスト層230の曝露及びその後のベーキングを利用する硬化プロセスを含むがこれらに限定されない該適切なフォトレジスト硬化プロセス、を使用して硬化されることが可能である。本発明の実施態様において、フォトレジスト層230は、ヘキサメチルジシラザン（HMDS）接着促進剤上でスピニングし、次に、ホットプレートベーキングすることによって形成されることができ；スピニングした後、オーブンベーキングするネガティブフォトレジスト（例えば、JSRによって市販されているネガティブフォトレジスト）上でD1（図3Aにおいて示されている）が約50μmの厚さになるまでスピニングし、オーブンベーキングする；フォトレジスト230を曝露し（例えば、SUS MicroTecのMA-8コンタクトアライナを使って）、そして現像し；そして、ポスト曝露UV硬化及びオーブンベーキングしてフォトレジスト層230を固化させる。結果として生じたフォトレジスト層230のフォトレジストパターン230Aは、約20μm以下の幅を有する分離チャネル220を画定することができる。
【0037】
図3Aは、本発明の実施態様に従う、方法100のブロック106で実行されるスパッタエッチング操作の例を適用した後の半導体ウェハ200のトップダウン図及び断面図を図示する。図3Aにおいて示されているウェハ200のトップダウン図は、例のスパッタエッチング操作がウェハ200に適用されて、分離チャネル220（図2において示されている）を通じてエッチングしてチップ分離トレンチ220A及び220Bを形成したことを除いて、図2において示されているウェハ200のトップダウン図と実質的に同じである。図示を容易にする為に、図3Aに示される半導体ウェハ200の断面図は、ICチップ212Aを分離する為に図3Aにおいて示されているトップダウン図の線A-Aに沿って描かれている。しかしながら、図面に図示されている断面図 線A-Aにおいて示されている製造操作は、ウェハ200の中／上に形成されたICチップ（例えば、214、212B、212C）の全てに等しく適用されることが理解される。図3Aの断面図において示されているように、ウェハ200は、ウェハ基体302；FEOL構造及び層304；MOL構造及び層306；BEOL構造及び層308；並びに、Far-BEOL構造及び層310を備えており、それらは、図示されているように構成され且つ配置されている。一般的に、FEOL構造及び層304は、半導体基体302中にパターン化されたデバイス素子（例えば、トランジスタ、コンデンサ、抵抗器等）である。FEOL構造及び層304を形成する為に使用されるプロセスは、ウェハの準備；分離；ゲートパターニング；ウェルの形成；ソース／ドレイン（S／D）領域の形成；延在接合の形成；シリサイド領域の形成；及び、ライナーの形成を含む。FEOL構造及び層304は、ICチップ212Aの主要な機能回路を形成する。MOL構造及び層306を形成する為に使用されるプロセスフローは、デバイス素子の活性領域（例えば、ゲート、ソース、及びドレイン）に通信可能に接続する相互接続構造（例えば、ライン、ワイヤ、金属充填ビア、コンタクト等）を形成することを含むことができる。BEOL構造及び層308を形成する為に使用されるプロセスは、論理層及び機能層の上にインターコネクト構造の層を形成することを含む。増加された部品密度をサポートする為に、複数のレベルのインターコネクト配線がレベルごとに作製される階層的な配線方法が適用されることができる。この状況において、該BEOL構造及び層308は、MOL構造及び層306の為の相互接続を提供する為の複数の配線レベルを備えていることができ、金属層（例えば、アンダーバンプメタル（under-bump-metal）又は再分配層）、及びオンチップ配線接続とオフチップ配線接続との間の接続部を形成するところの関連付けられた相互接続構造を備えている一連のFBEOL（Far-BEOL）構造及び層310が提供されることができる。フォトレジスト層230は、Far-BEOL構造及び層310の上に形成され、並びに適切なフォトレジスト硬化プロセス、例えば、紫外（UV）光へのフォトレジスト層230の曝露及びその後のベーキングを利用するところの硬化プロセスを含むがこれらに限定されない該適切なフォトレジスト硬化プロセス、を用いて硬化される。本発明の観点において、フォトレジスト層230は、ブロック106及び108で実行されるスパッタエッチング及び指向性RIEプロセスに耐える為に十分な厚さD1及び硬化をフォトレジスト層230に与えることによって堅牢化される。
【0038】
図3Aにおいて示されている断面図は、方法100のスパッタエッチングプロセス106の適用から結果として生じる複数のチップ分離トレンチ220Aの断面図を図示する。図示されているように、ブロック106のスパッタエッチングプロセスは、Far-BEOL構造、BEOL構造、MOL構造、若しくはFEOL構造又はそれらの組み合わせの構造／層304、層306、層308、層310が形成されるところの種々の材料（例えば、金属、誘電体、ドープされた半導体材料等）を通じてチップ分離トレンチ220Aを形成する為に使用された。ブロック106の該スパッタエッチングプロセスは、ウェハ基体302の表面がチップ分離トレンチ220Aの底で曝露されるまで続けられる。ブロック108で実行される指向性反応イオンエッチングの前に、少量のウェハ基体302がまたブロック106のスパッタエッチングプロセスによって除去されることが予想される。
【0039】
図3Bは、（図2及び図3Aにおいて示されている）チップ分離トレンチ220A及び220Bを形成する為に使用されることができるスパッタエッチングプロセス302Aを図示するダイアグラム図と共に、図3Aにおいて示されている半導体ウェハ200の断面図を図示する。本発明の観点に従うと、スパッタエッチングプロセス302Aは、方法100のブロック106で実行されるスパッタエッチング操作がどのように実施されることができるかの非限定的な例である。図3Bにおいて示されているように、スパッタエッチングプロセス302Aは、真空チャンバ304内で実施されることができる。チャンバ304内において、カソード電極306が、接地されたアノード電極308から分離されており、並びにその上に形成されたフォトレジスト層230を有するウェハ200がカソード電極306に固定されている。
【0040】
ポンプ作用の影響下で、プラズマガスが真空チャンバ304に出入りする為の経路が設けられている。該プラズマガスは、高エネルギー又は電離した粒子（例えば、アルゴン）を運ぶ。ウェハ200が固定されるところのカソード電極306に電圧を印加することによって、電界がチャンバ304内に形成される。プラズマガス中の電離された粒子は、電界の影響下で非常に高速に移動するようになる。より具体的には、該プラズマガス中のイオンは、カソード電極306に向かって引き寄せられ、それ故に、フォトレジスト層230の曝露された面とチップ分離チャネル220Aによって曝露された又は開口されたウェハ200の表面上に引き寄せられる。イオン化された粒子は、印加電圧と同様のエネルギー（電子ボルト単位）でカソード電極306の方に引き寄せられる。本発明の実施態様に従うと、カソード電極306に印加される電圧は、加速されたイオン化粒子に十分な運動エネルギーを提供して原子を追い出し、そして、ウェハ200の曝露された部分の材料をスパッタリングしするのに十分な高さである。本発明の実施態様において、該イオン化された粒子はアルゴンイオン（アルゴンイオンは、化学的に不活性であり、容易にイオン化され、相対的に安価であるという技術的利点を有する）、並びに、様々な材料、具体的にはFar-BEOL構造、BEOL構造、MOL構造、及びFEOL構造、並びに層304、層306、層308、層310が形成される各種材料（例えば、金属、誘電体、ドープされた半導体等）を包含する上記の様々な材料、で切り離す為に有効な重イオンである。スパッタエッチングプロセス302Aは、Far-BEOL構造、BEOL構造、MOL構造、及びFEOL構造、並びに層304、層306、層308、層310において使用される材料の多く（例えば、コバルト若しくは銅又はそれらの組み合わせの配線）が化学エッチングに対して耐性であるという点で特に有益である。本明細書において既に述べられているように、フォトレジスト層230は、スパッタエッチングプロセス302AによるFar-BEOL構造、BEOL構造、MOL構造、及びFEOL構造、並びに層304、層306、層308、層310のエッチングの間にそのまま残るように十分な厚さD1及び硬化（例えば、ベーキングに続くUV硬化）を与えることによって十分に堅牢化される。スパッタエッチングプロセス302Aの衝撃剤（bombardment agent）として非常に小さなイオン化された原子を使用することにより、プロセス302Aは、非常に微細な解像度のフォトレジストエッチングパターン230A（図3Aにおいて示されている）をエッチングする為に、並びにチャネル分離トレンチ220Aの非常に滑らかな表面及び周囲エッジを形成する為に、非常に効果的である。該イオン化された粒子によって除去された材料又は破片は、ウェハ200（それは、カソード電極306に固定されている）から排出されて、接地されたアノード電極308上に蓄積されるか、又はチャンバのガスポンプ作用によってチャンバ304の出口から除去される。
【0041】
図4Aは、本発明の実施態様に従う、方法100のブロック108で実行される指向性RIE操作の一例を適用した後の半導体ウェハ200のトップダウン図及び断面図を図示する。図4Aにおいて示されているウェハ200のトップダウン図は、方法100のブロック108での指向性RIE操作が、チップ分離トレンチ220A及び220B（図3Aにおいて示されている）の底に位置するウェハ基体302の曝露された表面を通じてエッチングして、チップ分離トレンチ220A'及び220B'を形成する為に使用されている以外は、図3Aにおいて示されたウェハ200のトップダウン図と実質的に同じである。
【0042】
図4Aにおいて示されている半導体ウェハ200の断面図は、図4Aにおいて示されているトップダウン図の線A-Aに沿って描かれている。図4Aにおいて示されている断面図は、方法100の指向性RIE操作108の適用から結果として生じるチップ分離トレンチ220A'の断面図を図示する。図示されているように、方法100のブロック108の指向性RIE操作は、ウェハ基体302内に延在するようにチップ分離トレンチ220A'を形成し、それによってICチップ212AのICチップ基体302Aの側壁及び幾つかの周囲エッジを形成する為に使用されている。図4Aの断面図において図示されている製造段階で、ICチップ212Aは、ウェハ200から全ての側において分離されているが、ICチップ基体302Aとウェハ基体302との間の界面でウェハ200に接続されたままである。方法100のブロック108で実行された指向性RIE操作は、ICチップ基体302Aの所望の高さ寸法（D2）が達成されるまで続けられる。ブロック108で行われる操作は、ウェハ基体302内に延在するチャネル分離トレンチ220A'の部分の非常に滑らかな表面及び周囲エッジを形成するという付加的な利点を有する。
【0043】
図4Bは、所謂BoschディープRIEプロセス402Aを図示するダイアグラム図と共に、図4Aにおいて示されている半導体ウェハ200の断面図を図示し、それは、方法100のブロック108で実行される指向性RIE操作がどのように実施されることができるかの非限定的な例である。BoschディープRIEプロセス402Aは、シリコンにおける高アスペクト比トレンチ型構造をエッチングする為に効率的である為に、該BoschディープRIEプロセスは、ウェハ基体302がシリコンである場合の本発明の実施態様に良く適合している。一般的に、プロセス402Aは、周期的等方性シリコンエッチング及びフルオロカーボンベースの保護膜を含む。シリコンの為のプラズマエッチングガスは典型的にSF6であり、並びに保護層のプラズマエッチングガスは典型的にC4F8である。シリコンエッチングの方向性により、フィーチャの底のみから保護層が除去され、一方、側壁は保護されたままである。BoschディープRIEプロセス402Aは、図4Bにおいて、シリコン基体に適用されるプロセス402Aの例示的操作を示す6つの図として図示されており、ここで、該操作は、シリコン基体上でレジストを曝露すること及び硬化すること、第１のエッチング工程を行うこと、第１の保護フルオロカーボン層堆積を行うこと、保護フルオロカーボン層堆積の底部分の第１の除去を行うこと、工程2～工程4の第2サイクルを完了すること、及び工程2～工程4の第3サイクルを完了することを含む。本発明の実施態様において、プロセス402Aから結果として生じるICチップ基体302Aの表面及び周囲エッジは各々、約4μm Ra未満である粗さレベルを含む。
【0044】
図5は、本発明の実施態様に従う方法100のブロック110で実行される機械研磨操作の一例を適用した後の半導体ウェハ200のボトムアップ図及び断面図を示す。ウェハ200のボトムアップ図は、チップ分離トレンチ220A'、チップ分離トレンチ220B'、ICプロセッサチップ基体302A、ICメモリチップ基体302A'、ICプロセッサチップ基体302B、及びICプロセッサチップ基体302Cを示す。図5において示されているウェハ200のボトムアップ図は、方法100のブロック110での機械研磨操作がウェハ基体302の底部を除去する為に使用され、それによってICチップ基体302A、302A'、302B、302Cの底端をウェハ基体302から分離して、ICチップ212A、214、212B、212Cをウェハ200からシンギュレーションする又は除去している以外は、図4Aにおいて示されているウェハ200のトップダウン図と実質的に同じである。同様に、図5において示されているウェハ200の断面図は、方法100のブロック110での機械研磨操作がウェハ基体302の底部を除去する為に使用され、それによってICチップ基体302Aの底端をウェハ基体302から分離し、そしてICチップ212Aをウェハ200からシンギュレーションする又は除去している以外は、図4Bにおいて示されているウェハ200の断面図と実質的に同じである。
【0045】
本発明の実施態様において、ウェハ基体302の底端を除去する為に方法100のブロック110で使用される機械研磨操作は、研磨パッド及びスラリーを用いて実施されることができる。本発明の幾つかの実施態様において、ワックスがウェハ200のフロント表面に施与され、そして、ウェハ200の該フロント表面がワックスを通じてホルダーに貼り付けられる。該研磨パッド及び粗いスラリー又はグリットが、ウェハ基体302の底端がチャネル分離トレンチ220A'の底から所定の距離内になるまで、ウェハ基体302の底端を均一に侵食する為に使用されることができる。該研磨パッドは、より細かいスラリー／グリットに切り替えられ、ウェハ基体302の底端の残りの部分が、チャネル分離トレンチ220A'の底が見えるまで除去される。本発明の実施態様に従って、より細かいスラリー／グリットが、ウェハ基体302Aの底表面に滑らかな周囲エッジを提供するように構成される。本発明の実施態様において、微細なグリット／スラリーを使用することによって結果として生じるICチップ基体302Aの底表面の表面及び周囲エッジは各々、約4μm Ra未満である粗さレベルを含むことができる。
【0046】
図6は、機械研磨操作110がウェハ200からICチップ212A、214、212B、212Cをシンギュレーションし（又は除去し）、それによってウェハ200内ウェハ基体開口602を残し、図示されたように構成され且つ配置された後の半導体ウェハ200のボトムアップ図及び断面図を図示する。図6において示されているシンギュレーション後の残りのウェハ200は、ウェハ基体302の研磨後のセグメント上に形成された不活性なFar-BEOL構造、BEOL構造、MOL構造、FEOL構造及び層304、層306、層308、層310の領域を含む。
【0047】
図7は、方法100のブロック112で生成されたシンギュレーションされたICチップ702（ICチップ212AとICチップ214との組み合わせから形成された）、212B及び212Cのトップダウン図を図示する。本発明の幾つかの非限定的な実施態様において、方法100は、約0.45mm×約0.35mmの頂部表面領域を各々有する2つのプロセッサICチップ212B及び212Cと共に、約0.45mmの幅寸法を有する不規則な形状のICチップ702を製造する為に使用されることができる。該チップの寸法は例であり、並びに本明細書に記載されている本発明の実施態様の範囲を限定するものでない。図8は、最終パッケージング操作の一部として、ICチップ702、212B及び212C上のはんだポスト（別途に図示されていない）とマザーボード802上のパッドとの適切な位置合わせを達成する為にアライメントツールが該シンギュレーションされたICチップ702、212B及び212Cの滑らかな周囲エッジを利用した後の、該シンギュレーションされたICチップ702、212B及び212Cのトップダウン図を図示する。本発明の実施態様において、本発明の観点に従う方法100から結果として生じるICチップ702、212B及び212Cの表面及び周囲エッジは各々、約4μm Ra未満である粗さレベルを含むことができる。
【0048】
該基体の該第１の部分の下にある該残りの部分の該第１のセクションを除去する為に使用される研磨操作は、該研磨操作の間に滑らかなエッジを形成するように構成される。該エッチング操作及び研磨操作の間に形成される滑らかな周囲エッジは、パッケージングの間にICチップをその支持基体（例えば、マザーボード）に正確に位置合わせする為に該ICチップの周囲エッジの自動検出に依存するところのパッケージングツールの機能を向上させる。本発明の実施態様において、該スパッタエッチング操作、指向性エッチング操作、及び研磨操作は、約4μm Ra未満である粗さレベルを有する非常に滑らかな周囲エッジを有するシンギュレーションされたICチップを結果としてもたらす。該スパッタエッチングは、分離トレンチの第１のセグメントを形成する為に用いられ、ここで、該分離トレンチの該第１のセグメントは、該ICチップの活性領域の一部であるFEOL層及びBEOL層を、該ICチップの活性領域の一部でないFEOL層及びBEOL層から分離させる。該スパッタエッチングは、該FEOL及びBEOL層中の複数の異なるタイプの材料（例えば、金属、誘電体、ドープされた半導体等）を効果的にエッチングするように構成された（例えば、衝撃イオンの選択を通じた）指向性エッチングである。該スパッタエッチングはまた、該分離トレンチの該第１のセグメント内の滑らかな表面及び滑らかな周辺エッジを結果としてもたらす。
【0049】
図9は、本発明の観点を取り入れることが可能な半導体製造プロセスを支援するところの半導体製造システム900を示すブロック図を図示する。半導体製造システム900は、図示されているように構成され且つ配置された、IC設計支援アルゴリズム902、マスク設計支援アルゴリズム904、製造支援機器906、組み立て支援機器908、及び試験支援機器910を備えている。IC設計支援アルゴリズム902は、ICの様々な論理コンポーネントを形成する論理回路（ANDゲート、ORゲート、及びNORゲート）の設計をコンピュータ支援設計（CAD：computer-aided-design）アシスタンスに提供するように構成され且つ配置される。同様に、マスク設計支援アルゴリズム904は、ICのコンポーネントを構成する金属、酸化物又は半導体層のパターンに対応する平面幾何学的形状の観点でICを表現するところのマスク設計を生成するCADアシスタンスを提供するように構成され且つ配置される。該マスク設計は、ICを構成する全てのコンポーネントを、或る基準、例えば、性能、サイズ、密度及び製造性、を満たすように配置及び接続する。製造支援機器906は、完成したウェハやICチップ（又は、半導体ダイ）を形成する為に使用されるFEOLプロセス、MOLプロセス、BEOLプロセス、及びFar-BEOLプロセス（シンギュレーションプロセスを含む）を実行する際に使用される装置である。一般的に、ウェハ製造支援機器906には様々な形態があり、それらの多くは、ウェハからの材料の成長、堆積又は除去に特化する。ウェハ製造支援機器906の例は、酸化システム、エピタキシャルリアクタ、拡散システム、イオン注入装置、物理蒸着システム、化学蒸着システム、フォトリソグラフィー装置、エッチング装置、研磨装置等を包含する。様々な種類の製造機器902は、回路がウェハ912上に完全に構築されるまで、特定のパターンでウェハ912上に及びウェハ912から、異なる材料を堆積させ及び除去すること（例えば、化学薬品914を使用して）を交代で行う。組み立て支援機器908は、ICチップを、顧客のアプリケーションにおいて使用する為の物理的準備が整った完成したICパッケージ内にパッケージする為に使用される。組み立て支援機器908は、ウェハバックグラインドシステム（wafer back-grind systems）、ウェハソー装置（wafer saw equipment）、ダイアタッチマシン、ワイヤボンダ、ダイ・オーバコートシステム、成形装置、気密シール装置、金属缶溶接機、DTFS（de-flash，trim，form，and singulation：デフラッシュ、トリム、フォーム、及びシンギュレーション）マシン、ブランディング装置、及びリード仕上げ装置を包含することができる。マシンによって使用される主な部品は、リードフレーム916及び基体918を包含するが、これらに限定されない。試験支援機器910は、既知の良品デバイスのみが顧客に出荷されるように、ICパッケージを試験する為に使用される。試験支援機器910は、自動テスト装置（ATE：automatic test equipment）、テストハンドラー、テープ及びリール装置、マーキング装置、バーンインオーブン（burn-in ovens）、リテンションベークオーブン（retention bake ovens）、UV（紫外線）消去装置、及び真空シーラーを備えていることができる。
【0050】
従って、前述の詳細な説明から、本発明の実施態様は、技術的な効果及び利点を提供することが分かる。例えば、本明細書において記載された本発明の実施態様の技術的な効果及び利点は、分離トレンチを形成する為のパターン化リソグラフィー及びエッチング操作の使用を含み、それにより、該第１の分離トレンチは、エッチング操作の形状及びフィーチャ解像度範囲（すなわち、フィーチャ寸法範囲）に一致するところの形状及びフィーチャ解像度範囲を有することが可能になる。本発明の観点に従うと、パターン化リソグラフィー及びエッチング操作は、約20ミクロン未満の幅寸法を有する分離トレンチの形成を可能にする。本発明の幾つかの実施態様において、該パターン化リソグラフィー及びエッチング操作は、約10ミクロン～約20ミクロンの幅寸法を有する分離トレンチの形成を可能にする。本発明の実施態様において、該パターン化されたリソグラフィー操作及びエッチング操作は、多種多様な形状、例えば、円形、正方形、長方形、六角形、八角形、蛇行、及びそれらの組み合わせを包含するがこれらに限定されない該多種多様な形状、を有する分離トレンチを形成することを可能にする。
【0051】
本明細書において記載された本発明の実施態様の追加の技術的な効果及び利点は、分離トレンチを形成する為のスパッタエッチング操作及び指向性RIE操作の使用を含む。該スパッタエッチング操作は、ウェハのFEOL層及びBEOL層がそれから形成されることができるところの複数の異なるタイプの材料（例えば、金属、誘電体、ドープされた半導体等）を除去するように構成されている。該スパッタエッチング操作はまた、該ウェハのFEOL層及びBEOL層がそれから形成されることができるところの複数の異なる種類の材料（例えば、金属、誘電体、ドープされた半導体等）を除去する間に滑らかなエッジを形成するように構成される。指向性RIE操作は、該基体がそれから形成されることができるところの半導体材料（例えば、シリコン）の選択されたセグメントを方向性を持って除去するように構成される。該指向性RIE操作はまた、該基体がそれから形成されることができる半導体材料（例えば、シリコン）の除去の間に滑らかなエッジを形成するように構成される。最終的な単一化操作として該基体の選択された部分を除去する為に使用される研磨操作は、該研磨操作の間に滑らかなエッジを形成するように構成される。該エッチング操作及び該研磨操作の間に形成される滑らかな周囲エッジは、パッケージングの間にICチップをその支持基体（例えば、マザーボード）に正確に位置合わせする為に、該ICチップの周囲エッジの自動検出に依存するところのパッケージングツールの機能を向上させる。本発明の実施態様において、該スパッタエッチング操作、該指向性エッチング操作、及び該研磨操作は、約4μm Ra未満である粗さレベルを有する非常に滑らかな周囲エッジを有するシンギュレーションされたICチップを結果として生じる。
【0052】
本明細書において記載された本発明の実施態様の追加の技術的な効果及び利点は、該スパッタエッチング操作がホスト半導体ウェハ上の該ICチップの全てに並列に適用されること、該指向性RIE操作が該ホスト半導体ウェハ上の該ICチップの全てに並列に適用されること、及び該基体研磨操作が該ホスト半導体ウェハ上の該ICチップの全てに渡って適用されることである。該ホスト半導体ウェハ上の各ICチップに対してエッチング操作と研磨操作を並列に適用することにより、該ホスト半導体ウェハ上の各ICチップに対して直列に適用される既知のシンギュレーション操作に比べて、効率を向上させ且つコストを削減する。
【0053】
本発明の上述された実施態様の追加の技術的な効果及び利点は、硬化プロセス及び所定の厚みが、分離トレンチを形成する為に使用されるエッチング操作（例えば、スパッタリングエッチング及び指向性RIE）によって生じる損傷に対するフォトレジスト層の耐性を向上させることである。
【0054】
本明細書において記載された方法及び結果として得られる構造は、ICチップの製造において使用されることができる。結果として得られたICチップは、ベアダイとして、未加工のウェハの形態で（すなわち、パッケージ化されていない複数のチップを有する単一のウェハとして）、又はパッケージ化された形態で製造業者によって配布されることができる。後者の場合、該チップはシングルチップパッケージ（例えば、プラスチック製のキャリアで、マザーボード又は他の上位のレベルのキャリアに取り付けられたリードを有する）又はマルチチップパッケージ（例えば、セラミック製のキャリアで、表面配線又は埋設配線のいずれか又は両方に取り付けられたリードを有する）に搭載される。次に、いずれの場合においても、該チップは、（a）中間製品、例えばマザーボード、又は（b）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子（discrete circuit element）、若しくは他の信号処理デバイス又はそれらの組み合わせと統合される。該最終製品は、玩具及び他のローエンド製品から、ディスプレイ、キーボード又は他の入力装置及び央処理装置を有する高度なコンピュータ製品まで、ICチップを搭載したあらゆる製品であることができる。
【0055】
本発明の様々な実施態様が、関連する図面を参照して本明細書において記載されている。本発明の代替的な実施態様は、本発明の範囲から逸脱すること無しに考案されることができる。本明細書の説明及び図面において、要素間の様々な接続関係及び位置関係（例えば、上、下、隣接等）が規定されている。これらの接続関係若しくは位置関係又はそれらの組み合わせは、特に指定されない限り、直接的又は間接的であることができ、本発明は、この点において限定することが意図されていない。従って、エンティティの接続は、直接的又は間接的な接続のいずれかを云うことができ、そして、エンティティ間の位置関係は、直接的又は間接的な位置関係であることができる。間接的な位置関係の例として、層「B」上に層「A」を形成することへの本明細書における言及は、層「A」と層「B」との関連特性及び機能性が１以上の中間層によって実質的に変化しない限り、１以上の中間層（例えば、層「C」）が層「A」と層「B」との間にある状況を包含する。
【0056】
以下の定義及び略語は、特許請求の範囲及び明細書の解釈の為に使用されるものとする。本明細書において使用される場合、語「含む」、「含んでいる」、「包含する」、「有する」、「有している」、又はその他の変形は、非排他的な含有をカバーすることを意図している。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品、又は装置は、必ずしもそれらの要素のみに限定されず、明示的にリストされていない他の要素又はそのような組成物、混合物、プロセス、方法、物品、又は装置に固有の要素を含むことができる。
【0057】
加えて、語「例示的な」は、本明細書において、「一例、例示又は具体例として機能する」ことを意味する為に使用される。本明細書において「例示的な」として記載される任意の実施態様又は設計は、必ずしも他の実施態様又は設計よりも好ましい又は有利であると解釈されるものでない。語「少なくとも1つ」及び「１以上」は、１以上の任意の整数、すなわち、1、2、3、4等、を包含すると理解されてもよい。語「複数」は、2以上の任意の整数、すなわち、2、3、4、5等、を包含すると理解されてもよい。語「接続」は、間接的な「接続」及び直接的な「接続」の両方を包含しうる。
【0058】
本明細書における「１つの実施態様」、「或る実施態様」、「例示的な実施態様」等への言及は、記載された実施態様が特定の特徴、構造、又は特性を包含することができるが、全ての実施態様が特定の特徴、構造、又は特性を含んでいてもよく又は含んでいなくてもよいことを示す。その上、そのようなフレーズは、必ずしも同じ実施態様を言及するものでない。更に、特定の特徴、構造、又は特性が実施態様に関連して記載されている場合、明示的に記載されているかどうかにかかわらず、他の実施態様に関連してそのような特徴、構造、又は特性に影響を与えることは当業者の知識の範囲内であることが提示される。
【0059】
本明細書の説明の為に、語「上」、「下」、「右」、「左」、「垂直」、「水平」、「上」、「下」、及びそれらの派生語は、図面内で方向付けられるように、記載された構造及び方法に関する。語「重畳する」、「頂上に」、「上に位置する」又は「頂上に位置する」は、第１の要素、例えば第１の構造、が、第２の要素、例えば第２の構造、上に存在することを意味し、介在要素、例えばインタフェース構造、が第１の要素と第２の要素との間に存在することが可能である。「直接接触」とは、第１の要素、例えば第１の構造、と第２の要素、例えば第２の構造、とが、2つの要素の界面に中間的な導電層、絶縁層又は半導体層を介さずに接続されることを意味する。
【0060】
空間的に相対的な語、例えば、「の下」、「よりも下」、「よりも低い」、「の上」、「よりも上」等は、図面において例示されているように、ある要素又は特徴の別の１以上の要素又は１以上の特徴に対する関係を記載する為に、説明を容易にする目的で本明細書において使用されることが可能である。空間的に相対的な語は、図面に図示された向きに加えて、使用又は動作中の装置の異なる向きを包含することが意図されていることが理解されるであろう。例えば、図面の装置がひっくり返されている場合、他の要素又は特徴の「よりも下」又は「の下」として説明される要素は、その後、他の要素又は特徴の「の上」に配向されるであろう。従って、語「よりも下」は、上と下の両方の配向を包含することができる。該装置は、他の向き（90度回転した向き、又は他の向き）でもよく、本明細書において使用される空間的に相対的な記述子は、それに応じて解釈される。
【0061】
本明細書において使用される「平坦化」及び「平坦化する」は、実質的に２次元の表面を生成する為に、少なくとも機械力、摩擦媒体、を用いる材料除去プロセスを言及する。平坦化プロセスは、化学的機械研磨（CMP：chemical mechanical polishing）又は研削（grinding）を含んでいてもよい。CMPは、化学反応と機械的な力の両方とを使用して材料を除去して、表面を平坦化する材料除去プロセスである。
【0062】
句「に選択的」、例えば「第２の要素に選択的な第１の要素」、は、第１の要素がエッチングされることができ、そして、第２の要素がエッチング停止として機能することができることを意味する。
【0063】
語「約」、「実質的に」、「ほぼ」及びそれらの変形は、出願の時点で利用可能な機器に基づく特定の量の測定に関連付けられた誤差の程度を含むことが意図されている。例えば、「約」は、所与の値の±8％又は±5％又は±2％の範囲を含むことができる。
【0064】
語「コンフォーマル」（conformal）（例えば、コンフォーマル層）は、層の厚さが全ての表面上で実質的に同じであること、又は厚さの変動が該層の公称厚さの15％未満であることを意味する。
【0065】
語「エピタキシャル成長若しくは堆積又はそれらの組み合わせ」及び「エピタキシャル形成された若しくは成長された若しくはそれらの組み合わせ」は、別の半導体材料（結晶性材料）の堆積表面において半導体材料（結晶性材料）の成長を意味し、そこでは、成長中の半導体材料（層を超えて結晶）は堆積表面の半導体材料（種材料）と実質的に同じ結晶特性を有する。エピタキシャル堆積プロセスにおいて、堆積する原子が半導体基体の堆積表面に到達して、該堆積着面の原子の結晶配列にそれら自体が配向するように該表面上を動き回るのに十分なエネルギーを持つように、供給気体によって供給される化学反応物質が制御され、そして、システムパラメータが設定されることができる。エピタキシャル成長した半導体材料は、エピタキシャル成長材料がその上で形成されたところの堆積表面と実質的に同じ結晶特性を有することができる。例えば、｛100｝配向の結晶表面上に堆積されたエピタキシャル成長した半導体材料は、｛100｝配向をとることができる。本発明の幾つかの実施態様において、エピタキシャル成長プロセス若しくは堆積プロセス又はそれらの組み合わせは、半導体表面における形成に選択的であることができ、曝露された表面上に材料、例えば、二酸化ケイ素表面又は窒化ケイ素表面、を堆積させることはできない。
【0066】
本明細書において既に述べられているように、簡潔さの為に、半導体デバイス及び集積回路（IC）製造に関連する慣用的な技術は、本明細書において詳細に記載されていてもよく又は記載されていなくてもよい。しかしながら、背景として、本発明の１以上の実施態様を実施する際に利用されることができる半導体デバイス製造プロセスのより一般的な説明が、ここで提供されるであろう。本発明の１以上の実施態様を実施する際に使用される特定の製造操作は、個別に知られていることができ、本発明の操作若しくは結果として生じる構造又はそれらの組み合わせは独特である。従って、本発明に従う半導体デバイスの製造に関連して説明される操作の独特な組み合わせは、半導体（例えば、シリコン）基体上で行われる様々な個別に知られた物理的プロセス及び化学的プロセスを利用し、そのうちの幾つかは、本明細書において記載されている。
【0067】
一般的に、IC内にパッケージ化されるであろうマイクロチップを形成する為のさまざまなプロセスは下記の4つのカテゴリ、すなわち、堆積、除去／エッチング、半導体ドーピング、そしてパターニング／リソグラフィー、に大別される。堆積とは、ウェハ上に材料を成長させ、コーティングさせ、又は他の方法で転写する何らかのプロセスである。利用可能な技術は、とりわけ、物理蒸着（PVD：physical vapor deposition）、化学蒸着（CVD：chemical vapor deposition）、電気化学蒸着（ECD：electro chemical deposition）、分子線エピタキシー（MBE：molecular beam epitaxy）、及び、より最近において原子層蒸着（ALD：atomic layer deposition）等を包含する。除去／エッチングは、ウェハから材料を除去する何らかのプロセスである。例は、エッチング処理（ウェット又はドライのいずれか）、化学機械平坦化（CMP：chemical-mechanical planarization）などがある。例えば、反応性イオンエッチング（RIE：reactive ion etching）はドライエッチングの一種であり、該ドライエッチングは、材料の一部を露出表面から剥離させるイオンの衝撃に材料を曝露することによって、化学的に反応するプラズマを使用して、材料、例えば、半導体材料のマスクパターン、を除去する。プラズマは典型的には、低圧（真空）下で電磁場によって生成される。半導体ドーピングは、例えば、トランジスタのソース及びドレインに、一般的に、拡散によって若しくはイオン注入によって又はそれらの組み合わせによって、ドーピングすることによって、電気的特性を変化させることをいう。これらのドーピングプロセスの後、炉中アニール又は急速熱処理（RTA：rapid thermal annealing）が行われる。アニーリングは、注入されたドーパントを活性化させる役割を果たす。導電体（例えば、ポリシリコン、アルミニウム、銅等）及び絶縁体（例えば、二酸化ケイ素、窒化ケイ素等）の膜は、トランジスタとそれらの部品を接続及び分離する為に使用される。半導体基体の様々な領域に選択的なドーピングにより、荷電されるべき基体の導電性を電圧の印加によって変化させることが可能である。これらの様々なコンポーネントの構造を作成することによって、何百万ものトランジスタが作成され、そして配線され、現代のマイクロエレクトロニクスデバイスの複雑な回路を形成することができる。半導体リソグラフィーは、半導体基体上に3次元の浮き彫り画像又はパターンを形成し、引き続き、該パターンを該基体に転写することである。半導体リソグラフィーにおいて、該パターンが、フォトレジストと呼ばれる感光性ポリマーによって形成される。トランジスタを構成する複雑な構造と、回路の数百万のトランジスタをつなぐ多くの配線を作る為に、リソグラフィーとエッチングのパターン転写工程が複数回繰り返される。該ウェハ上に印刷される各パターンは、以前に形成されたパターンと位置合わせされ、そして、そのようにして導体、絶縁体、選択的にドープされた領域が構築され、最終的なデバイスを形成する。
【0068】
図中のフローチャート図及びブロック図は、本発明の様々な実施態様に従う、製造方法若しくは操作方法又はそれらの組み合わせの在りうる実施態様を示す。該方法の様々な機能／操作は、ブロックによるフロー図において表されている。幾つかの代替的な実施態様において、該ブロック図に記載された機能は、該図に記された順序から外れて生じることができる。例えば、連続して示されている2つのブロックは、実際には、実質的に同時に実行されることができ、又は該ブロックは、関与する機能に依存して、時には逆の順序で実行されることができる。
【0069】
本発明の様々な実施態様の記載は、例示の目的の為に提示されたものであり、網羅的であること又は開示された実施態様に限定されることが意図されたものでない。多くの修正及び変形が、記載された実施態様の範囲及び精神から逸脱することなしに当業者に明らかであろう。本明細書において使用される語は、実施態様の原理、実用的な用途、又は市場において見られる技術に対する技術的改善を最もよく説明する為に、又は当業者が本明細書において開示されている実施態様を理解することができるようにする為に選択された。
【図1】
【図2】
【図3A-1】
【図3A-2】
【図3B-1】
【図3B-2】
【図4A-1】
【図4A-2】
【図4B-1】
【図4B-2】
【図5-1】
【図5-2】
【図6】
【図7】
【図8】
【図9】
