特許 7721241 抵抗変化型メモリ・アレイ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-08-01

(45)【発行日】2025-08-12

(54)【発明の名称】抵抗変化型メモリ・アレイ

(51)【国際特許分類】

   H10B 63/00 20230101AFI20250804BHJP

   G11C 13/00 20060101ALI20250804BHJP

   H10N 70/20 20230101ALI20250804BHJP

【ＦＩ】

H10B63/00

G11C13/00 230

G11C13/00 270A

G11C13/00 400B

H10N70/20

【請求項の数】 11

(21)【出願番号】P 2023530213

(86)(22)【出願日】2021-10-21

(65)【公表番号】

(43)【公表日】2023-12-07

(86)【国際出願番号】 CN2021125236

(87)【国際公開番号】W WO2022111150

(87)【国際公開日】2022-06-02

【審査請求日】2024-03-07

(31)【優先権主張番号】17/104,405

(32)【優先日】2020-11-25

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】キム、ユンソク

(72)【発明者】

【氏名】リー、チューユン

(72)【発明者】

【氏名】フィリップ、ティモシー、マシュー

(72)【発明者】

【氏名】セオ、スン－チェオン

(72)【発明者】

【氏名】オク、インジョ

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

【審査官】脇水 佳弘

(56)【参考文献】

【文献】特開２００９－２２４７７８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１３／０２０１７５０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１３／０２２９８５５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／０２５８５７２（ＵＳ，Ａ１）

【文献】特開２０１９－０４０６５８（ＪＰ，Ａ）

【文献】特開２０２０－１０２８２７（ＪＰ，Ａ）

【文献】国際公開第２０１８／１８１０１９（ＷＯ，Ａ１）

【文献】特開２０１６－００４５８９（ＪＰ，Ａ）

【文献】特開２０１０－２８２６７３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ６３／００

Ｇ１１Ｃ １３／００

Ｈ１０Ｎ ７０／２０

(57)【特許請求の範囲】

【請求項1】

垂直抵抗変化型メモリ・アレイであって、
前側抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）ピラーと前記前側ＲＲＡＭピラーの第１の側に接続されている第１の垂直積層電極群とを備える、前側垂直抵抗変化型メモリ・ユニット、を備え、
前記前側ＲＲＡＭピラーは、第１のピラー電極と、前記第１のピラー電極の側壁外周の周囲で前記側壁外周に接触している第１のスイッチング・ライナと、を備え、
前記第１の垂直積層電極群は、第１の上側抵抗要素と接触し、かつ、前記第１のスイッチング・ライナと接触することにより前記前側ＲＲＡＭピラーに接触している第１の上側シングル・セル（ＳＣ）電極と、第１の下側抵抗要素と接触し、かつ、前記第１のスイッチング・ライナと接触することにより前記前側ＲＲＡＭピラーに接触している第１の下側ＳＣ電極と、を備える、
垂直抵抗変化型メモリ・アレイ。

【請求項2】

前記前側垂直抵抗変化型メモリ・ユニットは、
前記前側ＲＲＡＭピラーの第２の側に接続されている第２の垂直積層電極群を更に備え、前記第２の垂直積層電極群は、第２の上側抵抗要素と接触し、かつ、前記第１のスイッチング・ライナと接触することにより前記前側ＲＲＡＭピラーに接触している第２の上側ＳＣ電極と、第２の下側抵抗要素と接触し、かつ、前記第１のスイッチング・ライナと接触することにより前記前側ＲＲＡＭピラーに接触している第２の下側ＳＣ電極と、を備える、請求項１に記載の垂直抵抗変化型メモリ・アレイ。

【請求項3】

後側ＲＲＡＭピラーと前記後側ＲＲＡＭピラーの第１の側に接続されている第３の垂直積層電極群とを備える、後側垂直抵抗変化型メモリ・ユニット、を更に備え、
前記後側ＲＲＡＭピラーは、第２のピラー電極と、前記第２のピラー電極の側壁外周の周囲の第２のスイッチング・ライナと、を備え、
前記第３の垂直積層電極群は、第３の上側抵抗要素と接触し、かつ、前記第２のスイッチング・ライナと接触することにより前記後側ＲＲＡＭピラーに接触している第３の上側ＳＣ電極と、第３の下側抵抗要素と接触し、かつ、前記第２のスイッチング・ライナと接触することにより前記後側ＲＲＡＭピラーに接触している第３の下側ＳＣ電極と、を備える、
請求項２に記載の垂直抵抗変化型メモリ・アレイ。

【請求項4】

前記後側垂直抵抗変化型メモリ・ユニットは、
前記後側ＲＲＡＭピラーの第２の側に接続されている第４の垂直積層電極群を更に備え、前記第４の垂直積層電極群は、第４の上側抵抗要素と接触し、かつ、前記第２のスイッチング・ライナと接触ることにより前記後側ＲＲＡＭピラーに接触している第４の上側ＳＣ電極と、第４の下側抵抗要素と接触し、かつ、前記第２のスイッチング・ライナと接触することにより前記後側ＲＲＡＭピラーに接触している第４の下側ＳＣ電極と、を備える、請求項３に記載の垂直抵抗変化型メモリ・アレイ。

【請求項5】

前記第１の上側抵抗要素に接続されており前記第３の上側抵抗要素に接続されている第１の上側マルチ・セル（ＭＣ）電極を備える、請求項４に記載の垂直抵抗変化型メモリ・アレイ。

【請求項6】

前記第２の上側抵抗要素に接続されており前記第４の上側抵抗要素に接続されている第２の上側ＭＣ電極を備える、請求項５に記載の垂直抵抗変化型メモリ・アレイ。

【請求項7】

前記第１の下側抵抗要素に接続されており前記第３の下側抵抗要素に接続されている第１の下側ＭＣ電極を備える、請求項６に記載の垂直抵抗変化型メモリ・アレイ。

【請求項8】

前記第２の下側抵抗要素に接続されており前記第４の下側抵抗要素に接続されている第２の下側ＭＣ電極を備える、請求項７に記載の垂直抵抗変化型メモリ・アレイ。

【請求項9】

前記第１の上側抵抗要素、前記第１の下側抵抗要素またはこれらの両方が、蛇行した配線の形態を有する、請求項１～８のいずれか１項に記載の垂直抵抗変化型メモリ・アレイ。

【請求項10】

前記第１の上側ＳＣ電極と、前記第１の下側ＳＣ電極とは、物理的または仮想的に接続される、請求項１～９のいずれか１項に記載の垂直抵抗変化型メモリ・アレイ。

【請求項11】

前記第１の垂直積層電極群により構成される垂直整列した複数のセルに対し、１つの群として、プログラム、読出し、またはリセット、あるいはその組合せが行われるよう構成されている、請求項１～１０のいずれか１項に記載の垂直抵抗変化型メモリ・アレイ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は一般に半導体デバイスの分野に関し、より詳細には、不揮発性抵抗変化型ランダム・アクセス・メモリ（ＲｅＲＡＭ）アレイに関する。

【背景技術】

【0002】

一般にＲｅＲＡＭは、第１の電極とスイッチング層と第２の電極とを含むサンドイッチ構造体、またはセルを基本とする。特定の電圧を意図的に印加すると、スイッチング層における導電フィラメント（ＣＦ）の接続および断裂を制御することで、再現可能な可逆の抵抗変化が実現される。

【0003】

ＣＦが電極に接続されているとき、ＲｅＲＡＭデバイスは高い導電性を示し、低抵抗状態（ＬＲＳ）にある。ＣＦが電極から間隙をもって切断されているとき、ＲｅＲＡＭは高抵抗状態（ＨＲＳ）にある。ＣＦの組成に従い、ＲｅＲＡＭは、酸素空孔を利用するＲｅＲＡＭ（ＯｘＲＲＡＭ）、または金属イオンを利用するＲｅＲＡＭ（導電性ブリッジ・ランダム・アクセス・メモリ、ＣＢＲＡＭとも呼ばれる）に分類できる。

【0004】

ＣＢＲＡＭの抵抗値機序は、金属イオンの形成、および顕微鏡によって観察および確認されている電極への接続によって説明される。ＯｘＲＲＡＭの機序の抵抗スイッチングはどちらかといえばより理論的であり、電界と熱効果が組み合わされた効果によって作用する酸素空孔の移動の観点から説明される。

【0005】

酸素空孔の移動は本質的に確率論的である。このため、不均一なＣＦ形成に起因して、ＯｘＲＲＡＭの抵抗変化は確率論的である。不均一なＣＦ形成は、ＣＦの形成不良（例えば、ＯｘＲＲＡＭセルにおいてＬＲＳが意図されているときのＨＲＳ）、ＣＦの過剰形成（例えば、ＯｘＰＲＡＭセルにおいてＨＲＳが意図されているときのＬＲＳ）、あるいはセルの一群に対するばらつきのあるＣＦ形成（例えば、ＯｘＲＡＭセルの範囲にわたる、異なる複数の低抵抗値もしくは高抵抗値またはその両方）として現れ得る。

【発明の概要】

【0006】

本発明の実施形態では、垂直抵抗変化型メモリ・アレイ（vertical resistive memory array）が提示される。垂直抵抗変化型メモリ・アレイは、前側抵抗変化型ランダム・アクセス・メモリ（ＲｅＲＡＭ）ピラーと、前側ＲｅＲＡＭピラーの第１の側に接続されている第１の垂直積層電極群と、を含む、前側垂直抵抗変化型メモリ・ユニット、を含む。前側ＲｅＲＡＭピラーは、第１のピラー電極と、第１のピラー電極の側壁外周の周囲でこの側壁外周に接触している第１のスイッチング・ライナと、を含む。第１の垂直積層電極群は、第１のスイッチング・ライナと接触している第１の上側シングル・セル（ＳＣ）電極と、第１のスイッチング・ライナと接触している第１の下側ＳＣ電極と、を含む。

【0007】

本発明の別の実施形態では、垂直抵抗変化型メモリ・アレイの方法が提示される。方法は、メモリ・コントローラによって、要求デバイスから、単一のメモリ・セルに記憶されているデータを取得するための読出し要求を受信することを含む。方法は、メモリ・コントローラによって、同じピラー電極を共有する複数のＲｅＲＡＭセルを備える垂直抵抗変化型メモリ・ユニットに読出し電位を印加することを含む。方法は、メモリ・コントローラによって、垂直抵抗変化型メモリ・ユニットの等価抵抗を決定することを含む。方法は、メモリ・コントローラによって、垂直抵抗変化型メモリ・ユニットの抵抗状態を決定することを含む。方法は、メモリ・コントローラによって、垂直抵抗変化型メモリ・ユニットの決定された抵抗状態と関連付けられているデータ値を要求デバイスに返すことを更に含む。

【0008】

本発明の別の実施形態では、垂直抵抗変化型メモリ・アレイの方法が提示される。方法は、メモリ・コントローラによって、要求デバイスから、単一のメモリ・セルに記憶されているデータを取得するための読出し要求を受信することを含む。方法は、メモリ・コントローラによって、同じピラー電極を共有する複数のＲｅＲＡＭセルを備える垂直抵抗変化型メモリ・ユニットに読出し電位を印加することを含む。方法は、メモリ・コントローラによって、垂直抵抗変化型メモリ・ユニット中の複数のＲｅＲＡＭセルの各々の抵抗を決定することを含む。方法は、メモリ・コントローラによって、垂直抵抗変化型メモリ・ユニット中の複数のＲｅＲＡＭセルの各抵抗の結合された抵抗（combined resistance）を決定することを含む。方法は、メモリ・コントローラによって、結合された抵抗から垂直抵抗変化型メモリ・ユニットの抵抗状態を決定することと、メモリ・コントローラによって、垂直抵抗変化型メモリ・ユニットの決定された抵抗状態と関連付けられたデータ値を要求デバイスに返すことと、を更に含む。

【0009】

これらのおよび他の実施形態、特徴、態様、および利点は、以下の説明、添付の特許請求の範囲、および添付の図面を参照してよりよく理解されるであろう。

【0010】

本発明の上に列挙した特徴が実現される様式を詳細に理解できるように、上で簡潔に要約した本発明のより詳細な説明を、添付の図面に図示されているその実施形態を参照して得ることができる。

【0011】

ただし、本発明は他の等しく有効な実施形態を容認し得るため、添付の図面は本発明の典型的な実施形態のみを図示しており、したがってその範囲を限定するものと見なされるべきではないことに留意すべきである。

【図面の簡単な説明】

【0012】

【図1】本発明の実施形態に係る、垂直抵抗変化型メモリ・アレイ１００の斜視図である。

【図2A】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・ユニットの断面図である。

【図2B】本発明の様々な実施形態に係る、ＲｅＲＡＭセルの断面図である。

【図2C】本発明の様々な実施形態に係る、垂直ＲｅＲＡＭセル・バンクの対の回路図である。

【図2D】本発明の様々な実施形態に係る、不均一なＣＦ形成を有する垂直ＲｅＲＡＭセル・バンクの対の回路図である。

【図3A】本発明の実施形態に係る配線および電極パターンの直視図（normal view）である。

【図3B】本発明の実施形態に係る配線および電極パターンの直視図である。

【図4】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図5】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図6】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図7】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図8】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図9】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図10】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図11】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図12】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図13】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図14】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイのあるレベルの直視図である。

【図15】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを具現化したメモリ・デバイスのブロック図である。

【図16】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図17】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図18】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図19】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造段階の図である。

【図20】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイにデータを書き込む方法の図である。

【図21】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイからデータを読み出す方法の図である。

【図22】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイからデータを読み出す方法の図である。

【図23】本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイを含む集積回路デバイスの製造方法の図である。

【発明を実施するための形態】

【0013】

図面は必ずしも正確な比率の縮尺ではない。図面は単に概略的な表現であり、本発明の具体的なパラメータを描写することは意図していない。図面は本発明の単なる例示的な実施形態を描くことを意図している。図面において同様の採番は同様の要素を表す。

【0014】

本明細書では特許請求される構造体および方法の詳細な実施形態が開示されているが、開示される実施形態は様々な形態で具現化され得る特許請求される構造体および方法を例示するものに過ぎないことが理解され得る。これらの例示的な実施形態は、本開示が周到かつ完全なものとなり本発明の範囲を当業者に十分に伝達するように提供されている。説明および図面において、提示されている実施形態を不必要に曖昧にすることのないように、よく知られている特徴および技術の詳細が省略されている場合がある。

【0015】

図面を参照すると、同様の構成要素が同様の数字でラベル付けされており、１つまたは複数のＲｅＲＡＭメモリ・セル１００を含むＩＣデバイスを形成する例示的な製造ステップが、以下により詳細に示され記載されている。この説明ではＩＣデバイスのいくつかの構成要素に単数として言及する場合があるが、ＩＣデバイスには２つ以上の構成要素が含まれ得ることに留意すべきである。図面に描かれている特定の構成要素および断面の向きは、本明細書に記載する様々な実施形態を最もよく説明するように選ばれた。

【0016】

垂直抵抗変化型メモリ・アレイが提示される。アレイは、ピラー電極と、ピラー電極の側部外周の周囲のスイッチング・ライナと、を含む。アレイは、スイッチング・ライナの第１の側に接続されている２つ以上の垂直積層シングル・セル（ＳＣ）電極を含む。スイッチング・ライナ、ピラー電極、および各ＳＣ電極を並置することによって、それぞれの抵抗スイッチング・セル（例えば、ＯｘＲＲＡＭセル）が形成される。これらのセルの垂直な群またはバンクを並列に接続することができ、各々が同じピラー電極を共有し得る。垂直セル・バンク中のセルに対して、この群中のいずれか１つまたは複数の個々のセルの不均一なＣＦ形成の効果を制限するために、１つの群として書込み、読出し、リセットなどを行うことができる。

【0017】

明確にするために、本明細書では様々な数字が参照される。ある数字に下付き文字が続く場合、その数字の要素の特定のインスタンスが言及されている。ある数字が下付き文字を含まない場合、その数字の要素が総称的に言及されている。

【0018】

図１は、本発明の実施形態に係る、垂直抵抗変化型メモリ・アレイ１００の斜視図である。

【0019】

垂直抵抗変化型メモリ・アレイ１００は、ＲｅＲＡＭピラー１０２と、ＲｅＲＡＭピラー１０２にそれぞれ接続されている、垂直積層（本明細書では垂直整列とも呼ばれる）シングル・セル（ＳＣ）電極１０４と、を含み得る。ＲｅＲＡＭピラー１０２は、図２Ａに描かれているように、導電性ピラー電極２０４の外周の周囲にスイッチング・ライナ２０２を含む。スイッチング・ライナ２０２、ピラー電極２０４、および各ＳＣ電極１０４が並置されて、それぞれのＲｅＲＡＭセルが形成される。垂直抵抗変化型メモリ・アレイ１００は、高抵抗要素（ＨＲＥ）１０８によって少なくとも２つのＳＣ電極１０４にそれぞれ接続されている、垂直積層マルチ・セル（ＭＣ）電極１０６を更に含み得る。

【0020】

例えば、垂直抵抗変化型メモリ・アレイ１００は、前側ＲｅＲＡＭピラー１０２_ｆと後側ＲｅＲＡＭピラー１０２_ｒとを含み得る。垂直抵抗変化型メモリ・アレイ１００は、前側ＲｅＲＡＭピラー１０２_ｆに接続されている、垂直積層ＳＣ電極１０４_ｆｌｒと、垂直積層ＳＣ電極１０４_ｆｕｒと、を含み得る。垂直抵抗変化型メモリ・アレイ１００は、前側ＲｅＲＡＭピラー１０２_ｆに接続されている、垂直積層ＳＣ電極１０４_ｆｌｌと、垂直積層ＳＣ電極１０４_ｆｕｌと、を更に含み得る。同様に、垂直抵抗変化型メモリ・アレイ１００は、後側ＲｅＲＡＭピラー１０２_ｒに接続されている、垂直積層ＳＣ電極１０４_ｒｌｒと、垂直積層ＳＣ電極１０４_ｒｕｒと、を含み得る。同様に、垂直抵抗変化型メモリ・アレイ１００は、後側ＲｅＲＡＭピラー１０２_ｒに接続されている、垂直積層ＳＣ電極１０４_ｒｌｌと、垂直積層ＳＣ電極１０４_ｒｕｌと、を更に含み得る。

【0021】

垂直抵抗変化型メモリ・アレイ１００は垂直積層ＭＣ電極１０６_ｌｒとＭＣ電極１０６_ｕｒとを更に含み得、垂直積層ＭＣ電極１０６_ｌｌとＭＣ電極１０６_ｕｌとを更に含み得る。ＭＣ電極１０６_ｌｒはＨＲＥ１０８_ｆｌｒによってＳＣ電極１０４_ｆｌｒに接続され得、ＨＲＥ１０８_ｒｌｒによってＳＣ電極１０４_ｒｌｒに接続され得る。ＭＣ電極１０６_ｕｒはＨＲＥ１０８_ｆｕｒによってＳＣ電極１０４_ｆｕｒに接続され得、ＨＲＥ１０８_ｒｕｒによってＳＣ電極１０４_ｒｕｒに接続され得る。ＭＣ電極１０６_ｌｌはＨＲＥ１０８_ｆｌｌによってＳＣ電極１０４_ｆｌｌに接続され得、ＨＲＥ１０８_ｒｌｌによってＳＣ電極１０４_ｒｌｌに接続され得る。ＭＣ電極１０６_ｕｌはＨＲＥ１０８_ｆｕｌによってＳＣ電極１０４_ｆｕｌに接続され得、ＨＲＥ１０８_ｒｕｌによってＳＣ電極１０４_ｒｕｌに接続され得る。

【0022】

ＳＣ電極１０４_ｆｌｒ、ＳＣ電極１０４_ｆｌｌ、ＳＣ電極１０４_ｒｌｒ、ＳＣ電極１０４_ｒｌｌ、ＭＣ電極１０６_ｌｒ、ＭＣ電極１０６_ｌｌ、ＨＲＥ電極１０８_ｆｌｒ、ＨＲＥ電極１０８_ｆｌｌ、ＨＲＥ電極１０８_ｒｌｒ、またはＨＲＥ電極１０８_ｒｌｌ、あるいはその組合せが、同じ下側配線レベルにあってもよい。例えば、そのような要素のそれぞれの頂面が同一平面上にあってもよく、そのような要素のそれぞれの底面が同一平面上にあってもよい。

【0023】

同様に、ＳＣ電極１０４_ｆｕｒ、ＳＣ電極１０４_ｆｕｌ、ＳＣ電極１０４_ｒｕｒ、ＳＣ電極１０４_ｒｕｌ、ＭＣ電極１０６_ｕｒ、ＭＣ電極１０６_ｕｌ、ＨＲＥ電極１０８_ｆｕｒ、ＨＲＥ電極１０８_ｆｕｌ、ＨＲＥ電極１０８_ｒｕｒ、またはＨＲＥ電極１０８_ｒｕｌ、あるいはその組合せが、同じ上側配線レベルにあってもよい。例えば、そのような要素のそれぞれの頂面が同一平面上にあってもよく、そのような要素のそれぞれの底面が同一平面上にあってもよい。

【0024】

図１に図示されている実施形態には、垂直抵抗変化型メモリ・アレイ１００が、ＲｅＲＡＭピラー１０２の対と、関連付けられた他の垂直整列配線機構と、を含むことが図示されているが、この特定の構成は必須ではないこと、および他の代替の構成が可能であることを理解されたい。例えば、垂直抵抗変化型メモリ・アレイ１００は、追加のＲｅＲＡＭピラー１０２および関連付けられた他の垂直整列配線機構、またはＲｅＲＡＭピラー１０２の対と関連付けられた追加の垂直整列配線機構、あるいはその両方、などを含み得る。

【0025】

配線レベル間の垂直距離は、複数の要因および要件に応じて様々であり得る。同様に、配線機構間の長手方向の長さは、複数の要因および要件に応じて様々であり得る。更に、各ＳＣ電極１０４およびＭＣ電極１０６はパターニングされた導電性要素であってもよく、第１の導体材料、例えば銅（Ｃｕ）、タングステン（Ｗ）などで形成することができ、またＨＲＥ１０８はパターニングされた導電性要素であってもよく、第１の導体よりも高い抵抗を有する第２の導体材料、例えば窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などで形成することができることを理解されたい。

【0026】

１つのＭＣ電極１０６、２つ以上のＳＣ電極１０４、および２つ以上の関連付けられたＨＲＥ１０８が電気接続され得ることが、更に理解されるべきである。例えば、ＭＣ電極１０６_ｕｌは、ＨＲＥ１０８_ｆｕｌに電気接続されその結果これと連絡され、ＨＲＥ１０８_ｒｕｌに電気接続されその結果これと連絡される。ＨＲＥ１０８_ｆｕｌはＳＣ電極１０４_ｆｕｌに電気接続され、その結果これと連絡される。ＨＲＥ１０８_ｒｕｌはＳＣ電極１０４_ｒｕｌに電気接続され、その結果これと連絡される。

【0027】

垂直抵抗変化型メモリ・アレイ１００を、ウエハ・アセンブリにおいて、第１の金属化レベルよりも上かつ第２の金属化レベルよりも下に動作可能に配設できることを理解されたい。垂直抵抗変化型メモリ・アレイ１００の機構のうちの１つまたは複数は、ウエハ・アセンブリの少なくとも第１および第２の金属化レベルの様々な構成要素間の、電気接続および連絡を実現し得る。

【0028】

図２Ａには、本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・ユニット２１０の断面図が描かれている。垂直抵抗変化型メモリ・ユニット２１０は一般に、単一のＲｅＲＡＭピラー１０２と、上側配線レベルにある垂直積層ＳＣ電極１０４および下側配線レベルにあるＳＣ電極１０４と、を含む。ＲｅＲＡＭピラー１０２のスイッチング・ライナ２０２、ＲｅＲＡＭピラー１０２のピラー電極２０４、および各ＳＣ電極１０４が並置されて、それぞれのＲｅＲＡＭセル２３０が形成される。垂直積層ＳＣ電極１０４の第１の群は、ＲｅＲＡＭピラー１０２の第１の側に接触し得、垂直積層ＳＣ電極１０４の第２の群は、ＲｅＲＡＭピラー１０２の第２の側に接触し得る。

【0029】

例えば、垂直抵抗変化型メモリ・ユニット２１０_ｌは、ＳＣ電極１０４_ｌａと、ＳＣ電極１０４_ｌｂと、ＳＣ電極１０４_ｌｃと、ＳＣ電極１０４_ｌｄと、ＲｅＲＡＭピラー１０２と、を含む。スイッチング・ライナ２０２、ピラー電極２０４、およびＳＣ電極１０４_ｌａが並置されて、対応するＲｅＲＡＭセル２３０_ｌａが形成される。同様に、スイッチング・ライナ２０２、ピラー電極２０４、およびＳＣ電極１０４_ｌｂが並置されて、対応するＲｅＲＡＭセル２３０_ｌｂが形成される。ＲｅＲＡＭセル２３０_ｌｃおよびＲｅＲＡＭセル２３０_ｌｄが同様に形成される。この結果、垂直抵抗変化型メモリ・ユニット２１０_ｌは、ＲｅＲＡＭセル２３０_ｌａと、ＲｅＲＡＭセル２３０_ｌｂと、ＲｅＲＡＭセル２３０_ｌｃと、ＲｅＲＡＭセル２３０_ｌｄと、を含む、垂直に整列したＲｅＲＡＭセル２３０のバンクまたは集団を含む。

【0030】

同様に、垂直抵抗変化型メモリ・ユニット２１０_ｒは、ＳＣ電極１０４_ｒａと、ＳＣ電極１０４_ｒｂと、ＳＣ電極１０４_ｒｃと、ＳＣ電極１０４_ｒｄと、垂直抵抗変化型メモリ・ユニット２１０_ｌと関連付けられている同じＲｅＲＡＭピラー１０２と、を含む。スイッチング・ライナ２０２、ピラー電極２０４、およびＳＣ電極１０４_ｒａが並置されて、対応するＲｅＲＡＭセル２３０_ｒａが形成される。同様に、スイッチング・ライナ２０２、ピラー電極２０４、およびＳＣ電極１０４_ｒｂが並置されて、対応するＲｅＲＡＭセル２３０_ｒｂが形成される。ＲｅＲＡＭセル２３０_ｒｃおよびＲｅＲＡＭセル２３０_ｒｄが同様に形成される。この結果、垂直抵抗変化型メモリ・ユニット２１０_ｒは、ＲｅＲＡＭセル２３０_ｒａと、ＲｅＲＡＭセル２３０_ｒｂと、ＲｅＲＡＭセル２３０_ｒｃと、ＲｅＲＡＭセル２３０_ｒｄと、を含む、垂直に整列されたＲｅＲＡＭセル２３０のバンクまたは集団を含む。

【0031】

図２Ｂには、本発明の様々な実施形態に係る、ＲｅＲＡＭセル２３０の断面図が描かれている。

【0032】

ＲｅＲＡＭは、電界を印加されたときの絶縁体、例えば二元金属酸化物の抵抗スイッチングの変化を活用する、不揮発性ソリッド・ステート・メモリ技術である。基本ストレージ・ユニット（「セル」）は、異なる抵抗特性を呈する少なくとも２つの異なる状態またはレベルにプログラムされ得る。プログラム可能なセル状態を使用することで異なるデータ値を表現でき、情報の記憶が可能になる。

【0033】

ＲｅＲＡＭアーキテクチャは典型的には、一般にＭＩＭ構造と呼ばれる金属－絶縁体－金属構造を有する、抵抗変化型スイッチング・メモリ・セルから成る。構造は２つの金属（Ｍ）電極の間に挟まれた絶縁層（Ｉ）から成る。ＲｅＲＡＭセルに対する電圧パルスの印加によって、デバイスが、ＨＲＳ、または一般に論理値「０」と呼ばれるＯＦＦ状態から、ＬＲＳ、または一般に論理値「１」と呼ばれるＯＮ状態へと、またはその逆に、移行することが可能になる。

【0034】

典型的には、用意された時点のＲｅＲＡＭセルは、最初はＨＲＳであり、デバイスをＨＲＳからＬＲＳへと切り替えるために、形成電圧（例えば、高電圧パルス、書込み電圧、等）の印加によってスイッチング層におけるＣＦの形成を可能にし、以ってＲｅＲＡＭセルがＬＲＳへと切り替えられる。このプロセスは「エレクトロフォーミング」と通常呼ばれる金属絶縁体金属（ＭＩＭ）構造のソフト・ブレークダウン（弱い絶縁破壊；soft breakdown）に起因して生じ、このプロセスの生じる電圧が形成電圧と呼ばれる。ＲｅＲＡＭセルをＬＲＳからＨＲＳへと切り替えるためには、リセット電圧と呼ばれる電圧パルスを印加する。

【0035】

ＲｅＲＡＭセルからデータを読み出すために、セルの現在の状態に干渉することのない読出し電圧が印加されて、そのセルがＨＲＳであるかそれともＬＲＳであるかを判定する。ＬＲＳおよびＨＲＳはいずれも、印加される電圧が除去された後であってもそれらのそれぞれの値を維持するので、ＲｅＲＡＭは不揮発性メモリである。

【0036】

ＲｅＲＡＭセルのスイッチングは絶縁層内部のＣＦの成長に基づく。ＣＦは、セルの電極同士を接続するナノメートルのオーダーの直径を有するチャネルである。ＣＦが電極間で接続されているときに高い導電性を有するＬＲＳが得られ、フィラメントが電極から切断されているときにＨＲＳが生じる。

【0037】

例示的なＲｅＲＡＭセル２３０は、ＳＣ電極１０４とピラー電極２０４との間に位置するスイッチング・ライナ２０２を含む。示されているセル状態はＬＲＳ状態を表しており、ここではＣＦ２０６がスイッチング・ライナ２０２内に形成され、ＳＣ電極１０４とピラー電極２０４の両方に接触している、触れている、またはそれ以外で接続している。ＣＦ２０６と、ＳＣ電極１０４とピラー電極２０４との間のそれぞれの電気接続とが形成されて、プログラムされたセル状態を読み出すための読出し電圧が印加されると、結果的な読出し電流は、ＣＦ２０６が中に形成されていないスイッチング・ライナ２０２の高抵抗値絶縁体材料中よりも優先して、主としてＣＦ２０６を通ってＳＣ電極１０４およびピラー電極２０４の一方から他方へと流れる電流経路を介して、流れる。

【0038】

ＲｅＲＡＭセル２３０に書込みを行うために、ＳＣ電極１０４またはピラー電極２０４に書込みまたは形成電圧が印加され、セルを流れる結果的なプログラミング電流によって、スイッチング・ライナ２０２の絶縁破壊、およびＳＣ電極１０４とピラー電極２０４を接続するＣＦ２０６の形成がもたらされ、以ってＲＲＡＭセル２００が初期のＨＲＳからＬＲＳへと切り替えられる。

【0039】

ＲｅＲＡＭセル２３０の読出しは、セル２３０の抵抗をセル状態の尺度として使用して行われる。ＳＣ電極１０４またはピラー電極２０４に印加される読出し電圧によって、セル２３０に読出し電流が流れる。読出し電流は、ＳＣ電極１０４とピラー電極２０４を横断したまたはこれらの間の抵抗に依存する。セル読出し電流の測定値はしたがって、プログラムされたセル２３０の状態の指標を提供する。読出し電圧の印加がプログラムされたセル状態に干渉しないことを保証するべく、この抵抗尺度には、十分低い読出し電圧が使用される。次いで、プログラム可能なセル状態に関する事前に決定された基準レベルと抵抗尺度を比較することによって、セル２３０の状態検出を行うことができる。ＲｅＲＡＭセル２３０をＬＲＳから初期のＨＲＳへと再び切り替えるためには、ＳＣ電極１０４またはピラー電極２０４にリセット電圧と呼ばれる電圧パルスを印加する。

【0040】

図２Ｃには、本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・ユニット２１０_ｌ、２１０_ｒの対の回路図が描かれている。描かれているように、垂直抵抗変化型メモリ・ユニット２１０_ｌおよび垂直抵抗変化型メモリ・ユニット２１０_ｒは同じピラー電極２０４を共有しているので、これらは回路ノードを共有している。そのようなノードにおいて印加される電圧は、Ｖ_２０４として描かれている。いくつかの実施形態において、印加される電圧Ｖ_２０４は、低電位またはグラウンド電位、セットまたは書込み電位、読出し電位、リセット電位、などであり得る。

【0041】

垂直抵抗変化型メモリ・ユニット２１０_ｌと関連付けられた各ＳＣ電極１０４において印加される電圧は、Ｖ_ｌとして描かれている。垂直抵抗変化型メモリ・ユニット２１０_ｒと関連付けられた各ＳＣ電極１０４において印加される電圧は、Ｖ_ｒとして描かれている。いくつかの実施形態において、印加される電圧、電圧パルス、等であるＶ_ｌおよびＶ_ｒは、形成電圧、読出し電圧、セット／リセット電圧などの、高電圧であり得る。一般に、ＳＣ電極１０４は垂直方向において直接接続されない。したがって、各ＳＣ電極１０４は、例えばＭＣ電極１０８／ＨＲＥ１０８、図１８に示すＶＩＡ４２０、もしくは他の配線機構によって、物理的に接続され得るか、または、対応するＳＣ電極１０４に同じバイアスまたは電位を印加することによって、仮想的に接続され得る。

【0042】

垂直抵抗変化型メモリ・ユニット２１０_ｌは、したがって、１つの群としてプログラム、読出し、またはリセット、あるいはその組合せが行われる、垂直整列ＲｅＲＡＭセル２３０の第１のバンクまたは集団として構成され得る（すなわち、垂直抵抗変化型メモリ・ユニット２１０_ｌ中の全ての垂直整列ＲｅＲＡＭセル２３０が、同じプログラム、書込み、読出し、リセット、等の動作を経験する）ことを理解されたい。同様に、垂直抵抗変化型メモリ・ユニット２１０_ｌはまた、１つの群としてプログラム、読出し、またはリセット、あるいはその組合せが行われる、垂直整列ＲｅＲＡＭセル２３０の第２のバンクまたは集団としても構成され得る。

【0043】

いくつかの実施形態において、Ｖ_ｌはＶ_ｒに等しい。このように、垂直抵抗変化型メモリ・ユニット２１０_ｌ、２１０_ｒのいずれにおけるＲｅＲＡＭセル２３０にも、同時に同じ読出し、書込み、リセット、等の動作が実施される。他の実施形態では、Ｖ_ｌとＶ_ｒは等しくない。このように、各垂直抵抗変化型メモリ・ユニット２１０_ｌ、２１０_ｒ中のＲｅＲＡＭセル２３０には、異なる、または同時の、あるいはその両方の、読出し、書込み、リセット、等の動作が実施され得る。例えば、垂直抵抗変化型メモリ・ユニット２１０_ｌ中のＲｅＲＡＭセル２３０に書込みを行いながら、垂直抵抗変化型メモリ・ユニット２１０_ｒ中のＲｅＲＡＭセル２３０からの読出しを同時に行うことができる。

【0044】

図２Ｄには、本発明の様々な実施形態に係る、その中のＲｅＲＡＭセル２３０内それぞれの不均一なＣＦ形成を有する、垂直抵抗変化型メモリ・ユニット２１０_ｌ、２１０_ｒの対の回路図が描かれている。

【0045】

本明細書に示唆されているように、不均一なＣＦ形成は、ＣＦ２０６の形成不良として現れ得る。このことは、ＲｅＲＡＭセル２３０がＬＲＳとなるようにプログラムされているときにそのＨＲＳに維持される（すなわち、ＬＲＳが意図されているがセル２３０がＨＲＳに留まる）場合に生じる。不均一なＣＦ形成はＣＦ２０６の過剰形成としても現れ得る。このことは次いで、ＲｅＲＡＭセル２３０がリセット動作を実施された後であってもＬＲＳを保持する（すなわち、ＨＲＳが意図されているがセル２３０がＬＲＳに留まる）場合に生じる。例えば、描かれているように、垂直抵抗変化型メモリ・ユニット２１０_ｌにおいて、その他のＲｅＲＡＭセル２３０_ｌａ、２３０_ｌｂ、および２３０_ｌｄに相対して、ＲｅＲＡＭセル２３０_ｌｃ内でＣＦ２０６の形成不良が見られる場合がある。ＲｅＲＡＭセル２３０_ｌｃのそのようなＣＦ２０６の形成不良の結果、ＲｅＲＡＭセル２３０_ｌｃのＨＲＳがもたらされ得るが、垂直抵抗変化型メモリ・ユニット２１０_ｌ中のその他のＲｅＲＡＭセル２３０_ｌａ、２３０_ｌｂ、および２３０_ｌｄはＬＲＳである。別法として、ＲｅＲＡＭセル２３０_ｌｃのそのようなＣＦ２０６の形成不良の結果、ＲｅＲＡＭセル２３０_ｌｃのＬＲＳがもたらされ得るが、垂直抵抗変化型メモリ・ユニット２１０_ｌ中のその他のＲｅＲＡＭセル２３０_ｌａ、２３０_ｌｂ、および２３０_ｌｄはＨＲＳである。

【0046】

同じく本明細書に示唆されているように、不均一なＣＦ形成は、セル２３０の範囲にわたるばらつきのあるＣＦ２０６形成として現れ得る。このことは、垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセル２３０が書込み、リセットなどの動作の実施を受け、垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセル２３０の範囲にわたって異なるまたはばらつきのある抵抗値を有する場合に生じる。例えば、垂直抵抗変化型メモリ・ユニット２１０_ｒ中の各ＲｅＲＡＭセル２３０_ｒａ、ＲｅＲＡＭセル２３０_ｒｂ、ＲｅＲＡＭセル２３０_ｒｃ、およびＲｅＲＡＭセル２３０_ｒｄの各々にリセット動作を実施してもよく、これらはＨＲＳとなるが、それらを横断して相対的に異なる抵抗値を有する可能性がある。同様に、垂直抵抗変化型メモリ・ユニット２１０_ｒ中の各ＲｅＲＡＭセル２３０_ｒａ、ＲｅＲＡＭセル２３０_ｒｂ、ＲｅＲＡＭセル２３０_ｒｃ、およびＲｅＲＡＭセル２３０_ｒｄの各々に書込み動作を実施してもよく、これらはその結果ＬＲＳとなるが、それらの間で相対的に異なる抵抗を有する可能性がある。

【0047】

垂直抵抗変化型メモリ・ユニット２１０中の任意の１つまたは複数の個々のセル２３０の、不均一なＣＦ２０６形成の効果を制限するために、セル２３０の各々は、同時に同じ書込み、リセット、プログラムなどの動作を実施され得る。その後、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０のうちの１つまたは複数が、不均一なＣＦ２０６形成を経験し得る。

【0048】

垂直抵抗変化型メモリ・ユニット２１０中のセル２３０の群に対して、１つの群として更に読出しが行われる。読出し動作中、それぞれのセル２３０の抵抗値を結合することができ（例えば、抵抗値の平均値、中央値、最頻値、トリム平均値などを決定することができ）、この結合された抵抗値を使用して、垂直抵抗変化型メモリ・ユニット２１０内の全てのセル２３０の抵抗状態（例えば、ＬＲＳ、ＨＲＳ、等）を決定することができる。したがって、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０のうちの１つまたは複数が不均一なＣＦ２０６形成を個々に経験していても、不均一なＣＦ２０６形成を経験していない垂直抵抗変化型メモリ・ユニット２１０中のその他のセル２３０の存在または効果に起因して、セル２３０の群の規格化された抵抗状態を決定することができる。セル２３０の群の規格化された抵抗状態は、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０の意図されたＬＲＳまたはＨＲＳをより正確に示すが、このことは、ユニット２１０中のセル２３０の平均抵抗値に対する抵抗値の大きな差をもたらす不均一なＣＦ２０６形成を経験した、ユニット２１０中のセル２３０（すなわち外れ値セル）に相対して、不均一なＣＦ２０６形成を経験していない、経験した不均一なＣＦ２０６形成が軽微であった、など、ユニット２１０中のセル２３０が、典型的にはより多数であることに起因している。

【0049】

垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセル２３０の数は、ユニット２１０中の各セル２３０の抵抗値の、事前決定された許容可能な標準偏差から決定され得る。ユニット２１０中の各ＲｅＲＡＭセル２３０のそれらにかかる抵抗値が、ユニット２１０中のセル２３０の平均抵抗値に対してランダムに変動する場合、ユニット２１０中の各セル２３０の抵抗値の範囲の標準偏差は、「ｎ」が垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセル２３０の数であるとして、「ｎ」と「ｎ」の平方根を乗算した数だけ小さくされると決定される。

【0050】

図３Ａおよび図３Ｂには、本発明の実施形態に係る、配線および電極パターン２５０の直視図が描かれている。図３Ａに示すように、配線および電極パターン２５０は第１の導体材料から形成される配線パターンであってもよく、その場合、ＭＣ電極１０６、ＳＣ電極１０４、およびＨＲＥ１０８は、第１の導体材料でまたは第１の導体材料から形成されることになる。図３Ｂに示すように、配線および電極パターン２５０は第１の導体材料および第２の導体材料で形成される配線パターンであってもよく、その場合、ＭＣ電極１０６およびＳＣ電極１０４は第１の導体材料でまたは第１の導体材料から形成され、ＨＲＥ１０８は第２の導体材料でまたは第２の導体材料から形成されることになる。

【0051】

ＨＲＥ１０８が、それぞれのＳＣ電極１０４およびそれぞれのＭＣ電極１０６に接続された、蛇行した配線（serpentine wiring）の形態をとり得ることを理解されたい。ＨＲＥ１０８は、それぞれのＳＣ電極１０４およびそれぞれのＭＣ電極１０６に直列に電気接続され得る。ＨＲＥ１０８は、ＲｅＲＡＭセル２３０において電流を低減、制限、または段階的に低減する役割を果たす。典型的には、ＲｅＲＡＭセル２３０において電流が高過ぎる場合、不均一なＣＦ２０６形成が増加し得る。例えば、ＲｅＲＡＭセル２３０を流れる電流が高過ぎる場合、過剰形成がより生じ易くなる可能性があり、このことによって最終的にＲｅＲＡＭセル２３０がＨＲＳから動かなくなる場合がある。このように、ＨＲＥ１０８の存在によって、ＲｅＲＡＭセル２３０を流れる電流が、ＨＲＥ１０８が存在しない場合のＲｅＲＡＭセル２３０を流れる電流に対して、段階的に低減、低減、またはそれ以外で制限される。

【0052】

ＨＲＥ１０８は、ＲｅＲＡＭセル２３０を流れる電流を設定または制限する抵抗の下側境界または下限を確立することによって、ＣＦ２０６形成を支援し得る。例示的な例では、ＲｅＲＡＭセル２３０を横断して５ボルトの初期電圧が確立され、関連付けられるＨＲＥは１０ｋオームである。最初に、スイッチング・ライナ２０２が無限大であるかさもなければ比較してはるかに大きいので、ＣＦ２０６が形成される前にＲｅＲＡＭセル２３０を横断して５Ｖ全てが降下する。一旦ＣＦ２０６形成が始まると、スイッチング・ライナ２０２を通るフィラメント経路の抵抗が降下する。例えば、スイッチング・ライナ２０２を通る抵抗が１００ｋオームへと降下する（ＨＲＥ１０８およびスイッチング・ライナ２０２を通した合計抵抗は１１０ｋオームである）。この時点で、スイッチング・ライナ２０２を横断する電圧降下は、ＨＲＥ１０８に５Ｖ＊１０ｋオーム／１１０ｋオーム、およびスイッチング・ライナ２０２に５Ｖ＊１００ｋオーム／１１０ｋオームの量である。時間の経過とともにＣＦ２０６は更に成長し、この時点で１０ｋオームのフィラメントが確立され得る。次いで、ＨＲＥ１０８を横断して５Ｖ＊１０ｋオーム／２０ｋオームが降下し、一方、ＲｅＲＡＭセル２３０を横断して５Ｖ＊１０ｋオーム／２０ｋオームが降下する。この時点で、ＣＦ２０６を横断して２．５Ｖが降下し、ＲｅＲＡＭセル２３０は、酸素空孔の更なる移動を誘起するのに十分な電圧（または電界）降下が得られない可能性がある。したがって、ＣＦ２０６は成長または形成を停止する。このように、ＣＦ２０６形成はＨＲＥ１０８の外部抵抗を利用して制御され得る。

【0053】

ＨＲＥ１０８はまた、短絡したＲｅＲＡＭセル２３０に起因する損傷を防止するための下側境界も確立し得る。短絡が経験される場合、ＨＲＳ１０８は、セル２３０を流れる電流の流れの過剰な流束が生じないような、短絡したＲｅＲＡＭセル２３０に対する実質上の抵抗境界となる。

【0054】

いくつかの実装形態では、ＳＣ電極１０４は、ＳＣ電極１０４を通る凹部または空白部であり得る、ＲｅＲＡＭピラー１０２の外周と関連付けられた形状の、部分的なピラー凹部を含み得る。例えば、ＳＣ電極１０４_ｆｌ、ＳＣ電極１０４_ｆｒ、ＳＣ電極１０４_ｒｌ、およびＳＣ電極１０４_ｒｒは、部分的なピラー凹部を各々含み得る。隣り合うＳＣ電極１０４の部分的なピラー凹部（すなわち、同じＲｅＲＡＭピラー１０２と関連付けられたＳＣ電極）は共に、ＲｅＲＡＭピラー１０２の外周全体と関連付けられたピラー凹部２５２を形成し得る。例えば、ＳＣ電極１０４_ｆｌおよびＳＣ電極１０４_ｆｒにおけるそれぞれの部分的なピラー凹部は共にピラー凹部２５２_ｆを形成し得、ＳＣ電極１０４_ｒｌおよびＳＣ電極１０４_ｒｒにおけるそれぞれの部分的なピラー凹部は共にピラー凹部２５２_ｒを形成し得る。

【0055】

ピラー凹部２５２に面するかまたはその他の場合でこれを画定するＳＣ電極１０４の側壁は、本明細書においてピラー側壁２５４、ピラー対面側壁２５４などと呼ばれる場合がある。

【0056】

図４には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３００が描かれている。段階３００において、各々が誘電体層４０６と、誘電体層４０６上に形成される配線および電極パターン２５０とを備える複数のＲＲＡＭレベル、が形成される。

【0057】

例えば、誘電体層４０２または金属もしくは導電層４０４あるいはその両方上に、誘電体層４０６_１が形成され得る。いくつかの実装形態では、誘電体層４０２または金属もしくは導電層４０４あるいはその両方は、第１のバック・エンド（ＢＥＯＬ）金属化レベルの頂部層であり得る。

【0058】

誘電体層４０６_１上に配線および電極パターン２５０_１が形成され得る。配線および電極パターン２５０_１はサブトラクティブ技術によって誘電体層４０６_１上に形成することができ、その場合、導電性材料層の望まれない部分は除去されながら、導電性材料層の所望の部分は、配線および電極パターン２５０_１を形成するために維持される。例示的な実装形態では、導電性材料層（図示せず）上にマスク（図示せず）が形成され得る。マスクは知られているフォトリソグラフィ技術によってパターニングされ得る。下にある導電性材料層の所望の部分を保護するために、マスクの一部が維持され得る。導電性材料層の望まれない部分をエッチャントによって除去しながら、導電性材料層の保護された所望の部分は維持される。マスクを除去して、導電性材料層の所望の部分を露出させて、配線および電極パターン２５０_１を効果的に形成することができる。

【0059】

誘電体層４０６_１上にアディティブ技術によって配線および電極パターン２５０_１を形成することができ、その場合、誘電体層４０６_１上に導電性材料が付加または堆積される。例示的な実装形態では、誘電体層４０６_１上に第１のマスク（図示せず）が形成され得る。第１のマスクは、下にある誘電体層４０６_１の一部を露出させる第１の配線トレンチまたは第１の電極トレンチあるいはその両方を形成するために、知られているフォトリソグラフィ技術によってパターニングされ得る。第１の導電性材料は、第１の配線トレンチまたは第１の電極トレンチあるいはその両方内で、下にある誘電体層４０６_１の露出した部分上に電気めっきされまたは他の場合は堆積され得る。第１のマスク上におよび第１の導電性材料上に、第２のマスク（図示せず）が形成され得る。第２のマスクおよび第１のマスクは、下にある誘電体層４０６_１の一部を露出させる第２の配線トレンチまたは第２の電極トレンチあるいはその両方を形成するために、知られているフォトリソグラフィ技術によってパターニングされ得る。第２の導電性材料は、第２の配線トレンチまたは第２の電極トレンチあるいはその両方内で、下にある誘電体層４０６_１の露出した部分上に電気めっきされ、または他の場合は堆積され得る。第１のマスクおよび第２のマスクを除去することができ、第１の導電性材料の機構および第２の導電性材料の機構は維持される。第１の導電性材料はＳＣ電極１０４およびＭＣ電極１０６を効果的に形成することができ、第２の導電性材料はＨＲＥ１０８を効果的に形成することができる。

【0060】

誘電体層４０６_１上ならびに配線および電極パターン２５０_１上には、別の誘電体層４０６_２が形成され得る。誘電体層４０６_２上にはサブトラクティブまたはアディティブ形成技術を利用して別の配線および電極パターン２５０_２が形成され得る。誘電体層４０６_２上ならびに配線および電極パターン２５０_２上には、別の誘電体層４０６_３が形成され得る。誘電体層４０６_３上にはサブトラクティブまたはアディティブ形成技術を利用して別の配線および電極パターン２５０_３が形成され得る。誘電体層４０６_３上ならびに配線および電極パターン２５０_３上には、別の誘電体層４０６_４が形成され得る。誘電体層４０６_４上にはサブトラクティブまたはアディティブ形成技術を利用して別の配線および電極パターン２５０_４が形成され得る。これらのプロセスは、下にある誘電体層４０６上におよび下にある配線および電極パターン２５０上に、誘電体層４０６_ｎが形成されるまで継続し得る。誘電体層４０６_ｎ上にはサブトラクティブまたはアディティブ形成技術を利用して別の配線および電極パターン２５０_ｎが形成され得る。いくつかの実装形態では、誘電体層４０６_ｎ上にならびに配線および電極パターン２５０_ｎ上に、誘電体層４０８が形成され得る。

【0061】

誘電体層４０６、４０８、等は、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、テトラエチル・オルトシリケート（ＴＥＯＳ）などの層であってもよく、１５０ｎｍ～１５００ｎｍのシート厚さを有し得る。

【0062】

配線および電極パターン２５０_ｎを通る様々な配線および電極パターン２５０_１は、配線および電極パターン２５０_ｎを通る配線および電極パターン２５０_１の各々の中の隣り合うＳＣ電極１０４と関連付けられたピラー凹部２５２を、垂直方向に整列させるように形成され得る。例えば、同じ垂直軸線４１１上に、ピラー凹部２５２_１、ピラー凹部２５２_２、ピラー凹部２５２_３、およびピラー凹部２５２_４のそれぞれの中心を配置すること、一致させること、などが可能である。

【0063】

図５には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３０２が描かれている。段階３０２において、ピラー・トレンチ４１２が形成される。

【0064】

ピラー・トレンチ４１２は、ＳＣ電極１０４のピラー側壁２５４を露出させ得る、垂直に整列されたピラー・トレンチを通って誘電体層４０６、４０８のスタックに形成されたトレンチ、穴、ウェルなどであり得る。描かれているように、ピラー・トレンチ４１２は、誘電体層４０２の一部を露出させ得る。

【0065】

ピラー・トレンチ４１２はサブトラクティブ形成技術によって製作することができ、その場合、誘電体層４０６、４０８の望まれない部分が除去される。例示的な実装形態では、誘電体層４０８上にマスク（図示せず）が形成され得る。マスクは知られているフォトリソグラフィ技術によってパターニングされ得る。下にある誘電体層４０６、４０８の所望の部分を保護するために、マスクの一部が維持され得る。マスクの除去された部分は、整列ピラー・トレンチと垂直方向で整列され得る。誘電体層４０６、４０８の望まれない部分をエッチャントによって除去することができ、この結果ピラー・トレンチ４１２が形成される。マスクを除去することができる。ｘ－ｙ平面に対してテーパした、角度の付いた、もしくは傾斜したトレンチ４１２の側壁を形成するために、または、ｘ－ｙ平面と直交するトレンチ４１２の側壁を形成するために、様々な知られているエッチ技術が利用され得る。

【0066】

図６には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３０４が描かれている。段階３０４において、ピラー・トレンチ４１２内にスイッチング・ライナ２０２が形成される。

【0067】

スイッチング・ライナ２０２は知られているアディティブ形成技術によって形成され得る。例えば、スイッチング・ライナ２０２は、化学気相成長（ＣＶＤ）などによって、トレンチ４１２の側壁および下側表面上に形成され得る。

【0068】

スイッチング・ライナ２０２は、Ｈ_ｆＯ_ｘ、ＷＯ_ｘ、ＴａＯ_ｘ、ＴｉＯ_ｘ、ＮｉＯ_ｘ、ＳｉＯ_ｘ、ＧｅＳ、ＧｅＳｅなどの層であってもよく、１ｎｍ～３０ｎｍの厚さを有し得る。

【0069】

図７には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３０６が描かれている。段階３０６において、ピラー・トレンチ４１２内のスイッチング・ライナ２０２上に、ピラー電極２０４が形成される。

【0070】

導電性材料が付加または堆積されるアディティブ技術によって、ピラー・トレンチ４１２内のスイッチング・ライナ２０２上に、ピラー電極２０４が形成され得る。例示的な実装形態では、誘電体層４０８上にマスク（図示せず）が形成され得る。マスクは、ピラー・トレンチ４１２の上方に開口部を形成するために、知られているフォトリソグラフィ技術によってパターニングされ得る。導電性材料は、ピラー・トレンチ４１２内でスイッチング・ライナ２０２上に電気めっきされ、または他の場合は堆積され得る。マスクを除去することができ、化学機械研磨（ＣＭＰ）によってピラー電極２０４の頂面を誘電体層４０８の頂面に合わせて平面化することができる。スイッチング・ライナ２０２上にピラー電極２０４が形成されると、以ってＲｅＲＡＭピラー１０２が形成されることが理解されるべきである。

【0071】

図８には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３０８が描かれている。段階３０８において、誘電体層４０８上に誘電体層４１４が形成され、誘電体層４１４内にワイヤ４１６が形成される。

【0072】

いくつかの実装形態では、誘電体層４１４は、第２のＢＥＯＬ金属化レベルの底部層であり得る。

【0073】

誘電体層４１４内にワイヤ４１６が形成され得る。誘電体層４１４にサブトラクティブ技術によって配線トレンチを形成することができ、その場合、誘電体層４１４の望まれない部分が除去され、以って配線パターンが形成される一方で、誘電体層４１４の所望の部分は維持される。例示的な実装形態では、誘電体層４１４上にマスク（図示せず）が形成され得る。マスクは知られているフォトリソグラフィ技術によってパターニングされ得る。誘電体層４１４の望まれない部分をエッチャントによって除去することができる。マスクは、誘電体４０８の上側表面の一部を露出させ、また、ＲｅＲＡＭピラー１０２の上側表面を露出させるために、除去され得る。

【0074】

誘電体層４１４にアディティブ技術によってワイヤ４１６を形成することができ、その場合、誘電体層４１４にある配線トレンチ内に導電性材料が付加または堆積される。例示的な実装形態では、誘電体層４１４上にマスク（図示せず）が形成され得る。マスクは、配線トレンチの上方にある部分を除去するために、知られているフォトリソグラフィ技術によってパターニングされ得る。導電性材料は、誘電体４１４にある配線トレンチ内で、下にあるＲｅＲＡＭピラー１０２の露出した部分上に電気めっきされまたは他の場合は堆積され得る。マスクを除去することができ、ＣＭＰによってワイヤ４１６の頂面および誘電体層４１４の上側表面を平面化することができる。

【0075】

図９には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３１０が描かれている。段階３１０において、ピラー・トレンチ４１２が形成される。ピラー・トレンチ４１２は、ＳＣ電極１０４のピラー側壁２５４および金属または導電層４０４の上側表面の一部を露出させ得る、垂直に整列されたピラー・トレンチ２５４を通って誘電体層４０６、４０８のスタックに形成されたトレンチ、穴、ウェルなどであり得る。

【0076】

図１０には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３１２が描かれている。段階３１２において、ピラー・トレンチ４１２内におよび誘電体層４０８上に、スイッチング・ライナ層２０２’が形成される。

【0077】

スイッチング・ライナ２０２は知られているアディティブ形成技術によって形成され得る。例えば、誘電体層４０８上に、ならびにトレンチ４１２の側壁および下側表面上に、原子層堆積（ＡＬＤ）、物理気相成長（ＰＶＤ）などによって、スイッチング・ライナ層２０２’が形成され得る。スイッチング・ライナ２０２’は、Ｈ_ｆＯ_ｘ、ＷＯ_ｘ、ＴａＯ_ｘ、ＴｉＯ_ｘ、ＮｉＯ_ｘ、ＳｉＯ_ｘ、ＧｅＳ、ＧｅＳｅの層であってもよく、１ｎｍ～３０ｎｍのシート厚さを有し得る。

【0078】

図１１には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３１４が描かれている。段階３１４において、スイッチング・ライナ層２０２’は、誘電体層４０８の上側表面からおよび金属または導体層４０４の上側表面から部分的に除去されるが、ピラー・トレンチ４１２の側壁上には維持され、以ってスイッチング・ライナ２０２が形成される。

【0079】

スイッチング・ライナ層２０２’はサブトラクティブ技術によって部分的に除去することができ、その場合、望まれないスイッチング・ライナ層２０２’の部分は除去されるが、所望のスイッチング・ライナ層２０２’の部分は維持されて、スイッチング・ライナ２０２が形成される。例示的な実装形態では、誘電体層４０８の上側表面からおよびピラー・トレンチ４１２の底部から望まれないスイッチング・ライナ層２０２’を除去するために、方向性エッチ技術が利用され得る。このエッチは一般に、ピラー・トレンチ４１２内で金属層４０４の一部を露出させる。

【0080】

図１２には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３１６が描かれている。段階３１６において、スイッチング・ライナ２０２上におよびピラー・トレンチ４１２内の金属層４０４上に、ピラー電極２０４が形成される。

【0081】

導電性材料が付加または堆積されるアディティブ技術によって、ピラー・トレンチ４１２内のスイッチング・ライナ２０２上におよび金属層４０４上に、ピラー電極２０４が形成され得る。例示的な実装形態では、誘電体層４０８上にマスク（図示せず）が形成され得る。マスクは、ピラー・トレンチ４１２の上方に開口部を形成するために、知られているフォトリソグラフィ技術によってパターニングされ得る。導電性材料は、ピラー・トレンチ４１２内でスイッチング・ライナ２０２上におよび金属層４０４上に、電気めっきされまたは他の場合は堆積され得る。マスクを除去することができ、化学機械研磨（ＣＭＰ）によってピラー電極２０４の頂面を誘電体層４０８の頂面に合わせて平面化することができる。スイッチング・ライナ２０２上にピラー電極２０４が形成されると、以ってＲｅＲＡＭピラー１０２が形成されることが理解されるべきである。

【0082】

図１３には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３１８が描かれている。段階３１８において、誘電体層４０８上に誘電体層４１４が形成され、誘電体層４１４内にワイヤ４１６が形成される。

【0083】

いくつかの実装形態では、誘電体層４１４は、第２のＢＥＯＬ金属化レベルの底部層であり得る。

【0084】

誘電体層４１４内にワイヤ４１６が形成され得る。誘電体層４１４にサブトラクティブ技術によって配線トレンチを形成することができ、その場合、誘電体層４１４の望まれない部分が除去され、以って配線パターンが形成されるが、誘電体層４１４の所望の部分は維持される。例示的な実装形態では、誘電体層４１４上にマスク（図示せず）が形成され得る。マスクは知られているフォトリソグラフィ技術によってパターニングされ得る。誘電体層４１４の望まれない部分をエッチャントによって除去することができる。マスクは、誘電体４０８の上側表面の一部を露出させるおよびＲｅＲＡＭピラー１０２の上側表面を露出させるために除去され得る。

【0085】

誘電体層４１４にアディティブ技術によってワイヤ４１６を形成することができ、その場合、誘電体層４１４にある配線トレンチ内に導電性材料が付加または堆積される。例示的な実装形態では、誘電体層４１４上にマスク（図示せず）が形成され得る。マスクは、配線トレンチの上方にある部分を除去するために、知られているフォトリソグラフィ技術によってパターニングされ得る。導電性材料は、誘電体４１４にある配線トレンチ内で、下にあるＲｅＲＡＭピラー１０２の露出した部分上に電気めっきまたはそれ以外で堆積され得る。マスクを除去することができ、ＣＭＰによってワイヤ４１６の頂面および誘電体層４１４の上側表面を平面化することができる。

【0086】

ワイヤ４１６および誘電体層４１４の構造体が、導体または金属層４０４の代わりとなり得ることを理解されたい。言い換えれば、中でＩＣデバイスの形成を行うことのできる基層として、電位平面導体または金属層（a potential plane conductor or metal layer）４０４の代わりに、ワイヤ４１６および誘電体層４１４の構造体を有する配線レベルを使用することができる。これらの実装形態では、ＲｅＲＡＭピラー１０２は、描かれているような上側ワイヤ４１６、および説明したようなこの下側基部ワイヤに接触し得る。

【0087】

図１４には、本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイ１００のあるレベルの直視図が描かれている。垂直抵抗変化型メモリ・アレイ１００のこのレベルは、ピラー凹部２５２内にまたはその代わりにＲｅＲＡＭピラー１０２がそれぞれ形成されている、配線および電極パターン２５０を含む。

【0088】

例えば、ピラー凹部２５２_ｒ内にまたはその代わりに、ピラー電極２０４_ｒとスイッチング・ライナ２０２_ｒとを備えるＲｅＲＡＭピラー１０２_ｒが形成されており、ピラー凹部２５２_ｆ内にまたはその代わりに、ピラー電極２０４_ｆとスイッチング・ライナ２０２_ｆとを備えるＲｅＲＡＭピラー１０２_ｆが形成されている。ＲｅＲＡＭピラー１０２_ｒが対応するＳＣ電極１０４と組み合わされて、ＲｅＲＡＭピラー１０２_ｒｒの第１の側にＲｅＲＡＭセル２３０_ｒｌが、およびＲｅＲＡＭピラー１０２_ｒの第２の側にＲｅＲＡＭセル２３０_ｒｒが形成され、ＲｅＲＡＭピラー１０２_ｆの第１の側にＲｅＲＡＭセル２３０_ｆｌが、およびＲｅＲＡＭピラー１０２_ｆｒの第２の側にＲｅＲＡＭセル２３０_ｆｒが形成される。

【0089】

いくつかの実装形態では、ＭＣ電極１０６はＶＩＡ凹部４１９を含む。垂直抵抗変化型メモリ・アレイ１００の各レベルにおけるＶＩＡ凹部４１９は垂直方向に整列され得、垂直抵抗変化型メモリ・アレイ１００の様々なレベルにおけるＭＣ電極１０６に接続し得るＶＩＡの配置を全体的に規定し得る。

【0090】

図１５には、本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイ１００を具現化したメモリ・デバイス５００のブロック図が描かれている。デバイス５００は、データを記憶するまたはデータを読み出すあるいはその両方を行うための、垂直抵抗変化型メモリ・アレイ１００を含む。垂直抵抗変化型メモリ・アレイ１００に対するデータの読出しおよび書込みは、読出し／書込みコントローラ、またはコントローラ、５１０によって実行され得る。コントローラ５１０は、データ書込み動作中にメモリ・ユニット２１０中の適切な垂直整列セル２３０をプログラムし、データ読出し動作中に垂直抵抗変化型メモリ・ユニット２１０のそれぞれのセル２３０の状態を検出するための読出し測定を行うための、一般に知られている形態の回路構成を含む。これらの動作の間、読出し／書込みコントローラ５１０は、アレイ１００のワード線およびビット線に適切な制御信号を適用することによって、個々の垂直抵抗変化型メモリ・ユニット２１０をアドレス指定することができる。デバイス５００への入力データ、または書き込むべきデータには、コントローラ５１０に入力データとして供給される前に、書込み処理モジュール５２０によって、何らかの形態の書込み処理、例えば誤り訂正を目的としたコーティングを実施してもよい。同様に、コントローラ５１０による出力データ、または読み出されるデータは、元の入力データを復元するために、読出し処理モジュール５３０によって、例えば符号語検出または誤り訂正あるいはその両方を行うべく処理され得る。

【0091】

垂直抵抗変化型メモリ・アレイ１００は、情報を例えば、２つのプログラム可能なセル２３０の状態で記憶し得る。既に検討したように、プログラム可能なセル状態は、それぞれのセル２３０の間の異なる相対的抵抗に対応している。これらの状態は少なくともＨＲＳおよびＬＲＳを含む。プログラム可能なセル２３０の状態は典型的には、コントローラ５１０において、読出し検出に使用される垂直抵抗変化型メモリ・ユニット２１０の結合された抵抗の尺度の、事前決定された基準となる値または値の範囲に基づいて規定される。書込み動作において垂直抵抗変化型メモリ・ユニット２１０をプログラムするために、コントローラ５１０は、ＳＣ電極１０４において書込み電圧、セット電圧、プログラム電圧などが印加され、例えばピラー電極２０４においてグラウンド電位／低電位が印加されるように、例えばＭＣ電極１０６に対応する電圧を印加して、結果的なプログラミング信号が、関連付けられたセル２３０を要求される状態（例えばＬＲＳ）にセットするようにする。

【0092】

読出し動作において、垂直抵抗変化型メモリ・ユニット２１０に（より低い）読出し電圧が印加され、これらのセル２３０を流れる結果的な電流が測定されて、これらのセル２３０の抵抗が取得される。コントローラ５１０は次いで、これらのセル２３０の測定された抵抗を結合すること、および結合された測定された抵抗を上述した適切な基準値と比較することによって、垂直整列セル２３０のプログラムされたセル２３０の状態を検出し得る。

【0093】

リセット動作において、コントローラ５１０は、ＳＣ電極１０４において対応するリセット電圧が印加され、例えばピラー電極２０４においてグラウンド電位／低電位が印加されるように、垂直抵抗変化型メモリ・ユニット２１０に電圧を印加して、結果的なリセット信号が、関連付けられたセル２３０を有効にリセットしてＨＲＳ状態に戻すようにする。

【0094】

図１６には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３３０が描かれている。段階３３０において、各々が誘電体層４０６と誘電体層４０６上に形成される配線および電極パターン２５０とを備える複数のＲＲＡＭレベル、が形成される。いくつかの実装形態では、段階３３０は同じ段階３００であり得る。

【0095】

様々な配線および電極パターン２５０_１から配線および電極パターン２５０_ｎは、垂直整列ＭＣ電極１０６内でＶＩＡ凹部４１９を垂直方向に整列させるように形成され得る。例えば、同じ垂直軸線４１５上に、ＶＩＡ凹部４１９_１、ＶＩＡ凹部４１９_２、ＶＩＡ凹部４１９_３、およびＶＩＡ凹部４１９_４のそれぞれの中心を配置すること、一致させること、などが可能である。

【0096】

図１７には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３３２が描かれている。段階３３２において、ＶＩＡトレンチ４１３が形成される。いくつかの実装形態では、段階３３２は同じ段階３０２または段階３１０であり得る。

【0097】

ＶＩＡトレンチ４１３は、垂直に整列されたＶＩＡ凹部４１９を通って誘電体層４０６、４０８のスタックに形成されたトレンチ、穴、ウェルなどであり得る。描かれているように、ピラー・トレンチ４１２は、誘電体層４０２または金属もしくは導体層４０４の一部を露出させ得る。

【0098】

ＶＩＡトレンチ４１３は、サブトラクティブ形成技術によって製作することができ、その場合、誘電体層４０６、４０８の望まれない部分が除去される。例示的な実装形態では、誘電体層４０８上にマスク（図示せず）が形成され得る。マスクは知られているフォトリソグラフィ技術によってパターニングされ得る。下にある誘電体層４０６、４０８の所望の部分を保護するために、マスクの一部が維持され得る。マスクの除去された部分は、整列されたＶＩＡ凹部４１９と垂直方向に整列され得る。誘電体層４０６、４０８の望まれない部分をエッチャントによって除去することができ、この結果ＶＩＡトレンチ４１３が形成される。マスクを除去することができる。ｘ－ｙ平面に対してテーパした、角度の付いた、もしくは傾斜したＶＩＡトレンチ４１３の側壁を形成するために、または、ｘ－ｙ平面と直交するＶＩＡトレンチ４１３の側壁を形成するために、様々な知られているエッチ技術が利用され得る。

【0099】

図１８には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３３４が描かれている。段階３３４において、ＶＩＡトレンチ４１３内に、および誘電体層４０２上または導体もしくは金属層４０４上に、ＶＩＡ４２０が形成される。いくつかの実装形態では、段階３０４または３１２よりも前に段階３３４が行われてもよく、その場合、ＶＩＡトレンチ４１３内にスイッチング・ライナ２０２またはスイッチング・ライナ層２０２’が形成されない。

【0100】

ＶＩＡトレンチ４１３内にアディティブ技術によってＶＩＡ４２０を形成することができ、その場合、導電性材料が付加または堆積される。例示的な実装形態では、誘電体層４０８上にマスク（図示せず）が形成され得る。マスクは、ＶＩＡトレンチ４１３の上方に開口部を形成するために、知られているフォトリソグラフィ技術によってパターニングされ得る。ＶＩＡトレンチ４１３内に、ＭＣ電極１０６のＶＩＡ凹部４１９の側壁に接触して、および誘電体層４０２または導体もしくは金属層４０４に接触して、導電性材料が、電気めっきされまたは他の場合は堆積され得る。マスクを除去することができ、化学機械研磨（ＣＭＰ）によってＶＩＡ４２０の頂面を誘電体層４０８の頂面に合わせて平面化することができる。

【0101】

図１９には、本発明の様々な実施形態に係る、ＩＣデバイス製造方法の製造段階３３５が描かれている。段階３３５において、誘電体層４０８上に誘電体層４１４が形成され、誘電体層４１４内にワイヤ４１７が形成される。いくつかの実装形態では、段階３３５は同じ段階３０８または段階３１８であり得る。

【0102】

誘電体層４１４にワイヤ４１７が形成され得る。誘電体層４１４にサブトラクティブ技術によって配線トレンチを形成することができ、その場合、誘電体層４１４の望まれない部分が除去され、以って配線パターンが形成されるが、誘電体層４１４の所望の部分は維持される。例示的な実装形態では、誘電体層４１４上にマスク（図示せず）が形成され得る。マスクは知られているフォトリソグラフィ技術によってパターニングされ得る。誘電体層４１４の望まれない部分をエッチャントによって除去することができる。マスクは、誘電体４０８の上側表面の一部を露出させるおよびＶＩＡ４２０の上側表面を露出させるために除去され得る。

【0103】

誘電体層４１４にアディティブ技術によってワイヤ４１７を形成することができ、その場合、誘電体層４１４にある配線トレンチ内に導電性材料が付加または堆積される。例示的な実装形態では、誘電体層４１４上にマスク（図示せず）が形成され得る。マスクは、配線トレンチの上方にある部分を除去するために、知られているフォトリソグラフィ技術によってパターニングされ得る。導電性材料は、誘電体４１４にある配線トレンチ内で、下にあるＶＩＡ４２０の露出した部分上に電気めっきまたはそれ以外で堆積され得る。マスクを除去することができ、ＣＭＰによってワイヤ４１７の頂面および誘電体層４１４の上側表面を平面化することができる。

【0104】

図２０には、本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイ１００にデータを書き込む方法７００が描かれている。方法７００は、コントローラ５００、プロセッサ中のコントローラ・ユニット、または他の知られているメモリ・アレイ・コントローラによって実現され得る。方法７００はブロック７０２において開始し、データ値を書き込むための要求を受信することで継続し得る（ブロック７０３）。例えば、コントローラ５００は、プロセッサまたは他の要求デバイスから、特定の単一セルにデータ値（例えばハイ「１」またはロー「０」）を書き込むための要求を受信し得る。

【0105】

方法７００は、データ値がＨＲＳまたはＬＲＳと関連付けられているかを判定することで継続し得る（ブロック７０４、７０６）。例えば、データ値がハイ「１」であればＬＲＳが示されており、データ値がロー「０」であればＨＲＳが示されている。したがって、書込み要求と関連付けられたデータ値がハイ「１」であれば、コントローラ５００は、垂直抵抗変化型メモリ・ユニット２１０をＬＲＳにプログラムする必要があると判定する。同様に、書込み要求と関連付けられたデータ値がロー「０」であれば、コントローラ５００は、垂直抵抗変化型メモリ・ユニット２１０をＨＲＳにプログラムする、維持する、等の必要があると判定する。

【0106】

方法７００は、垂直抵抗変化型メモリ・ユニット２１０に高い書込み電圧を印加することでＬＲＳが決定されている場合に継続し得る（ブロック７０８）。例えば、コントローラ５００は、ＭＣ電極１０６に、ＳＣ電極１０４における高い書込み電圧に対応する電圧を印加し（ブロック７１２）、ＳＣ電極１０４と関連付けられたピラー電極２０４に、グラウンド電圧／低電圧を印加する（ブロック７１０）。別法として、コントローラ５００は、ＭＣ電極１０６に、ＳＣ電極１０４におけるグラウンド電圧または低電圧に対応するグラウンド電圧または低電圧を印加してもよく、またピラー電極２０４に高電圧を印加する。

【0107】

方法７００は、垂直抵抗変化型メモリ・ユニット２１０中のそれぞれのセル２３０を流れる対応する電流が、（ＣＦ２０６の何らかの不均一な形成を保留し）ＬＲＳであるこれらのセル２３０の各々を、それらがハイ・データ値「１」を有効に記憶するようにプログラムすることで継続し得る（ブロック７１４）。

【0108】

方法７００は、垂直抵抗変化型メモリ・ユニット２１０に低い書込み電圧、グラウンド電圧などを印加することでＨＲＳが決定されている場合に継続し得る（ブロック７１６）。例えば、コントローラ５００は、ＭＣ電極１０６に、ＳＣ電極１０４におけるグラウンド電圧または低い書込み電圧に対応するグラウンド電圧／低電圧を印加し（ブロック７２０）、ＳＣ電極１０４と関連付けられたピラー電極２０４に、グラウンド電圧／低電圧を印加する（ブロック７１８）。別法として、コントローラ５００は、ＭＣ電極１０６に、ＳＣ電極１０４におけるグラウンド電圧または低電圧に対応するグラウンド電圧または低電圧を印加してもよく、またピラー電極２０４に低電圧またはグラウンド電圧を印加してもよい。

【0109】

方法７００は、垂直抵抗変化型メモリ・ユニット２１０中のそれぞれのセル２３０を対応する低電流が流れるかまたは電流が流れないことによって、（ＣＦ２０６の何らかの不均一な形成を保留し）ＨＲＳであるこれらのセル２３０の各々を、それらがロー・データ値「０」を有効に記憶するようにプログラムすることで継続し得る（ブロック７２２）。方法７００はブロック７２４で終了し得る。

【0110】

コントローラ５００は、単一のまたは特定のセルにおいて特定のデータ値を記憶する要求を受信することができ、その結果垂直抵抗変化型メモリ・ユニット２１０中のセル２３０をそのデータ値でプログラムできることを理解されたい。

【0111】

図２１には、本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイからデータを読み出す方法７５０が描かれている。方法７５０は、コントローラ５００、プロセッサ中のコントローラ・ユニット、または他の知られているメモリ・アレイ・コントローラによって実現され得る。方法７５０はブロック７５２において開始し、データ値を読み出すための要求を受信することで継続し得る（ブロック７５４）。例えば、コントローラ５００は、特定の単一セルからデータ値（例えばハイ「１」またはロー「０」）を読み出すための要求を受信し得る。

【0112】

方法７５０は、垂直抵抗変化型メモリ・ユニット２１０中の各セル２３０にかかる抵抗を決定することで継続し得る。例示的な実装形態では、バンク反復変数「ｘ」を０に等しく設定することによって、垂直抵抗変化型メモリ・ユニット２１０中の各２３０の抵抗が決定され得る（ブロック７５６）。

【0113】

方法７５０は、垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセル「ｘ」に読出し電圧を印加することで継続し得る（ブロック７５８）。例えば、コントローラ５００は、ＳＣ電極「ｘ」において対応する読出し電圧が印加されるようにＭＣ１０６に電圧を印加し、ピラー電極２０４に低電圧／グラウンド電圧を印加する。別法として、コントローラ５００は、ピラー電極に読出し電圧を印加し、ＳＣ電極「ｘ」においてグラウンド電位／低電位を印加する。

【0114】

方法７５０は、垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセル「ｘ」を流れる電流を検知することで継続し得る（ブロック７６０）。例えば、コントローラ５００は、読出し電圧を印加した結果ＲｅＲＡＭセル「ｘ」を流れる電流を、測定または検知する。

【0115】

方法７５０は、ＲｅＲＡＭセル「ｘ」を流れる、検知された電流から垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセル「ｘ」の抵抗を決定することで継続し得る（ブロック７６２）。例えば、コントローラ５００は、ＲｅＲＡＭセル「ｘ」を流れる検知された電流から、ＲｅＲＡＭセル「ｘ」の抵抗を決定する。

【0116】

方法７５０は、ＲｅＲＡＭセル「ｘ」が垂直抵抗変化型メモリ・ユニット２１０中の最後のものかどうかを判定することで継続し得る（ブロック７６４）。ＲｅＲＡＭセル「ｘ」が垂直抵抗変化型メモリ・ユニット２１０中の最後のものでない場合、バンク反復変数「ｘ」はインクリメントされ（ブロック７６６）、方法７５０は、垂直抵抗変化型メモリ・ユニット２１０中の各セル２３０の抵抗が決定されるまで、ブロック７５８に戻る。描かれているように、ブロックのループを適用することによって、７５８、７６０、７６２、７６４、７６６を逐次的に実行することができる。別法として、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０の各々のそれぞれの抵抗を同時に決定するために、そのようなループを並列に実行してもよい。

【0117】

方法７５０は、垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセルの決定された抵抗を結合することで継続し得る（ブロック７６８）。例えば、コントローラ５００は垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセルの決定された抵抗の抵抗平均値を計算し得る、コントローラ５００は垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセルの決定された抵抗の抵抗中央値を計算し得る、コントローラ５００は垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセルの決定された抵抗の抵抗最頻値を計算し得る。特定の実装形態では、コントローラ５００は、垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセルの決定された抵抗の抵抗トリム中央値を計算することができ、その場合、決定される最高の抵抗の事前決定された量もしくはパーセンテージ、または決定される最低の抵抗の事前決定された量もしくはパーセンテージ、あるいはその両方が、抵抗値のトリム中央値の決定において破棄される。例えば、１０個のＲｅＲＡＭセル２３０が垂直抵抗変化型メモリ・ユニット２１０中にあるとき、コントローラ５００はＲｅＲＡＭセル２３０の群の決定された１つの最高の抵抗および決定された最低の抵抗を除外または他の場合は破棄し、８つの値の範囲にわたって抵抗平均値を計算することができる。ブロック７６８において決定される、垂直バンクまたは群中のＲｅＲＡＭセル２３０の各々の決定された抵抗値を結合した、結合された抵抗値（例えば、平均値、中央値、最頻値、トリム平均値など）は、本明細書では結合された抵抗（Combined resistance）と定義される。

【0118】

方法７５０は、結合された抵抗が事前決定された閾値よりも大きいかそれとも小さいかを判定することで継続し得る（ブロック７７０）。事前決定された閾値は、垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセル２３０と関連付けられた予期されるまたは理論上の抵抗尺度であってもよく、その場合、結合された抵抗が閾値よりも大きければ、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０の重み（ｗｅｉｇｈｔｉｎｇ）、大部分（ｍａｊｏｒｉｔｙ）、などは、本質的にＨＲＳにプログラムされ、結合された抵抗が閾値よりも小さければ、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０の重み、大部分、などは、本質的にＬＲＳでプログラムされる。

【0119】

結合された抵抗が閾値よりも小さい場合、方法７５０は、垂直抵抗変化型メモリ・ユニット２１０がＬＲＳと関連付けられたデータ値を記憶することを有効に決定することで継続し得る（ブロック７７２）。例えば、コントローラ５００は、結合された抵抗が閾値よりも小さい場合、垂直抵抗変化型メモリ・ユニット２１０がハイ「１」を記憶することを決定し得る。方法７５０は、ＬＲＳと関連付けられたデータ値を要求デバイスに返すことで継続し得る（ブロック７７４）。例えば、コントローラ５００は、要求デバイス（例えばプロセッサなど）にハイ「１」のデータ値を返し得る。

【0120】

結合された抵抗が閾値よりも大きい場合、方法７５０は、垂直抵抗変化型メモリ・ユニット２１０がＨＲＳと関連付けられたデータ値を記憶することを有効に決定することで継続し得る（ブロック７７６）。例えば、コントローラ５００は、結合された抵抗が閾値よりも大きい場合、垂直抵抗変化型メモリ・ユニット２１０がロー「０」を記憶することを決定し得る。方法７５０は、ＬＲＳと関連付けられたデータ値を要求デバイスに返すことで継続し得る（ブロック７７８）。例えば、コントローラ５００は、要求デバイス（例えばプロセッサなど）にハイ「１」のデータ値を返し得る。

【0121】

方法７５０は、リセット動作が要求される場合に垂直抵抗変化型メモリ・ユニット２１０中のセル２３０をリセットすることで継続し得る（ブロック７８０）。例えば、コントローラ５００はリセット要求を受信し得る。次いでコントローラ５００は、例えば、関連付けられたＳＣ電極１０４にリセット電圧を印加すること、および、共有されているピラー電極２０４にグラウンド電圧／低電圧を印加することによって、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０をリセットし得る。方法７５０はブロック７８２で終了し得る。別法として、コントローラ５００は、例えば、ピラー電極２０４にリセット電圧を印加すること、および、関連付けられたＳＣ電極１０４にグラウンド電圧／低電圧を印加することによって、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０をリセットし得る。方法７５０はブロック７８２で終了し得る。

【0122】

コントローラ５００は、単一または特定のセル中の特定のデータ値を返す要求を受信することができ、その結果、垂直抵抗変化型メモリ・ユニット２１０に記憶されている集合的なデータ値を確認しその値を要求デバイスに返すために、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０に対して読出しを行うことができることを理解されたい。

【0123】

図２２には、本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイからデータを読み出す方法８５０が描かれている。方法８５０は、コントローラ５００、プロセッサ中のコントローラ・ユニット、または他の知られているメモリ・アレイ・コントローラによって実現され得る。方法８５０はブロック８５２において開始し、データ値を読み出すための要求を受信することで継続し得る（ブロック８５４）。例えば、コントローラ５００は、プロセッサまたは他の要求デバイスから、特定の単一セルからデータ値（例えばハイ「１」またはロー「０」）を読み出すための要求を受信し得る。

【0124】

方法８５０は、垂直抵抗変化型メモリ・ユニット２１０を横断する抵抗を決定することで継続し得る。このことは、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０の各ＳＣ電極１０４に読出し電圧を印加することによって達成され得る（ブロック８５６）。例えば、コントローラ５００は、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０の各ＳＣ電極１０４に、対応する読出し電圧が印加されるように、ＭＣ１０６に電圧を印加する。

【0125】

方法８５０は、垂直抵抗変化型メモリ・ユニット２１０を流れる電流を検知することで継続し得る（ブロック８５８）。例えば、コントローラ５００は、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０の各ＳＣ電極において読出し電圧が印加された結果として垂直抵抗変化型メモリ・ユニット２１０を流れる電流を、測定または検知する。

【0126】

方法８５０は、検知された垂直抵抗変化型メモリ・ユニット２１０を流れる電流から垂直抵抗変化型メモリ・ユニット２１０の等価抵抗を決定することで継続し得る（ブロック８６０）。例えば、コントローラ５００は、検知された垂直抵抗変化型メモリ・ユニット２１０を流れる電流から、垂直抵抗変化型メモリ・ユニット２１０の等価抵抗を決定する。

【0127】

方法８５０は、等価抵抗が事前決定された閾値よりも大きいかそれとも小さいかを判定することで継続し得る（ブロック８６２）。事前決定された閾値は、垂直抵抗変化型メモリ・ユニット２１０中のＲｅＲＡＭセル２３０と関連付けられた予期されるまたは理論上の抵抗尺度であってもよく、その場合、等価抵抗が閾値よりも大きければ、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０の重み、大部分、などは、本質的にＨＲＳにプログラムされ、等価抵抗が閾値よりも小さければ、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０の重み、大部分、などは、本質的にＬＲＳでプログラムされる。

【0128】

等価抵抗値が閾値よりも小さい場合、方法８５０は、垂直抵抗変化型メモリ・ユニット２１０がＬＲＳと関連付けられたデータ値を記憶することを有効に決定することで継続し得る（ブロック８６４）。例えば、コントローラ５００は、等価抵抗が閾値よりも小さい場合、垂直抵抗変化型メモリ・ユニット２１０がハイ「１」を記憶することを決定し得る。方法８５０は、ＬＲＳと関連付けられたデータ値を要求デバイスに返すことで継続し得る（ブロック８６６）。例えば、コントローラ５００は、要求デバイス（例えばプロセッサなど）にハイ「１」のデータ値を返し得る。

【0129】

等価抵抗値が閾値よりも大きい場合、方法８５０は、垂直抵抗変化型メモリ・ユニット２１０がＨＲＳと関連付けられたデータ値を記憶することを有効に決定することで継続し得る（ブロック８６８）。例えば、コントローラ５００は、等価抵抗が閾値よりも大きい場合、垂直抵抗変化型メモリ・ユニット２１０がロー「０」を記憶することを決定し得る。方法８５０は、ＬＲＳと関連付けられたデータ値を要求デバイスに返すことで継続し得る（ブロック８７０）。例えば、コントローラ５００は、要求デバイス（例えばプロセッサなど）にハイ「１」のデータ値を返し得る。

【0130】

方法８５０は、リセット動作が要求される場合に垂直抵抗変化型メモリ・ユニット２１０中のセル２３０をリセットすることで継続し得る（ブロック８７２）。例えば、コントローラ５００はリセット要求を受信し得る。次いでコントローラ５００は、例えば、関連付けられたＳＣ電極１０４にリセット電圧を印加すること、および、共有されているピラー電極２０４にグラウンド電圧／低電圧を印加することによって、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０をリセットし得る。別法として、コントローラ５００は、例えば、ピラー電極２０４にリセット電圧を印加すること、および、関連付けられたＳＣ電極１０４にグラウンド電圧／低電圧を印加することによって、垂直抵抗変化型メモリ・ユニット２１０中のセル２３０をリセットし得る。方法７５０はブロック７８２で終了し得る。方法８５０はブロック８７４で終了し得る。

【0131】

コントローラ５００は、単一または特定のセル中の特定のデータ値を返すための要求を受信することができ、その結果、垂直抵抗変化型メモリ・ユニット２１０に記憶されている集合的なデータ値を確認しその値を要求デバイスに返すために、垂直抵抗変化型メモリ・ユニット２１０に対して読出しを行うことができることを理解されたい。

【0132】

図２３には、本発明の様々な実施形態に係る、垂直抵抗変化型メモリ・アレイ１００を含むＩＣデバイスを製造する方法８００が描かれている。方法８００は、プロセッサ、メモリ、ＡＳＩＣ、ＦＰＧＡなどといったＩＣデバイスを製造するために利用され得る。

【0133】

方法８００はブロック８０２において開始し、第１の誘電体層を形成することで継続する（ブロック８０４）。例えば、誘電体層４０６_１は、誘電体層４０２、導体または金属層４０４などの上に形成される。

【0134】

方法８００は、第１の誘電体層上に第１の配線および電極層を形成することで継続し得る（ブロック８０６）。例えば、誘電体層４０６_１上に配線および電極パターン２５０_１が形成される。

【0135】

方法８００は、第１の配線および電極層上におよび第１の誘電体層上に、第２の誘電体層を形成することで継続し得る（ブロック８０８）。例えば、配線および電極パターン２５０_１上におよび誘電体層４０６_１上に、誘電体層４０６_２が形成される。

【0136】

方法８００は、第２の誘電体層上に第２の配線および電極層を形成することで継続し得る（ブロック８１０）。例えば、誘電体層４０６_２上に配線および電極パターン２５０_２が形成される。第１の配線および電極層のＳＣ電極と関連付けられたピラー凹部は、第２の配線および電極層のＳＣ電極と関連付けられたピラー凹部と、垂直方向に整列され得る（ブロック８１２）。例えば、配線および電極パターン２５０_１のＳＣ電極１０４_１と関連付けられたピラー凹部２５２_１は、第２の配線および電極パターン２５０_２のＳＣ電極１０４_２と関連付けられたピラー凹部２５２_２と、垂直方向に整列され得る。第１の配線および電極層のＭＣ電極と関連付けられたＶＩＡ凹部は、第２の配線および電極層のＳＣ電極と関連付けられたＶＩＡ凹部と、垂直方向に整列され得る（ブロック８１４）。例えば、配線および電極パターン２５０_１のＭＣ電極１０６_１と関連付けられたＶＩＡ凹部４１９_１は、第２の配線および電極パターン２５０_２のＭＣ電極１０６_２と関連付けられたＶＩＡ凹部４１９_２と、垂直方向に整列され得る。

【0137】

方法８００は、第１の配線および電極層を貫通するならびに第２の配線および電極層を貫通するピラー・トレンチを形成し、以って第１の配線および電極層のＳＣ電極のピラー側壁ならびに第２の配線および電極層のＳＣ電極のピラー側壁を露出させることで、継続し得る（ブロック８１６）。例えば、配線および電極パターン２５０_１、配線および電極パターン２５０_２、誘電体層４０６_２、ならびに誘電体層４０６_１を貫通して、ピラー・トレンチ４１２が形成される。ピラー・トレンチ４１２は、ＳＣ電極１０４_１のピラー側壁２５４_１およびＳＣ電極１０４_２のピラー側壁２５４_２を露出させる。ピラー・トレンチ４１２はまた、下にある誘電体層４０２の一部、下にある導体または金属層４０４の一部、下にある導体またはワイヤの一部、なども露出させ得る。

【0138】

方法８００は、ピラー・トレンチの側壁上にスイッチング・ライナを形成することで継続し得る（ブロック８１８）。例えば、ピラー・トレンチ４１２の側壁上にスイッチング・ライナ２０２が形成される。スイッチング・ライナ２０２は、ピラー・トレンチ４１２の下側表面上に、または言い換えればピラー・トレンチ４１２によって露出された誘電体層４０２の一部上に、更に形成され得る。スイッチング・ライナは、第１の配線および電極層のＳＣ電極のピラー側壁、ならびに、第２の配線および電極層のＳＣ電極のピラー側壁に接続される（ブロック８２０）。例えば、スイッチング・ライナ２０２は、ＳＣ電極１０４_１の露出したピラー側壁２５４_１に接触し得、またＳＣ電極１０４_２の露出したピラー側壁２５４_２にも接触し得る。

【0139】

方法８００は、第１の配線および電極層ならびに第２の配線および電極層を貫通するＶＩＡトレンチを形成し、以って第１の配線および電極層のＭＣ電極の側壁ならびに第２の配線および電極層のＭＣ電極の側壁を露出させることで、継続し得る（ブロック８２２）。例えば、配線および電極パターン２５０_１、配線および電極パターン２５０_２、誘電体層４０６_２、ならびに誘電体層４０６_１を貫通して、ＶＩＡトレンチ４１３が形成される。ＶＩＡトレンチ４１３は、ＭＣ電極１０６_１のＶＩＡ凹部４１９の側壁、およびＭＣ電極１０６_２のＶＩＡ凹部４１９の側壁を露出させる。ＶＩＡトレンチ４１３はまた、下にある誘電体層４０２の一部、下にある導体または金属層４０４の一部、下にある導体またはワイヤの一部、なども露出させ得る。

【0140】

方法８００は、ピラー・トレンチ内のスイッチング・ライナ上にピラー電極を形成することで継続し得る（ブロック８２４）。例えば、ピラー・トレンチ４１２内のスイッチング・ライナ２０２上に、ピラー電極２０４が形成される。

【0141】

方法８００は、ＶＩＡトレンチ内にＶＩＡを形成することで継続し得る（ブロック８２６）。例えば、ＶＩＡトレンチ４１３内にＶＩＡ４２０が形成される。ＶＩＡは、第１の配線および電極層のＭＣ電極のＶＩＡ凹部側壁、ならびに、第２の配線および電極層のＭＣ電極のＶＩＡ凹部側壁に接続される（ブロック８２８）。例えば、ＶＩＡ４２０は、ＭＣ電極１０６_１の露出したＶＩＡ凹部４１９の側壁に接触しており、かつＭＣ電極１０６_２の露出したＶＩＡ凹部４１９の側壁にも接触している。

【0142】

方法８００は、頂部誘電体層を有する、ピラー電極に接触する第１の配線機構を形成すること、および、頂部誘電体層にＶＩＡに接触する第２の配線機構を形成することで継続し得る（ブロック８３０）。例えば、誘電体層４０６_２上に誘電体層４０８が形成される。誘電体層４０８にピラー電極２０４に接触するワイヤ４１６が形成され、誘電体層４０８にＶＩＡ４２０に接触するワイヤ４１７が形成される。方法８００はブロック８３２で終了し得る。

【0143】

本明細書にまたは図２３に描かれている様々なブロックに記載する製造段階は、提示されている順序で行われる必要はなく、本明細書に記載するような垂直抵抗変化型メモリ・アレイ１００を含むＩＣデバイスを効率的に製造するための順序で行われてもよいことを理解されたい。

【0144】

添付の図および本説明では、本発明の実施形態ならびにそれらの特徴および構成要素が描かれ記載された。本明細書で使用される特定の呼称はいずれも単に便利のためのものであり、したがって本発明は、そのような呼称によって特定されるまたは示唆されるあるいはその両方である具体的なプロセスによって限定されるものではないことを、当業者は諒解するであろう。したがって、本明細書に記載する実施形態をあらゆる点において制限的ではなく例示的なものと見なすこと、および、本発明の範囲を決定するために添付の特許請求の範囲を参照することが望まれる。

【0145】

本明細書に記載する例示的な方法および技術は、ＩＣチップの製造または検証において使用され得る。結果的な集積回路チップは、製造者によって、未加工ウエハの形態で（すなわち、複数の未パッケージ化チップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージ化された形態で、流通させることができる。後者の場合、チップは、単一チップ・パッケージ（例えば、マザーボードもしくは他のより高レベルのキャリアに固着されたリードを有するプラスチック・キャリア）内に、または、マルチチップ・パッケージ（例えば、片面もしくは両面相互接続または埋め込み配線を有するセラミック・キャリア）内に装着される。チップはその後、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリートな回路素子、または他の信号処理デバイス、あるいはその組合せと統合される。最終製品は集積回路チップを含む任意の製品であり得、限定されない例として、その範囲は玩具および他のロー・エンドの用途から、ディスプレイ、キーボードもしくは他の入力デバイス、または中央プロセッサ、あるいはその組合せといった、多数の構成要素を有する高度なコンピュータ製品までにわたる。

【0146】

本明細書における「垂直」、「水平」などといった用語への言及は、基準系を確立する目的で、限定ではなく例示として行われている。用語「水平」は本明細書で使用される場合、空間におけるＩＣデバイスの実際の向きとは無関係に、慣例的な平面または誘電体層４０２、金属もしくは導体層４０４、等の表面と平行な平面として定義される。用語「垂直」は、さきほど定義した水平方向に対して垂直な方向を指す。「～上に（ｏｎ）」、「～の上方に（ａｂｏｖｅ）」、「～の下方に（ｂｅｌｏｗ）」、「側方（ｓｉｄｅ）」（例えば「側壁（ｓｉｄｅｗａｌｌ）」に見られる）、「より高い（ｈｉｇｈｅｒ）」、「より低い（ｌｏｗｅｒ）」、「～の上に（ｏｖｅｒ）」、「頂部（ｔｏｐ）」、「～の下に（ｕｎｄｅｒ）」、「～の下に（ｂｅｎｅａｔｈ）」などの用語は、水平平面に対して定義される。本発明を記述するために、本発明の範囲から逸脱することなく様々な他の基準系が採用され得ることが理解される。本開示は、以下の発明も開示する。
＜付記１＞
垂直抵抗変化型メモリ・アレイであって、
前側抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）ピラーと前記前側ＲＲＡＭピラーの第１の側に接続されている第１の垂直積層電極群とを備える、前側垂直抵抗変化型メモリ・ユニット、を備え、
前記前側ＲＲＡＭピラーは、第１のピラー電極と、前記第１のピラー電極の側壁外周の周囲で前記側壁外周に接触している第１のスイッチング・ライナと、を備え、
前記第１の垂直積層電極群は、前記第１のスイッチング・ライナと接触している第１の上側シングル・セル（ＳＣ）電極と、前記第１のスイッチング・ライナと接触している第１の下側ＳＣ電極と、を備える、
垂直抵抗変化型メモリ・アレイ。
＜付記２＞
前記前側垂直抵抗変化型メモリ・ユニットは、
前記前側ＲＲＡＭピラーの第２の側に接続されている第２の垂直積層電極群を更に備え、前記第２の垂直積層電極群は、前記第１のスイッチング・ライナと接触している第２の上側ＳＣ電極と、前記第１のスイッチング・ライナと接触している第２の下側ＳＣ電極と、を備える、付記１に記載の垂直抵抗変化型メモリ・アレイ。
＜付記３＞
後側ＲＲＡＭピラーと前記後側ＲＲＡＭピラーの第１の側に接続されている第３の垂直積層電極群とを備える、後側垂直抵抗変化型メモリ・ユニット、を更に備え、
前記後側ＲＲＡＭピラーは、第２のピラー電極と、前記第２のピラー電極の側壁外周の周囲の第２のスイッチング・ライナと、を備え、
前記第３の垂直積層電極群は、前記第２のスイッチング・ライナと接触している第３の上側ＳＣ電極と、前記第２のスイッチング・ライナと接触している第３の下側ＳＣ電極と、を備える、
付記２に記載の垂直抵抗変化型メモリ・アレイ。
＜付記４＞
前記後側垂直抵抗変化型メモリ・ユニットは、
前記後側ＲＲＡＭピラーの第２の側に接続されている第４の垂直積層電極群を更に備え、前記第４の垂直積層電極群は、前記第２のスイッチング・ライナと接触している第４の上側ＳＣ電極と、前記第２のスイッチング・ライナと接触している第４の下側ＳＣ電極と、を備える、付記３に記載の垂直抵抗変化型メモリ・アレイ。
＜付記５＞
前記第１の上側ＳＣ電極に接続されており前記第３の上側ＳＣ電極に接続されている第１の上側マルチ・セル（ＭＣ）電極を備える、付記４に記載の垂直抵抗変化型メモリ・アレイ。
＜付記６＞
前記第２の上側ＳＣ電極に接続されており前記第４の上側ＳＣ電極に接続されている第２の上側ＭＣ電極を備える、付記５に記載の垂直抵抗変化型メモリ・アレイ。
＜付記７＞
前記第１の下側ＳＣ電極に接続されており前記第３の下側ＳＣ電極に接続されている第１の下側ＭＣ電極を備える、付記６に記載の垂直抵抗変化型メモリ・アレイ。
＜付記８＞
前記第２の下側ＳＣ電極に接続されており前記第４の下側ＳＣ電極に接続されている第２の下側ＭＣ電極を備える、付記７に記載の垂直抵抗変化型メモリ・アレイ。
＜付記９＞
垂直抵抗変化型メモリ・アレイの方法であって、
メモリ・コントローラによって、要求デバイスから、単一のメモリ・セルに記憶されているデータを取得するための読出し要求を受信することと、
前記メモリ・コントローラによって、同じピラー電極を共有する複数のＲｅＲＡＭセルを備える垂直抵抗変化型メモリ・ユニットに読出し電位を印加することと、
前記メモリ・コントローラによって、前記垂直抵抗変化型メモリ・ユニットの等価抵抗を決定することと、
前記メモリ・コントローラによって、前記垂直抵抗変化型メモリ・ユニットの抵抗状態を決定することと、
前記メモリ・コントローラによって、前記垂直抵抗変化型メモリ・ユニットの決定された前記抵抗状態と関連付けられているデータ値を前記要求デバイスに返すことと、を含む、垂直抵抗変化型メモリ・アレイの方法。
＜付記１０＞
前記垂直抵抗変化型メモリ・ユニットは、複数のシングル・セル（ＳＣ）電極と、前記ピラー電極の側壁外周の周囲で前記側壁外周に接触しているスイッチング・ライナと、を更に備える、付記９に記載の垂直抵抗変化型メモリ・アレイの方法。
＜付記１１＞
前記複数のＳＣ電極の各々は、前記スイッチング・ライナに接触しているピラー対面側壁を備える、付記１０に記載の垂直抵抗変化型メモリ・アレイの方法。
＜付記１２＞
前記垂直抵抗変化型メモリ・ユニットに前記読出し電位を印加することは、
前記メモリ・コントローラによって、前記ピラー電極に低電位またはグラウンド電位を印加することと、
前記メモリ・コントローラによって、前記複数のＳＣ電極の各々に読出し電位を印加することと、を含む、付記１０に記載の垂直抵抗変化型メモリ・アレイの方法。
＜付記１３＞
前記メモリ・コントローラによって、前記読出し電位が前記垂直抵抗変化型メモリ・ユニットに印加されることによって引き起こされる、前記垂直抵抗変化型メモリ・ユニットを流れる電流を検知すること
を更に含む、付記１２に記載の垂直抵抗変化型メモリ・アレイの方法。
＜付記１４＞
前記垂直抵抗変化型メモリ・ユニットの前記等価抵抗は、前記垂直抵抗変化型メモリ・ユニットを流れる前記検知された電流から決定される、付記１３に記載の垂直抵抗変化型メモリ・アレイの方法。
＜付記１５＞
垂直抵抗変化型メモリ・アレイの方法であって、
メモリ・コントローラによって、要求デバイスから、単一のメモリ・セルに記憶されているデータを取得するための読出し要求を受信することと、
前記メモリ・コントローラによって、同じピラー電極を共有する複数のＲｅＲＡＭセルを備える垂直抵抗変化型メモリ・ユニットに読出し電位を印加することと、
前記メモリ・コントローラによって、前記垂直抵抗変化型メモリ・ユニット中の前記複数のＲｅＲＡＭセルの各々の抵抗を決定することと、
前記メモリ・コントローラによって、前記垂直抵抗変化型メモリ・ユニット中の前記複数のＲｅＲＡＭセルの各抵抗の結合された抵抗を決定することと、
前記メモリ・コントローラによって、前記結合された抵抗から前記垂直抵抗変化型メモリ・ユニットの抵抗状態を決定することと、
前記メモリ・コントローラによって、前記垂直抵抗変化型メモリ・ユニットの前記決定された抵抗状態と関連付けられているデータ値を前記要求デバイスに返すことと、を含む、垂直抵抗変化型メモリ・アレイの方法。
＜付記１６＞
前記垂直抵抗変化型メモリ・ユニットは、複数のシングル・セル（ＳＣ）電極と、前記ピラー電極の側壁外周の周囲で前記側壁外周に接触しているスイッチング・ライナと、を更に備える、付記１５に記載の垂直抵抗変化型メモリ・アレイの方法。
＜付記１７＞
前記複数のＳＣ電極の各々は、前記スイッチング・ライナに接触しているピラー対面側壁を備える、付記１６に記載の垂直抵抗変化型メモリ・アレイの方法。
＜付記１８＞
前記垂直抵抗変化型メモリ・ユニットに前記読出し電位を印加することは、
前記メモリ・コントローラによって、前記ピラー電極に低電位またはグラウンド電位を印加することと、
前記メモリ・コントローラによって、前記複数のＳＣ電極の各々に読出し電位を印加することと、を含む、付記１６に記載の垂直抵抗変化型メモリ・アレイの方法。
＜付記１９＞
前記メモリ・コントローラによって、前記読出し電位が前記垂直抵抗変化型メモリ・ユニットに印加されることによって引き起こされる、前記垂直抵抗変化型メモリ・ユニット中の前記複数のＲｅＲＡＭセルの各々を流れる電流を検知すること
を更に含む、付記１８に記載の垂直抵抗変化型メモリ・アレイの方法。
＜付記２０＞
前記垂直抵抗変化型メモリ・ユニットの前記結合された抵抗は、前記垂直抵抗変化型メモリ・ユニット中の前記複数のＲｅＲＡＭセルの各々を流れる前記検知された電流から決定される、付記１９に記載の垂直抵抗変化型メモリ・アレイの方法。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】