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特許7721243２つのトランジスタを有するデュアル抵抗性ランダムアクセスメモリ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-08-01
(45)【発行日】2025-08-12
(54)【発明の名称】２つのトランジスタを有するデュアル抵抗性ランダムアクセスメモリ
(51)【国際特許分類】
H10B 63/00 20230101AFI20250804BHJP
H10N 70/00 20230101ALI20250804BHJP
H10N 70/20 20230101ALI20250804BHJP
H10N 99/00 20230101ALI20250804BHJP
【ＦＩ】
H10B63/00
H10N70/00 Z
H10N70/20
H10N99/00
【請求項の数】
15
(21)【出願番号】P 2023533680
(86)(22)【出願日】2021-12-03
(65)【公表番号】
(43)【公表日】2024-01-04
(86)【国際出願番号】 EP2021084148
(87)【国際公開番号】W WO2022122579
(87)【国際公開日】2022-06-16
【審査請求日】2024-06-20
(31)【優先権主張番号】17/116,147
(32)【優先日】2020-12-09
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】レズニチェク，アレクサンダー
(72)【発明者】
【氏名】カン，ツン－シェン
(72)【発明者】
【氏名】安藤 崇志
(72)【発明者】
【氏名】ヘクマツォアルタバリ，バフマン
【審査官】小山 満
(56)【参考文献】
【文献】米国特許第０９０１２９９５（ＵＳ，Ｂ２）
【文献】米国特許出願公開第２０１９／０１２３１０４（ＵＳ，Ａ１）
【文献】米国特許第１０３７４０３９（ＵＳ，Ｂ１）
【文献】国際公開第２０２０／１６１５６２（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０２０／０２５８９４１（ＵＳ，Ａ１）
【文献】特開２０１３－１１５２７２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／００９８８２６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／０２１７５１７（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ６３／００
Ｈ１０Ｎ ７０／００
Ｈ１０Ｎ ７０／２０
Ｈ１０Ｎ ９９／００
(57)【特許請求の範囲】
【請求項1】
半導体構造体であって、該半導体構造体が、基板上の隣接する２つのフィン；
前記隣接する２つのフィンの各々上のゲートスタック；
前記隣接する２つのフィンの各フィンの第１の端部上の第１のソース／ドレイン、及び前記隣接する２つのフィンの各フィンの第２の端部上の第２のソース／ドレイン；
前記隣接する２つのフィンの各フィンの前記第１の端部上の少なくとも前記第１のソース／ドレイン上のスイッチング層；
前記スイッチング層上の上部電極；並びに、
前記上部電極を覆う金属物質
を備えており、
前記隣接する２つのフィンのうちの第１のフィン上の前記第１のソース／ドレインの上の前記スイッチング層上の前記上部電極、前記隣接する２つのフィンのうちの前記第１のフィン上の前記第１のソース／ドレイン上のスイッチング層、及び前記隣接する２つのフィンのうちの前記第１のフィン上の１つの前記第１のソース／ドレインは、第１のトランジスタ上の第１の抵抗性ランダムアクセスメモリデバイスを形成し、
前記隣接する２つのフィンのうちの第２のフィン上の前記第１のソース／ドレインの上の前記スイッチング層上の前記上部電極、前記隣接する２つのフィンのうちの前記第２のフィン上の前記第１のソース／ドレイン上のスイッチング層、及び前記隣接する２つのフィンのうちの前記第２のフィン上の前記第１のソース／ドレインは、第２のトランジスタ上の第２の抵抗性ランダムアクセスメモリデバイスを形成し、
前記第１の抵抗性ランダムアクセスメモリデバイスが、前記上部電極を覆う前記金属物質によって前記第２の抵抗性ランダムアクセスメモリデバイスに電気的に接続されている、
前記半導体構造体。
【請求項2】
前記隣接する２つのフィンの各フィンの前記第１の端部上の前記第１のソース／ドレイン及び前記隣接する２つのフィンの各フィンの前記第２の端部上の前記第２のソース／ドレインが、尖った端部を有するダイヤモンド形状を有する、請求項１に記載の半導体構造体。
【請求項3】
前記第１のソース／ドレインを形成する１以上の点（points）が、前記隣接する２つのフィンの各フィンの前記第１の端部上の少なくとも前記第１のソース／ドレイン上の前記スイッチング層における電流導電性フィラメントの位置を示す、請求項２に記載の半導体構造体。
【請求項4】
第１のトランジスタの前記第１のフィン上の前記第１の抵抗性ランダムアクセスメモリデバイスが正の値を表し、及び前記第２のトランジスタの前記第２のフィン上の前記第２の抵抗性ランダムアクセスメモリデバイスが負の値を表す、請求項１に記載の半導体構造体。
【請求項5】
第１のトランジスタの前記第１のフィン上の前記第１の抵抗性ランダムアクセスメモリデバイスが正の値を表し、及び前記第２のトランジスタの前記第２のフィン上の前記第２の抵抗性ランダムアクセスメモリデバイスが負の値を表し、ここで、差分重みが、深層ニューラルネットワークの訓練の為に正の値及び負の値の両方を表す、請求項４に記載の半導体構造体。
【請求項6】
半導体構造体であって、該半導体構造体が、基板上の隣接する２つのフィン；
前記隣接する２つのフィンの各フィンの第１の端部上の第１のソース／ドレイン、及び前記隣接する２つのフィンの各フィンの第２の端部上の第２のソース／ドレイン；
前記隣接する２つのフィンの各フィンの前記第１の端部上の前記第１のソース／ドレインの少なくとも１つの側上のスイッチング層；
前記スイッチング層上の上部電極；
前記上部電極を覆う金属物質；並びに、
前記金属物質におけるコンタクト
を備えており、
前記隣接する２つのフィンの各フィンの前記第１の端部上の第１のソース／ドレインの前記少なくとも１つの側上の前記スイッチング層が、前記隣接する２つのフィン間の酸化物層の一部上にあり、前記隣接する２つのフィンの各フィンの各端部上の前記第１のソース／ドレインの各々の向かい合う側にあり、及び前記第１のソース／ドレインの上にある層間絶縁膜の一部上にある、
前記半導体構造体。
【請求項7】
前記隣接する２つのフィンの各フィンの前記第１の端部上の前記第１のソース／ドレインの前記少なくとも１つの側は、前記隣接する２つのフィンの各フィンの前記第１の端部上の前記第１のソース／ドレインの各々の隣接する向かい合う側である、請求項６に記載の半導体構造体。
【請求項8】
前記隣接する２つのフィンの各フィンの前記第１の端部上の前記第１のソース／ドレインの前記少なくとも１つの側上の前記スイッチング層及び前記スイッチング層上の前記上部電極が、一対の抵抗性ランダムアクセスデバイスを形成する、請求項６に記載の半導体構造体。
【請求項9】
一対の隣接するフィン上に一対の抵抗性ランダムアクセスデバイスを形成する方法であって、一対の隣接するフィンの各々の一部上に且つ酸化物層の第１の部分上にゲートを堆積すること；
前記一対の隣接するフィンの各フィンの各端部上にソース／ドレインを形成すること；
層間絶縁膜物質の第１の層を堆積すること；
前記一対の隣接するフィンの各フィンの第１の端部上の少なくとも一対の第１のソース／ドレインを覆う層間絶縁膜物質の第１の層の一部を選択的にエッチングすること；
層間絶縁膜の前記第１の層を覆う、前記酸化物層の曝露された部分を覆う、及び前記一対の第１のソース／ドレインを覆う、スイッチング物質の層を堆積すること；
前記スイッチング物質の前記層を覆う上部電極物質を堆積すること；並びに、
前記上部電極物質を覆う第１の金属層を堆積すること
を含む、前記方法。
【請求項10】
少なくとも第２の層間絶縁膜物質を堆積すること；前記第２の層間絶縁膜物質の１以上の部分を選択的にエッチングすること；
コンタクト物質を堆積すること；及び、
１超のコンタクトビアを形成すること、ここで、該１超のコンタクトビアのうちの１つのコンタクトビアは、前記第１の金属層の一部内にある、
を更に含む、請求項９に記載の方法。
【請求項11】
前記一対の隣接するフィンの各フィンの各端部上にソース／ドレインを形成することが、ファセットエピタキシーでソース／ドレインの各々を形成することを含み、前記一対の隣接するフィンの各々の各端部上に前記ソース／ドレインの各々における点（points）を有するダイヤモンドファセット形状を形成する、請求項９に記載の方法。
【請求項12】
前記ファセットエピタキシーが、<111>格子面境界エピタキシーを用いて前記ダイヤモンドファセット形状を形成することを含む、請求項１１に記載の方法。
【請求項13】
前記一対の隣接するフィンの各々の両端部上に前記ソース／ドレインを形成することが、前記一対の隣接するフィンの各フィンの各端部の前記ソース／ドレインの各々を、同じタイプのドーパント及び同じレベルのドーパントでドープすることを含む、請求項９に記載の方法。
【請求項14】
前記一対の隣接するフィンの各々の両端部上の前記ソース／ドレインの各々における前記点（points）が、前記一対の隣接するフィンの各フィンの前記第１の端部上の一対の第１のソース／ドレインの各々の前記点（points）の先端での電界を高めて、第１のソース／ドレインの一対の各々における前記点（points）を覆うスイッチング層の一部内に電流導電性フィラメントを形成することを含む、請求項１１に記載の方法。
【請求項15】
前記一対の第１のソース／ドレインを覆う前記スイッチング物質、前記スイッチング物質の前記層を覆う前記上部電極物質、及び前記一対の隣接するフィンの各フィンの前記第１の端部上の前記一対の第１のソース／ドレインが、前記第１の金属層によって電気的に接続された前記隣接する２つのフィン上に２つの抵抗性ランダムアクセスデバイスを形成する、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、半導体構造体及びその形成方法に関する。より特には、本願は、２つのフィン電界効果トランジスタのソース／ドレイン上に形成された電気的に接続された２つの抵抗性ランダムアクセスメモリ（ReRAM）を備えている半導体構造体に関する。
【背景技術】
【0002】
現代の電子機器の多くは、電子メモリを搭載している。電子メモリは、揮発性メモリ又は不揮発性メモリでありうる。不揮発性メモリは、電源の不存在下で、そこに記憶されたデータを保持し、一方、揮発性メモリは電源が切れると、そこに記憶されたデータが失われる。
【0003】
抵抗性ランダムアクセスメモリ（ReRAM又はRRAM）は、その簡単な構造及び相補型金属酸化膜半導体（CMOS：complementary metal-oxide-semiconductor）ロジック製造プロセスとの互換性故に、次世代の不揮発性メモリの有望候補のうちの一つである。抵抗性ランダムアクセスメモリは、誘電体固体物質全体の抵抗値を変化させることによって動作する。典型的なReRAMは、下部電極（bottom electrode）、上部電極（top electrode）、及び２つの電極間の酸化物層で構成されている。
【発明の概要】
【課題を解決するための手段】
【0004】
本発明の１つの実施態様に従うと、基板上の隣接する２つのフィンを備えており、該隣接する２つのフィンの各々上にゲートスタックを有する半導体構造体が提供される。該半導体構造体は、該隣接する２つのフィンの各フィンの第１の端部上の第１のソース／ドレイン、及び該隣接する２つのフィンの各フィンの第２の端部上の第２のソース／ドレインを備えている。該半導体構造体は、該隣接する２つのフィンの各フィンの該第１の端部上の少なくとも該第１のソース／ドレイン上にスイッチング層を備えており、該スイッチング層上の上部電極を備えている。金属物質が、該半導体構造体における該上部電極を覆う。
【0005】
本発明の他の実施態様に従うと、一対の隣接するフィン上に一対の抵抗性ランダムアクセスデバイスを形成する方法が提供される。該方法は、一対の隣接するフィンの各々の一部上に且つ酸化物層の第１の部分上にゲートを堆積することを含む。該方法は、該一対の隣接するフィンの各フィンの各端部上にソース／ドレインを形成すること、及び層間絶縁膜物質の第１の層を堆積することを含む。該方法は更に、該一対の隣接するフィンの各フィンの第１の端部上の少なくとも一対の第１のソース／ドレインを覆う層間絶縁膜物質の第１の層の一部を選択的にエッチングすることを含む。該方法は、層間絶縁膜の該第１の層を覆う、該酸化物層の曝露された部分を覆う、及び該一対の第１のソース／ドレインを覆う、スイッチング物質の層を堆積することを含む。追加的に、該方法は、該スイッチング物質の該層を覆う上部電極物質を堆積することを含む。該方法は、該上部電極物質を覆う第１の金属層を堆積することを含む。その上、該方法は、該第１の金属層の上部、該上部電極物質の上部、及び該スイッチング層の上部を、化学機械研磨で除去し、その後、コンタクトを形成することを含む。
【0006】
以下の詳細な説明は、例として与えられるものであり、本発明をそれのみに限定することを意図するものではなく、添付の図面と合わせて最もよく理解されるであろう。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
本発明の１つの実施態様により、抵抗性ランダムアクセスメモリ（ReRAM）が、ニューロモーフィックコンピューティングにおける電子シナプスデバイスの為の又はメモリスタの為の有望な技術であり、高密度且つ高速な不揮発性メモリアプリケーションにおいて使用する為の技術であることが認識される。ニューロモーフィックコンピューティングのアプリケーションにおいて、ReRAMデバイスは、ReRAMデバイス抵抗の量を用いて接続重みを表すプレニューロンとポストニューロンとの間の接続又はシナプスとして使用されることができる。本発明の１つの実施態様により、複数のプレニューロン及び複数のポストニューロンがReRAMデバイスのアレイで接続されることが可能であり、それは十分に接続されたニューラルネットワークとして自然に表現されることが認識される。
【0009】
本発明の１つの実施態様により、深層ニューラルネットワークのオンライン訓練の為に、理想的には、対称的なスイッチングを有する１つのバイポーラ（bipolar）ReRAMデバイス又は線形スイッチングを有する２つのユニポーラ（unipolar）ReRAMデバイスのいずれかを使用して、差分重みを決定する為に使用されることができることが認識される。本発明の１つの実施態様により、対称的なスイッチングを有するバイポーラReRAMデバイスが存在しないことが認識される。本発明の１つの実施態様により、線形スイッチングを有する２つのユニポーラReRAMデバイスを使用することは、深層ニューラルネットワークの訓練において重みを表す為に、より多くのデバイス及びより多くの周辺回路を必要とし、それ故に、線形スイッチングを有する２つのユニポーラReRAMデバイスを使用することは、有意な半導体スペース（real estate）又は面積を必要とすることが認識される。
【0010】
加えて、本発明の複数の実施態様により、ReRAMデバイスの酸化物における電流導電性フィラメントの電鋳（electroforming）が発生することが認識される。現在、ReRAMデバイスの酸化物中に形成される導電性フィラメント（conducting filament）の位置は制御されていない。該電流導電性フィラメントの位置が制御されない場合、ReRAMセルがスケーリングされるにつれて、ReRAM内で該フィラメントを形成する為のより高い電圧が必要とされ得、その結果、ReRAMデバイスの変動性が高くなりうる。
【0011】
本発明の複数の実施態様は一般的に、半導体構造体及びその半導体構造体を形成する方法に関する。本発明の複数の実施態様は、２つの隣接するトランジスタ上に電気的に接続された２つのReRAMデバイスを備えているところの半導体構造体を提供する。本発明の複数の実施態様により、ReRAM酸化物中の制御された電流導電性フィラメント位置を促す半導体構造体及び該半導体構造体の形成方法を提供する。該半導体構造体の形成方法は、タイトなピッチ（tight pitch）で形成されることができる２つのReRAMデバイスと統合化された２つのトランジスタデバイスを提供する。該ReRAMデバイスは、一対のトランジスタのうちの１つのトランジスタのソース／ドレイン上に各々形成される。
【0012】
本発明の複数の実施態様は、ファセットエピタキシーソース／ドレインの先端でより高い電界を提供するファセットエピタキシーソース／ドレインを提供する。該ファセットエピタキシーソース／ドレインの該先端でのより高い電界により、ReRAMデバイスの該酸化物におけるフィラメント形成の為の制御された位置を提供する。このようにして、本発明の複数の実施態様により、深層ニューラルネットワークの訓練を加速する為に、１つのシナプス重みを表現する２つのユニポーラReRAMデバイスと統合された２つの密にスケーリングされたトランジスタデバイスが提供される。
【0013】
本発明の複数の実施態様により、電気的に接続された２つのReRAMデバイスが提供され、ここで、各ReRAMデバイスは、トランジスタ上に存在する。各ReRAMデバイスは、該トランジスタゲートの片側における１つのフィンの一部におけるソース／ドレイン上に形成される。本発明の目的の為に、ReRAMデバイスによって覆われるべき該トランジスタゲートの片側における２つのソース／ドレインの各々は、第１のソース／ドレインとして言及されるであろう。該トランジスタゲートの他の側における２つのソース／ドレインの各々は、本発明において第２のソース／ドレインとして言及されるであろう。該第２のソース／ドレインは、慣用的な方法で他の半導体デバイスとコンタクトによって接続する。
【0014】
特許請求の範囲に記載されている構造及び方法の詳細な実施態様が本明細書において開示されている。しかしながら、開示された実施態様が、様々な形態で具現化されうる特許請求の範囲に記載された構造及び方法の例に過ぎないことが、理解されることができる。しかしながら、本発明は、様々な形態で具現化されていてもよく、本明細書において記載された例示的な実施態様に制限されると解釈されるべきでない。寧ろ、これらの例示的な実施態様は、この開示が徹底的且つ完全なものとなり、当業者にこの発明の範囲を十分に伝えることができるように提供される。発明の詳細な説明において、周知の特徴及び技術の詳細は、提示された実施態様を不必要に分かりにくくするのを避ける為に、省略されうる。
【0015】
以下の説明の為に、語「上」（upper）、「下」（lower）、「右」（right）、「左」（left）、「垂直」（vertical）、「水平」（horizontal）、「上部」（top）、「下部」（bottom）、及びそれらの派生語は、描かれている図で方向付けされているように、記載された構造及び方法に関するべきである。語「重畳する」、「上に」、「上に位置する」又は「頂部上に位置する」は、第１の要素、例えば第１の構造、が、第２の要素、例えば第２の構造、の上に存在することを意味し、介在要素（intervening elements）、例えばインタフェース構造、が、該第１の要素と該第２の要素との間に存在することができる。語「直接接触」は、第１の要素、例えば第１の構造、と第２の要素、例えば第２の構造、とが、２つの要素の界面で中間的な導電層、絶縁層又は半導体層を介すること無しに接続されることを意味する。
【0016】
本発明の複数の実施態様の提示を不明瞭にしない為に、以下の発明の詳細な説明において、当技術分野で知られている幾つかの処理工程又は操作は、提示の為に及び説明の為に一緒に組み合わされている場合があり、幾つかの事例においては、発明の詳細な説明に記載されていない場合がある。他の例において、当技術分野で知られている幾つかの処理工程又は操作は、全く説明されていない場合がある。以下の説明は、本発明の様々な複数の実施態様特有の特徴又は要素に焦点を当てていることが理解されるべきである。図面は、必ずも縮尺通りではない。図面は、単なる模式的な表現であり、例示的な実施態様の特定のパラメータを描写することを意図していない。図面は、例示的な典型的な実施態様のみを描写することを意図している。図面において、同様の番号付けは、同様の要素を表す。
【0017】
【0018】
図1Aは、本発明の例示的な実施態様に従う半導体構造体100Aを示す上面図である。図示されているように、図1Aは、酸化物3及びフィン4を含み、ここで、酸化物3は、シリコンオンインシュレータ（SOI：silicon on insulator）基板の絶縁体層の上面である。様々な実施態様において、酸化物3は酸化シリコンであるが、この物質に限定されるものでない。酸化物3及びフィン4は、既知の半導体製造プロセスで形成されうる。
【0019】
２つの隣接する又は近傍のフィン4が図1Aにおいて図示されているが、任意の数のフィン4が半導体構造体100A中に存在しうる。フィン4は、半導体物質、例えば、シリコン、又は複数の半導体物質の組み合わせ（例えば、SiGe）で構成されていてもよく、１以上のドープされていない部分又はドープされた部分（例えば、n型物質又はp型物質でドープされた部分）を含んでいてもよい。フィン4は、既知の半導体プロセスを用いて形成されうる。
【0020】
図1Aは、半導体構造体100Aにおけるフィン4上のX1-X1線断面図及びX2-X2線断面図の位置を図示する。X1-X1及びX2-X2の位置は、本発明の各図における各半導体構造体について一定である（例えば、図1B～図25）。
【0021】
図1Bは、本発明の例示的な実施態様に従う半導体構造体100Bを示す上面図である。図示されているように、図1Bは、半導体基板2上の隣接する２つのフィン4を備えている（例えば、半導体構造体100Bは酸化物3を含まない）。図1A及び図2～図25は、フィン4の下のSOI基板の埋め込み酸化物（BOX：buried oxide）として酸化物3を含むが、様々な実施態様において、図2～図25に図示された半導体構造体は、半導体構造体100Aの代わりに半導体構造体100B上に形成される。これらの複数の実施態様において、図2～図25の半導体構造体は、酸化物3が存在しない場合のバルク半導体基板2上に形成されることができる。
【0022】
半導体基板2は、半導体物質、例えば、シリコン又は半導体物質の組み合わせ（例えば、SiGe）で構成され得、１以上のドープされた部分（例えば、n型物質又はp型物質でドープされた部分）を含みうる。様々な実施態様において、半導体基板2は、１以上の半導体物質を含む。好適な半導体基板2の物質の非限定的な例は、Si（シリコン）、歪みSi、Ge（ゲルマニウム）、SiGe（シリコンゲルマニウム）、Si合金、Ge合金、III-V物質、例えば、GaAs（ヒ化ガリウム）、InAs（ヒ化インジウム）、InP（リン化インジウム）又はインジウムガリウム砒素（InGaAs）、II-VI物質、例えば、CdSe（セレン化カドミウム）、CdS（硫化カドミウム）、CdTe（テルル化カドミウム）、ZnO（酸化亜鉛）、ZnSe（セレン化亜鉛）、ZnS（硫化亜鉛）又はZnTe（テルル化亜鉛）、又はこれらの任意の組み合わせを包含しうる。１つの実施態様において、半導体基板2は、シリコンを含みうる。１つの実施態様において、半導体基板2は、バルク半導体基板である。語「バルク半導体基板」は、１以上の半導体物質で全体が構成されている基板を云う。半導体基板2は、単結晶の半導体物質であってもよい。半導体基板2は、周知の結晶方位のいずれかを有することができる。例えば、半導体基板2の結晶方位は、{100}、{110}、又は{111}でありうる。特に言及されたもの以外の他の結晶方位がまた、本願において使用されることができる。様々な実施態様において、半導体基板2は、ウェハ又はウェハの一部である。幾つかの実施態様において、半導体基板2は、ドープされた領域、ドープされていない領域、歪み領域、又は欠陥の多い領域（defect rich region）のうちの１以上を備えている。
【0023】
図2は、本発明の例示的な実施態様に従う、フィン4及びスペーサ21付きダミーゲート20を有する半導体構造体200を示す上面図である。図示されているように、図2は、酸化物3、フィン4、ダミーゲート20及びスペーサ21を備えている。様々な実施態様において、ダミーゲート20は、犠牲ゲート（sacrificial gate）又はダミーゲートである。ポリシリコンから形成されたダミーゲートは例えば、除去され、そして、後のプロセス工程において、通常はゲート誘電体物質（図示されていない）を覆う金属電極で形成される置換ゲートで置換されうる。ダミーゲート20は、例えば、化学気相成長法（CVD）又はプラズマ強化化学気相成長法（PECVD：plasma enhanced chemical vapor deposition）によって、酸化物3の上面へと堆積され、そして、フィン4の一部を囲むことができるポリシリコン、非晶質シリコン、又はそれらの多層の組み合わせで作られうる。ダミーゲート20は、フィン4の中間部分を覆う、及び酸化物3の一部を覆うことができる。スペーサ21は、トランジスタデバイスで使用する為に好適な任意のスペーサ物質である。例えば、スペーサ21は、誘電体物質、例えば、窒化ケイ素又は他の既知のスペーサ物質で構成される。スペーサ21は、既知のスペーサ形成プロセスを用いて、ダミーゲート20の側面上に堆積されうる。
【0024】
図3は、本発明の例示的な実施態様に従う、酸化物3上のフィン4を覆うダミーゲートを堆積させた後の半導体構造体300を示すX1-X1線断面図である。図1A及び図1Bにおいて図示されているように、X1-X1線断面図はフィン4の中間部分を二等分している。図3におけるX1-X1線断面図は、フィン4を覆う及び酸化物3の一部上のダミーゲート20、フィン4の下の酸化物3、及び半導体基板2の上の酸化物3を図示する。上述されているように、図3は、半導体基板2及び酸化物3からなるSOI半導体基板における酸化物3を図示するが、本発明の他の実施態様は、酸化物3を含まない半導体構造体100Bを使用し、その事例の場合、フィン4及びダミーゲート20は半導体基板2上に存在する。
【0025】
図4は、本発明の例示的な実施態様に従う、フィン4を有する半導体構造体400を示すX2-X2線断面図である。図1A及び図1Bにおいて図示されているように、X2-X2線断面図は、半導体構造体400の底部におけるフィン4の一端部を二等分している。図示されているように、図4におけるX2-X2線断面図は、酸化物3の下の半導体基板2、酸化物3の一部上のフィン4を備えている。上述されているように、図4は酸化物3（例えば、半導体基板2及び酸化物3からなるSOI半導体基板におけるBOX）を図示するが、本発明の他の実施態様は、酸化物3を含まない。これらの実施態様（すなわち、酸化物3無し）において、フィン4は、半導体基板2の一部上に直接的に形成される。
【0026】
図5は、本発明の例示的な実施態様に従う、ソース／ドレイン（S／D）50形成後の半導体構造体500の上面図である。図示されているように、図5は、半導体構造体500上の、S／D 50、スペーサ21、ダミーゲート20、酸化物3、X1-X1線断面図の位置及びX2-X2線断面図の位置を含む。半導体構造体500は4つのソース／ドレイン（S／D 50）を備えており、ここで、上述されているように、第１のS／D 50は、図5におけるX2-X2上のダミーゲート20の下に図示された一対のソース／ドレインであり、及び第２のS／D 50は、図5におけるダミーゲート20よりも上に図示された一対のソース／ドレインである。このようにして、図2に図示されたフィン4の各々は、半導体構造体500の底部におけるX2-X2上の該一対の隣接するフィンの各フィンの一端部上に１つの第１のS／D 50を有することができ、及びダミーゲート20と略接し且つダミーゲート20よりも上のスペーサ21よりも上の該一対の隣接するフィン4の各フィンの他の端部上の1つの第２のS／D 50を有することが出来る（例えば、各フィンは１つの第１のS／D 50と１つの第２のS／D 50とを有する）。言い換えれば、図5において図示された該一対の第１のS／D 50の各々は、X2-X2上においてダミーゲート20の下のスペーサ21と略接している。同様に、該一対の第２のS／D 50の各々は、図5において、ダミーゲート20の上でスペーサ21と略接している。
【0027】
エピタキシャル成長プロセス、例えば分子線エピタキシー（MBE：molecular beam epitaxy）、を使用して、4つのS／D 50の各々が、ファセットエピタキシーで形成されてもよい。例えば、ダミーゲート20の下の一対の第１のS／D 50の各々は、ダミーゲート20上のスペーサ21から離れて延在する（例えば、ダミーゲート20上のスペーサ21の下に延在する）ファセットエピタキシーで形成されていてもよく、及びダミーゲート20の上の一対の第２のS／D 50は、ダミーゲート20上のスペーサ21から離れて延在するか又は外部に延在するファセットエピタキシーで形成されてもよい。他の方法、例えば、急速熱化学気相堆積法（RTCVD：rapid thermal chemical vapor deposition）、低圧化学気相堆積法（LPCVD：low pressure chemical vapor deposition）、低エネルギープラズマ堆積法（LEPD：low-energy plasma deposition）、超高真空化学気相堆積法（UHVCVD：ultra-high vacuum chemical vapor deposition）、大気圧化学気相堆積法（APCVD：atmospheric pressure chemical vapor deposition）、がまた、S／D 50の各々をエピタキシャル成長させる為に使用されてもよい。
【0028】
様々な実施態様において、複数のソース／ドレインの各々（例えば、X2-X2上のダミーゲート20の下の２つの第１のS／D 50、及びダミーゲート20の上の２つの第２のS／D 50）がファセット化される。該複数のソース／ドレインの各々を形成する該ファセットエピタキシーは、フィン4の端部（図2に図示されている）の曝露された面上に成長させることができる。上述されているように、該ファセットエピタキシーは、図7において図示されているように、尖った円錐を形成するダイヤモンドファセット形状（＜111＞格子面境界エピタキシー（lattice plane bound epitaxy））で成長できる。結果として、ファセットエピタキシーS／D 50は例えば、4つのファセット又はそれよりも多いファセットを含みうる。各S／D 50の該ファセットエピタキシーの尖った形状は、該尖った形状の先端部での電界を高める。このように、該ファセットエピタキシーの尖った形状は、S／D 50の各々におけるダイヤモンド形状の各先端部の電界を高めることができる。また、後にReRAMデバイスが形成されるところの一対の第１のS／D 50の尖った形状は、夫々のReRAMデバイスが完成したときに、夫々のReRAMデバイスの特定の場所（すなわち、第１のS／D 50の尖った先端部上）での電流導電性フィラメント形成を促進するであろう。
【0029】
様々な実施態様において、S／D 50の各々のドーピングは、エピタキシャルソース／ドレイン成長の間に生じる。例えば、S／D 50の各々は、n型ドーパント又はp型ドーパントでありうるドーパントでドープされることができる。ファセットエピタキシーで形成された4つのソース／ドレインの各々（すなわち、S／D 50の各々）は、同じタイプのドーピング（例えば、全てn型ドーパント）、及び各ソース／ドレイン中に含まれる同じドーパントレベル又は同じドーパントの量であることができる。当業者に知られているように、語「n型」は、固有半導体に自由電子を寄与させる不純物の添加を云う。シリコン含有半導体物質において、n型ドーパント、すなわち不純物、の例は、アンチモン、ヒ素及びリンを包含することができるが、これらに限定されるものでない。語「p型」は、価電子の欠乏を生じさせる固有半導体への不純物の添加を云う。シリコン含有半導体物質において、p型ドーパント、すなわち不純物、の例は、ホウ素、アルミニウム、ガリウム及びインジウムを包含することができるが、これらに限定されるものでない。例えば、4つのソース／ドレインの全て（すなわち、一対の第１のS／D 50及び一対の第２のS／D 50）は、リン又はボロンのうちの１つで重ドープされていてもよく、ここで、ドーピングレベルは、4x1020cm-3～1.5x1021cm-3でありうる。様々な実施態様において、半導体構造体500のダミーゲート20の下の第１のS／D 50及びダミーゲート20の上の第２のS／D 50の各々は、同じタイプのドーパントでの同じレベルのドーピングを有する。例えば、半導体構造体500における第１のS／D 50及び第２のS／D 50の各々が、n型ドーパント、例えばリン又はヒ素、でドープされる場合に、トランジスタの完成に応じて（図15において後述されている）、該トランジスタはn型電界効果トランジスタ（nFET：n-type field effect transistor）であることができる。
【0030】
図6は、本発明の例示的な実施態様に従う、ソース／ドレイン50形成後の半導体構造体600を示すX1-X1線断面図である。図示されているように、図6は、フィン4を覆う及び酸化物3の一部上のダミーゲート20と、酸化物3の一部上のフィン4と、半導体基板2の上の酸化物3とを含む。上述されているように、図1Bに図示されているように、酸化物3が存在しないときの実施態様において、フィン4及びダミーゲート20は、半導体基板2上に存在する。
【0031】
図7は、本発明の例示的な実施態様に従う、ファセットエピタキシーを使用して第１のS／D 50形成後の半導体構造体700を示すX2-X2線断面図である。図示されているように、図7は、フィン4の一部を覆う第１のS／D 50を備えている。例えば、第１のS／D 50は、図5におけるダミーゲート20の下にあるフィン4の各々の端部において形成されることができる。図5に関して上述されているように、該ファセットエピタキシーは、ダイヤモンドファセット形状で成長して（＜111＞格子面境界エピタキシー）、第１のS／D 50を形成することができる。図7における第１のS／D 50を備えているt個のS／D 50の各々は、特定の厚さ、例えば、フィン4上で10nm～30nm等、に成長されうるが、他の厚さもありうる。
【0032】
図8は、本発明の例示的な実施態様に従う、ILD 90堆積後、ゲートスタック60でのダミーゲート20置換後、及び選択的ILDエッチング後の半導体構造体800を示す上面図である。図示されているように、図8は、ILD 90、第１のS／D 50、酸化物3、X1-X1の位置、及びX2-X2の位置を含む。図8は、ダミーゲート20を置換した後に半導体構造体800を覆って堆積されるILD 90の一部の選択的エッチングの後に曝露される第１のS／D 50を図示する。半導体構造体800を覆うILD 90の選択的エッチングは、図8の底部（例えば、X2-X2上の第１のS／D 50）において第１のS／D 50を曝露させる。
【0033】
ILD 90の一部は、既知のエッチングプロセス、例えば、フォトリソグラフィ及び反応性イオンエッチング（RIE）、を使用して、半導体構造体800の一部から除去されることができる。図8は、半導体構造体800の底部においてX2-X2上に図示された一対の第１のS／D 50から除去されたILD 90の一部を図示するが、他の例において、一対の第１のS／D 50からILD 90を除去する代わりに、図5におけるダミーゲート20の上の一対の第２のS／D 50から選択的にILD 90が除去されうる。これらの例において、その後、半導体構造体800の上部からILD 90を選択的に除去して一対の第２のS／D 50を曝露させる場合に、後の工程で（例えば、第１のS／D 50上の代わりに）、第２のS／D 50上にReRAMデバイスが形成されることができる。
【0034】
図9は、本発明の例示的な実施態様に従う、ILD 90堆積後、ダミーゲート20置換後、及びILD 90エッチング後の半導体構造体900を示すX1-X1線断面図である。上述されているように、X1-X1線断面図は、フィン4の中央部分を二等分している。図示されているように、図9は、ゲートスタック60及び酸化物3の一部を覆う堆積されたILD 90、ゲートスタック60の下及び酸化物3上のフィン4を備えている。酸化物3は、半導体基板2を覆って存在する。
【0035】
ILD 90の層は、二酸化ケイ素、窒化ケイ素、他のILD誘電体物質で構成されることができる。ILD 90は、適切な堆積プロセス、例えば、CVD及びALD等、を使用して、半導体構造体800を覆って上に堆積されることができる。既知のダミーゲート置換プロセスを使用して、ダミーゲート20を選択的に除去してダミーゲート20をゲートスタック60に置換する前に、ダミーゲート20の上面を曝露させるILD 90の堆積後に半導体構造体800を平坦化するCMPが実行されることができる。ゲートスタック60は、ゲート電極の側面に形成されたスペーサを有するゲート誘電体物質を覆うゲート電極（図示されてない）を備えていてもよい。例えば、ゲートスタック60におけるゲート電極は、導電性物質、例えば、ドープされた多結晶若しくは非晶質シリコン、ゲルマニウム、シリコンゲルマニウム、金属（例えば、タングステン（W）、チタン（Ti）、タンタル（Ta）、ルテニウム（Ru）、ハフニウム（Hf）、ジルコニウム（Zr））、又は他の適切なゲート電極物質、で構成されてもよい。ゲート誘電体物質（図示されていない）は、誘電物質、又は高k誘電物質（high k dielectric material）、例えば、酸化物、窒化物、酸窒化物、ケイ酸塩（例えば、金属ケイ酸塩）、アルミン酸塩、チタン酸塩、窒化物、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、炭化タンタル（TaC）、炭化チタン（TiC）、炭化アルミニウム（TiAlC）、であってよいが、これらの物質に限定されない。ゲートスタック60は、CVD、PECVD、原子層堆積（ALD：atomic layer deposition）、化学堆積プロセスのうちの1以上によって堆積されうるが、これらのプロセスに限定されるものでない。ゲートスタック60は、ダミーゲート20に代わる酸化物3の一部上に堆積されることができる。
【0036】
ダミーゲート20をゲートスタック60に置換した後に、ILD 90の別の層が半導体構造体800を覆って堆積されることができる。ILD 90の層は、図9におけるゲートスタック60及び酸化物3の曝露された表面、並びに図9において図示されていない第１のS／D 50及び第２のS／D 50の上を覆う。ILD 90の一部が選択的に除去される（図10に図示されている）。
【0037】
図10は、本発明の例示的な実施態様に従う、ILD 90堆積、そしてILD 90エッチング後の半導体構造体1000を示すX2-X2線断面図である。図示されているように、図10は、酸化物3の一部上のILD 90、フィン4上の第１のS／D 50、酸化物3の一部上のフィン4、及び酸化物3の下の半導体基板2を備えている。幾つかの実施態様において、酸化物3は存在せず、フィン4及びILD 90の一部は、半導体基板2上に存在する。
【0038】
ILD 90の一部は、第１のS／D 50から選択的に除去されることができる。上述されているように、第１のS／D 50の各々は、X2-X2線断面図に存在する。第１のS／D 50の各々は、隣接する２つのフィン4の端部（図5に図示されている）を覆うことができる。ILD 90は、ILD物質の選択的除去の為に適した既知のフォトリソグラフィ法及びエッチングプロセスを用いて選択的に除去されることができる。ILD 90の選択的エッチングは、酸化物3の上面で停止することができる。
【0039】
図11は、本発明の例示的な実施態様に従う、スイッチング層110及び上部電極111を堆積後の半導体構造体1100を示すX1-X1線断面図である。図示されているように、図11は、図9の要素、及びスイッチング層110上の上部電極111を備えており、スイッチング層110の下にILD 90を有する。堆積プロセス、例えばALD、を使用して、スイッチング層110の為の金属酸化物の層がILD 90を覆ってコンフォーマルに堆積されることができる。別の堆積プロセス、例えば、ALD又はCVD、が、スイッチング層110を覆う上部電極111の層を堆積することができる。様々な実施態様において、スイッチング層110は、高k、金属酸化物である。例えば、スイッチング層110は、コンパウンド又は合金、例えば、ハフニウムと酸素（HfOx）、タンタルと酸素（例えば、TaOx）、チタンと酸素（例えば、TiOx）等の組み合わせ、で構成されうる。スイッチング層110の厚さは、3nm～10nmであることができるが、これらの厚さに限定されない。図11において図示されているように、スイッチング層110は、ILD 90を覆って堆積される。
【0040】
電極物質の層は、既知の堆積方法、例えばALD又はCVD、を用いて、スイッチング層110を覆って堆積されて、上部電極111を形成することができる。上部電極111は、チタンニッケル（TiN）合金、チタンニッケルアルミニウム合金（TiN／Al）、又はチタンアルミニウム含有合金、例えばチタンアルミニウムカーボン（TiAlC）合金、で構成されることができるが、これらの物質に限定されない。上部電極111は、3nm～10nmの厚さを有しうるが、この厚さに限定されない。
【0041】
図12は、本発明の例示的な実施態様に従う、該スイッチング層110を覆う上部電極111を堆積後の半導体構造体1200を示すX2-X2線断面図である。図示されているように、図12は、図10の要素及びスイッチング層110を覆う上部電極111を備えており、ここで、スイッチング層110は、酸化物3の一部を覆い、ILD 90の残りの部分を覆い、及び第１のS／D 50を覆う。１つの実施態様において、シリサイドが、スイッチング層110の堆積の前に第１のS／D 50上に形成される。X2-X2線断面図において、スイッチング層110は、図11に関して上述されているプロセスを用いて、ILD 90の残りの部分を覆って、酸化物3の曝露された部分を覆って、及び第１のS／D 50上に堆積される。上部電極111は、図11に関して上述されているように、スイッチング層110を覆って堆積されることができる。
【0042】
図13は、本発明の例示的な実施態様に従う、金属層116の堆積後の半導体構造体1300を示すX1-X1線断面図である。図示されているように、図13は、図11の要素、及び上部電極111を覆う金属層116を備えている。既知の堆積プロセス、例えばALD、を使用して、低比抵抗金属、例えば、タングステン（W）、窒化チタン（TiN）、アルミニウムドープされた窒化チタン、又は銅（Cu）、の層が、半導体構造体1300における上部電極111を覆うコンフォーマルに堆積される。
【0043】
図14は、本発明の例示的な実施態様に従う、金属層116の堆積後の半導体構造体1400を示すX2-X2線断面図である。図示されているように、図14は、図12の要素（例えば、スイッチング層110、ILD 90、ダミーゲート20、フィン4、酸化物3、及び半導体基板2）、及び上部電極111を覆う金属層116を備えている。金属層116は、上部電極111を覆うコンフォーマルに堆積されることができ、ILD 90が除去された開口部又はトレンチを埋める（例えば、図12において図示されている）。金属層116は、上部電極111を覆い、及びILD 90が除去されたトレンチを埋める。金属層116は、ILD 90の残りの部分上の上部電極111の上面よりも高いレベルまで堆積されることができる。
【0044】
図15は、本発明の例示的な実施態様に従う、複数のコンタクト115の形成後の半導体構造体1500を示す上面図である。図示されているように、図15は、5つのコンタクト115、該5つのコンタクト115のうちの4つを囲むILD 90、金属層116を囲むILD 90、及び金属層116内の該5つのコンタクト115のうちの１つを備えている。
【0045】
図15は、ILD 90の上部を除去し、上部電極111の上部を除去し、及びILD 90を覆うスイッチング層110の上部を除去するところのCMP後、及び複数のコンタクト115を形成する前の半導体構造体1500の上面を図示する。
【0046】
複数のコンタクト115は、既知のコンタクト形成プロセスで形成されることができる。例えば、複数のコンタクト115は、ILD 90の別の層の堆積及び堆積されたILD 90の選択的エッチングによって形成されうる。半導体構造体1500を覆う導電性物質を堆積させることが、複数のコンタクト115の形成の為に生じることができる。例えば、複数のコンタクト115の為の導電性物質を堆積することは、CVD、プラズマ強化CVD、物理的気相成長（PVD）、メッキ、及び電子ビーム蒸発のうちの１つを使用して、又はALDによって生じることができる。複数のコンタクト115の為の導電性物質の充填は、導電性金属、例えば、アルミニウム（Al）、白金（Pt）、金（Au）、タングステン（W）、チタン（Ti）、又はそれらの任意の組み合わせでありうる。
【0047】
平坦化プロセス、例えばCMP、が、ILD 90の上面から任意の導電性物質を除去する為に実行される。CMPは、残りのILD 90及び残りの金属層116において複数のコンタクト115を形成する為に、ILD 90を覆うコンタクト金属層の一部を除去することができる。複数のコンタクト115が形成された後、ILD 90の追加の層が堆積され得、標準的なバックエンドオブザライン（BEOL）プロセスにより、半導体チップのレベル間金属層及び外部半導体チップのコンタクトパッド（図示されていない）のビア及びラインが形成されることができる。
【0048】
図15はまた、後に図16において図示されているX1-X1線断面図の位置を示す。X1-X1線断面図は、複数のコンタクト115のうちの２つを通じて半導体構造体1500の中央部分を覆う。図15はまた、X2-X2線断面図の位置を示す。X2-X2線断面図は、後に図17において図示されている半導体構造体1500の底部部分である。加えて、図15は、後に図18において図示されている半導体構造体1500の上部における複数のコンタクト115のうちの２つを通るM-M線断面図の位置を示す。
【0049】
M-M線に沿って位置する上部の２つの複数のコンタクト115は、後に図16において図示されているように、２つのFinFETトランジスタにおける複数のフィン4の各々上の一対の第２のS／D 50（図5において図示されている）に電気的接続を提供することができる。X1-X1線に位置する該２つの複数のコンタクト115は、ゲートスタック60（図17において図示されている）の各々への電気的接続を提供することができる。金属層116によって囲まれているX2-X2線上に図示された複数のコンタクト115は、２つのFinFETトランジスタ上にある２つのReRAMデバイス（図18において図示されている）への電気的接続を提供することができる（例えば、複数のコンタクト115は、第１のS／D 50上の上部電極111及びスイッチング層110によって形成される２つのReRAMを接続する金属層116と直接接触している）。幾つかの実施態様において、半導体構造体1500、1600、1700及び1800は、酸化物3無しに形成されることができる。
【0050】
図16は、本発明の例示的な実施態様に従う、CMP後、及び複数のコンタクト115の形成後の半導体構造体1600を示すM-M線断面図である。図示されているように、図16は、フィン4を覆う各第２のS／D 50を覆う複数のコンタクト115を備えている。
【0051】
図15を参照して上述されているように、既知のコンタクト形成プロセス（例えば、１以上のCMPプロセス、ILD 90堆積、選択的ILD 90エッチング、コンタクト金属層堆積、及びILD 90を覆う複数のコンタクト115の金属を除去する為の別のCMP）を使用して、一対のコンタクト115の各々が第２のS／D 50のうちの１つを覆って形成される。複数のコンタクト115は、フィン4の各々の端部上の第２のS／D 50への電気的接続を提供する（例えば、第２のS／D 50は、図5においてダミーゲート20の上にあるフィン4の端部上にある）。図16に図示された複数のコンタクト115の各々は、２つの隣接するトランジスタ（例えば、FinFET）のフィン4のうちの１つへの電気的接続を提供する。図16における複数のコンタクト115は、第２のS／D 50を通じて、酸化物3上に形成されたFinFETの各々への電気的接続を提供する。幾つかの実施態様において、酸化物3が存在しない場合に、複数のコンタクト115は、半導体基板2上に形成された２つのFinFETへの接続を提供する。
【0052】
図17は、本発明の例示的な実施態様に従う、CMP後、及び複数のコンタクト115の形成後の半導体構造体1700を示すX1-X1線断面図である。図示されているように、図17は、複数のゲートスタック60のうちの１つを覆って各コンタクトを有する一対のコンタクト115を備えている。複数のフィン4の各々は、複数のゲートスタック60のうちの１つの下に図示されているが、酸化物3は、フィン4の各々の下及びゲートスタック60の下に存在しうる。半導体基板2は、酸化物3の下に存在する。
【0053】
CMPは、金属層116の上部、上部電極111の一部、スイッチング層110の上部、及びILD 90の上部を除去する。図15に関して上述されているように、既知のコンタクト形成プロセス（例えば、CMP、ILD堆積、選択的ILDエッチング、コンタクト金属堆積、及び別のCMP）を使用して、複数のコンタクト115が一対のゲートスタック60の各々を覆って形成されることができる。図17において図示された複数のコンタクト115は、フィン4を覆って形成されたFinFETの各々において、ゲートスタック60への電気的接続を提供する。
【0054】
図18は、本発明の例示的な実施態様に従う、CMP、そして複数のコンタクト115の形成後の半導体構造体1800を示すX2-X2線断面図である。図示されているように、図18は、複数のコンタクト115のうちの１つの下で且つそれを取り囲む金属層116、金属層116によって取り囲まれた上部電極111（例えば、金属層116の下にあり、金属層116の垂直側面に略接する上部電極111）、上部電極111の下のスイッチング層110、スイッチング層110の垂直側面の外側のILD 90を備えている。酸化物3は、スイッチング層110の底部の下、フィン4の下、及びILD 90の一部の下にあることができる。１は、酸化物3の下にあることができる。幾つかの実施態様において、酸化物3は存在せず、及び半導体基板2は、フィン4の下、スイッチング層110の一部の下、及びILD 90の一部の下にある。
【0055】
CMPは、金属層116の上部、ILD 90の残りの部分を覆って上部電極111の一部、上部電極111の除去された部分の下のスイッチング層110の上部、及び残りのILD 90の上部を除去する。図15において上述されたプロセス（例えば、CMP、ILD堆積、選択的ILDエッチング、金属層堆積、そして別のCMP）を使用して、複数のコンタクト115のうちの１つが金属層116中に形成される。図18において図示されているように、複数のコンタクト115は、金属層116を通じて２つのReRAMデバイスへの電気接続を提供することができ、ここで、該第１のS／D 50の各々上のReRAMデバイスの各々が、スイッチング層110、上部電極111、及び下部電極としてのフィン4を覆って第１のS／D 50を使用して構成されることができる。
【0056】
半導体構造体1800は、２つのReRAMデバイスを接続する金属層116を備えている。各ReRAMデバイスは、隣接する２つのトランジスタデバイス（例えば、FinFET）の隣接する２つのフィン4上にある一対の第１のS／D 50のうちの１つを取り囲む。上述されているように、隣接する２つのFinFETの第１のS／D 50上のスイッチング層110及び上部電極111からなる半導体構造体1800の２つのReRAMデバイスは、半導体デバイス動作の間に第１のS／D 50の該ファセットエピタキシーの点（points）に関連付けられた電流導電性フィラメントを形成することができる。
【0057】
第１のS／D 50上のReRAMデバイスは、上部電極111と下部電極（例えば、第１のS／D 50）との間にある金属酸化物（例えば、スイッチング層110）で構成されることができる。下部電極（すなわち、第１のS／D 50の下部電極）の尖った端部は、スイッチング層110における電流導電性フィラメントの形成を促進するより高い電界を提供する。第１のS／D 50を形成するファセットのダイヤモンド形状のエピタキシー（faceted，diamond shaped epitaxy）の尖った端部を使用することにより、電界が強化され、そして、２つのReRAMデバイスの各々について、スイッチング層110内の電流導電性フィラメントが局在化又は位置決めされる。異なる第１のS／D 50上の各々（例えば、２つのフィン4のうちの１つ上の各々）の２つのReRAMデバイスは、互いに向き合い、金属層116によって電気的に接続される。他の実施態様において、２つのReRAMデバイスは各々、ゲートスタック60の上にあるフィン4の各々の一端部上の第１のS／D 50のうちの１つ上に形成される。この場合、ゲートスタック60の下のフィン4の各々の他端部上の第２のS／D 50の各々は、半導体チップ内の他のデバイスへの慣用的な接続を提供する。
【0058】
２つのReRAMデバイスの各々は、ユニポーラである。例えば、一対のReRAMデバイスにおける一方のReRAMデバイスは第１のFinFETトランジスタ上にあり且つ正の値を表すことができ、第２のFinFETトランジスタ上の他方のReRAMデバイスは負の値を表すことができる。言い換えれば、一対のReRAMのうちの一方のユニポーラReRAMが参照セルとして使用されることができ、及び第２のユニポーラReRAMが重み更新の為に使用されることができる。深層ニューラルネットワークの訓練において、差分重みは、正の値及び負の値の両方を表すことができる。このように、金属層116によって電気的に接続され且つ隣接する２つのフィン4の上にあるところの半導体構造体1800において図示された２つのReRAMデバイスは、正の値と負の値との差分重みを提供することができる。隣接する２つのFinFETのフィン上に２つのReRAMデバイスを形成する方法は、２つのReRAMデバイスを有する２つのトランジスタを提供する密にスケーリングされたデバイスアーキテクチャを可能にする。この密にスケーリングされた２つのトランジスタ／２つのReRAMアーキテクチャを使用することにより、深層ニューラルネットワークを訓練する為の能力が向上する（例えば、２つのユニポーラReRAMを使用して差分重みを提供する）。
【0059】
図19は、本発明の１つの実施態様に従う、ソース／ドレイン形成後の半導体構造体1900を示すX1-X1線断面図である。本発明の第２の実施態様は、２つのトランジスタ（FinFET）上に２つのReRAMデバイスを形成する別の方法を提供する。第２の実施態様における２つのReRAMデバイスを形成する方法は、図1～図6において図示されているように形成された同じプロセス及び半導体構造体を使用して開始する。
【0060】
半導体構造体1900は、図6において図示された半導体構造体600と本質的に同じであり、及び図1～図6に関して記載されたものと同じ半導体プロセスで形成されることができる。図示されているように、図19は、一対のフィン4の各フィンを覆うダミーゲート20を備えており、ここで、酸化物3はフィン4の下にあり、ダミーゲート20の各々の底面の下にある。酸化物3は、半導体基板2を覆うことができる。幾つかの実施態様において、酸化物3は、図1Bにおいて図示されているように存在しない。
【0061】
図20は、本発明の１つの実施態様に従う、ソース／ドレイン形成後の半導体構造体2000を示すX2-X2線断面図である。半導体構造体2000は、図7に記載された半導体構造体700と本質的に同じであり、及び図1～図7に関して記載されたものと同じ半導体プロセスで形成されることができる。図示されているように、図20は、一対の第１のS／D 50を含む。幾つかの実施態様において、酸化物3は存在しない。
【0062】
図7を参照して上述されているように、ファセットエピタキシーは、一対の第１のS／D 50を形成し、ここで、該ファセットエピタキシーは、第１のS／D 50において尖った先端又は点（points）を形成する。該ファセット化されたソース／ドレイン物質は、複数のフィン4の端部を覆って成長させることができ、複数のフィン4の各々を覆って第１のS／D 50のダイヤモンド形状の構造体を形成する。上述されているように、ソース／ドレインの各々のドーピングが生じ得、ここで、全てのソース／ドレイン（例えば、図5において図示された第１のS／D 50及び第２のS／D 50の各々）に対するドーピングは、同じタイプのドーパントであり得、同じドーピングレベルを提供する。上述されているように、ファセットエピタキシャル成長プロセスを使用して、ファセットされた第１のS／D 50を形成することにより、ダイヤモンド形状の第１のS／D 50において尖った特徴又は円錐状の特徴を生成する。一対の第１のS／D 50の各々を形成するところのダイヤモンドエピタキシの尖った特徴又は点（points）は、一対の第１のS／D 50の各々の先端又は点（points）での電界を強化して、後に図25において形成される２つのReRAMデバイスにおける電流導電性フィラメントの形成又は位置を制御することができる。
【0063】
図21は、本発明の１つの実施態様に従う、ゲートスタック60でダミーゲート20を置換後、ILD 90堆積後、そしてILD 90の一部の選択的エッチング後の半導体構造体2100を示すX1-X1線断面図である。図示されているように、図21は、ゲートスタック60を覆う、及び半導体基板2を覆う酸化物3の一部を覆うILD 90を備えている。フィン4は、ゲートスタック60の下、且つ酸化物3の一部の上にある。半導体構造体2100は、図9に図示された半導体構造体900と本質的に同じである。半導体構造体2100を形成する方法は、図9に関して以前に詳細に説明された半導体構造体900を形成する方法と本質的に同じである。
【0064】
図22は、本発明の１つの実施態様に従う、ILD 90堆積後、ゲートスタック60でダミーゲート20を置換後、及びILD 90の一部の選択的エッチング後の半導体構造体2200を示すX2-X2線断面図である。図示されているように、図22は、一対の第１のS／D 50の各々の一部を覆う及び酸化物3の一部を覆うILD 90の一部を備えており、ここで、酸化物3の中間部分が曝露されており、及び一対の第１のS／D 50の各々の一部が曝露されている。フィン4は、半導体基板2を覆っていてもよい酸化物3の一部上にあることができる。
【0065】
ILD 90の層の堆積及びダミーゲート20のゲートスタック60への置換は、図22においてILD 90のより小さい部分が図10において除去されることを除いて、図10を参照して説明されたものと同じ物質及びプロセスで生じることができる。ILD 90の選択的エッチングは、半導体構造体2200において除去されるILD 90の部分が半導体構造体1000において除去されるILD 90の部分よりも小さいことを除いて、半導体構造体1000の選択的エッチングと同様である。図22において図示されているように、ILD 90は、第１のS／D 50の各々の向かい合う側面から第１のS／D 50の約半分から除去される。ILD 90をエッチングすることにより、第１のS／D 50の隣接する側又は向かい合う側のILD 90の一部が除去される。エッチング後、ほぼ、ILD 90は、第１のS／D 50の外側の面上に残る（例えば、ILD 90は、第１のS／D 50の反対側又は外側の面する側に残る）。言い換えれば、ILD 90は、第１のS／D 50の約半分上に残る。例えば、半導体構造体2200において図示されているように、ILD 90のエッチングは、一対の第１のS／D 50のうちの一方のダイヤモンド形状のほぼ一点の尖った上端から、一対の第１のS／D 50のうちの他方の尖った上端までILD 90を除去することができる。
【0066】
図23は、本発明の１つの実施態様に従う、スイッチング層110及び上部電極物質111を堆積後の半導体構造体2300を示すX1-X1線断面図である。図示されているように、図22は、図21の要素及びスイッチング層110を覆う上部電極111を備えており、ここで、スイッチング層110は半導体構造体2200のILD 90を覆って堆積される。スイッチング層110及び上部電極111の堆積プロセス、物質、及び厚さは、図13を参照して詳細に記載されたものと本質的に同じプロセス及び同じ物質である。図示されているように、図23は、スイッチング層110を覆って堆積された上部電極111と、半導体構造体2200（例えば、ゲートスタック60と半導体基板2の上にある酸化物3とを覆うILD 90を有する半導体構造体2200）におけるILD 90を覆って堆積されたスイッチング層110とを備えている。しかしながら、上述されているように、幾つかの実施態様において、酸化物3は存在しない。
【0067】
図24は、本発明の１つの実施態様に従う、スイッチング層110及び上部電極物質111を堆積後の半導体構造体2400を示すX2-X2線断面図である。図示されているように、図24は、図22の要素、及びスイッチング層110を覆って堆積された上部電極111を備えている。図11を参照して先に詳細に説明されたプロセス及び物質を使用して、上部電極111がスイッチング層110を覆って堆積されることができる。
【0068】
しかしながら、図24において、スイッチング層110は、第１のS／D 50の各々のおよそ半分を覆って、ILD 90の曝露された部分を覆って、及び酸化物3の曝露された部分を覆って堆積されうる。例えば、ALDを使用して、スイッチング層110は、第１のS／D 50の曝露された隣接する向かい合う面上に堆積する。スイッチング層110はまた、一対の第１のS／D 50の間の酸化物3の曝露された一部上に、及びILD 90の曝露された表面を覆って堆積されることができる。図11に図示された半導体構造体1100とは異なり、スイッチング層110は、第１のS／D 50の外側又は向かい合う側又は表面において堆積されない。言い換えれば、スイッチング層110は、第１のS／D 50の各々のおよそ半分上に堆積される。
【0069】
図11及び図12を参照して上述されているプロセス及び物質を使用して、スイッチング層110上に上部電極111の堆積が生じることができる。スイッチング層110と同様に、上部電極111は、第１のS／D 50の隣接する又は向かい合う側上に堆積し、第１のSD 50に外向きの面又は対向する側に堆積しない。
【0070】
図25は、本発明の１つの実施態様に従う、CMP後、金属層116を堆積し、そして複数のコンタクト115を形成した後の半導体構造体2500を示すX2-X2線断面図である。図示されているように、図25は、金属層116における複数のコンタクト115のうちの１つを備えており、ここで、金属層116が上部電極111によって囲まれており、及びスイッチング層110が上部電極111の下にある。金属層116は、フィン4の左端のフィン上（例えば、左端のFinFET上）の第１のS／D 50上の第１のReRAMを、フィン4の右端のフィン上（例えば、右端のFinFET上）の第１のS／D 50上の第２のReRAMに電気的に接続する第１のS／D 50の隣接する向かい合う側の間に堆積する。ILD 90は、半導体基板2上の酸化物3の一部を覆うことができ、及びスイッチング層110の曝露された部分及び各S／D 50の外側の曝露された部分（例えば、外側に向かい合う且つ互いに離れているS／D 50の曝露された表面）を囲む。幾つかの実施態様において、酸化物3は存在しない。
【0071】
金属層116における複数のコンタクト115のうちのコンタクトの形成は、既知のプロセス及び図15を参照して上述された物質（例えば、ILD堆積、CMP、選択的金属層116、エッチング、コンタクト金属堆積、その後のILD 90を覆う金属層116を除去する為のCMP）を使用して生じる。
【0072】
図示されているように、２つのReRAMデバイスの各々は、第１のS／D 50を下部電極として使用するスイッチング層110及び上部電極111で構成されることができ、ここで、２つのReRAMデバイスの各々は、複数のフィン4の各フィン上にある第１のS／D 50の隣接する向かい合う側上に存在する。第１のS／D 50上の上部電極111及びスイッチング層110で形成されたReRAMデバイスは、図18において図示されたReRAMデバイスのように第１のS／D 50を囲むことはない。図25における２つの電気的に接続されたReRAMデバイスは、２つの第１のS／D 50の向かい合う側において形成されることができ、それ故に、２つの第１のS／D 50の各々のおよそ半分を覆う。隣接する２つのフィン4は各々、第１のS／D 50の隣接する面を持つReRAMとFinFETを形成する。
【0073】
図25において図示されているように、図18において形成されたReRAMデバイスとは対照的に、該ReRAMデバイスは第１のS／D 50の一部の内側に又は向かい合う側に形成されることができ、ここで、上部電極111とスイッチング層110とからなるReRAMデバイスは、第１のS／D 50の両側に延在する（例えば、第１のS／D 50の全ての側を覆う）。
【0074】
上述されているように、一対のReRAMデバイスのうちの一方のReRAMデバイスが参照セルとして使用され、他方のReRAMデバイスが重み更新の為に使用されることができる。このようにして、各ユニポーラReRAMデバイスは、（例えば、深層ニューラルネットワークの訓練を改善する為に必要な）差分重みの為の線形スイッチングを提供することができる。
【0075】
図示されていないが、金属層116を堆積し、そして、複数のコンタクト115を形成した後に形成された半導体構造体のX1-X1線断面図及びM-M線断面図、並びにゲートスタック60を通じるX1-X1線断面図は、図17において図示されている半導体構造体1700と同じであり、及び他の一対の第２のS／D 50を通じるM-M線断面図は図16の半導体構造体1600と同じであろう。上述されているように、幾つかの実施態様において、酸化物3は、図25中に存在しない、又は図19～図25において図示されたプロセスを使用して形成された半導体構造体に関連付けられたX1-X1線断面図中、X2-X2線断面図中、及びM-M線断面図中に存在しない。
【0076】
本願は、その好ましい実施態様に関して特に示され且つ説明されてきたが、本願の精神及び範囲から逸脱すること無しに、形態及び詳細における上述の及び他の変更がなされうることは、当業者によって理解されるであろう。それ故に、本願は、説明及び図示された正確な形態及び詳細に限定されるものでなく、添付された特許請求の範囲の範囲内に含まれることが意図される。
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
