特許 7723731 分周回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-08-05

(45)【発行日】2025-08-14

(54)【発明の名称】分周回路

(51)【国際特許分類】

   H03K 21/02 20060101AFI20250806BHJP

   H03K 23/00 20060101ALI20250806BHJP

   H03K 3/356 20060101ALI20250806BHJP

   H03K 23/44 20060101ALI20250806BHJP

【ＦＩ】

H03K21/02

H03K23/00 D

H03K3/356 E

H03K23/44

H03K3/356 D

【請求項の数】 18

(21)【出願番号】P 2023510711

(86)(22)【出願日】2022-03-03

(86)【国際出願番号】 JP2022009164

(87)【国際公開番号】W WO2022209561

(87)【国際公開日】2022-10-06

【審査請求日】2025-01-10

(31)【優先権主張番号】P 2021061765

(32)【優先日】2021-03-31

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(72)【発明者】

【氏名】新家 暁

(72)【発明者】

【氏名】吉澤 慧

【審査官】柳下 勝幸

(56)【参考文献】

【文献】特開２０１６－１１６０９７（ＪＰ，Ａ）

【文献】特開２０１１－１８２３６４（ＪＰ，Ａ）

【文献】米国特許第７４１１４３２（ＵＳ，Ｂ１）

【文献】特開昭５７－１８１３０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ ２１／０２

Ｈ０３Ｋ ２３／００

Ｈ０３Ｋ ３／３５６

Ｈ０３Ｋ ２３／４４

(57)【特許請求の範囲】

【請求項1】

トランジスタを有する、インバータと、
アナログの差動信号である第1信号を、前記トランジスタを駆動するための差動アナログ信号である第2信号に変換する、入力回路と、
を備える分周回路。

【請求項2】

前記トランジスタは、MOSFETであり、
前記入力回路は、前記第1信号の交流成分にバイアス電圧を重畳して、前記トランジスタのしきい値電圧よりも低い電圧と前記トランジスタのしきい値電圧よりも高い電圧との間を振動する前記第2信号に変換する、
請求項1に記載の分周回路。

【請求項3】

前記インバータは、nMOSと、pMOSと、を備え、
前記入力回路は、
前記nMOSのしきい値電圧と、前記差動信号の交流成分とを重畳した信号と、
前記pMOSのしきい値電圧と、前記差動信号の交流成分とを重畳した信号と、
を生成する、
請求項2に記載の分周回路。

【請求項4】

前記入力回路は、
前記差動信号を構成する一方の信号である第1差動信号の交流成分を抽出するキャパシタと、
前記差動信号を構成する他方の信号である第2差動信号の交流成分を抽出するキャパシタと、
を備える、
請求項2に記載の分周回路。

【請求項5】

ラッチ回路、をさらに備える、
請求項2に記載の分周回路。

【請求項6】

前記インバータは、
p型MOSFETであり、ソースが正側電源電圧と接続される、第1トランジスタと、
p型MOSFETであり、ソースが前記第1トランジスタのドレインと接続される、第2トランジスタと、
n型MOSFETであり、ドレインが前記第2トランジスタのドレインと接続される、第3トランジスタと、
n型MOSFETであり、ドレインが前記第3トランジスタのソースと接続され、ソースが負側電源電圧と接続され、ゲートが前記第1トランジスタのゲートと接続される、第4トランジスタと、
を備え、
前記ラッチ回路は、
p型MOSFETであり、ソースが前記正側電源電圧と接続される、第5トランジスタと、
p型MOSFETであり、ソースが前記正側電源電圧と接続され、ドレインが前記第5トランジスタのゲートと接続され、ゲートが前記第5トランジスタのドレインと接続される、第6トランジスタと、
n型MOSFETであり、ドレインが前記第5トランジスタのドレインと接続され、ソースが前記負側電源電圧と接続される、第7トランジスタと、
n型MOSFETであり、ドレインが前記第6トランジスタのドレイン及び前記第7トランジスタのゲートと接続され、ソースが前記負側電源電圧と接続され、ゲートが前記第7トランジスタのドレインと接続される、第8トランジスタと、
を備え、
前記分周回路は、
第1インバータ、第2インバータ、第3インバータ及び第4インバータと、
第1ラッチ回路及び第2ラッチ回路と、
第1出力端子、第2出力端子、第3出力端子及び第4出力端子と、
を備え、
前記第1出力端子は、前記第1インバータの前記第1トランジスタのゲートと、前記第4インバータの前記第2トランジスタのドレインと、前記第2ラッチ回路の前記第6トランジスタのドレインと、に接続され、第1出力信号を出力し、
前記第2出力端子は、前記第2インバータの前記第1トランジスタのゲートと、前記第3インバータの前記第2トランジスタのドレインと、前記第2ラッチ回路の前記第5トランジスタのドレインと、に接続され、前記第1出力信号と差動信号を形成する第2出力信号を出力し、
前記第3出力端子は、前記第4インバータの前記第1トランジスタのゲートと、前記第2インバータの前記第2トランジスタのドレインと、前記第1ラッチ回路の前記第6トランジスタのドレインと、に接続され、前記第1出力信号と所定位相がずれた第3出力信号を出力し、
前記第4出力端子は、前記第3インバータの前記第1トランジスタのゲートと、前記第1インバータの前記第2トランジスタのドレインと、前記第1ラッチ回路の前記第5トランジスタのドレインと、に接続され、前記第3出力信号と差動信号を形成する第4出力信号を出力する、
請求項5に記載の分周回路。

【請求項7】

前記入力回路は、
前記第1信号の一方が入力される、第1入力端子と、
前記第1信号の他方が入力される、第2入力端子と、
前記第1入力端子と、前記第1インバータの前記第2トランジスタのゲート及び前記第2インバータの前記第2トランジスタのゲートと、の間に接続される、第1キャパシタと、
前記第2入力端子と、前記第3インバータの前記第2トランジスタのゲート及び前記第4インバータの前記第2トランジスタのゲートに接続される端子と、の間に接続される、第2キャパシタと、
前記第1入力端子と、前記第1インバータの前記第3トランジスタのゲート及び前記第2インバータの前記第3トランジスタのゲートに接続される端子と、の間に接続される、第3キャパシタと、
前記第2入力端子と、前記第3インバータの前記第3トランジスタのゲート及び前記第4インバータの前記第3トランジスタのゲートに接続される端子と、の間に接続される、第4キャパシタと、
を備える、請求項6に記載の分周回路。

【請求項8】

前記入力回路は、
前記第1キャパシタの出力に、第1バイアス電圧を印加する、第1バイアス回路と、
前記第2キャパシタの出力に、第2バイアス電圧を印加する、第2バイアス回路と、
前記第3キャパシタの出力に、第3バイアス電圧を印加する、第3バイアス回路と、
前記第4キャパシタの出力に、第4バイアス電圧を印加する、第4バイアス回路と、
を備える、
請求項7に記載の分周回路。

【請求項9】

前記第1バイアス電圧及び前記第2バイアス電圧は、前記第2トランジスタのしきい値電圧であり、
前記第3バイアス電圧及び前記第4バイアス電圧は、前記第3トランジスタのしきい値電圧である、
請求項8に記載の分周回路。

【請求項10】

前記入力回路は、
前記正側電源電圧に接続される、第1定常電圧源と、
前記負側電源電圧に接続される、第2定常電圧源と、
を備え、
前記第1バイアス回路は、前記第1定常電圧源と、前記第1定常電圧源に接続される第1抵抗と、を備え、
前記第2バイアス回路は、前記第1定常電圧源と、前記第1定常電圧源に接続される第2抵抗と、を備え、
前記第3バイアス回路は、前記第2定常電圧源と、前記第2定常電圧源に接続される第3抵抗と、を備え、
前記第4バイアス回路は、前記第2定常電圧源と、前記第2定常電圧源に接続される第4抵抗と、を備える、
請求項8に記載の分周回路。

【請求項11】

前記第1バイアス回路、前記第2バイアス回路、前記第3バイアス回路、前記第4バイアス回路は、電圧を可変制御できる、
請求項8に記載の分周回路。

【請求項12】

前記第1インバータ及び前記第2インバータは、前記第2トランジスタ及び前記第3トランジスタを共有し、
前記第3インバータ及び前記第4インバータは、前記第2トランジスタ及び前記第3トランジスタを共有する、
請求項6に記載の分周回路。

【請求項13】

前記第1バイアス回路、前記第2バイアス回路、前記第3バイアス回路、前記第4バイアス回路は、前記正側電源電圧及び前記負側電源電圧のうち、少なくとも一方の変動に依存して出力する電流が変動する電流源を少なくとも1つ備える、
請求項8に記載の分周回路。

【請求項14】

前記電流源は、前記正側電源電圧又は前記負側電源電圧にゲートが接続されるトランジスタを備える、
請求項13に記載の分周回路。

【請求項15】

前記電流源は、前記正側電源電圧又は前記負側電源電圧と接続される抵抗を備える、
請求項13に記載の分周回路。

【請求項16】

前記第4トランジスタのソース、前記第7トランジスタのソース及び前記第8トランジスタのソースと、前記負側電源電圧との間に、さらに、パワーゲートトランジスタを備える、
請求項6に記載の分周回路。

【請求項17】

前記所定位相は、π /２である、
請求項6に記載の分周回路。

【請求項18】

前記第1信号を、n分周(nは、2以上の整数)した信号を生成する、
請求項1に記載の分周回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、分周回路に関する。

【背景技術】

【0002】

分周回路は、高周波数の信号を低周波数の信号に変換する回路であり、高周波信号を利用する電子機器において広く用いられる回路である。例えば、無線通信における高周波の受信信号の処理や、CPU(Central Processing Unit)といったプロセッサ等におけるクロック信号の処理等に広く使用されている。

【0003】

一般的に、分周回路のクロック信号は、矩形波(デジタル信号)である。このため、クロック信号を正弦波発振器で発振した場合には、この正弦波を矩形波へと変換するバッファアンプが必要となる。しかしながら、種々の回路の消費電力の削減及び回路面積の縮小が望まれており、バッファアンプを設置することが好ましくない場合がある。

【先行技術文献】

【特許文献】

【0004】

【文献】特表2012-503443号公報

【文献】国際公開第10/134257号

【文献】特開2019-180000号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

そこで、本開示では、アナログ信号を扱うことができる分周回路を提供する。

【課題を解決するための手段】

【0006】

一実施形態によれば、分周回路は、インバータと、入力回路と、を備える。前記インバータは、トランジスタを有する。前記入力回路は、アナログの差動信号である第1信号を、前記トランジスタを駆動するための差動アナログ信号である第2信号に変換する。

【0007】

前記トランジスタは、MOSFETであってもよく、前記入力回路は、前記第1信号の交流成分にバイアス電圧を重畳して、前記トランジスタのしきい値電圧よりも低い電圧と前記トランジスタのしきい値電圧よりも高い電圧との間を振動する前記第2信号に変換してもよい。

【0008】

前記インバータは、nMOSと、pMOSと、を備えてもよく、前記入力回路は、前記nMOSのしきい値電圧と、前記差動信号の交流成分とを重畳した信号と、前記pMOSのしきい値電圧と、前記差動信号の交流成分とを重畳した信号と、を生成してもよい。

【0009】

前記入力回路は、前記差動信号を構成する一方の信号である第1差動信号の交流成分を抽出するキャパシタと、前記差動信号を構成する他方の信号である第2差動信号の交流成分を抽出するキャパシタと、を備えてもよい。

【0010】

ラッチ回路、をさらに備えてもよい。

【0011】

前記インバータは、p型MOSFETであり、ソースが正側電源電圧と接続される、第1トランジスタと、p型MOSFETであり、ソースが前記第1トランジスタのドレインと接続される、第2トランジスタと、n型MOSFETであり、ドレインが前記第2トランジスタのドレインと接続される、第3トランジスタと、n型MOSFETであり、ドレインが前記第3トランジスタのソースと接続され、ソースが負側電源電圧と接続され、ゲートが前記第1トランジスタのゲートと接続される、第4トランジスタと、を備えてもよく、
前記ラッチ回路は、p型MOSFETであり、ソースが前記正側電源電圧と接続される、第5トランジスタと、p型MOSFETであり、ソースが前記正側電源電圧と接続され、ドレインが前記第5トランジスタのゲートと接続され、ゲートが前記第5トランジスタのドレインと接続される、第6トランジスタと、n型MOSFETであり、ドレインが前記第5トランジスタのドレインと接続され、ソースが前記負側電源電圧と接続される、第7トランジスタと、n型MOSFETであり、ドレインが前記第6トランジスタのドレイン及び前記第7トランジスタのゲートと接続され、ソースが前記負側電源電圧と接続され、ゲートが前記第7トランジスタのドレインと接続される、第8トランジスタと、を備えてもよく、
前記分周回路は、第1インバータ、第2インバータ、第3インバータ及び第4インバータと、第1ラッチ回路及び第2ラッチ回路と、第1出力端子、第2出力端子、第3出力端子及び第4出力端子と、を備えてもよく、
前記第1出力端子は、前記第1インバータの前記第1トランジスタのゲートと、前記第4インバータの前記第2トランジスタのドレインと、前記第2ラッチ回路の前記第6トランジスタのドレインと、に接続され、第1出力信号を出力し、
前記第2出力端子は、前記第2インバータの前記第1トランジスタのゲートと、前記第3インバータの前記第2トランジスタのドレインと、前記第2ラッチ回路の前記第5トランジスタのドレインと、に接続され、前記第1出力信号と差動信号を形成する第2出力信号を出力し、
前記第3出力端子は、前記第4インバータの前記第1トランジスタのゲートと、前記第2インバータの前記第2トランジスタのドレインと、前記第1ラッチ回路の前記第6トランジスタのドレインと、に接続され、前記第1出力信号と所定位相がずれた第3出力信号を出力し、
前記第4出力端子は、前記第3インバータの前記第1トランジスタのゲートと、前記第1インバータの前記第2トランジスタのドレインと、前記第1ラッチ回路の前記第5トランジスタのドレインと、に接続され、前記第3出力信号と差動信号を形成する第4出力信号を出力してもよい。

【0012】

前記入力回路は、前記第1信号の一方が入力される、第1入力端子と、前記第1信号の他方が入力される、第2入力端子と、前記第1入力端子と、前記第1インバータの前記第2トランジスタのゲート及び前記第３インバータの前記第2トランジスタのゲートと、の間に接続される、第1キャパシタと、前記第2入力端子と、前記第２インバータの前記第2トランジスタのゲート及び前記第4インバータの前記第2トランジスタのゲートに接続される端子と、の間に接続される、第2キャパシタと、前記第1入力端子と、前記第1インバータの前記第3トランジスタのゲート及び前記第３インバータの前記第3トランジスタのゲートに接続される端子と、の間に接続される、第3キャパシタと、前記第2入力端子と、前記第２インバータの前記第3トランジスタのゲート及び前記第4インバータの前記第3トランジスタのゲートに接続される端子と、の間に接続される、第4キャパシタと、を備えてもよい。

【0013】

前記入力回路は、前記第1キャパシタの出力に、第1バイアス電圧を印加する、第1バイアス回路と、前記第2キャパシタの出力に、第2バイアス電圧を印加する、第2バイアス回路と、前記第3キャパシタの出力に、第3バイアス電圧を印加する、第3バイアス回路と、前記第4キャパシタの出力に、第4バイアス電圧を印加する、第4バイアス回路と、備えてもよい。

【0014】

前記第1バイアス電圧及び前記第2バイアス電圧は、前記第2トランジスタのしきい値電圧であってもよく、前記第3バイアス電圧及び前記第4バイアス電圧は、前記第3トランジスタのしきい値電圧であってもよい。

【0015】

前記入力回路は、前記正側電源電圧に接続される、第1定常電圧源と、前記負側電源電圧に接続される、第2定常電圧源と、を備えてもよく、
前記第1バイアス回路は、前記第1定常電圧源と、前記第1定常電圧源に接続される第1抵抗と、を備えてもよく、
前記第2バイアス回路は、前記第1定常電圧源と、前記第1定常電圧源に接続される第2抵抗と、を備えてもよく、
前記第3バイアス回路は、前記第2定常電圧源と、前記第2定常電圧源に接続される第3抵抗と、を備えてもよく、
前記第4バイアス回路は、前記第2定常電圧源と、前記第2定常電圧源に接続される第4抵抗と、を備えてもよい。

【0016】

前記第1バイアス回路、前記第2バイアス回路、前記第3バイアス回路、前記第4バイアス回路は、電圧を可変制御できてもよい。

【0017】

前記第1バイアス回路、前記第2バイアス回路、前記第3バイアス回路、前記第4バイアス回路は、前記正側電源電圧及び前記負側電源電圧のうち、少なくとも一方の変動に依存して出力する電流が変動する電流源を少なくとも1つ備えてもよい。

【0018】

前記電流源は、前記正側電源電圧又は前記負側電源電圧にゲートが接続されるトランジスタを備えてもよい。

【0019】

前記電流源は、前記正側電源電圧又は前記負側電源電圧と接続される抵抗を備えてもよい。

【0020】

前記第4トランジスタのソース、前記第7トランジスタのソース及び前記第8トランジスタのソースと、前記負側電源電圧との間に、さらに、パワーゲートトランジスタを備えてもよい。

【0021】

前記所定位相は、π /２であってもよい。

【0022】

前記第1信号を、n分周(nは、2以上の整数)した信号を生成してもよい。

【図面の簡単な説明】

【0023】

【図1】一実施形態に係る分周回路を示す図。

【図2】一実施形態に係る分周部を示す図。

【図3】一実施形態に係るインバータの回路図。

【図4】一実施形態に係る分周部をMOSFETで示した回路図。

【図5】一実施形態に係る入力回路の回路図。

【図6】一実施形態に係る入力回路の入出力信号のタイミングチャート。

【図7】一実施形態に係る分周部の入出力信号のタイミングチャート。

【図8】一実施形態に係る入力回路の回路図。

【図9】一実施形態に係る分周回路の回路図。

【図10】一実施形態に係る分周回路の回路図。

【図11】一実施形態に係る入力回路の回路図。

【図12】一実施形態に係る入力回路の回路図。

【図13】一実施形態に係る入力回路の回路図。

【図14】一実施形態に係る入力回路の回路図。

【図15】一実施形態に係る電流源の回路図。

【図16】一実施形態に係る電流源の回路図。

【図17】一実施形態に係る電流源の回路図。

【発明を実施するための形態】

【0024】

以下、図面を参照して本開示における実施形態の説明をする。図面は、説明のために用いるものであり、実際の装置における各部の構成の形状、サイズ、又は、他の構成とのサイズの比等が図に示されている通りである必要はない。また、図面は、簡略化して書かれているため、図に書かれている以外にも実装上必要な構成は、適切に備えるものとする。

【0025】

図1は、本開示における実施形態に係る分周回路の一例について、概略を示す図である。分周回路1は、入力回路10と、分周部20と、を備える。

【0026】

入力回路10は、アナログの差動信号IN(第1信号)が入力され、この差動信号INを分周部20に備えられるトランジスタを駆動するためのアナログ信号Vdr(第2信号)に変換して出力する回路である。以下、差動信号は、必要に応じて、+又は-を付与することにより表すことがある。例えば、上記のアナログの差動信号は、信号IN+、IN-と表すことがある。

【0027】

分周部20は、差動信号INを分周したデジタル信号を出力する。この分周部20は、一般的な分周回路であってもよい。一例として、分周回路1は、分周部20から、デジタルの差動クロック信号Qと、このクロック信号Qと所定位相ずれた差動クロック信号Iと、を出力する。例えば、分周回路1が2分周回路として動作する場合には、差動クロック信号Q+/Q-と、これらの信号からπ / ２位相がずれた差動クロック信号I+/I-と、を出力する。

【0028】

図2は、一般的な分周回路の概略の一例を示す図である。この図2を用いて、まず、基本的な構成である分周部20について説明する。

【0029】

一般的な分周回路においては、インバータにデジタルの差動クロック信号Vdrが入力されることにより、分周された信号Q、Iが出力される。しかしながら、この分周回路には、アナログの正弦波で表される差動信号を入力する場合には大きな振幅が必要となる。本実施形態においては、入力回路10により、分周部20を適切に駆動させることが可能なアナログ信号Vdrを駆動信号として生成して、正弦波の差動信号INを分周する。

【0030】

信号Q+、Q-間にある2つのインバータの組み合わせ、及び、信号I+、I-間にある2つのインバータの組み合わせは、それぞれがラッチ回路を形成する。このラッチ回路により、インバータからの出力が停止している間も、それぞれの組み合わせにおいて差動信号を生成して出力することができる。

【0031】

図3は、図2におけるインバータ回路についてMOSFETを用いて示す回路図である。図3は、例えば、図2において、信号I+が入力されて信号Q+を出力するインバータを示す回路である。

【0032】

インバータは、第1トランジスタM1と、第2トランジスタM2と、第3トランジスタM3と、第4トランジスタM4と、を備える。

【0033】

第1トランジスタM1は、例えば、pMOSであり、ソースが正側電源電圧Vddと接続され、ゲートにI+が印加される。

【0034】

第2トランジスタM2は、例えば、pMOSであり、ソースが第1トランジスタM1のドレインと接続され、ゲートにVdr-が印加される。

【0035】

第3トランジスタM3は、例えば、nMOSであり、ドレインが第2トランジスタM2のドレインと接続され、ゲートにVdr+が印加される。

【0036】

第4トランジスタM4は、例えば、nMOSであり、ドレインが第3トランジスタM3のソースと接続され、ソースが負側電源電圧Vssと接続され、ゲートが第1トランジスタM1のゲートと接続される。

【0037】

入力信号は、第1トランジスタM1のゲート及び第4トランジスタM4のゲートに印加される。出力信号は、第2トランジスタM2のドレイン及び第3トランジスタM3のドレインから出力される。

【0038】

信号Q+は、信号I+の否定となる値を、第2トランジスタM2、第3トランジスタM3が駆動するタイミングにおいて出力する。

【0039】

駆動信号であるVdr+/Vdr-は、それぞれが第2トランジスタM2、第3トランジスタM3のしきい値をまたぐような値を有するアナログ信号である。本実施形態に係る分周回路1においては、この駆動信号がそれぞれのトランジスタのしきい値に基づいて適切に振動するように、入力回路10がアナログの差動信号INを制御する。

【0040】

電源電圧は、正側、負側と記載しているが、これは、一般的な電源電圧Vdd、Vssと理解してよい。例えばより一般的に、負側電源電圧Vssは、接地点と接続される形態であってもよい。

【0041】

なお、各トランジスタの順番は、上記に限られるものではない。例えば、正側電源電圧Vddから、第2トランジスタM2、第1トランジスタM1、第4トランジスタM4、第3トランジスタM3と接続され、第3トランジスタM3のソースが負側電源電圧Vssと接続される構成であってもよい。

【0042】

図4は、図3のインバータの構成を用いて、分周部20の構成についてMOSFETを用いて書き換えた図である。ラッチ回路についても同様にMOSFETで書き換えている。

【0043】

図4に示すように、本実施形態に係る分周部20は、第1インバータ200と、第2インバータ202と、第3インバータ204と、第4インバータ206と、第1ラッチ回路210と、第2ラッチ回路212と、を備える。この分周部20は、アナログ信号Vn、Vpが入力されると、当該アナログ信号の周波数に基づいた分周信号I、Qを生成して出力する。アナログ信号Vn、Vpは、入力回路10によりアナログ差動信号INに基づいて生成された信号である。この信号の生成については、後述にて詳しく説明する。

【0044】

第1インバータ200は、図3と同様に接続された第1トランジスタM11と、第2トランジスタM12と、第3トランジスタM13と、第4トランジスタM14と、を備える。同様に、第2インバータ202は、第1トランジスタM21と、第2トランジスタM22と、第3トランジスタM23と、第4トランジスタM24と、を備える。第3インバータ204は、第1トランジスタM31と、第2トランジスタM32と、第3トランジスタM33と、第4トランジスタM34と、を備える。第4インバータ206は、第1トランジスタM41と、第2トランジスタM42と、第3トランジスタM43と、第4トランジスタM44と、を備える。

【0045】

ラッチ回路は、pMOSである第5トランジスタ、第6トランジスタと、nMOSである第7トランジスタ、第8トランジスタと、を備える。第5トランジスタは、ソースが正側電源電圧Vddと接続される。第6トランジスタは、ソースが正側電源電圧Vddと接続され、ドレインが第5トランジスタのゲートと接続され、ゲートが第5トランジスタのドレインと接続される。第7トランジスタは、ソースが負側電源電圧Vssと接続され、ドレインが第5トランジスタのドレインと接続される。第8トランジスタは、ソースが負側電源電圧Vssと接続され、ドレインが第6トランジスタのドレイン及び第7トランジスタのゲートと接続され、ゲートが第7トランジスタのドレインと接続される。このような形態をとることにより、クロック信号によらず、第5、第7トランジスタのドレインからの出力と、第6、第8トランジスタのドレインからの出力が反転した値となる。

【0046】

図2の接続に基づいて、図4の各トランジスタの接続について説明する。第1インバータ200、第2インバータ202、第3インバータ204、第４インバータ206は、それぞれ、図2の左下、左上、右下、右上に位置するインバータに対応する。第1ラッチ回路、第2ラッチ回路は、それぞれ、図2の左側、右側に位置するラッチ回路に対応する。

【0047】

図4における接続について説明する。

【0048】

Vp-、Vp+、Vn-、Vn+は、それぞれ、分周の対象となるアナログ差動信号の交流成分にバイアス電圧を重畳した信号であり、入力回路10から出力される信号である。Q+、Q-、I+、I-は、上述したように、分周回路1の出力となる分周されたクロック信号である。ここでは、便宜上、Q+を出力する端子を第1出力端子、Q-を出力する端子を第2出力端子、I+を出力する端子を第3出力端子、I-を出力する端子を第4出力端子と呼ぶ。通信関連においては、QとIは、区別する必要があるかもしれない概念であるが、本開示においては、これらは記号として用いているだけであり、特に信号の名称については、制限されるものではない。ただし、Q+とQ-、I+とI-は、それぞれ差動信号を構成する。

【0049】

第1出力端子は、第4インバータ206の第2トランジスタM42のドレイン及び第3トランジスタM43のドレインと、第1インバータ200の第1トランジスタM11のゲート及び第4トランジスタM14のゲートと、第2ラッチ回路212の第6トランジスタM26のドレイン及び第8トランジスタM28のドレインと接続される。入力されたVp-、Vn+の信号に基づいて、第4インバータ206から出力されるQ+の信号は、第1インバータ200及び第2ラッチ回路212に入力されるとともに、第1出力端子を介して出力される。Vp-、Vn+の信号により第4インバータ206の第2トランジスタM42及び第3トランジスタM43がオフする場合には、第2ラッチ回路212に保持されているQ+の信号が出力される。

【0050】

第2出力端子は、第3インバータ204の第2トランジスタM32のドレイン及び第3トランジスタM33のドレインと、第2インバータ202の第1トランジスタM21のゲート及び第4トランジスタM24のゲートと、第2ラッチ回路212の第5トランジスタM25のドレイン及び第7トランジスタM27のドレインと接続される。入力されたVp-、Vn+の信号に基づいて、第3インバータ204から出力されるQ-の信号は、第2インバータ202及び第2ラッチ回路212に入力されるとともに、第2出力端子を介して出力される。Vp-、Vn+の信号により第3インバータ204の第2トランジスタM32及び第3トランジスタM33がオフする場合には、第2ラッチ回路212に保持されているQ-の信号が出力される。

【0051】

第3出力端子は、第2インバータ202の第2トランジスタM22のドレイン及び第3トランジスタM23のドレインと、第4インバータ206の第1トランジスタM41のゲート及び第4トランジスタM44のゲートと、第1ラッチ回路210の第6トランジスタM16のドレイン及び第8トランジスタM18のドレインと接続される。入力されたVp+、Vn-の信号に基づいて、第2インバータ202から出力されるI+の信号は、第4インバータ206及び第1ラッチ回路210に入力されるとともに、第3出力端子を介して出力される。Vp+、Vn-の信号により第2インバータ202の第2トランジスタM22及び第3トランジスタM23がオフする場合には、第1ラッチ回路210に保持されているI+の信号が出力される。

【0052】

第4出力端子は、第1インバータ200の第2トランジスタM12のドレイン及び第3トランジスタM13のドレインと、第3インバータ204の第1トランジスタM31のゲート及び第4トランジスタM34のゲートと、第1ラッチ回路210の第5トランジスタM15のドレイン及び第7トランジスタM17のドレインと接続される。入力されたVp+、Vn-の信号に基づいて、第1インバータ200から出力されるI-の信号は、第3インバータ204及び第1ラッチ回路210に入力されるとともに、第4出力端子を介して出力される。Vp+、Vn-の信号により第2インバータ202の第2トランジスタM12及び第3トランジスタM13がオフする場合には、第1ラッチ回路210に保持されているI-の信号が出力される。

【0053】

このように、分周部20は、入力される信号Vp-、Vp+、及び、Vn-、Vn+により制御される。

【0054】

Vp-は、第3インバータ204の第2トランジスタM32及び第4インバータ206の第2トランジスタM42のしきい値電圧をまたぐようにその電圧値が振動する信号である。Vp+は、第1インバータ200の第2トランジスタM12及び第2インバータ202の第2トランジスタM22のしきい値電圧をまたぐようにその電圧値が振動する信号である。Vp-とVp+の交流成分は、差動信号を構成する。各インバータにおける第2トランジスタMx2が同じ素子であれば、例えば、Vp-、Vp+は、差動クロック信号の交流成分に、第2トランジスタMx2のしきい値電圧を重畳した信号として生成される。

【0055】

Vn-は、第1インバータ200の第3トランジスタM13及び第2インバータ202の第3トランジスタM23のしきい値電圧をまたぐようにその電圧値が振動する信号である。Vn+は、第3インバータ204の第3トランジスタM33及び第4インバータ206の第3トランジスタM43のしきい値電圧をまたぐようにその電圧値が振動する信号である。Vn-とVn+の交流成分は、差動信号を構成する。各インバータにおける第3トランジスタMx3が同じ素子であれば、例えば、Vn-、Vn+は、差動クロック信号の交流成分に、第3トランジスタMx３のしきい値電圧を重畳した信号として生成される。

【0056】

なお、本開示における形態は、図4の形態に限定されるものではなく、適切にアナログの駆動信号により分周可能な回路であれば、他の一般的な分周回路のインバータ、ラッチ回路等を分周部20として用いることもできる。

【0057】

本開示における実施形態においては、入力回路10がこのアナログの交流信号であるVn-、Vn+、Vp-、Vp+を適切に生成することにより、アナログ信号からA/D変換をするためのバッファを介することなく分周した信号を取得することができる。以下、入力回路10のいくつかの具体的な実施形態について説明する。

【0058】

(第1実施形態)
図5は、入力回路10の一例を示す図である。入力回路10は、キャパシタC1、C2、C3、C4と、定電圧源E1、E2と、抵抗R1、R2、R3、R4と、を備える。入力回路10は、入力端子としてアナログ信号IN+が印加される第1入力端子と、アナログ信号IN-が印加される第2入力端子と、を備える。

【0059】

第1入力端子は、キャパシタC1、抵抗R1、定電圧源E1を介して、正側電源電圧Vddに接続される。正側電源電圧は、定電圧源E1と抵抗R1を介して、少なくとも第1インバータ200及び第2インバータ202の第2トランジスタM12、M22のしきい値電圧(第1バイアス電圧)に制御される。アナログ信号IN+は、キャパシタC1を介してその交流成分が抽出され、この交流成分が、正側電源電圧Vdd、定電圧源E1、抵抗R1に生成される第1バイアス電圧である第2トランジスタM12、M22のしきい値電圧と重畳される。したがって、入力回路10は、Vp+として、第2トランジスタM12、M22のしきい値電圧と、入力されるアナログ信号IN+の交流成分と、が重畳された信号を出力する。

【0060】

また、第1入力端子は、キャパシタC2、抵抗R2、定電圧源E2を介して、負側電源電圧Vssに接続される。負側電源電圧は、定電圧源E2と抵抗R2を介して、少なくとも第3インバータ204及び第4インバータ206の第3トランジスタM33、M43のしきい値電圧(第2バイアス電圧)に制御される。信号IN+は、キャパシタC2を介してその交流成分が抽出され、この交流成分が、負側電源電圧Vss、定電圧源E2、抵抗R2に生成される第2バイアス電圧である第3トランジスタM33、M43のしきい値電圧と重畳される。したがって、入力回路10は、Vn-として、第3トランジスタM33、M34のしきい値電圧と、入力されるアナログ信号IN+の交流成分と、が重畳された信号を出力する。

【0061】

第2入力端子は、キャパシタC3、抵抗R3、定電圧源E2を介して、負側電源電圧Vssに接続される。負側電源電圧は、定電圧源E3と抵抗R3を介して、少なくとも第1インバータ200及び第2インバータ202の第3トランジスタM13、M23のしきい値電圧(第3バイアス電圧)に制御される。信号IN-は、キャパシタC3を介してその交流成分が抽出され、この交流成分が、負側電源電圧Vss、定電圧源E3、抵抗R3に生成される第3バイアス電圧である第3トランジスタM13、M23のしきい値電圧と重畳される。したがって、入力回路10は、Vn+として、第3トランジスタM13、M23のしきい値電圧と、入力されるアナログの信号IN-の交流成分と、が重畳された信号を出力する。

【0062】

また、第2入力端子は、キャパシタC4、抵抗R4、定電圧源E1を介して、正側電源電圧Vddに接続される。正側電源電圧は、定電圧源E1と抵抗R4を介して、少なくとも第3インバータ204及び第4インバータ206の第2トランジスタM32、M42のしきい値電圧(第4バイアス電圧)に制御される。信号IN-は、キャパシタC4を介してその交流成分が抽出され、この交流成分が、正側電源電圧Vdd、定電圧源E1、抵抗R4に生成される第4バイアス電圧である第2トランジスタM32、M42のしきい値電圧と重畳される。したがって、入力回路10は、Vp-として、第2トランジスタM32、M32のしきい値電圧と、入力されるアナログ信号IN-の交流成分と、が重畳された信号を出力する。

【0063】

望ましくは、それぞれのインバータの第2トランジスタMx2は、同じ素子を用い、同様に、それぞれのインバータの第3トランジスタMx3は、同じ素子を用いる。この望ましい形態においては、Vdd - E1を第2トランジスタのしきい値電圧、E2を第3トランジスタのしきい値電圧とする。そして、それぞれの抵抗により、電源側に交流成分が伝搬しないように制御する。この場合、第1バイアス電圧と、第4バイアス電圧は、同じ値であり、第2バイアス電圧と、第3バイアス電圧は同じ値である。

【0064】

バイアス電圧を生成する回路は、例えば、第1バイアス電圧から第4バイアス電圧までを生成する第1バイアス回路から第4バイアス回路が別々に備えられてもよい。上記の望ましい別の例においては、第1バイアス電圧と第2バイアスを生成することができればよく、この場合は、第1バイアス回路と第2バイアス回路と、が備えられればよい。

【0065】

また、それぞれのバイアス電圧としきい値電圧とは、等しいことが望ましいが、これには限られない。十分にしきい値電圧に近い値であれば、同様の分周を実現することができる。

【0066】

図6は、入力回路10の入出力信号であるINとVp、Vnのタイミングチャートである。図6に示されるように、Vn+/-は、IN+/-の交流成分を、E2、すなわち、第3トランジスタのしきい値電圧分増加させた信号となる。同様に、Vp+/-は、IN+/-の交流成分を、Vdd - E1、すなわち、第2トランジスタのしきい値電圧分バイアスをかけられた信号となる。

【0067】

図7は、分周部20の入出力信号であるVp、Vn、Q、Iのタイミングチャートである。この図に示すように、信号Vn、Vpに対して、Q+、I+、Q-、I-がそれぞれπ /２ずつ位相がずれた元のアナログ信号INの2倍の周期を有するクロック信号に変換できていることがわかる。

【0068】

以上のように、本実施形態によれば、オシレータにより発振されたアナログ信号について、分周する前にデジタル変換をすることなく、分周したデジタルのクロック信号を出力することが可能となる。この回路は、アナログ信号に対してキャパシタと抵抗といった構成を、従来の分周回路に追加するだけである。このため、アナログからデジタルへの変換バッファ等が必要となくなることにより、回路の面積の削減、及び、消費電力の削減を図ることができる。

【0069】

(第2実施形態)
図8は、入力回路10の別の例を示す図である。この図に示すように、入力回路10において用いられる定電圧源E1、E2の代わりに、電圧を可変とする電源を用いることができる。

【0070】

本実施形態においては、前述の実施形態の定電圧源の代わりに、可変トランジスタT1、T2を用いてINに重畳するバイアス電圧を可変とする構成をとる。左側に配置されるカレントミラー回路により定電流源の電流が出力される。このカレントミラーのゲート電位は、可変トランジスタT1のゲート電位と同電位となる。このため、可変トランジスタT1ともカレントミラーを構成し、可変トランジスタT1の素子係数を変更することにより、出力される電流の倍率を変更できる。正側電源電圧Vddとキャパシタを介して、この出力が接続されることにより、可変の電圧へと変化する。この電圧は、ダイオード接続されるトランジスタにより、適切な電圧へと変換され、それぞれに対応する抵抗を介して、入力側のキャパシタから出力された交流成分に重畳され信号Vnを生成する。

【0071】

次の段に位置するカレントミラー回路に、右に位置するカレントミラーの電流がさらにミラーリングされる。ここで、可変トランジスタT2の素子係数を変更することにより、左側のカレントミラーの倍率を変更することができる。この後は、上記のVn側の動作と同様の動作により、信号Vpを生成する。

【0072】

以上のように、本実施形態によれば、クロック信号の交流成分に重畳される電圧値を適切に変化させることが可能となる。高周波数帯においては、MOSFETの性能により、ゲート－ソース間電圧がしきい値電圧よりも大きくなり、又は、小さくなるときに、性能通りに追従できない可能性がある。このような場合に、クロック信号に重畳する電圧値をしきい値電圧よりも大きく(nMOS)、又は、小さく(pMOS)することで、安定した性能が得られることがある。入力回路10において重畳する信号の電圧を可変トランジスタにより制御することで、より様々な周波数のクロック信号に対応することが可能となるとともに、しきい値電圧通りの制御ができる周波数帯においては、消費電力をあげないようにすることが可能となる。

【0073】

また、各インバータにおいて同じそれぞれのトランジスタに対して同じ素子を用いている場合には、プロセスのばらつきによりウェハ間で差が存在する場合がある。このような個体差により、前述の第1実施形態のように定電圧源をしきい値電圧とすると、分周の動作が適切ではない場合がある。このような場合においても、本実施形態のようにバイアス電圧を制御することができれば、個体差によらずに適切に分周することが可能となる。また、温度変化等により素子の係数が変化する場合においても、適切にバイアス電圧を制御することにより、適切な分周を実現することが可能となる。

【0074】

(第3実施形態)
図9は、分周部20にパワーゲートをもうけた分周回路1を示す図である。トランジスタT3は、ソースが負側電源電圧Vssと接続され、ドレインがそれぞれのインバータの第4トランジスタ及びそれぞれのラッチ回路の第7、第8トランジスタのソースと接続され、ゲートにイネーブル信号が入力される。すなわち、分周部20のトランジスタT3以外のトランジスタは、トランジスタT3を介して負側電源電圧Vssと接続される。

【0075】

イネーブル信号ENにより、分周部20と、電源回路との接続がオン、オフされる。このことにより、分周が必要ではない場合においては、分周回路1の機能を停止することが可能となる。

【0076】

図9においては、パワーゲートとしてトランジスタT3のみが備えられるが、これに限定されるものではなく、複数のトランジスタがパワーゲートとしてトランジスタT3と並列に備えられていてもよい。

【0077】

以上のように、本実施形態によれば、パワーゲートとなるトランジスタを備えることにより、分周回路1を動作させない場合におけるリーク電流を抑制し、消費電力を削減することが可能となる。

【0078】

なお、本形態は、単独で用いられてもよいし、他の実施形態と併用してもよい。例えば、前述の第2実施形態や、後述の各実施形態において、パワーゲートを備えることも可能であり、上記の効果を奏することができる。

【0079】

(第4実施形態)
図10は、インバータのクロック信号による制御をまとめた分周回路1を示すものである。この図10に示すように、第1インバータ200と第2インバータ202は、第2トランジスタM12と第3トランジスタM13を共有してもよい。同様に、第3インバータ204と、第4インバータ206も、第2トランジスタM32と第3トランジスタM33を共有してもよい。

【0080】

このように、信号Vp+/Vp-、Vn+/Vn-が入力されるトランジスタを共有することにより、動作をより高速にすることができる。

【0081】

(第5実施形態)
図8の入力回路10を用いると、それぞれのインバータについては、電源電圧の変動に影響を受けないが、それぞれのラッチ回路は、電源電圧の変動の影響を受ける。本実施形態では、図8の入力回路10と比較して、全体的な分周回路1としてより電源電圧の影響を受けづらい回路について説明する。

【0082】

図11は、本実施形態に係る入力回路10を示す回路図である。入力回路10は、カレントミラー回路とクロック信号に直流成分を重畳するトランジスタとの間に、電源電圧をゲートに印加されるトランジスタT4、T5を備える。この2つのトランジスタT4、T5は、電源電圧によりドレイン電流が流れるので、バイアス電圧にも電源電圧の変動の影響を与える。

【0083】

具体的には、トランジスタT4は、例えば、pMOSであり、ソースが正側電源電圧Vddに接続され、ドレインがトランジスタT1のドレインと接続され、ゲートが負側電源電圧Vssに接続される。ゲートが負側電源電圧Vssに接続されることにより、このトランジスタT4は、ソースからドレインに一方向に電流を流すダイオードとして動作する。このダイオードの性能は、ソース及びゲートの接続関係から、電源電圧に依存する。

【0084】

同様に、トランジスタT5は、例えば、nMOSであり、ソースが負側電源電圧Vssに接続され、ドレインがトランジスタT2のドレインと接続され、ゲートが正側電源電圧Vddに接続される。ゲートが正側電源電圧Vddに接続されることにより、このトランジスタT5は、ドレインからソースに一方向に電流を流すダイオードとして動作する。このダイオードの性能は、ソース及びゲートの接続関係から、電源電圧に依存する。

【0085】

入力回路10において、バイアス電圧を電源電圧の変動に影響を受ける形態とすることにより、入力回路10の出力する重畳信号が電源電圧の影響を受けることとなる。この入力回路10の出力は、分周部20におけるインバータの駆動電圧となるため、それぞれのインバータが電源電圧の変動に影響されて駆動することとなる。

【0086】

以上のように、本実施形態に係る入力回路10によれば、分周部20における各回路の駆動を電源電圧の変動とともに変化させる。すなわち、分周部20においてインバータ、ラッチ回路の双方が電源電圧の変動の影響を同じ程度受けることとなる。この結果、分周回路1の電源電圧変動に対する耐性を高めることができ、電源電圧が変動する場合においても、より安定した動作を実現することが可能となる。

【0087】

例えば、分周部20のインバータのトランジスタの状態がSSであると、温度が低温であり電源電圧が高電位となる場合に、ラッチ回路のトランジスタの能力がインバータのトランジスタの能力よりも高くなる。このため、インバータ回路において、ラッチ回路のオン、オフを逆転させるような電位を印加させる必要があるが、インバータ回路の駆動能力が足りない場合には、小さい入力振幅における分周動作が困難となる。

【0088】

また、逆に、インバータのトランジスタの状態がFFであると、温度が高温であり電源電圧が低電位となる場合に、ラッチ回路のトランジスタの能力が低くなり、ラッチ回路において状態の保持が困難となる。この場合にも、小さな入力振幅における分周動作が困難となる。

【0089】

本実施形態のように、インバータを駆動するためのバイアス電圧を、ラッチ回路が依存する電源電圧と同じように変動させることにより、このような電源電圧の変動がある場合においても、インバータ及びラッチ回路を適切に動作させることが可能となり、分周回路1の動作を安定化させることができる。

【0090】

(第6実施形態)
前述の第5実施形態の変形例として、バイアス電圧を生成する回路において電圧の変動に依存する一般的な形態を説明する。

【0091】

図12は、本実施形態に係る入力回路10の回路図である。入力回路10は、バイアス電圧を生成するための電流源Id1、Id2を備える。この電流源Id1、Id2は、それぞれが電源電圧に依存する(電源電圧からの影響を受けやすい)電流源である。例えば、図11の回路におけるトランジスタT4、T5の動作により、図11に示す入力回路10は、図12に示す入力回路10の一例であることがわかる。

【0092】

図13は、本実施形態に係る入力回路10の別の例の回路図である。入力回路10は、バイアス電圧を生成するための電流源Id1、Id2と、さらに、電流源Ii1、Ii2を備える。電流源Ii1、Ii2は、それぞれが電源電圧に依存しない(電源電圧からの影響を受けにくい)電流源である。このような電流源Ii1、Ii2を備えることにより、バイアス電圧が電源電圧から受ける影響の大きさを制御することもできる。

【0093】

図14は、図13に示す入力回路10の別の例である。電流源Id1、Id2、Ii1、Ii2に加え、電源電圧に依存する電流源Id3、Id4及び電源電圧に依存しない電源流Ii3、Ii4を備える。

【0094】

図14の形態においては、電流源Id1、Ii1は、Vn+を生成するバイアス電圧の生成に使用される。電流源Id2、Ii2は、Vp+を生成するバイアス電圧の生成に使用される。電源流Id3、Ii3は、Vn-を生成するバイアス電圧の生成に使用される。電流源Id4、Ii4は、Vp-を生成するバイアス電圧の生成に使用される。前述の各実施形態においては、Vn+とVn-を生成するバイアス電圧と、Vp+とVp-を生成するバイアス電圧の2種類のバイアス電圧を生成していたが、このように、分周部20を駆動するために入力回路10が出力するそれぞれの信号に対するバイアス電圧を生成してもよい。

【0095】

図15は、電源電圧に依存する電流源の一例を示す図である。左側に示すのが、Vnに対するバイアス電圧を生成するための電流源である。これは、図11に示した例と同様であり、ソースが正側電源電圧Vddに接続され、ゲートが負側電源電圧Vssに接続されるpMOSを用いて構成される。

【0096】

右側に示すのが、Vpに対するバイアス電圧を生成するための電流源である。こちらも図11に示した例と同様であり、ソースが負側電源電圧Vssに接続され、ゲートが正側電源電圧Vddに接続されるnMOSを用いて構成される。

【0097】

図16は、電源電圧に依存する電流源の別の例を示す図である。図15におけるMOSFETをより単純に、抵抗に置き換えることもできる。図15の場合と同様に、単純な構成でありプロセスが簡単になる一方で、回路面積を広くする必要がある。このため、目的に応じて適切にいずれかを選択することができる。

【0098】

図17は、電源電圧に依存しない電源流の一例を示す図である。入力回路10は、電源電圧に依存しない電流源Ii1等として、BGR(Bandgap reference)と、2つのカレントミラーを用いた回路を備えてもよい。BGRは、電源電圧に依存しづらい電圧源であり、このBGRから生成されて電圧をカレントミラーの入力とすることにより、電源電圧の依存性が小さい電流を生成する。

【0099】

より詳しくは、左側のカレントミラーでは、ゲート電圧がBGRにより生成される。このことから、ドレイン電流は電源電圧依存の少ない電流となり、この電流がミラーリングされる。そして、Vp側のバイアス電圧を生成する電流は、このカレントミラーにより生成された電流に基づいて生成されるため、電源電圧依存の小さい電流となる。

【0100】

左側のカレントミラーで生成された電流は、右側のカレントミラーの入力となる。このため、右側のカレントミラーからも電源電圧依存の小さい電流を複製することが可能となる。この生成された電流によりVn側のバイアス電圧が生成される。このため、Vn側のバイアス電圧を生成するための電流の電源電圧依存の小さい電流となる。

【0101】

以上のように、本実施形態によれば、電源電圧に依存する電流源をp/nの双方においてバイアス電圧を生成するために少なくとも1つ用いることにより、分周部20におけるインバータとラッチ回路との電圧依存性の影響差を小さくすることができる。このようにバイアス電圧を生成することにより、入力回路10は、電源電圧の変動に対して安定性を向上したアナログ信号を生成することが可能となる。

【0102】

なお、図11から図14の形態においては、適宜ノイズ除去用のキャパシタ等をさらに備えていてもよい。例えば、バイアス電圧である定電圧源E1の出力端となるトランジスタのドレインとVddの間、バイアス電圧である定電圧源E2の出力端となるトランジスタのドレインとVssの間等に、適宜キャパシタがさらに設けられていてもよい。

【0103】

(第7実施形態)
前述の各実施形態における入力回路10及び分周部20により形成される分周回路1は、特に、分周部20の一部(例えば、第1インバータ200、第2インバータ202及び第1ラッチ回路210の組み合わせ)は、D-FFに置き換えることができる。このことから、この入力回路10と同等の構成を用いてD-FFに対するクロック信号をアナログ信号として生成することができる。

【0104】

このことから、本開示におけるすべての実施形態に係る入力回路10によれば、3分周以上の分周回路の入力信号をアナログ信号とすることができる。前述の各実施形態においては、2分周の回路について説明したが、上述したように、3分周以上の分周回路であっても、同様にこの入力回路10を適用することができる。

【0105】

前述した各実施形態に係る分周回路は、例えば、RF送受信機回路内の高周波数信号の処理に用いられてもよい。また、CMOSを用いたイメージセンサにおけるクロック信号を生成するADPLL(All Digital Phase Locked Loop)に用いられてもよい。これらの用途に限定されるものではなく、クロック信号の分周が用いられる装置等に利用することができる。

【0106】

前述した実施形態は、以下のような形態としてもよい。

【0107】

(1)
トランジスタを有する、インバータと、
アナログの差動信号である第1信号を、前記トランジスタを駆動するための差動アナログ信号である第2信号に変換する、入力回路と、
を備える分周回路。

【0108】

(2)
前記トランジスタは、MOSFETであり、
前記入力回路は、前記第1信号の交流成分にバイアス電圧を重畳して、前記トランジスタのしきい値電圧よりも低い電圧と前記トランジスタのしきい値電圧よりも高い電圧との間を振動する前記第2信号に変換する、
(1)に記載の分周回路。

【0109】

(3)
前記インバータは、nMOSと、pMOSと、を備え、
前記入力回路は、
前記nMOSのしきい値電圧と、前記差動信号の交流成分とを重畳した信号と、
前記pMOSのしきい値電圧と、前記差動信号の交流成分とを重畳した信号と、
を生成する、
(2)に記載の分周回路。

【0110】

(4)
前記入力回路は、
前記差動信号を構成する一方の信号である第1差動信号の交流成分を抽出するキャパシタと、
前記差動信号を構成する他方の信号である第2差動信号の交流成分を抽出するキャパシタと、
を備える、
(2)又は(3)に記載の分周回路。

【0111】

(5)
ラッチ回路、をさらに備える、
(2)に記載の分周回路。

【0112】

(6)
前記インバータは、
p型MOSFETであり、ソースが正側電源電圧と接続される、第1トランジスタと、
p型MOSFETであり、ソースが前記第1トランジスタのドレインと接続される、第2トランジスタと、
n型MOSFETであり、ドレインが前記第2トランジスタのドレインと接続される、第3トランジスタと、
n型MOSFETであり、ドレインが前記第3トランジスタのソースと接続され、ソースが負側電源電圧と接続され、ゲートが前記第1トランジスタのゲートと接続される、第4トランジスタと、
を備え、
前記ラッチ回路は、
p型MOSFETであり、ソースが前記正側電源電圧と接続される、第5トランジスタと、
p型MOSFETであり、ソースが前記正側電源電圧と接続され、ドレインが前記第5トランジスタのゲートと接続され、ゲートが前記第5トランジスタのドレインと接続される、第6トランジスタと、
n型MOSFETであり、ドレインが前記第5トランジスタのドレインと接続され、ソースが前記負側電源電圧と接続される、第7トランジスタと、
n型MOSFETであり、ドレインが前記第6トランジスタのドレイン及び前記第7トランジスタのゲートと接続され、ソースが前記負側電源電圧と接続され、ゲートが前記第7トランジスタのドレインと接続される、第8トランジスタと、
を備え、
前記分周回路は、
第1インバータ、第2インバータ、第3インバータ及び第4インバータと、
第1ラッチ回路及び第2ラッチ回路と、
第1出力端子、第2出力端子、第3出力端子及び第4出力端子と、
を備え、
前記第1出力端子は、前記第1インバータの前記第1トランジスタのゲートと、前記第4インバータの前記第2トランジスタのドレインと、前記第2ラッチ回路の前記第6トランジスタのドレインと、に接続され、第1出力信号を出力し、
前記第2出力端子は、前記第2インバータの前記第1トランジスタのゲートと、前記第3インバータの前記第2トランジスタのドレインと、前記第2ラッチ回路の前記第5トランジスタのドレインと、に接続され、前記第1出力信号と差動信号を形成する第2出力信号を出力し、
前記第3出力端子は、前記第4インバータの前記第1トランジスタのゲートと、前記第2インバータの前記第2トランジスタのドレインと、前記第1ラッチ回路の前記第6トランジスタのドレインと、に接続され、前記第1出力信号と所定位相がずれた第3出力信号を出力し、
前記第4出力端子は、前記第3インバータの前記第1トランジスタのゲートと、前記第1インバータの前記第2トランジスタのドレインと、前記第1ラッチ回路の前記第5トランジスタのドレインと、に接続され、前記第3出力信号と差動信号を形成する第4出力信号を出力する、
(5)に記載の分周回路。

【0113】

(7)
前記入力回路は、
前記第1信号の一方が入力される、第1入力端子と、
前記第1信号の他方が入力される、第2入力端子と、
前記第1入力端子と、前記第1インバータの前記第2トランジスタのゲート及び前記第2インバータの前記第2トランジスタのゲートと、の間に接続される、第1キャパシタと、
前記第2入力端子と、前記第3インバータの前記第2トランジスタのゲート及び前記第4インバータの前記第2トランジスタのゲートに接続される端子と、の間に接続される、第2キャパシタと、
前記第1入力端子と、前記第1インバータの前記第3トランジスタのゲート及び前記第2インバータの前記第3トランジスタのゲートに接続される端子と、の間に接続される、第3キャパシタと、
前記第2入力端子と、前記第3インバータの前記第3トランジスタのゲート及び前記第4インバータの前記第3トランジスタのゲートに接続される端子と、の間に接続される、第4キャパシタと、
を備える、(6)に記載の分周回路。

【0114】

(8)
前記入力回路は、
前記第1キャパシタの出力に、第1バイアス電圧を印加する、第1バイアス回路と、
前記第2キャパシタの出力に、第2バイアス電圧を印加する、第2バイアス回路と、
前記第3キャパシタの出力に、第3バイアス電圧を印加する、第3バイアス回路と、
前記第4キャパシタの出力に、第4バイアス電圧を印加する、第4バイアス回路と、
を備える、
(7)に記載の分周回路。

【0115】

(9)
前記第1バイアス電圧及び前記第2バイアス電圧は、前記第2トランジスタのしきい値電圧であり、
前記第3バイアス電圧及び前記第4バイアス電圧は、前記第3トランジスタのしきい値電圧である、
(8)に記載の分周回路。

【0116】

(10)
前記入力回路は、
前記正側電源電圧に接続される、第1定常電圧源と、
前記負側電源電圧に接続される、第2定常電圧源と、
を備え、
前記第1バイアス回路は、前記第1定常電圧源と、前記第1定常電圧源に接続される第1抵抗と、を備え、
前記第2バイアス回路は、前記第1定常電圧源と、前記第1定常電圧源に接続される第2抵抗と、を備え、
前記第3バイアス回路は、前記第2定常電圧源と、前記第2定常電圧源に接続される第3抵抗と、を備え、
前記第4バイアス回路は、前記第2定常電圧源と、前記第2定常電圧源に接続される第4抵抗と、を備える、
(8)に記載の分周回路。

【0117】

(11)
前記第1バイアス回路、前記第2バイアス回路、前記第3バイアス回路、前記第4バイアス回路は、電圧を可変制御できる、
(8)に記載の分周回路。

【0118】

(12)
前記第1インバータ及び前記第2インバータは、前記第2トランジスタ及び前記第3トランジスタを共有し、
前記第3インバータ及び前記第4インバータは、前記第2トランジスタ及び前記第3トランジスタを共有する、
(6)から(11)のいずれかに記載の分周回路。

【0119】

(13)
前記第1バイアス回路、前記第2バイアス回路、前記第3バイアス回路、前記第4バイアス回路は、前記正側電源電圧及び前記負側電源電圧のうち、少なくとも一方の変動に依存して出力する電流が変動する電流源を少なくとも1つ備える、
(8)から(10)のいずれかに記載の分周回路。

【0120】

(14)
前記電流源は、前記正側電源電圧又は前記負側電源電圧にゲートが接続されるトランジスタを備える、
(13)に記載の分周回路。

【0121】

(15)
前記電流源は、前記正側電源電圧又は前記負側電源電圧と接続される抵抗を備える、
(13)に記載の分周回路。

【0122】

(16)
前記第4トランジスタのソース、前記第7トランジスタのソース及び前記第8トランジスタのソースと、前記負側電源電圧との間に、さらに、パワーゲートトランジスタを備える、
(6)から(15)のいずれかに記載の分周回路。

【0123】

(17)
前記所定位相は、π /２である、
(6)から(16)のいずれかに記載の分周回路。

【0124】

(18)
前記第1信号を、n分周(nは、2以上の整数)した信号を生成する、
(1)から(17)のいずれかに記載の分周回路。

【0125】

本開示の態様は、前述した実施形態に限定されるものではなく、想到しうる種々の変形も含むものであり、本開示の効果も前述の内容に限定されるものではない。各実施形態における構成要素は、適切に組み合わされて適用されてもよい。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。

【符号の説明】

【0126】

1: 分周回路、
10: 入力回路、20: 分周部、
200: 第1インバータ、202: 第2インバータ、204: 第3インバータ、206: 第4インバータ、
210: 第1ラッチ回路、212: 第2ラッチ回路、

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】