特許 7731372 デジタル画素センサのためのシステム、方法、デバイス、およびデータ構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-08-21

(45)【発行日】2025-08-29

(54)【発明の名称】デジタル画素センサのためのシステム、方法、デバイス、およびデータ構造

(51)【国際特許分類】

   H04N 25/78 20230101AFI20250822BHJP

   H04N 25/77 20230101ALI20250822BHJP

【ＦＩ】

H04N25/78

H04N25/77

【請求項の数】 17

(21)【出願番号】P 2022570308

(86)(22)【出願日】2021-05-24

(65)【公表番号】

(43)【公表日】2023-07-28

(86)【国際出願番号】 SG2021050284

(87)【国際公開番号】W WO2021236020

(87)【国際公開日】2021-11-25

【審査請求日】2024-03-06

(31)【優先権主張番号】63/029,057

(32)【優先日】2020-05-22

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】521182560

【氏名又は名称】ブリルニクス シンガポール プライベート リミテッド

(74)【代理人】

【識別番号】110001863

【氏名又は名称】弁理士法人アテンダ国際特許事務所

(72)【発明者】

【氏名】宇野 正幸

(72)【発明者】

【氏名】池野 理門

(72)【発明者】

【氏名】宮内 健

(72)【発明者】

【氏名】盛 一也

(72)【発明者】

【氏名】大和田 英樹

【審査官】越河 勉

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０２７３１１４（ＵＳ，Ａ１）

【文献】特開２０２０－０３９０１７（ＪＰ，Ａ）

【文献】国際公開第２０１７／０１８２１５（ＷＯ，Ａ１）

【文献】J. P. Crooks et al.，A CMOS Image Sensor With In-Pixel ADC, Timestamp, and Sparse Readout，IEEE SENSORS JOURNAL，Vol.9, No.1，米国，IEEE，2009年01月，p.20-28

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／７８

Ｈ０４Ｎ ２５／７７

(57)【特許請求の範囲】

【請求項1】

撮像システムであって、
アクティブ画素と、
前記アクティブ画素に動作可能に結合されたバックエンドアナログ－デジタル変換（ＡＤＣ）およびメモリ回路と
を備え、
前記バックエンドＡＤＣおよびメモリ回路は、
前記アクティブ画素に動作可能に結合され、前記アクティブ画素の出力を受け取るように構成された比較器と、
書き込み制御回路と、
前記書き込み制御回路に動作可能に結合されたＡＤＣメモリと、
前記書き込み制御回路に動作可能に結合されたステートラッチであって、前記ＡＤＣメモリへの書き込みがイネーブルであるかディセーブルであるかを制御するように構成されたステートラッチと
を備え、
前記撮像システムであって、前記書き込み制御回路は、
第１の入力として前記比較器からの出力を、第２の入力として正帰還回路の出力を受け取るように構成された正帰還回路
を備え、
前記書き込み制御回路は、
トランジスタのペアを備える初期化回路であって、前記トランジスタのペアは、ＮＡＮＤゲートとして機能するように構成される、初期化回路をさらに備える
撮像システム。

【請求項2】

請求項１に記載の撮像システムであって、前記正帰還回路の前記出力が第１の値であるとき、前記正帰還回路はロック状態である
請求項１記載の撮像システム。

【請求項3】

請求項２に記載の撮像システムであって、前記初期化回路は、前記ステートラッチから出力された制御信号を使用して前記正帰還回路の前記ロック状態を解除するように構成される
請求項２記載の撮像システム。

【請求項4】

請求項１に記載の撮像システムであって、前記正帰還回路は反転器を備える
請求項１記載の撮像システム。

【請求項5】

請求項１に記載の撮像システムであって、前記撮像システムによって実行されるＡＤＣ動作は、前記ステートラッチを使用して制御され、前記ステートラッチは、前記ＡＤＣ動作を制御するために１ビットブール制御信号を出力するように構成される
請求項１記載の撮像システム。

【請求項6】

請求項５に記載の撮像システムであって、前記ＡＤＣ動作は、タイムスタンプＡＤＣ動作、高変換ゲインＡＤＣ動作、または低変換ゲインＡＤＣ動作のうちの少なくとも１つを含む
請求項５記載の撮像システム。

【請求項7】

請求項１に記載の撮像システムであって、前記ステートラッチから出力される制御信号は、前記ＡＤＣメモリに動作可能に結合されたワード線をフリップすることによって、前記ＡＤＣメモリへの前記書き込みがイネーブルであるかディセーブルであるかを制御する 請求項１記載の撮像システム。

【請求項8】

撮像システムであって、
アクティブ画素と、
前記アクティブ画素に動作可能に結合されたバックエンドアナログ－デジタル変換（ＡＤＣ）およびメモリ回路と
を備え、
前記バックエンドＡＤＣおよびメモリ回路は、
前記アクティブ画素に動作可能に結合され、前記アクティブ画素の出力を受け取るように構成された比較器と、
書き込み制御回路と、
前記書き込み制御回路に動作可能に結合されたＡＤＣメモリと、
前記書き込み制御回路に動作可能に結合されたステートラッチであって、前記ＡＤＣメモリへの書き込みがイネーブルであるかディセーブルであるかを制御するように構成されたステートラッチと
を備え、
前記撮像システムであって、前記書き込み制御回路は、
前記比較器の出力と関連づけられた第１のトランジスタと、正帰還回路の出力と関連づけられた第２のトランジスタとを備える正帰還回路と、
第３のトランジスタおよび第４のトランジスタから形成されるトランジスタペアを備える初期化回路と
を備える
撮像システム。

【請求項9】

請求項８に記載の撮像システムであって、
前記第１のトランジスタのゲートの論理状態または前記第２のトランジスタのゲートの論理状態がハイである場合、前記書き込み制御回路の出力は第１の値であり、
前記第３のトランジスタのゲートの論理状態と前記第４のトランジスタのゲートの論理状態の両方がローである場合、前記書き込み制御回路の前記出力は第２の値である
請求項８記載の撮像システム。

【請求項10】

請求項８に記載の撮像システムであって、
前記第３のトランジスタのゲートの論理状態または前記第４のトランジスタのゲートの論理状態がハイである場合、前記書き込み制御回路の出力は第１の値である、または
前記第３のトランジスタの前記ゲートの前記論理状態と前記第４のトランジスタの前記ゲートの前記論理状態の両方がローである場合、前記書き込み制御回路の前記出力は第２の値である。
請求項８に記載の撮像システム。

【請求項11】

撮像システムのためのバックエンドアナログ－デジタル変換（ＡＤＣ）およびメモリ回路であって、前記バックエンドＡＤＣおよびメモリ回路は、
アクティブ画素に動作可能に結合され、前記アクティブ画素の出力を受け取るように構成された比較器と、
書き込み制御回路と、
前記書き込み制御回路に動作可能に結合されたＡＤＣメモリと、
前記書き込み制御回路に動作可能に結合されたステートラッチであって、前記ＡＤＣメモリへの書き込みがイネーブルであるかディセーブルであるかを制御するように構成されたステートラッチと
を備え、
前記書き込み制御回路は、第１の入力として前記比較器からの出力を、第２の入力として正帰還回路の出力を受け取るように構成された正帰還回路であって、正帰還回路の前記出力が第１の値であるとき、正帰還回路はロック状態である、正帰還回路と、前記ステートラッチから出力された制御信号を使用して前記正帰還回路の前記ロック状態を解除するように構成される初期化回路とを備える撮像システム。

【請求項12】

請求項１１に記載のバックエンドＡＤＣおよびメモリ回路であって、ＡＤＣ動作は前記ステートラッチを使用して制御され、前記ステートラッチは,前記ＡＤＣ動作を制御するために１ビットブール制御信号を出力するように構成される
請求項１１に記載の撮像システム。

【請求項13】

請求項１１に記載のバックエンドＡＤＣおよびメモリ回路であって、前記ステートラッチから出力される制御信号は、前記ＡＤＣメモリに動作可能に結合されたワード線をフリップすることによって、前記ＡＤＣメモリへの前記書き込みがイネーブルであるかディセーブルであるかを制御する
請求項１１に記載の撮像システム。

【請求項14】

請求項１１に記載のバックエンドＡＤＣおよびメモリ回路であって、前記初期化回路はトランジスタのペアを備え、前記トランジスタのペアは、ＮＡＮＤゲートとして機能するように構成される
請求項１１に記載の撮像システム。

【請求項15】

請求項１１に記載のバックエンドＡＤＣおよびメモリ回路であって、前記書き込み制御回路は、
前記比較器の出力と関連づけられた第１のトランジスタと、正帰還回路の出力と関連づけられた第２のトランジスタとを備える正帰還回路と、
第３のトランジスタおよび第４のトランジスタから形成されるトランジスタペアを備える初期化回路と
を備える
請求項１１に記載の撮像システム。

【請求項16】

請求項１５に記載のバックエンドＡＤＣおよびメモリ回路であって、
前記第1のトランジスタのゲートの論理状態または前記第２のトランジスタのゲートの論理状態がハイである場合、前記書き込み制御回路の出力は第１の値であり、
前記第３のトランジスタのゲートの論理状態と前記第４のトランジスタのゲートの論理
状態の両方があるローである場合、前記書き込み制御回路の前記出力は第２の値である
請求項１５に記載の撮像システム。

【請求項17】

請求項１５に記載のバックエンドＡＤＣおよびメモリ回路であって、
前記第３のトランジスタのゲートの論理状態または前記第４のトランジスタのゲートの
論理状態がハイである場合、前記書き込み制御回路の出力は第１の値である、または
前記第３のトランジスタの前記ゲートの前記論理状態と前記第４のトランジスタの前記ゲートの前記論理状態の両方がローである場合、前記書き込み制御回路の前記書き込み制御回路出力は第２の値となる
請求項１５に記載の撮像システム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０２０年５月２２日に出願された、「Ｓｙｓｔｅｍ， Ｍｅｔｈｏｄ， Ｄｅｖｉｃｅ ａｎｄ Ｄａｔａ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｄｉｇｉｔａｌ Ｐｉｘｅｌ Ｓｅｎｓｏｒｓ」という名称の米国仮特許出願第６３，０２９，０５７号の利益を主張するものであり、その開示は、その全体が参照により本明細書に組み込まれる。

【背景技術】

【0002】

画像センシングアプリケーションに使用されるデジタル画素（ピクセル）センサ（ＤＰＳ）は周知である。複数の転送ゲートを有する画素領域にアクティブ画素構造で使用される相補型金属酸化膜半導体（ＣＭＯＳ）フォトダイオードを利用するイメージセンサシステムも周知である。しかしながら、これらの周知のＤＰＳシステムは、画素サイズを拡大縮小するとき、画素領域からの完全電荷転送を達成することは不可能である。完全電荷転送の欠如は、ＤＰＳのノイズ、開口率、遅れ、および他の属性に悪影響を及ぼし得る。

【発明の概要】

【発明が解決しようとする課題】

【0003】

信号処理のために光変換部と特定用途向け集積回路（ＡＳＩＣ）部とを含むＤＰＳシステムも周知である。しかしながら、これらのＤＰＳシステムは、アナログ－デジタル変換（ＡＤＣ）データビットから分離されたフラグビットを実施するので、これらのＤＰＳシステムは、書き込み制御および読み出しに関するフラグビットのための独立した読み出し制御信号の必要性のために複雑な読み出し手順の使用を必要とするという点で、技術的課題が生じる。このように生じる、これらのＤＰＳシステムの別の技術的課題は、複雑な読み出し手順が、使用されるワイヤの数の増加を引き起こし、これにより、小さい画素サイズを有するＤＰＳシステムが妨害され得ることである。

【課題を解決するための手段】

【0004】

したがって、本開示の１つまたは複数の態様は、イメージセンサシステムに関する。このイメージセンサシステムは、各々がアナログ－デジタル変換（ＡＤＣ）に結合された１つまたは複数のアクティブ画素を含む。いくつかの実施形態では、ＡＤＣは、比較器（コンパレータ）と、データバスに結合されたメモリと、書き込み制御回路とを含む。いくつかの態様は、ＤＰＳ撮像システムにおいて使用するための固体デバイスに関する。いくつかの実施形態では、固体デバイスは、双方向電荷転送のために構成された少なくとも１つの画素領域を含む。固体デバイスは、第１の転送ゲートと、第１のポリ層と第１の電荷ウェル層とを有する第２の転送ゲートとを含み、画素領域の第１の側から画素領域の第２の側への電子ドリフト電流を引き起こし、それによって、第１の転送ゲートおよび第２の転送ゲートの動作に基づいて双方向電荷転送を提供するように構成される。

【0005】

本開示の別の態様は、画素回路を備えるＤＰＳイメージセンサにおいて使用するための装置に関する。いくつかの実施形態では、画素回路は、少なくとも２つの転送ゲートと、フォトダイオード領域と、浮遊拡散（フローティングディフュージョン）領域とを含む。いくつかの実施形態では、画素回路は、第１の転送ゲートおよび第２の転送ゲートの誘導電界によるフォトダイオード領域からフローティングディフュージョン領域への最適化された電荷移動のために構成される。

【0006】

本開示の別の態様は、ＤＰＳ半導体デバイスを形成する方法に関する。いくつかの実施形態では、この方法は、基板層を用意することと、この基板層上に、第１の導電性を有する第１の注入層を形成することとを含む。いくつかの実施形態では、方法は、第１の層の少なくとも一部分の上に、第２の導電性を有する第２の注入層を形成することと、第２の注入層上に少なくとも第１の転送ゲートおよび第２の転送ゲートを形成することとを含む。いくつかの実施形態では、第１の転送ゲートおよび第２の転送ゲートの動作は、第１の注入層から第２の注入層への電子ドリフト電流を引き起こす。いくつかの実施形態では、電子ドリフト電流は、基板層から第１の注入層への、および第１の注入層から第１のゲートまたは第２のゲートへの双方向電荷転送に対応する。

【0007】

本開示のさらに別の態様は、間接的なＴｉｍｅ ｏｆ Ｆｌｉｇｈｔ測定において使用するためのＤＰＳデバイスに関する。いくつかの実施形態では、ＤＰＳデバイスは、フォトダイオードと、第１のフローティングディフュージョンと、第２のフローティングディフュージョンと、第１の転送ゲートと、第２の転送ゲートとを含む。いくつかの実施形態では、ＤＰＳデバイスは、ＤＰＳデバイスに近接した物体への物理的距離を決定するための方法を実施するように構成される。いくつかの実施形態では、この方法は、第１の転送ゲートまたは第２の転送ゲートのどちらかを切り換えることによって、フォトダイオードによって収集された電荷を第１のフローティングディフュージョンまたは第２のフローティングディフュージョンに転送することと、第１のフローティングディフュージョンまたは第２のフローティングディフュージョン内の電荷に基づいて、受け取られるインパルスの遅延を決定することとを含む。いくつかの実施形態では、物理的物体への距離を決定することは、遅延に基づく。

【0008】

本開示のいくつかの態様は、少なくとも１つのＡＤＣと、書き込み制御回路と、ステートラッチと、ＡＤＣメモリとを有するイメージセンサシステムにおいて使用するためのデータ構造に関する。いくつかの実施形態では、このデータ構造は、フラグビットと、ＡＤＣビットとを含む。いくつかの実施形態では、フラグビットは、データ構造を通信するために書き込み制御回路およびデータラッチを利用する少なくとも１つのＡＤＣのための状態制御のために構成される。

【0009】

本開示のこれらおよび他の目的、特徴、および特性、ならびに構造の関係要素の動作および機能の方法と、製造の部分と経済の組み合わせは、添付の図面を参照しながら、以下の説明および添付の特許請求の範囲を考慮すれば、より明らかになろう。以下の説明、添付の特許請求の範囲、および添付の図面はすべて、本明細書の一部を形成し、さまざまな図で同じ参照番号は対応する部分を示す。しかしながら、図面は、例示および説明のみを目的としたものであり、本開示の制限の定義として意図されたものではないことが、明確に理解されるであろう。

【図面の簡単な説明】

【0010】

【図1A】１つまたは複数の実施形態による、例示的なＤＰＳ画像センシングシステムの概略表現である。

【0011】

【図1B】１つまたは複数の実施形態による、別の例示的なＤＰＳ画像センシングシステムの概略表現である。

【0012】

【図2A】１つまたは複数の実施形態による、例示的なアクティブ画素の概略表現である。

【図2B】１つまたは複数の実施形態による、例示的なアクティブ画素の概略表現である。

【0013】

【図3A】１つまたは複数の実施形態による、図２Ａ～図２Ｂの例示的なアクティブ画素の回路図である。

【図3B】１つまたは複数の実施形態による、図２Ａ～図２Ｂの例示的なアクティブ画素の回路図である。

【0014】

【図4A】１つまたは複数の実施形態による、例示的なアクティブ画素の概略表現である。

【図4B】１つまたは複数の実施形態による、例示的なアクティブ画素の概略表現である。

【0015】

【図5A】１つまたは複数の実施形態による、図４Ａ～図４Ｂの例示的なアクティブ画素の回路図である。

【図5B】１つまたは複数の実施形態による、図４Ａ～図４Ｂの例示的なアクティブ画素の回路図である。

【0016】

【図6A】１つまたは複数の実施形態による、例示的なアクティブ画素の概略表現である。

【図6B】１つまたは複数の実施形態による、例示的なアクティブ画素の概略表現である。

【0017】

【図7A】１つまたは複数の実施形態による、図６Ａ～図６Ｂの例示的なアクティブ画素の回路図である。

【図7B】１つまたは複数の実施形態による、図６Ａ～図６Ｂの例示的なアクティブ画素の回路図である。

【0018】

【図8A】１つまたは複数の実施形態による、例示的なアクティブ画素の上面図の概略表現である。

【図8B】１つまたは複数の実施形態による、例示的なアクティブ画素の側面図の概略表現である。

【0019】

【図9A】１つまたは複数の実施形態による、例示的なアクティブ画素の上面図の概略表現である。

【図9B】１つまたは複数の実施形態による、例示的なアクティブ画素の側面図の概略表現である。

【0020】

【図10A】１つまたは複数の実施形態による、例示的なアクティブ画素のシミュレーション結果を示す電荷ポテンシャル図である。

【図10B】１つまたは複数の実施形態による、例示的なアクティブ画素の上面図の概略表現である。

【0021】

【図11A】１つまたは複数の実施形態による、例示的なアクティブ画素の上面図の概略表現である。

【図11B】１つまたは複数の実施形態による、例示的なアクティブ画素の上面図の概略表現である。

【図11C】１つまたは複数の実施形態による、例示的なアクティブ画素の側面図の概略表現である。

【0022】

【図12A】１つまたは複数の実施形態による、例示的な非共有アクティブ画素システムの概略表現である。

【図12B】１つまたは複数の実施形態による、例示的な共有アクティブ画素システムの概略表現である。

【0023】

【図13】１つまたは複数の実施形態による、例示的な共有アクティブ画素システムの概略表現である。

【0024】

【図14】１つまたは複数の実施形態による、図１２Ａ～図１２Ｂおよび図１３のアクティブ画素システムに対応する例示的なタイミング図である。

【0025】

【図15】１つまたは複数の実施形態による、例示的なバックエンドＡＤＣおよびメモリ回路の概略表現である。

【0026】

【図16】１つまたは複数の実施形態による、例示的なバックエンドＡＤＣおよびメモリ回路の概略表現である。

【0027】

【図17】１つまたは複数の実施形態による、バックエンドＡＤＣおよびメモリ回路の例示的な動作のタイミング図である。

【0028】

【図18A】１つまたは複数の実施形態による、例示的なデータ構造の概略表現である。

【図18B】１つまたは複数の実施形態による、例示的なデータ構造の概略表現である。

【0029】

【図18C】１つまたは複数の実施形態による、例示的なメモリアレイの概略表現である。

【0030】

【図19】１つまたは複数の実施形態による、バックエンドＡＤＣおよびメモリ回路の例示的な動作のタイミング図である。

【0031】

【図20】１つまたは複数の実施形態による、例示的なＤＰＳ画像センシングシステムの概略表現である。

【0032】

【図21】１つまたは複数の実施形態による、読み出し／書き込み制御回路とデータメモリとを含む例示的なシステムの概略表現である。

【0033】

【図22】１つまたは複数の実施形態による、ＡＤＣの例示的な動作のタイミング図である。

【0034】

【図23A】１つまたは複数の実施形態による、例示的なデータ構造の概略表現である。

【図23B】１つまたは複数の実施形態による、例示的なデータ構造の概略表現である。

【図23C】１つまたは複数の実施形態による、例示的なデータ構造の概略表現である。

【0035】

【図24】１つまたは複数の実施形態による、ＡＤＣの例示的な動作のタイミング図である。

【0036】

【図25】１つまたは複数の実施形態による、読み出し／書き込み制御回路とステートラッチとを含む例示的なシステムの概略表現である。

【0037】

【図26】１つまたは複数の実施形態による、読み出し／書き込み制御回路とステートラッチとを含む例示的なシステムの概略表現である。

【0038】

【図27】１つまたは複数の実施形態による、ＡＤＣの例示的な動作のタイミング図である。

【0039】

【図28A】１つまたは複数の実施形態による、例示的なデータ構造の概略表現である。

【図28B】１つまたは複数の実施形態による、例示的なデータ構造の概略表現である。

【図28C】１つまたは複数の実施形態による、例示的なデータ構造の概略表現である。

【発明を実施するための形態】

【0040】

次に、本出願は、図面を参照しながら詳細に説明され、図面は、当業者が本発明を実施することを可能にするように本発明の例示的な例として提供される。特に、以下の図および例は、本発明の範囲を単一の実施形態に限定することを意味するものではなく、説明または図示される要素のいくつかまたはすべての交換によって、他の実施形態も可能である。

【0041】

さらに、本発明のいくつかの要素が、既知の構成要素を使用して部分的または完全に実施可能である場合、本出願の理解のために必要であるそのような既知の構成要素のそれらの部分のみが説明され、そのような既知の構成要素の他の部分の詳細な説明は、本発明を曖昧にしないように省略される。本明細書で使用されるとき、「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」という単数形は、コンテキストが別段に明確に規定しない限り、複数の参照を含む。本明細書で使用されるとき、２つ以上の部分または構成要素が「結合される」という記述は、その部分が直接的または間接的のどちらかで（すなわち、リンクが生じる限り、１つまたは複数の中間部分または構成要素を通して）接合されるかまたは一緒に動作することを意味するものとする。

【0042】

本明細書において別段に規定されていない限り、当業者に明らかであるように、ハードウェア内で実施されると説明される実施形態は、それに限定されるべきではなく、ソフトウェア内で、またはソフトウェアとハードウェアの組み合わせ内で実施される実施形態を含むことができ、逆も同様である。本明細書において説明される例示的な実施形態では、単数の構成要素を示す一実施形態は、限定的と考えられるべきではない。むしろ、本明細書において別段に明示的に述べられない限り、複数の同じ構成要素を含む他の実施形態も包含され、逆も同様である。さらに、本明細書または特許請求の範囲における任意の用語は、普通でないまたは特別な意味であると明示的に記載されない限り、そのようなものとされる意図はない。さらに、本出願は、本明細書において例示と呼ばれる既知の構成要素との、現在および将来周知の等価物を包含する。

【0043】

本明細書で使用されるとき、「直接的に結合される」は、２つの要素が互いと直接的に接触することを意味する。本明細書で使用されるとき、「固定的に結合される」または「固定される」は、互いに対して一定の方向を維持しながら１つのものとして移動するように２つの構成要素が結合されることを意味する。本明細書で使用されるとき、「動作可能に結合される」は、２つの要素が一緒に機能するようなやり方で２つの要素が結合されることを意味する。「動作可能に結合された」２つの要素は、それらの間の直接的な接続または永続的な接続を必要としないことが理解されるべきである。

【0044】

本明細書で使用されるとき、「一体的」という用語は、構成要素が単一の部品またはユニットとして作製されることを意味する。すなわち、別々に作製され、次いでユニットとして互いに結合された部品を含む構成要素は、「一体的」な構成要素または本体ではない。本明細書において用いられるとき、２つ以上の部分または構成要素が互いと「係合する」という記述は、それらの部分が、直接的に、または１つもしくは複数の中間部分もしくは構成要素を通して、のどちらかで、互いに対して力を及ぼすことを意味するものとする。本明細書において用いられるとき、「番号」という用語は、１または１よりも大きい整数（すなわち、複数）を意味するものとする。たとえば、限定するものではないが、頂部、底部、左、右、上部、下部、前面、背面、およびそれらの派生語などの、本明細書において使用される方向の句は、図面に示される要素の方向に関係したものであり、特許請求の範囲に明確に記載されない限り、それに対する制限ではない。

【0045】

以下でさらに詳細に説明されるように、本明細書において説明される実施形態の方法、システム、デバイス、および装置は、電界の生成を介したフォトダイオード内での完全な電荷転送のために構成されたアクティブ画素センサ（たとえば、相補型金属酸化膜半導体（ＣＭＯＳ）センサ）を含んでよい。以下でさらに詳細に説明されるように、生成される電界は、２つの転送ゲートの動作によって促進されてよい。２つの転送ゲートの動作は、２つの方向にドリフト電流を誘導し、それによって、フォトダイオードからフローティングディフュージョン領域への双方向の完全な電荷転送を提供し得る。したがって、遅れを減少させる技術的な効果が達成可能である。

【0046】

図１Ａは、１つまたは複数の実施形態による、例示的なＤＰＳ画像センシングシステム１００Ａの概略表現である。ＤＰＳ画像センシングシステム１００Ａは、バックエンドＡＤＣおよびメモリ回路１１５に動作可能に結合されたセンシングフロントエンド回路１１２を含んでよい。バックエンド（ｂａｃｋ－ｅｎｄ）ＡＤＣおよびメモリ回路は、本明細書ではバックエンド（Ｂａｃｋ－ｅｎｄ）ＡＤＣおよびメモリ回路と互換的に呼ばれることがある。いくつかの実施形態では、センシングフロントエンド回路１１２は、結合キャパシタＣｃを介してバックエンドＡＤＣおよびメモリ回路１１５に動作可能に結合されてよい。いくつかの実施形態では、センシングフロントエンド回路１１２は、アクティブ画素１１０を含んでよい。本明細書において説明されるように、「アクティブ画素」という用語は、「画素デバイス」という用語と互換的に呼ばれることがある。いくつかの実施形態では、バックエンドＡＤＣおよびメモリ回路１１５は、比較器１２０、書き込み制御回路１３０、ステートラッチ１４０、ＡＤＣメモリ１５０の１つもしくは複数のインスタンス、結合キャパシタＣｃ、または他の構成要素を含んでよい。本明細書において説明されるように、「画素センサ」、「画素」、「デジタル画素」、および「画素部分」という用語は、１つまたは複数の光検出器、フォトダイオード、光起電デバイス、固体トランジスタデバイス、または他の画像センシング構成要素の１つまたは複数のインスタンスを指し、本明細書において互換的に使用されてよい。追加的に、本明細書において説明されるように、「フォトダイオード」および「光検出器」という用語は、感光性である電気的特性を有する２端子光起電固体半導体デバイスを指し、本明細書において互換的に使用されてよい。

【0047】

いくつかの実施形態では、ＤＰＳ画像センシングシステム１００Ａは、各々が読み出し／書き込みデータバス線１６０に結合された専用信号処理回路（たとえば、比較器１２０、書き込み制御回路１３０、ＡＤＣメモリ１５０）を有するアクティブ画素の２Ｄアレイ内で利用されることがある。タイムコードが、タイムコード発生器（図示せず）から読み出し／書き込みデータバス線１６０に供給されてよい。タイムコードは、当業者によって理解されるように、カウント値である。タイムコードは、以下でさらに説明されるＡＤＣコードに対応する。いくつかの実施形態では、専用信号処理回路を有するアクティブ画素の２Ｄアレイは、ＤＰＳオンチップとしてパッケージングされることがある。ＤＰＳオンチップパッケージは、接合構成要素、保護ガラス、および／または他の構成要素を含んでよい。たとえば、ＤＰＳオンチップパッケージは、ＤＰＳオンチップをプリント回路基板（ＰＣＢ）に動作可能に結合させるための接触パッドを含んでよい。

【0048】

比較器１２０は、ラッチ（たとえば、ステートラッチ１４０）に結合された１ビット比較器を含んでよい。いくつかの実施形態では、比較器１２０は、入力電圧（たとえば、Ｖｓｉｇ）を対応するデジタル値（たとえば、図１Ａの入口１０７に示されるＶＲＡＭＰの中間値）に変換することによって、ＡＤＣ機能を提供し得る。いくつかの実施形態では、バックエンドＡＤＣおよびメモリ回路１１５のステートラッチ１４０および書き込み制御回路１３０は、ＡＤＣメモリ１５０と通じてよい。いくつかの実施形態では、ステートラッチ１４０の出力は、ＡＤＣ動作を制御するために使用される。たとえば、ＡＤＣ動作は、ステートラッチ１４０でラッチされ、これから出力され得る１ビットブール制御信号を使用して、制御されることがある。ＡＤＣ動作は、１つまたは複数の異なるモードを含んでよい。たとえば、ＡＤＣ動作は、タイムスタンプＡＤＣ動作と、高変換ゲインＡＤＣ（ＨＣＧ ＡＤＳ）と、低変換ゲインＡＤＣ（ＬＣＧ ＡＤＣ）とを含んでよい。

【0049】

ステートラッチ１４０およびその機能に関係する追加の詳細は、以下で図１７を参照して記載され得る。

【0050】

ＡＤＣメモリ１５０は、ステートラッチ１４０内に保持される状態データ（たとえば、ＳＴＡＴＥ＿ＤＡＴＡ１４２）に対応するデータビットを記憶するように構成されてよい。いくつかの実施形態では、ＡＤＣメモリ１５０は、グレイコードカウンタを含むことがある。いくつかの実施形態では、ＡＤＣメモリ１５０は、フラグビットと、データビットとを含み、これらは、以下でさらに詳細に説明されるＤＰＳデータ構造を利用し得る。

【0051】

書き込み制御回路１３０は、正帰還回路１３１と、初期化回路１３２とを含んでよい。いくつかの実施形態では、正帰還回路１３１は、第１の入力として比較器１２０からの出力と、第２の入力として正帰還回路１３１からの出力を受けるように構成された、多入力論理ゲートである。たとえば、論理ゲートはＮＯＲであってよい。正帰還回路１３１は、論理ゲート（たとえば、ＮＯＲゲート）の出力を入力として受け取るように構成された反転器（インバータ）も含んでよい。いくつかの実施形態では、初期化回路１３２は、ＮＡＮＤゲートとして機能するように構成されたトランジスタのペアを含んでよい。たとえば、トランジスタのペアは、図１５を参照してより詳細に説明されるｐＭＯＳトランジスタのペアであってよい。いくつかの実施形態では、正帰還回路１３１からの信号（ＦＢ）がＦＢ＝１であるとき、正帰還回路１３１はロックされる。初期化回路１３２は、ステートラッチ１４０から受け取られる制御信号を使用して、正帰還回路１３１をロックされることから解放するために使用されてよい。

【0052】

図１Ｂは、１つまたは複数の実施形態による、別の例示的なＤＰＳ画像センシングシステム１００Ｂの概略表現である。いくつかの実施形態では、アクティブ画素１１０は第１の基板１１１内に形成され、バックエンドＡＤＣおよびメモリ回路１１５内に含まれる各要素（たとえば、比較器１２０、書き込み制御回路１３０、ステートラッチ１４０、ＡＤＣメモリ１５０）は、第２の基板１０６内に形成されてよい。「アクティブ画素」という用語は、本明細書において「光電変換読み出し部」と互換的に呼ばれることがある。ＤＰＳ画像センシングシステム１００Ｂのアクティブ画素１１０は、フォトダイオード（光電変換素子）と、画素内アンプとを含んでよい。より具体的には、アクティブ画素１１０は、たとえば、光電変換素子であるフォトダイオードＰＤ１を含むことがある。フォトダイオードＰＤ１に対して、転送素子として働く１つの転送トランジスタＴＧ１－Ｔｒ、リセット素子として働く１つのリセットトランジスタＲＳＴ１－Ｔｒ、ソースフォロワ素子として働く１つのソースフォロワトランジスタＳＦ１－Ｔｒ、電流源素子として働く１つのカレントトランジスタＩＣ１－Ｔｒ、１つの蓄積トランジスタＣＧ１－Ｔｒ、蓄積キャパシタ素子として働く１つの蓄積キャパシタＣＳ１、出力ノードＮＤ１として働く１つのフローティングディフュージョンＦＤ１、および１つの読み出しノードＮＤ２が提供される。上記で説明されたように、アクティブ画素１１０は、５つのトランジスタ（５Ｔｒ）、すなわち、転送トランジスタＴＧ１－Ｔｒと、リセットトランジスタＲＳＴ１－Ｔｒと、ソースフォロワトランジスタＳＦ１－Ｔｒと、カレントトランジスタＩＣ１－Ｔｒと、蓄積トランジスタＣＧ１－Ｔｒとを含んでよい。

【0053】

いくつかの実施形態では、ソースフォロワトランジスタＳＦ１－Ｔｒ、カレントトランジスタＩＣ１－Ｔｒ、および読み出しノードＮＤ２はともに、出力バッファ部１０３を構成する。いくつかの実施形態では、蓄積トランジスタＣＧ１－Ｔｒと、蓄積キャパシタ素子として働く蓄積キャパシタＣＳ１はともに、電荷蓄積部１０２を構成する。

【0054】

いくつかの実施形態では、アクティブ画素１１０の出力バッファ部１０３の読み出しノードＮＤ２は、バックエンドＡＤＣおよびメモリ回路１１５の入力部に接続される。いくつかの実施形態では、アクティブ画素１１０は、出力ノードとして働くフローティングディフュージョンＦＤ１内の電荷を、電荷の量に対応するレベルの電圧信号に変換し、この電圧信号ＶｓｉｇをバックエンドＡＤＣおよびメモリ回路１１５に出力し得る。

【0055】

アクティブ画素１１０は、バックエンドＡＤＣおよびメモリ回路１１５の第１の比較動作期間において、光電変換素子であるフォトダイオードＰＤ１から蓄積期間内に出力ノードとして働くフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に対応する電圧信号Ｖｓｉｇを出力し得る。

【0056】

いくつかの実施形態では、アクティブ画素１１０は、バックエンドＡＤＣおよびメモリ回路１１５の第２の比較動作期間内に、蓄積期間に続く転送期間内に出力ノードとして働くフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１に蓄積された電荷に対応する電圧信号Ｖｓｉｇを出力し得る。アクティブ画素１１０は、第２の比較動作期間内に、読み出しリセット信号（信号電圧）および読み出し信号（信号電圧）を、画素信号としてバックエンドＡＤＣおよびメモリ回路１１５に出力し得る。

【0057】

そのうえ、アクティブ画素１１０は、バックエンドＡＤＣおよびメモリ回路１１５の第３の比較動作期間内に、蓄積期間に続く転送期間内に電荷蓄積部１０２内に蓄積された電荷と出力ノードとして働くフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１内に蓄積された電荷（を合計する）の合計に対応する電圧信号Ｖｓｉｇを出力し得る。アクティブ画素１１０は、第３の比較動作期間内に、読み出しリセット信号（信号電圧）および読み出し信号（信号電圧）を、画素信号としてバックエンドＡＤＣおよびメモリ回路１１５に出力し得る。

【0058】

いくつかの実施形態では、アクティブ画素１１０は、出力ノードＮＤ１であるフローティングディフュージョンＦＤ１における電荷の第１の量によって決定される第１の変換ゲイン（たとえば、高変換ゲイン：ＨＣＧ）との変換によって取得される第１の読み出しリセット信号を出力バッファ部１０３から読み出すために、第１のリセット期間内に第１の変換ゲインリセット読み出し動作を実行し得る。アクティブ画素１１０は、出力ノードＮＤ１であるフローティングディフュージョンＦＤ１における電荷の第１の量によって決定される第１の変換ゲイン（ＨＣＧ）との変換によって取得される第１の読み出し信号を出力バッファ部１０３から読み出すために、第１のリセット期間後の転送期間に続く読み出し期間内に第１の変換ゲイン信号読み出し動作を実行し得る。

【0059】

その後、アクティブ画素１１０は、蓄積キャパシタＣＳ１における電荷と出力ノードＮＤ１であるフローティングディフュージョンＦＤ１における電荷の合計に等しい電荷の第２の量によって決定される第２の変換ゲイン（たとえば、低変換ゲイン：ＬＣＧ）との変換によって取得される第２の読み出し信号を出力バッファ部１０３から読み出すために、第２の変換ゲイン信号読み出し動作を実行し得る。この後、アクティブ画素１１０は、電荷の第２の量によって決定される第２の変換ゲイン（ＬＣＧ）との変換によって取得される第２の読み出しリセット信号を出力バッファ部１０３から読み出すために、第２のリセット期間内に第２の変換ゲインリセット読み出し動作を実行し得る。

【0060】

上記で説明されたように、いくつかの実施形態では、固体撮像デバイスであってよいＤＰＳ画像センシングシステム１００Ｂは、バックエンドＡＤＣおよびメモリ回路１１５の第１の比較動作期間内はタイムスタンプ（ＴＳ）モードで動作し、第２の比較動作期間内はＨＣＧ（第１の変換ゲイン）モードで動作し、第３の比較動作期間内はＬＣＧ（第２の変換ゲイン）モードで動作することがある。

【0061】

フォトダイオードＰＤ１は、入射光の量によって決定される量で信号電荷（電子）を生成し得、それを蓄積し得る。信号電荷が電子であり、各トランジスタがｎ型トランジスタであってよい場合の説明が、以下に与えられる。しかしながら、信号電荷が正孔であることができるまたは各トランジスタがｐ型トランジスタであることができることも、可能である。さらに、いくつかの実施形態では、複数のフォトダイオードと転送トランジスタは、トランジスタを共有してよい。

【0062】

いくつかの実施形態では、各アクティブ画素１１０内のフォトダイオード（ＰＤ）は、埋め込み型フォトダイオード（ＰＰＤ）であってよい。フォトダイオード（ＰＤ）を形成するための基板表面上に、ダングリングボンドまたは他の欠陥による表面準位があることがあり、したがって、熱エネルギーにより多くの電荷（暗電流）が生成されることがあり、そのため、信号が正確に読み出され損ねる。埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部の表面は、暗電流の信号への混合を減少させるために埋め込まれてよい。

【0063】

アクティブ画素１１０の転送トランジスタＴＧ１－Ｔｒは、フォトダイオードＰＤ１とフローティングディフュージョンＦＤ１との間に接続され、制御線を通じてそのゲートに印加される制御信号ＴＧによって制御され得る。転送トランジスタＴＧ１－Ｔｒは、光電変換によって生じさせられ、次いでフォトダイオードＰＤ１内に蓄積された電荷（電子）をフローティングディフュージョンＦＤ１に転送するために、制御信号ＴＧがハイ（Ｈ）レベルである転送期間中に選択されて導電状態のままであってよい。フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１が所定のリセット電位にリセットされた後、転送トランジスタＴＧ１－Ｔｒは、制御信号ＴＧがロー（Ｌ）レベルに設定される非導電状態に入ることがあり、フォトダイオードＰＤ１は蓄積期間に入る。これらの状況下で、入射光の強度が非常に高い（たとえば、入射光の量が非常に大きい）場合、オーバーフローを通じてのオーバーフロー電荷が転送トランジスタＴＧ１－Ｔｒの下を通ることができるので、飽和電荷量を上回る電荷が、フローティングディフュージョンＦＤ１に溢れ出すことがある。入射光が非常に高い照度を有する場合、たとえば、フローティングディフュージョンＦＤ１において飽和電荷量を上回る電荷は、オーバーフローを通じてのオーバーフロー電荷が蓄積トランジスタＣＧ１－Ｔｒの下を通るので、蓄積キャパシタＣＳ１に溢れ出すことがある。

【0064】

リセットトランジスタＲＳＴ１－Ｔｒは、電源電圧ＶＡＡＰＩＸの電源線ＶａａｐｉｘとフローティングディフュージョンＦＤ１との間に接続され、制御線を通じてそのゲートに印加される制御信号ＲＳＴによって制御されてよい。リセットトランジスタＲＳＴ１－Ｔｒは、フローティングディフュージョンＦＤ１を電源電圧ＶＡＡＰＩＸの電源線Ｖａａｐｉｘの電位にリセットするために、制御信号ＲＳＴがＨレベルであるリセット期間中に選択されて導電状態のままであってよい。

【0065】

蓄積トランジスタＣＧ１－Ｔｒは、フローティングディフュージョンＦＤ１とリセットトランジスタＲＳＴ１－Ｔｒとの間に接続されてよく、蓄積キャパシタＣＳ１は、（ｉ）フローティングディフュージョンＦＤ１とリセットトランジスタＲＳＴ１－Ｔｒとの間の接続ノードＮＤ３と（ｉｉ）基準電位ＶＳＳとの間に接続されてよい。蓄積トランジスタＣＧ１－Ｔｒは、制御線を通じてそのゲートに印加される制御信号ＤＣＧによって制御され得る。蓄積トランジスタＣＧ１－Ｔｒは、フローティングディフュージョンＦＤ１と蓄積キャパシタＣＳ１を接続するように、制御信号ＤＣＧがＨレベルであるリセット期間中に選択されて導電状態のままであってよい。ここで、ＤＰＳ画像センシングシステム１００Ｂは、アクティブ画素１１０が、信号の照度に応じて、出力ノードとして働くフローティングディフュージョンＦＤ１と蓄積キャパシタＣＳ１を選択的に接続（結合）し得るように構成されてもよい。

【0066】

ソースフォロワ素子として働くソースフォロワトランジスタＳＦ１－Ｔｒは、そのソースでは読み出しノードＮＤ２に、そのドレインでは電源線Ｖａａｐｉｘに、そのゲートではフローティングディフュージョンＦＤ１に接続されてよい。電流源素子として働くカレントトランジスタＩＣ１－Ｔｒのドレインおよびソースは、読み出しノードＮＤ２と基準電位ＶＳＳ（たとえば、ＧＮＤ）との間に接続されてよい。カレントトランジスタＩＣ１－Ｔｒのゲートは、制御信号ＶＢＮＰＩＸの供給線に接続されてよい。読み出しノードＮＤ２とバックエンドＡＤＣおよびメモリ回路１１５の入力部との間の信号線ＬＳＧＮ１は、ソースフォロワトランジスタＳＦ１－Ｔｒおよび／または電流源素子として働くカレントトランジスタＩＣ１－Ｔｒによって駆動され得る。

【0067】

図２Ａ～図２Ｂは、１つまたは複数の実施形態による、それぞれ例示的なアクティブ画素２１０および２６０の概略表現である。図２Ａは、アクティブ画素２１０の上面図２００の概略表現を示す。図２Ｂは、アクティブ画素２６０の上面図２５０の概略表現を示す。いくつかの実施形態では、アクティブ画素２１０は、図１Ａのアクティブ画素１１０と同じであるかまたはこれに類似してよい。代替的に、２つの転送ゲートではなく単一の転送ゲートを含めるなどの適切な修正を加えれば、アクティブ画素２１０は、図１Ｂのアクティブ画素１１０と同じであるかまたはこれに類似してよい。いくつかの実施形態では、アクティブ画素２１０は、双方向電荷転送フォトダイオード（ＰＤ）２１２を含む非共有フローティングディフュージョン構造に対応する。いくつかの実施形態では、アクティブ画素２１０は、裏面照射型埋め込み型フォトダイオードを実施する。「非共有」という句は、フローティングディフュージョンノード２２４および２２６がＰＤ２１２の単一のインスタンスから転送された電荷を受け取るように構成されていることを指す。いくつかの実施形態では、図１ＡのＤＰＳ画像センシングシステム１００Ａまたは図１ＢのＤＰＳ画像センシングシステム１００Ｂは、共有フローティングディフュージョンノードからの信号を処理することがあり、これは、以下でさらに詳細に論じられる。

【0068】

アクティブ画素２１０は、転送ゲート２１４および２１６に動作可能に結合されたＰＤ２１２を含んでよく、転送ゲート２１４および２１６は、本明細書においてＴＤ２１４および２１６と互換的に呼ばれることもある。いくつかの実施形態では、転送ゲート２１４と２１６は、ＰＤ２１２の両側に非対称的に存在する。たとえば、転送ゲート２１４は、ＰＤ２１２の右上隅に存在することがあり、転送ゲート２１６は、ＰＤ２１２の右下隅に存在することがある。転送ゲート２１４および２１６はそれぞれ、フローティングディフュージョンノード２２４および２２６を含んでよい。いくつかの実施形態では、転送ゲート２１４および２１６は、フローティングディフュージョン層として構成されるポリ層および電荷ウェル層と交差するアクティブ層を含んでよい。図２Ｂは、アクティブ画素２６０の例示的な図であり、アクティブ画素２６０は、転送ゲート２１６がフローティングディフュージョンノード２２６ではなくドレイン２２７に電荷を出力することを除いて、図２Ａのアクティブ画素２１０に類似している。

【0069】

いくつかの実施形態では、転送ゲート２１４および２１６は、電子ドリフト電流を生成させることによって、ＰＤ２１２内での完全画素内電荷転送を容易にし得る。図２Ａおよび図２Ｂには、電子ドリフト電流に対応する電子流２１９が示されている。電子流２１９は、ＰＤ２１２の第１の側２１８からＰＤ２１２領域の第２の側２２０に（たとえば、点Ｘから点Ｘ’に）向けられることがある。その場合、ドリフト電流は、ＰＤ２１２の第２の側２２０からＰＤ２１２領域の第１の側２１８に（たとえば、点Ｘ’から点Ｘに）向けられることがある。電子ドリフト電流は、電界によって引き起こされ得る。アクティブ画素２１０に印加される電界によって、ＰＤ２１２内の電子が、印加された電界に基づいて特定の方向に移動させられる。いくつかの実施形態では、電界は、ＰＤ２１２の不純物濃度勾配によって生成され、これは、以下でさらに詳細に論じられる。また、（たとえば、ＰＤ２１２の不純物濃度勾配の実施を介して）ＰＤ２１２内に電界を形成することによって、および２つの（２）転送ゲート（たとえば、転送ゲート２１４および２１６）の動作によって、ＰＤ２１２の電子の双方向電荷転送が達成され得る。本明細書において説明されるように、「双方向電荷転送」は、電荷転送方向の数が２（２）であることを指す。双方向電荷転送機能は、アクティブ画素２１０の完全画素内電荷転送機能とともに、さまざまな適用例に使用され得る。双方向電荷転送機能および完全画素内電荷転送機能を実施し得る適用例のいくつかの例には、限定するものではないが（これは、他のリストが限定的であることを示唆するものではない）、高いダイナミックレンジ読み出しおよびＴｉｍｅ ｏｆ Ｆｌｉｇｈｔ（ＴｏＦ）読み出しがあり、これらは、以下でさらに詳細に説明される。

【0070】

いくつかの実施形態では、転送ゲート２１４および２１６は、電子ドリフト電流に対応する電子流２１９をＰＤ２１２の第１の側２１８からＰＤ２１２の第２の側２２０への（たとえば、点Ｘから点Ｘ’への）方向に生成させるように構成されることがある。したがって、電子流２１９は、双方向電荷転送２２１を生じさせることがある。いくつかの実施形態では、電界がアクティブ画素２１０に印加されることによって形成される、電子流２１９に対応する電子ドリフト電流などの電子ドリフト電流は、ＰＤ２１２の第１の側２１８を取り囲む領域およびＰＤ２１２の第２の側２２０を取り囲む領域内の導電性を増加させることができる。たとえば、導電性の増加は、ＰＤ２１２の第１の側２１８の点ＸからＰＤ２１２の第２の側２２０の点Ｘ’への電荷粒子（たとえば、電子）の電荷転送を誘発することがある。電子流２１９を生成する電界は、ＰＤ２１２の第２の側２２０から電子を引きつけることがある。転送ゲート２１４および２１６の動作が転送ゲート２１４および２１６の近くで電界を変調するとき、電子は、転送ゲート２１４および２１６からフローティングディフュージョンノード２２４またはフローティングディフュージョンノード２２６にそれぞれ転送することがある。しかしながら、アクティブ画素２６０内では、電子は、転送ゲート２１４および２１６からフローティングディフュージョンノード２２４またはドレイン２２７にそれぞれ転送することがある。

【0071】

図３Ａ～図３Ｂは、１つまたは複数の実施形態による、図２Ａ～図２Ｂの例示的なアクティブ画素の回路図である。図３Ａはアクティブ画素３１０を含み、アクティブ画素３１０は、図２Ａのアクティブ画素２１０と同じであるかまたはこれに類似してよい。図３Ｂはアクティブ画素３６０を含み、アクティブ画素３６０は、図２Ｂのアクティブ画素２６０と同じであるかまたはこれに類似してよい。アクティブ画素２１０は、フローティングディフュージョンノード２２４および２２６と動作可能に結合されたＰＤ２１２を含んでよい。図３Ｂは、転送ゲート２１６がドレイン２２７に動作可能に結合されるという点で、図３Ａと異なる。いくつかの実施形態では、ＰＤ２１２は、裏面照射（ＢＳＩ）埋め込み型フォトダイオードまたは前面照射（ＦＳＩ）埋め込み型フォトダイオードを利用する。

【0072】

いくつかの実施形態では、ＰＤ２１２によって収集された電荷は、フローティングディフュージョンノード２２４に転送される。フローティングディフュージョンノード２２４の電圧電位は、アクティブ画素３１０のソースフォロワ（ＳＦ）２２５によってモニタされてよい。フローティングディフュージョンノード２２４および２２６は、電荷転送（たとえば、電荷が、それぞれアクティブ画素３１０または３６０の領域から、転送ゲート２１４および２１６に、次いでフローティングディフュージョンノード２２４および２２６に転送された、または転送ゲート２１４からフローティングディフュージョンノード２２４に、および転送ゲート２１６からドレイン２２７に、転送される）の前に、トランジスタリセット信号（ＲＳＴ）または埋め込みトランジスタ（ＢＩＮ）によってリセットまたは埋め込まれてよい。いくつかの実施形態では、アクティブ画素３１０または３６０の画素埋め込みは、いくつかの隣接する画素によって収集される電荷を１つにするために使用されるクロッキングスキームの一部として、ＢＩＮによって実施されることがある。これは、ノイズを減少させ、ＤＰＳ画像センシングシステム１００ＡまたはＤＰＳ画像センシングシステム１００Ｂの信号対雑音比およびフレームレートを改善する技術的効果を有することがある。いくつかの実施形態では、行選択トランジスタ（ＳＥＬ）２２９は、アクティブ画素３１０および３６０内に含まれることがある。行選択トランジスタ２２９は、Ｖｓｉｇを介して読み出し／書き込みデータバス線を用いてソースフォロワ２２５に動作可能に結合されてよい。

【0073】

図４Ａ～図４Ｂは、１つまたは複数の実施形態による、それぞれ例示的なアクティブ画素４１０および４６０の概略表現である。図５Ａ～図５Ｂはそれぞれ、図４Ａ～図４Ｂのアクティブ画素４１０および４６０の例示的な回路図である。具体的には、図４Ａは、アクティブ画素４１０の一例の上面図４００である。いくつかの実施形態では、アクティブ画素４１０は、図１ＡのＤＰＳ画像センシングシステム１００Ａ内に含まれる（たとえば、アクティブ画素１１０を置き換えるかまたはこれに加えて使用される）ことがある。代替的に、２つの転送ゲートではなく単一の転送ゲートを含めるなどの適切な修正を加えれば、アクティブ画素４１０は、図１Ｂのアクティブ画素１１０と同じであるかまたはこれに類似してよい。図４Ｂは、アクティブ画素４６０の一例の上面図４５０を含み、アクティブ画素４６０は、それぞれ図１Ａまたは図１ＢのＤＰＳ画像センシングシステム１００Ａまたは１００Ｂ内でアクティブ画素（たとえば、アクティブ画素１１０）として代替的または追加的に利用されてよい。

【0074】

いくつかの実施形態では、アクティブ画素４１０は、２つの（２）フォトダイオード（ＰＤ）４１２Ａおよび４１２Ｂを含んでよい。ＰＤ４１２Ａは、転送ゲート４１４Ａおよび４１６Ａに動作可能に結合されてよく、ＰＤ４１２Ｂは、転送ゲート４１４Ｂおよび４１６Ｂに動作可能に結合されてよい。転送ゲート４１４Ａと４１６Ａは、ＰＤ４１２Ａの両側に非対称的に存在してよく、転送ゲート４１４Ｂと４１６Ｂは、ＰＤ４１２Ｂの両側に非対称的に存在してよい。いくつかの実施形態では、転送ゲート４１４Ａ、４１４Ｂ、４１６Ａ、および４１６Ｂは、フローティングディフュージョン層として構成されるポリ層および電荷ウェル層と交差するアクティブ層を含む。転送ゲート４１４Ａおよび４１６Ａはそれぞれ、フローティングディフュージョンノード４２４および４２６を含んでよい。転送ゲート４１４Ｂおよび４１６Ｂはそれぞれ、フローティングディフュージョンノード４２４および４２６も含む。したがって、フローティングディフュージョンノード４２４は、転送ゲート４１４Ａと４１４Ｂによって「共有される」ことがあり、フローティングディフュージョンノード４２６は、転送ゲート４１６Ａと４１６Ｂによって「共有される」ことがある。転送ゲート４１４Ａ、４１４Ｂ、４１６Ａ、および４１６Ｂは、フローティングディフュージョンノード４２４および４２６に電荷転送を提供し得る。図４Ｂは、アクティブ画素４６０の例示的な図であり、アクティブ画素４６０は、転送ゲート４１６Ａおよび４１６Ｂがフローティングディフュージョンノード（たとえば、フローティングディフュージョンノード４２６）ではなくドレイン４２７に電荷を出力することを除いて、図４Ａのアクティブ画素４１０に類似している。

【0075】

いくつかの実施形態では、アクティブ画素４１０および４６０は、ＰＤ４１２Ａおよび４１２Ｂによって電界を生成させるかまたはこれらに印加させることによって、ＰＤ４１２ＡおよびＰＤ４１２Ｂ内で双方向電荷転送および完全画素内電荷転送を実施し得る。電界の印加は、電子ドリフト電流をそれぞれＰＤ４１２ＡおよびＰＤ４１２Ｂ内で生成させ得る。図４Ａおよび図４Ｂには、ＰＤ４１２Ａ内で生成される電子ドリフト電流に対応する電子流４１９Ａと、ＰＤ４１２Ｂ内で生成される電子ドリフト電流に対応する電子流４１９Ｂが、示されている。たとえば、電子流４１９Ａは、電界のＰＤ４１２Ａへの印加に応じて、ＰＤ４１２Ａ内で生成されることがある。電子流４１９Ａは、ＰＤ４１２Ａの第１の側４１８ＡからＰＤ４１２Ａの第２の側４２０Ａに（たとえば、点ＸＡから点Ｘ１に）向けられてよい。同様に、電子流４１９Ｂは、電界のＰＤ４１２Ｂへの印加に応じて、ＰＤ４１２Ｂ内で生成されることがある。電子流４１９Ｂは、ＰＤ４１２Ｂの第１の側４１８ＢからＰＤ４１２Ｂの第２の側４２０Ｂに（たとえば、点ＸＢから点Ｘ２に）向けられてよい。いくつかの実施形態では、同じ電界がＰＤ４１２Ａと４１２Ｂの両方に印加されることがあるが、他の実施形態では、異なる電界がＰＤ４１２Ａおよび４１２Ｂに印加されることがある。印加される電界は、電子流４１９Ａおよび４１９Ｂを生成してよく、電子流４１９Ａと４１９Ｂは、方向性が異なる。たとえば、電子流４１９Ａおよび４１９Ｂに対応する電子ドリフト電流は、等しい大きさであるが反対の方向を有することがある。電子流４１９Ａおよび４１９Ｂは、アクティブ画素４１０（またはアクティブ画素４６０）に印加される電界によって引き起こされることがあり、これは、印加される電界に基づいて、ＰＤ４１２ＡおよびＰＤ４１２Ｂ内の電子を特定の方向に移動させる。いくつかの実施形態では、電界は、ＰＤ４１２ＡおよびＰＤ４１２Ｂの不純物濃度勾配によって生成され、これは、以下でさらに詳細に論じられる。また、（たとえば、ＰＤ２１２の不純物濃度勾配の実施を介して）ＰＤ４１２ＡおよびＰＤ４１２Ｂ内に電界を形成して、および２つの（２）転送ゲート（たとえば、転送ゲート４１４Ａおよび４１６Ａ、ならびに転送ゲート４１４Ｂおよび４１６Ｂ）の動作によって、ＰＤ４１２Ａおよび４１２Ｂの各々に対する電子の双方向電荷転送が達成され得る。双方向電荷転送機能は、アクティブ画素４１０および４６０の完全画素内電荷転送機能とともに、さまざまな適用例に使用され得る。双方向電荷転送機能および完全画素内電荷転送機能を実施し得る適用例のいくつかの例には、限定するものではないが（これは、他のリストが限定的であることを示唆するものではない）、高いダイナミックレンジ読み出しおよびＴｉｍｅ ｏｆ Ｆｌｉｇｈｔ（ＴｏＦ）読み出しがあり、これらは、以下でさらに詳細に説明される。

【0076】

いくつかの実施形態では、電子流４１９Ａおよび電子流４１９Ｂはそれぞれ、双方向電荷転送４２１Ａおよび４２１Ｂを生じさせることがある。いくつかの実施形態では、電界がアクティブ画素４１０またはアクティブ画素４６０に印加されることによって形成される、電子流４１９Ａおよび４１９Ｂなどの電子流は、ＰＤ４１２Ａの第１の側４１８Ａを取り囲む領域およびＰＤ４１２Ａの第２の側４２０Ａを取り囲む領域内の導電性を増加させ、ならびにＰＤ４１２Ｂの第１の側４１８Ｂを取り囲む領域およびＰＤ４１２Ｂの第２の側４２０Ｂを取り囲む領域内の導電性を増加させることができる。たとえば、導電性の増加は、ＰＤ４１２Ａの第１の側４１８Ａの点ＸＡからＰＤ４１２Ａの第２の側４２０Ａの点Ｘ１への荷電粒子（たとえば、電子）の電荷転送を（同様に、ＰＤ４１２Ｂに関しても）誘発することがある。電界が電子流４１９Ａおよび４１９Ｂの生成を引き起こすことによって、電子がそれぞれＰＤ４１２Ａの第２の側４２０ＡおよびＰＤ４１２Ｂの第２の側４２０Ｂから引きつけられることがある。転送ゲート４１４Ａ、４１４Ｂ、４１６Ａ、および４１６Ｂの動作が、転送ゲート４１４Ａ、４１４Ｂ、４１６Ａ、および４１６Ｂの近くで電界を変調するとき、電子は、転送ゲート４１４Ａおよび４１４Ｂからフローティングディフュージョンノード４２４に転送することがあり、電子は、転送ゲート４１６Ａおよび４１６Ｂからフローティングディフュージョンノード４２６に転送することがある。しかしながら、アクティブ画素４６０内では、電子は、転送ゲート４１４Ａおよび４１４Ｂからフローティングディフュージョンノード４２４に、ならびに転送ゲート４１６Ａおよび４１６Ｂからドレイン４２７に転送することがある。

【0077】

図５Ａ～図５Ｂは、１つまたは複数の実施形態による、図４Ａ～図４Ｂのアクティブ画素４１０および４６０の回路図である。図５Ａはアクティブ画素５１０を含み、アクティブ画素５１０は、図４Ａのアクティブ画素４１０と同じであるかまたはこれに類似してよい。図５Ｂはアクティブ画素５６０を含み、アクティブ画素５６０は、図４Ｂのアクティブ画素４６０と同じであるかまたはこれに類似してよい。アクティブ画素５１０は、フローティングディフュージョンノード４２４および４２６と動作可能に結合されたＰＤ４１２Ａと４１２Ｂとを含んでよい。図５Ｂは、転送ゲート４１６Ａおよび４１６Ｂがドレイン４２７に動作可能に結合されるという点で、図５Ａと異なる。いくつかの実施形態では、ＰＤ４１２ＡおよびＰＤ４１２Ｂは、裏面照射（ＢＳＩ）埋め込み型フォトダイオードまたは前面照射（ＦＳＩ）埋め込み型フォトダイオードを利用する。

【0078】

いくつかの実施形態では、ＰＤ４１２Ａおよび／または４１２Ｂによって収集された電荷は、フローティングディフュージョンノード４２４および４２６に転送される。フローティングディフュージョンノード４２４および４２６の電圧電位は、アクティブ画素５１０のソースフォロワ（ＳＦ）４２５によってモニタされてよい。フローティングディフュージョンノード４２４および４２６は、電荷転送（たとえば、電荷が、それぞれＰＤ４１２ＡまたはＰＤ４１２Ｂの領域から、転送ゲート４１４Ａ、４１４Ｂ、４１６Ａ、および４１６Ｂに、次いでフローティングディフュージョンノード４２４および４２６に転送される）の前に、トランジスタリセット信号（ＲＳＴ）または埋め込みトランジスタ（ＢＩＮ）によってリセットまたは埋め込まれてよい。代替的に、図５Ｂに示されるように、電荷は、ＰＤ４１２Ａまたは４１２Ｂの領域から転送ゲート４１４Ａおよび４１４Ｂに、次いでフローティングディフュージョンノード４２４に、ならびに転送ゲート４１６Ａおよび４１６Ｂからドレイン４２７に、転送されてよい。いくつかの実施形態では、アクティブ画素５１０または５６０の画素埋め込みは、いくつかの隣接する画素によって収集される電荷を１つにするために使用されるクロッキングスキームの一部としてＢＩＮによって実施されることがある。これは、ノイズを減少させ、ＤＰＳ画像センシングシステム１００ＡまたはＤＰＳ画像センシングシステム１００Ｂの信号対雑音比およびフレームレートを改善する技術的効果を有することがある（たとえば、アクティブ画素５１０または５６０がＤＰＳ画像センシングシステム１００Ａまたは１００Ｂ内で使用されるとき）。

【0079】

いくつかの実施形態では、行選択トランジスタ（ＳＥＬ）４２９は、アクティブ画素５１０および５６０内に含まれることがある。行選択トランジスタ４２９は、Ｖｓｉｇを介して読み出し／書き込みデータバス線を用いてソースフォロワ４２５に動作可能に結合されてよい。

【0080】

図６Ａ～図６Ｂは、１つまたは複数の実施形態による、例示的なアクティブ画素６１０および６６０の概略表現である。図７Ａ～図７Ｂは、１つまたは複数の実施形態による、図６Ａ～図６Ｂの例示的なアクティブ画素の回路図である。図６Ａ～図６Ｂに示されるように、アクティブ画素６１０および６６０は、フォトダイオードの双方向の完全電荷転送を実施する４つの（４）ＰＤ／ＦＤ共有構造を含み、この双方向の完全電荷転送は、上記で論じられたアクティブ画素２１０、２６０、４１０、および４６０の双方向電荷転送およびドリフト電流生成に類似しているかまたはこれと同じである。いくつかの実施形態では、図６Ａのアクティブ画素６１０は、図１ＡのＤＰＳ画像センシングシステム１００Ａ内に含まれる（たとえば、アクティブ画素１１０を置き換えるかまたはこれに加えて使用される）ことがある。代替的に、２つの転送ゲートではなく単一の転送ゲートを含めるなどの適切な修正を加えれば、アクティブ画素６１０は、図１Ｂのアクティブ画素１１０と同じであるかまたはこれに類似してよい。図６Ｂのアクティブ画素６６０は、図１ＢのＤＰＳ画像センシングシステム１００Ｂ内でアクティブ画素（たとえば、アクティブ画素１１０）として代替的または追加的に利用されてよい。

【0081】

いくつかの実施形態では、アクティブ画素６１０は、４つの（２）フォトダイオード（ＰＤ）６１２Ａ～６１２Ｄを含むことがある。簡単にするために、アクティブ画素６１０の単一のインスタンスのみが図６Ａに含まれているが、アクティブ画素６１０の追加のインスタンスが互いに動作可能に結合されてよい。いくつかの実施形態では、ＰＤ６１２Ａは、転送ゲート６１４Ａおよび６１６Ａに動作可能に結合されてよく、ＰＤ６１２Ｂは、転送ゲート６１４Ｂおよび６１６Ｂに動作可能に結合されてよく、ＰＤ６１２Ｃは、転送ゲート６１４Ｃおよび６１６Ｃに動作可能に結合されてよく、ＰＤ６１２Ｄは、転送ゲート６１４Ｄおよび６１６Ｄに動作可能に結合されてよい。転送ゲート６１４Ａと６１６Ａは、ＰＤ６１２Ａの両側に非対称的に存在してよく、転送ゲート６１４Ｂと６１６Ｂは、ＰＤ６１２Ｂの両側に非対称的に存在してよく、転送ゲート６１４Ｃと６１６Ｃは、ＰＤ６１２Ｃの両側に非対称的に存在してよく、転送ゲート６１４Ｄと６１６Ｄは、ＰＤ６１２Ｄの両側に非対称的に存在してよい。いくつかの実施形態では、転送ゲート６１４Ａ～Ｄおよび転送ゲート６１６Ａ～Ｄは各々、フローティングディフュージョン層として構成されるポリ層および電荷ウェル層と交差するアクティブ層を含んでよい。

【0082】

いくつかの実施形態では、図６Ｂに示されるように、ＰＤ６１２Ａの転送ゲート６１４Ａおよび６１６ＡならびにＰＤ６１２Ｃの転送ゲート６１４Ｃおよび６１６Ｃはそれぞれ、フローティングディフュージョンノード６２４および６２６を含んでよく、ＰＤ６１２Ｂの転送ゲート６１４Ｂおよび６１６ＢならびにＰＤ６１２Ｄの転送ゲート６１４Ｄおよび６１６Ｄはそれぞれ、フローティングディフュージョンノード６２６および６２８を含んでよい。したがって、フローティングディフュージョンノード６２４は、転送ゲート６１４Ａと６１４Ｃによって「共有される」ことがあり、フローティングディフュージョンノード６２６は、転送ゲート６１６Ａと６１６Ｃならびに転送ゲート６１４Ｂと６１４Ｄによって「共有される」ことがあり、フローティングディフュージョンノード６２８は、転送ゲート６１６Ｂと６１６Ｄによって共有されることがある。転送ゲート６１４Ａ～６１４Ｄおよび６１６Ａ～６１６Ｄは、フローティングディフュージョンノード６２４、６２６、および６２８に電荷転送を提供し得る。図６Ａは、アクティブ画素６１０の例示的な図であり、アクティブ画素６１０は、転送ゲート６１４Ａ～６１４Ｄがフローティングディフュージョンノード（たとえば、フローティングディフュージョンノード６２４）ではなくドレイン６２７に電荷を出力することを除いて、図６Ｂのアクティブ画素６６０に類似している。

【0083】

いくつかの実施形態では、アクティブ画素６１０および６６０は、ＰＤ６１２Ａ～６１２Ｄによって電界を生成させるかまたはこれらに印加させることによって、ＰＤ６１２Ａ～６１２Ｄ内で双方向電荷転送および完全画素内電荷転送を実施し得る。電界の印加は、電子ドリフト電流をそれぞれＰＤ６１２Ａ～６１２Ｄ内で生成させ得る。図６Ａおよび図６Ｂには、ＰＤ６１２Ａ、ＰＤ６１２Ｂ、ＰＤ６１２Ｃ、およびＰＤ６１２Ｄ内で生成される電子ドリフト電流に対応する電子流６１９Ａ、６１９Ｂ、６１９Ｃ、および６１９Ｄが示されている。たとえば、電子流６１９Ａは、電界のＰＤ６１２Ａへの印加に応じて、ＰＤ６１２Ａ内で生成されることがある。電子流６１９Ａは、ＰＤ６１２Ａの第１の側からＰＤ６１２Ａの第２の側に向けられることがあり、ＰＤ６１２Ｂ～６１２Ｄの各々に対して類似の効果が生じることがある。いくつかの実施形態では、同じ電界がＰＤ６１２Ａ～６１２Ｄの各々に印加されることがあるが、他の実施形態では、異なる電界がＰＤ６１２Ａ～６１２Ｄに印加されることがある。たとえば、ＰＤ６１２Ａに印加される電界は、ＰＤ６１２Ｃに印加される電界と異なることがある。印加される電界は、電子流６１９Ａおよび６１９Ｂを生成してよく、電子流６１９Ａおよび６１９Ｂは、方向性が電子流６１９Ｃおよび６１９Ｄと異なる。たとえば、電子流６１９Ａと６１９Ｃは、等しい大きさであるが反対の方向を有することがある。電子流６１９Ａ～６１９Ｄは、アクティブ画素６１０（またはアクティブ画素６６０）に印加される電界によって引き起こされることがあり、これは、印加される電界に基づいて、ＰＤ６１２Ａ～６１２Ｄ内の電子を特定の方向に移動させる。いくつかの実施形態では、電界は、ＰＤ６１２Ａ～６１２Ｄの不純物濃度勾配によって生成され、これは、以下でさらに詳細に論じられる。また、（たとえば、ＰＤ６１２Ａ～６１２Ｄの不純物濃度勾配の実施を介して）ＰＤ６１２Ａ～６１２Ｄ内に電界を形成して、および２つの（２）転送ゲート（たとえば、転送ゲート６１４Ａ、６１６Ａ；転送ゲート６１４Ｂ、６１６Ｂ；転送ゲート６１４Ｃ、６１６Ｃ；および転送ゲート６１４Ｄ、６１６Ｄ）の動作によって、ＰＤ６１２Ａ～６１２Ｄの各々に対する電子の双方向電荷転送が達成され得る。双方向電荷転送機能は、アクティブ画素６１０および６６０の完全画素内電荷転送機能とともに、さまざまな適用例に使用され得る。双方向電荷転送機能および完全画素内電荷転送機能を実施し得る適用例のいくつかの例には、限定するものではないが（これは、他のリストが限定的であることを示唆するものではない）、高いダイナミックレンジ読み出しおよびＴｉｍｅ ｏｆ Ｆｌｉｇｈｔ（ＴｏＦ）読み出しがあり、これらは、以下でさらに詳細に説明される。

【0084】

いくつかの実施形態では、電子流６１９Ａ～６１９Ｄはそれぞれ、双方向電荷転送６２１Ａ～６２１Ｄを生じさせることがある。いくつかの実施形態では、電界がアクティブ画素６１０またはアクティブ画素６６０に印加されることによって形成される、電子流６１９Ａ～６１９Ｄなどの電子ドリフト電流は、ＰＤ６１２Ａ～６１２Ｄの各々の第１の側を取り囲む領域およびＰＤ６１２Ａ～６１２Ｄの各々の第２の側を取り囲む領域内の導電性を増加させ、ならびにＰＤ６１２Ａ～６１２Ｄの各々の第１の側を取り囲む領域およびＰＤ６１２Ａ～６１２Ｄの各々の第２の側を取り囲む領域内の導電性を増加させることができる。たとえば、導電性の増加は、ＰＤ６１２Ａの一方の側からＰＤ６１２Ａの別の側への荷電粒子（たとえば、電子）の電荷転送を誘発することがある。電界が電子流６１９Ａ～６１９Ｄの生成を引き起こすことによって、電子がＰＤ６１２Ａ～６１２Ｄの各々の第２の側から引きつけられることがある。転送ゲート６１４Ａ～６１４Ｄおよび６１６Ａ～６１６Ｄの動作が、転送ゲート６１４Ａ～６１４Ｄおよび６１６Ａ～６１６Ｄの近くで電界を変調するとき、電子は、転送ゲート６１４Ａおよび６１４Ｃからフローティングディフュージョンノード６２４に転送することがあり、電子は、転送ゲート６１６Ａ、６１６Ｃ、６１４Ｂ、および６１４Ｄからフローティングディフュージョンノード６２６に転送することがあり、電子は、転送ゲート６１６Ｂおよび６１６Ｄからフローティングディフュージョンノード６２８に転送することがある。しかしながら、アクティブ画素６１０内では、電子は、転送ゲート６１４Ａ、６１４Ｃ、６１６Ａ、６１６Ｃ、６１４Ｂ、および６１４Ｄからドレイン６２７に転送することがある。

【0085】

いくつかの実施形態では、ＰＤ６１２Ａ～６１２Ｄは、単一のアクティブ画素（たとえば、アクティブ画素６１０）に対応する。図６Ａ～図６Ｂに示されるように、各ＰＤ６１０Ａ～Ｄは、少なくとも１つの共有フローティングディフュージョンノード（たとえば、ＦＤ６２４）に電荷を転送する。いくつかの実施形態では、アクティブ画素６１０および／またはアクティブ画素６６０は、アクティブ画素６１０および／または６６０と同じまたはこれに類似してよい複数の隣接するアクティブ画素に動作可能に結合されて、画素アレイを形成してよい。

【0086】

図７Ａ～図７Ｂは、１つまたは複数の実施形態による、図６Ａ～図６Ｂのアクティブ画素６１０および６６０の回路図である。図７Ａはアクティブ画素７１０を含み、アクティブ画素７１０は、図６Ａのアクティブ画素６１０と同じであるかまたはこれに類似してよい。図７Ｂはアクティブ画素７６０を含み、アクティブ画素７６０は、図６Ｂのアクティブ画素６６０と同じであるかまたはこれに類似してよい。アクティブ画素７６０は、フローティングディフュージョンノード６２４および６２６と動作可能に結合されたＰＤ６１２Ａ～６１２Ｄを含んでよい。図７Ａは、転送ゲート６１６Ａ～６１６Ｄがドレイン６２７に動作可能に結合されるという点で、図７Ｂと異なる。いくつかの実施形態では、ＰＤ６１２Ａ～６１２Ｄは、裏面照射（ＢＳＩ）埋め込み型フォトダイオードまたは前面照射（ＦＳＩ）埋め込み型フォトダイオードを利用する。

【0087】

いくつかの実施形態では、ＰＤ６１２Ａ～６１２Ｄによって収集された電荷は、フローティングディフュージョンノード６２４および６２６に転送される。フローティングディフュージョンノード６２４および６２６の電圧電位は、アクティブ画素７１０およびアクティブ画素７６０のソースフォロワ（ＳＦ）６２５によってモニタされてよい。フローティングディフュージョンノード６２４および６２６は、電荷転送の前に、トランジスタリセット信号（ＲＳＴ）または埋め込みトランジスタ（ＢＩＮ）によってリセットまたは埋め込まれてよい（たとえば、電荷が、ＰＤ６１２Ａの領域から転送ゲート６１４Ａおよび６１６Ａに、次いでそれぞれフローティングディフュージョンノード６２４および６２６に転送される）。代替的に、図７Ａに示されるように、電荷は、ＰＤ６１２Ａ～６１２Ｄの領域から転送ゲート６１６Ａ～６１６Ｄに、ドレイン６２７に、転送されてよい。いくつかの実施形態では、アクティブ画素７１０または７６０の画素埋め込みは、いくつかの隣接する画素によって収集される電荷を１つにするために使用されるクロッキングスキームの一部として、ＢＩＮによって実施されることがある。これは、ノイズを減少させ、ＤＰＳ画像センシングシステム１００ＡまたはＤＰＳ画像センシングシステム１００Ｂの信号対雑音比およびフレームレートを改善する技術的効果を有することがある（たとえば、アクティブ画素７１０または７６０が、ＤＰＳ画像センシングシステム１００ＡまたはＤＰＳ画像センシングシステム１００Ｂ内で使用されるとき）。

【0088】

いくつかの実施形態では、行選択トランジスタ（ＳＥＬ）６２９は、アクティブ画素７１０および７６０内に含まれることがある。行選択トランジスタ６２９は、Ｖｓｉｇを介して読み出し／書き込みデータバス線を用いてソースフォロワ６２５に動作可能に結合されてよい。

【0089】

図８Ａ～図８Ｂは、１つまたは複数の実施形態による、例示的なアクティブ画素８１０の上面図８００および側面図８５０の概略表現である。具体的には、図８Ｂの側面図８５０は、アクティブ画素８１０の半導体基板８１３を含む。いくつかの実施形態では、アクティブ画素８１０は、図２Ａおよび図２Ｂのアクティブ画素２１０または２６０と同じであるかまたはこれに類似してよい。いくつかの実施形態では、半導体基板８１３は、不純物濃度の多様な勾配を含むことがある。

【0090】

アクティブ画素８１０は、半導体基板８１３を含んでよい。半導体基板８１３は、フォトダイオード（ＰＤ）８１２のｎ層注入領域の繰り返しごとに、互い違いになった（ｓｔａｇｇｅｒｅｄ）注入濃度を利用することがある。このようにして、転送ゲート８１４および８１６への、ならびにフローティングディフュージョンノードまたはドレインへの完全画素内電荷転送を助けることが、達成され得る。いくつかの実施形態では、図８Ｂに示されるように、半導体基板８１３の個々のｎ層に対する注入濃度は、前の層と比較して増加されることがある。このことは、半導体基板８１３のｎ層の各追加の層の導電性を増加させ得、これは、転送ゲート８１４および８１６の動作によってＰＤ８１２からの完全画素内電荷転送を提供する技術的効果を有することがある。

【0091】

いくつかの実施形態では、半導体基板８１３は、基板ベース８１１と、Ｎ１層８１８と、Ｎ１＋Ｎ２層８２０とを含む。層８１８および８２０は、当技術分野で知られているように入射光を電荷に変換するように構成された光起電材料を含んでよい。たとえば、Ｎ１層８１８およびＮ１＋Ｎ２層８２０は、シリコン、ガリウム、砒化物、または他の材料などの材料を含んでよい。ＰＤ８１２は、Ｎ１注入濃度を有する第１の電子転送領域（たとえば、Ｎ１層８１８）と、Ｎ１＋Ｎ２注入濃度を有する第２の電荷転送領域（たとえば、Ｎ１＋Ｎ２層８２０）とを含む。本明細書において説明されるように、注入濃度は、基板内で利用されるドーパントの量および型を指す。

【0092】

いくつかの実施形態では、注入濃度勾配は、さまざまなドーパント材料およびさまざまなドーピング濃度を指すことがある。たとえば、Ｎ１層８１８は、適切な濃度における低いイオン化エネルギーにより、Ｐ、Ａｓ、および／またはＳｂなどのＮ型ドーパントを含むことがある。いくつかの実施形態では、Ｎ２は、より高い濃度の、Ｎ１に使用される同じドーパントを含むことがある。いくつかの実施形態では、Ｎ２は、異なるドーパントの同じ濃度であってよい。たとえば、Ｎ１は、第１の濃度の第１のドープ剤でドープされることがあり、Ｎ２は、第１の濃度と同じ濃度を有する第２のドープ剤を含むことがある。いくつかの実施形態では、Ｎ１は、Ｓｉに対して約１×１０１６～１７［毎ｃｍ３］Ａｓの濃度に対応することがあり、Ｎ２は、Ｓｉに対して約１×１０１６～１７［毎ｃｍ３］Ａｓの濃度に対応することがある。約は、差が無視できることを意味する。いくつかの実施形態では、Ｎ１は、Ｓｉに対して２．５～３．５×１０１７［毎ｃｍ３］Ａｓの濃度であることがあり、Ｎ２は、Ｓｉに対して約０．５～１．５×１０１７［毎ｃｍ３］Ａｓの濃度に対応することがある。

【0093】

いくつかの実施形態では、アクティブ画素８１０は、半導体基板８１３のすぐ上でのトランジスタの形成に、基板工程（ＦＥＯＬ）処理を使用することがある。半導体基板８１３は、たとえば、エピタキシープロセスを利用して、純シリコン層の成長によって製作されたウェハを含んでよい。いくつかの実施形態では、シリコン異型が、アクティブ画素８１０の１つまたは複数の層（たとえば、Ｎ１層８１８、Ｎ１＋Ｎ２層８２０）内に堆積されることがある。いくつかの実施形態では、エピタキシーの前に、さらなる処理が、半導体基板８１３上で利用されることになるトランジスタの性能を増加させるために実施されることがある。

【0094】

いくつかの実施形態では、ＦＥＯＬ処理は、それによって基板ベース８１１の電子移動度を改善するためにシリコン異型が半導体基板８１３内に堆積される歪み形成（ｓｔｒａｉｎｉｎｇ）ステップを含んでよい。いくつかの実施形態では、不純物濃度および／または材料は、電子移動度のさらなる改善のために修正されてよい。いくつかの実施形態では、ＦＥＯＬ処理は、ゲート誘電体（たとえば、図２Ａおよび図２Ｂの転送ゲート２１４および２１６）の成長を含むことがある。たとえば、これには、ゲートのパターニング、ソース領域およびドレイン領域のパターニング、ならびに所望の補足的な電気的性質を取得するためのその後のドーパントの実施または拡散があり得る。たとえば、いくつかの実施形態では、低いイオン化エネルギー（２０～３００ｋｅＶ）、低い拡散率、およびＳｉ中の適切な固体溶解度により、Ｐ、Ａｓ、および／またはＳｂなどのＮ型ドーパントが利用される。

【0095】

図９Ａ～図９Ｂは、１つまたは複数の実施形態による、例示的なアクティブ画素９１０の上面図９００および側面図９５０の概略表現である。いくつかの実施形態では、アクティブ画素９１０は、ＤＰＳ画像センシングシステム１００Ａ内での使用のために構成されてもよいし、適切な修正を加えて、ＤＰＳ画像センシングシステム１００Ｂ内での使用のために構成されてもよい。いくつかの実施形態では、アクティブ画素９１０は、図２Ａおよび図２Ｂのアクティブ画素２１０の例示的な実施形態である。以下でさらに詳細に説明されるように、アクティブ画素９１０は、アクティブ画素９１０のフォトダイオード（ＰＤ）９１２のさまざまな層内で多様な不純物濃度勾配効果を生じさせるための濃度勾配および反復的なｎ注入層方法を実施する製作の方法を利用して形成されてよい。

【0096】

いくつかの実施形態では、アクティブ画素９１０の多様な不純物濃度勾配効果機能は、ＰＤ９１２内での電荷伝導性の増加をもたらす。転送ゲート９１４および９１６の動作は、ＰＤ９１２の第１の側からＰＤ９１２の第２の側に電子ドリフト電流を誘導する電界を生成し得る。たとえば、電子ドリフト電流は、点Ｘから点Ｘ’に向けられることがある。２つの（２）転送ゲート９１４および９１６を含むことによって、Ｎ１層９１８からＮ１＋Ｎ２層９２０へ、さらにフローティングディフュージョンノードまたはドレインへと電子の完全画素内電荷転送を引き起こす電界が提供される。

【0097】

アクティブ画素９１０は、半導体基板９１３を含んでよい。半導体基板９１３は、ＰＤ９１２のｎ層注入領域の繰り返しごとに、互い違いになった注入濃度を利用することがある。このようにして、転送ゲート９１４および９１６への、ならびにフローティングディフュージョンノードまたはドレインへの完全画素内電荷転送を助けることが、達成され得る。いくつかの実施形態では、図９Ｂに示されるように、半導体基板９１３の個々のｎ層に対する注入濃度は、前の層と比較して増加されることがある。このことは、半導体基板９１３のｎ層の各追加の層の導電性を増加させ得、これは、転送ゲート９１４および９１６の動作によってＰＤ９１２からの完全画素内電荷転送を提供する技術的効果を有することがある。

【0098】

いくつかの実施形態では、半導体基板９１３は、基板ベース９１１と、Ｎ１層９１８と、Ｎ１＋Ｎ２層９２０とを含む。層９１８および９２０は、当技術分野で知られているように入射光を電荷に変換するように構成された光起電材料を含んでよい。たとえば、Ｎ１層９１８およびＮ１＋Ｎ２層９２０は、シリコン、ガリウム、砒化物、または他の材料などの材料を含んでよい。ＰＤ９１２は、Ｎ１注入濃度を有する第１の電子転送領域（たとえば、Ｎ１層９１８）と、Ｎ１＋Ｎ２注入濃度を有する第２の電荷転送領域（たとえば、Ｎ１＋Ｎ２層９２０）とを含む。本明細書において説明されるように、注入濃度は、基板内で利用されるドーパントの量および型を指す。

【0099】

図９Ａおよび図９ＢのＰＤ９１２は、Ｎ１層９１８とＮ１＋Ｎ２層９２０を区別するために使用されるパターンがＮ１層８１８およびＮ１＋Ｎ２層８２０と比較して異なるという点で、図８Ａおよび図８ＢのＰＤ８１２と異なることがある。たとえば、Ｎ１層８１８およびＮ１＋Ｎ２層８２０は、上面図８００から見たとき、方形の形状を包含することがあるが、Ｎ１層９１８は、軸を越えて点Ｘから点Ｘ’まで、ほぼ直線的にサイズが増加することがある。同様に、Ｎ１＋Ｎ２層９２０は、上面図９００から見たとき、軸を越えて点Ｘ’から点Ｘまで、ほぼ直線的に減少する。いくつかの実施形態では、Ｎ１＋Ｎ２層９２０は、半導体基板９１３の基板ベース９１１の表面を越えて延びてよいＮ１層９１８の一部分の上に存在することがある。

【0100】

いくつかの実施形態では、図９Ａおよび図９ＢのＰＤ９１２の材料組成および構成は、図８Ａおよび図８ＢのＰＤ８１２の材料組成および構成と同じであるかまたはこれに類似してよい。たとえば、Ｎ１層９１８は、アルミニウムでドープされたＡｒＧｅも含んでよく、Ｎ２は、より高い濃度の、Ｎ１に使用される同じドーパントを含んでよい。別の例として、Ｎ２は、同じ濃度の異なるドーパントであってよい。

【0101】

いくつかの実施形態では、アクティブ画素９１０は、半導体基板９１３のすぐ上でのトランジスタの形成に、基板工程（ＦＥＯＬ）処理を使用することがある。半導体基板９１３は、たとえば、エピタキシープロセスを利用して、純シリコン層の成長によって製作されたウェハを含んでよい。いくつかの実施形態では、シリコン異型が、アクティブ画素９１０の１つまたは複数の層（たとえば、Ｎ１層９１８、Ｎ１＋Ｎ２層９２０）内に堆積されることがある。いくつかの実施形態では、エピタキシーの前に、さらなる処理が、半導体基板９１３上で利用されることになるトランジスタの性能を増加させるために実施されることがある。追加的に、アクティブ画素８１０と同様に、ＦＥＯＬ処理は、それによって基板ベース９１１の電子移動度を改善するためにシリコン異型が半導体基板９１３内に堆積される歪み形成ステップを含んでよい。いくつかの実施形態では、不純物濃度および／または材料は、電子移動度のさらなる改善のために修正されてよい。いくつかの実施形態では、ＦＥＯＬ処理は、ゲート誘電体（たとえば、図２Ａおよび図２Ｂの転送ゲート２１４および２１６）の成長を含むことがある。たとえば、これには、ゲートのパターニング、ソース領域およびドレイン領域のパターニング、ならびに所望の補足的な電気的性質を取得するためのその後のドーパントの実施または拡散があり得る。たとえば、いくつかの実施形態では、低いイオン化エネルギー（２０～３００ｋｅＶ）、低い拡散率、およびＳｉ中の適切な固体溶解度により、Ｐ、Ａｓ、および／またはＳｂなどのＮ型ドーパントが利用される。

【0102】

図１０Ａ～図１０Ｂは、１つまたは複数の実施形態による、例示的なアクティブ画素のシミュレーション結果を示す電荷ポテンシャル図である。具体的には、図１０Ａ～図１０Ｂは、シミュレーションを介して確認されるフローティングディフュージョンノードへの完全画素内電荷転送を達成することが可能である、図８Ａ～図８Ｂのアクティブ画素８１０および図９Ａ～図９Ｂのアクティブ画素９１０などのアクティブ画素の電荷ポテンシャル図を示す。図１０Ａは、図１０Ｂに示される基準アクティブ画素１０１０と比較した、図８Ａ～図８Ｂのアクティブ画素８１０および図９Ａ～図９Ｂのアクティブ画素９１０の動作のシミュレーション結果を示す表１０００を含む。基準アクティブ画素１０１０は、均一な注入組成を有する均質なフォトダイオード領域１００１を含む。対照的に、アクティブ画素８１０は、２つのｎ層注入領域すなわちＮ１層８１８とＮ１＋Ｎ２層８２０とを含み、アクティブ画素９１０は、２つのｎ層注入領域すなわちＮ１層９１８とＮ１＋Ｎ２層９２０とを含み、アクティブ画素９１０のＮ２は、図１０Ｂに示されるテーパが付けられたｎ層注入を利用するチャネル効果を狭めるために構成される。

【0103】

第１の動作では、アクティブ画素８１０、９１０、および１０１０の各々の第１の転送ゲートＴＧ１はオンにされ、アクティブ画素８１０、９１０、および１０１０の各々の第２の転送ゲートＴＧ２はオフにされる。図１０Ａ～図１０Ｂでは、第１の転送ゲートＴＧ１はアクティブ画素８１０の転送ゲート８１４、アクティブ画素９１０の転送ゲート９１４、および基準アクティブ画素１０１０の転送ゲート１０１４を指し、第２の転送ゲートＴＧ２は、アクティブ画素８１０の転送ゲート８１６、アクティブ画素９１０の転送ゲート９１６、および基準アクティブ画素１０１０の転送ゲート１０１６を指す。第２の動作では、第１の転送ゲートＴＧ１はオフにされ、第２の転送ゲートＴＧ２はオンにされる。図１０Ａに示されるように、第１の動作と第２の動作の両方に対して、基準アクティブ画素１０１０のフォトダイオード領域内に強いポテンシャルポケットがあるままである。基準アクティブ画素１０１０内のポテンシャルポケットは、基準アクティブ画素１０１０のフォトダイオード領域内の電荷蓄積を表す、転送ゲートＴＧ１がオンにされているか転送ゲートＴＧ２がオンにされているかに応じた、転送ゲートＴＧ２またはＴＧ１の近くの（３つの）太い線によって立証される。

【0104】

上記で論じられたように、アクティブ画素８１０および９１０は、多様な注入材料およびドーピング濃度を利用し、これは、それらのアクティブ画素のフローティングディフュージョンノードへの完全画素内電荷転送を容易にする。完全電荷転送を有することは、画像を処理するときに画像遅れを減少させ、それによって、撮像システムの処理時間を改善するという技術的効果を付与する。アクティブ画素の同じ側に配置された２つの転送ゲートＴＧ１、ＴＧ２を使用して、完全画素内電荷転送は、強力な電界がアクティブ画素のフォトダイオード領域に印加されることによって達成される。

【0105】

表１０００に示されるように、転送ゲートＴＧ１とＴＧ２の両方の動作条件下で、アクティブ画素８１０は、基準アクティブ画素１０１０と比較したとき、フォトダイオード領域からの著しく多い電荷転送を達成する。追加的に、上記で論じられたように、電子ドリフト電流を達成するために（たとえば、さまざまな不純物濃度勾配）多様な注入材料を実施するアクティブ画素９１０は、基準アクティブ画素１０１０およびアクティブ画素８１０と比較したとき、フォトダイオード領域のさらに多い完全電荷転送を示す。これは、アクティブな転送ゲートの近くの単一の太い線によって示される。このようにして、アクティブ画素８１０および９１０は、アクティブ画素のフォトダイオード領域内にポテンシャルポケットのない、フローティングディフュージョンノードへの完全電荷転送を達成する。

【0106】

図１１Ａ～図１１Ｃは、１つまたは複数の実施形態による、例示的なアクティブ画素の上面図１１００、１１５０および側面図１１６０の概略表現である。図１１Ａおよび図１１Ｂに示されるように、いくつかの実施形態では、追加のＮ層注入が、アクティブ画素が強力な電界を達成するために使用され得る。たとえば、アクティブ画素１１１０Ａは、図１１Ａに示されるように、４つの（４）Ｎ層領域を含むことがある。別の例として、アクティブ画素１１１０Ｂも、４つのＮ層を介して多様な不純物濃度勾配効果として実施される４つのＮ層領域を使用することがある。図８Ａ～図８Ｂのアクティブ画素８１０および図９Ａ～図９Ｂのアクティブ画素９１０と比較して、ＤＰＳ画像センシングシステム１００ＡまたはＤＰＳ画像センシングシステム１００Ｂ内でのアクティブ画素１１１０Ａおよび１１１０Ｂの使用は、アクティブ画素１１１０Ａおよび１１１０Ｂ内での追加のＮ層注入領域の使用により、さらに強力な電界を形成させることがある。

【0107】

図１１Ｂのアクティブ画素１１１０Ｂは、４つのＮ層領域を含む多様な不純物濃度勾配効果構造を組み込み得るフォトダイオード（ＰＤ）１１９０を含む。たとえば、Ｎ１層１１１８は、注入プロファイルＮ１を含む第１の多様な不純物濃度勾配領域に対応し、Ｎ１＋Ｎ２層１１１９は、注入プロファイルＮ１＋Ｎ２を含む第２の多様な不純物濃度勾配領域に対応し、Ｎ１＋Ｎ２＋Ｎ３層１１２０は、注入プロファイルＮ１＋Ｎ２＋Ｎ３を含む第３の多様な不純物濃度勾配領域に対応し、Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４層１１２１は、注入プロファイルＮ１＋Ｎ２＋Ｎ３＋Ｎ４を含む第４の多様な不純物濃度勾配領域に対応する。

【0108】

いくつかの実施形態では、アクティブ画素１１１０ＡのＰＤ１１８０およびアクティブ画素１１１０ＢのＰＤ１１９０は、追加のＮ層領域、たとえば、５つの（５）Ｎ層領域、６つの（６）Ｎ層領域、７つの（７）Ｎ層領域、またはそれ以上を含んでよい。いくつかの実施形態では、各連続したＮ層は、同じ幅を有してよいし、さまざまな程度の幅を有してもよい。方形形状マスクを使用するだけでないとき、フォトマスクの数が減少され得るので、各領域の形状を変化させることは、製造のコストを減少させる助けとなり得る。いくつかの実施形態では、狭い電界効果方法において各Ｎ層によって形成される入射角は、連続したある文字と次の文字で異なることがある。たとえば、図１１Ａの上面図１１００からわかるように、アクティブ画素１１１０ＡのＰＤ１１８０は、点Ｘにおける最小濃度から点Ｘ’における最大濃度まで不純物濃度が増加する４つのＮ層を有する。そのうえ、アクティブ画素１１１０ＡのＰＤ１１８０の４つのＮ層は、ほぼ垂直なブロック内でＸ－Ｘ’軸に沿って分散される。別の例として、図１１Ｂの上面図１１５０からわかるように、アクティブ画素１１１０ＢのＰＤ１１９０も、増加しつつある不純物濃度の４つのＮ層を含むが、これらの層は、約４５度の角度に沿ってＸ－Ｘ’軸からアクティブ画素１１１０ＢのＰＤ１１９０の縁に向けて延びる。

【0109】

いくつかの実施形態では、アクティブ画素１１１０Ａおよび１１１０Ｂは、転送ゲート１１１４と１１１６とを含み、転送ゲート１１１４と１１１６はそれぞれ、ＰＤ１１８０および１１９０の両側に非対称的に配置されてよい。アクティブ画素１１１０Ａの転送ゲート１１１４および１１１６の動作は、ＰＤ１１８０の第１の側からＰＤ１１８０の第２の側に電子ドリフト電流を誘導する電界を生成し得る。アクティブ画素１１１０Ｂの転送ゲート１１１４および１１１６の動作は、ＰＤ１１９０の第１の側からＰＤ１１９０の第２の側に電子ドリフト電流を誘導する電界を生成し得る。たとえば、電子ドリフト電流は、点Ｘから点Ｘ’に向けられることがある。２つの（２）転送ゲート１１１４および１１１６を含むことによって、Ｎ１層１１１８からＮ１＋Ｎ２層１１１９へ、Ｎ１＋Ｎ２＋Ｎ３層１１２０へ、Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４層１１２１へ（以下同様である）、さらにフローティングディフュージョンノードまたはドレインへと電子の完全画素内電荷転送を引き起こす電界が提供される。

【0110】

図１１Ｃからわかるように、側面図１１６０はアクティブ画素１１１０を示し、アクティブ画素１１１０は、図１１Ａおよび図１１Ｂのアクティブ画素１１１０Ａまたは１１１０Ｂとそれぞれ同じであるかまたはこれに類似してよい。アクティブ画素１１１０は、半導体基板１１１３を含んでよい。半導体基板１１１３は、ｎ層注入領域の繰り返しごとに、互い違いになった注入濃度を利用することがある。このようにして、転送ゲート１１１４および１１１６への、ならびにフローティングディフュージョンノードまたはドレインへの完全画素内電荷転送を助けることが、達成され得る。いくつかの実施形態では、半導体基板１１１３の個々のｎ層に対する注入濃度は、前の層と比較して増加されることがある。このことは、半導体基板１１１３のｎ層の各追加の層の導電性を増加させ得、これは、転送ゲート１１１４および１１１６の動作によって完全画素内電荷転送を提供する技術的効果を有することがある。

【0111】

いくつかの実施形態では、半導体基板１１１３は、基板ベース１１１１と、Ｎ１層１１１８と、Ｎ１＋Ｎ２層１１１９と、Ｎ１＋Ｎ２＋Ｎ３層１１２０と、Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４層１１２１とを含む。層１１１８～１１２１の各々は、当技術分野で知られているように入射光を電荷に変換するように構成された光起電材料を含んでよい。たとえば、アクティブ画素１１１０の層は、シリコン、ガリウム、砒化物、または他の材料などの材料を含んでよい。アクティブ画素１１１０は、Ｎ１注入濃度を有する第１の電子転送領域（たとえば、Ｎ１層１１１８）と、Ｎ１＋Ｎ２注入濃度を有する第２の電荷転送領域（たとえば、Ｎ１＋Ｎ２層１１１９）と、Ｎ１＋Ｎ２＋Ｎ３注入濃度を有する第３の電荷転送領域（たとえば、Ｎ１＋Ｎ２＋Ｎ３層１１２０）と、Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４注入濃度を有する第４の電荷転送領域（たとえば、Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４層１１２１）とを含んでよい。本明細書において説明されるように、注入濃度は、基板内で利用されるドーパントの量および型を指す。

【0112】

いくつかの実施形態では、アクティブ画素１１１０ＡのＰＤ１１８０およびアクティブ画素１１１０Ｂのアクティブ画素１１１０ＢのＰＤ１１９０の材料組成および構成は、アクティブ画素９１０のＰＤ９１２およびアクティブ画素８１０のＰＤ８１２の材料組成および構成と同じであるかまたはこれに類似してよい。たとえば、Ｎ１層１１１８は、第１の濃度のＰ、Ａｓ、および／またはＳｂなどのＮ型ドーパントも含んでよく、Ｎ１＋Ｎ２層１１１９は、より高い濃度の、Ｎ１層１１１８に使用される同じドーパントを含んでよく、Ｎ１＋Ｎ２＋Ｎ３層１１２０は、さらに高い濃度の、Ｎ１層１１１８およびＮ１＋Ｎ２層１１１９に使用される同じドーパントを含んでよく、Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４層１１２１は、さらにまた高い濃度の、Ｎ１層１１１８、Ｎ１＋Ｎ２層１１１９、およびＮ１＋Ｎ２＋Ｎ３層１１２０に使用される同じドーパントを含んでよい。別の例として、Ｎ１＋Ｎ２層１１１９、Ｎ１＋Ｎ２＋Ｎ３層１１２０、および／またはＮ１＋Ｎ２＋Ｎ３＋Ｎ４層１１２１は、同じ濃度の異なるドーパントであってよく、次いで、同じ濃度のＮ１層１１１８であってよい。

【0113】

いくつかの実施形態では、アクティブ画素１１１０は、半導体基板１１１３のすぐ上でのトランジスタの形成に、基板工程（ＦＥＯＬ）処理を使用することがある。半導体基板１１１３は、たとえば、エピタキシープロセスを利用して、純シリコン層の成長によって製作されたウェハを含んでよい。いくつかの実施形態では、シリコン異型が、アクティブ画素１１１０の１つまたは複数の層（たとえば、Ｎ１層１１１８、Ｎ１＋Ｎ２層１１１９、Ｎ１＋Ｎ２＋Ｎ３層１１２０、Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４層１１２１）内に堆積されることがある。いくつかの実施形態では、エピタキシーの前に、さらなる処理が、半導体基板１１１３上で利用されることになるトランジスタの性能を増加させるために実施されることがある。追加的に、アクティブ画素８１０および９１０と同様に、ＦＥＯＬ処理は、それによって基板ベース１１１１の電子移動度を改善するためにシリコン異型が半導体基板１１１３内に堆積される歪み形成ステップを含んでよい。いくつかの実施形態では、不純物濃度および／または材料は、電子移動度のさらなる改善のために修正されてよい。いくつかの実施形態では、ＦＥＯＬ処理は、ゲート誘電体（たとえば、図２Ａおよび図２Ｂの転送ゲート２１４および２１６）の成長を含むことがある。たとえば、これには、ゲートのパターニング、ソース領域およびドレイン領域のパターニング、ならびに所望の補足的な電気的性質を取得するためのその後のドーパントの実施または拡散があり得る。たとえば、いくつかの実施形態では、低いイオン化エネルギー（たとえば、２０～３００ｋｅＶ）、低い拡散率、およびＳｉ中の適切な固体溶解度により、Ｐ、Ａｓ、および／またはＳｂなどのＮ型ドーパントが利用される。

【0114】

図１２Ａ～図１２Ｂは、１つまたは複数の実施形態による、例示的な非共有アクティブ画素システム１２００および例示的な共有アクティブ画素システム１２５０の概略表現である。図１２Ａおよび図１２Ｂは、高いダイナミックレンジ読み出しを提供するための例示的な実施を示す。高いダイナミックレンジ読み出しは、第１のアクティブ画素１２１０Ａを含む非共有アクティブ画素システム１２００、または第１のアクティブ画素１２１０Ａと第２のアクティブ画素１２１０Ｂとを含む共有アクティブ画素システム１２５０のどちらかによって、実施されてよい。いくつかの実施形態では、第１のアクティブ画素１２１０Ａを含む非共有アクティブ画素システム１２００は、図２Ａおよび図２Ｂのアクティブ画素２１０の代わりに使用されてもよいし、それに加えて使用されてもよい。第１のアクティブ画素１２１０Ａと第２のアクティブ画素１２１０Ｂとを含む共有アクティブ画素システム１２５０は、図４Ａおよび図４Ｂのアクティブ画素４１０の代わりに使用されてもよいし、それに加えて使用されてもよい。

【0115】

いくつかの実施形態では、図１２Ａによって示されるように、非共有アクティブ画素システム１２００は、第１のアクティブ画素１２１０Ａを含む。第１のアクティブ画素１２１０Ａは、第１の転送ゲート１２１４Ａと、第２の転送ゲート１２１６Ａとを含み、これらに動作可能に結合されてよい。転送ゲート１２１４Ａおよび１２１６Ａはそれぞれ、フローティングディフュージョンノード１２２４および１２２６に動作可能に結合されてよい。いくつかの実施形態では、第１のアクティブ画素１２１０Ａへの電界の印加は、電子ドリフト電流をＰＤ１２１２Ａ内で生成させることがある。図１２Ａおよび図１２Ｂには、ＰＤ１２１２Ａ内で生成される電子ドリフト電流に対応する電子流１２１９Ａと、ＰＤ１２１２Ｂ内で生成される電子ドリフト電流に対応する電子流１２１９Ｂが、示されている。いくつかの実施形態では、転送ゲート１２１４Ａおよび１２１６Ａは、ＰＤ１２１２Ａの第１の側からＰＤ１２１２Ａの第２の側の方向に電子流１２１９Ａを生成させるように構成されることがある。したがって、電子流１２１９Ａは、双方向電荷転送１２２１Ａを生じさせることがある。いくつかの実施形態では、電界がアクティブ画素１２１０Ａに印加されることによって形成される、電子流１２１９Ａなどの電子ドリフト電流は、ＰＤ２１２内の導電性を増加させることができる。たとえば、導電性の増加は、ＰＤ１２１２Ａの一方の側からＰＤ１２１２Ａの他方の側への電荷粒子（たとえば、電子）の電荷転送を誘発することがある。転送ゲート１２１４Ａおよび１２１６Ａの動作が転送ゲート１２１４Ａおよび１２１６Ａの近くで電界を変調するとき、電子は、転送ゲート１２１４Ａおよび１２１６Ａからフローティングディフュージョンノード１２２４またはフローティングディフュージョンノード１２２６にそれぞれ転送することがある。いくつかの実施形態では、電子は、代替的に、転送ゲート１２１４Ａおよび／または１２１６Ａからドレインに転送することがある。

【0116】

いくつかの実施形態では、図１２Ｂによって示されるように、共有アクティブ画素システム１２５０は、第１のアクティブ画素１２１０Ａと、第２のアクティブ画素１２１０Ｂとを含む。第１のアクティブ画素１２１０Ａは、第１の転送ゲート１２１４Ａと、第２の転送ゲート１２１６Ａとを含み、これらに動作可能に結合されてよい。第２のアクティブ画素１２１０Ｂは、第１の転送ゲート１２１４Ｂと、第２の転送ゲート１２１６Ｂとを含み、これらに動作可能に結合されてよい。転送ゲート１２１４Ａおよび１２１４Ｂは、フローティングディフュージョンノード１２２４に動作可能に結合されてよく、転送ゲート１２１６Ａおよび１２１６Ｂは、フローティングディフュージョンノード１２２６に動作可能に結合されてよい。いくつかの実施形態では、第１のアクティブ画素１２１０Ａおよび第２のアクティブ画素１２１０Ｂへの電界の印加は、電子流１２１９ＡをＰＤ１２１２Ａ内で生成させ、電子流１２１９ＢをＰＤ１２１２Ｂ内で生成させることがある。いくつかの実施形態では、転送ゲート１２１４Ａ、１２１４Ｂ、１２１６Ａ、および１２１６Ｂは、電子流１２１９Ａおよび１２１９Ｂを、ＰＤ１２１２Ａの第１の側からＰＤ１２１２Ａの第２の側へ、およびＰＤ１２１２Ｂの第１の側からＰＤ１２１２Ｂの第２の側への方向に生成させるように構成されることがある。いくつかの実施形態では、電子流１２１９Ａと電子流１２１９Ｂは、大きさは等しいが、方向は反対であることがある。いくつかの実施形態では、同じ電界が、電子流１２１９Ａおよび１２１９Ｂを各々その中で生成させるために、ＰＤ１２１２Ａと１２１２Ｂの両方に印加されることがある。いくつかの実施形態では、異なる電界が、ＰＤ１２１２ＡおよびＰＤ１２１２Ｂの各々に印加されることがある。したがって、電子流１２１９Ａは双方向電荷転送１２２１Ａを生じさせ得、電子流１２１９Ｂは双方向電荷転送１２２１Ｂを生じさせ得る。いくつかの実施形態では、電界がアクティブ画素１２１０Ａおよび１２１０Ｂに印加されることによって形成される、電子流１２１９Ａおよび／または電子流１２１９Ｂなどの電子ドリフト電流は、ＰＤ１２１２Ａおよび１２１２Ｂ内の導電性を増加させることができる。たとえば、導電性の増加は、ＰＤ１２１２Ａの一方の側からＰＤ１２１２Ａの他方の側への、およびＰＤ１２１２Ｂの一方の側からＰＤ１２１２Ｂの他方の側への、電荷粒子（たとえば、電子）の電荷転送を誘発することがある。転送ゲート１２１４Ａおよび１２１６Ａの動作が転送ゲート１２１４Ａおよび１２１６Ａの近くで電界を変調するとき、電子は、転送ゲート１２１４Ａおよび１２１６Ａからフローティングディフュージョンノード１２２４またはフローティングディフュージョンノード１２２６にそれぞれ転送することがある。同様に、転送ゲート１２１４Ｂおよび１２１６Ｂの動作が転送ゲート１２１４Ｂおよび１２１６Ｂの近くで電界を変調するとき、電子は、転送ゲート１２１４Ｂおよび１２１６Ｂからフローティングディフュージョンノード１２２４またはフローティングディフュージョンノード１２２６にそれぞれ転送することがある。いくつかの実施形態では、電子は、代替的に、転送ゲート１２１４Ａ、１２１４Ｂ、１２１６Ａおよび／または１２１６Ｂからドレインに転送することがある。

【0117】

非共有アクティブ画素システム１２００のアクティブ画素１２１０Ａは、高変換ゲイン（ＨＣＧ）信号のための第１の転送ゲート１２１４Ａおよびフローティングディフュージョンノード１２２４と、低変換ゲイン（ＬＳＧ）信号のための第２の転送ゲート１２１６Ａおよびフローティングディフュージョンノード１２２６とを含んでよい。高いダイナミックレンジ読み出しは、フローティングディフュージョンノード１２２４への第１の転送およびフローティングディフュージョンノード１２２６への第２の転送を利用することによって機能し得る。共有アクティブ画素システム１２５０は、高変換ゲイン（ＨＣＧ）信号のための、第１の転送ゲート１２１４Ａとフローティングディフュージョンノード１２２４とを含むアクティブ画素１２１０Ａと、第１の転送ゲート１２１４Ｂとフローティングディフュージョンノード１２２４（転送ゲート１２１４Ａおよび１２１４Ｂによって共有される）とを含むアクティブ画素１２１０Ｂと、低変換ゲイン（ＬＳＧ）信号のための、第２の転送ゲート１２１６Ａとフローティングディフュージョンノード１２２６とを含むアクティブ画素１２１０Ａと、（転送ゲート１２１６Ａおよび１２１６Ｂによって共有される）第２の転送ゲート１２１６Ｂとフローティングディフュージョンノード１２２６とを含むアクティブ画素１２１０Ｂとを含んでよい。高いダイナミックレンジ読み出しは、フローティングディフュージョンノード１２２４への第１の転送およびフローティングディフュージョンノード１２２６への第２の転送を利用することによって機能し得る。

【0118】

いくつかの実施形態では、低輝度レベルの入射光では、フローティングディフュージョンノード１２２４内には、いくつかの電荷があり、フローティングディフュージョンノード１２２６内には、電荷がないか、または電荷の閾値量よりも少ない電荷がある。いくつかの実施形態では、単一のフローティングディフュージョンノードが高利得読み出しに利用されるが、代替的に、２つのフローティングディフュージョンノードが高利得読み出しに利用されてよい。高輝度レベルの入射光では、フローティングディフュージョンノード１２２４とフローティングディフュージョンノード１２２６の両方に電荷がある。いくつかの実施形態では、低利得読み出しにフローティングディフュージョンノード１２２４と１２２６の両方を使用するために、フローティングディフュージョンノード１２２４および１２２６のための電荷追加処理技法が必要とされる。本明細書において説明されるように、電荷追加は、デジタル領域内でフローティングディフュージョンノード１２２４と１２２６を組み合わせるデジタルビニング動作を指す。このようにして、単一露光高ダイナミックレンジ信号が達成される。たとえば、フローティングディフュージョンノード１２２６は、接続ワイヤ１２３０を介してキャパシタ１２４０に結合されることがある。キャパシタ１２４０は、金属酸化物半導体（ＭＯＳ）キャパシタ、金属絶縁体金属（ＭＩＭ）キャパシタ、金属酸化物金属（ＭＯＭ）キャパシタ、または他のタイプのキャパシタ、または他のセンサを含んでよい。

【0119】

図１３は、１つまたは複数の実施形態による、例示的な共有アクティブ画素システム１３００の概略表現である。共有アクティブ画素システム１３００は、高利得／高解像度読み出しのための、ならびに高フルウェルキャパシティ（ＦＷＣ）および低解像度読み出しのための高いダイナミックレンジ読み出しを実施するために使用されてよい。本明細書において利用されるとき、「高いダイナミックレンジ読み出し」は、高解像度読み出しのための高利得と、低解像度読み出しのための高ＦＷＣを含み得る。いくつかの実施形態では、共有アクティブ画素システム１３００は、第１のアクティブ画素１３１０Ａと、第２のアクティブ画素１３１０Ｂとを含んでよい。アクティブ画素１３１０Ａおよび１３１０Ｂは、図４Ａおよび図４Ｂのアクティブ画素４１０に実質的に類似してよく、以前の説明が当てはまり得る。

【0120】

いくつかの実施形態では、共有アクティブ画素システム１３００は、以下でさらに詳細に説明される、オーバーフロー動作中にオーバーフロー経路の使用による高利得／高解像度読み出しおよび高ＦＷＣ／低解像度読み出しのために構成される。第１のアクティブ画素１３１０Ａはフォトダイオード（ＰＤ）１３１２Ａを含んでよく、第２のアクティブ画素１３１０Ｂはフォトダイオード（ＰＤ）１３１２Ｂを含んでよい。ＰＤ１３１２ＡとＰＤ１３１２Ｂは両方とも、フローティングディフュージョンノード１３２４を共有してよく、フローティングディフュージョンノード１３２４は、高変換ゲイン（ＨＣＧ）信号のために、転送ゲート１３１４Ａおよび１３１４Ｂそれぞれから転送電子を受け取るように構成される。ＰＤ１３１２ＡおよびＰＤ１３１２Ｂは、フローティングディフュージョンノード１３２６を共有してよく、フローティングディフュージョンノード１３２６は、低変換（ＬＣＧ）信号のために、転送ゲート１３１６Ａおよび１３１６Ｂそれぞれから転送電子を受け取るように構成されることがある。電界の印加は、電子ドリフト電流をそれぞれＰＤ１３１２ＡおよびＰＤ１３１２Ｂ内で生成させ得る。図１３には、ＰＤ１３１２Ａ内で生成される電子ドリフト電流に対応する電子流１３１９Ａと、ＰＤ１３１２Ｂ内で生成される電子ドリフト電流に対応する電子流１３１９Ｂが、示されている。電子流１３１９Ａは双方向電荷転送１３２１Ａを生じさせ得、電子流電流１３１９Ｂは双方向電荷転送１３２１Ｂを生じさせ得る。いくつかの実施形態では、電界がアクティブ画素１３１０Ａおよび１３１０Ｂに印加されることによって形成される、電子流１３１９Ａおよび電子流１３１９Ｂなどの電子ドリフト電流は、アクティブ画素１３１０Ａおよび１３１０Ｂ内の導電性を増加させることができる。いくつかの実施形態では、アクティブ画素１３１０Ａおよび１３１０Ｂは、電荷追加処理のために接続ワイヤ１３３０を介してキャパシタ１３４０に結合されることがある。キャパシタ１３４０は、図１２Ｂのキャパシタ１２４０と同じであるかまたはこれに類似してよく、以前の説明が当てはまり得る。

【0121】

いくつかの実施形態では、高利得／高解像度動作は、アクティブ画素１３１０ＡのＰＤ１３１２Ａおよびアクティブ画素１３１０ＢのＰＤ１３１２Ｂからフローティングディフュージョンノード１３２４への電荷の第１の転送を含むことがある。低輝度環境における動作中、フローティングディフュージョンノード１３２４内には、いくつかの電荷があることがあり、フローティングディフュージョンノード１３２６内には、電荷がないか、または電荷の閾値量よりも少ない電荷があることがある。高輝度環境における動作中は、オーバーフロー動作により、フローティングディフュージョンノード１３２４内にいくつかの電荷があることがあり、フローティングディフュージョンノード１３２６内にいくつかの電荷があることがある。オーバーフロー動作中、フローティングディフュージョンノード１３２４は、高輝度条件から過剰な電子を生成することがある。オーバーフロー経路は、（たとえば、転送ゲート１３１６Ａおよび／または転送ゲート１３１６Ｂ）転送ゲートの下に作成されることがあり、過剰な電荷は、フローティングディフュージョンノード１３２６に転送され、それによって、オーバーフロー動作を提供し得る。いくつかの実施形態では、フローティングディフュージョンノード１３２４と１３２６の両方が、高フルウェルキャパシティ（ＦＷＣ）／低解像度読み出しに利用されることがある。フローティングディフュージョンノード１３２４および１３２６の電荷追加処理は、高ＦＷＣおよび低解像度読み出しを達成するために必要とされることがある。

【0122】

図１４は、１つまたは複数の実施形態による、図１２Ａ～図１２Ｂおよび図１３のアクティブ画素システムに対応する例示的なタイミング図１４００である。いくつかの実施形態では、それぞれ図１２Ａおよび図１２Ｂの非共有アクティブ画素システム１２００および共有アクティブ画素システム１２５０、または図１３の共有アクティブ画素システム１３００は、間接的なＴｉｍｅ ｏｆ Ｆｌｉｇｈｔ方法を利用するＴｉｍｅ ｏｆ Ｆｌｉｇｈｔ（ＴｏＦ）読み出しに適用されることがある。間接的なＴｏＦ動作は、いくつかの実施形態では、非共有アクティブ画素システム１２００のアクティブ画素１２１０Ａを利用して実施されることがある。いくつかの実施形態では、ＴｏＦ動作は、共有アクティブ画素システム１２５０のアクティブ画素１２１０Ａおよび１２１０Ｂならびに／または共有アクティブ画素システム１３００のアクティブ画素１３１０Ａおよび１３１０Ｂを利用して実施されることがある。

【0123】

タイミング図１４００は、間接的なＴｉｍｅ ｏｆ Ｆｌｉｇｈｔ測定を達成するための、非共有アクティブ画素システム１２００のアクティブ画素１２１０Ａ、共有アクティブ画素システム１２５０のアクティブ画素１２１０Ａおよび１２１０Ｂ、ならびに／または共有アクティブ画素システム１３００のアクティブ画素１３１０Ａおよび１３１０Ｂの動作を説明し得る。本明細書において説明される１つまたは複数の実施形態によるＴｉｍｅ ｏｆ Ｆｌｉｇｈｔ方法は、１つまたは複数のフォトダイオードからフローティングディフュージョンノードへの（たとえば、ＰＤ１２１２Ａからフローティングディフュージョンノード１２２４への、ＰＤ１２１２ＡおよびＰＤ１２１２Ｂからフローティングディフュージョンノード１２２４への、ＰＤ１３１２ＡおよびＰＤ１３１２Ｂからフローティングディフュージョンノード１３２４への）電子電荷の第１の転送を開始し、電子電荷の第２の転送は、１つまたは複数のフォトダイオードから別のフローティングディフュージョンノードに（たとえば、ＰＤ１２１２Ａからフローティングディフュージョンノード１２２６に、ＰＤ１２１２ＡおよびＰＤ１２１２Ｂからフローティングディフュージョンノード１２２６に、ＰＤ１３１２ＡおよびＰＤ１３１２Ｂからフローティングディフュージョンノード１３２６に）発生することがある。たとえば、時間Ｔ１では、電荷は、フォトダイオードから第１の転送ゲートへの転送中と検出されることがあるが、時間Ｔ３では、電荷は、フォトダイオードから第２の転送ゲートへの転送中と検出されることがある。いくつかの電荷（たとえば、電子）は、あるフローティングディフュージョンノード（たとえば、フローティングディフュージョンノード１２２４、フローティングディフュージョンノード１３２４）に転送されることがあるが、他の電荷は、別のフローティングディフュージョンノード（たとえば、フローティングディフュージョンノード１２２６、フローティングディフュージョンノード１３２６）に転送されることがある。フローティングディフュージョンノードに転送される電荷の量は、反射時間に対応する。反射時間は、ＬＥＤプラスセンサから対象までの距離を決定するために利用可能である。たとえば、タイミング図１４００に示される時間差ＴＤｅｌａｙは、ＬＥＤパルスなどの信号がソースから発されたとき（たとえば、時間Ｔ１）から信号がアクティブ画素によって（たとえば、検出された）受け取られたとき（たとえば、時間Ｔ２）の間の時間の量を示すことがある。Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔシステムは、粒子物理測定システム、信号処理、画像処理などを含む多くの実用的な適用例を有する。

【0124】

図２Ａ～図１４からの実施形態によって説明されるアクティブ画素のうちの任意の１つまたは複数は、ＤＰＳ画像センシングシステム１００Ａまたは１００Ｂの回路それぞれの適切な修正が、当業者によって理解されるようになされる限り、図１Ａのアクティブ画素１１０または図１Ｂのアクティブ画素１１０として実施され得る。

【0125】

図１５は、１つまたは複数の実施形態による、例示的なバックエンドＡＤＣおよびメモリ回路１５００の概略表現である。バックエンドＡＤＣおよびメモリ回路１５００は、図１のバックエンドＡＤＣおよびメモリ回路１１５のトランジスタレベル回路図を表し得る。複数のＡＤＣスキームは、動作の広いダイナミックレンジに効果的である。いくつかの実施形態では、バックエンドＡＤＣおよびメモリ回路１５００は、小さい面積をもつＤＰＳデバイス内での複数のＡＤＣ動作に関する書き込み制御スキームおよび回路を提供する。追加的に、バックエンドＡＤＣおよびメモリ回路１５００は、メモリを効率的に利用することができる。

【0126】

（たとえば、図１ＡのＤＰＳ画像センシングシステム１００Ａまたは図１ＢのＤＰＳ画像センシングシステム１００Ｂ）デジタル処理システム内の各画素に対して、バックエンドＡＤＣおよびメモリ回路およびデジタルメモリが必要とされる。いくつかの実施形態では、バックエンドＡＤＣおよびメモリ回路１５００が、アクティブ画素１５１０に動作可能に結合されることがある。バックエンドＡＤＣおよびメモリ回路１５００は、比較器１５２０と、書き込み制御回路１５３０とを含んでよい。いくつかの実施形態では、アクティブ画素１５１０、比較器１５２０、および書き込み制御回路１５３０は、図１Ａのアクティブ画素１１０、比較器１２０、および書き込み制御回路１３０と実質的に類似しており、以前の説明が当てはまり得る。いくつかの実施形態では、バックエンドＡＤＣおよびメモリ回路１５００は、ステートラッチ１５４０も含むことがある。ステートラッチ１５４０は、以下でさらに詳細に説明される複数のＡＤＣ動作に効果的であることがある。ステートラッチ１５４０は、図１のステートラッチ１４０と同じであるかまたはこれに類似してよく、以前の説明が当てはまり得る。いくつかの実施形態では、バックエンドＡＤＣおよびメモリ回路１５００は、ＤＰＳ画像センシングシステム１００ＡのバックエンドＡＤＣおよびメモリ回路１１５またはＤＰＳ画像センシングシステム１００Ｂの類似の構成要素の一例を表す。書き込み制御回路１５３０は、書き込み制御回路１５３０の出力段における正帰還回路１５３１、ならびに初期化回路１５３２を含むことがある。いくつかの実施形態では、正帰還回路１５３１および初期化回路１５３２は、それぞれ図１の正帰還回路１３１および初期化回路１３２と同じであるかまたはこれに類似してよく、以前の説明が当てはまり得る。

【0127】

比較器１５２０の出力（たとえば、「ＯｕｔＡ」）が特定の論理値（たとえば、論理０）から反対の論理値（たとえば、論理１）にフリップすることに応答して、正帰還回路１５３１の正帰還出力ＦＢがＦＢ＝１になる。ＣＯＭＰ＿ＳＥＴ＿ｎ＝０を使用して初期化する動作が実行されるまで、比較器１５２０の出力（たとえば、「ＯｕｔＡ」）にかかわらず、ＦＢ＝１は保たれ得る（たとえば、正帰還回路１５３１は「ロックされ」得る）。いくつかの実施形態では、ＣＯＭＰ＿ＳＥＴ＿ｎ＝０は初期化動作に使用されることがあり、初期化動作は、ＯｕｔＢ＝１およびＦＢ＝０を設定するために必要とされることがある。いくつかの実施形態では、比較器１５２０の初期化動作が、ＡＤＣ変換を始めるために使用される。初期化動作は、最小ＶＲＡＭＰ電圧を使用して実行されることがあり、これは、ＯｕｔＡがＯｕｔＡ＝０になることと、図１を参照してより詳細に示されるような、ノードへの接続のための初期化回路１５３２の出力「Ｉｎｉｔ」の切り換えをもたらす。初期化動作はまた、ＣＯＭＰ＿ＳＥＴ＿ｎ＝０を適用し得る。Ｓｔａｔｅ＝０である使用事例では、書き込み制御回路１５３０内の正帰還回路１５３１の出力は、ＦＢ＝０およびＯｕｔＢ＝１である。図１とは異なり、ＣＯＭＰ＿ＳＥＴ＿ｎおよびＳｔａｔｅは、図１において使用されるＣＯＭＰ＿ＳＥＴおよびＳｔａｔｅ＿ｎの代わりに、正帰還回路１５３１および初期化回路１５３２によって使用されてよいことが留意されるべきである。ＣＯＭＰ＿ＳＥＴ＿ｎは、ＣＯＭＰ＿ＳＥＴを反転させることによって取得されてよく、Ｓｔａｔｅは、Ｓｔａｔｅ＿ｎを反転させることによって取得されてよい。

【0128】

次に、それらの状態（すなわち、ＣＯＭＰ＿ＳＥＴ＿ｎ＝０およびＳｔａｔｅ＝０）とともに、比較器１５２０および正帰還回路１５３１が初期化されることがある。比較器１５２０および正帰還回路１５３１が初期化されると、ＡＤＣ動作は、ＣＯＭＰ＿ＳＥＴ＿ｎ＝１で始まり、書き込み動作がＡＤＣメモリ１５５０に対して実行されることを可能にすることができる。Ｓｔａｔｅ＝１である使用事例では、最小ＶＲＡＭＰ電圧を使用してＯｕｔＡ＝０である場合ですら、およびＣＯＭＰ＿ＳＥＴ＿ｎ＝０ですら、ＦＢ＝１（ＯｕｔＢ＝０）は保たれる。ＣＯＭＰ＿ＳＥＴ＿ｎ＝１をフリップさせた後、ＷＬ＝０であるため、メモリは書き込まれない。このようにして、ステートラッチ１５４０は、バックエンドＡＤＣおよびメモリ回路１５００の活性化を制御するために、「Ｓｔａｔｅ」を出力し得る。いくつかの実施形態では、データは、Ｓｔａｔｅ＝０であるとき、比較器１５２０を使用してメモリ（たとえば、ＡＤＣメモリ１５５０）に書き込まれることがある。

【0129】

いくつかの実施形態では、比較器１５２０は、以下の動作を容易にするように構成されることがある。
１）ＣＯＭＰ＿ＲＳＴ＿ｎ＝０を設定することによって、自動ゼロ動作を実行し、ＶＲＡＭＰはリセットレベルに等しい。
２）ＣＯＭＰ＿ＳＥＴ＿ｎ＝０を使用して正帰還回路１５３１をロック状態（たとえば、ＦＢ＝１）からアンロック状態（たとえば、ＦＢ＝０）にすることによって、比較器１５２０を初期化する。正帰還回路１５３１は、Ｓｔａｔｅ＝０の場合、アンロック（たとえば、ＦＢ＝０）になるが、正帰還回路１５３１は、Ｓｔａｔｅ＝１の場合は、ロック（たとえば、ＦＢ＝１）されたままである。後者のシナリオでは、ＷＬ＝０であるので、データはメモリ（たとえば、ＡＤＣメモリ１５５０）に書き込まれない。
３）ＶＲＡＭＰ信号を使用して立ち上げ動作を実行する。ＡＤＣデータは、比較器１５２０に記憶され、ＦＢ＝１であるときのみフリップすることがある。いくつかの実施形態では、「ＷＬ＿ＳＥＬ＝０」は、ＡＤＣメモリ１５５０の読み出し動作に使用される。ＷＬ＿ＳＥＬ＝０は、複数のＡＤＣ動作シナリオにおける第１のＡＤＣ動作の前に、Ｓｔａｔｅ＝０を初期化するためにも利用されることがある。

【0130】

図１５に示されるように、書き込み制御回路１５３０は、比較器第２の段の一定の電流反転器と組み合わされた、正帰還回路１５３１と、初期化回路１５３２とを含み得る。いくつかの実施形態では、ＣＯＭＰ＿ＳＥＴ＿ｎおよびＳｔａｔｅはそれぞれ、ｐＭＯＳゲートに関して、図１におけるＣＯＭＰ＿ＳＥＴおよびＳｔａｔｅ＿ｎの反対の極性を有する。図１では、比較器１２０のＯｕｔＡは、図１のＣＯＭＰ＿ＳＥＴスイッチに関してＯｕｔＡ＝０であるが、いくつかの実施形態では、除去されることがある。いくつかの実施形態では、ＯｕｔＡ＝０は、スイッチなしで自動ゼロ動作の後に適切なＶＲＡＭＰ電圧を使用して初期化動作を実行する比較器１５２０のための接地（ＧＮＤ）に設定されることがある。

【0131】

いくつかの実施形態では、ＳＴＡＴＥ＿ＤＡＴＡは、ｎＭＯＳトランジスタペアを通じてステートラッチ１５４０回路に接続される。比較器１５２０が、ワード線選択をＷＬ＝１からＷＬ＝０に切り換えさせるとき、ステートラッチ１５４０は、フリッピング時間にＳｔａｔｅ＝ＳＴＡＴＥ＿ＤＡＴＡとして固定されることがある。ＡＤＣメモリ１５５０は、ビット線データを同時に記憶し得る。ＳＴＡＴＥ＿ＤＡＴＡ＝１は、バックエンドＡＤＣおよびメモリ回路１５００の各動作に対して任意の適切なＡＤＣ範囲のために意図的に与えられることがある。

【0132】

図２Ａ～図１４からの実施形態によって説明されるアクティブ画素のうちの任意の１つまたは複数は、バックエンドＡＤＣおよびメモリ回路１５００の回路の適切な修正が、当業者によって理解されるようになされる限り、図１５のアクティブ画素１５１０として実施されてよい。

【0133】

図１６は、１つまたは複数の実施形態による、例示的なバックエンドＡＤＣおよびメモリ回路１６００の概略表現である。バックエンドＡＤＣおよびメモリ回路１６００は、図１５のバックエンドＡＤＣおよびメモリ回路１５００と同じであるかまたはこれに類似してよく、以前の説明が当てはまり得る。たとえば、バックエンドＡＤＣおよびメモリ回路１６００は、比較器１６２０と、書き込み制御回路１６３０とを含んでよく、比較器１６２０および書き込み制御回路１６３０は、図１５の比較器１５２０および書き込み制御回路１５３０と同じであるかまたはこれに類似してよい。書き込み制御回路１６３０は、正帰還回路１６３１と、初期化回路１６３２とを含んでよい。バックエンドＡＤＣおよびメモリ回路１６００は、ＣＯＭＰ＿ＳＥＴ＿ｎと正帰還回路１６３１の出力信号の両方のＣＭＯＳ構造をそれぞれ実現するためにｎＭＯＳトランジスタペア１６３３が正帰還回路１６３１に追加されることがあるという点で、バックエンドＡＤＣおよびメモリ回路１５００と異なってよい。このようにして、正帰還回路１６３１のフリッピング速度は、ｎＭＯＳトランジスタペア１６３３を使用して加速可能である。追加的に有利であるのは、書き込み制御回路１６３０は、フリッピング中に電流を通じて減少することがある。また、バックエンドＡＤＣおよびメモリ回路１６００の比較器１６２０は、たとえば、キャパシタＣＬが大きい場合の初期化の大きい遅延を防止することなどの追加のデバイス性能を実現するための、ＣＯＭＰ＿ＳＥＴのｎＭＯＳスイッチ１６２１を含んでよい。いくつかの実施形態では、ｎＭＯＳスイッチ１６２１は、トランジスタ（たとえば、ｎＭＯＳトランジスタ）のペアとして実現されることがある。このようにして、ｎＭＯＳスイッチ１６２１は、ＡＤＣ動作のより高速な初期化する動作に効果的であることがある。

【0134】

バックエンドＡＤＣおよびメモリ回路１６００のためのアクティブ画素が、当業者によって理解されるようになされるように、図２Ａ～図１４からの実施形態によって説明されるアクティブ画素のうちの任意の１つまたは複数は、実施されてよい。

【0135】

図１７は、１つまたは複数の実施形態による、バックエンドＡＤＣおよびメモリ回路の例示的な動作のタイミング図１７００である。タイミング図１７００は、図１５および図１６に示される回路について、ＣＯＭＰ＿ＳＥＴ＿ｎはＣＯＭＰ＿ＳＥＴの代わりに使われ、ＳｔａｔｅはＳｔａｔｅ＿ｎの代わりに使われるという注意とともに、図１、図１５、または図１６に示される回路の各回路に適用され得る。ＣＯＭＰ＿ＳＥＴ＿ｎは、ＣＯＭＰ＿ＳＥＴを反転させることによって取得されてよく、Ｓｔａｔｅは、Ｓｔａｔｅ＿ｎを反転させることによって取得されてよい。

【0136】

タイミング図１７００は、重複した３Ｑ動作の一例を示すことがある。いくつかの実施形態では、ＷＬ＿ＳＥＬは、ＡＤＣ動作全体を通じてＷＬがＯｕｔＢと同じ値を有するように、１に設定されてよい（ＷＬ＿ＳＥＬ＝１）。いくつかの実施形態では、ＷＬが論理１から論理０に反転されるとき、タイムコード（すなわち、ＡＤＣコード）は、メモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれる。いくつかの実施形態では、メモリに書き込まれて記憶されるタイムコードは、ＷＬが反転される時間（すなわち、比較器１２０、１５２０、１６２０などの比較器がフリップされる時間）を示す。すなわち、メモリに記憶されるタイムコードは、デジタル化された光強度値であってよい。ＷＬが論理１から論理０に反転されたとき、タイムコードをメモリに書き込むことに加えて、ＳＴＡＴＥ＿ＤＡＴＡは、ステートラッチ（たとえば、ステートラッチ１４０、１５４０、１６４０）に書き込まれることがある。

【0137】

いくつかの実施形態では、自動ゼロ動作は、あらゆるＡＤＣ動作の前に実行されることがある。自動ゼロ動作を実行するために、ＣＯＭＰ＿ＲＳＴは１に設定されることがある（たとえば、ＣＯＭＰ＿ＲＳＴ＝１）。いくつかの実施形態では、比較器（たとえば、比較器１２０）は、各自動ゼロ動作の後、ＣＯＭＰ＿ＳＥＴを１に設定する（たとえば、ＣＯＭＰ＿ＳＥＴ＝１）という初期化する動作を実行することがあり、これによって、正帰還回路（たとえば、正帰還回路１３１、１５３１、１６３１）がロックステータスから解除され得る。いくつかの実施形態では、比較器（たとえば、比較器１２０、１５２０、１６２０）は、ＣＯＭＰ＿ＳＥＴ＿ｎを０に設定する（たとえば、ＣＯＭＰ＿ＳＥＴ＿ｎ＝０）初期化動作を実行することがある。ＳＴＡＴＥ＿ＤＡＴＡが論理１に設定される時間期間中、比較器がフリップされるときにメモリに書き込まれるタイムコード（すなわち、ＡＤＣコード）は、１つのＡＤＣサイクル中に残りの時間にわたって保持されることがある。ＳＴＡＴＥ＿ＤＡＴＡの波形は、１つのＡＤＣ動作サイクルの残りの時間にわたってメモリに書き込まれるタイムコードが保持されることが望ましい時間範囲に応じて設計されてよい。ＳＴＡＴＥ＿ＤＡＴＡが論理０に設定される時間期間は、所与のＡＤＣ動作のサイクル中の特定の時間の期間に限定されない。

【0138】

タイミング図１７００は、３つの事例を示す。

【0139】

事例１ － 出力ＯｕｔＢが１回フリップする、

【0140】

事例２ － 出力ＯｕｔＢが２回フリップする、および

【0141】

事例３ － 出力ＯｕｔＢが３回フリップする。

【0142】

タイミング図１７００に見られるように、出力ＯｕｔＢ（ＷＬ）が論理１から論理０に反転されるとき、Ｓｔａｔｅは、ＳＴＡＴＥ ＤＡＴＡと同じ値に保たれる（すなわち、Ｓｔａｔｅ＝ＳＴＡＴＥ＿ＤＡＴＡ）。図１７に示される時間ｔ１に始まる現在のＡＤＣ動作サイクルでは、たとえば、事例１によって示されるようにＳＴＡＴＥ ＤＡＴＡ＝１である時間ｔ２において、タイムスタンプＡＤＣ中にＯｕｔＢ（ＷＬ）が論理１から論理０に反転される場合、時間ｔ２におけるタイムコード（すなわち、ＡＤＣコード）はメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれ、Ｓｔａｔｅは論理１に設定される（すなわち、Ｓｔａｔｅ＝１）。いくつかの場合、Ｓｔａｔｅを論理１に設定することによって、比較器（たとえば、比較器１２０、１５２０、１６２０）および正帰還回路（たとえば、正帰還回路１３１、１５３１、１６３１）がロック状態にされる。ＡＤＣ動作の現在のサイクルの残りの時間にわたってＳｔａｔｅが論理１に保たれる（すなわち、Ｓｔａｔｅ＝１）場合、メモリに記憶されるＡＤＣコードは、ＨＣＧ ＡＤＣまたはＬＣＧ ＡＤＣに入る前にＣＯＭＰ＿ＳＥＴが論理１にされるときですら、ＡＤＣ動作の現在のサイクルが時間ｔ９に終わるまで、保たれる。

【0143】

タイムスタンプＡＤＣ中にＳＴＡＴＥ ＤＡＴＡ＝０である間、たとえば、事例２および事例３によって示される時間ｔ４に、ＯｕｔＢ（ＷＬ）が論理１から論理０に反転される場合、時間ｔ４におけるタイムコード（すなわち、ＡＤＣコード）はメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれ、ＳＴＡＴＥ ＤＡＴＡ＝０であるため、Ｓｔａｔｅは論理０に設定される（すなわち、Ｓｔａｔｅ＝０）。したがって、事例２または事例３では、直前のＨＣＧ ＡＤＣが始まる時間ｔ５にＣＯＭＰ＿ＳＥＴが論理１に設定される（または、ＣＯＭＰ＿ＳＥＴ＿ｎが論理０に設定される）とき、初期化回路（たとえば、初期化回路１３２、１５３２、１６３２）は、比較器（たとえば、比較器１２０、１５２０、１６２０）および正帰還回路（たとえば、正帰還回路１３１、１５３１、１６３１）をアンロック状態にし、ＨＣＧ ＡＤＣが始まった。

【0144】

事例２では、ＯｕｔＢ（ＷＬ）は、ＨＣＧ ＡＤＣ中に論理１から論理０に反転される。たとえば、時間ｔ６では、ＳＴＡＴＥ ＤＡＴＡ＝１であるとき、時間ｔ６におけるタイムコード（すなわち、ＡＤＣコード）は、メモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれることがあり、Ｓｔａｔｅは論理１に設定され（すなわち、Ｓｔａｔｅ＝１）、これによって、比較器（たとえば、比較器１２０、１５２０、１６２０）および正帰還回路（たとえば、正帰還回路１３１、１５３１、１６３１）が再びロック状態にされる。事例２では、ＡＤＣ動作の現在のサイクルの残りの時間にわたってＳｔａｔｅが論理１に保たれる（すなわち、Ｓｔａｔｅ＝１）ので、ＨＣＧ ＡＤＣ中にメモリに記憶されるＡＤＣコードは、ＬＣＧ ＡＤＣに入る前にＣＯＭＰ＿ＳＥＴが論理１にされるときですら、ＡＤＣ動作の現在のサイクルが時間ｔ９に終了するまで、保たれる。

【0145】

事例３では、ＯｕｔＢ（ＷＬ）は、たとえば時間ｔ８において、ＬＣＧ ＡＤＣ中に論理１から論理０に反転され、ＳＴＡＴＥ ＤＡＴＡ＝１であるとき、時間ｔ８におけるタイムコード（すなわち、ＡＤＣコード）はメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれ、Ｓｔａｔｅは論理１に設定され（すなわち、Ｓｔａｔｅ＝１）、これによって、比較器および正帰還回路はさらに再びロック状態にされる。事例３では、ＡＤＣ動作の現在のサイクルの残りの時間にわたってＳｔａｔｅが論理１に保たれる（すなわち、Ｓｔａｔｅ＝１）ので、ＬＣＧ ＡＤＣ中にメモリに記憶されるＡＤＣコードは、ＡＤＣ動作の現在のサイクルが時間ｔ９に終了するまで、保たれる。したがって、ＯｕｔＢ（ＷＬ）は、ＳＴＡＴＥ ＤＡＴＥ＝１である間に論理１から論理０に反転され、ＯｕｔＢ（ＷＬ）が反転された時間におけるタイムコード（すなわち、ＡＤＣコード）はメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれ、ステートラッチ（たとえば、ステートラッチ１４０、１５４０、１６４０）はＳｔａｔｅ＝１を保持する。これは、現在のＡＤＣ動作サイクルの残りの時間にわたって、比較器（たとえば、比較器１２０、１５２０、１６２０）および正帰還回路（たとえば、正帰還回路１３１、１５３１、１６３１）をロックされた状態に保ち得る。いくつかの実施形態では、ＳＴＡＴＥ＿ＤＡＴＡは、図１７に示されるように、タイムスタンプＡＤＣ、ＨＣＧ ＡＤＣ、およびＬＣＧ ＡＤＣの各々において１回のみ論理１に設定されることがある。いくつかの実施形態では、ＳＴＡＴＥ＿ＤＡＴＡは、複雑なＡＤＣ動作を実施するために、論理１と論理０に交互になることがある。

【0146】

図１８Ａ～図１８Ｂは、１つまたは複数の実施形態による、例示的なデータ構造１８００および１８２０の概略表現である。いくつかの実施形態では、ＡＤＣメモリ１５０のためのデータが、ステートラッチ（たとえば、ステートラッチ１４０、１５４０、１６４０）の代わりに使用されることがある。ＡＤＣメモリ１５０がステートラッチの代わりに使用されるいくつかの実施形態では、以下で説明されるように、Ｓｔａｔｅ（またはＳｔａｔｅ＿ｎ）はＡＤＣメモリ１５０に記憶されることがある。ＡＤＣメモリ１５０のためのデータは、図１に示されるように、フラグビットおよびデータビットとともに構成されることがある。本明細書において説明されるフラグビット配置は、上記で説明された実施形態を実施するのに好適であり得るが、当業者は、追加的または代替的に他のフラグビット配置が使用されてよいことを認識するであろう。

【0147】

図１８Ａに示されるように、データ構造１８００は、タイムスタンプＡＤＣ動作（ＡＤＣ１）と、ＨＣＧ ＡＤＣ動作（ＡＤＣ２）と、ＬＣＧ ＡＤＣ（ＡＤＣ３）動作とを含む３段階ＡＤＣ動作などの、ＡＤＣ動作に適用可能であり得る。いくつかの実施形態では、データ構造１８００は、データ文字列１８０２～１８０６を含むことがあり、データ文字列１８０２～１８０６の各々は、フラグビットと、ＡＤＣビットとを含んでよい。たとえば、第１のデータ文字列１８０２は、フラグビット１８０８とデータビット（ＡＤＣビット）１８１０とを含む６ビット文字列である。第１のデータ文字列１８０２は、第１のＡＤＣ動作（たとえば、図１９のタイムスタンプＡＤＣ）中の所与の時間にメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれるタイムコードに対応することがある。上記で説明されたように、タイムコードは、タイムコード発生器（図示せず）から読み出し／書き込みデータバス線１６０に供給されることがあり、メモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれることがある。第１のデータ文字列１８０２のフラグビット１８０８は、タイムスタンプＡＤＣ中のある時間にメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれることがあるタイムコード（またはＡＤＣコード）の最上位ビット（ＭＳＢ）を含んでよい。第１のデータ文字列１８０２のＭＳＢは、比較器（たとえば、比較器１２０、１５２０、１６２０）の出力が特定の論理値（たとえば、論理０）から反対の論理値（たとえば、論理１）にフリップすることに応答してメモリがＡＤＣコードを保持し得るように、論理１であるように割り当てられることがある。図１９に示されるように、第１のデータ文字列１８０２は、「１０００００」で始まり、タイムスタンプＡＤＣ中に「１０１１１１」まで増分する。図１９では、第１のデータ文字列１８０２の下位５ビットは、ＡＤＣコード＜４：０＞と呼ばれる。

【0148】

第２のデータ文字列１８０４も、フラグビット１８１２とデータビット（ＡＤＣビット）１８１４とを含む６ビットデータ文字列である。第２のデータ文字列１８０４は、第２のＡＤＣ動作（たとえば、図１９のＨＣＧ ＡＤＣ）中の所与の時間にメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれるタイムコードに対応することがある。第２のデータ文字列１８０４のフラグビット１８１２は、ＨＣＧ ＡＤＣ中のある時間にメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれることがあるタイムコード（またはＡＤＣコード）の最上位ビット（ＭＳＢ）を含んでよい。第２のデータ文字列１８０４のＭＳＢは、比較器（たとえば、比較器１２０、１５２０、１６２０）の出力が特定の論理値（たとえば、論理０）から反対の論理値（たとえば、論理１）にフリップすることに応答してメモリがＡＤＣコードを保持し得るように、論理１であるように割り当てられることがある。図１９に示されるように、第２のデータ文字列１８０４は、「１１００００」で始まり、ＨＣＧ ＡＤＣ中に「１１１１１１」まで増分する。

【0149】

第３のデータ文字列１８０６も、フラグビット１８１６とデータビット（ＡＤＣビット）１８１８とを含む６ビットデータ文字列である。第３のデータ文字列１８０６は、第３のＡＤＣ動作（たとえば、図１９のＬＣＧ ＡＤＣ）中の所与の時間にメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれるタイムコードに対応することがある。第３のデータ文字列１８０６のフラグビット１８１６は、ＬＣＧ ＡＤＣ中のある時間にメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれることがあるタイムコード（またはＡＤＣコード）の最上位ビット（ＭＳＢ）を含んでよい。第３のデータ文字列１８０６のＭＳＢは、論理０であるように割り当てられることがある。したがって、第３のデータ文字列１８０６のＭＳＢは、正帰還回路（たとえば、正帰還回路１３１、１５３１、１６３１）をロック状態に保つことによって、ＡＤＣコードを保持しないことがある。いくつかの実施形態では、ＬＣＧ ＡＤＣは、図１９に示される１つのＡＤＣサイクル中の最終ＡＤＣ動作であり、メモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に一度書き込まれたＡＤＣコードは、比較器（たとえば、比較器１２０、１５２０、１６２０）の出力がサイクルの後のＡＤＣ動作で特定の論理値（たとえば、論理０）から反対の論理値（たとえば、論理１）にフリップすることに応答して上書きされない。第３のデータ文字列１８０６は、「００００００」で始まり、ＬＣＧ ＡＤＣ中に「０１１１１１」まで増分する。

【0150】

ＡＤＣ動作の１つのサイクルが、図１８Ｂに示される４つの段階を含むいくつかの実施形態では、データ構造１８２０は、データ文字列１８２２～１８２８を含むことがあり、データ文字列１８２２～１８２８の各々は、フラグビットと、ＡＤＣビットとを含んでよい。最後のＡＤＣ（ＡＤＣ４）すなわちデータ文字列１８２８の最上位ビット（ＭＳＢ）は、論理０であるように割り当てられることがある。データ文字列１８２２～１８２６に対応する前のＡＤＣ（たとえば、ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）の各々の最上位ビット（ＭＳＢ）は、論理１であるように割り当てられることがある。たとえば、第１のデータ文字列１８２２は、フラグビット１８３０と、データビット（ＡＤＣビット）１８３２とを含むことがある。第２のデータ文字列１８２４は、フラグビット１８３４と、データビット（ＡＤＣビット）１８３６とを含むことがある。第３のデータ文字列１８２６は、フラグビット１８３８と、データビット（ＡＤＣビット）１８４０とを含むことがある。第４のデータ文字列１８２８は、フラグビット１８４２と、データビット（ＡＤＣビット）１８４４とを含むことがある。

【0151】

図１８Ｃは、１つまたは複数の実施形態による、例示的なメモリアレイ１８５０の概略表現である。図１８Ｃに示されるように、メモリアレイ１８５０は、データ構造からのメモリのＭＳＢを使用して、既知のメモリレイアウト配置の範囲外にある利点を達成することがありこれは、以下でさらに詳細に論じられる。

【0152】

メモリアレイ１８５０は、２画素構成でのメモリ配置１８５４およびバックエンドＡＤＣおよびメモリ回路（たとえば、バックエンドＡＤＣおよびメモリ回路１１５）の残りの要素の２つのインスタンスを示す。いくつかの実施形態では、メモリアレイ１８５０は、図１８Ｃに示されるように、たとえば、比較器および書き込み制御回路１８５２の２つのインスタンスを含むことがある（たとえば、比較器１２０と、正帰還回路１３１を含む書き込み制御回路１３０）。いくつかの実施形態では、各画素は、比較器および書き込み制御回路１８５２ならびにビット線Ｂ０～Ｂ５と通じるＤ０～Ｄ５を有する６ビットメモリ配置１８５４のインスタンスを有する。いくつかの実施形態では、ＭＳＢすなわちＤ５は、書き込み制御回路の対応するインスタンスに直接的に結合されるまたは間接的に結合されるように配置されることがある。このようにして、Ｓｔａｔｅの通信およびワイヤリングは、ＣＭＯＳレベル出力を有するメモリの場合にメモリ配置１８５４に対するアライメントの修正なしでメモリアレイ１８５０から引き出すために比較的効率的である。これは、より低い電力消費量、高速な動作を有するＤＰＳ撮像システムを有する技術的効果を達成することができ、いくつかのタイプのメモリデバイスでは小さい画素サイズも可能にする。

【0153】

図１９は、１つまたは複数の実施形態による、バックエンドＡＤＣおよびメモリ回路の例示的な動作のタイミング図１９００である。タイミング図は、図１、図１５、または図１６に示される回路に類似した回路の各回路に適用されてよい。いくつかの実施形態では、タイミング図が適用される回路は、そのような回路は、ステートラッチ（たとえば、ステートラッチ１４０、１５４０、１６４０）を有する必要はなく、代わりに、Ｓｔａｔｅ（またはＳｔａｔｅ＿ｎ）としてＡＤＣコードの最上位ビット（ＭＳＢ）を使用することを除いて、図１、図１５、または図１６に示される回路のいずれか１つと同じであってよい。追加的に、タイミング図１９００は、図１８Ａのデータ構造１８００および１８２０、ならびに図１８Ｃのメモリアレイ１８５０に適用可能であってよい。

【0154】

タイミング図１９００は、状態制御をメモリアレイ１８５０のデータ構造に適用する重複した３Ｑ動作の一例を示す。たとえば、タイムコードのＭＳＢ（たとえば、フラグビット１８０８、１８１２、１８１６のＭＳＢ）は、初期化動作を制御するためにＳｔａｔｅとして使用されることがある。状態制御のために別のフラグビットが必要でないことがあるが、ＡＤＣ１、ＡＤＣ２、およびＡＤＣ３を互いから区別するために使用されることがある。図１９のタイミング図１９００に示される動作およびタイミングは、図１９のＳＴＡＴＥ＿ＤＡＴＡ（またはＡＤＣコード＜５＞）が、ＬＣＧ ＡＤＣ全体を通じて論理０に設定されるという点で、図１７のタイミング図１７００と異なる。図１９のタイミング図１９００に示されるように、タイムコード（またはＡＤＣコード＜５＞）のＭＳＢは、ＳＴＡＴＥ＿ＤＡＴＡとして使用される。ＳＴＡＴＥ＿ＤＡＴＡ＝０は、最後のＡＤＣ動作（すなわち、ＬＣＧ ＡＤＣ）において保たれることがある。図１９では、ＬＣＧ ＡＤＣにおけるＳＴＡＴＥ ＤＡＴＡは、論理０に設定される。

【0155】

いくつかの実施形態では、自動ゼロ動作は、あらゆるＡＤＣ動作の前に実行されることがある。自動ゼロ動作を実行するために、ＣＯＭＰ＿ＲＳＴは１に設定されることがある（たとえば、ＣＯＭＰ＿ＲＳＴ＝１）。いくつかの実施形態では、比較器（たとえば、比較器１２０、１５２０、１６２０）は、各自動ゼロ動作の後、ＣＯＭＰ＿ＳＥＴを１に設定する（たとえば、ＣＯＭＰ＿ＳＥＴ＝１）という初期化動作を実行することがあり、これによって、正帰還回路（たとえば、正帰還回路１３１、１５３１、１６３１）がロックステータスから解除され得る。いくつかの実施形態では、比較器（たとえば、比較器１２０、１５２０、１６２０）は、ＣＯＭＰ＿ＳＥＴ＿ｎを０に設定する（たとえば、ＣＯＭＰ＿ＳＥＴ＿ｎ＝０）初期化動作を実行することがある。ＳＴＡＴＥ＿ＤＡＴＡが論理１に設定される時間期間中、比較器がフリップされるときにメモリに書き込まれるタイムコード（すなわち、ＡＤＣコード）は、１つのＡＤＣサイクル中に残りの時間にわたって保持されることがある。ＳＴＡＴＥ＿ＤＡＴＡ（ＡＤＣコード＜５＞）は、論理１に設定されることがあるが、ＡＤＣコード＜４：０＞は、「１０００００」から「１０１１１１」まで増分する。ロック状態から解除される比較器初期化動作と、ＡＤＣ動作は、上記で図１７のタイミング図１７００を参照して説明された動作と同様に行われてよい。

【0156】

タイミング図１９００は、３つの事例を示す。

【0157】

事例１ － 出力ＯｕｔＢが１回フリップする、

【0158】

事例２ － 出力ＯｕｔＢが２回フリップする、および

【0159】

事例３ － 出力ＯｕｔＢが３回フリップする。

【0160】

タイミング図１９００に見られるように、事例１の場合、時間ｔ２において、出力ＯｕｔＢ（ＷＬ）が論理１から論理０に反転されるとき、Ｓｔａｔｅは、（ＡＤＣコード＜５＞（すなわち、ＯｕｔＢが反転されるとき、タイムコードのＭＳＢ）と同じ値で保たれる。図１９に示される時間ｔ１で始まる現在のＡＤＣ動作サイクルでは、たとえば、事例１によって示されるようにＡＤＣコード＜５＞＝１（すなわち、ＭＳＢ＝１）である時間ｔ２において、ＯｕｔＢ（ＷＬ）がタイムスタンプＡＤＣ中に論理１から論理０に反転される場合、時間ｔ２におけるタイムコード（すなわち、ＡＤＣコード）はメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれ、時間ｔ２においてメモリに書き込まれるタイムコードのＭＳＢは、Ｓｔａｔｅとしてメモリから出力され、Ｓｔａｔｅは論理１に設定される（すなわち、Ｓｔａｔｅ＝１）。いくつかの場合、Ｓｔａｔｅを論理１に設定することによって、比較器（たとえば、比較器１２０、１５２０、１６２０）および正帰還回路（たとえば、正帰還回路１３１、１５３１、１６３１）がロック状態にされる。ＡＤＣ動作の現在のサイクルの残りの時間にわたってＳｔａｔｅが論理１に保たれる（すなわち、Ｓｔａｔｅ＝１）場合、メモリに記憶されるＡＤＣコードは、ＨＣＧ ＡＤＣまたはＬＣＧ ＡＤＣに入る前にＣＯＭＰ＿ＳＥＴが論理１にされるときですら、ＡＤＣ動作の現在のサイクルが時間ｔ９に終わるまで、保たれる。

【0161】

事例２および事例３の場合、タイムスタンプＡＤＣ中にＡＤＣコード＜５＞＝０である間、たとえば、事例２によって示される時間ｔ３において、または事例３によって示される時間ｔ４において、ＯｕｔＢ（ＷＬ）が論理１から論理０に反転される場合、時間ｔ３または時間ｔ４におけるタイムコード（すなわち、ＡＤＣコード）は、メモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれ、ＡＤＣコード＜５＞＝０であるため、Ｓｔａｔｅは論理０に設定される（すなわち、Ｓｔａｔｅ＝０）。したがって、事例２または事例３では、直前のＨＣＧ ＡＤＣが始まる時間ｔ５にＣＯＭＰ＿ＳＥＴが論理１に設定される（または、ＣＯＭＰ＿ＳＥＴ＿ｎが論理０に設定される）とき、初期化回路（たとえば、初期化回路１３２、１５３２、１６３２）は、比較器（たとえば、比較器１２０、１５２０、１６２０）および正帰還回路（たとえば、正帰還回路１３１、１５３１、１６３１）をアンロック状態にし、ＨＣＧ ＡＤＣが始まった。

【0162】

事例２では、ＯｕｔＢ（ＷＬ）は、ＨＣＧ ＡＤＣ中に論理１から論理０に反転される。たとえば、時間ｔ７では、ＡＤＣコード＜５＞＝１であるとき、時間ｔ７におけるタイムコード（すなわち、ＡＤＣコード）は、メモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれることがあり、Ｓｔａｔｅは論理１に設定され（すなわち、Ｓｔａｔｅ＝１）、これによって、比較器（たとえば、比較器１２０、１５２０、１６２０）および正帰還回路（たとえば、正帰還回路１３１、１５３１、１６３１）が再びロック状態にされる。事例２では、ＡＤＣ動作の現在のサイクルの残りの時間にわたってＳｔａｔｅが論理１に保たれる（すなわち、Ｓｔａｔｅ＝１）場合、ＨＣＧ ＡＤＣの間にメモリに記憶されるＡＤＣコードは、ＬＣＧ ＡＤＣに入る前にＣＯＭＰ＿ＳＥＴが論理１にされるときですら、ＡＤＣ動作の現在のサイクルが時間ｔ９に終わるまで、保たれる。

【0163】

事例３では、ＯｕｔＢ（ＷＬ）は、たとえば時間ｔ９において、ＬＣＧ ＡＤＣの間に論理１から論理０に反転される。時間ｔ９において、ＳＴＡＴＥ ＤＡＴＡ＝０であり、そのため、データがメモリ（たとえば、ＡＤＣメモリ１５０、１５５０、１６５０）に書き込まれ、Ｓｔａｔｅは論理０に設定される（すなわち、Ｓｔａｔｅ＝０）。

【0164】

図２０は、１つまたは複数の実施形態による、例示的なＤＰＳ画像センシングシステム２０００の概略表現である。上記で説明された、アクティブ画素およびその構成要素のいずれも、ＤＰＳ画像センシングシステム２０００に組み込まれてよい。いくつかの実施形態では、ＤＰＳ画像センシングシステム２０００は、図１ＡのＤＰＳ画像センシングシステム１００Ａの特徴および構成要素と類似したいくつかの特徴および構成要素を含み、前の説明が当てはまり得る。いくつかの実施形態では、ＤＰＳ画像センシングシステム２０００は、図１ＢのＤＰＳ画像センシングシステム１００Ｂの特徴および構成要素と類似したいくつかの特徴および構成要素を含むように修正されてよく、前の説明も当てはまり得る。ＤＰＳ画像センシングシステム２０００は、高密度メモリを有しながら、小さい面積を包含することがあり、これは、効率を改善することができ、容易に配置可能である。いくつかの実施形態では、ＡＤＣの多くの繰り返しが適用されるときですら、書き込み制御が、１つのラッチ回路とともに実行されることがある。このようにして、ＤＰＳ画像センシングシステム２０００は、独立して配置された比較器およびメモリエリアをもつ単純であるが堅牢な配置を提供し、小さい占有面積を使用する効率的なメモリの使用率を提供することができる。追加的に、フラグビットとＡＤＣデータの柔軟な組み合わせは、以下でさらに詳細に論じられるように、メモリを効率的に割り当てることができる。

【0165】

いくつかの実施形態では、ＤＰＳ画像センシングシステム２０００は、アクティブ画素２０１０と、比較器２０２０と、ステートラッチ２０４０を含む書き込み制御回路２０３０と、読み出し／書き込みデータバス２０６０に動作可能に結合されたＡＤＣメモリ２０５０とを含む。いくつかの実施形態では、アクティブ画素２０１０は、画素内横型オーバーフロー蓄積容量（ＬＯＦＩＣ）を含む。いくつかの実施形態では、アクティブ画素２０１０は、図２Ａおよび図２Ｂのアクティブ画素２１０と同様に機能することがあり、前の説明が当てはまり得る。アクティブ画素２０１０は、上記で論じられたように、誘導された電子ドリフト電流による双方向電荷転送および完全電荷転送のために構成されることがある。いくつかの実施形態では、アクティブ画素２０１０は、フォトダイオード（ＰＤ）と、転送ゲート（ＴＧ）と、フローティングディフュージョンノード（ＦＤ）と、１つまたは複数の制御トランジスタ（たとえば、ＲＳＴ、ＤＣＧ、Ｖｂｎ＿ｓｆ）とを含む。アクティブ画素２０１０は、本明細書では、第１の層センサオンチップ（ＳＯＣ）画素、第１の層ＳＯＣアクティブ画素、および／またはＳＯＣアクティブ画素と互換的に呼ばれることがある。

【0166】

いくつかの実施形態では、比較器２０２０、書き込み制御回路２０３０、ステートラッチ２０４０、およびＡＤＣメモリ２０５０は、第２の層特定用途向け集積回路（ＡＳＩＣ）アクティブ画素を形成し得る。第２の層ＡＳＩＣアクティブ画素は、本明細書では、第２の層アクティブ画素および／または第２の層ＡＳＩＣ画素と互換的に呼ばれることがある。

【0167】

いくつかの実施形態では、書き込み制御回路２０３０および／またはステートラッチ２０４０は、ＡＤＣメモリ２０５０のための状態制御を容易にすることがある。以下でさらに詳細に論じられるように、ＤＰＳ画像センシングシステム２０００は、効率的なメモリ使用とともに小さい画素面積をもつＤＰＳ内での複数のＡＤＣ動作のために書き込み制御回路２０３０上で実施される新規な書き込み制御スキームを実施することがある。たとえば、いくつかの実施形態では、ステートラッチ２０４０は、ｎビットＡＤＣメモリ２０５０とは独立して働き、比較器２０２０動作を制御する。フラグビット２０５２は、ＡＤＣ ＩＤとして実施されてよい。いくつかの実施形態では、フラグビット２０５２は、ＡＤＣデータビット２０５４と組み合わされたｎビットＡＤＣメモリ２０５０の一部として書き込まれることがある。

【0168】

いくつかの実施形態では、複数のＡＤＣ動作のための、書き込み制御回路２０３０を介して実施される書き込み制御は、以下の方法に従って適用されることがある。
（１） ステートラッチ２０４０からｓｔａｔｅ＝０が出力される第１の事例では、メモリ（たとえば、ＡＤＣメモリ２０５０）に書き込む書き込み動作が活性化されることがあり、データは、比較器２０２０がフリップすることを介して書き込まれることがある。
（２） ステートラッチ２０４０からｓｔａｔｅ＝１が出力される第２の事例では、書き込み動作がディセーブルとされることがある。

【0169】

いくつかの実施形態では、ステートラッチ２０４０は、以下の書き込みスキームに従って動作することがある。
（１） ｓｔａｔｅをｓｔａｔｅ＝０に初期化する。
（２） 各ＡＤＣ動作のための作業ウィンドウタームとして制御信号ＣＯＭＰ＿ＣＨＥＣＫを提供する。
（３） ウィンドウターム中に比較器（たとえば、比較器２０２０）出力に基づいて、ｓｔａｔｅ＝０またはｓｔａｔｅ＝１を決定する。
（４） ｓｔａｔｅがｓｔａｔｅ＝１になると、メモリ（たとえば、ＡＤＣメモリ２０５０）は書き込まれることはできず、メモリは最後のＡＤＣデータを保つ。
（５） ＡＤＣ ＩＤのためのフラグビットは、各ＡＤＣ動作のためのＡＤＣデータと組み合わされる。

【0170】

本明細書において説明されるように、１つのラッチ回路（たとえば、ステートラッチ２０４０）のみが、ＡＤＣ動作の複数の繰り返しを制御するために使用され、ラッチ回路は、ＡＤＣ動作のより多くの繰り返しの使用において効果的である。いくつかの実施形態では、フラグビット２０５２は、最も効率的なメモリ使用を取得するためにＡＤＣメモリ２０５０内のＡＤＣデータビット２０５４と柔軟に組み合わされることがある。そのうえ、制御信号ＣＯＭＰ＿ＣＨＥＣＫも、本明細書では、「ＣＯＭＰ＿ＣＨＥＣＫ」および／または比較器チェック信号と互換的に呼ばれることがある。

【0171】

ＡＤＣメモリ２０５０は、ワード線（ＷＬ）と、Ｎビット線（ＢＬ）（たとえば、ビット線ｍ～ビット線Ｎ－ｍ）とを含んでよく、第Ｎ番目のビット線は、読み出し／書き込みデータバス２０６０として動作してよい。ワード線およびビット線の構造は、ＤＰＳ画像センシングシステム２０００によって実施されるメモリのタイプに依存することができる。たとえば、ＡＤＣメモリ２０５０は、ビット線がワイヤの差動ペアであるように、ＳＲＡＭメモリ構造を実施することがある。いくつかの実施形態では、ＡＤＣメモリ２０５０は、フラッシュメモリ構造、ＤＲＡＭメモリ構造、不揮発性メモリデバイス、揮発性メモリ、他のタイプの固体メモリデバイス、および／またはディスクドライブメモリデバイスを利用することがある。

【0172】

いくつかの実施形態では、ＡＤＣ動作は、ＡＤＣメモリ２０５０上で書き込み動作として行われることがある。書き込み制御回路２０３０は、比較器２０２０の出力（たとえば、出力ＣＯＭＰ＿ＯＵＴ）に基づいて、ワード線ＷＬを制御することがある。読み出し／書き込みデータバス２０６０は、ランプ波形ＶＲＡＭＰと同期されたカウンタデータを提供することがある。出力ＣＯＭＰ＿ＯＵＴのフリッピングにおけるカウンタデータは、ＡＤＣメモリ２０５０に記憶されることがある。書き込まれたメモリデータは、信号ＷＬ＿ＲＥＡＤによって読み出され、制御可能である。

【0173】

いくつかの実施形態では、デジタル画素センサは、小さい画素サイズのための物理的エリア（たとえば、オンチップ空間）の効率的な使用を必要とする。アクティブ画素に対する異なる感受性をもつ複数のＡＤＣ動作は、高いダイナミックレンジに効果的であることができる。メモリエリアを保存するために、ＡＤＣデータは、各ＡＤＣ動作を区別するために識別子として使用されるフラグビット２０５２とともにメモリ（たとえば、ＡＤＣメモリ２０５０）に保存されることがある。いくつかの実施形態では、１ビットステートラッチ（たとえば、ステートラッチ２０４０）が、効率的なメモリ使用に適用されることがある。ステートラッチ２０４０は、ＤＰＳ画像センシングシステム２０００内に書き込み制御回路２０３０の一部として独立して配置されることがある。そうすることは、堅牢なアーキテクチャ、およびフラグビットメモリがデータビットメモリから分離される既知のメモリ書き込みスキームに対する改善を提供することができ、書き込み制御回路２０３０の一部としても使用可能である。

【0174】

図２Ａ～図１４からの実施形態によって説明されるアクティブ画素のうちの任意の１つまたは複数は、ＤＰＳ画像センシングシステム２０００の回路の適切な修正が、当業者によって理解されるようになされる限り、図２０のアクティブ画素２０１０として実施されてよい。

【0175】

図２１は、１つまたは複数の実施形態による、書き込み制御回路２１３０とデータメモリとを含む例示的なＤＰＳ画像センシングシステム２１００の概略表現である。ＤＰＳ画像センシングシステム２１００は、図２０のＤＰＳ画像センシングシステム２０００の例示的な実施形態であり、前の説明が当てはまり得る。いくつかの実施形態では、書き込み制御回路２１３０は、ステートラッチ２１４０と、１つまたは複数の書き込み制御トランジスタ２１４２とを含むことがある。書き込み制御回路２１３０は、ＳＴＡＴＥ＿ＲＳＴ＝１を設定することによってゼロのｓｔａｔｅ（たとえば、ｓｔａｔｅ＝０）と、およびワード線（ＷＬ）をＷＬ＿ＷＲＩＴＥに接続させることによって、ＣＯＭＰ＿ＯＵＴからの信号とともに初期化されてよい。いくつかの実施形態では、ＣＯＭＰ＿ＣＨＥＣＫは、１に設定され（たとえば、ＣＯＭＰ＿ＣＨＥＣＫ＝１）、各ＡＤＣ動作中に適切な時間でＣＯＭＰ＿ＯＵＴがフリップした（たとえば、ＣＯＭＰ＿ＯＵＴ＝１）かまたはフリップしていない（たとえば、ＣＯＭＰ＿ＯＵＴ＝０）かを決定するために適用されることがあり、これは、以下でさらに詳細に論じられる。

【0176】

図２Ａ～図１４からの実施形態によって説明されるアクティブ画素のうちの任意の１つまたは複数は、ＤＰＳ画像センシングシステム２１００の回路の適切な修正が、当業者によって理解されるようになされる限り、図２１のＤＰＳ画像センシングシステム２１００のアクティブ画素として実施されてよい。

【0177】

図２２は、１つまたは複数の実施形態による、ＡＤＣの例示的な動作のタイミング図２２００である。タイミング図２２００は、２Ｑ ＡＤＣ動作を説明し得る。たとえば、５ビットメモリは、１フラグビットおよび４ＡＤＣデータビットとして割り当てられることがある。いくつかの実施形態では、２Ｑ動作は、タイムスタンプＡＤＣおよび線形ＡＤＣと組み合わされることがある。これは、ステートラッチデータは読み出しを実行するために必要でないので、読み出し動作および回路をあまり複雑にしないという技術的効果を達成する。追加的に、１つのメモリバンクが結合されたフラグビットおよびＡＤＣデータビットが読み出される。これは、画素サイズがワイヤ数によって制限されるとき、小さい画素を改善するという追加の技術的効果を容易にする。メモリアレイは通常、非常に密度が高く、したがって、ワイヤリングスキームを単純化することは、追加のステートラッチが必要とされる場合ですら、より小さい画素サイズをもたらす。

【0178】

タイミング図２２００では、事例１の場合、ＡＤＣサイクルのタイムスタンプＡＤＣ部分に対する終了のタイミングを含めて、ＣＯＭＰ＿ＣＨＥＣＫ＝１が適用され得る。比較器２１２０がタイムスタンプＡＤＣの第１のＡＤＣ中に、時間ｔ２でフリップされるとき、比較器２１２０の出力は、第１のＡＤＣの終了時にＣＯＭＰ＿ＯＵＴ＝１になり、ｓｔａｔｅ値もｓｔａｔｅ＝１になる。事例１によって示されるように、時間ｔ３における、第１のＡＤＣの終了時におけるＣＯＭＰ＿ＣＨＥＣＫ＝１を含むそれまで、任意の時間が、ＣＯＭＰ＿ＣＨＥＣＫに使用されてよい。ｓｔａｔｅ＝１のｓｔａｔｅは、ワード線ＷＬがＷＬ＿ＲＥＡＤに接続されていることを示す。これは、ｓｔａｔｅ＝１の後にメモリが上書きされないことを意味する。時間ｔ４では、比較器２１２０は、論理１ｓｔａｔｅから論理０ｓｔａｔｅにフリップするが、Ｓｔａｔｅは、論理１ｓｔａｔｅで保たれるままである。比較器２１２０は、時間ｔ５において、ＡＤＣ動作の線形ＡＤＣ部分中に論理１ｓｔａｔｅ（たとえば、ＣＯＭＰ＿ＯＵＴ＝１）に再びフリップする。しかしながら、事例１では、Ｓｔａｔｅは、時間ｔ８におけるＡＤＣ動作の終了時まで、線形ＡＤＣ部分を通じてＳｔａｔｅ＝１に固定されたままである。

【0179】

タイミング図２２００では、事例２の場合、タイムスタンプＡＤＣの第１のＡＤＣ中に比較器２１２０がフリップされないとき、書き込み制御回路２１３０は、ｓｔａｔｅ＝０でｓｔａｔｅを保ち、ワード線ＷＬは依然としてＷＬ＿ＷＲＩＴＥに接続されていることがある。時間ｔ７では、線形ＡＤＣ部分中、比較器２１２０は、論理０から論理１（たとえば、ＣＯＭＰ＿ＯＵＴ＝１）にフリップし、ｓｔａｔｅも、Ｓｔａｔｅ＝１にフリップする。いくつかの場合、メモリは、次いで、次の（たとえば、その後の）線形ＡＤＣ中に書き込み可能である。

【0180】

図２３Ａ～図２３Ｃは、１つまたは複数の実施形態による、例示的なデータ構造２３００、２３２０、および２３４０の概略表現である。データ構造２３００、２３２０、および２３４０は、フラグビットとＡＤＣデータビットの組み合わせを有するＡＤＣデータ構造を表し得る。いくつかの実施形態は、それぞれ図２３Ｂおよび図２３Ｃのデータ構造２３２０および２３４０によって示される４ＡＤＣ事例を含む。いくつかの実施形態では、３つのＡＤＣは、４ＡＤＣ事例よりも少ない利点を有する。

【0181】

図２３Ａのデータ構造２３００は、３ＡＤＣ事例に対応する。図２３Ａでは、データ構造２３００は、フラグビットが独立して配置される場合、２つのフラグビットを含むことがある。ＡＤＣのＡＤＣデータビットは、データ構造２３００内でＮ－２ビットになることがある。いくつかの実施形態では、デジタル画素センサシステムは、データ構造２３００によって示される１．５フラグビット使用を可能にすることがある。各フラグビットは、ＡＤＣ１に「００」、ＡＤＣ２に「０１」、およびＡＤＣ３に「１」として割り当てられることがある。したがって、Ｎ－１ビットは、ＡＤＣ３に割り当てられることがある。したがって、より高い解像度が、同じメモリビットに利用可能であり、書き込み制御のための１ステートラッチは、システムの物理的面積を仮定すれば、効率的であることができる。またさらに、１ステートラッチを用いた書き込み制御は、画素構造の堅牢さおよび単純さを改善し、このことは、ＡＤＣ動作の数を増加させるとき、著しい技術的利点を提供する。

【0182】

図２３Ｂおよび図２３Ｃのデータ構造２３２０および２３４０はそれぞれ、４つのＡＤＣを含む使用事例の例を示す。データ構造２３２０では、２つの（２）フラグビットは、４つのＡＤＣ動作の各々に等しく割り当てられ、各解像度はＮ－２ビットである。データ構造２３４０では、異なるフラグビットおよび解像度スキームが用いられてよい。たとえば、より高い解像度のＡＤＣ動作（たとえば、ＡＤＣ４）では、Ｎ－１ ＡＤＣデータビットは、１フラグビットで利用可能である。ＡＤＣ４は、データ構造２３４０の例では、Ｎ－１ ＡＤＣデータビットと、１フラグビットを含むので、より低い解像度のＡＤＣ動作（たとえば、ＡＤＣ１およびＡＤＣ２）は、トレードオフとして３つのフラグビットをもつＮ－３ ＡＤＣデータビットであってよい。これは、１つのＡＤＣを使用するときですら、データ構造２３４０がより高い解像度を依然として達成することを可能にすることがあり、これは、デジタル画素センサ（たとえば、センシングフロントエンド回路１１２）の複数のＡＤＣ動作に有利であることがある。データ構造２３２０および２３４０の柔軟なフラグビット配置は、メモリ使用効率を改善するという技術的効果を付与し得る。

【0183】

図２４は、１つまたは複数の実施形態による、ＡＤＣの例示的な動作のタイミング図２４００である。いくつかの実施形態では、タイミング図２４００は、図２１の書き込み制御回路２１３０などの書き込み制御回路を利用する３つのＡＤＣ量子化動作を説明する。タイミング図２４００では、ＡＤＣ状態は、タイムスタンプＡＤＣ動作と、２つの線形ＡＤＣ動作とを含む。いくつかの実施形態では、２つの線形ＡＤＣ動作の１つは、低変換ゲイン（ＬＣＧ）のために構成されることがあり、２つの線形ＡＤＣ動作の１つは、高変換ゲイン（ＨＣＧ）のために構成されることがある。３つのＡＤＣ動作は、１つの露光期間（たとえば、ＤＰＳ画像センシングシステム２１００の画素が入射した光に露光される時間の期間）中に行われることがある。いくつかの実施形態では、タイミング図２４００のＡＤＣコードによって示されるように、５ビットメモリ事例は、フラグビットとともに実施されることがある。

【0184】

タイミング図２４００は、比較器２１２０の３つの異なる振る舞いを示す３つの使用事例を含む。第１の事例である「事例１」では、大きい信号レベルが存在する。事例１では、比較器（たとえば、比較器２１２０）は、第１のＡＤＣ動作（たとえば、タイムスタンプＡＤＣ動作）中に、時間ｔ３において、論理０から論理１にフリップする（たとえば、ＣＯＭＰ＿ＯＵＴ＝１）。その後、ｓｔａｔｅは、Ｓｔａｔｅ＝０からＳｔａｔｅ＝１にフリップする。ｓｔａｔｅがＳｔａｔｅ＝１になった後、メモリはＡＤＣメモリ２１５０に書き込まれず、第１のＡＤＣデータビットは、ＡＤＣ動作の持続時間全体を通じて保たれる。

【0185】

第２の事例すなわち「事例２」では、中間レベルの信号レベルが存在する。事例２では、比較器（たとえば、比較器２１２０）は、第２のＡＤＣ動作（たとえば、ＬＣＧ ＡＤＣ動作）中に、時間ｔ５において、論理０から論理１にフリップする（たとえば、ＣＯＭＰ＿ＯＵＴ＝１）。その後、ｓｔａｔｅは、Ｓｔａｔｅ＝０からＳｔａｔｅ＝１にフリップする。追加的に、第２のＡＤＣ動作（たとえば、ＬＣＧ ＡＤＣ動作）中、ＣＯＭＰ＿ＣＨＥＣＫ＝１であるとき、第２のＡＤＣデータビットが記憶される。

【0186】

第３の事例すなわち「事例３」では、低い信号レベルが存在する。事例３では、比較器（たとえば、比較器２１２０）は、第２のＡＤＣ動作中に、時間ｔ７において、論理０から論理１にフリップする（たとえば、ＣＯＭＰ＿ＯＵＴ＝１）。しかしながら、事例３では、比較器がフリップするとき、ＣＯＭＰ＿ＣＨＥＣＫ＝０であるので、ｓｔａｔｅはＳｔａｔｅ＝０として保たれ得る。ＣＯＭＰ＿ＣＨＥＣＫ＝０は、ＬＣＧ ＡＤＣ動作において、非常に小さい信号タームに割り当てられることがある。メモリ（たとえば、ＡＤＣメモリ２１５０）は、第３のＡＤＣ動作（たとえば、ＨＣＧ ＡＤＣ動作）中に再び書き込まれることがある。

【0187】

図２５は、１つまたは複数の実施形態による、比較器２５２０と書き込み制御回路２５３０とステートラッチ２５４０とを含む例示的なシステム２５００の概略表現である。いくつかの実施形態では、システム２５００の１つまたは複数の構成要素は、ＤＰＳ画像センシングシステム２０００内に含まれることがある。書き込み制御回路２５３０は、フィードバック信号ＦＢを出力する正帰還回路２５３１を含む。正帰還回路２５３１がＦＢを０から１にフリップさせた後、比較器２５２０の出力「ＯｕｔＡ」の値にかかわらず、ＦＢ＝１は保たれ得る。ＣＯＭＰ＿ＳＥＴ＿ｎは、次いで、書き込み制御回路２５３０のＯｕｔＢを１に（たとえば、ＯｕｔＢ＝１）、ＦＢを０に（たとえば、ＦＢ＝０）設定するように、初期化動作のために１に設定されることがある（たとえば、ＣＯＭＰ＿ＳＥＴ＿ｎ＝１）。

【0188】

いくつかの実施形態では、初期化動作は、Ｓｔａｔｅ＝０を設定することによって始められることがある。ＣＯＭＰ＿ＳＥＴ＿ｎも１に設定される（たとえば、ＣＯＭＰ＿ＳＥＴ＿ｎ＝０）とき、ＯｕｔＢが１になる（たとえば、ＯｕｔＢ＝１）ので、初期化は完了する。ステートラッチ２５４０は、初期化動作を制御するために「Ｓｔａｔｅ」を出力してよく、比較器２５２０は、０に設定されたＳｔａｔｅ（たとえば、Ｓｔａｔｅ＝０）に対してのみ機能する。

【0189】

いくつかの実施形態では、比較器２５２０の動作は、以下のようであることがある。
（１）リセットレベルのＶＲＡＭＰを伴って、ＣＯＭＰ＿ＲＳＴ＝１を用いて自動ゼロ動作を実行する。
（２）ＣＯＭＰ＿ＲＳＴがＣＯＭＰ＿ＲＳＴ＝０になった後、初期化動作は、ＣＯＭＰ＿ＳＥＴ＿ｎ＝０および開始レベルのＶＲＡＭＰとともに完了する。追加的に、ＯｕｔＢは、Ｓｔａｔｅ＝０であるときはＯｕｔＢ＝１になる、またはＳｔａｔｅ＝１であるときはＯｕｔＢ＝０になる。
（３）ＶＲＡＭＰの立ち上げ動作は前者の場合に実行され、ＡＤＣデータは、比較器２５２０がフリップするとき、ＡＤＣメモリに書き込み可能である。追加的に、ＯｕｔＢはＯｕｔＢ＝０で保たれ、データは、ワード線ＷＬ＝０であるので、メモリに書き込まれない。

【0190】

いくつかの実施形態では、ＯｕｔＡ＝０（たとえば、ＧＮＤ）は、自動ゼロ動作後に適切なＶＲＡＭＰ電圧を用いて設定可能であるので、ＣＯＭＰ＿ＳＥＴ＿ｎによってＯｕｔＡからＧＮＤの間で制御されるスイッチが除去されることがある。ＯｕｔＢは、ＣＯＭＰ＿ＳＥＴ＿ｎ＝０の場合にＯｕｔＢ＝１になることがあり、Ｓｔａｔｅ＝０は、適切なＶＲＡＭＰ電圧とともに追加される。いくつかの実施形態では、ＳＴＡＴＥ＿ＤＡＴＡは、ステートラッチ２５４０に接続されることがあり、図２５に示されるように、スイッチを使用してｎＭＯＳトランジスタペアを通じて２つの反転器と組み合わされることがある。この場合、比較器２５２０がワード線ＷＬを１から０に（たとえば、ＷＬ＝１からＷＬ＝０に）させるとき、ｓｔａｔｅノードは、比較器２５２０のフリッピング時にＳｔａｔｅ＝ＳＴＡＴＥ＿ＤＡＴＡとして固定される。ＡＤＣメモリ（たとえば、ＡＤＣメモリ２０５０）は、ビット線データも同時に記憶することがある。ＳＴＡＴＥ＿ＤＡＴＡは、適切な状態に設定されるように意図的に制御される。

【0191】

図２Ａ～図１４からの実施形態によって説明されるアクティブ画素のうちの任意の１つまたは複数は、ＤＰＳ画像センシングシステム２５００の回路の適切な修正が、当業者によって理解されるようになされる限り、図２５のＤＰＳ画像センシングシステム２５００のアクティブ画素として実施されてよい。

【0192】

図２６は、比較器２６２０と書き込み制御回路２６３０とステートラッチ２６４０とを含む例示的なシステム２６００の概略表現である。いくつかの実施形態では、ｎＭＯＳトランジスタ２６３４が、ＣＯＭＰ＿ＳＥＴ＿ｎ信号とＦＢ信号の両方のためのＣＭＯＳ構造として、図２５の書き込み制御回路２５３０と比較して、書き込み制御回路２６３０に追加されることがある。いくつかの実施形態では、書き込み制御回路２６３０の正帰還回路のフリッピングは、ｎＭＯＳトランジスタ２６３４とともに加速可能である。ｎＭＯＳスイッチも、比較器２６２０のＯｕｔＡと接地（ＧＮＤ）の間に、書き込み制御回路２６３０に追加されることがある。これは、キャパシタＣＬの大きい値のためのシステム２６００の初期化を実行するとき、大きい遅延を防止し得る。

【0193】

図２Ａ～図１４からの実施形態によって説明されるアクティブ画素のうちの任意の１つまたは複数は、ＤＰＳ画像センシングシステム２６００の回路の適切な修正が、当業者によって理解されるようになされる限り、図２６のシステム２６００のアクティブ画素として実施されてよい。

【0194】

図２７は、１つまたは複数の実施形態による、ＡＤＣの例示的な動作のタイミング図２７００である。いくつかの実施形態では、タイミング図２７００は、図２６の比較器２６２０を使用することがある重複する３つの量子化動作を説明し得る。いくつかの実施形態では、タイミング図２７００によって説明される３つの量子化動作は、図２４のタイミング図２４００において説明される３つの量子化動作と同じであるかまたはこれに類似してよいが、ＨＣＧ ＡＤＣ動作およびＬＣＧ ＡＤＣ動作の順序は逆転される。

【0195】

タイミング図２７００に見られるように、ＨＣＧ ＡＤＣ動作中、高ＶＲＡＭＰ電圧に対してフリップするための暗信号は、ＨＣＧ ＡＤＣデータとして蓄積されることが望ましく、低ＶＲＡＭＰ電圧に対してフリップするための明信号レベルは、ＬＣＧ ＡＤＣデータによって上書きされることが望ましい。タイミング図２７００では、事例１、事例２、および事例３という３つの使用事例が提示される。事例１では、出力ＯｕｔＢは、論理０から論理１に１回フリップする。事例２では、出力ＯｕｔＢは、論理０から論理１に２回フリップする。事例３では、出力ＯｕｔＢは、論理０から論理１に３回フリップする。ＯｕｔＢが１から０に（たとえば、ＯｕｔＢ＝１からＯｕｔＢ＝０に）フリップするとき、ＳＴＡＴＥ＿ＤＡＴＡ＝１である場合、ｓｔａｔｅは、０から１に（たとえば、ｓｔａｔｅ＝０からｓｔａｔｅ＝１に）なり得る。

【0196】

いくつかの実施形態では、図２５～図２６に示される、正帰還回路とステートラッチ構造（たとえば、ステートラッチ２６４０）の組み合わせは、融通をきかせて（ｖｅｒｓａｔｉｌｅｌｙ）適用されてよい。たとえば、ＣＯＭＰ＿ＣＨＥＣＫ＝１であるとき、ＯｕｔＡ＝０を検出することに応答して、ステートラッチ２１４０はｓｔａｔｅを１にする（たとえば、ｓｔａｔｅ＝１）ので、図２１の比較器２１２０は前述の動作を実行することはできない。ＨＣＧ ＡＤＣ動作において記憶されるデータは、ＬＣＧ ＡＤＣ動作を使用してデータを上書きするのではなく、あらかじめフリップされてよいが、フリッピングタイミングは反転される。したがって、ＤＰＳ画像センシングシステム２１００は、この特定の使用事例において問題となり得る制御スキームを用いる。一方、比較器２５２０がフリップするとき、ステートラッチ２５４０の状態信号はＳＴＡＴＥ＿ＤＡＴＡであり、システム２５００を、前述の使用事例に関してＤＰＳ画像センシングシステム２１００よりも柔軟にするので、システム２５００は、この特定の事例により適することがある。

【0197】

図２８Ａ～図２８Ｃは、１つまたは複数の実施形態による、例示的なデータ構造２８００、２８２０、および２８４０の概略表現である。データ構造２８００、２８２０、および／または２８４０を使用して、デジタル画素センサシステム内での複数のＡＤＣ動作のための効率的なメモリ使用を提供するための方法に関する１つまたは複数の実施形態が、本明細書において追加的に説明される。データ構造２８００、２８２０、および２８４０は、フォトダイオードをもつアクティブ画素、比較器、ｎビットメモリ、状態制御のためのステートラッチ、または他の構成要素を含む画素構造を有するシステムにおける使用のために構成される。たとえば、データ構造２８００、２８２０、および２８４０は、ＤＰＳ画像センシングシステム２０００などのＤＰＳ撮像センシングシステムとともに使用されることがある。いくつかの実施形態では、データ構造２８００、２８２０、および２８４０は、図１の書き込み制御回路１３０、図２０の書き込み制御回路２０３０、ならびに本明細書において説明される他の書き込み制御回路などの書き込み制御回路内での使用のために構成されることがある。上記で論じられたように、ステートラッチの回路は、メモリから独立して働き、比較器動作を制御し得る。いくつかの実施形態では、ＡＤＣ識別子として使用され得るメモリ内のフラグビットは、ｎビットメモリの一部として書き込まれ、ＡＤＣデータ（たとえば、ＡＤＣデータビット）と組み合わされることがある。

【0198】

図２８Ａのデータ構造２８００は、３回ＡＤＣ動作が実行される事例における使用のために構成されることがある。データ構造２８２０および２８４０は各々、４つのＡＤＣ動作が実行される事例における使用のために構成されることがある。多くのＤＰＳシステムの場合、ほとんどの面積は、実施されているメモリのタイプ（たとえば、ＳＲＡＭ、ＤＲＡＭなど）にかかわらずメモリ部分によって消費される。このことは、各ＡＤＣ動作が少なくともメモリの第Ｎのビットを必要とするので、複数のＡＤＣ動作が実行される事例において特に生じ得る。

【0199】

いくつかの実施形態では、複数のＡＤＣ動作に使用される書き込み制御回路（たとえば、書き込み制御回路２０３０）は、データ構造２８００、２８２０、および／または２８４０を利用することがある。いくつかの実施形態では、データ構造２８００、２８２０、および２８４０は、フラグビットとＡＤＣデータビットを組み合わせることがある。データ構造２８００、２８２０、および２８４０は、さまざまな解像度割り当てのための柔軟性を発揮することによってメモリの効率的な使用法を提供する。異なる長さのフラグビットとＡＤＣデータビットの組み合わせを使用して、異なるＡＤＣ解像度は、各ＡＤＣ動作に適用され、効率的な様式でメモリに割り当て可能であるフラグビットおよびＡＤＣデータビットの柔軟な通信を提供する技術的効果を付与することができる。より高い解像度は、どれくらい多くのＡＤＣ動作が実行されるかにかかわらず、Ｎ－１ＡＤＣデータビットに割り当てられることがある。追加的に、状態制御に最上位ビット（ＭＳＢ）を使用することによって、使用されるいくつかのメモリビットが節約可能である。

【0200】

いくつかの実施形態では、データ構造２８００は、１．５フラグビットが使用されることを可能にすることがある。データ構造２８００の場合、第１のＡＤＣ動作と関連づけられたフラグビット（たとえば、ＡＤＣ１）は、値「０ ０」が割り当てられることがあり、第２のＡＤＣ動作と関連づけられたフラグビット（たとえば、ＡＤＣ２）は、値「０ １」が割り当てられることがあり、第３のＡＤＣ動作と関連づけられたフラグビット（たとえば、ＡＤＣ３）は、値「１」が割り当てられることがある。データ構造２８００は、Ｎ－１ビットが、最後のＡＤＣ動作（たとえば、ＡＤＣ３）に割り当てられることを可能にし、より高い解像度が同じメモリビット上で利用可能であることを可能にする。いくつかの実施形態では、１つのステートラッチが、書き込み制御のために含まれるが、面積効率も良いことがある。いくつかの実施形態は、２つのフラグビットと、１つの書き込み制御信号のための論理回路とを含むことがある。いくつかの実施形態では、１つのステートラッチをもつ書き込み制御回路は、増加した量のＡＤＣ動作に対して効率的な改善した単純な簡略化された画素構造を可能にする。

【0201】

いくつかの実施形態では、データ構造２８２０は、４つのＡＤＣ動作を含む。データ構造２８２０の場合、第１のＡＤＣ動作と関連づけられたフラグビット（たとえば、ＡＤＣ１）は、値「０ ０ ０」が割り当てられることがあり、第２のＡＤＣ動作と関連づけられたフラグビット（たとえば、ＡＤＣ２）は、値「０ ０ １」が割り当てられることがあり、第３のＡＤＣ動作と関連づけられたフラグビット（たとえば、ＡＤＣ３）は、値「０ １」が割り当てられることがあり、第４のＡＤＣ動作と関連づけられたフラグビット（たとえば、ＡＤＣ４）は、値「１」が割り当てられることがある。データ構造２８２０は、第１のＡＤＣ動作および第２のＡＤＣ動作のための３ビットフラグビットと、第３のＡＤＣ動作のための２ビットフラグビットと、第４のＡＤＣ動作のための１ビットフラグビットとを含む。追加的に、ＡＤＣデータビットは、第１のＡＤＣ動作および第２のＡＤＣ動作のためのＮ－３ビットと、第３のＡＤＣ動作および第４のＡＤＣ動作のためのＮ－２ビットであってよい。

【0202】

いくつかの実施形態では、データ構造２８４０は４つのＡＤＣ動作を含み、各解像度（たとえば、各ＡＤＣ動作の解像度）はＮ－２ビットであってよい。データ構造２８４０の場合、第１のＡＤＣ動作と関連づけられたフラグビット（たとえば、ＡＤＣ１）は、値「０ ０」が割り当てられることがあり、第２のＡＤＣ動作と関連づけられたフラグビット（たとえば、ＡＤＣ２）は、値「０ １」が割り当てられることがあり、第３のＡＤＣ動作と関連づけられたフラグビット（たとえば、ＡＤＣ３）は、値「１ ０」が割り当てられることがあり、第４のＡＤＣ動作と関連づけられたフラグビット（たとえば、ＡＤＣ４）は、値「１ １」が割り当てられることがある。

【0203】

フラグビットが、データ構造２８２０および２８４０と同様に割り当てられる場合、最上位ビットは、状態信号として使用可能である。たとえば、データ構造２８２０によって記憶される最後のＡＤＣ動作の最上位ビットは「１」である。データ構造２８２０によって記憶される他のＡＤＣ動作の各々の最上位ビットは「０」である。データ構造２８２０および２８４０は、柔軟なフラグビット配置を可能にし、これは、デジタル画素センシングシステムによるメモリ使用の効率を改善する技術的効果を付与する。

【0204】

請求項において、丸括弧の間に置かれる任意の参照符号は、請求項を制限すると解釈されるべきではない。「備える」または「含む」という単語は、請求項にリストされた要素またはステップ以外の要素またはステップの存在を除外するものではない。いくつかの手段を列挙するデバイス請求項では、これらの手段のうちのいくつかは、ハードウェアの同一の品目によって実施されてよい。要素に先行する「１つの（ａ）」または「１つの（ａｎ）」という単語は、複数のそのような要素の存在を除外するものではない。いくつかの手段を列挙する任意のデバイス請求項では、これらの手段のうちのいくつかは、ハードウェアの同一の品目によって実施されてよい。いくつかの要素が、相互に異なる従属請求項に記載されるという単なる事実は、これらの要素は組み合わせて使用できないことを示すものではない。

【0205】

上記で提供された説明は、最も実際的で好ましい実施形態であると、現在考えられるものに基づいて図示の目的で詳細を提供するが、そのような詳細はそれだけを目的にしており、本開示は、明示的に開示される実施形態に限定されず、逆に、添付の特許請求の範囲の趣旨および範囲内である修正形態および等価な配置を包含することを意図することが理解されるべきである。たとえば、本開示は、可能な範囲内で、任意の実施形態の１つまたは複数の特徴が他の任意の実施形態の１つまたは複数の特徴と組み合わせ可能であることを企図したものであることが理解されるべきである。

【0206】

追加の例示的な実施形態は、以下の列挙される実施形態への参照を備える。
Ａ１．バックエンドアナログ－デジタル変換（ＡＤＣ）およびメモリ回路であって、バックエンドＡＤＣおよびメモリ回路は、
アクティブ画素に動作可能に結合され、アクティブ画素の出力を受け取るように構成された比較器と、
書き込み制御回路と、
この書き込み制御回路に動作可能に結合されたＡＤＣメモリと、
書き込み制御回路に動作可能に結合されたステートラッチであって、ＡＤＣメモリへの書き込みがイネーブルであるかディセーブルであるかを制御するように構成されたステートラッチと
を備える。
Ａ２．実施形態Ａ１のバックエンドＡＤＣおよびメモリ回路であって、ＡＤＣ動作は、ステートラッチを使用して制御される。
Ａ３．実施形態Ａ２のバックエンドＡＤＣおよびメモリ回路であって、ステートラッチは、ＡＤＣ動作を制御するために１ビットブール制御信号を出力するように構成される。
Ａ４．実施形態Ａ１からＡ３のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、ＡＤＣ動作は、タイムスタンプＡＤＣ動作、高変換ゲインＡＤＣ動作、または低変換ゲインＡＤＣ動作のうちの少なくとも１つを含む。
Ａ５．実施形態Ａ１からＡ４のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、ステートラッチから出力される制御信号は、ＡＤＣメモリに動作可能に結合されたワード線をフリップすることによってＡＤＣメモリへの書き込みがイネーブルであるかディセーブルであるかを制御する。
Ａ６．実施形態Ａ１からＡ５のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、書き込み制御回路は、
第１の入力として比較器からの出力を、第２の入力として正帰還回路の出力を受け取るように構成された正帰還回路
を備える。
Ａ７．実施形態Ａ６のバックエンドＡＤＣおよびメモリ回路であって、正帰還回路は、反転器を備える。
Ａ８．実施形態Ａ１からＡ７のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、書き込み制御回路は、トランジスタのペアを備える初期化回路を備え、このトランジスタのペアは、ＮＡＮＤゲートとして機能するように構成される。
Ａ９．実施形態Ａ７からＡ８のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、正帰還回路の出力が第１の値であるとき、正帰還回路はロック状態である。
Ａ１０．実施形態Ａ９のバックエンドＡＤＣおよびメモリ回路であって、第１の値は、論理０または論理１を含む。
Ａ１１．実施形態Ａ８からＡ１０のバックエンドＡＤＣおよびメモリ回路であって、初期化回路は、ステートラッチから出力された制御信号を使用して正帰還回路のロック状態を解除するように構成される。
Ａ１２．実施形態Ａ１からＡ１０のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、書き込み制御回路は、
比較器の出力と関連づけられた第１のトランジスタと、
正帰還回路の出力と関連づけられた第２のトランジスタとを備える正帰還回路と、
第３のトランジスタおよび第４のトランジスタから形成されるトランジスタペアを備える初期化回路と
を備える。
Ａ１３．実施形態Ａ１２のバックエンドＡＤＣおよびメモリ回路であって、第１のトランジスタのゲートの論理状態または第２のトランジスタのゲートの論理状態がハイである場合、書き込み制御回路の出力は第１の値であり、第３のトランジスタのゲートの論理状態と第４のトランジスタのゲートの論理状態の両方がローである場合、書き込み制御回路の出力は第２の値である。
Ａ１４．実施形態Ａ１２からＡ１３のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、第３のトランジスタのゲートの論理状態または第４のトランジスタのゲートの論理状態がハイである場合、書き込み制御回路の出力は第１の値である、または第３のトランジスタのゲートの論理状態と第４のトランジスタのゲートの論理状態の両方がローである場合、書き込み制御回路の出力は第２の値である。
Ａ１５．実施形態Ａ１３からＡ１４のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、第１の値は論理１を含み、第２の値は論理０を含む、または第１の値は論理０を含み、第２の値は論理１を含む。
Ａ１６．実施形態Ａ１からＡ１５のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、書き込み制御回路は、読み出し動作を実行するように構成された読み出し／書き込み制御回路を備える。
Ａ１７．撮像システムであって、
アクティブ画素と、
実施形態Ａ１からＡ１６のいずれか１つのバックエンドＡＤＣおよびメモリ回路と
を備える。
Ａ１８．実施形態Ａ１６の撮像システムであって、比較器は、アクティブ画素に動作可能に結合される。
Ｂ１．撮像システムであって、
アクティブ画素と、
このアクティブ画素に動作可能に結合され、アクティブ画素の出力を受け取るように構成された比較器と、
アクティブ画素に動作可能に結合されたバックエンドＡＤＣアナログ－デジタル変換（ＡＤＣ）およびメモリ回路と
を備え、バックエンドＡＤＣおよびメモリ回路は、
読み出し／書き込み制御回路と、
読み出し／書き込みデータバスおよび読み出し／書き込み制御回路に動作可能に結合されたＡＤＣメモリと、
読み出し／書き込み制御回路およびＡＤＣメモリに動作可能に結合されたステートラッチ
とを備える。
Ｂ２．実施形態Ｂ１の撮像システムであって、読み出し／書き込み制御回路は、
ステートラッチに動作可能に結合されたＮＡＮＤゲートと、
比較器に動作可能に結合されたＮＯＲゲートと、
ＮＡＮＤゲートとＮＯＲゲートを結合するように構成されたスイッチと
を備え、
ＮＡＮＤゲートは、入力として、ステートラッチから出力された第１の信号および読み出し／書き込み制御回路を設定するための第２の信号を受け入れ、ＮＯＲゲートは、入力として、比較器から出力された比較器出力信号およびＮＡＮＤゲートによって出力されるＮＡＮＤ出力信号を受け入れる。
Ｂ３．実施形態Ｂ２の撮像システムであって、
反転器デバイスがＮＯＲゲートの出力の値を反転させるようにＮＯＲゲートおよびＡＤＣメモリに動作可能に結合された反転器デバイス
をさらに備える。
Ｂ４．実施形態Ｂ３の撮像システムであって、アナログ－デジタル変換プロセスを始めるために、第２の信号は第１の値に設定され、スイッチをＮＡＮＤゲートおよびＮＯＲゲートと結合させ、比較器出力信号は、出力値を有する。
Ｂ５．実施形態Ｂ３からＢ４のいずれか１つの撮像システムであって、第１の信号が第２の値に設定されることに応答して、ＮＡＮＤゲートの出力はゼロの値を有し、ＮＯＲゲートの出力は１の値を有し、比較器は、（ｉ）ゼロの値を有する反転器デバイスの出力においてノードによって初期化され、（ｉｉ）第２の信号にゼロの値を有させる。
Ｂ６．実施形態Ｂ４の撮像システムであって、それぞれ、第１の値は論理１または論理０であり、第２の値は論理０または論理１であり、出力値はゼロである。
Ｂ７．実施形態Ｂ３からＢ６のいずれか１つの撮像システムであって、第１の信号がゼロの値に設定されることに応答して、反転器デバイスの出力におけるノードは、第２の信号がゼロの値を有するように設定された後、１の値に保たれる。
Ｂ８．実施形態Ｂ３からＢ７のいずれか１つの撮像システムであって、データは、第１の信号が１の値に設定されることに応答して、比較器によってＡＤＣメモリに書き込まれる。
Ｂ９．実施形態Ｂ３からＢ８のいずれか１つの撮像システムであって、自動ゼロ動作は、１の値を有するように比較器リセット信号を設定することによって比較器に対して実行され、比較器は、入力として、（ｉ）比較器リセット信号またはアクティブ画素の出力、および（ｉｉ）リセットレベルに設定されたランプ電圧を受け入れる。
Ｂ１０．実施形態Ｂ９の撮像システムであって、自動ゼロ動作は、１の値を有するように比較器リセット信号を設定することによって、各ＡＤＣ動作の前に実行される。
Ｂ１１．実施形態Ｂ９からＢ１０のいずれか１つの撮像システムであって、初期化動作は、自動ゼロ動作の後で比較器に対して実行され、初期化動作は、反転器デバイスの出力におけるノードが、第２の信号が値の値に設定されることに応答して、１の値からゼロの値になることを含む。
Ｂ１２．実施形態Ｂ１１の撮像システムであって、反転器の出力におけるノードは、ステートラッチから出力された第１の信号が１の値に設定されることに対して、ゼロの値を有し、反転器の出力におけるノードは、ステートラッチから出力された第１の信号がゼロの値に設定されることに対して、１の値に保たれる。
Ｂ１３．実施形態Ｂ３からＢ１２のいずれか１つの撮像システムであって、
ステートラッチに動作可能に結合されたｎＭＯＳトランジスタのペア
をさらに備える。
Ｂ１４．実施形態Ｂ３からＢ１３のいずれか１つの撮像システムであって、読み出し／書き込み制御回路はｎＭＯＳトランジスタをさらに備え、このｎＭＯＳトランジスタは、反転器デバイスの出力におけるノードの値が切り換わるスピードを増加させる。
Ｂ１５．実施形態Ｂ１からＢ１４のいずれか１つの撮像システムであって、ＡＤＣメモリにデータを記憶するために使用されるデータ構造は、バックエンドＡＤＣおよびメモリ回路の状態制御に使用される構成されるフラグビットを含む。
Ｃ１．バックエンドアナログ－デジタル変換（ＡＤＣ）およびメモリ回路であって、
読み出し／書き込み制御回路と、
読み出し／書き込みデータバスおよび読み出し／書き込み制御回路に動作可能に結合されたＡＤＣメモリと、
読み出し／書き込み制御回路およびＡＤＣメモリに動作可能に結合されたステートラッチであって、バックエンドＡＤＣおよびメモリ回路は、アクティブ画素の出力を受け取るように構成された比較器に動作可能に結合され、読み出し／書き込み制御回路は、ステートラッチに動作可能に結合されたＮＡＮＤゲートと、比較器に動作可能に結合されたＮＯＲゲートと、ＮＡＮＤゲートとＮＯＲゲートを結合するように構成されたスイッチとを備え、ＮＡＮＤゲートは、入力として、ステートラッチから出力された第１の信号および読み出し／書き込み制御回路を設定するための第２の信号を受け入れ、ＮＯＲゲートは、入力として、比較器から出力された比較器出力信号およびＮＡＮＤゲートによって出力されるＮＡＮＤ出力信号を受け入れる、ステートラッチと
反転器デバイスがＮＯＲゲートの出力の値を反転させるようにＮＯＲゲートおよびＡＤＣメモリに動作可能に結合された反転器デバイス
を備える。
Ｃ２．実施形態Ｃ１のバックエンドＡＤＣおよびメモリ回路であって、アナログ－デジタル変換プロセスを始めるために、第２の信号は１の値に設定され、スイッチをＮＡＮＤゲートおよびＮＯＲゲートに結合させ、比較器出力信号は、ゼロの値を有するように出力する。
Ｃ３．実施形態Ｃ１からＣ２のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、第１の信号が１の値に設定されることに応答して、ＮＡＮＤゲートの出力はゼロの値を有し、ＮＯＲゲートの出力は１の値を有し、比較器は、（ｉ）ゼロの値を有する反転器デバイスの出力においてノードによって初期化され、（ｉｉ）第２の信号にゼロの値を有させる。
Ｃ４．実施形態Ｃ１からＣ３のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、第１の信号がゼロの値に設定されることに応答して、反転器デバイスの出力におけるノードは、第２の信号がゼロの値を有するように設定された後、１の値に保たれる。
Ｃ５．実施形態Ｃ１からＣ４のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、自動ゼロ動作は、１の値を有するように比較器リセット信号を設定することによって比較器に対して実行され、比較器は、入力として、（ｉ）比較器リセット信号またはアクティブ画素の出力、および（ｉｉ）リセットレベルに設定されたランプ電圧を受け入れ、自動ゼロ動作は、１の値を有するように比較器リセット信号を設定することによって、各ＡＤＣ動作の前に実行される。
Ｃ６．実施形態Ｃ１からＣ５のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、反転器の出力におけるノードは、ステートラッチから出力された第１の信号が１の値に設定されることに対して、ゼロの値を有し、反転器の出力におけるノードは、ステートラッチから出力された第１の信号がゼロの値に設定されることに対して、１の値に保たれる。
Ｄ１．完全画素内電荷転送機能を有するデジタル画素センサ（ＤＰＳ）撮像システムにおいて使用するためのアクティブ画素であって、
第１のフォトダイオードと、
第１のフォトダイオードに動作可能に結合された第１の転送ゲートと、
第１のフォトダイオードに動作可能に結合された第２の転送ゲートと、
を備え、
第１の転送ゲートおよび第２の転送ゲートは、第１のフォトダイオードの両側に存在し、第１のフォトダイオード内の電子ドリフト電流は、第１の転送ゲートおよび第２の転送ゲートへの第１のフォトダイオードの電荷の２方向電荷転送を引き起こす。
Ｄ２．実施形態Ｄ１のアクティブ画素であって、電子ドリフト電流に対応する電子流は、第１のフォトダイオードの第１の側から第１のフォトダイオードの第２の側に向けられ、第１の転送ゲートおよび第２の転送ゲートは、第１のフォトダイオードの第２の側に置かれる。
Ｄ３．実施形態Ｄ１からＤ２のいずれか１つのアクティブ画素であって、第１の転送ゲートおよび第２の転送ゲートは、フローティングディフュージョン層として構成される、ポリ層および電荷ウェル層と交差するアクティブ層を含む。
Ｄ４．実施形態Ｄ１からＤ３のいずれか１つのアクティブ画素であって、
第１の転送ゲートに動作可能に結合された第１のフローティングディフュージョンノードと、
第２の転送ゲートに動作可能に結合された第２のフローティングディフュージョンノードと
をさらに備える。
Ｄ５．実施形態Ｄ１からＤ３のいずれか１つのアクティブ画素であって、
第１の転送ゲートに動作可能に結合されたフローティングディフュージョンノードと、
第２の転送ゲートに動作可能に結合され、第２の転送ゲートによって出力された電荷を受け取るように構成されたドレインと
をさらに備える。
Ｄ６．実施形態Ｄ１からＤ５のいずれか１つのアクティブ画素であって、電子ドリフト電流は、第１のフォトダイオードの不純物濃度勾配に基づいて電界がアクティブ画素に印加されることに応答して生成される。
Ｄ７．実施形態Ｄ１からＤ３およびＤ６のいずれか１つのアクティブ画素であって、
第２のフォトダイオードと、
第２のフォトダイオードに動作可能に結合された第３の転送ゲートと、
第２のフォトダイオードに動作可能に結合された第４の転送ゲートと
をさらに備え、
第３の転送ゲートおよび第４の転送ゲートが第２のフォトダイオードの両側に存在し、第２のフォトダイオード内の電子ドリフト電流は、第３の転送ゲートおよび第４の転送ゲートへの第２のフォトダイオードの電荷の２方向電荷転送を引き起こす。
Ｄ８．実施形態Ｄ７のアクティブ画素であって、電子ドリフト電流が、第２のフォトダイオードの第１の側から第２のフォトダイオードの第２の側に向けられ、第１のフォトダイオード内の電子ドリフト電流の方向が、第２のフォトダイオード内の電子ドリフト電流の方向の反対であり、第３の転送ゲートおよび第４の転送ゲートは、第２のフォトダイオードの第２の側に置かれる。
Ｄ９．実施形態Ｄ７からＤ８のいずれか１つのアクティブ画素であって、第３の転送ゲートおよび第４の転送ゲートは、第２のフォトダイオードの両側に非対称的に存在する。
Ｄ１０．実施形態Ｄ８からＤ９のアクティブ画素であって、
第１の転送ゲートおよび第３の転送ゲートに動作可能に結合された第１のフローティングディフュージョンノードと、
第２の転送ゲートおよび第４の転送ゲートに動作可能に結合された第２のフローティングディフュージョンノードと
をさらに備える。
Ｄ１１．実施形態Ｄ８からＤ９のアクティブ画素であって、
第１の転送ゲートおよび第３の転送ゲートに動作可能に結合された第１のフローティングディフュージョンノードと、
第２の転送ゲートおよび第４の転送ゲートに動作可能に結合されたドレインと
をさらに備える。
Ｄ１２．実施形態Ｄ７からＤ８のアクティブ画素であって、
第３のフォトダイオードと、
第４のフォトダイオードと、
第３のフォトダイオードに動作可能に結合された第５の転送ゲートと、
第３のフォトダイオードに動作可能に結合された第６の転送ゲートと、
第４のフォトダイオードに動作可能に結合された第７の転送ゲートと、
第４のフォトダイオードに動作可能に結合された第８の転送ゲートと
をさらに備え、
第５の転送ゲートおよび第６の転送ゲートは第３のフォトダイオードの両側に存在し、第７の転送ゲートおよび第８の転送ゲートは第４のフォトダイオードの両側に存在する。
Ｄ１３．実施形態Ｄ１２のアクティブ画素であって、第５の転送ゲートおよび第６の転送ゲートは、第３のフォトダイオードの両側に非対称的に存在する。
Ｄ１４．実施形態Ｄ１２からＤ１３のいずれか１つのアクティブ画素であって、第７の転送ゲートおよび第８の転送ゲートは、第４のフォトダイオードの両側に非対称的に存在する。
Ｄ１５．実施形態Ｄ１１からＤ１４のいずれか１つのアクティブ画素であって、第３のフォトダイオード内の電子ドリフト電流に対応する電子流は、第５の転送ゲートおよび第６の転送ゲートへの第３のフォトダイオードの電荷の２方向電荷転送を引き起こし、第４のフォトダイオード内の電子ドリフト電流は、第７の転送ゲートおよび第８の転送ゲートへの第４のフォトダイオードの電荷の２方向電荷転送を引き起こす。
Ｄ１６．請求項Ｄ１１からＤ１５のいずれか１つのアクティブ画素であって、
第１のフォトダイオードの第１の転送ゲートおよび第２のフォトダイオードの第３の転送ゲートに動作可能に結合された第１のドレインと、
第３のフォトダイオードの第６の転送ゲートおよび第４のフォトダイオードの第８の転送ゲートに動作可能に結合された第２のドレインと、
第１のフォトダイオードの第２の転送ゲート、第２のフォトダイオードの第４の転送ゲート、第３のフォトダイオードの第５の転送ゲート、および第４のフォトダイオードの第７の転送ゲートに動作可能に結合されたフローティングディフュージョンノードと
をさらに備える。
Ｄ１７．請求項Ｄ１１からＤ１５のいずれか１つのアクティブ画素であって、
第１のフォトダイオードの第１の転送ゲートおよび第２のフォトダイオードの第３の転送ゲートに動作可能に結合された第１のフローティングディフュージョンノードと、
第１のフォトダイオードの第２の転送ゲート、第２のフォトダイオードの第４の転送ゲート、第３のフォトダイオードの第５の転送ゲート、および第４のフォトダイオードの第７の転送ゲートに動作可能に結合された第２のフローティングディフュージョンノードと、
第３のフォトダイオードの第６の転送ゲートおよび第４のフォトダイオードの第８の転送ゲートに動作可能に結合された第３のフローティングディフュージョンノードと
をさらに備える。
Ｄ１８．実施形態Ｄ１からＤ１７のいずれか１つのアクティブ画素であって、電子ドリフト電流は、第１の転送ゲートおよび第２の転送ゲートへの第１のフォトダイオードの電荷の２方向電荷転送を引き起こし、電子ドリフト電流は、電界が第１のフォトダイオード内で生成されることに応答して形成される。
Ｄ１９．実施形態Ｄ１５のアクティブ画素であって、第１のフォトダイオードは、第１の層と、第２の層とを備え、電界は、第１のフォトダイオードが、各々が異なる不純物濃度を有する第１の層および第２の層から生じる不純物濃度勾配を有することに基づいて第１のフォトダイオード内で生成される。
Ｄ２０．実施形態Ｄ１９のアクティブ画素であって、第１のフォトダイオードは、第１の層および第２の層とは異なる不純物濃度を有する少なくとも１つの追加の層を備え、電界の大きさおよび方向は、第１のフォトダイオードが含む層の数に基づいて調整される。
Ｄ２１．実施形態Ｄ１からＤ２０のいずれか１つのアクティブ画素であって、第１のフォトダイオードは双方向電荷転送フォトダイオードである。
Ｄ２２．実施形態Ｄ１からＤ２１のいずれか１つのアクティブ画素であって、アクティブ画素は、裏面照射および埋め込み型フォトダイオードを実施する。
Ｄ２３．実施形態Ｄ１からＤ２０のいずれか１つのアクティブ画素であって、Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ（ＴｏＦ）測定は、アクティブ画素を使用して決定される。
Ｄ２４．実施形態Ｄ１からＤ２３のいずれか１つのアクティブ画素であって、第１の転送ゲートおよび第２の転送ゲートは、第１のフォトダイオードの両側に非対称的に存在する。
Ｄ２５．完全画素内電荷転送機能のためのデジタル画素センサ（ＤＰＳ）撮像システムであって、ＤＰＳ撮像システムは、
１つまたは複数のアクティブ画素
を備え、
１つまたは複数のアクティブ画素の各々は、実施形態Ｄ１からＤ２４のいずれか１つのアクティブ画素を備える。
Ｄ２６．請求項Ｄ２５のＤＰＳ撮像システムであって、
第２のフローティングディフュージョンノードまたはドレインに動作可能に結合されたキャパシタ
をさらに備える。
Ｅ１．特定用途向け集積回路（ＡＳＩＣ）アクティブ画素であって、
ＳＯＣアクティブ画素のフォトダイオードの出力を受け取るように構成された比較器と、
比較器およびステートラッチに動作可能に結合された読み出し／書き込み制御回路であって、比較器から出力を受け取り、比較器からの出力およびステートラッチの状態に基づいて読み出し動作または書き込み動作が行われるべきかを決定するように構成された読み出し／書き込み制御回路と、
読み出し／書き込み制御回路および読み出し／書き込みデータバスに動作可能に結合されたアナログ－デジタル変換（ＡＤＣ）メモリと
を備える。
Ｅ２．実施形態Ｅ１のＡＳＩＣアクティブ画素であって、ＡＤＣメモリは、ワード線と、複数のビット線とを備え、読み出し／書き込み制御回路は、比較器からの出力に基づいてワード線を制御するように構成される。
Ｅ３．実施形態Ｅ１からＥ２のいずれか１つのＡＳＩＣアクティブ画素であって、ＡＳＩＣアクティブ画素の初期化中、リセット信号は、ステートラッチの状態をゼロに初期化するために使用され、ワード線は、ＡＤＣメモリをワード線書き込み接続に結合するように構成され、ワード線書き込み接続は、比較器からの出力に基づく値を有する。
Ｅ４．実施形態Ｅ１からＥ３のいずれか１つのＡＳＩＣアクティブ画素であって、各アナログ－デジタル変換（ＡＤＣ）動作中、比較器チェック信号は、比較器が１の値からゼロの値にフリップしたかゼロの値から１の値にフリップしたかを決定するために比較器の出力に適用される。
Ｅ５．実施形態Ｅ１からＥ４のいずれか１つのＡＳＩＣアクティブ画素であって、第１のアナログ－デジタル変換（ＡＤＣ）動作中の比較器フリッピングに対して、１の値を有する比較器チェック信号は、第１のＡＤＣ動作の終了時に読み出し／書き込み制御回路に適用され、ステートラッチの状態の値は１であり、ＡＤＣメモリのワード線は、データがＡＤＣメモリ内で上書きされないように、ワード線読み出し接続に接続される。
Ｅ６．実施形態Ｅ１からＥ５のいずれか１つのＡＳＩＣアクティブ画素であって、比較器は、第１のアナログ－デジタル変換（ＡＤＣ）動作中にフリップせず、ステートラッチの状態の値はゼロに保たれ、ＡＤＣメモリのワード線は、第２のＡＤＣ動作中にデータがＡＤＣメモリに書き込まれるようにワード線書き込み接続に接続される。
Ｅ７．実施形態Ｅ１からＥ６のいずれか１つのＡＳＩＣアクティブ画素であって、ＡＤＣメモリは、１つのフラグビットと４ビットＡＤＣデータとを有する５ビットメモリを備える。
Ｅ８．実施形態Ｅ１からＥ７のいずれか１つのＡＳＩＣアクティブ画素であって、３つのＡＤＣ動作の場合、ＡＤＣメモリは１．５フラグビットを備える。
Ｅ９．実施形態Ｅ８のＡＳＩＣアクティブ画素であって、３つのＡＤＣ動作の第１のＡＤＣ動作のためのフラグビットは、００の値が割り当てられ、３つのＡＤＣ動作の第２のＡＤＣ動作のためのフラグビットは、０１の値が割り当てられ、３つのＡＤＣ動作の第３のＡＤＣ動作のためのフラグビットは、１の値が割り当てられ、ＡＤＣメモリは、第１のＡＤＣ動作および第２のＡＤＣ動作のためのＮ－２ビットのＡＤＣデータを備え、ＡＤＣメモリは、第３のＡＤＣ動作のためのＮ－１ビットのＡＤＣデータを備える。
Ｅ１０．実施形態Ｅ１からＥ７のいずれか１つのＡＳＩＣアクティブ画素であって、４つのＡＤＣ動作の場合、ＡＤＣメモリは、４つのＡＤＣ動作の各々のために、２つのフラグビットと、Ｎ－２ビットのＡＤＣデータとを備える。
Ｅ１１．実施形態Ｅ１からＥ７のいずれか１つのＡＳＩＣアクティブ画素であって、４つのＡＤＣ動作の場合、ＡＤＣメモリは、
第１のＡＤＣ動作および第２のＡＤＣ動作のための３つのフラグビットとＮ－３ビットのＡＤＣデータと、
第３のＡＤＣ動作のための２つのフラグビットとＮ－２ビットのＡＤＣデータと、
第４のＡＤＣ動作のための１つのフラグビットとＮ－１ビットのＡＤＣデータと
を備える。
Ｅ１２．実施形態Ｅ１からＥ１１のいずれか１つのＡＳＩＣアクティブ画素であって、読み出し／書き込みデータバスによって提供されるデータは、比較器への入力として提供されるランプ関数の波形と同期され、データは、比較器フリッピングの出力に基づいてＡＤＣメモリに記憶される。
Ｅ１３．実施形態Ｅ１からＥ１２のいずれか１つのＡＳＩＣアクティブ画素であって、ＡＤＣデータはＡＤＣメモリに記憶され、ＡＤＣデータは、実行される各ＡＤＣ動作のための識別子として使用されるように構成された１つまたは複数のフラグビットを備える。
Ｅ１４．実施形態Ｅ１からＥ１３のいずれか１つのＡＳＩＣアクティブ画素であって、ＡＳＩＣアクティブ画素は、１つまたは複数のフォトダイオードを備えるシステムオンチップ（ＳＯＣ）アクティブ画素に動作可能に結合される。
Ｅ１５．撮像システムであって、実施形態Ｅ１からＥ１４のいずれか１つのＡＳＩＣアクティブ画素を備える。
Ｅ１６．アナログ－デジタル変換（ＡＤＣ）回路であって、実施形態Ｅ１からＥ１４のいずれか１つのＡＳＩＣアクティブ画素を備える。
Ｅ１７．デジタル画素センシング（ＤＰＳ）撮像システムであって、実施形態Ｅ１からＥ１４のいずれか１つのＡＳＩＣアクティブ画素を備える。
Ｆ１．撮像システムであって、
フォトダイオードと複数のトランジスタとを備えるアクティブ画素と、
アクティブ画素に動作可能に結合され、アクティブ画素の出力を受け取るように構成された比較器と、
比較器に動作可能に結合された書き込み制御回路であって、比較器から出力を受け取るように構成された書き込み制御回路と、
書き込み制御回路に動作可能に結合されたアナログ－デジタル変換（ＡＤＣ）メモリと
を備え、
データ構造はＡＤＣメモリに記憶され、データ構造は、少なくとも第１のデータ文字列を記憶するように構成され、第１のデータ文字列は、実行される各ＡＤＣ動作を識別するためのフラグビットのセットと、ＡＤＣデータビットのセットとを含む。
Ｆ２．実施形態Ｆ１の撮像システムであって、ＡＤＣメモリにデータを書き込むための書き込み動作は、第１のデータ文字列の最上位ビットに基づいて活性化され、データは、比較器フリッピングの出力に応答してＡＤＣメモリに書き込まれる。
Ｆ３．実施形態Ｆ２の撮像システムであって、第１のデータ文字列の最上位ビットは第１の値が割り当てられ、ＡＤＣメモリは、比較器フリッピングの出力に応答してＡＤＣコードを保持するように構成される。
Ｆ４．実施形態Ｆ２からＦ３のいずれか１つの撮像システムであって、ＡＤＣメモリに書き込まれるデータは、ＡＤＣ動作中にＡＤＣメモリに書き込まれるタイムコードを含む。
Ｆ５．実施形態Ｆ１からＦ４のいずれか１つの撮像システムであって、データ構造は、ＡＤＣ動作中にメモリに書き込まれるタイムコードに対応する第２のデータ文字列を記憶するようにさらに構成され、第２のデータ文字列は、実行される各ＡＤＣ動作を識別するためのフラグビットのセットと、ＡＤＣデータビットのセットとを含み、第２のデータ文字列のフラグビットのセットのフラグビットは、ＡＤＣメモリに書き込まれるタイムコードの最上位ビットを含む。
Ｆ６．実施形態Ｆ５の撮像システムであって、書き込み制御回路は、
正帰還回路
を備え、
ＡＤＣコードは、正帰還回路がロック状態で保持されることによって、第２のデータ文字列によって保持されない。
Ｆ７．実施形態Ｆ６の撮像システムであって、ＡＤＣ動作は、ＡＤＣサイクルの最終ＡＤＣ動作を含み、ＡＤＣメモリに書き込まれるＡＤＣコードは、比較器フリッピングに応答して上書きされない。
Ｆ８．実施形態Ｆ１からＦ７のいずれか１つの撮像システムであって、ＡＤＣメモリは、書き込み制御回路に結合された最上位ビットを有するメモリ配置を含むメモリアレイを備える。
Ｆ９．実施形態Ｆ１からＦ８のいずれか１つの撮像システムであって、データ構造は、第１のデータ文字列と、少なくとも第２のデータ文字列とを含み、第１のデータ文字列は第１のＡＤＣ動作に対応し、第２のデータ文字列は、第１のＡＤＣ動作の後で実行される第２のＡＤＣ動作に対応し、第２のデータ文字列は、フラグビットの追加のセットと、ＡＤＣデータビットの追加のセットとを含み、第２のデータ文字列のＡＤＣデータビットの追加のセットに含まれるＡＤＣデータビットの数は、第１のデータ文字列のＡＤＣデータビットのセットに含まれるＡＤＣデータビットの数よりも大きい。
Ｆ１０．実施形態Ｆ１からＦ９のいずれか１つの撮像システムであって、フラグビットのセットおよびＡＤＣデータビットのセットは、異なる量のフラグビットおよびＡＤＣデータビットがデータ構造によって記憶されることが可能であるように柔軟に配置される。
Ｆ１１．実施形態Ｆ１からＦ１０のいずれか１つの撮像システムであって、フラグビットのセットの最上位ビットは、状態信号として使用され、最後のＡＤＣ動作の最上位ビットが第１の値を有する場合、互いのＡＤＣ動作の最上位ビットは第２の値を有する。
Ｆ１２．実施形態Ｆ１１の撮像システムであって、第１の値は論理１を含み、第２の値は論理０を含む、または第１の値は論理０を含み、第２の値は論理１を含む。
Ｆ１３．実施形態Ｆ１からＦ１２のいずれか１つの撮像システムであって、書き込み制御回路は、最終ＡＤＣ動作中にメモリに書き込まれるＡＤＣコードの最上位ビットに基づいて、書き込みがイネーブルであるかディセーブルであるかを決定するようにさらに構成される。
Ｇ１．バックエンドアナログ－デジタル変換（ＡＤＣ）およびメモリ回路であって、
アクティブ画素に動作可能に結合され、アクティブ画素の出力を受け取るように構成された比較器と、
比較器およびステートラッチに動作可能に結合された書き込み制御回路であって、比較器から出力を受け取るように構成された書き込み制御回路と、
書き込み制御回路に動作可能に結合されたアナログ－デジタル変換（ＡＤＣ）メモリと
を備え、
データ構造はＡＤＣメモリに記憶され、データ構造は、少なくとも第１のデータ文字列を記憶するように構成され、第１のデータ文字列は、実行される各ＡＤＣ動作を識別するためのフラグビットのセットと、ＡＤＣデータビットのセットとを含む。
Ｇ２．実施形態Ｇ１のバックエンドＡＤＣおよびメモリ回路であって、ＡＤＣメモリにデータを書き込むための書き込み動作は、第１のデータ文字列の最上位ビットに基づいて活性化され、データは、比較器フリッピングの出力に応答してＡＤＣメモリに書き込まれる。
Ｇ３．実施形態Ｇ２のバックエンドＡＤＣおよびメモリ回路であって、第１のデータ文字列の最上位ビットは第１の値が割り当てられ、ＡＤＣメモリは、比較器フリッピングの出力に応答してＡＤＣコードを保持するように構成される。
Ｇ４．実施形態Ｇ２からＧ３のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、ＡＤＣメモリに書き込まれるデータは、ＡＤＣ動作中にＡＤＣメモリに書き込まれるタイムコードを含む。
Ｇ５．実施形態Ｇ１からＧ４のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、データ構造は、ＡＤＣ動作中にメモリに書き込まれるタイムコードに対応する第２のデータ文字列を記憶するようにさらに構成され、第２のデータ文字列は、実行される各ＡＤＣ動作を識別するためのフラグビットのセットと、ＡＤＣデータビットのセットとを含み、第２のデータ文字列のフラグビットのセットのフラグビットは、ＡＤＣメモリに書き込まれるタイムコードの最上位ビットを含む。
Ｇ６．実施形態Ｇ５のバックエンドＡＤＣおよびメモリ回路であって、書き込み制御回路は、
正帰還回路
をさらに備え、
ＡＤＣコードは、正帰還回路がロック状態で保持されることによって、第２のデータ文字列によって保持されない。
Ｇ７．実施形態Ｇ６のバックエンドＡＤＣおよびメモリ回路であって、ＡＤＣ動作は、ＡＤＣサイクルの最終ＡＤＣ動作を含み、ＡＤＣメモリに書き込まれるＡＤＣコードは、比較器フリッピングに応答して上書きされない。
Ｇ８．実施形態Ｇ１からＧ７のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、ＡＤＣメモリは、書き込み制御回路に結合された最上位ビットを有するメモリ配置を含むメモリアレイを備える。
Ｇ９．実施形態Ｇ１からＧ８のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、データ構造は、第１のデータ文字列と、少なくとも第２のデータ文字列とを含み、第１のデータ文字列は第１のＡＤＣ動作に対応し、第２のデータ文字列は、第１のＡＤＣ動作の後で実行される第２のＡＤＣ動作に対応し、第２のデータ文字列は、フラグビットの追加のセットと、ＡＤＣデータビットの追加のセットとを含み、第２のデータ文字列のＡＤＣデータビットの追加のセットに含まれるＡＤＣデータビットの数は、第１のデータ文字列のＡＤＣデータビットのセットに含まれるＡＤＣデータビットの数よりも大きい。
Ｇ１０．実施形態Ｇ１からＧ９のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、フラグビットのセットおよびＡＤＣデータビットのセットは、異なる量のフラグビットおよびＡＤＣデータビットがデータ構造によって記憶されることが可能であるように柔軟に配置される。
Ｇ１１．実施形態Ｇ１からＧ１０のいずれか１つのバックエンドＡＤＣおよびメモリ回路であって、フラグビットのセットの最上位ビットは、ステートラッチのための状態信号として使用され、最後のＡＤＣ動作の最上位ビットが第１の値を有する場合、互いのＡＤＣ動作の最上位ビットは第２の値を有する。
Ｇ１２．実施形態Ｇ１１のバックエンドＡＤＣおよびメモリ回路であって、第１の値は論理１を含み、第２の値は論理０を含む、または第１の値は論理０を含み、第２の値は論理１を含む。
Ｇ１３．実施形態Ｇ１からＧ１２の請求項いずれか１つのバックエンドＡＤＣおよびメモリ回路であって、書き込み制御回路は、最終ＡＤＣ動作中にメモリに書き込まれるＡＤＣコードの最上位ビットに基づいて、書き込みがイネーブルまたはディセーブルであることを決定するようにさらに構成される。
Ｇ１４．実施形態Ｇ１からＧ１３のいずれか１つのバックエンドＡＤＣおよびメモリ回路を備える撮像システム。
Ｇ１５．実施形態Ｇ１４の撮像システムであって、
アクティブ画素
をさらに備え、
このアクティブ画素は、フォトダイオードを備える。
Ｇ１６．実施形態Ｇ１４からＧ１５のいずれか１つの撮像システムであって、
複数のトランジスタ
をさらに備える。

【図1A】

【図1B】

【図2A】

【図2B】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図11C】

【図12A】

【図12B】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18A】

【図18B】

【図18C】

【図19】

【図20】

【図21】

【図22】

【図23A】

【図23B】

【図23C】

【図24】

【図25】

【図26】

【図27】

【図28A】

【図28B】

【図28C】