特許 7731879 半導体装置、電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-08-22

(45)【発行日】2025-09-01

(54)【発明の名称】半導体装置、電子機器

(51)【国際特許分類】

   H10D 89/60 20250101AFI20250825BHJP

   H03F 3/45 20060101ALI20250825BHJP

   H10D 84/67 20250101ALI20250825BHJP

   H10D 89/00 20250101ALI20250825BHJP

   H10D 89/10 20250101ALI20250825BHJP

【ＦＩ】

H10D89/60

H03F3/45

H10D84/67

H10D89/00 101D

H10D89/00 101E

H10D89/10 L

H10D89/10 P

【請求項の数】 20

(21)【出願番号】P 2022530087

(86)(22)【出願日】2021-05-19

(86)【国際出願番号】 JP2021018899

(87)【国際公開番号】W WO2021251081

(87)【国際公開日】2021-12-16

【審査請求日】2024-03-19

(31)【優先権主張番号】P 2020099164

(32)【優先日】2020-06-08

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】▲高▼際 修平

(72)【発明者】

【氏名】古谷 博司

(72)【発明者】

【氏名】清家 健

【審査官】市川 武宜

(56)【参考文献】

【文献】特開２００２－２４６５５３（ＪＰ，Ａ）

【文献】特開２００８－１９３０１９（ＪＰ，Ａ）

【文献】特開２０１２－００９８４１（ＪＰ，Ａ）

【文献】特開平０８－１１５９８５（ＪＰ，Ａ）

【文献】特開２００８－１１２８５７（ＪＰ，Ａ）

【文献】特開２００８－０７１８１８（ＪＰ，Ａ）

【文献】特開２０００－１１４４６１（ＪＰ，Ａ）

【文献】特開２００５－０３９３２０（ＪＰ，Ａ）

【文献】特開２０２０－００４９３６（ＪＰ，Ａ）

【文献】国際公開第２０１９／０３９２４５（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ８４／６７

Ｈ１０Ｄ ８９／００

Ｈ１０Ｄ ８９／１０

Ｈ１０Ｄ ８９／６０

Ｈ０３Ｆ ３／４５

(57)【特許請求の範囲】

【請求項1】

基板と電気的に導通された単数または複数の第１サブコンタクトを有し、前記第１サブコンタクトは、少なくとも一つが前記基板上の素子配置領域に形成されており、かつ、前記基板よりも低インピーダンスであり、
第１導電型の前記基板上に第２導電型のエピ層が形成されており、
前記第１サブコンタクトは、
前記基板よりも低インピーダンスの第１配線と、
前記エピ層を貫通して前記第１配線と前記基板を導通する前記第１導電型の半導体領域と、
を含む、半導体装置。

【請求項2】

前記第１サブコンタクトは、少なくとも一つが前記素子配置領域に形成された回路素子に隣接している、請求項１に記載の半導体装置。

【請求項3】

複数の前記第１配線間に第２配線が敷設されている、請求項１又は２に記載の半導体装置。

【請求項4】

特定の回路素子に隣接する前記第１配線の幅は、前記特定の回路素子に隣接しない前記第１配線の幅よりも広い、請求項１～３のいずれか一項に記載の半導体装置。

【請求項5】

前記特定の回路素子は、差動入力段を形成するトランジスタである、請求項４に記載の半導体装置。

【請求項6】

前記第１サブコンタクトは、少なくとも一つが接地パッドと導通されている、請求項１～５のいずれか一項に記載の半導体装置。

【請求項7】

前記第１サブコンタクトの幅は、前記素子配置領域に形成された回路素子の最小幅以上である、請求項１～６のいずれか一項に記載の半導体装置。

【請求項8】

前記素子配置領域の周囲を取り囲むように形成された第２サブコンタクトをさらに有する、請求項１～７のいずれか一項に記載の半導体装置。

【請求項9】

前記素子配置領域に形成された回路素子の開口部を被覆する絶縁層は、それ以外の部分を被覆する絶縁層よりも薄い、請求項１～８のいずれか一項に記載の半導体装置。

【請求項10】

前記第１サブコンタクトは、オペアンプの差動入力段と電源ラインとの間、前記オペアンプの増幅出力段と前記電源ラインとの間、及び、静電保護素子と前記電源ラインとの間のうち、少なくとも一つに設けられている、請求項１～９のいずれか一項に記載の半導体装置。

【請求項11】

基板と電気的に導通された単数または複数の第１サブコンタクトを有し、前記第１サブコンタクトは、少なくとも一つが前記基板上の素子配置領域に形成されており、かつ、前記基板よりも低インピーダンスであり、
前記第１サブコンタクトは、オペアンプの差動入力段と電源ラインとの間、前記オペアンプの増幅出力段と前記電源ラインとの間、及び、静電保護素子と前記電源ラインとの間のうち、少なくとも一つに設けられている、半導体装置。

【請求項12】

前記電源ラインの少なくとも一部は、前記差動入力段と前記増幅出力段の間に設置されている、請求項１０又は１１に記載の半導体装置。

【請求項13】

平面視において、前記第１サブコンタクトの幅は、前記電源ラインの幅の５倍以上である、請求項１０～１２のいずれか一項に記載の半導体装置。

【請求項14】

前記オペアンプの基準電流を設定する基準電流設定部と前記電源ライン、及び、前記電源ラインと前記第１サブコンタクトは、それぞれ隣接している、請求項１０～１３のいずれか一項に記載の半導体装置。

【請求項15】

前記第１サブコンタクトは、前記差動入力段と前記増幅出力段の間に設置されている、請求項１０～１４のいずれか一項に記載の半導体装置。

【請求項16】

前記第１サブコンタクトは、前記差動入力段への距離が前記増幅出力段への距離よりも短い第１部分と、前記差動入力段への距離が前記増幅出力段への距離よりも長い第２部分とを有し、
平面視において、前記第１部分の幅は、前記第２部分の幅よりも大きい、請求項１０～１５のいずれか一項に記載の半導体装置。

【請求項17】

前記電源ラインは、複数設けられた前記第１サブコンタクトの間を通り抜けて、前記差動入力段と接続している、請求項１０～１６のいずれか一項に記載の半導体装置。

【請求項18】

前記第１サブコンタクトは、平面視において、前記素子配置領域の略中央領域に配置されている、請求項１～１７のいずれか一項に記載の半導体装置。

【請求項19】

前記第１サブコンタクトは、前記略中央領域を縦断ないしは横断している、請求項１８に記載の半導体装置。

【請求項20】

請求項１～１９のいずれか一項に記載の半導体装置を有する、電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、半導体装置及びこれを用いた電子機器に関する。

【背景技術】

【0002】

近年、様々なアプリケーション（民生機器だけでなく産業機器及び車載機器等も含む）に組み込まれる半導体装置について、ノイズ特性の向上を求める声が高まっている。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１３－３３９１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来の半導体装置は、そのノイズ特性（特に電磁感受性）について、更なる改善の余地があった。

【0006】

本明細書中に開示されている発明は、本願の発明者らが見出した上記の課題に鑑み、ノイズ特性の優れた半導体装置及びこれを用いた電子機器を提供することを目的とする。

【課題を解決するための手段】

【0007】

例えば、本明細書中に開示されている半導体装置は、基板と電気的に導通された単数または複数の第１サブコンタクトを有し、前記第１サブコンタクトは、少なくとも一つが前記基板上の素子配置領域に形成されており、かつ、前記基板よりも低インピーダンスである構成とされている。

【0008】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0009】

本明細書中に開示されている発明によれば、ノイズ特性の優れた半導体装置及びこれを用いた電子機器を提供することが可能となる。

【図面の簡単な説明】

【0010】

【図1】図１は、半導体装置の一比較例を示す図である。

【図2】図２は、半導体装置の第１実施形態を示す図である。

【図3】図３は、インピーダンス調整によるノイズ特性改善の基本概念を説明するための図である。

【図4】図４は、抵抗を用いてオペアンプ内部でローパスフィルタが形成される様子を示す図である。

【図5】図５は、半導体装置の第２実施形態を示す図である。

【図6】図６は、オペアンプの一構成例を示す図である。

【図7】図７は、半導体装置の第３実施形態を示す図である。

【図8】図８は、パッケージングの一例を示す図である。

【図9】図９は、配線レイアウトの一例を示す図である。

【図10】図１０は、α－β縦断面を模式的に示す図である。

【図11】図１１は、半導体装置の第４実施形態を示す図である。

【図12】図１２は、電波放射試験の測定回路を示す図である。

【図13】図１３は、電波放射試験結果の一例を示す図である。

【図14】図１４は、車両の外観を示す図である。

【発明を実施するための形態】

【0011】

＜半導体装置（比較例）＞
まず、半導体装置の新規な実施形態を説明する前に、これと対比される比較例について簡単に説明する。

【0012】

図１は、半導体装置の一比較例を示す図（上段：平面図、下段：縦断面図）である。本比較例の半導体装置１００において、ｐ型基板１０１の表面には、これと同一の結晶面を持つｎ型エピ層１０２が積層形成されている。また、ｐ型基板１０１上の素子配置領域Ａには、複数の回路素子（本図ではｎｐｎ型バイポーラトランジスタ１１０とｐｎｐ型バイポーラトランジスタ１２０のみを例示）が形成されており、それぞれの回路素子は、ｐ型素子分離部１０３で電気的に分離されている。なお、ｎ型エピ層１０２の表面には、絶縁層１０４及び１０４ｘが形成されている。特に、回路素子の開口部（＝回路素子と配線層との間を電気的に導通するための導電部材が形成され得る領域）を被覆する絶縁層１０４ｘは、それ以外の部分を被覆する絶縁層１０４よりも薄く形成されている。

【0013】

トランジスタ１１０は、ｎ型半導体領域１１１、ｎ型半導体領域１１２、ｐ型半導体領域１１３、ｎ型半導体領域１１４、ｐ型半導体領域１１５、及び、導電部材１１６により形成されている。

【0014】

ｎ型半導体領域１１１は、ｐ型基板１０１とｎ型エピ層１０２との境界面に埋設されている。なお、ｐ型基板１０１とｎ型半導体領域１１１との間には、寄生コンデンサＣｐが付随する。

【0015】

ｎ型半導体領域１１２は、ｎ型半導体領域１１１の外周縁に沿ってｎ型エピ層１０２の一部を取り囲むように形成されている。なお、ｎ型半導体領域１１１並びに１１２（及びこれらと導通するｎ型エピ層１０２）は、トランジスタ１１０のコレクタ（Ｃ）に相当する。ｎ型半導体領域１１２は、配線層との電気的な導通のために、表面の少なくとも一部が絶縁層１０４及び１０４ｘに被覆されることなく露出している。

【0016】

ｐ型半導体領域１１３は、ｎ型半導体領域１１１及び１１２により周囲を取り囲まれたｎ型エピ層１０２の表面に形成されている。

【0017】

ｎ型半導体領域１１４は、ｐ型半導体領域１１３の表面に形成されている。ｎ型半導体領域１１４は、トランジスタ１１０のエミッタ（Ｅ）に相当し、配線層との電気的な導通のために、表面の少なくとも一部が絶縁層１０４及び１０４ｘに被覆されることなく露出している。

【0018】

ｐ型半導体領域１１５は、ｐ型半導体領域１１３の表面に形成されている。ｐ型半導体領域１１３及び１１５は、トランジスタ１１０のベース（Ｂ）に相当し、ｐ型半導体領域１１５は、配線層との電気的な導通のために、表面の少なくとも一部が絶縁層１０４及び１０４ｘに被覆されることなく露出している。

【0019】

導電部材１１６は、配線Ｌ１１とｎ型半導体領域１１２（コレクタ（Ｃ））との間を電気的に導通する。本図では、図示の便宜上、ｎ型半導体領域１１４（エミッタ（Ｅ））及びｐ型半導体領域１１５（ベース（Ｂ））に接続される導電部材及び配線について、それぞれの描写を省略している。

【0020】

一方、トランジスタ１２０は、ｎ型半導体領域１２１、ｎ型半導体領域１２２、ｐ型半導体領域１２３、ｐ型半導体領域１２４、ｐ型半導体領域１２５、及び、導電部材１２６により形成されている。

【0021】

ｎ型半導体領域１２１は、ｐ型基板１０１とｎ型エピ層１０２との境界面に埋設されている。なお、ｐ型基板１０１とｎ型半導体領域１２１との間には、寄生コンデンサＣｐが付随する。

【0022】

ｎ型半導体領域１２２は、ｎ型半導体領域１２１の外周縁に沿ってｎ型エピ層１０２の一部を取り囲むように形成されている。なお、ｎ型半導体領域１２１並びに１２２（及びこれらと導通するｎ型エピ層１０２）は、トランジスタ１２０のベース（Ｂ）に相当し、ｎ型半導体領域１２２は、配線層との電気的な導通のために、表面の少なくとも一部が絶縁層１０４及び１０４ｘに被覆されることなく露出している。

【0023】

ｐ型半導体領域１２３は、ｎ型半導体領域１２１及び１２２により周囲を取り囲まれたｎ型エピ層１０２の表面において、平面視で環状となるように形成されている。

【0024】

ｐ型半導体領域１２４は、ｐ型半導体領域１２３の表面に形成されている。ｐ型半導体領域１２３及び１２４は、トランジスタ１２０のコレクタ（Ｃ）に相当し、ｐ型半導体領域１２４は、配線層との電気的な導通のために、表面の少なくとも一部が絶縁層１０４及び１０４ｘに被覆されることなく露出している。

【0025】

ｐ型半導体領域１２５は、ｎ型半導体領域１２１及び１２２により周囲を取り囲まれたｎ型エピ層１０２の表面において、ｐ型半導体領域１２４により周囲を取り囲まれた位置に形成されている。ｐ型半導体領域１２５は、トランジスタ１２０のエミッタ（Ｅ）に相当し、配線層との電気的な導通のために、表面の少なくとも一部が絶縁層１０４及び１０４ｘに被覆されることなく露出している。

【0026】

導電部材１２６は、配線Ｌ１２とｎ型半導体領域１２２（ベース（Ｂ））との間を電気的に導通する。本図では、図示の便宜上、ｐ型半導体領域１２４（コレクタ（Ｃ））及びｐ型半導体領域１２５（エミッタ（Ｅ））に接続される導電部材及び配線については、それぞれの描写を省略している。

【0027】

ところで、本比較例の半導体装置１００では、回路素子同士の距離（本図ではトランジスタ１１０とトランジスタ１２０との距離）をできるだけ離すとともに、両素子間にシールド用の配線Ｌ１３を敷設することにより、半導体装置１００の表面（上層）におけるノイズの伝播を防いでいた。

【0028】

しかしながら、上記のノイズ対策を施したとしても、トランジスタ１１０及び１２０に付随する寄生コンデンサＣｐの影響により、ｐ型基板１０１を介して半導体装置１００の内部（下層）を伝わるノイズについては、その伝播を抑えることが難しかった。

【0029】

以下、このような不具合を解消することのできる新規な実施形態について提案する。

【0030】

＜半導体装置（第１実施形態）＞
図２は半導体装置の第１実施形態を示す図（上段：平面図、下段：縦断面図）である。本実施形態の半導体装置１００は、先出の比較例（図１）を基本としつつ、第１サブコンタクト１３０及び第２サブコンタクト１４０が新たに設けられている。

【0031】

第１サブコンタクト１３０は、素子配置領域Ａに形成されたトランジスタ１１０及び１２０それぞれに隣接（本図ではトランジスタ１１０及び１２０それぞれの間に介在）して配置されている。なお、第１サブコンタクト１３０は、先に説明したシールド用の配線Ｌ１３とともに、ｐ型半導体領域１３１、ｐ型半導体領域１３２、及び、導電部材１３３により形成されている。

【0032】

ｐ型半導体領域１３１は、ｎ型エピ層１０２を表面から底面まで上下方向に貫通しており、配線Ｌ１３とｐ型基板１０１との間を電気的に導通する。なお、ｐ型半導体領域１３１は、トランジスタなどの回路素子（寄生素子は除く）を形成するものではない。また、配線Ｌ１３は、例えば接地パッドに導通しておけばよい。ｐ型半導体領域１３１は、ｐ型素子分離部１０３と共通の工程で形成してもよい。

【0033】

ｐ型半導体領域１３２は、ｐ型半導体領域１３１の表面に形成されている。ｐ型半導体領域１３２は、配線層との電気的な導通のために、表面の少なくとも一部が絶縁層１０４及び１０４ｘに被覆されることなく露出している。

【0034】

なお、先出のｐ型半導体領域１３１は、ｐ型不純物の濃度が比較的薄いので、インピーダンスが高い。そこで、ｐ型半導体領域１３１よりもｐ型不純物の濃度が濃いｐ型半導体領域１３２を追加することにより、インピーダンスが引き下げられている。また、ｐ型半導体領域１３２は、導電部材１３３を介して配線Ｌ１３と電気的に導通されているので、第１サブコンタクト１３０全体として、低インピーダンスが実現されている。

【0035】

導電部材１３３は、配線Ｌ１３とｐ型半導体領域１３２との間を電気的に導通する。

【0036】

ところで、配線Ｌ１３は、ｐ型基板１０１に比べて低インピーダンスである。具体的には、配線Ｌ１３（例えばＡｌ配線）の面抵抗率が数十ｍΩ／ｓｑであるのに対して、ｐ型基板１０１の面抵抗率は数百Ωである。

【0037】

従って、例えば、トランジスタ１１０からｐ型基板１０１を介して半導体装置１００の内部（下層）を伝わるノイズは、トランジスタ１２０に至ることなく、第１サブコンタクト１３０に伝播し、最終的に配線Ｌ１３から接地パッドに向けて逃がされる。また、半導体装置１００の表面（上層）を伝わるノイズは、先出の比較例（図１）と同様、配線Ｌ１３により吸収される。

【0038】

このように、第１サブコンタクト１３０の導入（＝ｐ型基板１０１のインピーダンス調整）を行うことにより、半導体装置１００のノイズ特性（特に電磁感受性）を改善することが可能となる。

【0039】

また、ノイズ特性の改善効果を高めるべく、第１サブコンタクト１３０の幅Ｗ３は、素子配置領域Ａに形成された回路素子の最小プロセス幅（本図ではトランジスタ１１０及び１２０それぞれの最小プロセス幅Ｗ１及びＷ２）以上に設計しておくことが望ましい。

【0040】

一般に、トランジスタ１１０及び１２０それぞれの最小プロセス幅Ｗ１及びＷ２は、数十μｍ（５０μｍ程度）であることが多い。これを鑑みると、第１サブコンタクト１３０の幅Ｗ３は、５０μｍ以上（望ましくは６０μｍ以上）であることが望ましい。

【0041】

なお、本図では、第１サブコンタクト１３０の幅Ｗ３をｐ型素子分離部１０３に挟まれた領域の幅として定義しているが、例えば、ｐ型半導体領域１３１の幅、或いは、配線Ｌ１３の幅を第１サブコンタクト１３０の幅Ｗ３として定義してもよい。

【0042】

一方、第２サブコンタクト１４０は、素子配置領域Ａの周囲を取り囲むＧＮＤガードリングとして、例えば、ｐ型基板１０１の外周縁に沿うように配置されている。なお、第２サブコンタクト１４０は、配線Ｌ１４とともに、ｐ型半導体領域１４１、ｐ型半導体領域１４２、及び、導電部材１４３により形成されている。

【0043】

ｐ型半導体領域１４１は、ｎ型エピ層１０２を表面から底面まで上下方向に貫通しており、配線Ｌ１４とｐ型基板１０１との間を電気的に導通する。なお、ｐ型半導体領域１４１は、トランジスタなどの回路素子（寄生素子は除く）を形成するものではない。また、配線Ｌ１４は、例えば接地パッドに導通しておけばよい。ｐ型半導体領域１４１は、ｐ型素子分離部１０３及びｐ型半導体領域１３１と共通の工程で形成してもよい。

【0044】

ｐ型半導体領域１４２は、ｐ型半導体領域１４１の表面に形成されている。ｐ型半導体領域１４２は、表面の少なくとも一部が絶縁層１０４及び１０４ｘに被覆されることなく露出している。

【0045】

なお、先出のｐ型半導体領域１４１は、ｐ型不純物の濃度が比較的薄いので、インピーダンスが高い。そこで、ｐ型半導体領域１４１よりもｐ型不純物の濃度が濃いｐ型半導体領域１４２を追加することにより、インピーダンスが引き下げられている。また、ｐ型半導体領域１４２は、導電部材１４３を介して配線Ｌ１４と電気的に導通されているので、第２サブコンタクト１４０全体として、低インピーダンスが実現されている。

【0046】

導電部材１４３は、配線Ｌ１４とｐ型半導体領域１４２との間を電気的に導通する。

【0047】

ところで、配線Ｌ１４は、先出の配線Ｌ１３と同じく、ｐ型基板１０１よりも低インピーダンスである。従って、例えば、半導体装置１００のチップ内部に侵入しようとするノイズを第２サブコンタクト１４０で吸収することが可能となる。

【0048】

なお、半導体装置１００に集積化され得る種々の回路ブロックのうち、特にノイズ干渉を避けるべきものとしてオペアンプ（特に差動入力段）を挙げることができる。そこで、以下では、インピーダンス調整によるオペアンプのノイズ特性改善について検討する。

【0049】

＜オペアンプ＞
図３は、インピーダンス調整によるオペアンプのノイズ特性改善について、その基本概念を説明するための図である。

【0050】

本図で示したように、本構成例のオペアンプ１に対して外部から入力されるノイズ信号としては、主に、電源端子ＶＣＣに入力されるノイズ信号Ｎ０、非反転入力端子ＩＮ＋に入力されるノイズ信号Ｎ１、及び、出力端子ＯＵＴの揺れ並びにノイズ入力ラインからの干渉により反転入力端子ＩＮ－に入力されるノイズ信号Ｎ２などを挙げることができる。

【0051】

そこで、本構成例のオペアンプ１は、電源端子ＶＣＣに接続された抵抗Ｒ０（＝電源抵抗に相当）と、非反転入力端子ＩＮ＋及び反転入力端子ＩＮ－にそれぞれ接続された抵抗Ｒ１及びＲ２（＝入力抵抗に相当）とを有する。このような構成であれば、電源端子ＶＣＣ、非反転入力端子ＩＮ＋、及び、反転入力端子ＩＮ－それぞれの端子インピーダンスを引き上げることができるので、ノイズ信号Ｎ０～Ｎ２の入力を抑えることが可能となる。

【0052】

図４は、抵抗Ｒ０～Ｒ２を用いてオペアンプ１の内部でローパスフィルタ（いわゆるＥＭＩ［electro-magnetic interference］フィルタ）が形成される様子を示す図である。

【0053】

本図で示したように、抵抗Ｒ０は、オペアンプ１の電源ラインに付随する寄生コンデンサＣ０と共にローパスフィルタを形成している。また、抵抗Ｒ１及びＲ２は、それぞれ、オペアンプ１の入力段を形成するｐｎｐ型バイポーラトランジスタＱ１及びＱ２に付随する寄生コンデンサＣ１及びＣ２と共にローパスフィルタを形成している。

【0054】

このように、本構成例のオペアンプ１では、その各部に付随する寄生コンデンサＣ０～Ｃ２がローパスフィルタの構成要素として利用されている。このような構成であれば、ローパスフィルタを形成するために別途のコンデンサを追加する必要がないので、オペアンプ１における位相余裕の悪化及び回路面積の増大を招かずに済む。

【0055】

なお、抵抗Ｒ１及びＲ２それぞれの抵抗値Ｒは、寄生コンデンサＣ１及びＣ２それぞれの容量値Ｃと、ローパスフィルタの目標カットオフ周波数ｆｃから、次の（１）式に基づいて設定すればよい。

【0056】

Ｒ＝１／（２π・ｆｃ・Ｃ） … （１）

【0057】

例えば、Ｃ＝８．５ｐＦであり、ｆｃ＝２０ＭＨｚである場合には、Ｒ≒９００Ωに設定すればよい。

【0058】

なお、抵抗Ｒ０の抵抗値についても、基本的には、上記（１）式に基づいて設定すればよい。ただし、抵抗Ｒ０は、オペアンプ１の電源ラインに挿入されているので、オペアンプ１の電源電圧がその駆動下限電圧を下回ってしまわないように、抵抗値の設定には十分留意すべきである。なお、抵抗Ｒ０として極小抵抗しか用いることができない場合には、寄生コンデンサＣ０と共に、必要最小限のコンデンサを別途追加してもよい。

【0059】

＜半導体装置（第２実施形態）＞
図５は半導体装置の第２実施形態を示す図である。本実施形態の半導体装置１００は、いわゆるオペアンプＩＣと呼ばれるモノリシック半導体集積回路装置であり、オペアンプ１と、基準電流設定部２と、静電保護素子３（静電保護ダイオードＤ１及びＤ２）と、電源ラインＬ１と、接地ラインＬ２と、基準電流設定ラインＬ３と、出力ラインＬ４と、を集積化して成る。

【0060】

また、半導体装置１００は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（電源端子ＶＣＣ、非反転入力端子ＩＮ＋、反転入力端子ＩＮ－、接地端子ＶＥＥ、及び、出力端子ＯＵＴ）を備えている。

【0061】

オペアンプ１は、先にも説明した通り、不図示の寄生コンデンサＣ１及びＣ２（図４を参照）とともにローパスフィルタを形成する抵抗Ｒ１及びＲ２を有している。具体的に述べると、オペアンプ１の非反転入力ノード（＋）は、抵抗Ｒ１を介して半導体装置１００の非反転入力端子ＩＮ＋に接続されている。また、オペアンプ１の反転入力ノード（－）は、抵抗Ｒ２を介して半導体装置１００の反転入力端子ＩＮ－に接続されている。なお、本図では、半導体装置１００に１チャンネルのオペアンプ１を集積化した例を挙げたが、複数チャンネルのオペアンプ１を集積化しても構わない。

【0062】

基準電流設定部２は、オペアンプ１の内部に流れる基準電流Ｉｒｅｆを設定する。

【0063】

電源ラインＬ１は、半導体装置１００の電源端子ＶＣＣとオペアンプ１及び基準電流設定部２それぞれの電源ノードとの間に敷設されている。接地ラインＬ２は、半導体装置１００の接地端子ＶＥＥとオペアンプ１及び基準電流設定部２それぞれの接地ノードとの間に敷設されている。基準電流設定ラインＬ３は、オペアンプ１の基準電流設定ノードと基準電流設定部２の出力ノードとの間に敷設されている。出力ラインＬ４は、オペアンプ１の出力ノードと半導体装置１００の出力端子ＯＵＴとの間に敷設されている。

【0064】

静電保護ダイオードＤ１のカソードは、半導体装置１００の非反転入力端子ＩＮ＋に接続されている。静電保護ダイオードＤ２のカソードは、半導体装置１００の反転入力端子ＩＮ－に接続されている。静電保護ダイオードＤ１及びＤ２それぞれのアノードは、いずれも半導体装置１００の接地端子ＶＥＥに接続されている。このように、静電保護ダイオードＤ１及びＤ２を有する構成であれば、サージ耐性を高めることが可能となる。

【0065】

ところで、一般的な半導体装置では、その電源端子と接地端子との間に電源電圧を安定化するためのバイパスコンデンサ（例えば１００ｐＦ）を挿入することが多い。しかしながら、半導体装置１００の電源端子ＶＣＣと接地端子ＶＥＥとの間にバイパスコンデンサを挿入すると、高周波信号に対する電源端子ＶＣＣの入力インピーダンスが低下してしまい、ノイズ信号（＝高周波信号）がオペアンプ１の電源ノードに届きやすくなるので、オペアンプ１のノイズ特性が悪化する。

【0066】

そこで、本実施形態の半導体装置１００では、本図中の破線で示すように、電源端子ＶＣＣと接地端子ＶＥＥとの間にバイパスコンデンサが接続されておらず、さらには、電源ラインＬ１と接地ラインＬ２との間に付随する寄生コンデンサも極力低減されている（例えば２０ｐＦ以下）。このような構成であれば、高周波信号に対する電源端子ＶＣＣの入力インピーダンスが上がり、ノイズ信号がオペアンプ１の電源ノードに届きにくくなるので、オペアンプ１のノイズ特性を向上することが可能となる。

【0067】

図６は、オペアンプ１の一構成例を示す図である。本構成例のオペアンプ１は、先出のｐｎｐ型バイポーラトランジスタＱ１及びＱ２に加えて、ｐｎｐ型バイポーラトランジスタＱ３～Ｑ６と、ｎｐｎ型バイポーラトランジスタＱ７～Ｑ１３と、抵抗Ｒ３と、コンデンサＣ３と、電流源Ｉ１～Ｉ７と、を含む。なお、電流源Ｉ１～Ｉ７は、それぞれ、基準電流設定部２により設定された基準電流Ｉｒｅｆ（またはこれに応じた定電流）を流す。

【0068】

電流源Ｉ１～Ｉ３それぞれの第１端は、いずれも、電源端子ＶＣＣに接続されている。電流源Ｉ１の第２端は、トランジスタＱ２のエミッタとトランジスタＱ３のベースに接続されている。電流源Ｉ２の第２端は、トランジスタＱ３及びＱ４それぞれのエミッタに接続されている。電流源Ｉ３の第２端は、トランジスタＱ１のエミッタとトランジスタＱ４のベースに接続されている。

【0069】

トランジスタＱ１のベースは、不図示の抵抗Ｒ１（図３～図５を参照）を介して非反転入力端子ＩＮ＋に接続されている。トランジスタＱ２のベースは、不図示の抵抗Ｒ２（図３～図５を参照）を介して反転入力端子ＩＮ－に接続されている。トランジスタＱ１及びＱ２それぞれのコレクタは、いずれも、接地端子ＶＥＥに接続されている。

【0070】

トランジスタＱ３のコレクタは、トランジスタＱ７のコレクタに接続されている。トランジスタＱ４のコレクタは、トランジスタＱ８のコレクタに接続されている。トランジスタＱ７及びＱ８それぞれのベースは、いずれもトランジスタＱ７のコレクタに接続されている。トランジスタＱ７及びＱ８それぞれのエミッタは、いずれも、接地端子ＶＥＥに接続されている。

【0071】

このように接続された電流源Ｉ１～Ｉ３、トランジスタＱ１～Ｑ４、及び、トランジスタＱ７並びにＱ８は、オペアンプ１の差動入力段１Ｘを形成する。

【0072】

電流源Ｉ４及びＩ５それぞれの第１端は、いずれも電源端子ＶＣＣに接続されている。電流源Ｉ４の第２端は、トランジスタＱ５のエミッタとトランジスタＱ９のベースに接続されている。電流源Ｉ５の第２端は、トランジスタＱ９のコレクタに接続されている。

【0073】

トランジスタＱ５のベースは、トランジスタＱ８のコレクタとコンデンサＣ３の第１端に接続されている。コンデンサＣ３の第２端は、トランジスタＱ１０のコレクタに接続されている。トランジスタＱ９のエミッタは、トランジスタＱ１０のベースに接続されている。トランジスタＱ５のコレクタとトランジスタＱ１０のエミッタは、いずれも、接地端子ＶＥＥに接続されている。

【0074】

電流源Ｉ６の第１端とトランジスタＱ１２及びＱ１３それぞれのコレクタは、いずれも電源端子ＶＣＣに接続されている。電流源Ｉ６の第２端は、トランジスタＱ１０及びＱ１１それぞれのコレクタと、トランジスタＱ１２のベースに接続されている。トランジスタＱ１２のエミッタは、トランジスタＱ１３のベースに接続されている。トランジスタＱ１３のエミッタは、トランジスタＱ１１のベースと抵抗Ｒ３の第１端に接続されている。

【0075】

トランジスタＱ６及びＱ１１それぞれのエミッタ、抵抗Ｒ３の第２端、及び、電流源Ｉ７の第１端は、いずれも、出力端子ＯＵＴに接続されている。トランジスタＱ６のベースは、トランジスタＱ１０のコレクタに接続されている。電流源Ｉ７の第２端とトランジスタＱ６のコレクタは、いずれも、接地端子ＶＥＥに接続されている。

【0076】

このように接続された電流源Ｉ４～Ｉ７、トランジスタＱ５並びにＱ６、トランジスタＱ９～Ｑ１３、コンデンサＣ３、及び、抵抗Ｒ３は、オペアンプ１の増幅出力段１Ｙを形成する。

【0077】

ただし、本図の回路構成は、あくまで一例であり、オペアンプ１として所望の動作を実現し得る限り、いかなる回路構成を採用しても構わない。

【0078】

なお、第２実施形態（図５）の半導体装置１００について、第１実施形態（図２）のデバイス構造を適用する場合には、例えば、オペアンプ１の差動入力段１Ｘを形成するトランジスタＱ１及びＱ２に隣接するように、先出の第１サブコンタクト１３０を設けるとよい。逆の見方をすれば、図２のトランジスタ１１０をトランジスタＱ１及びＱ２として理解すればよい。このようなデバイス構造によれば、オペアンプ１のノイズ干渉を効果的に抑制することが可能となる。

【0079】

＜半導体装置（第３実施形態）＞
図７は半導体装置の第３実施形態を示す図である。本実施形態の半導体装置１００は、２チャンネルのオペアンプ１ａ及び１ｂ（＝それぞれ先出のオペアンプ１に相当）を集積化して成る。なお、図示の便宜上、オペアンプ１ａ及び１ｂ以外の構成要素については、その描写が省略されている。

【0080】

また、半導体装置１００のパッケージとしては、対向する２辺から４本ずつ、合計８本の外部端子（１ピン～８ピン）が導出されたＳＯＰ［Small Outline Package］、ＳＳＯＰ［Shrink SOP］、又は、ＭＳＯＰ［Micro SOP］を採用するとよい。なお、本図では、パッケージの第１辺に１ピン～４ピンが設けられており、パッケージの第２辺に５ピン～８ピンが設けられている。

【0081】

１ピンは、第１チャンネルの出力端子ＯＵＴ１であり、オペアンプ１ａの出力端に接続されている。２ピンは、第１チャンネルの反転入力端子ＩＮ１－であり、オペアンプ１ａの反転入力端（－）に接続されている。３ピンは、第１チャンネルの非反転入力端子ＩＮ１＋であり、オペアンプ１ａの非反転入力端（＋）に接続されている。４ピンは、接地端子ＶＥＥである。

【0082】

５ピンは、第２チャンネルの非反転入力端子ＩＮ２＋であり、オペアンプ１ｂの非反転入力端（＋）に接続されている。６ピンは、第２チャンネルの反転入力端子ＩＮ２－であり、オペアンプ１ｂの反転入力端（－）に接続されている。７ピンは、第２チャンネルの出力端子ＯＵＴ２であり、オペアンプ１ｂの出力端に接続されている。８ピンは、電源端子ＶＣＣである。

【0083】

このように、第１チャンネル用の外部端子（１ピン～３ピン）は、いずれもパッケージの第１辺に設けられおり、第２チャンネル用の外部端子（５ピン～７ピン）は、いずれもパッケージの第２辺に設けられている。

【0084】

なお、本図では、２チャンネルのオペアンプ１ａ及び１ｂを集積化した例を挙げたが、例えば、４チャンネルのオペアンプを集積化することも可能である。その場合には、例えば、１４ピンのＳＯＰまたはＳＳＯＰ若しくはＭＳＯＰを好適に用いることができる。

【0085】

図８は、第３実施形態におけるパッケージングの一例を示す図である。半導体装置１００において、オペアンプ１ａ及び１ｂなどを集積化した半導体チップ３００は、アイランド３１０上に実装された状態で、モールド樹脂３２０により封止されている。以下では、紙面の上下左右方向を半導体装置１００（ないし半導体チップ３００）の平面視における上下左右方向と定義する。

【0086】

半導体チップ３００は、８つのパッドＰ１～Ｐ８を有する。パッドＰ１は、オペアンプ１ａの出力端に相当するパッドであり、ワイヤＷ１を介して１ピン（ＯＵＴ１）の先端側に接続されている。パッドＰ２は、オペアンプ１ａの反転入力端（－）に相当するパッドであり、ワイヤＷ２を介して２ピン（ＩＮ１－）に接続されている。パッドＰ３は、オペアンプ１ａの非反転入力端（＋）に相当するパッドであり、ワイヤＷ３を介して３ピン（ＩＮ１＋）に接続されている。パッドＰ４は、接地パッドであり、ワイヤＷ４を介して４ピン（ＶＥＥ）の先端側に接続されている。

【0087】

パッドＰ５は、オペアンプ１ｂの非反転入力端（＋）に相当するパッドであり、ワイヤＷ５を介して５ピン（ＩＮ２＋）に接続されている。パッドＰ６は、オペアンプ１ｂの反転入力端（－）に相当するパッドであり、ワイヤＷ６を介して６ピン（ＩＮ２－）に接続されている。パッドＰ７は、オペアンプ１ｂの出力端に相当するパッドであり、ワイヤＷ７を介して７ピン（ＯＵＴ２）の先端側に接続されている。パッドＰ８は、電源パッドであり、ワイヤＷ８を介して８ピン（ＶＣＣ）の先端側に接続されている。

【0088】

なお、パッドＰ１～Ｐ８は、１ピン～８ピンとそれぞれ対応する順序で、半導体チップ３００の外周縁に沿って並べられている。従って、各パッドと各ピンとの間を結ぶワイヤＷ１～Ｗ８の敷設長を短縮することができる。

【0089】

また、パッケージ内部のフレーム面積に着目すると、１ピン（ＯＵＴ１）、４ピン（ＶＥＥ）、５ピン（ＩＮ２＋）、及び、８ピン（ＶＣＣ）は、いずれも２ピン（ＩＮ－）、３ピン（ＩＮ１＋）、６ピン（ＩＮ２－）、及び、７ピン（ＯＵＴ２）よりも大きい。

【0090】

すなわち、紙面上下方向に着目すると、１ピン（ＯＵＴ１）及び４ピン（ＶＥＥ）は、２ピン（ＩＮ１－）及び３ピン（ＩＮ１＋）よりも突出する部分を有する。同様に、５ピン（ＩＮ２＋）及び８ピン（ＶＣＣ）は、６ピン（ＩＮ２－）及び７ピン（ＯＵＴ２）よりも突出する部分を有する。

【0091】

また、紙面左右方向に着目すると、１ピン（ＯＵＴ１）及び４ピン（ＶＥＥ）は、その一部がアイランド３１０と重なる。これと同じく、５ピン（ＩＮ２＋）及び８ピン（ＶＣＣ）は、その一部がアイランド３１０と重なる。

【0092】

さらに、１ピン（ＯＵＴ）と８ピン（ＶＣＣ）との間、及び、４ピン（ＶＥＥ）と５ピン（ＩＮ２＋）との間には、それぞれ、アイランド３１０を支える支持フレーム３３０及び３４０が形成されている。

【0093】

図９は、第３実施形態における配線レイアウトの一例を示す図である。以下では、紙面の上下左右方向を半導体チップ３００の平面視における上下左右方向と定義し、先出の図７及び図８も適宜参照しながら、配線レイアウト（及びパッド配置）の説明を行う。

【0094】

なお、本図における半導体チップ３００の左辺は、図８における半導体チップ３００の上辺に相当する。同様に、本図における半導体チップ３００の右辺、上辺及び下辺は、それぞれ、図８における半導体チップ３００の下辺、右辺及び左辺に相当する。すなわち、本図の半導体チップ３００は、図８の半導体チップ３００を反時計回りに９０度回転させた状態に相当する。

【0095】

また、半導体チップ３００の平面視において、パッドＰ１～Ｐ８がそれぞれ設けられている位置は、先出の図８で示した位置と対応している。

【0096】

具体的に述べると、パッドＰ１（ＯＵＴ１）及びパッドＰ２（ＩＮ１－）は、半導体チップ３００の左上隅３００ａ近傍において、紙面の上側から下側に向かい、パッドＰ１及びＰ２の順に並べられている。

【0097】

パッドＰ３（ＩＮ１＋）、パッドＰ４（ＶＥＥ）及びパッドＰ５（ＩＮ２＋）は、半導体チップ３００の下辺近傍において、紙面の左側から右側に向かい、パッドＰ３、Ｐ４及びＰ５の順に並べられている。なお、パッドＰ４は、半導体チップ３００の下辺ほぼ左右方向中央に設けられている。

【0098】

パッドＰ６（ＩＮ２－）及びパッドＰ７（ＯＵＴ２）は、半導体チップ３００の右上隅３００ｄ近傍において、紙面の下側から上側に向かい、パッドＰ６及びＰ７の順に並べられている。

【0099】

パッドＰ８（ＶＣＣ）は、半導体チップ３００の上辺近傍において、上辺ほぼ左右方向中央に設けられている。

【0100】

電源ラインＬ１は、パッドＰ８（ＶＣＣ）から、素子配置領域Ａに形成された種々の回路素子（例えばオペアンプ１ａ、１ｂ及び基準電流設定部２）に向けて屈曲ないし分岐しながら敷設されている。本図では、２系統の電源ラインＬ１が紙面の上下方向に延びる配線レイアウトを例示したが、他方向に延びる別系統の電源ラインＬ１を敷設してもよい。

【0101】

素子配置領域Ａは、半導体チップ３００の中央部を占めており、パッドＰ１～Ｐ８によってその周囲を取り囲まれている。また、素子配置領域Ａの内部には、紙面の左側から右側に向かい、オペアンプ１ａ（差動入力段１Ｘａと増幅出力段１Ｙａを含む）、基準電流設定部２並びに静電保護素子３、及び、オペアンプ１ｂ（差動入力段１Ｘｂと増幅出力段１Ｙｂを含む）の順に、各回路ブロックが形成されている。もちろん、素子配置領域Ａには、その他の回路ブロックが形成されていてもよい。

【0102】

なお、本図中では、後出の図１０と対応して、オペアンプ１ａ及び基準電流設定部２にそれぞれ接続される配線Ｌ１１及びＬ１２が太い破線で描写されている。

【0103】

また、オペアンプ１ａの差動入力段１Ｘａと基準電流設定部２との間、及び、オペアンプ１ｂの差動入力段１Ｘｂと基準電流設定部２との間には、それぞれ、配線Ｌ１３ａ及びＬ１３ｂが敷設されている。これらの配線Ｌ１３ａ及びＬ１３ｂは、それぞれ、ｐ型基板１０１よりも低インピーダンスの第１サブコンタクト１３０ａ及び１３０ｂを形成している（後出の図１０も参照）。

【0104】

なお、第１サブコンタクト１３０を形成する配線Ｌ１３は、素子配置領域Ａの内部に敷設された配線Ｌ１３ａ及びＬ１３ｂのほかにも複数分割して敷設されている。すなわち、半導体チップ３００には、ｐ型基板１０１と電気的に導通された複数の第１サブコンタクト１３０が形成されており、その一部が素子配置領域Ａの内部に配置されている。

【0105】

また、上記複数の配線Ｌ１３は、素子配置領域ＡからパッドＰ４（ＶＥＥ）まで飛び石状に配置されており、少なくとも一つがパッドＰ４（ＶＥＥ）に導通されている。すなわち、複数の配線Ｌ１３には、パッドＰ４（ＶＥＥ）に直接接続されているものもあれば、電気的にフローティングとなっているものもある。なお、配線Ｌ１３を複数に分割している理由は、同一の配線層に形成される別の配線（例えば電源ラインＬ１）を複数の配線Ｌ１３相互間における隙間領域に敷設するためである。

【0106】

このような配線レイアウトを採用すれば、電源ラインＬ１等の敷設を妨げることなく、飛び石状に隣接する一連の配線Ｌ１３を介して低インピーダンスのノイズ伝播経路を形成することができる。その結果、素子配置領域Ａの内部を伝播するノイズを配線Ｌ１３によって吸収し、最終的にパッドＰ４（ＶＥＥ）へ逃がすことができるので、オペアンプ１ａ及び１ｂそれぞれのノイズ特性を改善することが可能となる。

【0107】

なお、素子配置領域Ａの内部に形成される複数の回路素子のうち、ノイズ干渉を避けるべき特定の回路素子（例えばオペアンプ１ａ及び１ｂそれぞれの差動入力段１Ｘａ及び１Ｘｂを形成するトランジスタ）に隣接する配線Ｌ１３ａ及びＬ１３ｂの幅は、特定の回路素子に隣接しない配線Ｌ１３の幅よりも広く設計しておくことが望ましい。

【0108】

また、本図で示すように、配線Ｌ１３（延いては第１サブコンタクト１３０）は、差動入力段１Ｘａ及び１Ｘｂと電源ラインＬ１との間、増幅出力段１Ｙａ及び１Ｙｂと電源ラインＬ１ないしは基準電流設定部２との間、及び、静電保護素子３と電源ラインＬ１との間にそれぞれ形成することが望ましい。

【0109】

なお、電源ラインＬ１及び配線Ｌ１１並びにＬ１２は、数μｍ幅（例えば２～９μｍ）である。一方、配線Ｌ１３は、数十μｍ幅（例えば５０μｍ以上）である。このように、配線Ｌ１３（延いては第１サブコンタクト１３０の幅）は、電源ラインＬ１及び配線Ｌ１１並びにＬ１２と比べて、５倍以上、更に好ましくは１０倍以上の幅を有する。

【0110】

また、基準電流設定部２と電源ラインＬ１、及び、電源ラインＬ１と配線Ｌ１３（延いては第１サブコンタクト１３０）は、それぞれ隣接している。

【0111】

また、配線Ｌ１３（延いては第１サブコンタクト１３０）は、差動入力段１Ｘａまたは１Ｘｂへの距離が増幅出力段１Ｙａまたは１Ｙｂへの距離よりも短い第１部分（例えば差動入力段１Ｘａまたは１Ｘｂに隣接する部分）と、差動入力段１Ｘａまたは１Ｘｂへの距離が増幅出力段１Ｙａまたは１Ｙｂへの距離よりも長い第２部分（例えば増幅出力段１Ｙａまたは１Ｙｂに隣接する部分）とを有し、半導体チップ３００の平面視において、第１部分の幅は、第２部分の幅よりも大きい。

【0112】

また、電源ラインＬ１は、複数設けられた配線Ｌ１３（延いては第１サブコンタクト１３０）の間を通り抜けて、差動入力段１Ｘａ及び１Ｘｂと接続している。

【0113】

また、配線Ｌ１３（延いては第１サブコンタクト１３０）は、半導体チップ３００の平面視において、素子配置領域Ａの略中央領域を縦断ないしは横断するように配置されている。上記の略中央領域とは、半導体チップ３００の平面視において、配線Ｌ１３の敷設方向（紙面上下方向）に略平行する素子配置領域Ａの２辺（本図では左辺及び右辺）から、少なくとも所定長（例えば素子配置領域Ａの上辺及び下辺全長の１／５以上）だけ離れている領域のことを指す。

【0114】

また、半導体チップ３００の外周縁には、第２サブコンタクト１４０を形成する配線Ｌ１４が敷設されている。従って、例えば、半導体装置１００のチップ内部に侵入しようとするノイズを第２サブコンタクト１４０で吸収することが可能となる。

【0115】

なお、配線Ｌ１４は、必ずしも連続環状に形成する必要はなく、例えば、各辺に沿って直線状に形成された４本の配線Ｌ１４を敷設してもよい。その場合、半導体チップ３００の四隅では、各辺の配線Ｌ１４が平面視で咬み合うようにレイアウトしてもよい（例えば半導体チップ３００の左上隅３００ａ、左下隅３００ｂ及び右下隅３００ｃを参照）。

【0116】

図１０は、図９のα－β縦断面を模式的に示す図である。本図のデバイス構造は、基本的に先出の第１実施形態（図２）と同様であり、オペアンプ１ａ及び１ｂ（特に差動入力段１Ｘａ及び１Ｘｂ）を形成する回路素子として、それぞれ、トランジスタ１１０ａ及び１１０ｂが例示的に描写されている。また、基準電流設定部２を形成する回路素子としては、トランジスタ１２０が例示的に描写されている。なお、先の図９と対応して、トランジスタ１１０ａ及び１２０には、それぞれ、配線Ｌ１１及びＬ１２が接続されている。

【0117】

また、トランジスタ１１０ａとトランジスタ１２０（及び電源ラインＬ１）との間、及び、トランジスタ１１０ｂとトランジスタ１２０（及び電源ラインＬ１）との間には、それぞれ、第１サブコンタクト１３０ａ及び１３０ｂが設けられている。

【0118】

従って、例えば、トランジスタ１１０ａからｐ型基板１０１を介して半導体装置１００の内部（下層）を伝わるノイズは、トランジスタ１２０に至ることなく、第１サブコンタクト１３０ａに伝播し、最終的に配線Ｌ１３ａからパッドＰ４（接地パッド）に向けて逃がされる。また、半導体装置１００の表面（上層）を伝わるノイズは、先出の比較例（図１）と同様、配線Ｌ１３ａにより吸収される。

【0119】

さらに、半導体装置１００には、素子配置領域Ａの周囲を取り囲むＧＮＤガードリングとして、第２サブコンタクト１４０が配置されている。従って、半導体チップ３００の内部に侵入しようとするノイズを第２サブコンタクト１４０で吸収することが可能となる。これらの作用効果については、基本的に先出の第１実施形態（図２）と同様である。

【0120】

なお、本図では、先出の図２に倣い、素子配置領域Ａに形成された回路素子として、ｎｐｎ型バイポーラトランジスタ１１０ａ及び１１０ｂと、ｐｎｐ型バイポーラトランジスタ１２０のみを例示したが、当然のことながら、ＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴなど、その他の回路素子が形成されてもよい。

【0121】

また、ノイズの干渉を防ぎたい回路ブロックは、半導体装置１００の用途及び分野毎に異なる。そのため、第１サブコンタクト１３０を適切な位置に設けることが重要となる。

【0122】

＜半導体装置（第４実施形態）＞
図１１は、半導体装置の第４実施形態を示す図である。本実施形態の半導体装置１００は、第２実施形態（図４）と同じく、１チャンネルのオペアンプ１（差動入力段１Ｘ及び増幅出力段１Ｙ（本図では増幅段１Ｙ１と出力段１Ｙ２を分離して描写）を含む）と、基準電流設定部２を集積化して成る。この場合には、例えば、オペアンプ１の差動入力段１Ｘの両側（本図では上下）を挟むように、第１サブコンタクト１３０（本図では配線Ｌ１３のみ描写）を配置するとよい。すなわち、配線Ｌ１３（延いては第１サブコンタクト１３０）は、差動入力段１Ｘと基準電流設定部２との間、及び、差動入力段１Ｘと増幅出力段１Ｙ（増幅段１Ｙ１及び出力段１Ｙ２）との間にそれぞれ配置するとよい。

【0123】

また、電源ラインＬ１の少なくとも一部は、差動入力段１Ｘと増幅出力段１Ｙの間に設置するとよい。

【0124】

また、本図で示すように、配線Ｌ１３は、差動入力段１Ｘと電源ラインＬ１との間、増幅出力段１Ｙ（増幅段１Ｙ１及び出力段１Ｙ２）と電源ラインＬ１との間、及び、増幅出力段１Ｙ（特に出力段１Ｙ２）と基準電流設定部２ないし入力パッド（ＩＮ＋、ＩＮ－）との間にそれぞれ配置するとよい。

【0125】

また、半導体装置１００の外周縁には、これに沿うように第２サブコンタクト１４０を配置するとよい。

【0126】

このようなデバイス構造によれば、これまでに説明してきたように、半導体装置１００の表面（上層）を伝わるノイズだけでなく、半導体装置１００の内部（下層）を伝わるノイズについても、その伝播を遮ることができるので、オペアンプ１のノイズ干渉を効果的に抑制することが可能となる。

【0127】

＜ノイズ特性評価＞
図１２は、半導体装置１００をＤＵＴ［device under test］とする電波放射試験の測定回路を示す図である。電波放射試験の測定回路２００は、ＤＵＴとなる半導体装置１００のほかに、信号発生器２０１と、増幅器２０２と、アンテナ２０３と、疑似電源２０４（例えばＶＣＣ＝１２Ｖ）と、ワイヤーハーネス２０５と、オシロスコープ２０６と、を有する。このうち、アンテナ２０３、疑似電源２０４、ワイヤーハーネス２５０、及び、ＤＵＴとなる半導体装置１００は、いずれも、電波暗室２０７に配置される。

【0128】

測定回路２００を用いた電波放射試験では、所定の電界強度（例えば２００Ｖｒｍｓ）を持つノイズ信号がアンテナ２０３からワイヤーハーネス２０５のノイズ注入点に向けて放射される。なお、ワイヤーハーネス２０５の全長は１５０ｃｍであり、ノイズ注入点から半導体装置１００までの距離は７５ｃｍである。また、アンテナ２０３からノイズ注入点までの距離は１００ｃｍである。これらの寸法は、ＩＳＯ１１４５２－２に準拠する。

【0129】

上記の測定回路２００において、ワイヤーハーネス２０５を半導体装置１００の電源端子ＶＣＣに接続しておけば、ノイズ信号が半導体装置１００の電源端子ＶＣＣに間接注入される。その際、ノイズ信号の周波数を所定の範囲（例えば２００ＭＨｚ～１ＧＨｚ）で掃引しつつ、半導体装置１００の出力端子ＯＵＴ（若しくは、出力端子ＯＵＴ１またはＯＵＴ２）に現れる出力電圧を逐次読み取ることにより、周波数ｖｓ出力電圧のプロットを得ることができる。

【0130】

図１３は、電波放射試験結果の一例を模式的に示す図である。なお、横軸はノイズ信号の周波数を示しており、縦軸は半導体装置１００の出力電圧を示している。

【0131】

また、実線は第１～第４実施形態（図２～図１１を参照）の半導体装置１００をＤＵＴとしたときの試験結果であり、破線は比較例（図１）の半導体装置１００をＤＵＴとしたときの試験結果である。

【0132】

本図から分かるように、第１～第４実施形態の半導体装置１００であれば、周波数の掃引範囲全域に亘り、ノイズピークを大幅に抑制することが可能となる。このように、第１～第４実施形態の半導体装置１００は、そのノイズ特性（特に電磁感受性）が非常に優れており、ノイズが入力されても出力変動が極めて小さい。従って、半導体装置１００を搭載するセットでのノイズ対策が簡単になるので、非常に使い勝手が良くなる。

【0133】

＜車両への適用＞
図１４は、車両の外観を示す図である。本図の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。

【0134】

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

【0135】

なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

【0136】

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）、または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットである。

【0137】

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］及びＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

【0138】

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

【0139】

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

【0140】

電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

【0141】

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

【0142】

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

【0143】

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

【0144】

なお、先に説明した半導体装置１００は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

【0145】

＜総括＞
以下では、本明細書中に開示されている種々の実施形態について総括的に述べる。

【0146】

例えば、本明細書中に開示されている半導体装置は、基板と電気的に導通された単数または複数の第１サブコンタクトを有し、前記第１サブコンタクトは、少なくとも一つが前記基板上の素子配置領域に形成されており、かつ、前記基板よりも低インピーダンスである構成（第１の構成）とされている。

【0147】

なお、上記第１の構成から成る半導体装置において、前記第１サブコンタクトは、少なくとも一つが前記素子配置領域に形成された回路素子に隣接している構成（第２の構成）にしてもよい。

【0148】

また、上記第１または第２の構成から成る半導体装置は、第１導電型の前記基板上に第２導電型のエピ層が形成されており、前記第１サブコンタクトは、前記基板よりも低インピーダンスの第１配線と、前記エピ層を貫通して前記第１配線と前記基板を導通する前記第１導電型の半導体領域と、を含む構成（第３の構成）にしてもよい。

【0149】

また、上記第３の構成から成る半導体装置は、複数の前記第１配線間に第２配線が敷設されている構成（第４の構成）にしてもよい。

【0150】

また、上記第３または第４の構成から成る半導体装置において、特定の回路素子に隣接する前記第１配線の幅は、前記特定の回路素子に隣接しない前記第１配線の幅よりも広い構成（第５の構成）にしてもよい。

【0151】

また、上記第５の構成から成る半導体装置において、前記特定の回路素子は、差動入力段を形成するトランジスタである構成（第６の構成）にしてもよい。

【0152】

また、第１～第６いずれかの構成から成る半導体装置において、前記第１サブコンタクトは、少なくとも一つが接地パッドと導通されている構成（第７の構成）にしてもよい。

【0153】

また、上記第１～第７いずれかの構成から成る半導体装置において、前記第１サブコンタクトの幅は、前記素子配置領域に形成された回路素子の最小幅以上である構成（第８の構成）にしてもよい。

【0154】

また、上記第１～第８いずれかの構成から成る半導体装置は、前記素子配置領域の周囲を取り囲むように形成された第２サブコンタクトをさらに有する構成（第９の構成）にしてもよい。

【0155】

また、上記第１～第９いずれかの構成から成る半導体装置において、前記素子配置領域に形成された回路素子の開口部を被覆する絶縁層は、それ以外の部分を被覆する絶縁層よりも薄い構成（第１０の構成）にしてもよい。

【0156】

また、上記第１～第１０いずれかの構成から成る半導体装置において、前記第１サブコンタクトは、オペアンプの差動入力段と電源ラインとの間、前記オペアンプの増幅出力段と前記電源ラインとの間、及び、静電保護素子と前記電源ラインとの間のうち、少なくとも一つに設けられている構成（第１１の構成）にしてもよい。

【0157】

また、上記第１１の構成から成る半導体装置において、前記電源ラインの少なくとも一部は、前記差動入力段と前記増幅出力段の間に設置されている構成（第１２の構成）にしてもよい。

【0158】

また、上記第１１または第１２の構成から成る半導体装置の平面視において、前記第１サブコンタクトの幅は、前記電源ラインの幅の５倍以上である構成（第１３の構成）にしてもよい。

【0159】

また、上記第１１～第１３いずれかの構成から成る半導体装置において、前記オペアンプの基準電流を設定する基準電流設定部と前記電源ライン、及び、前記電源ラインと前記第１サブコンタクトは、それぞれ隣接している構成（第１４の構成）にしてもよい。

【0160】

また、上記第１１～第１４いずれかの構成から成る半導体装置において、前記第１サブコンタクトは、前記差動入力段と前記増幅出力段の間に設置されている構成（第１５の構成）にしてもよい。

【0161】

また、上記した第１１～第１５いずれかの構成から成る半導体装置において、前記第１サブコンタクトは、前記差動入力段への距離が前記増幅出力段への距離よりも短い第１部分と、前記差動入力段への距離が前記増幅出力段への距離よりも長い第２部分とを有し、平面視において、前記第１部分の幅は、前記第２部分の幅よりも大きい構成（第１６の構成）にしてもよい。

【0162】

また、上記第１１～第１６いずれかの構成から成る半導体装置において、前記電源ラインは、複数設けられた前記第１サブコンタクトの間を通り抜けて、前記差動入力段と接続している構成（第１７の構成）にしてもよい。

【0163】

また、上記第１～第１７いずれかの構成から成る半導体装置において、前記第１サブコンタクトは、平面視において、前記素子配置領域の略中央領域に配置されている構成（第１８の構成）にしてもよい。

【0164】

また、上記第１８の構成から成る半導体装置において、前記第１サブコンタクトは、前記略中央領域を縦断ないしは横断している構成（第１９の構成）にしてもよい。

【0165】

また、本明細書中に開示されている電子機器は、上記第１～第１９いずれかの構成から成る半導体装置を有する構成（第２０の構成）とされている。

【0166】

＜その他の変形例＞
なお、上記の実施形態では、車載機器に用いられるオペアンプを例に挙げたが、その適用対象は何らこれに限定されるものではなく、民生機器及び産業機器など、アプリケーションを問わず、広く一般に適用することが可能である。

【0167】

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換、または、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【産業上の利用可能性】

【0168】

本明細書中に開示されている半導体装置（ないしオペアンプ）は、例えば、車載機器、民生機器、ないしは、産業機器に利用することが可能である。

【符号の説明】

【0169】

１、１ａ、１ｂ オペアンプ
１Ｘ、１Ｘａ、１Ｘｂ 差動入力段
１Ｙ、１Ｙａ、１Ｙｂ、１Ｙ１、１Ｙ２ 増幅出力段
２ 基準電流設定部
３ 静電保護素子
１００ 半導体装置
１０１ ｐ型基板
１０２ ｎ型エピ層
１０３ ｐ型素子分離部
１０４、１０４ｘ 絶縁層
１１０、１１０ａ、１１０ｂ ｎｐｎ型バイポーラトランジスタ
１１１ ｎ型半導体領域
１１２ ｎ型半導体領域
１１３ ｐ型半導体領域
１１４ ｎ型半導体領域
１１５ ｐ型半導体領域
１１６ 導電部材
１２０ ｐｎｐ型バイポーラトランジスタ
１２１ ｎ型半導体領域
１２２ ｎ型半導体領域
１２３ ｐ型半導体領域
１２４ ｐ型半導体領域
１２５ ｐ型半導体領域
１２６ 導電部材
１３０、１３０ａ、１３０ｂ 第１サブコンタクト
１３１ ｐ型半導体領域
１３２ ｐ型半導体領域
１３３ 導電部材
１４０ 第２サブコンタクト
１４１ ｐ型半導体領域
１４２ ｐ型半導体領域
１４３ 導電部材
２００ 測定回路（電波放射試験）
２０１ 信号発生器
２０２ 増幅器
２０３ アンテナ
２０４ 疑似電源
２０５ ワイヤーハーネス
２０６ オシロスコープ
２０７ 電波暗室
３００ 半導体チップ
３００ａ～３００ｄ 左上隅、左下隅、右下隅、右上隅
３１０ アイランド
３２０ モールド樹脂
３３０、３４０ 支持フレーム
Ａ 素子配置領域
Ｃ０、Ｃ１、Ｃ２ 寄生コンデンサ
Ｃ３ コンデンサ
Ｃｐ 寄生コンデンサ
Ｄ１、Ｄ２ 静電保護ダイオード
Ｉ１～Ｉ７ 電流源
Ｌ１ 電源ライン
Ｌ２ 接地ライン
Ｌ３ 基準電流設定ライン
Ｌ４ 出力ライン
Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１３ａ、Ｌ１３ｂ、Ｌ１４ 配線
Ｐ１～Ｐ８ パッド
Ｑ１～Ｑ６ ｐｎｐ型バイポーラトランジスタ
Ｑ７～Ｑ１３ ｎｐｎ型バイポーラトランジスタ
Ｒ０ 抵抗（電源抵抗）
Ｒ１、Ｒ２ 抵抗（入力抵抗）
Ｒ３ 抵抗
Ｗ１～Ｗ８ ワイヤ
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】