特許 7747177 電子部品及び回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-09-22

(45)【発行日】2025-10-01

(54)【発明の名称】電子部品及び回路装置

(51)【国際特許分類】

   H10D 1/68 20250101AFI20250924BHJP

   H10D 1/20 20250101ALI20250924BHJP

   H01F 17/00 20060101ALI20250924BHJP

   H01G 4/30 20060101ALN20250924BHJP

   H01G 4/33 20060101ALN20250924BHJP

【ＦＩ】

H10D1/68

H10D1/20

H01F17/00 B

H01G4/30 541

H01G4/33 102

【請求項の数】 7

(21)【出願番号】P 2024509886

(86)(22)【出願日】2023-02-28

(86)【国際出願番号】 JP2023007305

(87)【国際公開番号】W WO2023181803

(87)【国際公開日】2023-09-28

【審査請求日】2024-09-18

(31)【優先権主張番号】P 2022046259

(32)【優先日】2022-03-23

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110000970

【氏名又は名称】弁理士法人 楓国際特許事務所

(72)【発明者】

【氏名】安藤 翔太

【審査官】脇水 佳弘

(56)【参考文献】

【文献】米国特許出願公開第２００１／００１９８６５（ＵＳ，Ａ１）

【文献】国際公開第２００９／１０４１３２（ＷＯ，Ａ１）

【文献】特開２００７－９５９５０（ＪＰ，Ａ）

【文献】特開２０１５－１１１６７１（ＪＰ，Ａ）

【文献】特表２００９－５１５３５６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ １／６８

Ｈ１０Ｄ １／２０

Ｈ０１Ｆ １７／００

Ｈ０１Ｇ ４／３０

Ｈ０１Ｇ ４／３３

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板上に形成された絶縁体層と、
前記絶縁体層に形成された複数の導電体層と、
前記半導体基板上に形成された誘電体層と、
前記半導体基板の下面に形成された下面電極と、
を備え、
前記複数の導電体層のうちの少なくとも一つは配線パターンであり、
前記複数の導電体層のうちの少なくとも一つは、前記誘電体層を挟んで前記半導体基板又は前記下面電極とで対を成す平板電極であり、
前記半導体基板における、前記誘電体層及び前記平板電極の形成される第１領域に、前記第１領域以外の第２領域と比較して高い割合で、前記半導体基板より高導電率の導体部が配置され、
前記導体部は、前記半導体基板と別材料で構成され、前記半導体基板の中に複数埋め込まれている、
電子部品。

【請求項2】

前記導体部は、前記半導体基板における前記誘電体層の形成領域に形成された、
請求項１に記載の電子部品。

【請求項3】

前記複数の導電体層の少なくとも１つはスパイラル状又はループ状のインダクタパターンであり、前記インダクタパターンは前記半導体基板における前記第２領域内に形成されており、前記半導体基板のうち前記インダクタパターンが形成されたインダクタ領域には前記導体部が形成されていない、
請求項１または２に記載の電子部品。

【請求項4】

前記複数の導電体層の一部は、他の素子に接続するための第１パッド電極及び第２パッド電極をそれぞれ構成し、
前記第１パッド電極は前記平板電極に電気的に接続されていて、
前記第２パッド電極は前記インダクタパターンの一端に電気的に接続されていて、
前記インダクタパターンの他端と前記平板電極とが電気的に接続されている、
請求項３に記載の電子部品。

【請求項5】

前記導体部は前記誘電体層に接している、
請求項１に記載の電子部品。

【請求項6】

前記導体部は前記下面電極に接している、
請求項１に記載の電子部品。

【請求項7】

請求項１に記載の電子部品と、
前記電子部品を実装するための実装基板と、を備え、
前記実装基板のグランドパターンに前記電子部品の前記下面電極が接続されている、回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体基板を備えて、この半導体基板にキャパシタやインダクタ等を設けることにより構成される電子部品に関する。

【背景技術】

【0002】

特許文献１には、半導体基板上に積層された絶縁体層にインダクタやキャパシタ等のパッシブデバイスが形成された高周波集積回路装置が示されている。この高周波集積回路装置が備えるキャパシタはすべてMIM(metal-insulator-metal)構造のキャパシタであり、それらの電極は半導体基板に対する絶縁体層の積層側表面に配置される。

【0003】

特許文献２には、半導体基板上に誘電体層と電極層とを積層することで構成されたキャパシタを備える半導体装置が示されている。そのキャパシタの一方の電極は、半導体基板に対する絶縁体層の積層側表面にあり、他方の電極は半導体基板の下面にある。このため、この半導体装置の実装先の基板がグランド電位の導体であった場合、キャパシタとグランドとが電気的に直接接続されるので、両者を接続するための配線は不要である。このような構造のキャパシタを本明細書では便宜上「縦型キャパシタ」と表現する。

【先行技術文献】

【特許文献】

【0004】

【文献】国際公報第９８／０１２７５１号

【文献】特開２０２１－９３４３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載の高周波集積回路装置では、例えば通信装置用のパワーアンプを構成する場合に、そのパワーアンプを、回路基板に形成されたグランド電位の銅箔面へ配置することが想定される。また、そのような高周波集積回路装置は、信号ラインとグランドとの間に挿入されるキャパシタを含む。このキャパシタを前述のMIMで構成した場合、当該キャパシタの一方の電極とグランドとをワイヤー等の配線構造体で接続する必要がある。この場合、配線構造体による寄生インピーダンスがキャパシタとグランドとの間に電気的に挿入されるため、このことがキャパシタのＱ値等の電気的特性悪化の要因となる。

【0006】

特許文献２に示されるような縦型キャパシタであれば、上記配線構造体による電気的回路特性悪化の課題は生じない。しかし、特許文献１に示されるように、半導体基板上に積層された絶縁体層に、導体パターンによるインダクタ（以降、「パターンインダクタ」）などのパッシブデバイスを形成するとともに縦型キャパシタを形成しようとすると、次に述べるとおり、インダクタのＱ値等の電気的特性が悪化する。

【0007】

まず、縦型キャパシタの等価直列抵抗（ＥＳＲ）について考察する。縦型キャパシタの等価直列抵抗は、キャパシタに流れる電流の経路である内部配線や半導体基板の導電率によって決定される。一般に、内部配線よりも半導体基板の方が低導電率であり、また、電流経路が長い。このため、半導体基板の導電率が縦型キャパシタの等価直列抵抗を上げる主たる要因となりやすい。縦型キャパシタの等価直列抵抗を下げるには、半導体基板の導電率を高める必要がある。

【0008】

また、パターンインダクタの等価直列抵抗（ＥＳＲ）も、内部配線を含む導体パターンや半導体基板の導電率によって決定される。すなわち、導体パターンはインダクタの電流経路の一部であるため、パターンインダクタの等価直列抵抗は導体パターンの導電率の影響を直接受ける。

【0009】

但し、後の［課題を解決するための手段］で述べるように、半導体基板の導電率が等価直列抵抗の起因となるメカニズムは縦型キャパシタとパターンインダクタとでは異なる。本発明の目的は、半導体基板上に積層された絶縁体層に、配線パターンによるインダクタを形成するとともに縦型キャパシタを形成する場合に、Ｑ値の高いインダクタ及びＱ値の高いキャパシタを備える電子部品及び回路装置を提供することにある。

【課題を解決するための手段】

【0010】

パターンインダクタがインダクタとして動作するときに、パターンインダクタは周囲に高周波磁界を発生するが、この高周波磁界により、パターンインダクタの近傍にある導体に渦電流を誘導し、この渦電流によってジュール熱が発生する。このジュール熱は一般に渦電流損と呼ばれ、渦電流が流れる導体の導電率が高いほど大きくなる。この渦電流損は、インダクタの電気的特性上は等価直列抵抗として見える。

【0011】

半導体基板上に積層された絶縁体層にパターンインダクタを形成した構造において、「半導体基板」が上記「インダクタの近傍にある導体」のことである。したがって、パターンインダクタの等価直列抵抗を下げるためには、半導体基板の導電率を下げる必要がある。

【0012】

ところが、縦型キャパシタ及びパターンインダクタの等価直列抵抗は、シリコン基板の導電率の影響を受けるので、これらはトレードオフの関係にある。例えば、縦型キャパシタのＱ値を改善するためにシリコン基板の導電率を上げると、パターンインダクタのＱ値が悪化し、パターンインダクタのＱ値を改善するためにシリコン基板の導電率を下げると、縦型キャパシタのＱ値が悪化する。

【0013】

そこで、本開示の一例としての電子部品は、
半導体基板と、
前記半導体基板上に形成された絶縁体層と、
前記絶縁体層に形成された複数の導電体層と、
前記半導体基板上に形成された誘電体層と、
前記半導体基板の下面に形成された下面電極と、
を備え、
前記複数の導電体層のうちの少なくとも一つは配線パターンであり、
前記複数の導電体層のうちの少なくとも一つは、前記誘電体層を挟んで前記半導体基板又は前記下面電極とで対を成す平板電極であり、
前記半導体基板における、前記誘電体層及び前記平板電極の形成される第１領域に、前記第１領域以外の第２領域と比較して高い割合で、前記半導体基板より高導電率の導体部が配置された、
ことを特徴とする。

【0014】

また、本開示の一例としての回路装置は、
上記電子部品と、この電子部品が実装された実装基板とを備え、
前記実装基板のグランドパターンと前記電子部品の前記下面電極とが接続されていることを特徴とする。

【発明の効果】

【0015】

本発明によれば、半導体基板に流れる渦電流が抑制されることによるＱ値の高いインダクタと、等価直列抵抗が低下することによるＱ値の高いキャパシタと、を備える電子部品が得られる。

【図面の簡単な説明】

【0016】

【図1】図１（Ａ）は第１の実施形態に係る電子部品１０１の平面図であり、図１（Ｂ）は図１（Ａ）におけるＢ－Ｂ部分での断面図である。

【図2】図２は電子部品１０１の回路図である。

【図3】図３は通信装置の送信部の回路構成を示すブロック図である。

【図4】図４（Ａ）は図１（Ａ）、図１（Ｂ）に示した電子部品１０１とは異なる電子部品１０１Ａの回路図、図４（Ｂ）は図１（Ａ）、図１（Ｂ）に示した電子部品１０１とは異なる別の電子部品１０１Ｂの回路図である。

【図5】図５は第２の実施形態に係る電子部品１０２の断面図である。

【図6】図６は第３の実施形態に係る電子部品１０３の断面図である。

【図7】図７は第４の実施形態に係る電子部品１０４の断面図である。

【図8】図８は第５の実施形態に係る電子部品１０５の断面図である。

【図9】図９（Ａ）は第６の実施形態に係る電子部品１０６の部分縦断面図であり、図９（Ｂ）は図９（Ａ）におけるＸ－Ｘ部分での平断面図である。

【図10】図１０は第７の実施形態に係る電子部品１０７の部分平断面図である。

【発明を実施するための形態】

【0017】

以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

【0018】

《第１の実施形態》
図１（Ａ）は第１の実施形態に係る電子部品１０１の平面図であり、図１（Ｂ）は図１（Ａ）におけるＢ－Ｂ部分での断面図である。ただし、図１（Ａ）は、後に述べる保護膜１０の形成前の状態での平面図である。

【0019】

この電子部品１０１は、半導体基板１と、この半導体基板１上に形成された絶縁体層２と、絶縁体層２に形成された導電体層３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈと、半導体基板１上に形成された誘電体層４と、絶縁体層２中に形成された誘電体層５と、導電体層３Ｇ，３Ｈ上に形成された第１パッド電極９Ａ及び第２パッド電極９Ｂと、半導体基板１の上面側に形成された保護膜１０と、半導体基板１の下面に形成された下面電極８と、を備える。

【0020】

半導体基板１は例えばキャリアドーピングシリコン基板などの不純物半導体による基板、絶縁体層２は例えばSiN膜、導電体層３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅは例えばAl膜、導電体層３Ｆ，３Ｇ，３Ｈは例えばCu膜、誘電体層４，５は例えばSiO₂膜、第１パッド電極９Ａ及び第２パッド電極９Ｂは例えば下地をNiとし表面をAuとする金属膜、保護膜１０は例えばソルダーレジスト等の有機絶縁膜、下面電極８は例えば下地をCuやNiとし表面をAuとする金属膜である。

【0021】

導電体層３Ａ，３Ｂによる配線パターンはインダクタを構成する。導電体層３Ｃ，３Ｄは絶縁体層２中に形成されたキャパシタ電極を構成する。導電体層３Ｅは誘電体層４上に形成された平板電極を構成する。導電体層３Ｆ，３Ｇ，３Ｈは引出電極を構成する。第１パッド電極９Ａ及び第２パッド電極９Ｂは例えばワイヤーボンディング用のパッドとして用いられる。下面電極８は例えばダイボンディング用電極として用いられる。

【0022】

導電体層３Ａ，３Ｂによる配線パターンによって半導体基板１におけるインダクタ領域ＺＬを形成している。また、半導体基板１における、平板電極としての導電体層３Ｅ及び誘電体層４の形成領域はキャパシタ領域ＺＣである。このキャパシタ領域ＺＣは本発明に係る第１領域の一例である。半導体基板１の第１領域以外の領域は第２領域である。

【0023】

半導体基板１のキャパシタ領域ＺＣには導体部７が形成されている。この例では、導体部７は誘電体層４の下部に配置されている。本実施形態では、インダクタ領域ＺＬは第２領域の一部である。導体部７は、半導体基板１におけるキャパシタ領域ＺＣ（第１領域）に、インダクタ領域ＺＬを含む半導体基板１の第２領域に比較して高い割合で配置されている。導体部７は例えば導電性ポリシリコンであり、半導体基板１に比較して高導電率である。この導体部７は、半導体基板１に例えば複数のトレンチを掘り、それらトレンチに上記導電性ポリシリコン等を埋めることで形成される。

【0024】

本実施形態では、導電体層３ＥはＸ軸方向に延びる辺とＹ軸方向に延びる辺とで構成されていて、複数の導体部７は互いに平行にＹ軸方向に延びる。

【0025】

導電体層３Ａ，３Ｂは、スパイラル状の導電体層でありインダクタを構成する。導電体層３Ｅ、誘電体層４、半導体基板１、導体部７及び下面電極８はキャパシタを構成する。ここで、導電体層３Ｅはキャパシタの第１の電極であり、半導体基板１、導体部７及び下面電極８はキャパシタの第２の電極である。

【0026】

以上に示したとおり、半導体基板１におけるキャパシタ領域ＺＣに、インダクタ領域ＺＬに比較して高い割合で、半導体基板１より高導電率の導体部７が配置されている。このことにより、半導体基板１の導電率を低くすることができるので、導電体層３Ａ，３Ｂによる配線パターンが発生する高周波磁界による半導体基板１に誘導される渦電流が抑制されてＱ値の高いインダクタが得られる。また、平板電極としての導電体層３Ｅが形成されているキャパシタ領域ＺＣの導電率を高めることができ、Ｑ値の高いキャパシタが得られる。

【0027】

以上に示した電子部品１０１は、これを実装するための実装基板に実装される。この実装基板と電子部品１０１とで回路装置が構成される。実装基板にはグランドパターン及びその他の電極パターンが形成されている。そして、第１パッド電極９Ａは導電体層３Ｅに電気的に接続され、第２パッド電極９Ｂはインダクタパターンを形成する導電体層３Ａの一端に電気的に接続されていて、導電体層３Ａの他端と導電体層３Ｅとが電気的に接続されている。

【0028】

電子部品１０１の下面電極８は、実装基板上に形成されたグランドパターンに接続され、第１パッド電極９Ａ及び第２パッド電極９Ｂは、実装基板上に形成されたグランドパターン以外の電極パターンにワイヤーボンディングされる。

【0029】

図２は電子部品１０１の回路図である。図２に示すポートＰ１，Ｐ２は図１（Ａ）、図１（Ｂ）に示した電子部品１０１の第１パッド電極９Ａ及び第２パッド電極９Ｂにそれぞれ対応し、図２に示すグランドは図１（Ａ）、図１（Ｂ）における下面電極８に対応する。図２に示すキャパシタＣ１は、導電体層３Ｅ、誘電体層４、導体部７、半導体基板１及び下面電極８により構成されるキャパシタである。図２に示すキャパシタＣ２は、導電体層３Ｃ，３Ｄ及び誘電体層５により構成されるキャパシタである。図２に示すインダクタＬ１は導電体層３Ａ，３Ｂにより構成されるインダクタである。このようなＬＣ回路によってインピーダンス整合回路を構成する。

【0030】

キャパシタ領域ＺＣに形成されたキャパシタＣ１は、半導体基板１や導体部を通して実装基板のグランドパターンに接続されるため、配線を経由する構造の経路装置に比べて等価直列抵抗ＥＳＲを抑制でき、Ｑ値の高いインピーダンス整合回路が得られる。

【0031】

図３は通信装置の送信部の回路構成を示すブロック図である。この送信部は送信信号を入力してそれを変調して高周波送信信号を出力する送信回路、パワーアンプＰＡ、送信回路とパワーアンプＰＡとをインピーダンス整合させるインピーダンス整合回路ＭＣを備える。パワーアンプＰＡの出力信号はアンテナに導かれる。この図３に示す送信部を備える通信装置は例えば基地局に設けられる。

【0032】

図４（Ａ）は図１（Ａ）、図１（Ｂ）に示した電子部品１０１とは異なる電子部品１０１Ａの回路図、図４（Ｂ）は図１（Ａ）、図１（Ｂ）に示した電子部品１０１とは異なる別の電子部品１０１Ｂの回路図である。電子部品１０１ＡはキャパシタＣ１，Ｃ２及びインダクタＬ１によるπ型のインピーダンス整合回路であり、電子部品１０１ＢはインダクタＬ１，Ｌ２及びキャパシタＣ１によるＴ型のインピーダンス整合回路である。

【0033】

電子部品１０１Ａにおいて、信号ラインとグランドとの間にシャント接続されるキャパシタＣ１，Ｃ２は、図１（Ａ）、図１（Ｂ）においてキャパシタ領域ＺＣに構成した縦型キャパシタである。また、信号ラインにシリーズに挿入されたインダクタＬ１は図１（Ａ）、図１（Ｂ）においてインダクタ領域ＺＬに構成されたインダクタである。

【0034】

電子部品１０１Ｂにおいて、信号ラインとグランドとの間にシャント接続されるキャパシタＣ１は、図１（Ａ）、図１（Ｂ）においてキャパシタ領域ＺＣに構成した縦型キャパシタである。また、信号ラインにシリーズに挿入されたインダクタＬ１，Ｌ２は図１（Ａ）、図１（Ｂ）においてインダクタ領域ＺＬに構成されたインダクタである。

【0035】

このようにして、Ｑ値の高いキャパシタ及びＱ値の高いインダクタで構成されたインピーダンス整合回路が得られる。

【0036】

なお、図１、図２に示した例では、信号ラインとグランドとの間にシャント接続したキャパシタＣ１におけるＥＳＲを下げる目的で、半導体基板１の下面に形成した下面電極８をインピーダンス整合回路のグランドに接続させる例を示したが、第１パッド電極９Ａ及び下面電極８の用い方はこれに限らない。例えば、第１パッド電極９Ａを回路グランドに接続し、下面電極８を信号ラインのポートとして用いてもよい。すなわち、半導体基板１の下面電極をキャパシタ電極として使用してもよい。

【0037】

《第２の実施形態》
第２の実施形態では、キャパシタ領域に配置する導体部の構成が第１の実施形態で示した例とは異なる電子部品について例示する。

【0038】

図５は第２の実施形態に係る電子部品１０２の断面図である。その断面位置は図１（Ｂ）に示した位置に対応している。図１（Ｂ）に示した電子部品１０１では、導体部７が半導体基板１の上部に形成されていたが、図５に示す例では導体部７は半導体基板１の下部に形成されている。また、導体部７は下面電極８に直接的に導通、すなわち接触している。つまり、図１（Ｂ）に示した電子部品１０１の例では、半導体基板１の上部に複数のトレンチを掘り、それらトレンチに導電体を埋めることで導体部７を形成したが、図５に示す例では、半導体基板１の下部に複数のトレンチを掘り、それらトレンチに導電体を埋めることで導体部７を形成している。

【0039】

本実施形態で示すように、キャパシタ領域ＺＣに配置する導体部７は半導体基板１の下部に形成してもよい。電子部品１０２においても、縦型キャパシタの第２の電極を構成する、半導体基板１、導体部７及び下面電極８の合成導電率が高いので、Ｑ値の高いキャパシタが構成できる。

【0040】

《第３の実施形態》
第３の実施形態では、キャパシタ領域に配置する導体部の構成がこれまでの実施形態で示した例とは異なる電子部品について例示する。

【0041】

図６は第３の実施形態に係る電子部品１０３の断面図である。その断面位置は図１（Ｂ）に示した位置に対応している。図１（Ｂ）に示した電子部品１０１では、導体部７が半導体基板１の上部寄りの位置に形成されていたが、図６に示す例では導体部７が半導体基板１の上面から下面にかけて形成されている。

【0042】

本実施形態で示すように、キャパシタ領域ＺＣに配置する導体部７は半導体基板１の上面から下面にかけて形成してもよい。電子部品１０３においても、縦型キャパシタの第２の電極を構成する、半導体基板１、導体部７及び下面電極８の合成導電率が高いので、Ｑ値の高いキャパシタが構成できる。

【0043】

《第４の実施形態》
第４の実施形態では、キャパシタ領域に配置する導体部の構成がこれまでの実施形態で示した例とは異なる電子部品について例示する。

【0044】

図７は第４の実施形態に係る電子部品１０４の断面図である。その断面位置は図１（Ｂ）に示した位置に対応している。図１（Ｂ）に示した電子部品１０１では、導体部７が半導体基板１の上部寄りの位置に形成されていたが、図７に示す例では導体部７が半導体基板１の内部に形成されている。

【0045】

本実施形態で示すように、キャパシタ領域ＺＣに配置する導体部７は半導体基板１の内部に形成してもよい。電子部品１０４においても、縦型キャパシタの第２の電極を構成する、半導体基板１、導体部７及び下面電極８の合成導電率が高いので、Ｑ値の高いキャパシタが構成できる。

【0046】

《第５の実施形態》
第５の実施形態では、キャパシタ領域に配置する導体部の構成がこれまでの実施形態で示した例とは異なる電子部品について例示する。

【0047】

図８は第５の実施形態に係る電子部品１０５の断面図である。その断面位置は図１（Ｂ）に示した位置に対応している。図１（Ｂ）に示した電子部品１０１では、導体部７が半導体基板１の上部に形成されていて、図５に示した電子部品１０２では、導体部７が半導体基板１の下部に形成されていたが、図８に示す例では複数の導体部７のうち一部が半導体基板１の上部に形成されていて、一部が半導体基板１の下部に形成されている。

【0048】

本実施形態で示すように、キャパシタ領域ＺＣに配置する導体部７は半導体基板１の上部下部の両方に形成してもよい。電子部品１０２においても、縦型キャパシタの第２の電極を構成する、半導体基板１、導体部７及び下面電極８の合成導電率が高いので、Ｑ値の高いキャパシタが構成できる。

【0049】

《第６の実施形態》
第６の実施形態では、縦型キャパシタの構成がこれまでの実施形態で示した例とは異なる電子部品について例示する。

【0050】

図９（Ａ）は第６の実施形態に係る電子部品１０６の部分縦断面図であり、図９（Ｂ）は図９（Ａ）におけるＸ－Ｘ部分での平断面図である。図９（Ａ）、図９（Ｂ）いずれも、縦型キャパシタ部分について図示していて、その他の部分の構成はこれまでの実施形態で示した電子部品と同様である。

【0051】

本実施形態の電子部品１０６は、半導体基板１と、この半導体基板１上に形成された絶縁体層２と、絶縁体層２に形成された導電体層３Ｅ，３Ｆ，３Ｇと、半導体基板１上に形成された誘電体層４と、導電体層３Ｇ上に形成された第１パッド電極９Ａと、半導体基板１の上面側に形成された保護膜１０と、半導体基板１の下面に形成された下面電極８と、を備える。各部の材料例は第１の実施形態で説明したとおりである。

【0052】

本実施形態では、半導体基板１の上面に複数のトレンチを掘り、これらトレンチの内面と半導体基板１の上面に誘電体材を被覆されることで誘電体層４が形成されている。また、導電体層３Ｅが誘電体層４上に被覆されている。導体部７は、半導体基板１の下面に複数のトレンチを掘り、それらトレンチに導電体を埋めることで形成されている。

【0053】

本実施形態によれば、導体部７と誘電体層４との間隙を小さくできるので、縦型キャパシタのＱ値を効果的に高めることができる。また、導電体層３Ｅと半導体基板１との間に介在する誘電体層４の実効面積を大きくでき、縦型キャパシタを省スペース化できる。

【0054】

《第７の実施形態》
第７の実施形態では、縦型キャパシタの構成がこれまでの実施形態で示した例とは異なる電子部品について例示する。

【0055】

図１０は第７の実施形態に係る電子部品１０７の部分平断面図である。その断面位置は図９（Ｂ）に示した位置に対応している。

【0056】

図９（Ａ）、図９（Ｂ）に示した例では、導電体層３Ｅの下部及び導体部７をライン状に形成し、誘電体層４の下部を溝状に形成したが、本実施形態では、導電体層３Ｅ及び導体部７の下部を円柱状に形成し、誘電体層４の下部を円筒状に形成している。

【0057】

本実施形態によれば、第６の実施形態の場合と同様に、導体部７と誘電体層４との間隙を小さくできるので、縦型キャパシタのＱ値を効果的に高めることができる。また、導電体層３Ｅと半導体基板１との間に介在する誘電体層４の実効面積を大きくでき、縦型キャパシタを省スペース化できる。

【0058】

以上に示した各実施形態では、インダクタ領域ＺＬに形成されるインダクタパターンをスパイラル状としたが、インダクタ領域ＺＬに形成されるインダクタパターンはスパイラル状に限らない。例えばループ状でもよいし、それぞれループ状の複数の導体パターンを積層してそれらを層間接続導電体で繋いだヘリカル状であってもよい。

【0059】

また、図１ではＹ軸方向に延びた導体部を示したが、導体部の形状はこれに限らない。例えば、複数の円柱形状でもよいし、複数の十字形状でもよいし、複数の筒形状でもよい。

【0060】

最後に、本発明は上述した各実施形態に限られるものではない。当業者によって適宜変形及び変更が可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変形及び変更が含まれる。

【0061】

各実施形態ではパッシブコンポーネントとしてキャパシタ及びインダクタを備える電子部品を示したが、パッシブコンポーネントと共にアクティブコンポーネントを備える電子部品についても同様に適用できる。

【0062】

また、図１（Ａ）、図１（Ｂ）に示した例では、半導体基板１の平面に対して垂直方向に視て、導体部７が、Ｘ軸方向では誘電体層４の形成領域に導体部７が収まり、Ｙ軸方向では誘電体層４の形成領域から導体部７がはみ出ているが、これに限られない。例えば、導体部７が、Ｘ軸方向において誘電体層４の形成領域外にも配置されていてもよい。その場合でも、半導体基板１、導体部７及び下面電極８が構成する第２電極に流れる電流経路の実質的な導電率を高めるために有効である。

【0063】

また、以上に示した複数の実施形態では、導体部７を縦型キャパシタのキャパシタ領域ＺＣにのみ配置したが、導体部はキャパシタ領域外に配置されていてもよい。その場合でも、導体部７が、半導体基板１におけるキャパシタ領域ＺＣに、インダクタ領域ＺＬに比較して高い割合で配置されていればよい。

【符号の説明】

【0064】

Ｃ１，Ｃ２…キャパシタ
Ｌ１，Ｌ２…インダクタ
ＭＣ…インピーダンス整合回路
Ｐ１，Ｐ２…ポート
ＰＡ…パワーアンプ
ＺＣ…キャパシタ領域
ＺＬ…インダクタ領域
１…半導体基板
２…絶縁体層
３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈ…導電体層
４，５…誘電体層
７…導体部
８…下面電極
９Ａ…第１パッド電極
９Ｂ…第２パッド電極
１０…保護膜
１０１，１０１Ａ，１０１Ｂ，１０２，１０３，１０４，１０５，１０６，１０７…電子部品

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】