特許 7750315 電子装置及び電子装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-09-29

(45)【発行日】2025-10-07

(54)【発明の名称】電子装置及び電子装置の製造方法

(51)【国際特許分類】

   H10N 60/12 20230101AFI20250930BHJP

   H10N 60/81 20230101ALI20250930BHJP

   H01L 23/12 20060101ALI20250930BHJP

【ＦＩ】

H10N60/12 A ZAA

H10N60/81

H01L23/12 501T

【請求項の数】 12

(21)【出願番号】P 2023580031

(86)(22)【出願日】2022-02-14

(86)【国際出願番号】 JP2022005649

(87)【国際公開番号】W WO2023152961

(87)【国際公開日】2023-08-17

【審査請求日】2024-06-24

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】竹野内 正壽

(72)【発明者】

【氏名】▲高▼馬 悟覚

(72)【発明者】

【氏名】島内 岳明

(72)【発明者】

【氏名】高橋 剛

【審査官】岩本 勉

(56)【参考文献】

【文献】特開２００９－２３１７２１（ＪＰ，Ａ）

【文献】特開２０００－３０６９５２（ＪＰ，Ａ）

【文献】特開２００３－２０４１６２（ＪＰ，Ａ）

【文献】特開平１１－１６３２０４（ＪＰ，Ａ）

【文献】国際公開第２００５／０９７３９６（ＷＯ，Ａ１）

【文献】国際公開第２０２０／１６９４１８（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｎ ６０／１２

Ｈ１０Ｎ ６０／８１

Ｈ０１Ｌ ２３／１２

(57)【特許請求の範囲】

【請求項1】

量子ビット素子を含む回路素子を有する第１の基板と、
前記第１の基板に積層され、前記回路素子を覆う第２の基板と、を含み、
前記第１の基板及び前記第２の基板のうちの一方は、
当該基板の基材によって構成され、前記第１の基板と前記第２の基板の積層方向と交差する断面の面積が先端に向けて徐々に縮小しているテーパ状の凸部と、前記凸部の表面を覆い、前記凸部の形状を反映したテーパ状の導電膜と、を含むバンプを有し、
前記導電膜は超伝導を発現する金属を含み、
前記バンプが前記第１の基板及び前記第２の基板のうちの他方に接合されている
電子装置。

【請求項2】

前記基材は、前記凸部の周囲に設けられた凹部を更に含む
請求項１に記載の電子装置。

【請求項3】

前記導電膜は、積層された複数の金属膜を含む
請求項１又は請求項２に記載の電子装置。

【請求項4】

前記凸部は円錐形状又は角錐形状を有する
請求項１から請求項３のいずれか１項に記載の電子装置。

【請求項5】

前記凸部は、前記回路素子の周囲を囲むよう環状に形成される
請求項１から請求項３のいずれか１項に記載の電子装置。

【請求項6】

前記導電膜は、前記第２の基板の前記第１の基板と対向する面の全体を覆っている
請求項１から請求項５のいずれか１項に記載の電子装置。

【請求項7】

量子ビット素子を含む回路素子を有する第１の基板を作製する工程と、
前記回路素子を覆うための第２の基板を作製する工程と、
前記第１の基板と前記第２の基板とを積層する工程と、
を含み、
前記第１の基板を作製する工程及び前記第２の基板を作製する工程のうちの一方は、当該基板にバンプを形成する工程を含み、
前記バンプを形成する工程は、
当該基板の基材によって構成され、前記第１の基板と前記第２の基板の積層方向と交差する断面の面積が先端に向けて徐々に縮小しているテーパ状の凸部を形成する工程と、
前記凸部の表面を覆い、前記凸部の形状を反映したテーパ状の導電膜を形成する工程と、
を含み、
前記導電膜は超伝導を発現する金属を含み、
前記第１の基板と前記第２の基板とを積層する工程において、前記バンプを前記第１の基板及び前記第２の基板のうちの他方に接合する
電子装置の製造方法。

【請求項8】

前記基材の前記凸部の外周に対応する領域をエッチングすることにより、前記凸部を形成する
請求項７に記載の製造方法。

【請求項9】

前記凸部は円錐形状又は角錐形状を有する
請求項７又は請求項８に記載の製造方法。

【請求項10】

前記凸部は前記回路素子の周囲を囲むよう環状に形成される
請求項７又は請求項８に記載の製造方法。

【請求項11】

前記バンプを前記第１の基板に接合する工程において、前記バンプに押圧力を加えることにより前記導電膜を変形させる
請求項７から請求項１０のいずれか１項に記載の製造方法。

【請求項12】

基板の基材によって構成され、前記基板の法線方向と交差する断面の面積が先端に向けて徐々に縮小しているテーパ状の凸部と、
前記凸部の表面を覆い、前記凸部の形状を反映したテーパ状の導電膜と、
を含むバンプと、
前記基板に設けられた量子ビット素子を含む回路素子と、
有し、
前記導電膜は超伝導を発現する金属を含む
電子装置。

【発明の詳細な説明】

【技術分野】

【0001】

開示の技術は、電子装置及び電子装置の製造方法に関する。

【背景技術】

【0002】

量子演算装置に関する技術として、以下の技術が知られている。例えば、ジョゼフソン接合を含む基板と、この基板にバンプを介して接合されたインターポーザ基板と、を含む量子コンピューティングデバイスが知られている。

【0003】

また、量子ビットチップの表面に設けられた複数の突起と、複数の突起に整合するように配列された複数の窪みを有するヒートシンクと、を含む量子デバイスが知られている。

【0004】

また、超伝導体量子デバイスを含む基板と、上記基板との間に密閉された空洞を形成するように上記基板に接合されたキャップ層と、を含む量子デバイスが知られている。

【先行技術文献】

【特許文献】

【0005】

【文献】米国特許出願公開第２０２０／０４０３１３８号明細書

【文献】米国特許出願公開第２０２０／０１５２５４０号明細書

【文献】米国特許出願公開第２０１９／０２０７０７５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

複数の基板を積層して構成される電子装置において、基板同士の接合は、一方の基板に設けられた複数のバンプを、他方の基板に設けられたパッドに接合することにより行われる。複数のバンプは、一方の基板を他方の基板に押し付ける押圧力が加えられることにより変形し、パッドに圧着される。しかしながら、製造バラツキにより、バンプの高さが不均一となった場合、相対的に高さが低い一部のバンプに押圧力が加わらず、相対的に高さが低い一部のバンプにおいて接合不良が発生するおそれがある。

【0007】

開示の技術は、バンプを介して互いに接合される複数の基板を備える電子装置において、バンプの接合不良を抑制することを目的とする。

【課題を解決するための手段】

【0008】

開示の技術に係る電子装置は、回路素子を有する第１の基板と、前記第１の基板に積層され、前記回路素子を覆う第２の基板と、を含む。前記第１の基板及び前記第２の基板のうちの一方は、前記第１の基板及び前記第２の基板のうちの他方に接合されたバンプを有する。前記バンプは、当該基板の基材によって構成され、前記第１の基板と前記第２の基板の積層方向と交差する断面の面積が先端に向けて徐々に縮小しているテーパ状の凸部を含む。前記バンプは、前記凸部の表面を覆い、前記凸部の形状を反映したテーパ状の導電膜を含む。

【発明の効果】

【0009】

開示の技術によれば、バンプを介して互いに接合される複数の基板を備える電子装置において、バンプの接合不良を抑制することが可能となる。

【図面の簡単な説明】

【0010】

【図1】開示の技術の実施形態に係る量子演算装置の部分的な等価回路図である。

【図2】開示の技術の実施形態に係る量子ビット素子の回路構成の一例を示す図である。

【図3】開示の技術の実施形態に係る量子ビット素子間の接続構成の一例を示す図である。

【図4】開示の技術の実施形態に係る共振器の回路構成の一例を示す図である。

【図5】開示の技術の実施形態に係る量子演算装置の構成の一例を示す模式的な断面図である。

【図6A】開示の技術の実施形態に係る第２の基板の構成の一例を示す平面図である。

【図6B】図６Ａにおける６Ｂ－６Ｂに沿った断面図である。

【図7】開示の技術の実施形態に係るバンプの構造の一例を示す斜視図である。

【図8A】開示の技術に実施形態に係るバンプとパッドとの接合方法の一例を示す断面図である。

【図8B】開示の技術に実施形態に係るバンプとパッドとの接合方法の一例を示す断面図である。

【図9】開示の技術に実施形態に係る円錐形状のバンプをモデル化した図である。

【図10】開示の技術に実施形態に係るバンプに加えられる押圧力と、バンプの高さとの関係の一例を示すグラフである。

【図11A】開示の技術の実施形態に係る第２の基板の製造方法の一例を示す断面図である。

【図11B】開示の技術の実施形態に係る第２の基板の製造方法の一例を示す断面図である。

【図11C】開示の技術の実施形態に係る第２の基板の製造方法の一例を示す断面図である。

【図11D】開示の技術の実施形態に係る第２の基板の製造方法の一例を示す断面図である。

【図11E】開示の技術の実施形態に係る第２の基板の製造方法の一例を示す断面図である。

【図11F】開示の技術の実施形態に係る第２の基板の製造方法の一例を示す断面図である。

【図11G】開示の技術の実施形態に係る第２の基板の製造方法の一例を示す断面図である。

【図11H】開示の技術の実施形態に係る第２の基板の製造方法の一例を示す断面図である。

【図12A】開示の技術の実施形態に係る第１の基板の製造方法の一例を示す断面図である。

【図12B】開示の技術の実施形態に係る第１の基板の製造方法の一例を示す断面図である。

【図12C】開示の技術の実施形態に係る第１の基板の製造方法の一例を示す断面図である。

【図12D】開示の技術の実施形態に係る第１の基板の製造方法の一例を示す断面図である。

【図12E】開示の技術の実施形態に係る第１の基板の製造方法の一例を示す断面図である。

【図12F】開示の技術の実施形態に係る第１の基板の製造方法の一例を示す断面図である。

【図12G】開示の技術の実施形態に係る第１の基板の製造方法の一例を示す断面図である。

【図13A】開示の技術の実施形態に係る第１の基板と第２の基板とを接合する方法の一例を示す断面図である。

【図13B】開示の技術の実施形態に係る第１の基板と第２の基板とを接合する方法の一例を示す断面図である。

【図14A】比較例に係るバンプとパッドとの接合を示す断面図である。

【図14B】比較例に係るバンプとパッドとの接合を示す断面図である。

【図15】比較例に係るバンプの形成方法の一例を示す断面図である。

【図16A】開示の技術の他の実施形態に係る第２の基板の構成の一例を示す平面図である。

【図16B】図１６Ａにおける１６Ｂ－１６Ｂに沿った断面図である。

【図17】開示の技術の他の実施形態に係る量子演算装置の構成の一例を示す断面図である。

【発明を実施するための形態】

【0011】

以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は省略する。

【0012】

［第１の実施形態］
図１は、開示の技術の実施形態に係る量子演算装置１０の構成の一例を示す平面図である。量子演算装置１０は、第１の基板３０に設けられた量子ビット素子（Ｑｕｂｉｔ）２０、共振器２１及び読み出し電極２２を有する。なお、量子演算装置１０は、開示の技術における電子装置の一例である。量子ビット素子２０及び共振器２１は、開示の技術における回路素子の一例である。

【0013】

量子ビット素子２０は、超伝導を用いてコヒーレントな２準位系を形成する素子である。図２は、量子ビット素子２０の回路構成の一例を示す図である。量子ビット素子２０は、非線形なエネルギーを利用して量子演算を行うものであり、超伝導ジョセフソン素子２０１とキャパシタ２０２とを並列に接続したトランズモン量子ビット回路を含んで構成されている。超伝導ジョセフソン素子２０１は、所定の臨界温度以下の温度で超伝導を発現する一対の超伝導体と、一対の超伝導体の間に挟まれた厚さ数ｎｍ程度の極薄の絶縁体とを含んで構成されている。超伝導体は例えばアルミニウムであってもよく、絶縁体は、例えば酸化アルミニウムであってもよい。図３に示すように、量子演算装置１０において、複数の量子ビット素子２０が、隣接する他の量子ビット素子２０にビット間配線２４を介して接続されている。ビット間配線２４の経路上には、キャパシタ２３が設けられている。これにより、量子ビット素子２０の各々は隣接する他の量子ビット素子２０との間で量子もつれ状態を作り出して量子演算を行う。

【0014】

共振器２１は、量子ビット素子２０と相互作用することによって量子ビット素子２０の状態を示すビット信号を読み出す。共振器２１は、量子ビット素子２０にキャパシタ（図示せず）を介して接続されている。図４は共振器２１の回路構成の一例を示す図である。共振器２１は、超伝導インダクタ２１１とキャパシタ２１２とを並列に接続した共振回路を含んで構成されている。読み出し電極２２は、共振器２１に接続され、共振器２１によって読み出されたビット信号を外部に引き出すための電極である。

【0015】

図５は、量子演算装置１０の構成の一例を示す模式的な断面図である。なお、図５は、１つの量子ビット素子２０の周辺の構成のみを抽出して示したものである。量子演算装置１０は、積層された第１の基板３０及び第２の基板４０を有する。

【0016】

第１の基板３０の第１の面Ｓ１には量子ビット素子２０及び共振器２１が設けられている。第１の基板３０には、貫通ビア３１Ａ、３１Ｂが設けられている。貫通ビア３１Ａ、３１Ｂは、それぞれ第１の基板３０を貫通する貫通孔３２と、貫通孔３２の内壁を覆う導電膜３３とを含んで構成されている。導電膜３３は、第１の基板３０の第１の面Ｓ１及び第１の面Ｓ１とは反対側の第２の面Ｓ２に延在する部分を有する。貫通ビア３１Ａは、第１の基板３０及び第２の基板４０にグランド電位を供給するために使用される。貫通ビア３１Ｂは、読み出し電極２２として機能する。

【0017】

第１の基板３０の基材として絶縁体又は半導体を用いることができ、例えばシリコンを好適に用いることができる。第１の基板３０の表面には、パッド２５及びその他の配線を構成する導電膜３４が設けられている。共振器２１は、この導電膜３４を含んで構成されていてもよい。パッド２５は、貫通ビア３１Ａに電気的に接続されており、外部から貫通ビア３１Ａを介してグランド電位が供給される。

【0018】

貫通ビア３１Ａ、３１Ｂを構成する導電膜３３及びパッド２５及びその他の配線を構成する導電膜３４は、それぞれ、所定の温度以下の温度で超伝導を発現する金属によって構成されることが好ましい。パッド２５及びその他の配線を構成する導電膜３４の材料として、例えばＴｉＮ（窒化チタン）を好適に用いることができる。貫通ビア３１Ａ、３１Ｂを構成する導電膜３３の材料として、例えばＡｌ（アルミニウム）を好適に用いることがきる。

【0019】

第２の基板４０は、第１の基板３０の第１の面Ｓ１の側に積層されている。第２の基板４０は、量子ビット素子２０及び共振器２１を覆うカバーとして機能する。第２の基板４０は、第１の基板３０の第１の面Ｓ１と対向する面にキャビティ４１を有しており、量子ビット素子２０及び共振器２１の周囲に空間が形成されている。第２の基板４０は、キャビティ４１の外周に設けられた複数のバンプ４２を有しており、これら複数のバンプ４２が第１の基板３０に設けられたパッド２５に接合されている。なお、第１の基板３０と第２の基板４０との間にギャップを形成することができる場合、第２の基板４０にキャビティ４１が設けられていなくてもよい。

【0020】

図６Ａは、第２の基板４０の構成の一例を示す平面図である。図６Ｂは、図６Ａにおける６Ｂ－６Ｂに沿った断面図である。複数のバンプ４２は、キャビティ４１を囲むように複数の列をなして配列されている。複数のバンプ４２はそれぞれ、第２の基板４０の基材４３によって構成された複数の凸部４４と、複数の凸部４４の各々の表面を覆う導電膜４５Ａ及び導電膜４５Ｂと、を含んで構成されている。凸部４４は、エッチングにより、基材４３を微細加工することによって形成される。凸部４４は、第１の基板３０と第２の基板４０の積層方向（すなわちバンプ４２の高さ方向）と交差する断面の面積が、バンプ４２の先端に向けて徐々に縮小している。すなわち、凸部４４は、テーパ形状を有する。凸部４４は、バンプ４２のコアとなる部分である。

【0021】

導電膜４５Ａは、凸部４４の表面を含む、第２の基板４０の、第１の基板３０と対向する面の全体を覆っている。導電膜４５Ｂは、第２の基板４０の凸部４４の形成領域において、導電膜４５Ａの表面を覆っている。導電膜４５Ａ及び導電膜４５Ｂの凸部４４を覆う部分がバンプ４２を構成する。導電膜４５Ａ及び導電膜４５Ｂは、凸部４４を覆う部分において、凸部４４の形状を反映したテーパ状となっている。バンプ４２の先端は、基材４３の表面から突出しており、第２の基板４０を第１の基板３０に接合する工程において、第２の基板４０を第１の基板３０に重ねたときに、バンプ４２の先端が第１の基板３０に当接される。

【0022】

導電膜４５Ａ及び導電膜４５Ｂは、それぞれ、所定の温度以下の温度で超伝導を発現する金属によって構成されることが好ましい。導電膜４５Ａの材料として、例えばＴｉＮ（窒化チタン）を好適に用いることができる。導電膜４５Ｂの材料として、例えばＩｎ（インジウム）を好適に用いることがきる。第２の基板４０の基材４３として絶縁体又は半導体を用いることができ、例えばシリコンを好適に用いることができる。基材４３が例えばシリコンによって構成される場合、バンプ４２のコアとなる部分を構成する凸部４４は、シリコンで構成されることになる。

【0023】

図７は、バンプ４２の構造の一例を示す斜視図である。図７に示すように、複数のバンプ４２は、円錐状の形状を有していてもよい。すなわち、第２の基板４０の基材４３に形成される凸部４４は、複数の錘状構造部を含み得る。複数のバンプ４２は、三角錐、四角錐等の角錐状の形状を有していてもよい。

【0024】

第２の基板４０の基材４３には、凸部４４の各々の周囲に設けられた複数の凹部４６を有する。複数の凹部４６は、複数の凸部４４の各々に対応して設けられている。凹部４６の各々は、対応する凸部４４の外周を囲んでいる。換言すれば、凸部４４の各々は、対応する凹部４６の内側に設けられている。後述するように、凹部４６は第２の基板４０の基材４３の凸部４４の周囲に対応する領域をエッチングすることによって形成される。凸部４４は、凹部４６を形成するためのエッチングにおいて、基材４３のエッチングされずに残った部分に相当する。

【0025】

図８Ａ及び図８Ｂは、第２の基板４０に設けられたバンプ４２と第１の基板３０に設けられたパッド２５との接合方法の一例を示す断面図である。図８Ａに示すように、バンプ４２（導電膜４５Ｂ）の先端が、パッド２５に接合される。テーパ形状を有するバンプ４２の先端とパッド２５とを当接させた状態で、第１の基板３０と第２の基板４０とを互いに押し付け合う押圧力（荷重）を加えることで、図８Ｂに示すように、バンプ４２の先端、すなわち導電膜４５Ｂが潰れるように変形し、バンプ４２とパッド２５とが圧着される。バンプ４２とパッド２５との接合は、常温下において行われることが好ましい。バンプ４２がパッド２５に接合されることで、第２の基板４０の表面を覆う導電膜４５Ａにグランド電位が供給される。グランド電位に固定された第２の基板４０によって量子ビット素子２０及び共振器２１を覆うことで、これらの回路素子の動作に影響を及ぼす外来ノイズを抑制するとともに、これらの回路素子から放射される電磁ノイズの拡散を抑制することが可能となる。

【0026】

図９は円錐形状のバンプ４２をモデル化した図である。図９に示すように、バンプ４２の底面における半径をｒとし、バンプ４２の高さをｈとする。また、バンプ４２に押圧力Ｆを加えたときにバンプ４２作用する応力をσとし、バンプ４２の潰れ量をｄとし、バンプ４２の潰れた先端部の断面積をＳとする。この場合において、応力σは下記の（１）式のよって表すことができ、押圧力Ｆは下記の（２）式によって表すことができる。
σ＝Ｆ／Ｓ ・・・（１）
Ｆ＝σπ（ｄｒ／ｈ）^２ ・・・（２）

【0027】

上記の（１）式及び（２）式は、バンプ４２の高さが高い程、また、バンプ４２の先端の断面積Ｓを小さくする程、所定の潰れ量ｄとなるようにバンプ４２を変形させるために必要な押圧力Ｆを小さくできることを示している。図１０は、バンプ４２の潰れ量ｄが０から１０μｍとなるようにバンプ４２を変形させる場合における、バンプ４２に加えられる押圧力Ｆと、バンプ４２の高さｈとの関係の一例を示すグラフである。なお、バンプ４２の初期の高さを１５μｍとし、バンプ４２の底面の半径ｒを５μｍとし、応力σを２．１４ＭＰａとして試算した。図１０に示すように、バンプ４２の変形の進行に伴って断面積Ｓが大きくなるにつれて、バンプ４２を変形させるために必要な押圧力Ｆが増加していく。

【0028】

バンプ４２がテーパ形状を有することで、バンプ４２の先端の面積を小さくすることができる。これにより比較的小さい押圧力でも大きな潰れ量にてバンプ４２を変形させることができる。バンプ４２の潰れ量を大きくすることで、製造バラツキによりバンプ４２の高さが不均一となった場合でも、全てのバンプ４２に押圧力（荷重）を加えることが可能となる。すなわち、相対的に高さが低い一部のバンプにおいて接合不良が発生するリスクを低減することができる。

【0029】

以下において、量子演算装置１０の製造方法について説明する。初めに、第２の基板４０の製造方法の一例を、図１１Ａ～図１１Ｈを参照しつつ説明する。

【0030】

第２の基板４０の基材４３を用意する。基材４３として厚さ５２５μｍ程度のシリコン基板を好適に用いることができる（図１１Ａ）。

【0031】

次に、基材４３の表面に厚さ５μｍ程度のレジスト８０を形成する。次に、レジスト８０に露光及び現像処理を行うことにより、レジスト８０にバンプ４２に対応するパターニングを施す（図１１Ｂ）。ここでは、円錐形状のバンプ４２を形成する場合を例示する。凸部４４に対応する部分に、直径φ１の円形のマスク８０ａを形成し、マスク８０ａの周囲を囲むように、凹部４６に対応する直径φ２の円環状の開口部２００ｂを形成する。直径φ１は例えば１５μｍ程度であり直径φ２は例えば３０μｍ程度である。互いに隣接する開口部８０ｂ間の距離Ｌ１は、例えば２５μｍである。基材４３の表面の内周部は、マスク８０ｃによって覆われる。

【0032】

次に、ＩＣＰ（Inductively Coupled Plasma）エッチング装置を用いて基材４３をエッチングする（図１１Ｃ）。ＩＣＰパワーを２０００Ｗ以下、ＲＦバイアスパワーを３５Ｗ以下、チャンバー圧力を６０ｍＴｏｒｒ以下、ガス比（Ｃ４Ｆ８：ＳＦ６）を３：７に設定することが好ましい。これにより、基材４３の、レジスト８０の開口部８０ｂから露出した部分がエッチングされ、複数の円環状の凹部４６が形成され、凹部４６の内側に凸部４４が形成される。凸部４４は、基材４３がエッチングされずに残った部分である。上記の条件でエッチングを行うことで、凹部４６の上端における直径φ３は、下端における直径φ４よりも大きくなる。すなわち、テーパ形状の凹部４６が形成される。その結果、凸部４４の形状は円錐形状となる。凹部４６の上端における直径φ３は４０μｍ程度であり、凹部４６の下端における直径φ４は３０μｍ程度である。凹部４６の深さＤ１は１５μｍ程度である。凸部４４の下端における直径φ５は１０μｍ程度である。

【0033】

次に、基材４３の表面にドライフィルム８１を形成する。続いてドライフィルム８１に露光及び現像処理を行うことにより、ドライフィルム８１にキャビティ４１に対応する開口部８１ａを形成する（図１１Ｄ）。

【0034】

次に、基材４３の、ドライフィルム８１の開口部８１ａから露出した部分をエッチングすることにより、基材４３に深さ３００μｍ程度のキャビティ４１を形成する（図１１Ｅ）。基材４３のエッチングは、ＲＩＥ（Reactive Ion Etching）によって行うことが可能である。本エッチング工程においては、形成途中のキャビティ４１の側面を保護膜で覆うステップと、形成途中のキャビティ４１の底面を更にエッチングするステップとが交互に実施される。キャビティ４１の側面を保護膜で覆うことで、キャビティ４１の底面のエッチングにおいて、キャビティ４１の側面のエッチングが抑制される。キャビティ４１の側面を保護膜で覆うステップではＣＦガスが用いられ、キャビティ４１の底面をエッチングするステップではＳＦ６ガスが用いられる。キャビティ４１の形成が完了した後、ドライフィルム８１は除去される。

【0035】

次に、スパッタ法により基材４３の表面全体に厚さ０．２μｍ程度の導電膜４５Ａを形成する（図１１Ｆ）。導電膜４５Ａの材料としてＴｉＮ（窒化チタン）を好適に用いることができる。

【0036】

次に、基材４３の表面にドライフィルム８２を形成する。続いてドライフィルム８２に露光及び現像処理を行うことにより、ドライフィルム８２にバンプ４２に対応する開口部８２ａを形成する（図１１Ｇ）。開口部８２ａは、直径３０μｍ程度の円形であり、バンプ４２の形成位置に形成される。

【0037】

次に、蒸着法により、導電膜４５Ａ表面の、ドライフィルム８２の開口部８２ａにおいて露出した部分に厚さ２５μｍ程度の導電膜４５Ｂを形成する（図１１Ｇ）。導電膜４５Ｂは、ドライフィルム８２上にも形成される。導電膜４５Ｂの材料としてＩｎ（インジウム）を好適に用いることができる。導電膜４５Ａ及び導電膜４５Ｂは、基材４３の表面形状に沿って形成され、凸部４４を覆う部分において凸部４４の形状を反映した円錐形状に形成される。第２の基板４０には、凸部４４、導電膜４５Ａ及び導電膜４５Ｂが積層された円錐形状のバンプ４２が形成される。バンプ４２の底面の直径φ５は１０μｍ程度であり、バンプ４２の高さｈは２５μｍ程度である。すなわち、バンプ４２のアスペクト比（ｈ／φ５）は２．５（＝２５／１０）である。次に、ドライフィルム８２を、その表面に堆積した導電膜４５Ｂとともに除去する（図１１Ｈ）。以上の各工程を経ることにより、第２の基板４０が完成する。

【0038】

以下において、第１の基板３０の製造方法の一例を、図１２Ａ～図１２Ｇを参照しつつ説明する。第１の基板３０の基材３５を用意する。基材３５として厚さ５２５μｍ程度のシリコン基板を好適に用いることができる（図１２Ａ）。

【0039】

次に、基材３５の第２の面Ｓ２に放熱基板９０を貼り付ける。続いて、基材３５の第１の面Ｓ１にレジスト８３を形成し、レジスト８３に貫通ビア３１Ａ、３１Ｂに対応する開口部８３ａを形成する（図１２Ｂ）。

【0040】

次に、基材３５の、レジスト８３の開口部８３ａから露出した部分をエッチングして、基材３５に貫通孔３２を形成する（図１２Ｃ）。エッチングの際に発生する熱は、放熱基板９０によって拡散され、基材３５の温度が過度に高まることが回避される。

【0041】

次に、スパッタ法により、基材３５の第１の面Ｓ１及び第２の面Ｓ２の全体に導電膜３４を形成する（図１２Ｄ）。導電膜３４の材料としてＴｉＮ（窒化チタン）を好適に用いることができる。

【0042】

次に、蒸着法により、基材３５の第１の面Ｓ１及び第２の面Ｓ２の全体に導電膜３３を形成する。先に形成された導電膜３４は、導電膜３３によって覆われる。導電膜３３は、貫通孔３２の内壁にも形成される（図１２Ｅ）。導電膜３３の材料としてＡｌ（アルミニウム）を好適に用いることができる。

【0043】

次に、フォトリソグラフィ及びエッチングにより、導電膜３３及び導電膜３４をパターニングする。これにより、貫通ビア３１Ａ、３１Ｂ、共振器２１、パッド２５及びその他の配線が形成される（図１２Ｆ）。

【0044】

次に、基材３５の第１の面Ｓ１に量子ビット素子２０を形成する（図１２Ｇ）。量子ビット素子２０を構成する超電導ジョセフソン素子は、例えば、蒸着法によって基材３５の第１の面Ｓ１にＡｌ（アルミニウム）を含む第１電極（図示せず）を形成する工程、Ｏ_２ガスを用いて第１電極の表面に厚さ数ｎｍ程度の極薄の酸化膜（図示せず）を形成する工程、蒸着法によって酸化膜の表面にＡｌ（アルミニウム）を含む第２電極（図示せず）を形成する工程を経ることによって形成される。第１電極及び第２電極のパターニングは、例えば、パターニングされたレジスト（図示せず）を用いたリフトオフ法によって行ってもよい。この場合、レジストの開口パターンを、第１の方向に沿った第１の直線部と、第１の方向と直交する第２の方向に沿った第２の直線部とを含む十字型とし、第１の方向を回転軸として傾けて蒸着を行うことで、第１の直線部に対応する部分に第１電極を形成してもよい。続いて、第２の方向を回転軸として傾けて蒸着を行うことで、第２の直線部に対応する部分に第２電極を形成してもよい。上記の方法によれば、第１電極及び第２電極のパターニングを単一のレジストによって行うことが可能となる。以上の各工程を経ることにより、第１の基板３０が完成する。

【0045】

以下に、第１の基板３０と第２の基板４０とを接合する工程について、図１３Ａ～図１３Ｂを参照しつつ説明する。

【0046】

第１の基板３０及び第２の基板４０を真空チャンバー（図示せず）に収容し、真空チャンバー内において、第１の基板３０及び第２の基板４０の接合面にイオンビームを照射する（図１３Ａ）。これにより、接合部を形成するパッド２５及びバンプ４２の表面に存在する酸化膜、水酸基及び水分子等の接合の妨げとなる要素が除去され、パッド２５及びバンプ４２を構成する導電膜の表面が活性化される。イオンビームには、アルゴン等の不活性ガスが用いられる。

【0047】

次に、真空チャンバー内において、第１の基板３０と第２の基板４０とを接合する。すなわち、第２の基板４０に設けられたバンプ４２と、第１の基板３０に設けられたパッド２５とを当接させた状態で、第２の基板４０と第１の基板３０とを互いに押し付ける押圧力（荷重）を加える。これにより、バンプ４２（導電膜４５Ｂ）の先端が潰れるように変形し、バンプ４２とパッド２５とが接合される。バンプ４２とパッド２５との接合は、常温下において行われることが好ましい。バンプ４２及びパッド２５を構成する導電膜の表面は、イオンビーム照射によって活性化されているため、常温下（２５℃程度）で強固な接合を得ることが可能となる。この手法は、表面活性化常温接合と呼ばれている。基板間の接合を常温下で行うことで、量子ビット素子２０の加熱に伴う特性変動が抑制される。以上の各工程を経ることにより、量子演算装置１０が完成する。

【0048】

以上のように、本実施形態に係る量子演算装置１０は、量子ビット素子２０及び共振器２１等の回路素子が設けられた第１の基板３０と、第１の基板３０に積層され、量子ビット素子２０及び共振器２１を覆う第２の基板４０と、を有する。第２の基板４０は、基材４３によって構成され、基板の積層方向と交差する断面の面積が先端に向けて徐々に縮小しているテーパ状の凸部４４と、凸部４４の表面を覆い、凸部４４の形状を反映したテーパ状の導電膜４５Ａ。４５Ｂと、を含むバンプ４２を有する。バンプ４２は、第１の基板３０のパッド２５に接合されている。

【0049】

ここで、図１４Ａ及び図１４Ｂは、比較例に係るバンプ４２Ｘとパッド２５Ｘとの接合を示す断面図である。比較例に係るバンプ４２Ｘの形状は、高さ方向と交差する断面の面積は第１実施例におけるバンプ４２よりも大きく、バンプの高さは概ね一定である。すなわち、バンプ４２Ｘの形状は、テーパ形状ではない。また、製造バラツキにより、バンプ４２Ｘの高さが不均一となっている。バンプ４２Ｘとパッド２５Ｘとを接合する工程では、バンプ４２Ｘとパッド２５Ｘとを当接させた状態で押圧力が加えられる。比較例に係るバンプ４２Ｘは、高さ方向と交差する断面の面積が比較的大きいため、所定の押圧力に対するバンプ４２Ｘの潰れ量は小さくなる。バンプ４２Ｘの潰れ量が小さい場合、図１４Ｂに示すように、相対的に高さが低い一部のバンプ４２Ｘに押圧力が加わらず、相対的に高さが低い一部のバンプ４２Ｘにおいて接合不良が発生するおそれがある。

【0050】

一方、開示の技術の実施形態に係る量子演算装置１０が備えるバンプ４２は、テーパ形状を有するので、バンプ４２の先端の面積を小さくすることができる。これにより、比較的小さい押圧力でも大きな潰れ量にてバンプ４２を変形させることができる。バンプ４２の潰れ量を大きくすることで、製造バラツキによりバンプ４２の高さが不均一となった場合でも、全てのバンプに押圧力を加えることが可能となる。すなわち、相対的に高さが低い一部のバンプにおいて接合不良が発生するリスクを低減することができる。

【0051】

ここで、図１５は、比較例に係るバンプ４２Ｙの形成方法の一例を示す断面図である。比較例に係るバンプ４２Ｙは、開示の技術の実施形態に係る凸部４４を含んでいない。すなわち、バンプ４２Ｙは、コアとなる部分が基材４３によって構成されておらず、導電膜４５Ｂのみによって構成されている。比較例に係るバンプ４２Ｙは、高アスペクト比の開口部２００ａを有するレジスト２００を用いたリフトオフ法によって形成される。すなわち、レジスト２００の開口部２００ａにおいて露出した導電膜４５Ａ上にバンプ４２Ｙを構成する導電膜４５Ｂを堆積させる。しかしながら、この方法によれば、十分な高さのバンプが形成される前に、微細な開口部２００ａが導電膜４５Ｂによって塞がれる。その結果、高アスペクト比のバンプを形成することが困難となる。

【0052】

一方、開示の技術の実施形態に係るバンプ４２は、第２の基板４０の基材４３によって構成されたテーパ状の凸部４４と、凸部４４の表面を覆い、凸部４４の形状を反映したテーパ状の導電膜４５Ａ及び導電膜４５Ｂと、を含む。すなわち、開示の技術の実施形態に係るバンプ４２は、コアとなる部分が基材４３によって構成されている。基材４３は既存のエッチング技術により、所望の形状に微細加工することが比較的容易である。バンプ４２のコアとなる部分を第２の基板４０の基材４３によって構成することで、テーパ形状を有する微細且つ高アスペクト比のバンプ４２を容易に形成することが可能である。また、バンプ４２のコアとなる部分を基材４３の凸部４４によって構成することで、凸部４４を、バンプ４２が過度に潰れることを防止するストッパーとして機能させることが可能となる。また、凸部４４の周囲には凹部４６が設けられているので、バンプ４２の強度を確保することが可能となる。

【0053】

［第２の実施形態］
図１６Ａは、開示の技術の第２の実施形態に係る第２の基板４０の構成の一例を示す平面図である。図１６Ｂは、図１６Ａにおける１６Ｂ－１６Ｂに沿った断面図である。第２の実施形態に係る第２の基板４０は、バンプ４２の構造が第１の実施形態と異なる。本実施形態に係る第２の基板４０の基材４３によって構成される凸部４４は、キャビティ４１の周囲を囲む一体的な環状構造部を有する。すなわち、第２の基板４０の基材４３には、第１の基板３０に設けられた量子ビット素子２０及び共振器２１等の回路素子の外周を囲む連続した矩形冠状を有する凸部４４が設けられている。凸部４４は、その高さ方向と交差する断面の面積が先端に向けて徐々に縮小しているテーパ形状を有する。凸部４４の、冠状構造の１つの辺を構成する部分の形状は四角錐であってもよい。また、第２の基板４０は、凸部４４の周囲に設けられた凹部４６を有する。凹部４６は、凸部４４の冠状構造に沿って冠状に設けられている。

【0054】

本実施形態に係る量子演算装置によれば、第１の実施形態に係る量子演算装置１０と同様、バンプの接合不良を抑制することが可能となる。また、バンプ４２が一体的な環状構造を有することで、量子ビット素子２０及び共振器２１の周囲の空間を密閉することができる。この空間を真空にすることで、量子ビット素子２０表面に誘電体損失を引き起こす保護膜を形成することなく量子ビット素子２０への物質の吸着を抑制することができる。

【0055】

［第３の実施形態］
図１７は、開示の技術の第３の実施形態に係る量子演算装置１０Ａの構成の一例を示す断面図である。第３の実施形態に係る量子演算装置１０Ａは、第１の基板３０と第２の基板４０との接合部を構成するバンプ３６が第１の基板３０に設けられている点が第１及び第２の実施形態に係る量子演算装置１０と異なる。バンプ３６は、第１の基板３０の基材３５によって構成され、第１の基板３０と第２の基板４０の積層方向と交差する断面の面積が先端に向けて徐々に縮小しているテーパ状の凸部３８を含む。バンプ３６は、凸部３８の表面を覆い、凸部３８の形状を反映したテーパ状の導電膜３４、３７を含む。第３の実施形態に係る量子演算装置１０Ａによれば、第１の実施形態に係る量子演算装置１０と同様、バンプの接合不良を抑制することが可能となる。

【0056】

以上の第１及び第２の実施形態においては、量子ビット素子２０を有する量子演算装置１０に開示の技術を適用する場合を例示したが、開示の技術はこの態様に限定されない。トランジスタ、抵抗素子、キャパシタ等の超電導デバイス以外の回路素子を含む電子装置に、開示の技術を適用することが可能である。

【符号の説明】

【0057】

１０ 量子演算装置
２０ 量子ビット素子
３０ 第１の基板
３５ 基材
４０ 第２の基板
３６、４２、４２Ｘ、４２Ｙ バンプ
４３ 基材
４４ 凸部
３４、３７、４５Ａ、４５Ｂ 導電膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図11E】

【図11F】

【図11G】

【図11H】

【図12A】

【図12B】

【図12C】

【図12D】

【図12E】

【図12F】

【図12G】

【図13A】

【図13B】

【図14A】

【図14B】

【図15】

【図16A】

【図16B】

【図17】