特許 7759696 マルチ・レベル強誘電体電界効果トランジスタ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-10-16

(45)【発行日】2025-10-24

(54)【発明の名称】マルチ・レベル強誘電体電界効果トランジスタ装置

(51)【国際特許分類】

   H10B 51/30 20230101AFI20251017BHJP

   G11C 11/22 20060101ALI20251017BHJP

   G11C 11/56 20060101ALI20251017BHJP

【ＦＩ】

H10B51/30

G11C11/22 120

G11C11/56 300

【請求項の数】 20

(21)【出願番号】P 2023535300

(86)(22)【出願日】2021-11-19

(65)【公表番号】

(43)【公表日】2023-12-20

(86)【国際出願番号】 CN2021131810

(87)【国際公開番号】W WO2022121662

(87)【国際公開日】2022-06-16

【審査請求日】2024-05-16

(31)【優先権主張番号】17/119,032

(32)【優先日】2020-12-11

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】ゴン、ナンボ

(72)【発明者】

【氏名】安藤 崇志

(72)【発明者】

【氏名】コーエン、ガイ エム．

【審査官】加藤 俊哉

(56)【参考文献】

【文献】特開２００６－０８５８１７（ＪＰ，Ａ）

【文献】特開２００６－１０８６４８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０３３８３５０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０１６２２５０（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ５１／３０

Ｇ１１Ｃ １１／２２

Ｇ１１Ｃ １１／５６

(57)【特許請求の範囲】

【請求項1】

装置であって、
不揮発性メモリ・セルのアレイを備える不揮発性メモリであって、少なくとも１つの不揮発性メモリ・セルが、強誘電体電界効果トランジスタ（ＦｅＦＥＴ）装置を備え、前記ＦｅＦＥＴ装置が、
基板の上面内に配置されている第１のソース／ドレイン領域および第２のソース／ドレイン領域と、
前記基板の上に配置されている強誘電体層および前記強誘電体層の上に配置されているゲート電極を備えるゲート構造とを備え、
前記強誘電体層が、前記第１のソース／ドレイン領域に隣接する第１の領域と、前記第２のソース／ドレイン領域に隣接する第２の領域とを備える、前記不揮発性メモリと、
前記少なくとも１つの不揮発性メモリ・セルの前記ＦｅＦＥＴ装置を、前記強誘電体層の前記第１の領域および前記第２の領域を同時にプログラムするためのプログラミング動作を実行して、複数の異なる論理状態のうちの１つの論理状態を有するようにプログラムするように、前記不揮発性メモリに動作可能に結合されている制御システムと
を備え、前記１つの論理状態が、前記強誘電体層の前記第１の領域が第１の極性を有する残留分極を有し、前記第２の領域が前記第１の極性と反対の第２の極性を有する残留分極を有する、前記ＦｅＦＥＴ装置の分極状態に対応しており、前記プログラミング動作は、
前記第２のソース／ドレイン領域に基準電圧を印加することと、
前記ゲート電極に第１のプログラミング電圧を印加することと、
前記第１のソース／ドレイン領域に第２のプログラミング電圧を印加することと
を含み、前記第２のプログラミング電圧の大きさが、前記第１のプログラミング電圧の大きさより大きい、装置。

【請求項2】

前記第１のプログラミング電圧の前記大きさが、前記第２の領域内の前記残留分極の極性を前記第２の極性に切り替えるのに十分な前記ゲート電極および前記第２のソース／ドレイン領域の間の電位差を生成し、
前記第２のプログラミング電圧の前記大きさと前記第１のプログラミング電圧の前記大きさとの差が、前記第１の領域内の前記残留分極の極性を前記第１の極性に切り替えるのに十分な前記第１のソース／ドレイン領域および前記ゲート電極の間の電位差を生成する、請求項１に記載の装置。

【請求項3】

前記プログラミング動作は、前記強誘電体層の前記第１の領域が前記第２の極性を有する残留分極を有し、前記第２の領域が前記第１の極性を有する残留分極を有する、前記ＦｅＦＥＴ装置の分極状態において実行される、請求項２に記載の装置。

【請求項4】

前記強誘電体層が、平均粒径を有する複数の結晶粒を含む多結晶微細構造を備え、
前記ゲート構造のゲート長が、前記強誘電体層の前記平均粒径の少なくとも２倍である、請求項１～３のいずれか１項に記載の装置。

【請求項5】

前記強誘電体層の前記第１の領域が、前記第１のソース／ドレイン領域の一部分と重なり、前記強誘電体層の前記第２の領域が、前記第２のソース／ドレイン領域の一部分と重なり、
前記第１のソース／ドレイン領域と前記強誘電体層の前記第１の領域との間の重なりの量が、前記強誘電体層の少なくとも１つの平均粒径程度であり、
前記第２のソース／ドレイン領域と前記強誘電体層の前記第２の領域との間の重なりの量が、前記強誘電体層の少なくとも１つの平均粒径程度である、請求項４に記載の装置。

【請求項6】

前記強誘電体層の前記第１の領域が、第１の強誘電体ドメインを含み、
前記強誘電体層の前記第２の領域が、第２の強誘電体ドメインを含み、
前記第１の強誘電体ドメインおよび前記第２の強誘電体ドメインが、同じまたは実質的に類似の抗電場特性を有する、請求項１～５のいずれか１項に記載の装置。

【請求項7】

前記不揮発性メモリが、
前記少なくとも１つの不揮発性メモリ・セルに接続されている制御線をさらに備え、前記制御線が、前記ＦｅＦＥＴ装置の前記ゲート電極に接続されているワード線と、前記ＦｅＦＥＴ装置の前記第１のソース／ドレイン領域に接続されているソース線と、前記ＦｅＦＥＴ装置の前記第２のソース／ドレイン領域に接続されているビット線とを備え、
前記制御システムが、前記制御線に動作可能に結合されており、
前記制御システムが、前記少なくとも１つの不揮発性メモリ・セルの前記ＦｅＦＥＴ装置を、少なくとも２ビットによって表される前記複数の異なる論理状態のうちの前記１つの論理状態を記憶するようにプログラムするように、前記制御線上にプログラミング制御電圧を生成し、
前記複数の異なる論理状態が、
前記第１の領域および前記第２の領域が各々、前記第１の極性を有する残留分極を含む、前記ＦｅＦＥＴ装置の第１の分極状態に対応する第１の論理状態、
前記第１の領域および前記第２の領域が各々、前記第２の極性を有する残留分極を含む、前記ＦｅＦＥＴ装置の第２の分極状態に対応する第２の論理状態、
前記第１の領域が前記第１の極性を有する残留分極を含み、前記第２の領域が前記第２の極性を有する残留分極を含む、前記ＦｅＦＥＴ装置の第３の分極状態に対応する第３の論理状態、ならびに
前記第１の領域が前記第２の極性を有する残留分極を含み、前記第２の領域が前記第１の極性を有する残留分極を含む、前記ＦｅＦＥＴ装置の第４の分極状態に対応する第４の論理状態
を含み、前記１つの論理状態は、前記第３の分極状態に対応する、請求項１～６のいずれか１項に記載の装置。

【請求項8】

前記制御システムが、読み出し動作を実施するために、前記複数の制御線上に読み出し制御電圧を生成し、前記読み出し動作において、前記読み出し制御電圧が、前記ＦｅＦＥＴ装置に、飽和モードにおいて動作させ、電流を生成させ、前記電流は、前記制御システムによって検知されて、前記検知されている電流に基づいて、前記少なくとも１つの不揮発性メモリ・セルの論理状態が判定される、請求項７に記載の装置。

【請求項9】

前記制御システムが、前記検知されている電流を複数の基準電流と比較して、前記少なくとも１つの不揮発性メモリ・セルの前記論理状態を判定し、
前記複数の基準電流が、前記第１の論理状態に対応する第１の基準電流、前記第２の論理状態に対応する第２の基準電流、前記第３の論理状態に対応する第３の基準電流、および、前記第４の論理状態に対応する第４の基準電流を含む、請求項８に記載の装置。

【請求項10】

前記読み出し動作が、第１の読み出し動作および第２の読み出し動作を含み、
前記制御システムが、第１の読み出し極性を有する読み出し電圧を前記ＦｅＦＥＴ装置の前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域に印加して、前記ＦｅＦＥＴ装置に、飽和モードにおいて動作させ、前記制御システムによって検知される第１の電流を生成させることによって、前記第１の読み出し動作を実施し、
前記制御システムが、前記第１の読み出し極性と反対の第２の読み出し極性を有する前記読み出し電圧を前記ＦｅＦＥＴ装置の前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域に印加して、前記ＦｅＦＥＴ装置に、飽和モードにおいて動作させ、前記制御システムによって検知される第２の電流を生成させることによって、前記第２の読み出し動作を実施し、
前記制御システムが、前記第１の電流と前記第２の電流とを比較し、
前記制御システムが、前記第１の電流が前記第２の電流未満であるという判定に応答して、前記ＦｅＦＥＴ装置が前記第３の分極状態を有すると判定し、
前記制御システムが、前記第１の電流が前記第２の電流よりも大きいという判定に応答して、前記ＦｅＦＥＴ装置が前記第４の分極状態を有すると判定する、請求項８に記載の装置。

【請求項11】

方法であって、
複数の異なる論理状態のうちの１つの論理状態を記憶するように、強誘電体電界効果トランジスタ（ＦｅＦＥＴ）装置をプログラムすることを含み、前記ＦｅＦＥＴ装置が、第１のソース／ドレイン領域および第２のソース／ドレイン領域と、強誘電体層および前記強誘電体層の上に配置されているゲート電極を備えるゲート構造とを備え、前記強誘電体層が、前記第１のソース／ドレイン領域に隣接する第１の領域と、前記第２のソース／ドレイン領域に隣接する第２の領域とを備え、
前記１つの論理状態を記憶するように前記ＦｅＦＥＴ装置をプログラムすることが、前記強誘電体層の前記第１の領域および前記第２の領域を同時にプログラムするためのプログラミング動作を実行して、前記強誘電体層の前記第１の領域が第１の極性を有する分極状態を有し、前記第２の領域が、前記第１の極性と反対の極性である第２の極性を有する残留分極を有する分極状態を有するように前記ＦｅＦＥＴ装置をプログラムすることを含み、前記プログラミング動作は、
前記第２のソース／ドレイン領域に基準電圧を印加することと、
前記ゲート電極に第１のプログラミング電圧を印加することと、
前記第１のソース／ドレイン領域に第２のプログラミング電圧を印加することと
を含み、前記第２のプログラミング電圧の大きさが、前記第１のプログラミング電圧の大きさより大きい、方法。

【請求項12】

前記第１のプログラミング電圧の前記大きさが、前記第２の領域内の前記残留分極の極性を前記第２の極性に切り替えるのに十分な前記ゲート電極および前記第２のソース／ドレイン領域の間の電位差を生成し、
前記第２のプログラミング電圧の前記大きさと前記第１のプログラミング電圧の前記大きさとの差が、前記第１の領域内の前記残留分極の極性を前記第１の極性に切り替えるのに十分な前記第１のソース／ドレイン領域および前記ゲート電極の間の電位差を生成する、請求項１１に記載の方法。

【請求項13】

前記プログラミング動作は、前記強誘電体層の前記第１の領域が前記第２の極性を有する残留分極を有し、前記第２の領域が前記第１の極性を有する残留分極を有する、前記ＦｅＦＥＴ装置の分極状態において実行される、請求項１２に記載の方法。

【請求項14】

前記複数の異なる論理状態が、
前記第１の領域および前記第２の領域が各々、前記第１の極性を有する残留分極を含む、前記ＦｅＦＥＴ装置の第１の分極状態に対応する第１の論理状態、
前記第１の領域および前記第２の領域が各々、前記第２の極性を有する残留分極を含む、前記ＦｅＦＥＴ装置の第２の分極状態に対応する第２の論理状態、
前記第１の領域が前記第１の極性を有する残留分極を含み、前記第２の領域が前記第２の極性を有する残留分極を含む、前記ＦｅＦＥＴ装置の第３の分極状態に対応する第３の論理状態、ならびに
前記第１の領域が前記第２の極性を有する残留分極を含み、前記第２の領域が前記第１の極性を有する残留分極を含む、前記ＦｅＦＥＴ装置の第４の分極状態に対応する第４の論理状態
を含み、前記１つの論理状態は、前記第３の分極状態に対応する、請求項１１～１３のいずれか１項に記載の方法。

【請求項15】

前記方法は、前記第１の分極状態を有するように前記ＦｅＦＥＴ装置をプログラムすることと、前記第２の分極状態を有するように前記ＦｅＦＥＴ装置をプログラムすることと、前記第４の分極状態を有するように前記ＦｅＦＥＴ装置をプログラムすることとを含み、前記第１の分極状態を有するように前記ＦｅＦＥＴ装置をプログラムすることが、
前記ゲート電極に接地電圧を印加することと、
前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域に前記第１のプログラミング電圧を印加することと
を含み、前記第１のプログラミング電圧の大きさが、前記ゲート電極と前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域の各々との間に電位差を生成し、前記電位差が、前記第１の領域および前記第２の領域内のそれぞれの前記残留分極の極性を前記第１の極性に切り替えるのに十分であり、
前記第２の分極状態を有するように前記ＦｅＦＥＴ装置をプログラムすることが、
前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域に前記接地電圧を印加することと、
前記ゲート電極に前記第１のプログラミング電圧を印加することと
を含み、前記第１のプログラミング電圧の前記大きさが、前記ゲート電極と前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域の各々との間に電位差を生成し、前記電位差が、前記第１の領域および前記第２の領域内のそれぞれの前記残留分極の極性を前記第２の極性に切り替えるのに十分であり、
前記第４の分極状態を有するように前記ＦｅＦＥＴ装置をプログラムすることが、
前記ゲート電極および前記第１のソース／ドレイン領域に前記接地電圧を印加することと、
前記第２のソース／ドレイン領域に前記第１のプログラミング電圧を印加することと
を含み、前記第１のプログラミング電圧の大きさが、前記第２のソース／ドレイン領域および前記ゲート電極の間に電位差を生成し、前記電位差が、前記第２の領域内の前記残留分極の極性を前記第１の極性に切り替えるのに十分であり、一方、前記ゲート電極および前記第１のソース／ドレイン領域の間の電位差が、前記第１の領域内の前記残留分極の極性を切り替えるのに不十分であり、結果、前記第１の領域が、前記第２の極性を有する前記残留分極を維持する、請求項１４に記載の方法。

【請求項16】

前記方法は、前記第４の分極状態を有するように前記ＦｅＦＥＴ装置をプログラムすることを含み、前記第４の分極状態を有するように前記ＦｅＦＥＴ装置をプログラムすることが、
前記第１のソース／ドレイン領域に接地電圧を印加することと、
前記ゲート電極に前記第１のプログラミング電圧を印加することと、
前記第２のソース／ドレイン領域に前記第２のプログラミング電圧を印加することと
を含み、
前記第１のプログラミング電圧の大きさが、前記ゲート電極および前記第１のソース／ドレイン領域の間に電位差を生成し、前記電位差が、前記第１の領域内の前記残留分極の極性を前記第２の極性に切り替えるのに十分であり、
前記第２のプログラミング電圧の前記大きさと前記第１のプログラミング電圧の前記大きさとの間の前記差が、前記第２のソース／ドレイン領域および前記ゲート電極の間に電位差を生成し、前記電位差が、前記第２の領域内の前記残留分極の極性を前記第１の極性に切り替えるのに十分である、請求項１４に記載の方法。

【請求項17】

前記第１の分極状態が、前記ＦｅＦＥＴ装置の第１の閾電圧に対応し、前記第２の分極状態が、前記ＦｅＦＥＴ装置の第２の閾電圧に対応し、前記第３の分極状態が、前記ＦｅＦＥＴ装置の実効的な第３の閾電圧に対応し、前記第４の分極状態が、前記ＦｅＦＥＴ装置の実効的な第４の閾電圧に対応し、
前記方法が、前記ＦｅＦＥＴ装置の論理状態を判定するために読み出し動作を実施することをさらに含み、前記読み出し動作を前記実施することが、
前記ＦｅＦＥＴ装置の前記第１のソース／ドレイン領域に接地電圧を印加することと、
前記ＦｅＦＥＴ装置の前記ゲート電極に第１の電圧を印加することであって、前記第１の電圧が、前記ＦｅＦＥＴ装置の前記第１の閾電圧および前記第２の閾電圧ならびに前記実効的な第３の閾電圧および前記実効的な第４の閾電圧よりも大きい大きさを含む、前記第１の電圧を印加することと、
前記ＦｅＦＥＴ装置の前記第２のソース／ドレイン領域に第２の電圧を印加することであって、前記第２の電圧が、前記ＦｅＦＥＴ装置を飽和モードにおいて動作させるのに十分なドレイン－ソース電圧を提供する大きさを含む、前記第２の電圧を印加することと、
前記飽和モードにおいて動作する前記ＦｅＦＥＴ装置によって生成される電流を検知することと、
前記ＦｅＦＥＴ装置の前記論理状態を判定するために、前記検知されている電流を複数の基準電流と比較することとを含む、請求項１４に記載の方法。

【請求項18】

前記複数の基準電流が、前記第１の論理状態に対応する第１の基準電流、前記第２の論理状態に対応する第２の基準電流、前記第３の論理状態に対応する第３の基準電流、および、前記第４の論理状態に対応する第４の基準電流を含む、請求項１７に記載の方法。

【請求項19】

前記第１の分極状態が、前記ＦｅＦＥＴ装置の第１の閾電圧に対応し、前記第２の分極状態が、前記ＦｅＦＥＴ装置の第２の閾電圧に対応し、前記第３の分極状態が、前記ＦｅＦＥＴ装置の実効的な第３の閾電圧に対応し、前記第４の分極状態が、前記ＦｅＦＥＴ装置の実効的な第４の閾電圧に対応し、
前記方法が、前記ＦｅＦＥＴ装置の論理状態を判定するために読み出し動作を実施することをさらに含み、前記読み出し動作を実施することが、
第１の読み出し動作を実施することであって、
前記ＦｅＦＥＴ装置の前記第１のソース／ドレイン領域に接地電圧を印加することと、
前記ＦｅＦＥＴ装置の前記ゲート電極に第１の電圧を印加することであって、前記第１の電圧が、前記ＦｅＦＥＴ装置の前記第１の閾電圧および前記第２の閾電圧ならびに前記実効的な第３の閾電圧および前記実効的な第４の閾電圧よりも大きい大きさを含む、前記第１の電圧を印加することと、
前記ＦｅＦＥＴ装置の前記第２のソース／ドレイン領域に第２の電圧を印加することであって、前記第２の電圧が、前記ＦｅＦＥＴ装置を飽和モードにおいて動作させるのに十分な大きさを含む、前記第２の電圧を印加することと、
前記飽和モードにおいて動作する前記ＦｅＦＥＴ装置によって生成される第１の電流を検知することとを含む、前記第１の読み出し動作を実施することと、
第２の読み出し動作を実施することであって、
前記ＦｅＦＥＴ装置の前記第２のソース／ドレイン領域に前記接地電圧を印加することと、
前記ＦｅＦＥＴ装置の前記ゲート電極に前記第１の電圧を印加することと、
前記ＦｅＦＥＴ装置を飽和モードにおいて動作させるために、前記ＦｅＦＥＴ装置の前記第１のソース／ドレイン領域に前記第２の電圧を印加することと、
前記飽和モードにおいて動作する前記ＦｅＦＥＴ装置によって生成される第２の電流を検知することとを含む、前記第２の読み出し動作を実施することと、
前記第１の電流と前記第２の電流とを比較することと、
前記第１の電流が前記第２の電流未満であるという判定に応答して、前記ＦｅＦＥＴ装置が前記第３の分極状態を有すると判定することと、
前記第１の電流が前記第２の電流よりも大きいという判定に応答して、前記ＦｅＦＥＴ装置が前記第４の分極状態を有すると判定することとを含む、請求項１４に記載の方法。

【請求項20】

コンピュータ・プログラムであって、前記プログラムがコンピュータ上で作動しているときに、請求項１１ないし１９のいずれかに記載の方法を実行するように適合されているプログラム・コードを含む、コンピュータ・プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概して、強誘電体電界効果トランジスタ（ＦｅＦＥＴ）装置および不揮発性メモリ用途に向けたＦｅＦＥＴ装置の実装に関する。固体電子工学の分野において、強誘電材料の使用は、ＦｅＦＥＴ装置、負性容量ＦＥＴなどのような強誘電体装置を実装する様々な用途並びに低電圧論理および不揮発性メモリ用途に対してますます人気になっている。強誘電材料は、電場（抗電場（coercive field）として参照される）の存在下で自発的に分極され、バイアスされないときに残留分極を保持する能力を有する材料である。残留分極は、外部バイアスが除去された後に強誘電材料内に残る、正または負の分極電荷を指す。強誘電材料の残留分極電荷における安定性によって、電力が除去された場合であってもＦｅＦＥＴ装置がその論理状態を保持することが可能になり、それによって、ＦｅＦＥＴ装置が不揮発性用途に適した候補になる。加えて、ＦｅＦＥＴ装置は、高速切り替え、長時間保持、およびほどよい耐久性の特性を有し、これらの特性によって、ＦｅＦＥＴ装置は、不揮発性メモリ用途に適した候補となっている。

【発明の概要】

【0002】

本開示の実施形態は、マルチ・レベルＦｅＦＥＴ装置、マルチ・レベルＦｅＦＥＴ装置を読み出し、プログラムするための方法、および、マルチ・レベルＦｅＦＥＴ装置を実装する不揮発性メモリ・システムを含む。

【0003】

例示的な実施形態は、不揮発性メモリと、制御システムとを備える装置を含む。不揮発性メモリが、不揮発性メモリ・セルのアレイを含み、少なくとも１つの不揮発性メモリ・セルが、ＦｅＦＥＴ装置を備える。ＦｅＦＥＴ装置が、基板の上面内に配置されている第１のソース／ドレイン領域および第２のソース／ドレイン領域と、基板の上に配置されている強誘電体層および強誘電体層の上に配置されているゲート電極を備えるゲート構造とを備える。強誘電体層が、第１のソース／ドレイン領域に隣接する第１の領域と、第２のソース／ドレイン領域に隣接する第２の領域とを備える。制御システムが、少なくとも１つの不揮発性メモリ・セルのＦｅＦＥＴ装置を、複数の異なる論理状態のうちの１つの論理状態を有するようにプログラムするように、不揮発性メモリに動作可能に結合されている。複数の異なる論理状態のうちの少なくとも１つの論理状態が、強誘電体層の第１の領域および第２の領域が反対の極性を有するそれぞれの残留分極を有する、ＦｅＦＥＴ装置の分極状態に対応する。

【0004】

他の実施形態が、以下の例示的な実施形態の詳細な説明において説明され、添付の図面とともに読まれたい。

【図面の簡単な説明】

【0005】

【図1】本開示の例示的な実施形態によるＦｅＦＥＴ装置の概略図である。

【図2A】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置を実装するためのＦｅＦＥＴ装置の複数の異なる分極状態のうちの１つの概略図である。

【図2B】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置を実装するためのＦｅＦＥＴ装置の複数の異なる分極状態のうちの１つの概略図である。

【図2C】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置を実装するためのＦｅＦＥＴ装置の複数の異なる分極状態のうちの１つの概略図である。

【図2D】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置を実装するためのＦｅＦＥＴ装置の複数の異なる分極状態のうちの１つの概略図である。

【図3A】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の状態を判定するための読み出し動作を実施するための方法の概略図である。

【図3B】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の状態を判定するための読み出し動作を実施するための方法の概略図である。

【図3C】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の状態を判定するための読み出し動作を実施するための方法の概略図である。

【図3D】本開示の別の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の状態を判定するための読み出し動作を実施するための方法の概略図である。

【図3E】本開示の別の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の状態を判定するための読み出し動作を実施するための方法の概略図である。

【図4A】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の複数の異なる状態のうちの１つをプログラムするための方法の概略図である。

【図4B】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の複数の異なる状態のうちの１つをプログラムするための方法の概略図である。

【図4C】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の複数の異なる状態のうちの１つをプログラムするための方法の概略図である。

【図4D】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の複数の異なる状態のうちの１つをプログラムするための方法の概略図である。

【図4E】本開示の別の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の複数の異なる状態のうちの１つをプログラムするための方法の概略図である。

【図4F】本開示の別の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の複数の異なる状態のうちの１つをプログラムするための方法の概略図である。

【図5A】本開示の別の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の複数の異なる状態のうちの１つをプログラムするための方法の概略図である。

【図5B】本開示の別の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の複数の異なる状態のうちの１つをプログラムするための方法の概略図である。

【図6】本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置を使用して実装される不揮発性メモリ・セルを備えるメモリ装置の概略図である。

【発明を実施するための形態】

【0006】

ここで、マルチ・レベルＦｅＦＥＴ装置、マルチ・レベルＦｅＦＥＴ装置を読み出し、また、プログラムするための方法、および、マルチ・レベルＦｅＦＥＴ装置を実装する不揮発性メモリ・システムに関して、本開示の例示的な実施形態をさらに詳細に説明する。添付の図面に示すＦｅＦＥＴ装置の様々な層、構造、および領域は、原寸に比例して描かれていない概略図であることは理解されたい。加えて、説明を容易にするために、ＦｅＦＥＴ装置または構造を形成するために一般的に使用されているタイプの１つまたは複数の層、領域、および領域は、所与の図面において明示的に示されていない場合がある。これは、明示的に示されていない任意の層、構造、および領域が、実際の半導体構造から省略されることを暗示するものではない。

【0007】

その上、同じまたは類似の特徴、要素、または構造を示すために、同じまたは類似の参照符号が図面全体を通じて使用されており、したがって、同じまたは類似の特徴、要素、または構造の詳細な説明は、図面の各々について繰り返されない。厚さ、幅、割合、範囲などに関して本明細書において使用されるものとしての「約」または「実質的に」という用語は、厳密にではなく、近いかまたは近似することを示すように意図されていることを理解されたい。例えば、本明細書において使用されるものとしての「約」または「実質的に」という用語は、記述されている量の１％以下などの、小さい誤差の許容範囲が存在することを暗示する。

【0008】

本明細書において使用されるものとしての「例示的な」という用語は、「例、事例、または実例としての役割を果たす」ことを意味する。「例示的」であるとして本明細書において記載されている任意の実施形態または設計は、他の実施形態または設計よりも好ましいかまたは有利であるものとして解釈されるべきではない。所与の特徴の、別の特徴に対する向きを説明するための、本明細書において使用されるものとしての「上（ｏｖｅｒ）」という語は、その所与の特徴が他の特徴の「直上に」（すなわち、それに直に接して）配置もしくは形成され得ること、または、その所与の特徴が、その所与の特徴と他の特徴との間に１つまたは複数の中間特徴が配置された状態で、他の特徴の「上に間接的に」配置もしくは形成され得ることを意味する。

【0009】

図１は、本開示の例示的な実施形態によるＦｅＦＥＴ装置１００の概略図である。ＦｅＦＥＴ装置１００は、基板１１０と、第１のソース／ドレイン領域１１２と、第２のソース／ドレイン領域１１４と、ゲート構造１１５とを備える。ゲート構造１１５は、界面層１２０と、強誘電体層１３０と、ゲート電極１４０とを備える。基板１１０は、第１のソース／ドレイン領域１１２と第２のソース／ドレイン領域１１４との間でゲート構造１１５の下方に配置されている「チャネル領域」を備える。ＦｅＦＥＴ装置１００は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置と類似している構造を有するが、ＦｅＦＥＴ装置１００のゲート・スタックが、ゲート電極１４０と基板１１０の上面との間に配置されている強誘電体層１３０を備える点が異なっている。下記にさらに詳細に説明するように、ＦｅＦＥＴ装置１００は、強誘電体層１３０が、複数の異なる分極状態に分極されて、少なくとも４つの異なる状態を有して少なくとも２ビットの情報を記憶するマルチ・レベルＦｅＦＥＴ装置を規定する複数の異なる閾電圧を得ることを可能にするように、構造的に構成され、プログラム可能である。

【0010】

基板１１０は、シリコンまたは他の適した半導体材料から形成される。図１に示す基板１１０は、半導体基板の活性半導体層を表す。例として、基板１１０は、例えば、バルク基板の上面、半導体オン・インシュレータ（ＳＯＩ）基板の活性半導体層、半導体層の上面内に形成されているドープされたウェルなどとすることができる。基板１１０は、第１の導電型（例えば、Ｎ型）または第２の導電型（例えば、Ｐ型）を有するようにドープすることができる。第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４は、基板１１０の導電型と反対の導電型を有する、基板１１０内のドープ領域である。例えば、Ｎ型ＦｅＦＥＴ装置について、基板１１０は、Ｐ型導電性を含み、一方、第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４は各々、Ｎ型導電性（例えば、Ｎ^＋ドーピング）を含む。Ｐ型ＦｅＦＥＴ装置について、基板１１０は、Ｎ型導電性を含み、一方、第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４は各々、Ｐ型導電性（例えば、Ｐ^＋ドーピング）を含む。

【0011】

例示を目的として、本開示の例示的な非限定的実施形態は、エンハンスメント・モードにおいて動作するＮ型ＦｅＦＥＴ装置の文脈において論じられる。本明細書において使用されるものとしての「ソース／ドレイン領域」という用語は、所与のソース／ドレイン領域が、用途または回路構成に応じて、ソース領域またはドレイン領域のいずれかであり得ることを意味することを理解されたい。例示を目的として、第１のソース／ドレイン領域１１２がソース領域としてラベル付けされ、第２のソース／ドレイン領域１１４がドレイン領域としてラベル付けされる。いくつかの実施形態において、基板１１０（すなわち、ボディ）は、データをＦｅＦＥＴ装置１００に書き込むためのプログラミング動作中およびデータをＦｅＦＥＴ装置１００から読み出すための読み出し動作中に適切なバイアス電圧（例えば、接地電圧）が基板１１０に印加されることを可能にする別個の「ボディ端子」を備える。例えば、読み出し動作中、ソース／基板接合部を横断してゼロ電圧が存在することを保証し、ＦｅＦＥＴ装置のソースとボディとの間の電圧差の結果として閾電圧（Ｖ_Ｔ）が変化し得る「ボディ効果」を排除するために、基板１１０に印加されるバイアス電圧はソース領域１１２と同じ電圧になるであろう。

【0012】

いくつかの実施形態において、界面層１２０は、限定ではないが、酸化ケイ素材料（例えば、二酸化ケイ素）、窒化ケイ素材料（例えば、ＳｉＮ、ＳｉＯＮ）、または他の適したタイプの絶縁材料を含む絶縁材料の薄層を含む。強誘電体層１３０は、強誘電特性（例えば、斜方強誘電相）を呈する結晶微細構造を有して形成することができる、限定ではないが、酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、酸化ハフニウム・ジルコニウム（ＨｆＺｒＯ_２）、および他のタイプの高ｋ誘電体材料（例えば、アルミニウム、シリコン、またはイットリウムをドープされた酸化ハフニウム）の多結晶合金薄膜を含む強誘電材料を含む。界面層１２０は、例えば、基板１１０の表面と強誘電体層１３０との間の界面の品質を向上させるためのバッファ層を提供すること、電荷トラップの量を低減すること、および、強誘電体層１３０の種々の材料と基板１１０との間の反応を防止することなどのような、様々な目的に利用される任意選択の層である。いくつかの非限定的な実施形態において、強誘電体層１３０は、約２ナノメートル（ｎｍ）～約２０ｎｍの範囲内の厚さを有する。いくつかの実施形態において、強誘電体層１３０は、シリコン基板１１０（例えば、高ドープＳｉ基板）の表面の直上に形成される。

【0013】

ゲート電極１４０は、限定ではないが、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ケイ化チタン（ＴｉＳｉ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、ケイ化タングステン（ＷＳｉ）、ルテニウム（Ｒｕ）、レニウム（Ｒｅ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、または所与の用途に適した他のタイプの導電性材料を含む、導電性材料を含む。いくつかの実施形態において、ゲート電極１４０の材料は、例えば、強誘電体メモリ・セルとして使用されるときに、ＦｅＦＥＴ装置１００の性能を向上させるように、強誘電体層１３０の抗電圧に影響を及ぼす所与の仕事関数を達成するように選択される。

【0014】

図１は、例示および論述を容易にするために提示されているＦｅＦＥＴ装置の高レベル概略図であることは理解されたい。ＦｅＦＥＴ装置１００は、例えば、ゲート構造１１５を封入する１つまたは複数の絶縁層（例えば、ゲート側壁スペーサ、ゲート・キャッピング層、プリメタル誘電体（ＰＭＤ）層など）、ゲート電極１４０の上面と接触して形成されているゲート接点、第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４と接触して形成されているソース／ドレイン接点、基板１１０内に形成されているボディ領域、および、ボディ領域と接触して形成されているボディ接点などのような、他の要素を含んでもよい。加えて、ゲート電極１４０は、強誘電体層１３０上に形成されている第１のゲート電極層（例えば、仕事関数金属層）、および、第１のゲート電極層上に形成されている第２のゲート電極層（例えば、低抵抗金属層）を含む多層構造を含んでもよい。いくつかの実施形態において、ＦｅＦＥＴ装置１００のチャネル領域は、高チャネルドーピング濃度（例えば、＞１Ｅ１９ｃｍ^－３）を含む。高チャネルドーピングは、（図３Ａ～図３Ｅとともに下記に論じられるように）、ＦｅＦＥＴ装置１００が、ＦｅＦＥＴ装置１００の論理状態を判定するために使用される読み出し電流を生成するために飽和モード（ピンチ・オフ反転チャネルによる）において動作するように構成されるＦｅＦＥＴ装置１００の論理状態を判定するために、読み出し動作を実施するときにＦｅＦＥＴ装置の論理状態を判定する能力を増強する。

【0015】

上記で言及したように、ＦｅＦＥＴ装置１００は、マルチ・レベルＦｅＦＥＴ装置を得るために、強誘電体層１３０が複数の異なる分極状態に分極されることを可能とするように構造的かつ強誘電的に構成される。例えば、強誘電体層１３０は、図１に概略的に示すような多結晶微細構造を有するように構造的に構成されている。いくつかの実施形態において、多結晶微細構造は、様々なサイズで優先配向なしにランダムに分散された（すなわち、ランダムな集合組織（texture）で結晶粒方向がない）小さい結晶子（または結晶粒）のモザイクを含む。いくつかの実施形態において、強誘電体層１３０の製造プロセスの様々な条件およびパラメータは、強誘電体層１３０の結晶粒（または結晶子）が目標のアライメントを有するように成長され、結果として結晶粒の集合組織がもたらされるように選択することができる。

【0016】

いくつかの実施形態において、ＦｅＦＥＴ装置１００のゲート構造１１５のゲート長（ＧＬ）は、強誘電体層１３０の多結晶微細構造の平均粒径の少なくとも２倍（２Ｘ）である。本明細書において使用されるものとしての「平均粒径」という用語は当該技術分野の周知の用語であり、これは、既知の技法を使用して推定することができるパラメータを示すことを理解されたい。例えば、所与の材料の平均粒径を推定するための１つの技法は、「インターセプト」法として知られている。この方法によれば、所与の材料の結晶構造の顕微鏡写真（例えば、ＴＥＭ（透過型電子顕微鏡）またはＳＴＥＭ（走査型透過電子顕微鏡）微細構造画像）を通じて所与の長さ（Ｌ）の直線が引かれる。直線が交差する結晶粒の数（Ｎ）がカウントされる。次いで、平均粒径が（Ｌ）／（Ｎ）として求められる。

【0017】

さらに、強誘電体層１３０の強誘電特性に関して、いくつかの実施形態において、強誘電体層１３０は、複数の強誘電体ドメイン（例えば、領域Ｒ１および領域Ｒ２（図２Ａ～図２Ｄ））を有して形成される。本明細書に記載されている例示的な実施形態の文脈において、「強誘電体ドメイン」という用語は、その所与の領域に抗電場（例えば、抗電圧）を印加することによってその内で永続的な指向性自発分極を得ることができる強誘電体層１３０の領域を指す。上記で言及したように、強誘電材料は、抗電場の存在下で自発的に分極され得る。永続的な自発分極は、抗電場が除去された後の、正または負のいずれを問わず、強誘電材料内に残る残留分極（または残留分極電荷）を含む。抗電場は、強誘電材料に印加された場合、正分極電荷から負分極電荷への、および、その逆の切り替えを誘発するのに十分である電場の大きさを示す。概して、抗電圧は、抗電場値を乗算した強誘電体薄膜の厚さの関数である。

【0018】

いくつかの実施形態において、強誘電体層１３０は、少なくとも２つの強誘電体ドメインを含むように（強誘電体層１３０を形成するときにドメイン・エンジニアリング技法を使用して）構造的かつ強誘電的に構成され、第１の強誘電体ドメインは、第１のソース／ドレイン領域１１２に隣接する強誘電体層１３０の領域（例えば、領域Ｒ１）内に配置され、第２の強誘電体ドメインは、第２のソース／ドレイン領域１１４に隣接する強誘電体層１３０の領域（例えば、領域Ｒ２）内に配置される。ドメイン・エンジニアリングによれば、種々の領域（または強誘電体ドメイン）を、所望のサイズで形成することができる。いくつかの実施形態において、強誘電体層１３０の強誘電体ドメインは、同じであるかまたは実質的に同じである抗電場による自発分極を有する。これに関連して、強誘電体層１３０の種々の領域内の強誘電体ドメインの分極状態を、同じ（または実質的に同じ）抗電圧によって制御することができる。他の実施形態において、強誘電体層１３０は、例えば、強誘電体層１３０の多結晶微細構造の異なる結晶粒または結晶粒群によって自然に生じる多くの強誘電体ドメインを有するように形成される。

【0019】

その上、いくつかの実施形態において、第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４は、第１のソース／ドレイン領域１１２の内側の縁と第２のソース／ドレイン領域１１４の内側の縁との間のチャネル領域のチャネル長（ＣＬ）がゲート長（ＧＬ）未満であるように、ゲート構造１１５との目標量の重なりを有するように形成される。ゲート構造１１５と第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４との間の重なりの量は、データ（例えば、２ビットのデータ）をＦｅＦＥＴ装置１００に書き込むためのプログラミング動作（下記に論じるような）中に、ゲート電極１４０ならびに第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４に印加されるプログラミング電圧に応答して強誘電体層１３０の異なる領域Ｒ１およびＲ２内に分極極性をプログラムするのに十分な量の電場強度がゲート構造１１５と第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４との間に存在することを可能にすべきである。

【0020】

例えば、いくつかの実施形態において、ゲート構造１１５と第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４の各々との間の重なりの量は、強誘電体層１３０の少なくとも１つの平均粒径程度である。他の実施形態において、ゲート構造１１５と第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４の各々との間の重なりの量は、第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４の内側の縁とゲート構造１１５との間のフリンジング電場（fringing electrical fields）を含む、電場の合計が、強誘電体層１３０の種々の領域Ｒ１およびＲ２内の分極をプログラムするのに十分である状況において、強誘電体層１３０の平均粒径未満であり得る。

【0021】

他の実施形態において、ゲート構造１１５と第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４との間の重なりはない。より具体的には、いくつかの実施形態において、第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４の内側の縁は、ゲート構造１１５の側壁と実質的に位置整合され、結果、ゲート長（ＧＬ）はチャネル長（ＣＬ）と同じかまたは実質的に同じになる。ＦｅＦＥＴ装置１００は、第１のソース／ドレイン領域１１２と強誘電体層１３０の第１の領域Ｒ１との間のフリンジング電場が第１の領域Ｒ１内の分極極性を切り替える（また、それによってプログラムする）のに十分である状況、および、第２のソース／ドレイン領域１１４と強誘電体層１３０の第２の領域Ｒ２との間のフリンジング電場が第２の領域Ｒ２内の分極極性を切り替える（また、それによってプログラムする）のに十分である状況において、そのような「重なり合わない」構造構成を有することができる。これに関連して、第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４とゲート構造１１５との相対位置の文脈において使用されているものとして「隣接」という用語は、重なり合う構造構成および重なり合わない構造構成を含むように広く解釈されるべきであることを理解されたい。

【0022】

さらに、強誘電体層１３０の強誘電特性に関していくつかの実施形態において、強誘電体層１３０は、複数の強誘電体ドメイン（例えば、領域Ｒ１および領域Ｒ２（図２Ａ～図２Ｄ））を有するように形成される。本明細書に記載されている例示的な実施形態の文脈において、「強誘電体ドメイン」という用語は、その所与の領域に抗電場（例えば、抗電圧）を印加することによってその内で永続的な指向性自発分極を得ることができる強誘電体層１３０の領域を指す。上記で言及したように、強誘電材料は、抗電場の存在下で自発的に分極され得る。永続的な自発分極は、抗電場が除去された後の、正または負のいずれを問わず、強誘電材料内に残る残留分極（または残留分極電荷）を含む。抗電場は、強誘電材料に印加された場合、正分極電荷から負分極電荷への、および、その逆の切り替えを誘発するのに十分である電場の大きさを示す。概して、抗電圧は、抗電場値を乗算した強誘電体薄膜の厚さの関数である。

【0023】

いくつかの実施形態において、強誘電体層１３０は、少なくとも２つの強誘電体ドメインを含むように構造的かつ強誘電的に構成され、ここで、第１の強誘電体ドメインは、ソース領域１１２に隣接する強誘電体層１３０の領域（例えば、領域Ｒ１）内に配置され、第２の強誘電体ドメインは、ドレイン領域１１４に隣接する強誘電体層１３０の領域（例えば、領域Ｒ２）内に配置される。いくつかの実施形態において、強誘電体層１３０の強誘電体ドメインは、同じであるかまたは実質的に同じである抗電場による自発分極を有する。これに関連して、強誘電体層１３０の種々の領域内の強誘電体ドメインの分極状態を、同じ（または実質的に同じ）抗電圧によって制御することができる。

【0024】

図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄは、本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置を実装するためのＦｅＦＥＴ装置の複数の異なる分極状態を概略的に示す。特に、図２Ａ～図２Ｄは、図１のＦｅＦＥＴ装置１００の強誘電体層１３０の複数の異なる分極状態（２００－１、２００－２、２００－３、２００－４）を概略的に示し、各分極状態は、マルチ・レベルＦｅＦＥＴ装置を実装するためのＦｅＦＥＴ装置１００の異なる閾電圧に対応する。いくつかの実施形態において、ＦｅＦＥＴ装置１００は、少なくとも４つの異なる閾電圧に対応する少なくとも４つの異なる分極状態を有し、それによって、ＦｅＦＥＴ装置１００の異なる閾電圧に符号化される少なくとも４つの二値論理状態を得る（例えば、少なくとも２ビットの情報を記憶する）ように、構造的かつ電気的に構成される。図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄの例示的な実施形態において、ＦｅＦＥＴ装置１００はＮ型ＦｅＦＥＴを含むと仮定される。閾電圧Ｖ_Ｔは、ソース領域１１２とドレイン領域１１４との間のチャネル領域内に導電経路（反転チャネル）を作成するために必要とされる最小のゲート－ソース電圧（Ｖ_ＧＳ）を示す。

【0025】

より具体的には、図２Ａは、強誘電体層１３０のすべての領域Ｒ１およびＲ２（例えば、強誘電体ドメイン）が、「第１の極性」を有する残留分極（例えば、正味の負の強誘電体分極）を有する第１の分極状態２００－１を概略的に示し、ここでは、強誘電体層１３０を横断する電気双極子が、正極がゲート電極１４０へと方向付けられ、負極が基板１１０のチャネル領域へと方向付けられるように配向されている。図２Ａに示す第１の分極状態２００－１は、チャネル領域内の基板１１０の上面に対して正味の負電荷を提示し、それによって、基板１１０からの正（大多数）電荷担体を、チャネル領域内の基板１１０の表面に累積させる。第１の分極状態２００－１の正味の効果は、ＦｅＦＥＴ装置１００の閾電圧が増大し、結果、ＦｅＦＥＴ装置１００が第１の閾電圧Ｖ_Ｔ１を有することである。いくつかの実施形態において、ＦｅＦＥＴ装置１００の第１の閾電圧Ｖ_Ｔ１は、（０，０）の二値論理状態を表す。

【0026】

次に、図２Ｂは、強誘電体層１３０のすべての領域Ｒ１およびＲ２が、「第２の極性」を有する残留分極（例えば、正味の正の強誘電体分極）を有する第２の分極状態２００－２を概略的に示し、ここでは、強誘電体層１３０を横断する電気双極子が、負極がゲート電極１４０へと方向付けられ、正極が基板１１０のチャネル領域へと方向付けられるように配向されている。図２Ｂに示す第２の分極状態２００－２は、チャネル領域内の基板１１０の上面に対して正味の正電荷を提示し、それによって、基板１１０からの負（少数）電荷担体を、チャネル領域内の基板１１０の表面に累積させる（また、チャネル領域を反転させる）。この結果として、チャネル領域内のＰ型基板１１０の上面内にＮ型反転チャネルが形成され、これは、平衡状態（ゲート電圧、ドレイン電圧、またはソース電圧がＦｅＦＥＴ装置１００に印加されていないとき）中に存在する。第２の分極状態２００－２の正味の効果は、ＦｅＦＥＴ装置１００の閾電圧が（第１の閾電圧Ｖ_Ｔ１に対して）低減し、結果、Ｖ_Ｔ１＞Ｖ_Ｔ２であるとして、ＦｅＦＥＴ装置１００が第２の閾電圧Ｖ_Ｔ２を有することである。いくつかの実施形態において、ＦｅＦＥＴ装置１００の第２の閾電圧Ｖ_Ｔ２は、（１，１）の二値論理状態を表す。

【0027】

次に、図２Ｃは、（ソース領域１１２に隣接する）強誘電体層１３０の第１の領域Ｒ１が、第１の極性を有する残留分極（正味の負の強誘電体分極）を有し、（ドレイン領域１１４に隣接する）強誘電体層１３０の第２の領域Ｒ２が、第２の極性を有する残留分極（正味の正の強誘電体分極）を有する、第３の分極状態２００－３（例えば、部分分極状態）を概略的に示す。この例示的な実施形態において、強誘電体層１３０の第１の領域Ｒ１内の負の強誘電体分極は、ソース領域１１２に隣接するチャネル領域の部分に対して正味の負電荷を提示し、それによって、基板１１０からの正（大多数）電荷担体を、ソース領域１１２に隣接し、第１の領域Ｒ１に位置整合されたチャネル領域の部分内の基板１１０の表面に累積させる。加えて、強誘電体層１３０の第２の領域Ｒ２内の正の強誘電体分極は、ドレイン領域１１４に隣接するチャネル領域の部分に対して正味の正電荷を提示し、それによって、負（少数）電荷担体を、ドレイン領域１１４に隣接し、第２の領域Ｒ２に位置整合されたチャネル領域の部分内の基板１１０の表面に累積させる。

【0028】

第３の分極状態２００－３の正味の効果は、領域Ｒ１およびＲ２がそれぞれ異なる閾電圧Ｖ_Ｔ＿Ｒ１およびＶ_Ｔ＿Ｒ２を有することであり、Ｖ_Ｔ＿Ｒ１はＶ_Ｔ１と同じであるかまたは実質的に同じであり、Ｖ_Ｔ＿Ｒ２はＶ_Ｔ２と同じであるかまたは実質的に同じである。この事例において、第３の分極状態２００－３の正味の効果は、ＦｅＦＥＴ装置１００が、異なる閾電圧Ｖ_Ｔ＿Ｒ１およびＶ_Ｔ＿Ｒ２に起因するチャネル領域に沿った電荷分布に変動に基づく「実効的」な第３の閾電圧Ｖ_Ｔ３を有することである。下記にさらに詳細に説明するように、「実効的」な第３の閾電圧Ｖ_Ｔ３は、主に、ＦｅＦＥＴ装置１００がＦｅＦＥＴ装置１００の状態を読み出すために飽和モードにおいて動作されているときに作成されるピンチ・オフ反転チャネル１５０－３に位置整合されている、第１の領域Ｒ１内の分極極性（第１の極性）に基づく。この事例において、第３の分極状態２００－３の結果として、ＦｅＦＥＴ装置１００の閾電圧が（第１の閾電圧Ｖ_Ｔ１に対して）低減し、結果、Ｖ_Ｔ１＞Ｖ_Ｔ３＞Ｖ_Ｔ２であるとして、実効的な第３の閾電圧Ｖ_Ｔ３が、Ｖ_Ｔ１とＶ_Ｔ２との間の値を有することである。いくつかの実施形態において、ＦｅＦＥＴ装置１００の実効的な第３の閾電圧Ｖ_Ｔ３は、（０，１）の二値論理状態を表す。

【0029】

次に、図２Ｄは、（ソース領域１１２に隣接する）強誘電体層１３０の第１の領域Ｒ１が、第２の極性を有する残留分極（正味の正の強誘電体分極）を有し、（ドレイン領域１１４に隣接する）強誘電体層１３０の第２の領域Ｒ２が、第１の極性を有する残留分極（正味の負の強誘電体分極）を有する、第４の分極状態２００－４（例えば、部分分極状態）を概略的に示す。この例示的な実施形態において、強誘電体層１３０の第１の領域Ｒ１内の正の強誘電体分極は、ソース領域１１２に隣接するチャネル領域の部分に対して正味の正電荷を提示し、それによって、基板１１０からの負（少数）電荷担体を、ソース領域１１２に隣接し、第１の領域Ｒ１に位置整合されたチャネル領域の部分内の基板１１０の表面に累積させる。加えて、強誘電体層１３０の第２の領域Ｒ２内の負の強誘電体分極は、ドレイン領域１１４に隣接するチャネル領域の部分に対して正味の負電荷を提示し、それによって、正（大多数）電荷担体を、ドレイン領域１１４に隣接し、第２の領域Ｒ２に位置整合されたチャネル領域の部分内の基板１１０の表面に累積させる。

【0030】

第４の分極状態２００－４の正味の効果は、領域Ｒ１およびＲ２がそれぞれ異なる閾電圧Ｖ_Ｔ＿Ｒ１およびＶ_Ｔ＿Ｒ２を有することであり、Ｖ_Ｔ＿Ｒ１はＶ_Ｔ２と同じであるかまたは実質的に同じであり、Ｖ_Ｔ＿Ｒ２はＶ_Ｔ１と同じであるかまたは実質的に同じである。この事例において、第４の分極状態２００－４の正味の効果は、ＦｅＦＥＴ装置１００が、異なる閾電圧Ｖ_Ｔ＿Ｒ１およびＶ_Ｔ＿Ｒ２に起因するチャネル領域に沿った電荷分布に変動に基づく「実効的」な第４の閾電圧Ｖ_Ｔ４を有することである。下記にさらに詳細に説明するように、「実効的」な第４の閾電圧Ｖ_Ｔ４は、主に、ＦｅＦＥＴ装置１００がＦｅＦＥＴ装置１００の状態を読み出すために飽和モードにおいて動作されているときに作成されるピンチ・オフ反転チャネル１５０－４に位置整合されている、第１の領域Ｒ１内の分極極性（第２の極性）に基づく。この事例において、第４の分極状態２００－４の結果として、ＦｅＦＥＴ装置１００の閾電圧が（第１の閾電圧Ｖ_Ｔ１および実効的な第３の閾電圧Ｖ_Ｔ３に対して）低減し、結果、Ｖ_Ｔ１＞Ｖ_Ｔ３＞Ｖ_Ｔ４＞Ｖ_Ｔ２であるとして、実効的な第４の閾電圧Ｖ_Ｔ４が、Ｖ_Ｔ２とＶ_Ｔ３との間の値を有することである。いくつかの実施形態において、ＦｅＦＥＴ装置１００の実効的な第４の閾電圧Ｖ_Ｔ４は、（１，０）の二値論理状態を表す。

【0031】

図２Ａ～図２Ｄの例示的な実施形態において、第１の閾電圧Ｖ_Ｔ１および第２の閾電圧Ｖ_Ｔ２は、ＦｅＦＥＴ装置１００の最大の「メモリ・ウィンドウ」（ＭＷ）を規定し（すなわち、ＭＷ＝Ｖ_Ｔ１－Ｖ_Ｔ２）、Ｖ_Ｔ１は、最大の閾電圧を表し、Ｖ_Ｔ２は、ＦｅＦＥＴ装置１００の最小の閾電圧を表す。図２Ａおよび図２Ｂの例示的な実施形態は、ＦｅＦＥＴ装置１００の強誘電体層１３０の全体が正味の正分極極性または正味の負分極極性を有する、ＦｅＦＥＴ装置１００の「完全に分極した状態」（または完全分極状態）を示す。他方、実効閾電圧Ｖ_Ｔ３およびＶ_Ｔ４は、閾電圧Ｖ_Ｔ１～Ｖ_Ｔ２の範囲内に入る値を有し、その結果、Ｖ_Ｔ３＞Ｖ_Ｔ４となり、またその結果、Ｖ_Ｔ１＞Ｖ_Ｔ３＞Ｖ_Ｔ４＞Ｖ_Ｔ２となる。図２Ｃおよび図２Ｄの例示的な実施形態は、ＦｅＦＥＴ装置１００の強誘電体層１３０の異なる領域Ｒ１およびＲ２が異なる正味の分極極性（例えば、正味の正分極極性または正味の負分極極性）を有する、ＦｅＦＥＴ装置１００の「部分的に分極した状態」（または部分分極状態）を示す。これに関連して、ＦｅＦＥＴ装置１００の閾電圧の変調は、チャネル領域に沿った強誘電体分極分布の極性によって達成される。図２Ａ～図２Ｄに示す複数の異なる分極状態は、下記にさらに詳細に論じるようなプログラミング動作を実施することによって得られる。

【0032】

いくつかの実施形態において、ＦｅＦＥＴ装置１００の二値論理状態（例えば、（０，０）、（０，１）、（１，０）、または（１，１））は、第１の電圧（ＶＧ＿Ｒｅａｄ）をゲート端子に印加し、第２の電圧（ＶＤ＿Ｒｅａｄ）をドレイン端子に印加し、ソースおよび基板ボディ端子を接地して、結果生じるドレイン電流（Ｉ_Ｄ）を「読み出し電流」として検知することを含む、読み出し動作を実施することによって判定される。いくつかの実施形態において、検知されたドレイン電流は、ＦｅＦＥＴ装置１００の複数の異なる分極状態のそれぞれに対応する複数の異なる基準電流レベルと比較されて、ＦｅＦＥＴ装置１００の二値論理状態（例えば、（０，０）、（０，１）、（１，０）、または（１，１））が判定される。

【0033】

いくつかの実施形態において、チャネル領域内の反転チャネルの「ピンチ・オフ」が存在する「飽和モード」においてＦｅＦＥＴ装置１００が動作する読み出し動作が実施される。例えば、図２Ａ、図２Ｂ、図２Ｃ、および図２Ｄは、それぞれの「ピンチ・オフ」反転チャネル１５０－１、１５０－２、１５０－３、および１５０－４（より一般的には反転チャネル１５０）がソース領域１１２とドレイン領域１１４との間のチャネル領域内に形成されている（読み出し動作中）飽和モードにおいてＦｅＦＥＴ装置１００が動作している状態を概略的に示す。「ピンチ・オフ」反転チャネル１５０－１、１５０－２、１５０－３、および１５０－４は、ソース領域１１２からチャネル長ＣＬ未満の長さで延在し、それによって、反転チャネル１５０の端部とドレイン領域１１４との間に「ピンチ・オフ領域」が生じるように概略的に示される。図２Ａ、図２Ｂ、図２Ｃ、および図２Ｄに概略的に示すように、それぞれの「ピンチ・オフ」反転チャネル１５０－１、１５０－２、１５０－３、および１５０－４は異なるサイズ（例えば、異なる長さ）を有し、結果として、チャネル領域がそれぞれ異なる長さＰＬ１、ＰＬ２、ＰＬ３、およびＰＬ４を有する「ピンチ・オフ領域」が生じ、ここで、ＰＬ１＞ＰＬ３＞ＰＬ４＞ＰＬ２である。

【0034】

このように、読み出し動作を実施するとき、ＦｅＦＥＴ装置１００の閾電圧Ｖ_Ｔ（例えば、Ｖ_Ｔ１、Ｖ_Ｔ２、Ｖ_Ｔ３、またはＶ_Ｔ４）は、ソース領域１１２に隣接する「ピンチ・オフ」反転チャネル１５０と位置整合されている強誘電体層１３０の領域（例えば、領域Ｒ１）の分極極性に少なくとも部分的に基づいて変調される。閾電圧のこの変調は、図２Ｃおよび図２Ｄに概略的に示すような分極状態に特に関連し、ここでは、チャネル領域に沿った強誘電体層１３０の複数の異なる領域（例えば、領域Ｒ１およびＲ２）内の分極分布が、例えば、「ピンチ・オフ」反転チャネル１５０に位置整合されているかまたは位置整合されていない強誘電体層１３０の領域（例えば、Ｒ１およびＲ２）の極性に依存して、ＦｅＦＥＴ装置１００の実効閾電圧Ｖ_Ｔ３およびＶ_Ｔ４（および、したがって飽和モードにおける読み出し動作中に生成されるドレイン電流のレベル）に有意な影響を及ぼす。

【0035】

例えば、図２Ｃおよび図２Ｄに概略的に示すように、読み出し動作中にＦｅＦＥＴ装置１００を飽和モードにおいて動作させる結果として、それぞれの「ピンチ・オフ」反転チャネル１５０－３および１５０－４が、強誘電体層１３０（ソース領域１１２に隣接する）の第１の領域Ｒ１と実質的に位置整合されるかまたは重なり合う。これに関連して、図２Ｃおよび図２Ｄに示すような異なる分極状態２００－３および２００－４のＦｅＦＥＴ装置１００の実効的な第３の閾電圧Ｖ_Ｔ３および実効的な第４の閾電圧Ｖ_Ｔ４の（例えば、論理状態（０，１）と（１，０）との間の）差が、それぞれの「ピンチ・オフ」反転チャネル１５０－３および１５０－４に実質的に位置整合されていないドレイン領域１１４に隣接する強誘電体層１３０の第２の領域Ｒ２の分極極性と比較して、それぞれの「ピンチ・オフ」反転チャネル１５０－３および１５０－４に実質的に位置整合されているかまたは他の場合に重なり合っている強誘電体層１３０の領域Ｒ１の分極極性に依存して、より顕著になる（より変調される）。ＦｅＦＥＴ装置１００が読み出し動作中に飽和モードにおいて動作されない場合、領域Ｒ１およびＲ２の異なる分極極性単独に関係なく、異なる分極状態２００－３および２００－４の間のＦｅＦＥＴ装置１００の実効的な第３の閾電圧Ｖ_Ｔ３および実効的な第４の閾電圧Ｖ_Ｔ４の差が少なくなる（または差がなくなる）であろう。

【0036】

例えば、ＦｅＦＥＴ装置１００が読み出し動作中に三極（triode）（線形）領域内で動作される場合、結果もたらされる反転チャネルは、チャネル領域（ピンチ・オフなし）のチャネル長（ＣＬ）全体に沿って延在し、したがって、反転チャネル全体が、強誘電体層１３０の領域Ｒ１およびＲ２内の分極によって変調される。この事例において、図２Ｃおよび図２Ｄに概略的に示すような領域Ｒ１およびＲ２の異なる分極極性にかかわらず、分極状態２００－３と２００－４の両方が反転チャネル全体に対する同様の変調効果を有し、したがって、異なる分極状態２００－３および２００－４に対するＦｅＦＥＴ装置１００の実効的な閾電圧Ｖ_Ｔ３およびＶ_Ｔ４の間の差別化のレベルを低減する。他方、上記で言及したように、ピンチ・オフが発生する飽和モードにおいてＦｅＦＥＴ装置１００を動作させるとき、異なる分極状態２００－３および２００－４は、それぞれの反転チャネル１５０－３および１５０－４を変調するに際して異なる役割を果たし、結果、ＦｅＦＥＴ装置１００は、それぞれの分極状態２００－３および２００－４（例えば、論理状態（０，１）および（１，０））について実効閾電圧Ｖ_Ｔ３およびＶ_Ｔ４のより大きい差および識別可能性を呈する。

【0037】

図３Ａ、図３Ｂ、および図３Ｃは、本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の状態を判定するための読み出し動作を実施するための方法を概略的に示す。特に、図３Ａ～図３Ｃは、マルチ・レベルＦｅＦＥＴ装置からデータ（例えば、２ビットのデータ）を読み出すための方法を示す。いくつかの実施形態において、図３Ａは、図２Ａ～図２Ｄに示す分極状態および関連付けられる閾電圧（例えば、Ｖ_Ｔ１、Ｖ_Ｔ２、Ｖ_Ｔ３、またはＶ_Ｔ４）のうちのいずれか１つを有することができる、Ｎ型ＦｅＦＥＴ装置１００に対して実施される読み出し動作３００を概略的に示す。例示を目的として、Ｎ型ＦｅＦＥＴ装置１００は、ＦｅＦＥＴ装置１００がメモリ装置（例えば、図６）の不揮発性メモリ・セルのアレイ内に含まれる不揮発性メモリ・セルのアクセス（選択）トランジスタと記憶要素の両方として動作する、シングル・トランジスタ（１Ｔ）メモリ・セル・アーキテクチャにおいて実装されると仮定される。図３Ａに示す例示的な構成において、ゲート電極１４０は、ワード線（ＷＬ）に接続されており、ドレイン領域１１４は、ビット線（ＢＬ）に接続されており、ソース領域１１２は、ソース線（ＳＬ）に接続されており、ソース線（ＳＬ）は接地ＧＮＤ３０２（例えば、Ｖ＝０）に接続されている。加えて、図３Ａに具体的には示されていないが、基板１１０のボディ端子（またはウェル端子）が接地ＧＮＤ３０２に接続されていると仮定される。その上、論述を目的として、図３Ａに示すように、ＦｅＦＥＴ装置１００のチャネル領域内のドレイン電流Ｉ_Ｄ（少数担体）がソース領域１１２からドレイン領域１１４へと流れると仮定される。

【0038】

上記で言及したように、いくつかの実施形態において、読み出し動作は、第１の電圧ＶＧ＿Ｒｅａｄをワード線に印加し、第２の電圧ＶＤ＿Ｒｅａｄをビット線ＢＬに印加することによって実施される。第１の電圧ＶＧ＿Ｒｅａｄ（またはゲート－ソース／基板電圧（Ｖ_ＧＳ））は、ＦｅＦＥＴ装置１００がＦｅＦＥＴ装置１００のすべての論理状態（閾電圧において符号化される）について「オンになる」ことを保証するために、プログラムされているＦｅＦＥＴ装置１００の最大の可能な閾電圧Ｖ_Ｔ（例えば、Ｖ_Ｔ１）よりも大きい大きさ（magnitude）を有する。加えて、読み出し動作が、結果としてＦｅＦＥＴ装置１００の論理状態を変化させないように、第１の電圧ＶＧ＿Ｒｅａｄの大きさは、ＦｅＦＥＴ装置１００の強誘電体層１３０の強誘電体ドメインの分極状態を切り替えるための「抗電圧」の大きさよりも小さくするべきである。

【0039】

その上、第２の電圧ＶＤ＿Ｒｅａｄ（またはドレイン－ソース電圧（Ｖ_ＤＳ））は、読み出し動作中、ＦｅＦＥＴ装置１００がすべての閾電圧（例えば、Ｖ_Ｔ１、Ｖ_Ｔ２、実効Ｖ_Ｔ３、または実効Ｖ_Ｔ４）について飽和モードにおいて動作することを保証するように選択される大きさを有する。当該技術分野において知られているように、ＭＯＳＦＥＴ装置は、Ｖ_ＧＳ＞Ｖ_ＴかつＶ_ＤＳ≧（Ｖ_ＧＳ－Ｖ_Ｔ）であるときに飽和動作モードになる。いくつかの実施形態において、ＶＤ＿Ｒｅａｄの大きさは、ＦｅＦＥＴ装置１００の最低閾電圧、例えば、Ｖ_Ｔ２（図２Ｂ）に対応する論理状態に基づいて選択される。より具体的には、読み出し動作中、ＦｅＦＥＴ装置１００は、第２の電圧ＶＤ＿Ｒｅａｄの大きさが、ＶＤ＿Ｒｅａｄ＞（ＶＧ＿Ｒｅａｄ－Ｖ_Ｔ２）であるレベルに設定されるとき、すべての論理状態について飽和モードにおいて動作する。このように読み出し動作中、ＦｅＦＥＴ装置１００は、ＦｅＦＥＴ装置１００のすべての可能な分極状態、または閾電圧Ｖ_Ｔ１、Ｖ_Ｔ２、Ｖ_Ｔ３、およびＶ_Ｔ４について、飽和モードにおいて動作している。

【0040】

例示を目的として、図３Ｂは、例示的なＮ型ＦｅＦＥＴ装置１００の飽和動作モードを説明するのに適用可能である、増大する値のゲート－ソース／基板（Ｖ_ＧＳ）電圧（Ｖ_ＧＳ＝Ｖ_Ｔから開始）に対するＭＯＳＦＥＴドレイン電流（Ｉ_Ｄ）対ドレイン－ソース電圧（Ｖ_ＤＳ）を表す複数の曲線３１０をグラフで示す。Ｖ_ＧＳ＜Ｖ_Ｔ（Ｖ_Ｔ＝Ｖ_Ｔ１、Ｖ_Ｔ２、Ｖ_Ｔ３、またはＶ_Ｔ４）であるとき、ＦｅＦＥＴ装置１００は、ドレイン電流のＩ_Ｄがソース領域１１２からドレイン領域１１４へと流れない「カット・オフ」または「閾値以下（subthreshold）」モードになる。図３Ｂに示すように、ＦｅＦＥＴ装置１００は、Ｖ_ＧＳ＞Ｖ_ＴかつＶ_ＤＳ＜Ｖ_ＧＳ－Ｖ_Ｔであるときに「線形領域」または「オーミックモード」に入る。線形領域において、ソース領域１１２とドレイン領域１１４との間のチャネル領域内に反転チャネルが作成され、ここで、ドレイン電流Ｉ_ＤはＶ_ＤＳの増大と伴に増大する。図３Ｂにさらに示すように、ＦｅＦＥＴ装置１００は、Ｖ_ＧＳ＞Ｖ_ＴかつＶ_ＤＳ≧（Ｖ_ＧＳ－Ｖ_Ｔ）であるときに「飽和モード」または「活性モード」に入る。線形領域と飽和領域との間の境界は、図３Ｂにおいて、上向きの放物曲線３１２によって描写されている。複数の異なるＶ_ＧＳ曲線は、Ｖ_ＤＳ＝（Ｖ_ＧＳ－Ｖ_Ｔ）である各点において境界曲線３１２と交差する。飽和モードにおいて、所与のＶ_ＧＳおよびＶ_Ｔについて、ドレイン電流Ｉ_Ｄは、Ｖ_ＤＳに関係なく実質的に一定のままである。

【0041】

線形領域において、反転チャネル１５０は、ソース領域１１２とドレイン領域１１４との間のチャネル領域のチャネル長（ＣＬ）全体にわたって延在する。ＦｅＦＥＴ装置１００が最初に飽和領域Ｖ_ＤＳ＝（Ｖ_ＧＳ－Ｖ_Ｔ）に入るとき、反転チャネル１５０は、テーパリング（tapering）およびドレイン領域１１４に隣接してチャネル・ピンチング（channel pinching）を呈する。しかしながら、Ｖ_ＤＳが増大するにつれて（例えば、Ｖ_ＤＳ＞Ｖ_ＧＳ－Ｖ_Ｔ）、反転チャネル１５０の長さが短くなり（チャネル長変調（ＣＬＭ）として知られる）、図３Ａに概略的に示すように、反転チャネル１５０の端部とドレイン領域１１４との間に「ピンチ・オフ領域」が作成され、ここで、「ピンチ・オフ領域」は、非反転半導体材料（例えば、非反転シリコン）を有する空乏領域を含む。

【0042】

ＦｅＦＥＴ装置１００がオンにされてＶ_ＧＳ＞Ｖ_Ｔになると、ゲート－ソース／基板電圧（基板１１０およびソース領域１１２が同じ電位に接続されていると仮定する）に起因してチャネル領域内で、および、チャネル領域にわたって電荷が蓄積する（反転チャネルが作成される）。Ｖ_ＤＳが印加されると、反転チャネルの誘導電荷密度が、チャネル領域に沿って変化する。Ｖ_ＤＳがＶ_{ＤＳ＿ｓａｔ}＝Ｖ_ＧＳ－Ｖ_Ｔのレベルに達すると、ドレイン領域１１４に隣接する実効ゲート－基板電圧（Ｖ_ＥＦＦ）がＶ_ＥＦＦ＝Ｖ_ＧＳ－Ｖ_{ＤＳ＿ｓａｔ}＝Ｖ_Ｔになり、これはちょうど、（反転チャネル１５０の「ピンチ・オフ」が始まることによって）ドレイン領域１１４に隣接する反転チャネル層１５０を形成するのに十分である。ドレイン領域１１４に印加される電圧がＶ_{ＤＳ＿ｓａｔ}を超えて増大すると、ドレイン領域１１４の付近のゲート－基板電圧がＶ_Ｔを下回って低減し、結果として、反転チャネルが形成されないピンチ・オフ領域が作成される。ピンチ・オフ領域において、ゲート－基板電圧は、反転層を形成するのに不十分であり、したがって、ピンチ・オフ領域は、移動性の少数担体を欠く空乏領域になる。しかしながら、反転チャネル１５０からピンチ・オフ領域に入る少数電荷担体は、ピンチ・オフ領域を横断する電圧電位（Ｖ_ＤＳ）によってピンチ・オフ領域にわたってドレイン領域１１４へと加速される。

【0043】

上記で言及したように、読み出し動作中に飽和モードにおいてＦｅＦＥＴ装置１００を動作させるプロセスは、例えば、ソース領域１１２に隣接する短くなった反転チャネル１５０に実質的に位置整合されている強誘電体層１３０の領域（例えば、Ｒ１）内の残留分極の極性に基づいて、ＦｅＦＥＴ装置１００の異なる閾電圧間のより大きい変調および差別化を可能にする。特に、上記で説明したように、ＦｅＦＥＴ装置１００の閾電圧間の変調および差別化は、図２Ｃおよび図２Ｄに示すように、ＦｅＦＥＴ装置１００の部分分極状態においてより有意であり、ここで、ソース領域１１２に隣接する強誘電体層１３０の第１の領域Ｒ１（「ピンチ・オフ」反転チャネル１５０に実質的に位置整合されている）内の残留分極の極性は、ドレイン領域１１４に隣接する強誘電体層１３０の第２の領域Ｒ２（ピンチ・オフ領域に実質的に位置整合されている）内の残留分極の極性が実効閾電圧Ｖ_Ｔ３およびＶ_Ｔ４に対して及ぼす最小の変調効果と比較して、それぞれ実効閾電圧Ｖ_Ｔ３およびＶ_Ｔ４の大きさに対してより大きい変調効果、および、それらの間のより大きい差別化を提供する。言い換えれば、ドレイン領域１１４に隣接する強誘電体層１３０の第２の領域Ｒ２内の残留分極の極性は、ＦｅＦＥＴ装置１００の閾電圧Ｖ_Ｔに対するいくらかの変調効果を有する一方で、ソース領域１１２に隣接する強誘電体層１３０の第１の領域Ｒ１内の残留分極の極性は、ＦｅＦＥＴ装置１００が飽和モードにある状態で読み出し動作が実施される場合に、ＦｅＦＥＴ装置１００の閾電圧Ｖ_Ｔに対してより大きい変調効果を有する。

【0044】

図３Ｃは、本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の読み出し動作の実施と関連付けられる動作条件およびパラメータを示す表３２０を含む。より具体的には、図３Ｃは、（ｉ）図２Ａ～図２Ｄに示すようなＦｅＦＥＴ装置１００の異なる分極状態に相関付けられる異なる閾電圧Ｖ_Ｔ１、Ｖ_Ｔ２、実効Ｖ_Ｔ３、および実効Ｖ_Ｔ４、（ｉｉ）それぞれの閾電圧Ｖ_Ｔ１、Ｖ_Ｔ２、実効Ｖ_Ｔ３、および実効Ｖ_Ｔ４に相関付けられる異なる基準電流Ｉ_Ｄ１、Ｉ_Ｄ２、Ｉ_Ｄ３、およびＩ_Ｄ４、ならびに（ｉｉｉ）ＦｅＦＥＴ装置１００のそれぞれの閾電圧Ｖ_Ｔ１、Ｖ_Ｔ２、実効Ｖ_Ｔ３、および実効Ｖ_Ｔ４に符号化されている論理二値状態（０，０）、（１，１）、（０，１）、および（１，０）を示す。いくつかの実施形態において、基準電流Ｉ_Ｄ１、Ｉ_Ｄ２、Ｉ_Ｄ３、およびＩ_Ｄ４は、固定ＶＧ＿Ｒｅａｄがゲート／ＷＬに印加され、固定ＶＤ＿Ｒｅａｄがドレイン／ＢＬに印加され、ソース／基板が接地（０Ｖ）に接続されている状態で、ＦｅＦＥＴ装置１００が読み出し動作中に飽和モードにおいて動作されるときに、異なる閾電圧Ｖ_Ｔ１、Ｖ_Ｔ２、実効Ｖ_Ｔ３、および実効Ｖ_Ｔ４に基づいてＦｅＦＥＴ装置１００によって生成される、予期されるドレイン電流Ｉ_Ｄを表す。

【0045】

いくつかの実施形態において、読み出し動作中、ＦｅＦＥＴ装置１００の論理状態は、飽和モードにおいて動作しているときにＦｅＦＥＴ装置１００によって生成されるドレイン電流Ｉ_Ｄを検知し、次いで、検知されたドレイン電流Ｉ_Ｄを基準電流Ｉ_Ｄ１、Ｉ_Ｄ２、Ｉ_Ｄ３、およびＩ_Ｄ４の各々と比較して、検知された電流Ｉ_Ｄと関連付けられる論理状態を判定することによって決定される。比較プロセスは、例えば、電流モード・センス増幅器の実装、および他の既知の方法などの、既知の技法を使用して実施することができる。比較は、検知された電流Ｉ_Ｄの大きさが所与の基準電流の大きさと同じまたは類似すると（所与のマージン以内で）判定される場合に、検知された電流Ｉ_Ｄが所与の基準電流Ｉ_Ｄ１、Ｉ_Ｄ２、Ｉ_Ｄ３、またはＩ_Ｄ４に一致するとみなされるように、実施される。

【0046】

Ｖ_Ｔ１＞実効Ｖ_Ｔ３＞実効Ｖ_Ｔ４＞Ｖ_Ｔ２である例示的な実施形態において、基準電流の大きさは、Ｉ_Ｄ２＞Ｉ_Ｄ４＞Ｉ_Ｄ３＞Ｉ_Ｄ１だけ異なる。異なる基準電流の大きさは、ＦｅＦＥＴ装置１００が読み出し動作中に飽和モードにおいて動作されるときに、ＦｅＦＥＴ装置１００のそれぞれの異なる分極状態（図２Ａ～図２Ｄ）の結果として読み出し動作中に生成されるドレイン電流Ｉ_Ｄの予期される大きさを表す。ＦｅＦＥＴ装置１００が飽和モードにある状態で単一の読み出し動作を実施する結果として生成されるドレイン電流Ｉ_Ｄを検知することによってＦｅＦＥＴ装置１００の異なる部分分極状態（例えば、図２Ｃおよび図２Ｄに示すような異なる部分分極状態２００－３および２００－４）間で十分に区別するための異なる実効閾電圧Ｖ_Ｔ３およびＶ_Ｔ４間のマージンまたは差異が不十分である事例が存在し得る（例えば、システム・ノイズ、またはプログラミングに起因する異なる領域Ｒ１およびＲ２内の部分分極の量の変動など）。

【0047】

そのような事例では、他の実施形態において、ＦｅＦＥＴ装置の部分分極状態（または二値論理状態）は、反対の極性の読み出し電圧が第１のソース／ドレイン領域１１２および第２のソース／ドレイン領域１１４に印加される２つの読み出し動作を実施することによって、マルチ・レベルＦｅＦＥＴ装置の第１の領域Ｒ１および第２の領域Ｒ２内に存在する異なる閾電圧（例えば、Ｖ_Ｔ＿Ｒ１およびＶ_Ｔ＿Ｒ２）を読み出すことによって判定される。例えば、ＦｅＦＥＴ装置１００の部分分極状態を読み出すために、ＦｅＦＥＴ装置１００が飽和モードにあって、第１の領域Ｒ１（閾電圧Ｖ_Ｔ＿Ｒ１を有する）と実質的に位置整合されているピンチ・オフ反転チャネルによって生成される第１のドレイン電流Ｉ_Ｄ＿Ｒ１を検知するための第１の読み出し動作（第１の読み出し極性）が実施される。ＦｅＦＥＴ装置１００が飽和モードにあって、第２の領域Ｒ２（閾電圧Ｖ_Ｔ＿Ｒ１を有する）と実質的に位置整合されているピンチ・オフ反転チャネルによって生成される第２のドレイン電流Ｉ_Ｄ＿Ｒ２を検知するための第２の読み出し動作（第２の読み出し極性）が実施される。第１のドレイン電流Ｉ_Ｄ＿Ｒ１と第２のドレイン電流Ｉ_Ｄ＿Ｒ２との大きさが比較される。第１のドレイン電流Ｉ_Ｄ＿Ｒ１の大きさが第２のドレイン電流の大きさよりも小さいと判定されるとき（Ｉ_Ｄ＿Ｒ１＜Ｉ_Ｄ＿Ｒ２）、Ｖ_Ｔ＿Ｒ１＞Ｖ_Ｔ＿Ｒ２であり、ＦｅＦＥＴ装置１００が図２Ｃに示すような部分分極状態２００－３を有すると判定することができる。他方、第１のドレイン電流Ｉ_Ｄ＿Ｒ１の大きさが第２のドレイン電流の大きさよりも大きいと判定されるとき（Ｉ_Ｄ＿Ｒ１＞Ｉ_Ｄ＿Ｒ２）、Ｖ_Ｔ＿Ｒ１＜Ｖ_Ｔ＿Ｒ２であり、ＦｅＦＥＴ装置１００が図２Ｄに示すような部分分極状態２００－４を有すると判定することができる。

【0048】

例えば、図３Ｄおよび図３Ｅは、本開示の別の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の状態を判定するための読み出し動作を実施するための方法を概略的に示す。例示を目的として、図３Ｄおよび図３Ｅは、（第１のソース／ドレイン領域１１２に隣接する）強誘電体層１３０の第１の領域Ｒ１が、第１の極性を有する残留分極（例えば、正味の負の強誘電体分極）を有し、（第２のソース／ドレイン領域１１４に隣接する）強誘電体層１３０の第２の領域Ｒ２が、第２の極性を有する残留分極（例えば、正味の正の強誘電体分極）を有する、図２Ｃに示すＦｅＦＥＴ装置の第３の分極極性２００－３（例えば、部分分極状態）を判定するための読み出し動作を実施するための方法を概略的に示す。部分分極状態２００－３によれば、第１の領域Ｒ１が、第１の領域Ｒ１内の残留分極の第１の極性に対応する閾電圧Ｖ_Ｔ＿Ｒ１を有し、第２の領域Ｒ２が、第２の領域内の残留分極の第２の極性に対応する閾電圧Ｖ_Ｔ＿Ｒ２を有すると仮定され、Ｖ_Ｔ＿Ｒ１＞Ｖ_Ｔ＿Ｒ２である。

【0049】

ＦｅＦＥＴ装置１００の部分分極状態を読み出すために、ＦｅＦＥＴ装置１００が飽和モードにあって、第１の領域Ｒ１（閾電圧Ｖ_Ｔ＿Ｒ１を有する）と実質的に位置整合されているピンチ・オフ反転チャネルによって生成される第１のドレイン電流Ｉ_Ｄ＿Ｒ１を検知するための第１の読み出し動作（第１の読み出し極性）が実施される。例えば、図３Ｄに示すように、第１の読み出し構成において、第１のソース／ドレイン領域１１２は、ソース領域（ソース線ＳＬに接続されている）として構成され、第２のソース／ドレイン領域１１４は、ドレイン領域（ビット線ＢＬに接続されている）として構成され、ここで、ソース線ＳＬが接地電圧ＧＮＤに接続された状態で正電圧ＶＧ＿Ｒｅａｄがワード線ＷＬに印加され（結果、正のＶ_ＧＳがゲート電極１４０および第１のソース／ドレイン領域１１２間に印加される）、正電圧ＶＤ＿Ｒｅａｄがビット線ＢＬに印加される（結果、第１のソース／ドレイン領域１１２が接地電圧ＧＮＤに接続された状態で正電圧Ｖ_ＤＳが第２のソース／ドレイン領域１１４に印加される）。図３Ｄに示す第１の読み出し構成によれば、読み出し動作は、第１のソース／ドレイン領域１１２から延在する、結果生じるピンチ・オフ反転チャネル１５０－３に位置整合されている第１の領域Ｒ１の閾電圧Ｖ_Ｔ＿Ｒ１に主に基づいて、読み出し電流Ｉ_Ｄ＿Ｒ１を生成する。

【0050】

次に、ＦｅＦＥＴ装置１００が飽和モードにあって、第２の領域Ｒ２（閾電圧Ｖ_Ｔ＿Ｒ２を有する）と実質的に位置整合されているピンチ・オフ反転チャネルによって生成される第２のドレイン電流Ｉ_Ｄ＿Ｒ２を検知するための第２の読み出し動作（第２の読み出し極性）が実施される。例えば、図３Ｅに示すように、第２の読み出し構成において、第１のソース／ドレイン領域１１２は、ドレイン領域（ソース線ＳＬに接続されている）として構成され、第２のソース／ドレイン領域１１４は、ソース領域（ビット線ＢＬに接続されている）として構成され、ここで、ビット線ＢＬが接地電圧ＧＮＤに接続された状態で正電圧ＶＧ＿Ｒｅａｄがワード線ＷＬに印加され（結果、正Ｖ_ＧＳがゲート電極１４０および第２のソース／ドレイン領域１１４間に印加される）、正電圧ＶＤ＿Ｒｅａｄがソース線ＳＬに印加される（結果、第２のソース／ドレイン領域１１４が接地電圧ＧＮＤに接続された状態で正電圧Ｖ_ＤＳが第１のソース／ドレイン領域１１２に印加される）。図３Ｅに示す第２の読み出し構成によれば、読み出し動作は、第２のソース／ドレイン領域１１４から延在する、結果生じるピンチ・オフ反転チャネル１５０－３’に位置整合されている第２の領域Ｒ２の閾電圧Ｖ_Ｔ＿Ｒ２に主に基づいて、読み出し電流Ｉ_Ｄ＿Ｒ２を生成する。

【0051】

図３Ｄおよび図３Ｅに示す例示的な読み出し動作によれば、ＦｅＦＥＴ装置１００は、第１の領域Ｒ１の閾電圧Ｖ_Ｔ＿Ｒ１が第２の領域Ｒ２の閾電圧Ｖ_Ｔ＿Ｒ２よりも大きい部分分極状態２００－３を有するため、第１の読み出し動作によって生成される読み出し電流Ｉ_Ｄ＿Ｒ１は、第２の読み出し動作によって生成される読み出し電流Ｉ_Ｄ＿Ｒ２よりも小さくなる。Ｉ_Ｄ＿Ｒ１＜Ｉ_Ｄ＿Ｒ２であるとすると、Ｖ_Ｔ＿Ｒ１＞Ｖ_Ｔ＿Ｒ２であり、ＦｅＦＥＴ装置１００が図２Ｃに示すような部分分極状態２００－３を有すると判定することができる。

【0052】

第１の読み出し動作（図３Ｄの読み出し構成）は、ＦｅＦＥＴ装置１００が図２Ｃおよび図２Ｄに示すような部分分極状態（例えば、２００－３または２００－４）を有する場合で、部分分極状態２００－３および２００－４（図３Ｃ参照）に対して規定されている複数の基準電流のうちの１つに対応する検知ドレイン電流をもたらす場合には、図３Ｄおよび図３Ｅに示すような二重読み出し動作は必要ないことは理解されたい。その上、ＦｅＦＥＴ装置１００が図２Ａおよび図２Ｂに示すような完全分極状態（例えば、２００－１または２００－２）を有するとき、図３Ｄおよび図３Ｅに示すような二重読み出し動作は必要ないことは理解されたい。そのような状況において、第１の構成（例えば、図３Ａおよび図３Ｄ）によって読み出し動作を実施することによって、第２の構成（例えば、図３Ｅ）によって第２の読み出し動作を実施することによって生成されるドレイン電流と同じまたは実質的に同じであるドレイン電流が生成される。

【0053】

特に、図２Ａに示す分極状態２００－１について、異なる読み出し極性によって二重読み出し動作を実施することによって、領域Ｒ１とＲ２の両方において同じである、ＦｅＦＥＴ装置１００の第１の閾電圧Ｖ_Ｔ１に起因して、同じ（または実質的に同じ）検知ドレイン電流Ｉ_Ｄ１がもたらされる。同様に、図２Ｂに示す分極状態２００－２について、異なる読み出し極性によって二重読み出し動作を実施することによって、領域Ｒ１とＲ２の両方において同じである、ＦｅＦＥＴ装置１００の第２の閾電圧Ｖ_Ｔ２に起因して、同じ（または実質的に同じ）検知ドレイン電流Ｉ_Ｄ２がもたらされる。いくつかの実施形態において、ＦｅＦＥＴ装置が完全分極状態を有する場合であっても、ＦｅＦＥＴ装置１００が完全分極状態（例えば、状態（０，０）または状態（１，１））を有することを確認するために、反対の読み出し極性による二重読み出し動作を実施することができる。そのような状況において、二重読み出し動作が実施され、第１のドレイン電流および第２のドレイン電流の大きさが実質的に等しいと判定される場合、ＦｅＦＥＴ装置１００の論理状態を判定するために、第１の電流および第２の電流は、ＦｅＦＥＴ装置のそれぞれの論理状態に対応する基準電流と比較される。ＦｅＦＥＴ装置１００は、第１のドレイン電流および第２のドレイン電流と同じまたは実質的に同じであると判定される基準電流に対応する論理状態を有する。

【0054】

図４Ａ、図４Ｂ、図４Ｃ、および図４Ｄは、本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の複数の異なる状態をプログラムするための方法を概略的に示す。より具体的には、図４Ａ、図４Ｂ、図４Ｃ、および図４Ｄは、第１のプログラミング電圧ＶＰ１を使用して、ＦｅＦＥＴ装置１００の、それぞれ異なる分極状態２００－１、２００－２、２００－３、２００－４（図２Ａ～図２Ｄに示すような）をプログラムするための方法４００－１、４００－２、４００－３、および４００－４を概略的に示し、ここで、強誘電体層１３０の異なる領域Ｒ１およびＲ２を独立してプログラムすることができる。図４Ａ～図４Ｄは、ＦｅＦＥＴ装置１００にデータ（例えば、２ビットのデータ）を書き込むための方法を示す。

【0055】

例えば、図４Ａは、第１の分極状態２００－１（図２Ａ）を有するようにＦｅＦＥＴ装置１００をプログラムするための例示的な方法４００－１を概略的に示す。いくつかの実施形態において、プログラミング方法４００－１は、ゲート電極１４０（またはワード線ＷＬ）を接地電圧ＧＮＤ（例えば、Ｖ＝０）に接続することと、第１のプログラミング電圧＋ＶＰ１をソース領域１１２（またはソース線ＳＬ）とドレイン領域１１４（またはビット線ＢＬ）の両方に印加することとを含み、ここで、＋ＶＰ１は、図４Ａに示すように、すべての領域（例えば、Ｒ１およびＲ２）内の強誘電体分極を第１の極性に変化させるのに十分な大きさおよび持続時間（パルス幅）を有する。この方法において、第１のプログラミング電圧ＶＰ１の大きさは、強誘電体層１３０の強誘電体ドメイン（例えば、領域Ｒ１およびＲ２）の抗電圧以上である。上記で言及したように、領域Ｒ１およびＲ２は、別個の自発分極の強誘電体ドメインを含み得るが、いくつかの実施形態において、強誘電体ドメインは、同じまたは実質的に同じ抗電場特性を有するように構成され、結果、ゲート電極１４０が接地電圧ＧＮＤに接続された状態で＋ＶＰ１をソース領域１１２およびドレイン領域１１４に印加することによって、領域Ｒ１とＲ２の両方の強誘電体分極状態を同時に（すなわち、同じプログラミング・サイクルにおいて）切り替えることができる。別の実施形態において、第１の分極状態２００－１（図２Ａ）を有するようにＦｅＦＥＴ装置１００をプログラムすることは、例えば、ソース領域１１２とドレイン領域１１４の両方を接地電圧ＧＮＤに接続し、所与の持続時間にわたって負プログラミング電圧－ＶＰ１をゲート電極１４０（またはワード線ＷＬ）に印加することによって達成することができる。

【0056】

次に、図４Ｂは、第２の分極状態２００－２（図２Ｂ）を有するようにＦｅＦＥＴ装置１００をプログラムするための例示的な方法４００－２を概略的に示す。いくつかの実施形態において、プログラミング方法４００－２は、ソース領域１１２（またはソース線ＳＬ）とドレイン領域１１４（またはビット線ＢＬ）の両方を接地電圧ＧＮＤに接続することと、第１のプログラミング電圧＋ＶＰ１をゲート電極１４０（またはワード線）に印加することとを含み、ここで、＋ＶＰ１は、図４Ｂに示すように、すべての領域（例えば、Ｒ１およびＲ２）内の強誘電体分極を第２の極性に変化させるのに十分な大きさおよび持続時間（パルス幅）を有する。この方法において、ソース領域１１２とドレイン領域１１４の両方が接地電圧ＧＮＤに接続された状態で第１のプログラミング電圧＋ＶＰ１をゲート電極１４０に印加することによって、領域Ｒ１とＲ２の両方の強誘電体分極状態が同時に（すなわち、同じプログラミング・サイクルにおいて）切り替えられる。

【0057】

次に、図４Ｃは、第３の分極状態２００－３（図２Ｃ）を有するようにＦｅＦＥＴ装置１００をプログラムするための例示的な方法４００－３を概略的に示す。特に、例示を目的として、図４Ｃは、ＦｅＦＥＴ装置１００の分極状態を第２の分極状態２００－２（図２Ｂおよび図４Ｂに示すような）から第３の分極状態２００－３（図２Ｃ）に変化させるように実施することができるプログラミング動作を示す。いくつかの実施形態において、プログラミング方法４００－３は、ゲート電極１４０（またはワード線ＷＬ）とドレイン領域１１４（またはビット線ＢＬ）の両方を接地電圧ＧＮＤ（例えば、Ｖ＝０）に接続することと、第１のプログラミング電圧＋ＶＰ１を十分な持続時間（パルス幅）にわたってソース領域１１２（またはソース線ＳＬ）に印加して、第２の領域Ｒ２内の残留分極を第２の極性のままにしながら、第１の領域Ｒ１内の強誘電体分極を第２の極性から第１の極性に切り替えることとを含む。このプロセスによれば、ソース－ゲート電圧＋ＶＰ１が、第１の領域Ｒ１内の強誘電体極性の切り替えを引き起こし、一方、０Ｖのドレイン－ゲート電圧電位は、第２の領域Ｒ２内の強誘電体極性を変化させるには不十分である。このように、強誘電体層１３０の第１の領域Ｒ１は、強誘電体層１３０の第２の領域Ｒ２から独立してプログラムすることができる。

【0058】

次に、図４Ｄは、第４の分極状態２００－４（図２Ｄ）を有するようにＦｅＦＥＴ装置１００をプログラムするための例示的な方法４００－４を概略的に示す。特に、例示を目的として、図４Ｄは、ＦｅＦＥＴ装置１００の分極状態を第２の分極状態２００－２（図２Ｂおよび図４Ｂに示すような）から第４の分極状態２００－４（図２Ｄ）に変化させるように実施することができるプログラミング動作を示す。いくつかの実施形態において、プログラミング方法４００－４は、ゲート電極１４０（またはワード線ＷＬ）とソース領域１１２（またはソース線ＳＬ）の両方を接地電圧ＧＮＤ（例えば、Ｖ＝０）に接続することと、第１のプログラミング電圧＋ＶＰ１を十分な持続時間（パルス幅）にわたってドレイン領域１１４（またはビット線ＢＬ）に印加して、第１の領域Ｒ１内の残留分極を第２の極性のままにしながら、第２の領域Ｒ２内の強誘電体分極を第２の極性から第１の極性に切り替えることとを含む。このプロセスによれば、ドレイン－ゲート電圧＋ＶＰ１が、第２の領域Ｒ２内の強誘電体極性の切り替えを引き起こし、一方、０Ｖのソース－ゲート電圧電位は、第１の領域Ｒ１内の強誘電体極性を変化させるには不十分である。このように、強誘電体層１３０の第２の領域Ｒ２は、強誘電体層１３０の第１の領域Ｒ１から独立してプログラムすることができる。

【0059】

いくつかの実施形態において、図４Ａ～図４Ｄに示すプログラミング方法は、複数の異なる領域Ｒ１およびＲ２が明確に異なるサイズを有する「加工された（engineered）」強誘電体ドメインを含む場合に実施される。他の実施形態においては、強誘電体層１３０がありのままで、多くの強誘電体ドメインを有する場合に、図４Ａ～図４Ｄの同じまたは類似のプログラミング方法を適用することができ、ここで、強誘電体層１３０の分極状態のプログラミングが部分分極切り替え技法を使用して実施される。そのような技法によれば、強誘電体層１３０の分極状態をプログラミングするためのプロセスは、＋ＶＰ１の１つまたは複数のプログラミング・パルスから成るシーケンスを、増大するプログラミング・パルス・カウントを用いて、ソース領域１１２またはドレイン領域１１４に印加して、ソース領域１１２またはドレイン領域１１４に隣接する所与の領域（例えば、Ｒ１およびＲ２）内の分極の正味の極性を増分的に増大または増分的に低減することを含むであろう。

【0060】

例えば、図４Ｅおよび図４Ｆは、本開示の別の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の複数の異なる状態をプログラムするための方法を概略的に示す。より具体的には、図４Ｅおよび図４Ｆは、それぞれ追加の閾電圧Ｖｔ５およびＶｔ６によって符号化されるＦｅＦＥＴ装置１００の追加の分極状態を達成するための代替の実施形態を概略的に示す。この実施形態において、図４Ａ～図４Ｆのプログラミング動作を実施するプログラミング方式は、ＦｅＦＥＴ装置１００が６つの異なる状態のうちの１つにプログラムされることを可能にする。

【0061】

特に、図４Ｅは、Ｖｔ５によって符号化される追加の分極状態を得るために第１の領域Ｒ１’内の正味の分極を増大させるための、図４Ｃのプロセス４００－３の改変である、プログラミング・プロセス４００－５を概略的に示す。プログラミング・プロセス４００－５は、２つ以上の連続したプログラミング・パルス＋ＶＰ１をソース領域１１２に印加することによって実施することができ、ここで、増大する数のプログラミング・パルス＋ＶＰ１が、ソース領域１１２に隣接する強誘電体層１３０の領域内の部分分極切り替えを増大させる役割を果たし、それによって、ソース領域１１２に隣接する分極の量が増分的に増大して、図４Ｃに示すような第１の分極領域Ｒ１よりも大きい、異なる分極領域Ｒ１’が達成される。加えて、プログラミング・プロセス４００－５の結果として、図４Ｃに示すような第２の分極領域Ｒ２よりも小さい、ドレイン領域１１４に隣接する異なるサイズの分極領域Ｒ２’がもたらされる。いくつかの実施形態において、ソース領域１１２に印加されるプログラミング・パルス＋ＶＰ１の振幅または持続時間あるいはその両方は、ソース領域１１２に隣接する強誘電体層１３０の強誘電体ドメインの部分分極切り替えの増大を引き起こすように変調することができる。

【0062】

同様に、図４Ｆは、Ｖｔ６によって符号化される追加の分極状態を得るために第２の領域Ｒ２’内の正味の分極を増大させるための、図４Ｄのプロセス４００－４の改変である、プログラミング・プロセス４００－６を概略的に示す。プログラミング・プロセス４００－６は、２つ以上の連続したプログラミング・パルス＋ＶＰ１をドレイン領域１１４に印加することによって実施することができ、ここで、増大する数のプログラミング・パルス＋ＶＰ１が、ドレイン領域１１４に隣接する強誘電体層１３０の領域内の部分分極切り替えを増大させる役割を果たし、それによって、ドレイン領域１１４に隣接する領域内の分極の量が増分的に増大して、図４Ｄに示すような第２の分極領域Ｒ２よりも大きい、異なる分極領域Ｒ１’が達成される。加えて、プログラミング・プロセス４００－６の結果として、図４Ｄに示すような第１の分極領域Ｒ２よりも小さい、ソース領域１１２に隣接する異なるサイズの分極領域Ｒ１’がもたらされる。いくつかの実施形態において、ドレイン領域１１４に印加されるプログラミング・パルス＋ＶＰ１の振幅または持続時間あるいはその両方は、ドレイン領域１１４に隣接する強誘電体層１３０の強誘電体ドメインの部分分極切り替えの増大を引き起こすように変調することができる。

【0063】

他の実施形態において、図４Ｅおよび図４Ｆは、４つの異なる状態を有するマルチ・レベルＦｅＦＥＴ装置１００においてＦｅＦＥＴ装置１００の部分分極状態をプログラムするために使用することができるプログラミング方法を示す。特に、図４Ｅおよび図４Ｆに示すプログラミング方法は、図２Ａ～図２Ｄとともに上述したＦｅＦＥＴ装置１００の例示的な４つの状態の実効閾電圧Ｖ_Ｔ３およびＶ_Ｔ４をさらに差別化するように、ＦｅＦＥＴ装置１００の（０，１）および（１，０）論理状態をプログラムするために使用することができる。この場合、異なる領域Ｒ１およびＲ２の「サイズ」は、例えば、異なるドレイン電流Ｉ_Ｄ１、Ｉ_Ｄ２、Ｉ_Ｄ３、およびＩ_Ｄ４の読み出し電流を互いからより区別可能にし、より均等に間隔があけられるように調節することができる。

【0064】

図５Ａおよび図５Ｂは、本開示の別の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置の複数の異なる状態をプログラムするための方法を概略的に示す。より具体的には、図５Ａおよび図５Ｂは、ＶＰ２＞ＶＰ１（例えば、ＶＰ２＝２×ＶＰ１）であるとして、第１のプログラミング電圧ＶＰ１および第２のプログラミング電圧ＶＰ２を使用して、ＦｅＦＥＴ装置１００の、それぞれ異なる分極状態２００－３および２００－４（図２Ｃおよび図２Ｄに示すような）をプログラムするための方法５００－１および５００－２を概略的に示す。図５Ａおよび図５Ｂのプログラミング方法は、強誘電体層１３０の第１の領域Ｒ１および第２の領域Ｒ２が、反対の分極極性を有しながら、同時に（すなわち、同じプログラミング・サイクルにおいて）プログラムされることを可能にする。

【0065】

例えば、図５Ａは、第３の分極状態２００－３（図２Ｃ）を有するようにＦｅＦＥＴ装置１００をプログラムするための例示的な方法５００－１を概略的に示す。特に、例示を目的として、図５Ａは、ＦｅＦＥＴ装置１００の分極状態を第４の分極状態２００－４（図２Ｄ）から第３の分極状態２００－３（図２Ｃ）に変化させるように実施することができるプログラミング動作を示す。いくつかの実施形態において、プログラミング方法５００－１は、ドレイン領域１１４（またはビット線ＢＬ）を接地電圧ＧＮＤ（例えば、Ｖ＝０）に接続することと、第１のプログラミング電圧＋ＶＰ１をゲート電極１４０（またはワード線ＷＬ）に印加することと、第２のプログラミング電圧＋ＶＰ２をソース領域１１２（またはソース線ＳＬ）に印加することとを含み、ここで、＋ＶＰ１および＋ＶＰ２は、両方の領域Ｒ１およびＲ２内の強誘電体分極を切り替えるのに十分な持続時間（パルス幅）にわたって印加される。特に、プログラミング方法５００－１は、第１の領域Ｒ１内の強誘電体分極が、第２の極性から第１の極性に切り替わるようにし、第２の領域Ｒ２内の強誘電体分極が、第１の極性から第２の極性に切り替わるようにし、結果として、ＦｅＦＥＴ装置１００が第３の分極状態２００－３を有するようにする。

【0066】

図５Ａのプログラミング方法５００－１によれば、＋ＶＰ１のゲート－ドレイン電圧電位は第２の領域Ｒ２内の強誘電体極性を第１の極性から第２の極性へと切り替えるのに十分であり、一方、ソース－ゲート電圧［（＋ＶＰ２）－（＋ＶＰ１）］は、第１の領域Ｒ１内の強誘電体極性を第２の極性から第１の極性へと切り替えるのに十分である。両方の領域Ｒ１およびＲ２内の強誘電体ドメインがＶＰ１以下である抗電圧を有すると仮定すると、第２のプログラミング電圧ＶＰ２は、電圧差がＶＰ２－ＶＰ１≧ＶＰ１であるように、少なくとも２×ＶＰ１の大きさを有するべきである。

【0067】

次に、図５Ｂは、第４の分極状態２００－４（図２Ｄ）を有するようにＦｅＦＥＴ装置１００をプログラムするための例示的な方法５００－２を概略的に示す。特に、例示を目的として、図５Ｂは、ＦｅＦＥＴ装置１００の分極状態を第３の分極状態２００－３（図２Ｃ）から第４の分極状態２００－４（図２Ｄ）に変化させるように実施することができるプログラミング動作を示す。いくつかの実施形態において、プログラミング方法５００－２は、ソース領域１１２（またはソース線ＳＬ）を接地電圧ＧＮＤ（例えば、Ｖ＝０）に接続することと、第１のプログラミング電圧＋ＶＰ１をゲート電極１４０（またはワード線ＷＬ）に印加することと、第２のプログラミング電圧＋ＶＰ２をドレイン領域１１４（またはビット線ＢＬ）に印加することとを含み、＋ＶＰ１および＋ＶＰ２は、両方の領域Ｒ１およびＲ２内の強誘電体分極を切り替えるのに十分な持続時間（パルス幅）にわたって印加される。特に、プログラミング方法５００－２は、第１の領域Ｒ１内の強誘電体分極が、第１の極性から第２の極性に切り替わるようにし、第２の領域Ｒ２内の強誘電体分極が、第２の極性から第１の極性に切り替わるようにし、結果として、ＦｅＦＥＴ装置１００が第４の分極状態２００－４を有するようにする。

【0068】

図５Ｂのプログラミング方法５００－２によれば、ゲート－ソース電圧＋ＶＰ１は第１の領域Ｒ１内の強誘電体極性を第１の極性から第２の極性へと切り替えるのに十分であり、一方、ドレイン－ゲート電圧［（＋ＶＰ２）－（＋ＶＰ１）］は、第２の領域Ｒ２内の強誘電体極性を第２の極性から第１の極性へと切り替えるのに十分である。ここでも、両方の領域Ｒ１およびＲ２内の強誘電体ドメインが同じ（または実質的に同じ）抗電圧（ＶＰ１以下）を有すると仮定すると、第２のプログラミング電圧ＶＰ２は、電圧差がＶＰ２－ＶＰ１≧ＶＰ１であるように、少なくとも２×ＶＰ１の大きさを有するべきである。プログラミング方法５００－１および５００－２は、両方の領域Ｒ１およびＲ２が、ＦｅＦＥＴ装置１００が目標の分極状態２００－３または２００－４のうちの一方を有するようにプログラムするための極性の切り替えを必要とする場合に、領域Ｒ１とＲ２の両方における強誘電体分極の極性の、反対の極性への同時切り替えを可能にするための例示的な実施形態を提供する。他の実施形態において、上述したように、図４Ａ～図４Ｄのプログラミング方法を使用して、２つの別個のプログラミング動作において異なる領域Ｒ１およびＲ２を独立してプログラムすることができる。

【0069】

図６は、本開示の例示的な実施形態による、マルチ・レベルＦｅＦＥＴ装置を使用して実装される不揮発性メモリ・セルを備えるメモリ装置を概略的に示す。より具体的には、図６は、メモリ・セル・アレイ６１０と、行制御回路６２０と、列制御回路６３０と、制御信号ブロック６４０と、アドレス・デコーダ６５０とを備えるメモリ装置６００を概略的に示す。メモリ・セル・アレイ６１０は、ｎ行およびｍ列から成るｎ×ｍアレイに配列されている複数の不揮発性メモリ・セル６１２を備える。いくつかの実施形態において、各メモリ・セル６１２は、ＦｅＦＥＴ装置がアクセス（選択）トランジスタと記憶要素の両方として動作する１トランジスタ（１－Ｔ）アーキテクチャを備える。いくつかの実施形態において、各メモリ・セル６１２は、上述したＦｅＦＥＴ装置１００と同じまたは類似するマルチ・レベルＦｅＦＥＴ装置を備え、結果、各メモリ・セル６１２が少なくとも４つの異なる二値論理状態を記憶することができる。

【0070】

メモリ・セル・アレイ６１０は、行方向に延在する複数（ｎ）のワード線ＷＬ１、ＷＬ２、．．．．、ＷＬｎ（またはより一般的にはワード線ＷＬ）を備える。各ワード線ＷＬは、所与の行内のメモリ・セル６１０のｍ個のＦｅＦＥＴ装置のゲート端子に接続されている。メモリ・セル・アレイ６１０は、複数（ｍ）のソース線ＳＬ１、ＳＬ２、．．．、ＳＬｍ（またはより一般的にはソース線ＳＬ）、および、複数（ｍ）のビット線ＢＬ１、ＢＬ２、．．．、ＢＬｍ（またはより一般的にはビット線ＢＬ）を備える。メモリ・セル・アレイ６１０内の各列は、少なくとも１つのソース線ＳＬおよび少なくとも１つのビット線ＢＬを備える。所与の列において、各ソース線ＳＬが、所与の列内のメモリ・セル６１０のｎ個のＦｅＦＥＴ装置のソース端子に接続されており、各ビット線ＢＬが、所与の列内のメモリ・セル６１０のｎ個のＦｅＦＥＴ装置のドレイン端子に接続されている。図６に具体的には示されていないが、いくつかの実施形態において、各列は、列内のメモリ・セル６１２内のＦｅＦＥＴ装置のボディ端子またはウェル端子に接続されている別の制御線を有する。これによって、メモリ・セル６１２のＦｅＦＥＴ装置のボディ基板またはウェルが、プログラミングおよび読み出し動作中に、または、アイドル期間中に、必要に応じてバイアスされることが可能になる。

【0071】

行制御回路６２０は、ワード線デコーダ回路６２２およびワード線電圧ドライバ回路６２４を備える。列制御回路６３０は、列デコーダ回路６３２、ビット線・ソース線電圧ドライバ回路６３４、およびビット線センス増幅器回路６３６を備える。制御ブロック６４０は、行制御回路６２０および列制御回路６３０を制御するための制御信号を生成するように構成されている回路を備える。アドレス・デコーダ６５０は、ホストから外部アドレスを受信し、そのアドレスを物理アドレスに復号するように構成されており、物理アドレスは、データ・アクセス動作（例えば、読み出しおよび書き込み動作）を実施するための１つまたは複数のメモリ・セル６１２を選択するために行制御回路６２０および列制御回路６３０に提供される。

【0072】

行制御回路６２０は、読み出しおよび書き込み動作を実施するためのワード線ＷＬの活性化／非活性化を制御するように構成されている。より具体的には、ワード線デコーダ回路６２２は、アドレス・デコーダ６５０から受信されるアドレスを復号し、復号されたアドレスに基づいていずれのワード線ＷＬを活性化させるべきかを判定するように構成されている。ワード線電圧ドライバ回路６２４は、読み出しおよび書き込み動作中にワード線ＷＬを駆動するための電圧信号（例えば、電圧パルス）を生成するように構成されている。例えば、いくつかの実施形態において、ワード線電圧ドライバ回路６２４は、（ｉ）読み出し動作を実施するときに第１の電圧ＶＧ＿Ｒｅａｄを生成し（例えば、図３Ａ～図３Ｅ）、（ｉｉ）書き込み動作を実施するときに例えばＶＰ１、ＶＰ２、ＧＮＤなどのプログラミング電圧を生成し（例えば、図４Ａ～図４Ｆ、図５Ａおよび図５Ｂ）、（ｉｉｉ）所与のデータ・アクセス動作中、および、メモリ６００が利用されていないアイドル時間中に選択されていないワード線に印加される他の電圧を生成するように構成されている。行制御回路６２０は、ワード線デコーダ回路６２２およびワード線電圧ドライバ回路６２４の動作を制御するための、限定ではないが、クロック信号、書き込みイネーブル信号、読み出しイネーブル信号、アドレス復号イネーブル信号などを含む複数の制御信号を、制御信号ブロック６４０から受信する。

【0073】

列制御回路６３０は、読み出しおよび書き込み動作を実施するためにソース線ＳＬおよびビット線ＢＬ（ならびに基板ボディ／ウェル制御線）の活性化／非活性化を制御するように構成されている。より具体的には、列デコーダ回路６３２は、アドレス・デコーダ６５０から受信されるアドレスを復号し、復号されたアドレスに基づいていずれの列（例えば、ソース線ＳＬおよびビット線ＢＬ）を活性化させるべきかを判定するように構成されている。ビット線・ソース線電圧ドライバ回路６３４は、読み出しおよび書き込み動作中にソース線ＳＬおよびビット線ＢＬを駆動するための電圧信号（例えば、電圧パルス）を生成するように構成されている。例えば、いくつかの実施形態において、ビット線・ソース線電圧ドライバ回路６３４は、（ｉ）読み出し動作を実施するときに第２の電圧ＶＤ＿Ｒｅａｄを生成して、ビット線ＢＬおよびソース線ＳＬ（例えば、第１のソース／ドレイン端子１１２および第２のソース／ドレイン端子１１４）を駆動し、選択されたメモリ・セル６１２の所与のＦｅＦＥＴ装置を飽和モードにおいて動作させ（例えば、図３Ａ～図３Ｅ）、（ｉｉ）書き込み（プログラミング）動作を実施するときに例えばＶＰ１、ＶＰ２、ＧＮＤなどのプログラミング電圧を生成してソース線ＳＬおよびビット線ＢＬを駆動し（例えば、図４Ａ～図４Ｄ、図５Ａおよび図５Ｂ）、（ｉｉｉ）所与のデータ・アクセス動作中、および、メモリ装置６００が利用されていないアイドル時間中に選択されていない列のソース線ＳＬおよびビット線ＢＬに印加される他の電圧を生成するように構成されている。

【0074】

さらに、ビット線センス増幅器回路６３６は、所与のメモリ・セル６１２の状態を判定するために、読み出し動作中に所与のビット線ＢＬ上で所与のメモリ・セル６１２から出力されるドレイン電流Ｉ_Ｄを読み出すかまたは他の様態で検知するように構成されている。例えば、いくつかの実施形態において、ビット線センス増幅器回路６３６は、検知された電流Ｉ_Ｄを複数の基準電流Ｉ_Ｄ１、Ｉ_Ｄ２、Ｉ_Ｄ３、およびＩ_Ｄ４の各々と比較して、検知された電流Ｉ_Ｄと関連付けられる論理状態を判定するように構成されている（例えば、図３Ｃ参照）。列制御回路６３０は、列制御回路６３０の動作を制御するための、限定ではないが、クロック信号、書き込み／読み出しイネーブル信号、アドレス復号イネーブル信号などを含む複数の制御信号を、制御信号ブロック６４０から受信する。

【0075】

図６の例示的な実施形態は、１Ｔ ＦｅＦＥＴ（または１Ｆ）構成を備えるメモリ・セル６１２の文脈において記載されているが、本明細書に記載されている例示的なマルチ・レベルＦｅＦＥＴ装置は、他の適切なタイプのメモリ・セル構成において実装することができることは理解されたい。その上、メモリ装置６００は、様々な構成および用途において実装することができる。例えば、いくつかの実施形態において、メモリ装置６００は、コンピューティング・システムまたは装置（例えば、サーバ・マシン、コンピュータ、モバイル装置など）の不揮発性システム・メモリとして実装される集積回路（ＩＣ）メモリ装置を含む。他の実施形態において、メモリ装置６００は、コンピューティング・システムまたは装置のストレージ・リソース（例えば、ダイレクト・アタッチト・ストレージ（ＤＡＳ）、ネットワーク接続ストレージ（ＮＡＳ）など）として実装される。

【0076】

その上、回路ブロック６２０、６３０、６４０、および６５０が一般的に図６において示されているが、回路ブロック６２０、６３０、６４０、および６５０は、所与の用途に適した不揮発性メモリ・システムを管理および制御するための既知の回路構成および技法を使用して実装することができることは理解されたい。さらに、回路ブロック６２０、６３０、６４０、および６５０は、メモリ・アレイを制御するための他の回路とともに、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などとして実装することができる。加えて、様々な行および列の構成ならびに制御動作は、例えば、選択されたメモリ・セルのＦｅＦＥＴ状態の非破壊読み出しを保証し、また、選択されていないメモリ・セルのＦｅＦＥＴ装置のメモリ状態の外乱を防止するために、目標メモリ・セルの読み出し／書き込み動作を実施するためにワード線、ビット線およびソース線に電圧を印加することなど、プログラミングおよび読み出し動作がどのように実施されるかに応じて変化し得る。

【0077】

様々な回路ブロック６２０、６３０、６４０、および６５０ならびに関連付けられる機能は、集合的に、不揮発性メモリ・セル・アレイ６１０に動作可能に結合されており、限定ではないが、上述されており、図３Ａ～図３Ｅ、図４Ａ～図４Ｆ、図５Ａ、および図５Ｂに概略的に示されているプログラミング技法および読み出し技法を使用して、不揮発性メモリ・セル６１２のＦｅＦＥＴ装置をプログラムすること、および、不揮発性メモリ・セル６１２のＦｅＦＥＴ装置の記憶されている論理状態を読み出すことを含む、様々な動作を実施するように構成されている制御システムを含むことは理解されたい。その上、制御システムは、メモリ管理機能を実装し、データ・アクセス動作を実施するための追加の構成要素（例えば、回路、プロセッサなど）を備え、ここで、そのような追加の構成要素は、限定ではないが、統合メモリ・コントローラ、メモリ／ストレージ・インターフェース回路などを含む。

【0078】

より具体的には、いくつかの実施形態において、メモリ装置６００の制御システムは、ホスト・プロセッサと通信し、限定ではないが、ガベージ・コレクション、誤り訂正符号（ＥＣＣ）、不良ブロック管理、および、統合メモリ・コントローラを使用して一般的に実装される他のタイプのメモリ管理機能を含むメモリ動作を管理するように構成されている統合メモリ・コントローラ（ハードウェア、ソフトウェア、またはファームウェアあるいはその組合せを含む）を含む。その上、制御システムは、ホスト・システムおよびプロセッサが、例えば、１つまたは複数の既知の通信プロトコルまたはストレージ制御プロトコルあるいはその両方を使用して、メモリ装置６００とインターフェースし、通信することを可能にするためのメモリ／ストレージ・インターフェース回路を備える。そのようなプロトコルは、限定ではないが、アドバンスド・テクノロジー・アタッチメント（ＡＴＡ）、シリアルＡＴＡ（ＳＡＴＡ）、外部ＳＡＴＡ（ｅＳＡＴＡ）、パラレルＡＴＡ（ＰＡＴＡ）、不揮発性メモリ・エクスプレス（ＮＶＭｅ）、スモール・コンピュータ・システム・インターフェース（ＳＣＳＩ）、シリアル接続ＳＣＳＩ（ＳＡＳ）、周辺機器相互接続エクスプレス（ＰＣＩｅ）、ファイバ・チャネルなどを含む。

【0079】

本明細書に記載されているＦｅＦＥＴ装置は、様々な用途、ハードウェア、または電子システムあるいはその組合せにおいて利用することができることに理解されたい。本明細書に記載されている例示的な実施形態を実施するのに適したハードウェアおよびシステムは、限定ではないが、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、ポータブル通信装置（例えば、携帯電話）、ソリッド・ステート・メディア記憶装置、機能回路などを含んでもよい。そのような集積回路を組み込んだシステムおよびハードウェアは、本明細書に記載されている実施形態の一部と考えられる。本明細書において与えられている例示的な実施形態の教示を与えられると、当業者は、本明細書に記載されている技法および装置の他の実施態様および応用を企図することができるであろう。

【0080】

本開示の様々な実施形態の説明は、例示の目的のために提示されているが、網羅的であることも、開示されている実施形態に限定されることも意図されていない。説明されている実施形態の範囲から逸脱することなく、多くの修正および変形が当業者には明らかであろう。本明細書において使用されている用語は、実施形態の原理、実際の適用または市場に見出される技術にまさる技術的改善を最良に説明するため、または、当業者が本明細書において開示されている実施形態を理解することを可能にするために選択されている。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図5A】

【図5B】

【図6】