特許7760246IP Force 特許公報全文掲載

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配線基板及び配線基板の製造方法

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、上述した配線基板においては、ビア及び接続端子の接続信頼性が十分ではないという問題がある。具体的には、不要部分のシード層がエッチングにより除去される際、サイドエッチングによってビア及び接続端子の基部のシード層が側方からエッチングされ、アンダーカットが発生する。これは、シード層のエッチングに用いられるエッチング液が等方性であり、不要部分のシード層が厚さ方向にエッチングされると同時に、面に沿った方向にもエッチングされ、ビア及び接続端子の根本付近が側方から溶解されるためである。

課題を解決するための手段[発明の詳細な説明]から抜粋

本願が開示する配線基板は、１つの態様において、配線層と、前記配線層上に積層される絶縁層と、前記絶縁層を前記配線層まで貫通する開口部と、前記絶縁層の開口部に形成される導体膜とを有し、前記絶縁層の表面は、前記導体膜から露出する平滑部と、前記導体膜に被覆される前記開口部の内壁面を含み、前記平滑部よりも表面粗度が大きい粗化部とを有する。

発明の効果[発明の詳細な説明]から抜粋

本願が開示する配線基板及び配線基板の製造方法の１つの態様によれば、接続信頼性を向上することができるという効果を奏する。

この特許の権利範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 図１は、一実施の形態に係る配線基板の構成を示す図である。
【図2】 図２は、接続端子の一部を拡大して示す図である。
【図3】 図３は、ビア周辺を拡大して示す図である。
【図4】 図４は、一実施の形態に係る半導体装置の製造方法を示すフロー図である。
【図5】 図５は、コア基板形成工程の具体例を示す図である。
【図6】 図６は、絶縁層形成工程の具体例を示す図である。
【図7】 図７は、開口部形成工程の具体例を示す図である。
【図8】 図８は、配線層形成工程の具体例を示す図である。
【図9】 図９は、多層配線構造の具体例を示す図である。
【図10】 図１０は、ソルダーレジスト層形成工程の具体例を示す図である。
【図11】 図１１は、接続端子形成工程の具体例を示す図である。
【図12】 図１２は、半導体チップ搭載工程の具体例を示す図である。
【図13】 図１３は、接続端子形成工程を示すフロー図である。
【図14】 図１４は、ソルダーレジスト層の一部を拡大して示す図である。
【図15】 図１５は、開口部形成工程の具体例を示す図である。
【図16】 図１６は、デスミア処理工程の具体例を示す図である。
【図17】 図１７は、無電解めっき工程の具体例を示す図である。
【図18】 図１８は、シード層表面の外観を示す図である。
【図19】 図１９は、ＤＦＲ層形成工程の具体例を示す図である。
【図20】 図２０は、電解めっき工程の具体例を示す図である。
【図21】 図２１は、ＤＦＲ層除去工程の具体例を示す図である。
【図22】 図２２は、エッチング工程の具体例を示す図である。
【図23】 図２３は、マスク工程の具体例を示す図である。
【図24】 図２４は、ドライデスミア処理工程の具体例を示す図である。
【図25】 図２５は、マスク除去処理工程の具体例を示す図である。

代表図 図1本件の代表的な図

１１０ コア基板 １１１ 基材 １１２ 貫通配線 １１３、１２２ 配線層 １２０ 多層配線構造 １２１ 絶縁層 １２１ａ、１３１、１４１ 開口部 １２３ ビア １３０、１４０ ソルダーレジスト層 １３０ａ 粗化部 １３０ｂ 平滑部 １５０ 接続端子 １５１ シード層 １５２ ポスト １８０ 半導体チップ

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