7779023 撮像素子および撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-11-25

(45)【発行日】2025-12-03

(54)【発明の名称】撮像素子および撮像装置

(51)【国際特許分類】

   H04N 25/40 20230101AFI20251126BHJP

   H04N 25/766 20230101ALI20251126BHJP

【ＦＩ】

H04N25/40

H04N25/766

【請求項の数】 14

(21)【出願番号】P 2021088184

(22)【出願日】2021-05-26

(65)【公開番号】P2022181307

(43)【公開日】2022-12-08

【審査請求日】2024-04-22

(73)【特許権者】

【識別番号】000004112

【氏名又は名称】株式会社ニコン

(74)【代理人】

【識別番号】100161207

【弁理士】

【氏名又は名称】西澤 和純

(74)【代理人】

【識別番号】100140774

【弁理士】

【氏名又は名称】大浪 一徳

(74)【代理人】

【識別番号】100175824

【弁理士】

【氏名又は名称】小林 淳一

(72)【発明者】

【氏名】加藤 周太郎

(72)【発明者】

【氏名】高木 徹

(72)【発明者】

【氏名】安藤 良次

(72)【発明者】

【氏名】渡邉 佳之

【審査官】辻本 寛司

(56)【参考文献】

【文献】特開２０１９－０２９９８５（ＪＰ，Ａ）

【文献】特開２０１３－１７９３１３（ＪＰ，Ａ）

【文献】特開２０２０－１３６７２０（ＪＰ，Ａ）

【文献】国際公開第２０１４／１０３７３０（ＷＯ，Ａ１）

【文献】国際公開第２０２０／２０３７９８（ＷＯ，Ａ１）

【文献】特開２０１７－１１８１９１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／４０

Ｈ０４Ｎ ２５／７６６

(57)【特許請求の範囲】

【請求項1】

第１分光特性を有する第１フィルタを透過した光を電荷に変換する第１光電変換部と、前記第１分光特性とは異なる第２分光特性を有する第２フィルタを透過した光を電荷に変換する光電変換部であって前記第１光電変換部の隣に配置される第２光電変換部と、前記第１光電変換部で変換された電荷を転送する第１転送部と、前記第２光電変換部で変換された電荷を転送する第２転送部とを含む第１画素ブロックと、
前記第１分光特性を有する第３フィルタを透過した光を電荷に変換する第３光電変換部と、前記第２分光特性を有する第４フィルタを透過した光を電荷に変換する光電変換部であって前記第３光電変換部の隣に配置される第４光電変換部と、前記第３光電変換部で変換された電荷を転送する第３転送部と、前記第４光電変換部で変換された電荷を転送する第４転送部とを含む第２画素ブロックと、
前記第１転送部および前記第４転送部と電気的に接続され、前記第１転送部および前記第４転送部を制御するための第１転送制御信号が出力される第１転送制御線と、
前記第２転送部および前記第３転送部と電気的に接続され、前記第２転送部および前記第３転送部を制御するための第２転送制御信号が出力される第２転送制御線と
を備える撮像素子。

【請求項2】

第１分光特性を有する第１フィルタを透過した光を電荷に変換する第１光電変換部と、前記第１分光特性とは異なる第２分光特性を有する第２フィルタを透過した光を電荷に変換する光電変換部であって前記第１光電変換部の隣に配置される第２光電変換部と、前記第１光電変換部で変換された電荷が転送される第１蓄積部の電圧をリセットする第１リセット部と、前記第２光電変換部で変換された電荷が転送される第２蓄積部の電圧をリセットする第２リセット部とを含む第１画素ブロックと、
前記第１分光特性を有する第３フィルタを透過した光を電荷に変換する第３光電変換部と、前記第２分光特性を有する第４フィルタを透過した光を電荷に変換する光電変換部であって前記第３光電変換部の隣に配置される第４光電変換部と、前記第３光電変換部で変換された電荷が転送される第３蓄積部の電圧をリセットする第３リセット部と、前記第４光電変換部で変換された電荷が転送される第４蓄積部の電圧をリセットする第４リセット部とを含む第２画素ブロックと、
前記第１リセット部および前記第４リセット部と電気的に接続され、前記第１リセット部および前記第４リセット部を制御するための第１リセット制御信号が出力される第１リセット制御線と、
前記第２リセット部および前記第３リセット部と電気的に接続され、前記第２リセット部および前記第３リセット部を制御するための第２リセット制御信号が出力される第２リセット制御線と
を備える撮像素子。

【請求項3】

請求項１または請求項２に記載の撮像素子において、
前記第１光電変換部、前記第２光電変換部、前記第３光電変換部および前記第４光電変換部は、行方向に沿って前記第１光電変換部、前記第２光電変換部、前記第３光電変換部および前記第４光電変換部の順に並んで配置される、
撮像素子。

【請求項4】

請求項１から請求項３のいずれか一項に記載の撮像素子において、
前記第１光電変換部で変換された電荷に基づく第１信号と、前記第２光電変換部で変換された電荷に基づく第２信号とをデジタル信号に変換する第１変換部と、
前記第３光電変換部で変換された電荷に基づく第３信号と、前記第４光電変換部で変換された電荷に基づく第４信号とをデジタル信号に変換する第２変換部と
を備える撮像素子。

【請求項5】

請求項４に記載の撮像素子において、
前記第１信号と前記第２信号とが出力される第１信号線と、
前記第３信号と前記第４信号とが出力される第２信号線と
を備え、
前記第１変換部は、前記第１信号線に出力された前記第１信号と、前記第１信号線に出力された前記第２信号とをデジタル信号に変換し、
前記第２変換部は、前記第２信号線に出力された前記第３信号と、前記第２信号線に出力された前記第４信号とをデジタル信号に変換する、
撮像素子。

【請求項6】

請求項４または請求項５に記載の撮像素子において、
前記第１光電変換部、前記第２光電変換部、前記第３光電変換部および前記第４光電変換部は、第１半導体基板に配置され、
前記第１変換部および前記第２変換部は、前記第１半導体基板とともに積層された第２半導体基板に配置される、
撮像素子。

【請求項7】

請求項１から請求項６のいずれか一項に記載の撮像素子において、
前記第１分光特性を有する第５フィルタを透過した光を電荷に変換する第５光電変換部と、前記第２分光特性を有する第６フィルタを透過した光を電荷に変換する光電変換部であって前記第５光電変換部の隣に配置される第６光電変換部とを含む第３画素ブロックを備える撮像素子。

【請求項8】

請求項７に記載の撮像素子において、
前記第３画素ブロックは、前記第５光電変換部で変換された電荷を転送する第５転送部と、前記第６光電変換部で変換された電荷を転送する第６転送部とを含む、
撮像素子。

【請求項9】

請求項８に記載の撮像素子において、
前記第３画素ブロックは、前記第５光電変換部で変換された電荷が転送される第５蓄積部の電圧をリセットする第５リセット部と、前記第６光電変換部で変換された電荷が転送される第６蓄積部の電圧をリセットする第６リセット部とを含む、
撮像素子。

【請求項10】

請求項７から請求項９のいずれか一項に記載の撮像素子において、
前記第５光電変換部で変換された電荷に基づく第５信号と、前記第６光電変換部で変換された電荷に基づく第６信号とをデジタル信号に変換する第３変換部を備える撮像素子。

【請求項11】

請求項１０に記載の撮像素子において、
前記第５信号と前記第６信号とが出力される第３信号線を備え、
前記第３変換部は、前記第３信号線に出力された前記第５信号と、前記第３信号線に出力された前記第６信号とをデジタル信号に変換する、
撮像素子。

【請求項12】

請求項１から請求項１１のいずれか一項に記載の撮像素子を備える撮像装置。

【請求項13】

請求項１２に記載の撮像装置において、
前記撮像素子と電気的に接続され、画像データを生成する生成部を備える撮像装置。

【請求項14】

請求項１２または請求項１３に記載の撮像装置において、
前記撮像素子に光を射出する光学系が取り付けられる撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、撮像素子および撮像装置に関する。

【背景技術】

【0002】

転送制御のための１つの制御線が、同色の信号を生成する複数の画素に共通して設けられている撮像素子が知られている（例えば、特許文献１）。従来から、出力された信号から生成される画像の高品質化が望まれている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１３－１４３７３０号公報

【発明の概要】

【0004】

第１の態様によれば、撮像素子は、第１分光特性を有する第１フィルタを透過した光を電荷に変換する第１光電変換部と、前記第１分光特性とは異なる第２分光特性を有する第２フィルタを透過した光を電荷に変換する光電変換部であって前記第１光電変換部の隣に配置される第２光電変換部と、前記第１光電変換部で変換された電荷を転送する第１転送部と、前記第２光電変換部で変換された電荷を転送する第２転送部とを含む第１画素ブロックと、前記第１分光特性を有する第３フィルタを透過した光を電荷に変換する第３光電変換部と、前記第２分光特性を有する第４フィルタを透過した光を電荷に変換する光電変換部であって前記第３光電変換部の隣に配置される第４光電変換部と、前記第３光電変換部で変換された電荷を転送する第３転送部と、前記第４光電変換部で変換された電荷を転送する第４転送部とを含む第２画素ブロックと、前記第１転送部および前記第４転送部と電気的に接続され、前記第１転送部および前記第４転送部を制御するための第１転送制御信号が出力される第１転送制御線と、前記第２転送部および前記第３転送部と電気的に接続され、前記第２転送部および前記第３転送部を制御するための第２転送制御信号が出力される第２転送制御線とを備える。
第２の態様によれば、撮像素子は、第１分光特性を有する第１フィルタを透過した光を電荷に変換する第１光電変換部と、前記第１分光特性とは異なる第２分光特性を有する第２フィルタを透過した光を電荷に変換する光電変換部であって前記第１光電変換部の隣に配置される第２光電変換部と、前記第１光電変換部で変換された電荷が転送される第１蓄積部の電圧をリセットする第１リセット部と、前記第２光電変換部で変換された電荷が転送される第２蓄積部の電圧をリセットする第２リセット部とを含む第１画素ブロックと、
前記第１分光特性を有する第３フィルタを透過した光を電荷に変換する第３光電変換部と、前記第２分光特性を有する第４フィルタを透過した光を電荷に変換する光電変換部であって前記第３光電変換部の隣に配置される第４光電変換部と、前記第３光電変換部で変換された電荷が転送される第３蓄積部の電圧をリセットする第３リセット部と、前記第４光電変換部で変換された電荷が転送される第４蓄積部の電圧をリセットする第４リセット部とを含む第２画素ブロックと、前記第１リセット部および前記第４リセット部と電気的に接続され、前記第１リセット部および前記第４リセット部を制御するための第１リセット制御信号が出力される第１リセット制御線と、前記第２リセット部および前記第３リセット部と電気的に接続され、前記第２リセット部および前記第３リセット部を制御するための第２リセット制御信号が出力される第２リセット制御線とを備える。

【図面の簡単な説明】

【0005】

【図1】撮像装置の構成を模式的に示す断面図である。

【図2】撮像面側から見た撮像素子の全体平面図である。

【図3】図２に示す撮像素子の一部を拡大した図である。

【図4】撮像素子の画素および読み出し回路の回路図である。

【図5】撮像素子の断面図である。

【図6】変形例１における撮像素子の画素および読み出し回路の回路図である。

【図7】変形例２における撮像素子の画素および読み出し回路の回路図である。

【発明を実施するための形態】

【0006】

図面を参照しながら、一実施の形態の撮像装置および撮像装置が備える撮像素子について説明を行う。
図１は、実施の形態に係る撮像装置の構成を模式的に示すブロック図である。図１では、実施の形態に係る撮像装置の一例である電子カメラ１（以下、カメラ１と称する）の構成例を示す。なお、説明の都合上、図示するように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を設ける。図１においては、ｚ軸は、撮像光学系２の光軸Ｏ方向に沿って設けられ、ｙ軸は、ｚ軸に直交し図１の紙面上下方向に沿って設けられる。ｘ軸は、ｙ軸およびｚ軸に直交する方向に沿って設けられる。
カメラ１は、撮像光学系（結像光学系）２、撮像素子３、制御部４、メモリ５及び操作部７を備える。撮像光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び絞りを有し、撮像素子３に被写体像を結像する。なお、撮像光学系２は、カメラ１から着脱可能にしてもよい。

【0007】

撮像素子３は、例えば、ＣＭＯＳイメージセンサである。撮像素子３は、撮像光学系２を通過した光束を受光して、被写体像を撮像する。撮像素子３には、詳細を後述するように、マイクロレンズと、光電変換部とを有する複数の画素が二次元状（行方向及びそれと交差する列方向）に配置される。光電変換部は、例えばフォトダイオード（ＰＤ）によって構成される。撮像素子３は、撮像画素とＡＦ画素（焦点検出画素）とを有する。撮像画素は、入射した光を光電変換して画像生成に用いる信号（画像信号）を出力する。ＡＦ画素は、入射した光を光電変換して焦点検出に用いる信号（焦点検出信号）を出力する。撮像素子３にて生成された信号（画像信号、焦点検出信号）は制御部４に出力される。

【0008】

メモリ５は、例えば、メモリカード等の記録媒体である。メモリ５には、画像データ等が記録される。メモリ５へのデータの書き込みや、メモリ５からのデータの読み出しは、制御部４によって行われる。操作部７は、レリーズボタン、電源スイッチなどの各種設定スイッチ等を含み、それぞれの操作に応じた操作信号を制御部４へ出力する。

【0009】

制御部４は、ＣＰＵ、ＲＯＭ、ＲＡＭ等により構成され、制御プログラムに基づきカメラ１の各部を制御する。制御部４は、機能として画像データ生成部４ａを備える。画像データ生成部４ａは、撮像素子３から出力される撮像信号に各種の画像処理を行って画像データを生成する。画像処理には、例えば、階調変換処理、色補間処理、輪郭強調処理等の公知の画像処理が含まれる。

【0010】

本実施の形態のカメラ１が備える撮像素子３について詳細に説明を行う。
図２は、撮像素子３を撮像面側から、すなわち図１の＋ｚ側から見た場合の全体構成を模式的に示す図である。撮像素子３は、図２のｘ方向およびｙ方向に配列される複数の画素３０を有している。図２では一部を省略して描いているが、画素３０は、ｘ方向およびｙ方向にそれぞれ例えば１０００個以上に渡って多数配列されていても良い。
複数の画素３０が配列された領域（撮像領域）の、図中の左端には水平制御部ＨＣが設けられ、図中の上端には垂直制御部ＶＣが設けられている。

【0011】

撮像素子３は、複数の画素ブロックＢＣを有する。図２では、１つの画素ブロックＢＣは、破線で示した境界線ＢＢにより囲まれる、ｘ方向およびｙ方向に配列されている複数の画素３０を有する。画素ブロックＢＣのそれぞれの中の複数の画素３０は、後述するようにそれぞれの出力部が、１つの出力線に接続され、１つの読出部に接続されている。なお、画素ブロックＢＣのそれぞれの中の複数の画素３０は、複数の出力線に接続され、複数の読出部に接続されていてもよい。

【0012】

図２では、説明を容易にするために１つの画素ブロックＢＣに相当する部分にハッチング付している。ただし、破線で示した各境界線ＢＢにより囲まれる各領域がそれぞれ画素ブロックＢＣである。
図２に示した例の場合には、ｘ方向に４個およびｙ方向に４個配列される計１６個の画素３０が、１つの画素ブロックＢＣを構成している。
１つの画素ブロックＢＣ内のｘ方向およびｙ方向の画素の配列数は、４個に限られるものではなく、６個や８個等の他の数であってもよい。ｘ方向とｙ方向で配列数が異なっていても良い。
また、画素ブロックＢＣの外郭形状は図２に示した長方形に限られるものではなく、複数の画素３０を包含する任意の形状であっても良い。この場合、境界線ＢＢの形状は単純な直線ではなく、複数の直線が折れ曲がって接続された形状になる。

【0013】

図３は、図２に示す画素３０のうち、一部の画素ブロックＢＣ（すなわち、ｘ方向に隣接する２つの画素ブロックＢＣ１および画素ブロックＢＣ２）を拡大して示す図である。図３に示したとおり、複数の画素３０には、例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の異なる分光特性を有する３つのカラーフィルタ（色フィルタ）のいずれかが設けられる。Ｒのカラーフィルタは主に赤色の波長域の光を透過し、Ｇのカラーフィルタは主に緑色の波長域の光を透過し、Ｂのカラーフィルタは主に青色の波長域の光を透過する。画素は、配置されたカラーフィルタによって異なる分光特性を有する。画素３０には、赤（Ｒ）の光に感度を有する画素（以下、Ｒ画素３０Ｒと称する）と、緑（Ｇ）の光に感度を有する画素（以下、Ｇ画素３０ＧｒまたはＧ画素３０Ｇｂと称する）と、青（Ｂ）の光に感度を有す画素（以下、Ｂ画素３０Ｂと称する）とがある。これらの画素３０は、いわゆるベイヤー配列で配列されている。Ｇ画素３０ＧｂはＢ画素３０Ｂと同じｘ方向に配置されたＧ画素であり、Ｇ画素３０ＧｒはＲ画素３０Ｒと同じｘ方向に配置されたＧ画素である。

【0014】

画素ブロックＢＣ１は、ベイヤー配列で配列された、各４個のＧ画素３０Ｇｂ１、Ｇ画素３０Ｇｒ１、Ｒ画素３０Ｒ１、Ｂ画素３０Ｂ１を有する。画素ブロックＢＣ２は、ベイヤー配列で配列された、各４個のＧ画素３０Ｇｂ２、Ｇ画素３０Ｇｒ２、Ｒ画素３０Ｒ２、Ｂ画素３０Ｂ２を有する。これらの画素３０は、いずれも撮像素子３の撮像面に形成された光学像の撮像のために使用される撮像画素Ｇｂ、Ｇｒ、Ｒ、Ｂである。

【0015】

図２に示した垂直制御部ＶＣからは、各画素３０の後述する垂直選択トランジスタＴＶ（図４参照）に接続されている垂直選択線ＶＳ１～ＶＳ８（総称して、垂直選択線ＶＳとも呼ぶ）がｙ方向に延びている。水平制御部ＨＣからは、各行ごとに画素３０の後述する転送部として機能する転送トランジスタＴＸ（図４参照）に接続されている水平制御線ＨＳ１～ＨＳ４（総称して、水平制御線ＨＳとも呼ぶ）と、画素３０の後述する水平選択トランジスタＴＨ（図４参照）に接続されている水平選択線ＨＤがｘ方向に延びている。

【0016】

図３に示したとおり、垂直選択線ＶＳ１～ＶＳ８のそれぞれは、ｙ方向に並ぶ複数の画素３０で共用され、水平選択線ＨＤはｘ方向に並ぶ複数の画素３０で共用されている。
本実施の形態においては、複数の水平制御線ＨＳ１～ＨＳ４のうちの１つの水平制御線が接続された複数の画素３０は、第１の分光感度を有する画素３０と、第１の分光感度とは異なる第２の分光感度を有する画素３０とを含む。具体的には、画素ブロックＢＣ１にて水平制御線ＨＳ１に接続される画素３０の分光感度と、画素ブロックＢＣ２にて水平制御線ＨＳ１に接続される画素３０の分光感度とが異なっている。

【0017】

図４は、図３に示した画素ブロックＢＣ１およびＢＣ２を構成する画素３０の電気回路の概要を示す図である。なお、図４においては、図３に示す第ｎ行と第ｎ＋１行目における画素３０の電気回路を代表して示す。
図４に示すように、水平制御線ＨＳ１には、画素ブロックＢＣ１のＲ画素３０Ｒ１ａと、画素ブロックＢＣ２のＧ画素３０Ｇｒ２ａとが接続される。同様に、水平制御線ＨＳ２には、画素ブロックＢＣ１のＧ画素３０Ｇｒ１ａが接続され、画素ブロックＢＣ２のＲ画素３０Ｒ２ａが接続される。水平制御線ＨＳ３には、画素ブロックＢＣ１のＲ画素３０Ｒ１ｂが接続され、画素ブロックＢＣ２のＧ画素３０Ｇｒ２ｂが接続される。水平制御線ＨＳ４には、画素ブロックＢＣ１のＧ画素３０Ｇｒ１ａが接続され、画素ブロックＢＣ２のＲ画素３０Ｒ２ｂが接続される。

【0018】

各画素３０（Ｇｒ、Ｒ）において、光電変換部であるフォトダイオードＰＤは入射光を光電変換して電荷を生成し、生成した電荷を一時的に蓄積する。転送トランジスタＴＸは、水平制御線ＨＳよりそのゲートに送られる制御信号に基づいて、フォトダイオードＰＤに蓄積された電荷をフローティングディフュージョン（ＦＤ）領域ＦＤに転送する転送部である。ＦＤ領域ＦＤは、容量ＣＣが形成されフォトダイオードで生成された電荷を蓄積する蓄積部である。増幅トランジスタＴＡは、転送された電荷によりＦＤ領域ＦＤに生じた電圧がそのゲートに印加されることにより、フォトダイオードＰＤで生成された電荷に応じた信号を出力する。

【0019】

増幅トランジスタＴＡの入力側（ドレイン）には、電源電圧ＶＤＤが印加される。リセットトランジスタＴＲは、ＦＤ領域ＦＤの電荷を電源電圧ＶＤＤ側に排出することで、ＦＤ領域ＦＤの電圧を電源電圧ＶＤＤにリセットするリセット部である。各画素３０の増幅トランジスタＴＡの出力側（ソース側）は、垂直選択トランジスタＴＶの入力側に接続されている。垂直選択トランジスタＴＶのゲートは、垂直選択線ＶＳに接続されており、図２に示した垂直選択部ＶＣからの制御信号により、垂直選択トランジスタＴＶは導通または非導通となる。

【0020】

垂直選択トランジスタＴＶの出力側は、水平選択トランジスタＴＨの入力側に接続されている。水平選択トランジスタＴＨのゲートは、水平選択線ＨＤに接続されており、図２に示す水平制御部ＨＣから送られてくる制御信号により、水平選択トランジスタＴＨは導通または非導通となる。水平選択トランジスタＴＨの出力側は出力線ＲＷに接続され、光電変換して生成された電荷に基づく信号を信号線である出力線ＲＷへ出力する出力部である。出力線ＲＷは、画素３０の信号を読み出す読出部１００に接続されている。読出部１００は、例えば、画素３０から出力されるアナログ信号をデジタル信号に変換するＡＤ変換部を有し、画素ブロックＢＣごとに設けられる。

【0021】

本実施の形態の撮像素子３の画素３０のリセット動作を含む撮像動作は、従来のＣＭＯＳ型撮像素子とほぼ同様である。すなわち、撮像または焦点検出のための露光動作に先立って、リセットトランジスタＴＲおよび転送トランジスタＴＸが電源電圧ＶＤＤと導通し、ＦＤ領域ＦＤおよびフォトダイオードＰＤが電源電圧ＶＤＤにリセットされる。その後、転送トランジスタＴＸが非導通とされ、フォトダイオードＰＤで撮像または焦点検出のための露光が行われる。

【0022】

次に、撮像素子３の画素３０からの信号の読み出しについて説明する。
垂直制御部ＶＣは、図３、図４に示す画素ブロックＢＣ１の第ｎ行目のＲ画素３０Ｒ１ａに接続された垂直選択線ＶＳ１と、画素ブロックＢＣ２の第ｎ行目のＧ画素３０Ｇｒ２ａに接続された垂直選択線ＶＳ６とに信号を送り、Ｒ画素３０Ｒ１ａの垂直選択トランジスタＴＶと、Ｇ画素３０Ｇｒ２ａの垂直選択トランジスタＴＶとを導通させる。そして、水平制御部ＨＣは、水平制御線ＨＳ１に制御信号を送り、Ｒ画素３０Ｒ１ａの転送トランジスタＴＸとＧ画素３０Ｇｒ２ａの転送トランジスタＴＸとを導通させる。そして、水平制御部ＨＣは、水平選択線ＨＤに信号を送り、Ｒ画素３０Ｒ１ａおよびＧ画素３０Ｇｒ２ａの水平選択トランジスタＴＨを導通させる信号を送る。
以上の制御により、画素ブロックＢＣ１のＲ画素３０Ｒ１ａの信号（Ｒ信号）がＲＷ１に出力され、画素ブロックＢＣ２のＧ画素３０Ｇｒ２ａの信号（Ｇ信号）がＲＷ６に出力される。この結果、画素ブロックＢＣ１に接続されている読出部１００はＲ画素３０Ｒ１ａの信号（Ｒ信号）を読み出すことができ、画素ブロックＢＣ２に接続されている読出部１００はＧ画素３０Ｇｒ２ａの信号（Ｇ信号）を読み出すことができる。
その後、垂直制御部ＶＣは、垂直選択線ＶＳ１と垂直選択線ＶＳ６に、垂直選択トランジスタＴＶを非導通にさせる信号を送る。水平制御部ＨＣは、水平制御線ＨＳ１に、転送トランジスタＴＸを非導通にさせる信号を送る。

【0023】

垂直制御部ＶＣは、画素ブロックＢＣ１のＧ画素３０Ｇｒ１ａに接続された垂直選択線ＶＳ２と、画素ブロックＢＣ２のＲ画素３０Ｒ２ａに接続された垂直選択線ＶＳ５とに信号を送り、Ｇ画素３０Ｇｒ１ａの垂直選択トランジスタＴＶと、Ｒ画素３０Ｒ２ａの垂直選択トランジスタＴＶとを導通させる。水平制御部ＨＣは、水平制御線ＨＳ２に制御信号を送り、画素ブロックＢＣ１のＧ画素３０Ｇｒ１ａの転送トランジスタＴＸと画素ブロックＢＣ２のＲ画素３０Ｒ２ａの転送トランジスタＴＸとを導通させる。そして、水平制御部ＨＣは、水平選択線ＨＤに信号を送り、Ｇ画素３０Ｇｒ１ａおよびＲ画素３０Ｒ２ａの水平選択トランジスタＴＨを導通させる信号を送る。
以上の制御により、画素ブロックＢＣ１のＧ画素３０Ｇｒ１ａの信号（Ｇ信号）がＲＷ２に出力され、画素ブロックＢＣ２のＲ画素３０Ｒ２ａの信号（Ｒ信号）がＲＷ５に出力される。この結果、読出部１００はＧ信号とＲ信号とを読み出すことができる。
その後、垂直制御部ＶＣは、垂直選択線ＶＳ２と垂直選択線ＶＳ５に、垂直選択トランジスタＴＶを非導通にさせる信号を送る。水平制御部ＨＣは、水平制御線ＨＳ２に、転送トランジスタＴＸを非導通にさせる信号を送る。

【0024】

垂直制御部ＶＣは、画素ブロックＢＣ１のＲ画素３０Ｒ１ｂに接続された垂直選択線ＶＳ３と、画素ブロックＢＣ２のＧ画素３０Ｇｒ２ｂに接続された垂直選択線ＶＳ４とに信号を送り、Ｒ画素３０Ｒ１ｂの垂直選択トランジスタＴＶと、Ｇ画素３０Ｇｒ２ｂの垂直選択トランジスタＴＶとを導通させる。水平制御部ＨＣは、水平制御線ＨＳ３に制御信号を送り、画素ブロックＢＣ１のＲ画素３０Ｒ１ｂの転送トランジスタＴＸと画素ブロックＢＣ２のＧ画素３０Ｇｒ２ｂの転送トランジスタＴＸとを導通させる。そして、水平制御部ＨＣは、水平選択線ＨＤに信号を送り、Ｒ画素３０Ｒ１ｂおよびＧ画素３０Ｇｒ２ｂの水平選択トランジスタＴＨを導通させる信号を送る。
以上の制御により、画素ブロックＢＣ１のＲ画素３０Ｒ１ｂの信号がＲＷ３に出力され、画素ブロックＢＣ２のＧ画素３０Ｇｒ２ｂの信号がＲＷ８に出力される。この結果、画素ブロックＢＣ１に接続されている読出部１００はＲ画素３０Ｒ１ｂの信号（Ｒ信号）を読み出すことができ、画素ブロックＢＣ２に接続されている読出部１００はＧ画素３０Ｇｒ２ｂの信号（Ｇ信号）を読み出すことができる。
その後、垂直制御部ＶＣは、垂直選択線ＶＳ３との垂直選択線ＶＳ８に、垂直選択トランジスタＴＶを非導通にさせる信号を送る。水平制御部ＨＣは、水平制御線ＨＳ３に、転送トランジスタＴＸを非導通にさせる信号を送る。

【0025】

垂直制御部ＶＣは、画素ブロックＢＣ１のＧ画素３０Ｇｒ１ｂに接続された垂直選択線ＶＳ４と、画素ブロックＢＣ２のＲ画素３０Ｒ２ｂに接続された垂直選択線ＶＳ７とに信号を送り、Ｇ画素３０Ｇｒ１ｂの垂直選択トランジスタＴＶと、Ｒ画素３０Ｒ２ｂの垂直選択トランジスタＴＶとを導通させる。水平制御部ＨＣは、水平制御線ＨＳ４に制御信号を送り、画素ブロックＢＣ１のＧ画素３０Ｇｒ１ｂの転送トランジスタＴＸと画素ブロックＢＣ２のＲ画素３０Ｒ２ｂの転送トランジスタＴＸとを導通させる。そして、水平制御部ＨＣは、水平選択線ＨＤに信号を送り、Ｇ画素３０Ｇｒ１ｂおよびＲ画素３０Ｒ２ｂの水平選択トランジスタＴＨを導通させる信号を送る。
以上の制御により、画素ブロックＢＣ１のＧ画素３０Ｇｒ１ｂの信号がＲＷ４に出力され、画素ブロックＢＣ２のＲ画素３０Ｒ２ｂの信号がＲＷ７に出力される。この結果、画素ブロックＢＣ１に接続されている読出部１００はＧ画素３０Ｇｒ１ｂの信号（Ｇ信号）を読み出すことができ、画素ブロックＢＣ２に接続されている読出部１００はＲ画素３０Ｒ２ｂの信号（Ｒ信号）を読み出すことができる。
その後、垂直制御部ＶＣは、垂直選択線ＶＳ４と垂直選択線ＶＳ７に、垂直選択トランジスタＴＶを非導通にさせる信号を送る。水平制御部ＨＣは、水平制御線ＨＳ４に、転送トランジスタＴＸを非導通にさせる信号を送る。

【0026】

第ｎ＋１行目以降についても、上述した第ｎ行目で行われた処理と同様の処理が行われる。その結果、第ｎ＋１行目からは、Ｂ画素３０Ｂの信号（Ｂ信号）と、Ｇ画素３０Ｇｂの信号（Ｇ信号）とを読み出すことができる。
以上、画素ブロックＢＣ１、ＢＣ２内の画素３０の信号の読み出しについて説明したが、これは他の画素ブロックＢＣにおいても同様である。各画素ブロックＢＣ内の各画素３０の信号は、各画素ブロックＢＣ内に設けられている出力線ＲＷに出力され、読出部１００により読み出される。なお、垂直選択線ＶＳは、複数の画素ブロックＢＣで共有されていてよい。例えば、垂直選択線ＶＳ１～ＶＳ８は、画素ブロックＢＣに対してｙ方向に並ぶ他の画素ブロックＢＣ内の各画素３０に接続されていてもよい。
各画素ブロックＢＣの読出部１００で読み出された信号は、不図示の出力回路を経て、撮像素子３から出力される。

【0027】

画像データ生成部４ａは、撮像素子３から出力された信号を、画素３０の配列に応じた順序に並び替える。この場合、画像データ生成部４ａは、水平制御線ＨＳ１、水平制御線ＨＳ２、水平制御線ＨＳ３および水平制御線ＨＳ４がこの順序で導通することにより、Ｇ画素３０Ｇｒ２ａからのＧｒ信号、Ｒ画素３０Ｒ２ａからのＲ信号、Ｇ画素３０Ｇｒ２ｂからのＧｒ信号およびＲ画素３０Ｒ２ｂからのＲ信号の順序で出力された各信号を、第ｎ行のｘ方向の画素３０の配列順序に並び替える。すなわち、画像データ生成部４ａは、上記の順序で出力された信号を、Ｒ画素３０Ｒ２ａからのＲ信号、Ｇ画素３０Ｇｒ２ａからのＧｒ信号、Ｒ画素３０Ｒ２ｂからのＲ信号、Ｇ画素３０Ｇｒ２ｂからのＧｒ信号の順序に並び替える。画像データ生成部４ａは、第ｎ＋１行以降の画素３０からの信号についても、同様にして、画素３０の配列に応じた順序に並び替える。上記の処理の後、画像データ生成部４ａは、撮像素子３から出力された信号に各種の画像処理を行って、画像データを生成する。

【0028】

図５は、本実施形態の撮像素子３の画素３０部分の断面を示す図である。なお図５では、撮像素子３の全体のうち、一部の断面のみを示している。図５中に示したｘ方向およびｚ方向は、図１中に示した各方向と同じである。撮像素子３は、いわゆる裏面照射型の撮像素子である。撮像素子３は、紙面上方向から入射した光を光電変換する。撮像素子３は、第１半導体基板７と、第２半導体基板８とを備える。

【0029】

上述のとおり、撮像素子３は複数の画素３０を有している。１つの画素３０は、第１半導体基板７に設けられた画素上部３０ｘと、第２半導体基板８に設けられた画素下部３０ｙとを含む。１つの画素上部３０ｘは、１つのマイクロレンズ７４、１つのカラーフィルタ７３、１つのフォトダイオードＰＤの受光部３１等が含まれる。

【0030】

第１半導体基板７は、画素上部３０ｘに含まれるフォトダイオードＰＤの受光部３１を含む受光層７１と、転送トランジスタＴＸ、増幅トランジスタＴＡ等のトランジスタが形成されている配線層７２とを備える。受光層７１は、第１半導体基板７の配線層７２とは反対側（裏面側）に配置される。受光層７１には、複数の受光部３１が二次元状に配置されている。

【0031】

第２半導体基板８には、画素下部３０ｙに含まれる垂直選択トランジスタＴＶ、水平選択トランジスタＴＨ、垂直選択線ＶＳ、水平制御線ＨＳ、読出部１００および電流源ＣＳなどが配置されている。
配線層７２の表面には複数のバンプ７５が配置される。第２半導体基板８の、配線層７２に対向する面には、複数のバンプ７５に対応する複数のバンプ７６が配置される。複数のバンプ７５と複数のバンプ７６とは互いに接合されている。複数のバンプ７５と複数のバンプ７６とを介して、第１半導体基板７と第２半導体基板８とが電気的に接続されている。

【0032】

なお、上述した第１半導体基板７および第２半導体基板８にそれぞれ配置される回路要素の構成は一例であって、そのうちのいくつかの構成物は、第１半導体基板７および第２半導体基板８のどちらに配置してもよい。例えば、フォトダイオードＰＤの受光部３１を含む受光層７１と、転送トランジスタＴＸ、増幅トランジスタＴＡ、および垂直選択トランジスタＴＶを第１半導体基板７に形成し、水平選択トランジスタＴＨと、水平制御線ＨＳと、読出部１００および電流源ＣＳとを、第２半導体基板８に配置してもよい。

【0033】

フォトダイオードＰＤの受光部３１を含む受光層７１と、転送トランジスタＴＸ、増幅トランジスタＴＡ、および垂直選択トランジスタＴＶ、水平選択トランジスタＴＨ、水平制御線ＨＳを第１半導体基板７に形成し、読出部１００および電流源ＣＳを第２半導体基板８に配置してもよい。
垂直制御部ＶＣおよび水平制御部ＨＣは、第１半導体基板７および第２半導体基板８のどちらに配置してもよい。
また、画素３０は第１半導体基板７および第２半導体基板８を有する積層構造であるものに限定されず、１つの半導体基板に上記の各構成が配置されても良い。

【0034】

ただし、第１半導体基板７に多くの回路要素を配置すると、第１半導体基板７に受光部３１を配置する面積または体積が十分に確保できなくなるので、読出部１００および電流源ＣＳは、第２半導体基板８に配置することが好ましい。
各画素３０のカラーフィルタ７３には、各画素の分光感度特性に合わせたカラーフィルタが配置されている。

【0035】

以上の撮像素子の実施形態において、各画素３０の配列は、必ずしもベイヤー配列に限られるものではない。また、水平制御線ＨＳは、撮像素子３の長辺方向（ｘ方向）ではなく短辺方向（ｙ方向）に延びていてもよく、垂直選択線ＶＳは、撮像素子３の短辺方向（ｙ方向）ではなく長辺方向（ｘ方向）に延びていてもよい。また、各画素３０の信号の出力を制御する水平制御線ＨＳおよび垂直選択線ＶＳは、水平方向（ｘ方向）および垂直方向（ｙ方向）に延在するものでなくてもよい。

【0036】

上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、複数の画素ブロックＢＣと、複数の水平制御線ＨＳとを備える。複数の画素ブロックＢＣのそれぞれは、光を光電変換して電荷を生成する光電変換部であるフォトダイオードＰＤを含み、第１方向（ｘ方向）および第１方向と交差する第２方向（ｙ方向）に設けられた複数の画素３０をそれぞれ有する。複数の水平制御線ＨＳは、複数の画素ブロックＢＣのうちの一部であって複数の画素ブロックＢＣの中のそれぞれ１つの画素３０と電気的に接続され、複数の画素３０に制御信号を供給する。複数の水平制御線ＨＳのうちの１つの水平制御線が接続された複数の３０画素は、第１の分光感度を有する画素３０と、第１の分光感度とは異なる第２の分光感度を有する画素３０とを含む。
従来技術のように、転送制御のための１つの制御線が、同色の信号を生成する複数の画素に共通して設けられている場合、配線に異常がある場合に、同一行に配置された画素から所定の色の信号を出力することができなくなる。
これに対して、本実施の形態では、上述した構成を有することにより、複数の水平制御線ＨＳのうちの何れかの水平制御線ＨＳに異常がある場合に、同一行に配置された同色のカラーフィルタが設けられた画素３０からの信号が得られず、生成される画像において特性の色が欠陥となることを防ぐことができる。また、複数の水平制御線ＨＳのうちの何れかの水平制御線ＨＳに異常があり、ある色の信号が得られない場合であっても、同一行に配置された他の同色のカラーフィルタが設けられた画素３０からの信号を用いて補完処理を行うことができる。

【0037】

（２）撮像素子３の画素３０は、光電変換部であるフォトダイオードＰＤで生成された電荷を転送する転送トランジスタＴＸを備え、複数の水平制御線ＨＳのうちの少なくとも１つの水平制御線は、転送トランジスタＴＸに接続される。この結果、従来の撮像素子の回路構成のうち水平制御線ＨＳの接続先を変更するだけで、実施の形態の撮像素子３の回路構成を実現することができる。

【0038】

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
各画素３０の電気回路は図４に示す例に限定されない。
図６は、変形例１における画素ブロックＢＣ１およびＢＣ２を構成する画素３０の電気回路の概要を示す図である。なお、図６においても、代表して、第ｎ行と第ｎ＋１行目の画素３０の回路構成を示す。
変形例１では、撮像素子３は、蓄積部であるＦＤ領域ＦＤが画素ブロックＢＣに含まれる複数の画素３０で共有される構成を有する。すなわち、画素ブロックＢＣ１およびＢＣ２の各画素３０はフォトダイオードＰＤと転送トランジスタＴＸとを備え、各画素ブロックＢＣ１およびＢＣ２の各画素３０はリセットトランジスタＴＲと増幅トランジスタＴＡと水平選択トランジスタＴＨとを共有する。

【0039】

変形例１においても、実施の形態の場合と同様に、複数の水平制御線ＨＳ１～ＨＳ４のうちの１つの水平制御線が接続された複数の画素３０は、第１の分光感度を有する画素３０と、第１の分光感度とは異なる第２の分光感度を有する画素３０とを含む。すなわち、水平制御線ＨＳ１は、画素ブロックＢＣ１のＲ画素３０Ｒ１ａの転送トランジスタＴＸと、画素ブロックＢＣ２のＧ画素３０Ｇｒ２ａの転送トランジスタＴＸとに接続する。水平制御線ＨＳ２は、画素ブロックＢＣ１のＧ画素３０Ｇｒ１ａの転送トランジスタＴＸと、画素ブロックＢＣ２のＲ画素３０Ｒ２ａの転送トランジスタＴＸとに接続する。水平制御線ＨＳ３は、画素ブロックＢＣ１のＲ画素３０Ｒ１ｂの転送トランジスタＴＸと、画素ブロックＢＣ２のＧ画素３０Ｇｒ２ｂの転送トランジスタＴＸとに接続する。水平制御線ＨＳ４には、画素ブロックＢＣ１のＧ画素３０Ｇｒ１ａの転送トランジスタＴＸと、画素ブロックＢＣ２のＲ画素３０Ｒ２ｂの転送トランジスタＴＸとに接続する。
変形例１の撮像素子３の電気回路の構成であっても、上述した実施の形態により得られる作用効果（１）および（２）と同様の作用効果が得られる。

【0040】

（変形例２）
画像データ生成部４ａにて画素３０から出力された信号を画素３０の配列に応じた順序に並び替える例に代えて、撮像素子３が画素３０からの信号を画素３０の配列に応じた順序で出力してよい。図７は、変形例２の画素ブロックＢＣ１およびＢＣ２を構成する画素３０のうち電気回路の概要を示す。図７においても、代表して、第ｎ行と第ｎ＋１行目に配列された画素３０の回路構成を示す。撮像素子３は、画素ブロックＢＣごとにメモリ（記憶部）１０１を有する。他の構成は、図４に示す画素３０の電荷回路の構成と同様である。

【0041】

実施の形態において説明したように、画素ブロックＢＣ２においては、Ｇ画素３０Ｇｒ２ａからのＧｒ信号、Ｒ画素３０Ｒ２ａからのＲ信号、Ｇ画素３０Ｇｒ２ｂからのＧｒ信号およびＲ画素３０Ｒ２ｂからのＲ信号の順序で各信号が出力される。上記の順序で出力された信号は、読出部１００にてデジタル信号に変換され、順次画素ブロックＢＣ２に設けられたメモリ１０１に一時的に記憶される。メモリ１０１からは、Ｒ画素３０Ｒ２ａからのＲ信号、Ｇ画素３０Ｇｒ２ａからのＧｒ信号、Ｒ画素３０Ｒ２ｂからのＲ信号、Ｇ画素３０Ｇｒ２ｂからのＧｒ信号の順序で各信号が出力され、制御部４の画像データ生成部４ａに入力する。すなわち、実施の形態と同様に水平制御線ＨＳを各画素３０とを接続した場合であっても、撮像素子３から、画素３０の配列に応じた順序で信号を出力することができる。

【0042】

（変形例３）
水平制御線ＨＳの少なくとも１つはリセット部であるリセットトランジスタＴＲに接続されてよい。また、水平制御線ＨＳの少なくとも１つは出力部である垂直選択トランジスタＴＶに接続されてよい。また、水平制御線ＨＳのうち、少なくとも１つが転送トランジスタＴＸに接続され、少なくとも１つがリセットトランジスタＴＲに接続され、少なくとも１つが垂直選択トランジスタＴＶに接続されてもよい。上記のように水平制御線ＨＳが接続された場合であっても、上述した実施の形態により得られる作用効果（１）と同様の作用効果が得られる。

【0043】

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

【符号の説明】

【0044】

１：撮像装置、
３：撮像素子、
４ａ：画像データ生成部、
７：第１半導体基板、
８：第２半導体基板、
３０：画素、
１００：読出部、
１０１：メモリ、
ＢＣ、ＢＣ１、ＢＣ２：画素ブロック、
ＨＳ、ＨＳ１、ＨＳ２、ＨＳ３、ＨＳ４：水平制御線
ＰＤ：フォトダイオード、
ＴＸ：転送トランジスタ、
ＴＲ：リセットトランジスタ、
ＴＡ：増幅トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】