知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-12-11
(45)【発行日】2025-12-19
(54)【発明の名称】固体撮像装置及びその製造方法、並びに電子機器
(51)【国際特許分類】
H10F 39/18 20250101AFI20251212BHJP
H04N 25/70 20230101ALI20251212BHJP
【ＦＩ】
H10F39/18 A
H04N25/70
【請求項の数】
11
(21)【出願番号】P 2022558898
(86)(22)【出願日】2021-09-08
(86)【国際出願番号】 JP2021033046
(87)【国際公開番号】W WO2022091592
(87)【国際公開日】2022-05-05
【審査請求日】2024-07-25
(31)【優先権主張番号】P 2020181870
(32)【優先日】2020-10-29
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】河村 智彦
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２０１１－０８２３３０（ＪＰ，Ａ）
【文献】特開２０１６－１０３５４１（ＪＰ，Ａ）
【文献】国際公開第２０２０／０４５１４２（ＷＯ，Ａ１）
【文献】特開２０１１－１０８８３９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｆ ３９／１８
Ｈ０４Ｎ ２５／７０
(57)【特許請求の範囲】
【請求項1】
互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に分離領域で区画された活性領域を有する半導体層と、前記活性領域に設けられた電荷蓄積領域と、
前記半導体層に前記電荷蓄積領域から深さ方向に離間して設けられた光電変換部と、
前記分離領域に設けられたゲート電極を有し、かつ前記光電変換部で光電変換された信号電荷を前記電荷蓄積領域に転送する転送トランジスタと、
を備え、
前記分離領域は、前記半導体層の前記第１の面側に設けられた分離絶縁膜を有し、
前記ゲート電極は、ゲート絶縁膜を介して前記活性領域と隣り合う第１部分と、前記分離絶縁膜と隣り合う第２部分とを有する、固体撮像装置。
【請求項2】
前記ゲート電極の前記第１部分は、平面視で前記活性領域の一端側に設けられている、請求項１に記載の固体撮像装置。【請求項3】
前記ゲート電極の前記第１部分は、平面視で前記活性領域を挟んで互いに反対側に位置する各々の領域側に設けられている、請求項１に記載の固体撮像装置。【請求項4】
前記ゲート電極の前記第１部分は、平面視で前記活性領域の一端側の角部を囲むようにして設けられている、請求項１に記載の固体撮像装置。【請求項5】
前記ゲート電極の前記第１部分は、平面視で前記活性領域の一端側の２つの角部を囲むようにして設けられている、請求項１に記載の固体撮像装置。【請求項6】
分離領域は、前記半導体層の前記第１の面及び前記第２の面に亘って延伸している、請求項１に記載の固体撮像装置。【請求項7】
前記ゲート電極は、前記分離絶縁膜の中に埋め込まれている、請求項１に記載の固体撮像装置。【請求項8】
前記ゲート電極は、前記半導体層の前記第１の面側に設けられた頭部と、前記頭部から前記分離絶縁膜の内部に前記頭部よりも幅狭で突出する胴部とを有する、請求項１に記載の固体撮像装置。【請求項9】
前記ゲート絶縁膜は、熱酸化膜であり、前記分離絶縁膜は、堆積膜である、
請求項１に記載の固体撮像装置。
【請求項10】
半導体層の第１の面側に活性領域を区画する分離溝部を形成し、前記分離溝部内に分離絶縁膜を形成し、
前記分離絶縁膜を前記分離溝部の深さ方向に向かってエッチングして、前記分離絶縁膜に前記半導体層及び前記分離絶縁膜で囲まれたゲート溝部を形成し、
前記ゲート溝部内の前記半導体層にゲート絶縁膜を形成し、
前ゲート溝部内にゲート絶縁膜を介してゲート電極を形成する、
ことを含む固体撮像装置の製造方法。
【請求項11】
固体撮像装置と、被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学レンズと、上記固体撮像装置から出力される信号に信号処理を行う信号処理回路と、を備え、前記固体撮像装置は、
互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に分離領域で区画された活性領域を有する半導体層と、
前記半導体層の前記活性領域に設けられた電荷蓄積領域と、
前記半導体層に前記電荷蓄積領域から深さ方向に離間して設けられた光電変換部と、
前記分離領域に設けられたゲート電極を有し、かつ前記光電変換部で光電変換された信号電荷を前記電荷蓄積領域に転送する転送トランジスタと、
を備え、
前記分離領域は、前記半導体層の前記第１の面側の溝部内に設けられた分離絶縁膜を有し、
前記ゲート電極は、ゲート絶縁膜を介して前記活性領域と隣り合う第１部分と、前記分離絶縁膜と隣り合う第２部分とを有する、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本技術（本開示に係る技術）は、固体撮像装置及び電子機器に関し、特に、転送トランジスタを有する固体撮像装置及びその製造方法、並びに電子機器に適用して有効な技術に関するものである。
【背景技術】
【0002】
固体撮像装置は、光電変換部で光電変換された信号電荷を電荷蓄積領域に転送する転送トランジスタを画素毎に備えている。特許文献１には、基板の溝部内にゲート絶縁膜を介してゲート電極の一部（胴部）が埋め込まれた縦型構造の転送トランジスタが開示されている。また、特許文献２には、基板に浅いトレンチ分離（ＳＴＩ）のための溝を形成し、この溝内に絶縁膜を介して埋め込まれた埋め込みポリシリコン電極に電圧を印加することで、蓄積時にはＳＴＩ側壁のピンニングを強化し、転送時には画素領域Ｐウエルと埋め込みポリシリコン電極に電圧を印加することで信号電荷の転送を改善した撮像装置が開示されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１８－１４８１１６号公報
【文献】特開２００６－１２０８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、従来の縦型構造の転送トランジスタは、ゲート電極の一部（埋め込み部）がゲート絶縁膜を介して半導体層に埋め込まれていることから、ゲート電極の埋め込み部の周囲、即ち４方向の側壁の全てがゲート絶縁膜を介して半導体層と隣り合っている（向かい合っている）。このため、ゲート電極の埋め込み部は、４方向の側壁の全てに半導体層との容量成分（寄生容量）が付加される。この容量成分が大きいと、転送トランジスタのゲート電極に接続される転送ラインの容量が大きくなり、転送トランジスタのゲート電極に印加される駆動パルスがなまるため、光電変換部で光電変換された信号電荷を電荷蓄積領域に転送する転送速度（画素駆動速度）が低下する。そして、転送速度の低下は、固体撮像装置の処理性能に影響するため、改良の余地があった。
【0005】
本技術の目的は、光電変換部で光電変換された信号電荷を電荷蓄積領域に転送する転送速度（画素の駆動速度）の向上を図ることにある。
【課題を解決するための手段】
【0006】
本技術の一態様に係る固体撮像装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ上記第１の面側に分離領域で区画された活性領域を有する半導体層と、上記活性領域に設けられた電荷蓄積領域と、上記半導体層に上記電荷蓄積領域から深さ方向に離間して設けられた光電変換部と、上記分離領域に設けられたゲート電極を有し、かつ上記光電変換部で光電変換された信号電荷を上記電荷蓄積領域に転送する転送トランジスタと、を備えている。そして、上記分離領域は、上記半導体層の上記第１の面側の溝部内に設けられた分離絶縁膜を有し、上記ゲート電極は、ゲート絶縁膜を介して上記活性領域と隣り合う第１部分と、上記分離絶縁膜と隣り合う第２部分とを有する。
【0007】
本技術の他の態様に係る固体撮像装置の製造方法は、半導体層の第１の面側に活性領域を区画する分離溝部を形成し、上記分離溝部内に分離絶縁膜を形成し、上記分離絶縁膜を上記分離溝部の深さ方向に向かってエッチングして、上記分離絶縁膜に上記半導体層及び上記分離絶縁膜で囲まれたゲート溝部を形成し、上記ゲート溝部内の上記半導体層にゲート絶縁膜を形成し、上記ゲート溝部内に上記ゲート絶縁膜を介してゲート電極を形成する、ことを含む。
【0008】
本技術の他の態様に係る電子機器は、上記固体撮像装置を備える。
【図面の簡単な説明】
【0009】
【図1】本技術の第１実施形態に係る固体撮像装置の一構成例を模式的に示す平面レイアウト図である。
【図2】本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。
【図3】本技術の第１実施形態に係る固体撮像装置の画素の等価回路図である。
【図4】本技術の第１実施形態に係る固体撮像装置の画素の一構成例を模式的に示す平面レイアウト図である。
【図6A】本技術の第１実施形態に係る固体撮像装置の製造方法を示す工程断面図である。
【図7A】第１実施形態の第１変形例を模式的に示す平面図である。
【図8】第１実施形態の第２変形例を模式的に示す平面図である。
【図9】第１実施形態の第３変形例を模式的に示す平面図である。
【図10A】本技術の第２実施形態に係る固体撮像装置の一構成例を模式的に示す平面図である。
【図11A】本技術の第３実施形態に係る固体撮像装置の一構成例を模式的に示す平面図である。
【図12】本技術の第４実施形態に係る電子機器の概略構成図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して本技術の実施形態を詳細に説明する。
なお、本技術の実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお、本技術の実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0011】
また、各図面は模式的なものであって、現実のものとは異なる場合がある。また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。すなわち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【0012】
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。以下の実施形態では、後述する半導体層２０の厚さ方向をＺ方向として説明する。
【0013】
〔第１実施形態〕
この実施形態１では、裏面照射型のＣＭＯＳ（Ｃomplementary Ｍetal Ｏxide Ｓemiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
この実施形態１では、裏面照射型のＣＭＯＳ（Ｃomplementary Ｍetal Ｏxide Ｓemiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
【0014】
≪固体撮像装置の全体構成≫
まず、固体撮像装置１Ａの全体構成について説明する。
図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。すなわち、固体撮像装置１Ａは、半導体チップ２に搭載されている。この固体撮像装置１Ａ（１０１）は、図１２に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
まず、固体撮像装置１Ａの全体構成について説明する。
図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。すなわち、固体撮像装置１Ａは、半導体チップ２に搭載されている。この固体撮像装置１Ａ（１０１）は、図１２に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
【0015】
図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。
【0016】
画素領域２Ａは、例えば図１２に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
【0017】
図１に示すように、周辺領域２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
【0018】
＜ロジック回路＞
図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃomplenentary ＭＯＳ）回路で構成されている。
図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃomplenentary ＭＯＳ）回路で構成されている。
【0019】
垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
【0020】
カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Ｃorrelated Ｄouble Ｓampling：相関２重サンプリング）及びＡＤ（Ａnalog Ｄigital）変換等の信号処理を行う。
【0021】
水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
【0022】
出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
【0023】
制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
【0024】
＜画素＞
図３に示すように、複数の画素３の各々の画素３は、光電変換素子ＰＤと、この光電変換素子ＰＤで光電変換された信号電荷を蓄積（保持）する電荷蓄積領域（フローティングディフュージョン：Ｆloating Ｄiffusion）ＦＤと、この光電変換素子ＰＤで光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送トランジスタＴＲと、を備えている。また、複数の画素３の各々の画素３は、電荷蓄積領域ＦＤに電気的に接続された読出し回路１５を備えている。
図３に示すように、複数の画素３の各々の画素３は、光電変換素子ＰＤと、この光電変換素子ＰＤで光電変換された信号電荷を蓄積（保持）する電荷蓄積領域（フローティングディフュージョン：Ｆloating Ｄiffusion）ＦＤと、この光電変換素子ＰＤで光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送トランジスタＴＲと、を備えている。また、複数の画素３の各々の画素３は、電荷蓄積領域ＦＤに電気的に接続された読出し回路１５を備えている。
【0025】
光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。
【0026】
転送トランジスタＴＲのドレイン領域は、電荷蓄積領域ＦＤと電気的に接続されている。転送トランジスタＴＲのゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。電荷蓄積領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
【0027】
図３に示すように、読出し回路１５は、電荷蓄積領域ＦＤに蓄積された信号電荷を読み出し、信号電荷に基づく画素信号を出力する。読出し回路１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、例えば、酸化シリコン膜（ＳｉＯ２膜）からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ゲート絶縁膜が窒化シリコン膜（Ｓｉ３Ｎ４膜）、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥＴ）でも構わない。
【0028】
増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷蓄積領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
【0029】
選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレインが増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
【0030】
リセットトランジスタＲＳＴは、ソース領域が電荷蓄積領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図２参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
【0031】
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換素子ＰＤで生成された信号電荷を電荷蓄積領域ＦＤに転送する。リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷蓄積領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。選択トランジスタＳＥＬは、読出し回路１５からの画素信号の出力タイミングを制御する。
【0032】
増幅トランジスタＡＭＰは、画素信号として、電荷蓄積領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換素子ＰＤで生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷蓄積領域ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
【0033】
この第１実施形態に係る固体撮像装置１Ａの動作時には、画素３の光電変換素子ＰＤで生成された信号電荷が画素３の転送トランジスタＴＲを介して電荷蓄積領域ＦＤに蓄積される。そして、電荷蓄積領域ＦＤに蓄積された信号電荷が読出し回路１５により読み出されて、読出し回路１５の増幅トランジスタＡＭＰのゲート電極に印加される。読出し回路１５の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、電荷蓄積領域ＦＤの電位に対応する電流が垂直信号線１１に流れる。また、読出し回路１５のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、電荷蓄積領域ＦＤに蓄積された信号電荷をリセットする。
【0034】
≪固体撮像装置の具体的な構成≫
次に、固体撮像装置１Ａの具体的な構成について、図４、図５Ａ及び図５Ｂを用いて説明する。
なお、図４、図５Ａ及び図５Ｂでは、図面を見易くするために、図１に対して上下が反転している。また、図５Ａ及び図５Ｂにおいては、後述する配線４３よりも上層の図示を省略している。
次に、固体撮像装置１Ａの具体的な構成について、図４、図５Ａ及び図５Ｂを用いて説明する。
なお、図４、図５Ａ及び図５Ｂでは、図面を見易くするために、図１に対して上下が反転している。また、図５Ａ及び図５Ｂにおいては、後述する配線４３よりも上層の図示を省略している。
【0035】
＜半導体チップ＞
図５Ａ及び図５Ｂに示すように、半導体チップ２は、互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層２０と、この半導体層２０の第１の面Ｓ１側に設けられた層間絶縁膜４１及び配線層４３を含む多層配線層と、を備えている。また、半導体チップ２は、半導体層２０の第２の面Ｓ２側に、この第２の面Ｓ２側から順次設けられた平坦化膜５１、遮光膜５２、カラーフィルタ５３及びマイクロレンズ（オンチップレンズ）５４を備えている。
図５Ａ及び図５Ｂに示すように、半導体チップ２は、互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層２０と、この半導体層２０の第１の面Ｓ１側に設けられた層間絶縁膜４１及び配線層４３を含む多層配線層と、を備えている。また、半導体チップ２は、半導体層２０の第２の面Ｓ２側に、この第２の面Ｓ２側から順次設けられた平坦化膜５１、遮光膜５２、カラーフィルタ５３及びマイクロレンズ（オンチップレンズ）５４を備えている。
【0036】
半導体層２０は、例えばｐ型の単結晶シリコン基板で構成されている。そして、半導体層２０には、ｐ型の半導体領域２３が設けられている。このｐ型の半導体領域２３は、半導体層２０の第１の面Ｓ１側から第２の面Ｓ２側に亘って構成されるウエル領域である。
【0037】
平坦化膜５１は、半導体層２０の第２の面Ｓ２側に、半導体層２０の第２の面Ｓ２を覆うようにして設けられ、半導体層２０の第２の面Ｓ２側を平坦化している。遮光膜５２は、隣り合う画素３を仕切るように、平面視の平面パターンが格子状平面パターンになっている。
【0038】
カラーフィルタ５３及びマイクロレンズ５４は、それぞれ画素３毎に設けられている。カラーフィルタ５３は、半導体チップ２の光入射面側から入射した入射光を色分離する。マイクロレンズ５４は、照射光を集光し、集光した光を画素３に効率良く入射させる。
【0039】
ここで、半導体層２０の第１の面Ｓ１を素子形成面又は主面、第２の面Ｓ２を光入射面又は裏面と呼ぶこともある。この第１実施形態の固体撮像装置１Ａは、半導体層２０の第２の面（光入射面，裏面）Ｓ２側から入射した光を、半導体層２０に設けられた光電変換部２５（光電変換素子ＰＤ）で光電変換する。
【0040】
（光電変換部）
図５Ａに示すように、半導体層２０には、画素３毎に光電変換部２５が設けられている。光電変換部２５は、半導体層２０の第１の面Ｓ１側の表層部に設けられた電荷蓄積領域ＦＤから深さ方向（Ｚ方向）に離間して設けられている。光電変換部２５には、上述の光電変換素子ＰＤが構成されている。そして、光電変換素子ＰＤは、ｐ型の半導体領域（ウエル領域）２３と、このｐ型の半導体領域２３の内部に埋設されたｎ型の半導体領域２４とを含む。
図５Ａに示すように、半導体層２０には、画素３毎に光電変換部２５が設けられている。光電変換部２５は、半導体層２０の第１の面Ｓ１側の表層部に設けられた電荷蓄積領域ＦＤから深さ方向（Ｚ方向）に離間して設けられている。光電変換部２５には、上述の光電変換素子ＰＤが構成されている。そして、光電変換素子ＰＤは、ｐ型の半導体領域（ウエル領域）２３と、このｐ型の半導体領域２３の内部に埋設されたｎ型の半導体領域２４とを含む。
【0041】
ｎ型の半導体領域２４は、画素３毎に設けられている。そして、ｎ型の半導体領域２４は、詳細に図示していないが、平面視で１つの画素３内において、後述する活性領域２２Ａ及び２２Ｂ、並びに分離領域２１と重畳するように平面形状が方形状で構成されている。
【0042】
（活性領域）
図４、図５Ａ及び図５Ｂに示すように、半導体層２０は、第１の面Ｓ１側に分離領域２１で区画された島状の活性領域（素子形成領域）２２Ａ及び２２Ｂを有している。この活性領域２２Ａ及び２２Ｂは、画素３毎に設けられている。図４では、Ｙ方向に繰り返し配置された３つの画素３を例示しているが、画素３は、この数に限定されるものではない。
図４、図５Ａ及び図５Ｂに示すように、半導体層２０は、第１の面Ｓ１側に分離領域２１で区画された島状の活性領域（素子形成領域）２２Ａ及び２２Ｂを有している。この活性領域２２Ａ及び２２Ｂは、画素３毎に設けられている。図４では、Ｙ方向に繰り返し配置された３つの画素３を例示しているが、画素３は、この数に限定されるものではない。
【0043】
図４に示すように、活性領域２２Ａ及び２２Ｂは、Ｘ方向に延伸し、かつＹ方向に分離領域２１を介して併設されている。そして、活性領域２２Ａ及び２２Ｂの各々は、平面視での平面形状が例えば長方形状（帯形状）になっている。
【0044】
図４及び図５Ａに示すように、分離領域２１は、半導体層２０の第１の面Ｓ１側に設けられた分離溝部２６と、この分離溝部２６内に設けられた分離絶縁膜２７とを含んでいる。即ち、半導体層２０の活性領域２２Ａ及び２２Ｂの各々は、分離溝部２６及び分離絶縁膜２７によって島状に区画されている。分離領域２１は、これに限定されないが、例えば、半導体層２０の第１の面Ｓ１側の表層部に分離溝部２６を形成し、この分離溝部２６内に分離絶縁膜２７を選択的に埋め込んだＳＴＩ（Ｓhallow Ｔrench Ｉsolation）構造になっている。分離絶縁膜２７は、例えば、ＣＶＤ法により堆積した酸化シリコン膜からなる堆積膜で構成されている。ここで、熱酸化膜は、堆積膜よりも緻密な膜質である。
【0045】
＜画素トランジスタ＞
図４に示すように、活性領域２２Ａには、転送トランジスタＴＲ及びリセットトランジスタＲＳＴが構成されている。また、活性領域２２Ｂには、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが構成されている。
図４に示すように、活性領域２２Ａには、転送トランジスタＴＲ及びリセットトランジスタＲＳＴが構成されている。また、活性領域２２Ｂには、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが構成されている。
【0046】
（リセットトランジスタ）
図５Ａに示すように、リセットトランジスタＲＳＴは、活性領域２２Ａの表層部に構成されている。リセットトランジスタＲＳＴは、半導体層２０の第１の面Ｓ１側に設けられたゲート絶縁膜２９ｂと、半導体層２０の第１の面Ｓ１側にゲート絶縁膜２９ｂを介して設けられたゲート電極３２と、ゲート電極３２の直下の半導体層２０（具体的にはｐ型の半導体領域２３）に設けられたチャネル形成領域と、を含む。また、リセットトランジスタＲＳＴは、ゲート電極３２の直下のチャネル形成領域を挟んでチャネル長方向に互いに離間して半導体層２０のｐ型の半導体領域２３内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３５ａ及び３５ｂを有している。
図５Ａに示すように、リセットトランジスタＲＳＴは、活性領域２２Ａの表層部に構成されている。リセットトランジスタＲＳＴは、半導体層２０の第１の面Ｓ１側に設けられたゲート絶縁膜２９ｂと、半導体層２０の第１の面Ｓ１側にゲート絶縁膜２９ｂを介して設けられたゲート電極３２と、ゲート電極３２の直下の半導体層２０（具体的にはｐ型の半導体領域２３）に設けられたチャネル形成領域と、を含む。また、リセットトランジスタＲＳＴは、ゲート電極３２の直下のチャネル形成領域を挟んでチャネル長方向に互いに離間して半導体層２０のｐ型の半導体領域２３内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３５ａ及び３５ｂを有している。
【0047】
ゲート絶縁膜２９ｂは、例えば半導体層２０を熱酸化して形成した熱酸化膜で構成されている。この熱酸化膜は、例えば酸化シリコン膜で構成されている。ゲート電極３２は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜（ドープドポリシリコン膜）で構成されている。一対の主電極領域３５ａ及び３５ｂは、例えばゲート電極３２に対して自己整合で形成された一対のｎ型の半導体領域で構成されている。即ち、リセットトランジスタＲＳＴは、ｎチャネル導電型のＭＯＳＦＥＴで構成されている。一対の主電極領域３５ａ及び３５ｂのうちの一方の主電極領域３５ａは、上述した電荷蓄積領域ＦＤとして機能する。
【0048】
（転送トランジスタ）
図５Ａに示すように、転送トランジスタＴＲは、活性領域２２Ａの表層部に構成されている。転送トランジスタＴＲは、分離領域２１に設けられたゲート電極３１と、このゲート電極３１と半導体層２０との間に介在されたゲート絶縁膜２９ａと、チャネルが形成されるチャネル形成領域として機能するｐ型の半導体領域２３と、を含む。また、転送トランジスタＴＲは、ソース領域及びドレイン領域として機能する一対の主電極領域を含む。この一対の主電極領域のうち、一方の主電極領域はｎ型の半導体領域２４（光電変換部２５）で構成され、他方の主電極領域はリセットトランジスタＲＳＴの主電極領域３５ａ（電荷蓄積領域ＦＤ）で構成されている。即ち、転送トランジスタＴＲ及びリセットトランジスタＲＳＴは、転送トランジスタＴＲのドレイン領域として機能する主電極領域３５ａ（電荷蓄積領域ＦＤ）と、リセットトランジスタＲＳＴのソース領域として機能する主電極領域３５ａ（電荷蓄積領域ＦＤ）と、を共有している。
図５Ａに示すように、転送トランジスタＴＲは、活性領域２２Ａの表層部に構成されている。転送トランジスタＴＲは、分離領域２１に設けられたゲート電極３１と、このゲート電極３１と半導体層２０との間に介在されたゲート絶縁膜２９ａと、チャネルが形成されるチャネル形成領域として機能するｐ型の半導体領域２３と、を含む。また、転送トランジスタＴＲは、ソース領域及びドレイン領域として機能する一対の主電極領域を含む。この一対の主電極領域のうち、一方の主電極領域はｎ型の半導体領域２４（光電変換部２５）で構成され、他方の主電極領域はリセットトランジスタＲＳＴの主電極領域３５ａ（電荷蓄積領域ＦＤ）で構成されている。即ち、転送トランジスタＴＲ及びリセットトランジスタＲＳＴは、転送トランジスタＴＲのドレイン領域として機能する主電極領域３５ａ（電荷蓄積領域ＦＤ）と、リセットトランジスタＲＳＴのソース領域として機能する主電極領域３５ａ（電荷蓄積領域ＦＤ）と、を共有している。
【0049】
ゲート絶縁膜２９ａは、例えばゲート絶縁膜２９ｂと同一工程で形成され、ゲート絶縁膜２９ｂと同様に、半導体層２０を熱酸化して形成した熱酸化膜で構成されている。ゲート電極３１は、例えばゲート電極３２と同一工程で形成され、ゲート電極３２と同様に、ドープドポリシリコン膜で構成されている。即ち、転送トランジスタＴＲは、リセットトランジスタＲＳＴと同様に、ｎチャネル導電型のＭＯＳＦＥＴで構成されている。
【0050】
図４、図５Ａ及び図５Ｂに示すように、ゲート電極３１は、半導体層２０の第１の面Ｓ１側に設けられた頭部３１ａと、この頭部３１ａから分離絶縁膜２７の内部に頭部３１ａよりも幅狭で突出する胴部（埋め込み部）３１ｂと、を有している。即ち、ゲート電極３１は、Ｔ字型で構成されている。そして、転送トランジスタＴＲは、縦型構造になっている。
【0051】
頭部３１ａは、平面視での平面形状が方形状で構成され（図４参照）、半導体層２０の分離領域２１及び活性領域２２Ａに亘って設けられている。そして、頭部３１ａの張り出し部と活性領域２２Ａとの間には、ゲート絶縁膜２９ａが介在されている（図５Ａ参照）。
【0052】
胴部３１ｂは、分離絶縁膜２７に設けられたゲート溝部２８の内部に設けられており、半導体層２０の厚さ方向（Ｚ方向）と直交する断面形状が方形状で構成されている（図４参照）。そして、胴部３１ｂは、ゲート絶縁膜２９ａを介して活性領域２２Ａの半導体層２０と隣り合う（向かい合う）第１部分３１ｂ１と、分離絶縁膜２７と隣り合う（向かい合う）第２部分３１ｂ２と、を有している。この第１実施形態の胴部３１ｂは、半導体層２０の厚さ方向（Ｚ方向）と直交する断面形状が方形状になっているので、胴部３１ｂの周囲の４つの側壁のうちの１つの側壁が第１部分３１ｂ１となり、残りの３つの側壁が第２部分３１ｂ２となる。
即ち、胴部３１ｂは、図５Ａに示すように、Ｙ方向において互いに反対側に位置する第１側壁及び第２側壁のうちの第１側壁がゲート絶縁膜２９ａを介して活性領域２２Ａの半導体層２０と隣り合う第１部分３１ｂ１となり、第１側壁とは反対側の第２側壁が分離絶縁膜２７と隣り合う第２部分３１ｂ２となる。そして、胴部３１ｂは、図５Ｂに示すように、Ｘ方向において互いに反対側に位置する第３側壁及び第４側壁の各々が分離絶縁膜２７と隣り合う第２部分３１ｂ２となる。換言すれば、胴部３１ｂは、４方向の側壁のうち、ゲート絶縁膜２９ａを介して半導体層２０と隣り合う１方向の側壁を除いて３方向の側壁の各々がゲート絶縁膜２９ａの膜厚よりも半導体層２０の厚さ方向と直交する方向に厚い分離絶縁膜２７で囲まれている。
即ち、胴部３１ｂは、図５Ａに示すように、Ｙ方向において互いに反対側に位置する第１側壁及び第２側壁のうちの第１側壁がゲート絶縁膜２９ａを介して活性領域２２Ａの半導体層２０と隣り合う第１部分３１ｂ１となり、第１側壁とは反対側の第２側壁が分離絶縁膜２７と隣り合う第２部分３１ｂ２となる。そして、胴部３１ｂは、図５Ｂに示すように、Ｘ方向において互いに反対側に位置する第３側壁及び第４側壁の各々が分離絶縁膜２７と隣り合う第２部分３１ｂ２となる。換言すれば、胴部３１ｂは、４方向の側壁のうち、ゲート絶縁膜２９ａを介して半導体層２０と隣り合う１方向の側壁を除いて３方向の側壁の各々がゲート絶縁膜２９ａの膜厚よりも半導体層２０の厚さ方向と直交する方向に厚い分離絶縁膜２７で囲まれている。
【0053】
このように、ゲート電極３１の胴部３１ｂは、ゲート絶縁膜２９ａを介して活性領域２２Ａの半導体層２０と隣り合う第１部分３１ｂ１と、分離絶縁膜２７と隣り合う第２部分３１ｂ２とを有するので、ゲート電極３１の胴部３１ｂの周囲、即ち４方向の側壁の全てがゲート絶縁膜２９ａを介して半導体層２０と隣り合う従来の場合と比較して、ゲート電極３１に付加される容量成分（寄生容量）を低減することができる。
【0054】
図４及び図５Ａに示すように、ゲート電極３１の胴部３１ｂは、活性領域２２Ａの長手方向（Ｙ方向）の一端側の外側に設けられている。そして、ゲート電極３１の第１部分３１ｂ１及び第２部分３１ｂ２は、平面視で活性領域の長手方向の一端側の外側に設けられている。
【0055】
図５Ａに示すように、ゲート絶縁膜２９ａは、活性領域２２Ａからゲート溝部２８内の側壁及び底壁に亘って設けられている。そして、ゲート絶縁膜２９ａは、活性領域２２Ａの半導体層２０とゲート電極３１の頭部３１ａとの間に介在されているとも共に、ゲート溝部２８内の半導体層２０とゲート電極３１の胴部３１ｂの側壁及び底壁との間に介在されている。そして、ゲート電極３１の胴部３１ｂにおけるゲート長はゲート溝部２８のＺ方向の深さで規定される。したがって、縦型構造の転送トランジスタＴＲは、ゲート溝部２８の深さ方向のバラツキが大きくなると、転送特性のバラツキも大きくなる。
【0056】
（増幅トランジスタ及び選択トランジスタ）
図４に示すように、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、活性領域２２Ｂの表層部に直列接続で設けられている。この増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、リセットトランジスタＲＳＴと同様にｎチャネル導電型のＭＯＳＦＥＴで構成され、基本的にリセットトランジスタＲＳＴと同様の構成になっている。したがって、この増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬの具体的な構成についての説明は省略する。
図４に示すように、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、活性領域２２Ｂの表層部に直列接続で設けられている。この増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、リセットトランジスタＲＳＴと同様にｎチャネル導電型のＭＯＳＦＥＴで構成され、基本的にリセットトランジスタＲＳＴと同様の構成になっている。したがって、この増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬの具体的な構成についての説明は省略する。
【0057】
なお、図４では、増幅トランジスタＡＭＰのゲート電極３３及び選択トランジスタＳＥＬのゲート電極３４を図示している。増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、増幅トランジスタＡＭＰのソース領域として機能する主電極領域と、選択トランジスタＳＥＬのドレイン領域として機能する主電極領域とを共有している。
【0058】
（多層配線層）
図５Ａ及び図５Ｂに示すように、転送トランジスタＴＲ及びリセットトランジスタＲＳＴの各々のゲート電極３１及び３２は、半導体層２０の第１の面Ｓ１側に設けられた層間絶縁膜４１で覆われている。また、詳細に図示していないが、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬの各々のゲート電極３３及び３４も、層間絶縁膜４１で覆われている。
そして、図５Ａ及び図５Ｂに示すように、層間絶縁膜４１上の配線層４３には、配線４３ａ、４３ｂ、４３ｃ及び４３ｄが設けられていると共に、図４に示す配線４３ｅ、４３ｆ及び４３ｇが設けられている。そして、これらの配線４３ａ～４３ｇは、図示していないが、層間絶縁膜４１上に設けられた層間絶縁膜で覆われている。
図５Ａ及び図５Ｂに示すように、転送トランジスタＴＲ及びリセットトランジスタＲＳＴの各々のゲート電極３１及び３２は、半導体層２０の第１の面Ｓ１側に設けられた層間絶縁膜４１で覆われている。また、詳細に図示していないが、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬの各々のゲート電極３３及び３４も、層間絶縁膜４１で覆われている。
そして、図５Ａ及び図５Ｂに示すように、層間絶縁膜４１上の配線層４３には、配線４３ａ、４３ｂ、４３ｃ及び４３ｄが設けられていると共に、図４に示す配線４３ｅ、４３ｆ及び４３ｇが設けられている。そして、これらの配線４３ａ～４３ｇは、図示していないが、層間絶縁膜４１上に設けられた層間絶縁膜で覆われている。
【0059】
【0060】
図４に示すように、配線４３ｂは、平面視で活性領域２２Ａ及び２２Ｂに亘って延伸している。そして、図４及び図５Ａに示すように、配線４３ｂは、層間絶縁膜４１に埋め込まれたコンタクト電極４２ｂを介して、リセットトランジスタＲＳＴ及び転送トランジスタＴＲの各々の主電極領域３５ａ（電荷蓄積領域ＦＤ）と電気的に接続されている。
図４及び図５Ａに示すように、配線４３ｃは、層間絶縁膜４１に埋め込まれたコンタクト電極４２ｃを介してリセットトランジスタＲＳＴのゲート電極３２と電気的に接続されている。配線４３ｄは、層間絶縁膜４１に埋め込まれたコンタクト電極４２ｄを介してリセットトランジスタの主電極領域３５ｂと電気的に接続されている。
図４及び図５Ａに示すように、配線４３ｃは、層間絶縁膜４１に埋め込まれたコンタクト電極４２ｃを介してリセットトランジスタＲＳＴのゲート電極３２と電気的に接続されている。配線４３ｄは、層間絶縁膜４１に埋め込まれたコンタクト電極４２ｄを介してリセットトランジスタの主電極領域３５ｂと電気的に接続されている。
【0061】
図４に示す配線４３ｅは、詳細に図示していないが、層間絶縁膜４１に埋め込まれたコンタクト電極を介して増幅トランジスタＡＭＰのドレイン領域として機能する主電極領域と電気的に接続されている。
図４に示す配線４３ｆは、詳細に図示していないが、層間絶縁膜４１に埋め込まれたコンタクト電極を介して、選択トランジスタＳＥＬのゲート電極３４と電気的に接続されている。
図４に示す配線４３ｇは、詳細に図示していないが、層間絶縁膜４１に埋め込まれたコンタクト電極を介して、選択トランジスタＳＥＬのソース領域として機能する主電極領域と電気的に接続されている。この配線４３ｇは、図３に示す垂直信号線１１（ＶＳＬ）と電気的に接続されている。配線４３ｄ及び配線４３ｅの各々は、図３に示す電源線Ｖｄｄと電気的に接続されている。
図４に示す配線４３ｆは、詳細に図示していないが、層間絶縁膜４１に埋め込まれたコンタクト電極を介して、選択トランジスタＳＥＬのゲート電極３４と電気的に接続されている。
図４に示す配線４３ｇは、詳細に図示していないが、層間絶縁膜４１に埋め込まれたコンタクト電極を介して、選択トランジスタＳＥＬのソース領域として機能する主電極領域と電気的に接続されている。この配線４３ｇは、図３に示す垂直信号線１１（ＶＳＬ）と電気的に接続されている。配線４３ｄ及び配線４３ｅの各々は、図３に示す電源線Ｖｄｄと電気的に接続されている。
【0062】
以上の構成を有する固体撮像装置１Ａでは、入射光が半導体チップ２のマイクロレンズ５４側から照射され、照射された入射光がマイクロレンズ５４及びカラーフィルタ５３を順次透過し、透過した光が光電変換部２５（光電変換素子ＰＤ）で光電変換されることで、信号電荷が生成される。そして、生成された信号電荷が、半導体層２０の活性領域２２Ａ及び２２Ｂの第１の面Ｓ１側に設けられた転送トランジスタＴＲ及び読出し回路１５を介して、多層配線層４０に形成された垂直信号線１１により画素信号として出力される。
【0063】
≪固体撮像装置の製造方法≫
次に、固体撮像装置１Ａの製造方法について、図６Ａから図６Ｇを用いて説明する。
この第１実施形態では、主に、固体撮像装置１Ａの製造工程に含まれる光電変換部２５、転送トランジスタＴＲ及びリセットトランジスタＲＳＴの製造工程について説明する。
次に、固体撮像装置１Ａの製造方法について、図６Ａから図６Ｇを用いて説明する。
この第１実施形態では、主に、固体撮像装置１Ａの製造工程に含まれる光電変換部２５、転送トランジスタＴＲ及びリセットトランジスタＲＳＴの製造工程について説明する。
【0064】
まず、図６Ａに示すように、互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層２０に光電変換部２５を形成する。光電変換部２５は、半導体層２０の第１の面Ｓ１側に、第１の面Ｓ１側から深さ方向（Ｚ方向）に延伸するｐ型の半導体領域（ウエル領域）２３を形成し、その後、ｐ型の半導体領域２３の内部にｎ型の半導体領域２４を選択的に形成することによって形成される。光電変換部２５は、半導体層２０の第１の面Ｓ１から深さ方向（Ｚ方向）に離間して形成される。そして、光電変換部２５は、画素３毎に形成される。
【0065】
次に、図６Ｂに示すように、半導体層２０の第１の面Ｓ１側に、分離領域２１で区画された活性領域２２Ａを形成すると共に、図示していないが、分離領域２１で区画された活性領域２２Ｂを形成する。活性領域２２Ａ及び２２Ｂは、例えば周知のＳＴＩ技術を用いて分離領域２１を形成することによって区画される。具体的には、半導体層２０の第１の面Ｓ１側に分離溝部２６を形成し、その後、この分離溝部２６の内部を埋め込むようにして半導体層２０の第１の面Ｓ１側に、堆積膜として例えば酸化シリコン膜かなる分離絶縁膜２７をＣＶＤ法で成膜し、その後、分離絶縁膜２７が分離溝部２６内に選択的に残存するように半導体層２０の第１の面Ｓ１上の分離絶縁膜２７をＣＭＰ法で研削除去して分離領域２１を形成することにより、分離領域２１で区画された活性領域２２Ａ及び２２Ｂが形成される。活性領域２２Ａ及び２２Ｂは、画素３毎に形成される。そして、活性領域２２Ａ及び２２Ｂは、平面視で１つの画素３内において、光電変換部２５と重畳するようにして形成される。
【0066】
次に、図６Ｃに示すように、活性領域２２Ａの長手方向の一端側の分離領域２１に、活性領域２２Ａの半導体層２０、及び分離絶縁膜２７で囲まれたゲート溝部２８を形成する。ゲート溝部２８は、分離絶縁膜２７を分離領域２１の深さ方向（Ｚ方向）に向かって選択的にエッチングすることにより形成する。分離絶縁膜２７のエッチングは、ドライエッチング法又はウエットエッチング法を用いることができる。分離絶縁膜２７のエッチングは、半導体層２０に対してエッチング選択比がとれる条件で行う。即ち、半導体層２０よりも分離絶縁膜２７の方が速いエッチングレートとなる条件で行う。
この工程において、半導体層２０よりも分離絶縁膜２７の方のエッチング速度が速いエッチングレートとなる条件で分離絶縁膜２７をエッチングしてゲート溝部２８を形成することにより、分離領域２１の直下に位置する半導体層２０がエッチングストッパとなり、従来のように半導体層の活性領域にゲート溝部を形成する場合と比較して、ゲート溝部２８の深さ方向（Ｚ方向）のバラツキを抑制することができる。
この工程において、半導体層２０よりも分離絶縁膜２７の方のエッチング速度が速いエッチングレートとなる条件で分離絶縁膜２７をエッチングしてゲート溝部２８を形成することにより、分離領域２１の直下に位置する半導体層２０がエッチングストッパとなり、従来のように半導体層の活性領域にゲート溝部を形成する場合と比較して、ゲート溝部２８の深さ方向（Ｚ方向）のバラツキを抑制することができる。
【0067】
次に、図６Ｄに示すように、活性領域２２Ａにおける半導体層２０の表面（第１の面Ｓ１）及びゲート溝部２８内における半導体層２０の表面に、熱酸化膜からなるゲート絶縁膜２９を形成する。ゲート絶縁膜２９は、熱酸化処理を施し、活性領域２２Ａにおける半導体層２０の表面及びゲート溝部２８内における半導体層２０の表面を酸化することによって形成される。ゲート絶縁膜２９は、例えば酸化シリコン膜で形成される。ゲート絶縁膜２９は、活性領域２２Ａからゲート溝部２８内の側壁及び底壁に亘って形成される。ゲート絶縁膜２９は、活性領域２２Ａにおいて、転送トランジスタＴＲのゲート絶縁膜２９ａ及びリセットトランジスタＲＳＴのゲート絶縁膜２９ｂとして使用される。
この工程において、ゲート溝部２８内の４つの側壁のうち３つの側壁は分離絶縁膜２７で構成され、残りの１つの側壁及び底壁はゲート絶縁膜２９で構成される。
なお、この工程において、図示していないが、活性領域２２Ｂにおける半導体層２０の表面（第１の面Ｓ２）にも熱酸化膜からなるゲート絶縁膜２９が形成される。
この工程において、ゲート溝部２８内の４つの側壁のうち３つの側壁は分離絶縁膜２７で構成され、残りの１つの側壁及び底壁はゲート絶縁膜２９で構成される。
なお、この工程において、図示していないが、活性領域２２Ｂにおける半導体層２０の表面（第１の面Ｓ２）にも熱酸化膜からなるゲート絶縁膜２９が形成される。
【0068】
次に、図６Ｅに示すように、ゲート溝部２８内を含む半導体層２０の第１の面Ｓ１側の全面に、ゲート材として例えば多結晶シリコン膜３０をＣＶＤ法で形成する。この多結晶シリコン膜３０には、その堆積中又は堆積後に抵抗値を低減する不純物が導入される。
【0069】
次に、多結晶シリコン膜３０及びゲート絶縁膜２９を所定の形状にパターンニングして、図６Ｆに示すように、分離領域２１にゲート電極３１を形成すると共に活性領域２２Ａにゲート電極３２を形成する。ゲート電極３２は、活性領域２２Ａにおいて、半導体層２０の第１の面Ｓ１側にゲート絶縁膜２９ｂを介して形成される。
ゲート電極３１は、半導体層２０の第１の面Ｓ１側に設けられた頭部３１ａと、この頭部３１ａから分離絶縁膜２７のゲート溝部２８内に突出して埋め込まれ、かつ頭部３１ａよりも幅狭の胴部（埋め込み部）３１ｂと、を有する。頭部３１ａは、平面視での平面形状が方形状で形成され（図４参照）、半導体層２０の分離領域２１及び活性領域２２に亘って形成されている。そして、頭部３１ａの張り出し部と活性領域２２との間には、ゲート絶縁膜２９ａが介在される。
胴部３１ｂは、半導体層２０の厚さ方向（Ｚ方向）と直交する断面形状が方形状で形成される。そして、胴部３１ｂは、ゲート絶縁膜２９ａを介して活性領域２２Ａの半導体層２０と隣り合う（向かい合う）第１部分３１ｂ１と、分離絶縁膜２７と隣り合う（向かい合う）第２部分３１ｂ２と、を有する。この第１実施形態の胴部３１ｂは、半導体層２０の厚さ方向（Ｚ方向）と直交する断面形状が方形状になっているので、胴部３１ｂの周囲の４つの側壁のうちの１つの側壁がゲート絶縁膜２９ａを介して活性領域２２Ａにおける半導体層２０と隣り合う第１部分３１ｂ１となり、残りの３つの側壁が分離絶縁膜２７と隣り合う第２部分３１ｂ２となる。
ゲート電極３１は、半導体層２０の第１の面Ｓ１側に設けられた頭部３１ａと、この頭部３１ａから分離絶縁膜２７のゲート溝部２８内に突出して埋め込まれ、かつ頭部３１ａよりも幅狭の胴部（埋め込み部）３１ｂと、を有する。頭部３１ａは、平面視での平面形状が方形状で形成され（図４参照）、半導体層２０の分離領域２１及び活性領域２２に亘って形成されている。そして、頭部３１ａの張り出し部と活性領域２２との間には、ゲート絶縁膜２９ａが介在される。
胴部３１ｂは、半導体層２０の厚さ方向（Ｚ方向）と直交する断面形状が方形状で形成される。そして、胴部３１ｂは、ゲート絶縁膜２９ａを介して活性領域２２Ａの半導体層２０と隣り合う（向かい合う）第１部分３１ｂ１と、分離絶縁膜２７と隣り合う（向かい合う）第２部分３１ｂ２と、を有する。この第１実施形態の胴部３１ｂは、半導体層２０の厚さ方向（Ｚ方向）と直交する断面形状が方形状になっているので、胴部３１ｂの周囲の４つの側壁のうちの１つの側壁がゲート絶縁膜２９ａを介して活性領域２２Ａにおける半導体層２０と隣り合う第１部分３１ｂ１となり、残りの３つの側壁が分離絶縁膜２７と隣り合う第２部分３１ｂ２となる。
【0070】
この工程において、ゲート電極３１の胴部３１ｂの深さ方向のバラツキは、ゲート溝部２８の深さ方向のバラツキに依存する。即ち、ゲート溝部２８の深さ方向の寸法がばらつくと、胴部３１ｂの深さ方向の寸法もばらつく。しかしながら、ゲート溝部２８の深さ方向のバラツキは、上述したように、分離絶縁膜２７をエッチングしてゲート溝部２８を形成する際、分離領域２１の直下に位置する半導体層２０がエッチングストッパとなって抑制されている。したがって、ゲート溝部２８の深さ方向のバラツキの抑制に依存してゲート電極３１の胴部３１ｂの深さ方向のバラツキも抑制される。
なお、この工程において、図示していないが、活性領域２２Ｂの第１の面Ｓ１側にゲート絶縁膜を介して増幅トランジスタＡＭＰのゲート電極３３（図４参照）及び選択トランジスタＳＥＬのゲート電極３４（図４参照）が形成される。
なお、この工程において、図示していないが、活性領域２２Ｂの第１の面Ｓ１側にゲート絶縁膜を介して増幅トランジスタＡＭＰのゲート電極３３（図４参照）及び選択トランジスタＳＥＬのゲート電極３４（図４参照）が形成される。
【0071】
次に、図６Ｇに示すように、活性領域２２Ａの第１の面Ｓ１側の表層部に、ｎ型の半導体領域からなる一対の主電極領域３５ａ及び３５ｂを形成する。一対の主電極領域３５ａ及び３５ｂは、ゲート電極３１及びゲート電極３２並びに分離領域２１の分離絶縁膜２７を不純物導入用マスクとして使用し、活性領域２２Ａにｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）を選択的にイオン注入し、その後、イオン注入した不純物を活性化させる熱処理を施すことによって形成される。主電極領域３５ａは、ゲート電極３１及び３２に対して自己整合で形成される。主電極領域３５ｂは、ゲート電極３２に対して自己整合で形成される。
【0072】
この工程により、チャネル形成領域として機能するｐ型の半導体領域２３と、ゲート絶縁膜２９ｂと、ゲート電極３２と、ソース領域及びドレイン領域として機能する一対の主電極領域３５ａ及び３５ｂと、を含むリセットトランジスタＲＳＴが活性領域２２Ａに形成される。また、チャネル形成領域として機能するｐ型の半導体領域２３と、ゲート絶縁膜２９ａと、ゲート電極３１と、ソース領域及びドレイン領域として機能するｎ型の半導体領域２４及び主電極領域３５ａを含む転送トランジスタＴＲが形成される。主電極領域３５ａは、リセットトランジスタＲＳＴのソース領域及び転送トランジスタＴＲのドレイン領域を共有する。そして、主電極領域３５ａは、電荷蓄積領域ＦＤとしても機能する。
【0073】
なお、この工程において、図示していないが、活性領域２２Ｂの第１の面Ｓ１側の表層部にもｎ型の半導体領域からなる一対の主電極領域が形成される。そして、活性領域２２Ｂに増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが形成される。
【0074】
この後、半導体層の第１の面側に、層間絶縁膜４１及び配線層４３等を含む多層配線層を形成し、その後、半導体層２０の第２の面Ｓ２側を例えばＣＭＰ法などにより研削又は研磨して半導体層の厚さを薄くし、その後、半導体層２０の第２の面Ｓ２側に平坦化膜５１、遮光膜５２、カラーフィルタ５３及びマイクロレンズ５４を順次形成する。これにより、図５Ａに示す固体撮像装置１Ａがほぼ完成する。
【0075】
≪第１実施形態の主な効果≫
次に、この第１実施形態の主な効果について説明する。
この第１実施形態に係る固体撮像装置１Ａは、分離領域２１に設けられたゲート電極３１を有する転送トランジスタＴＲを備えている。そして、ゲート電極３１は、分離領域２１の分離絶縁膜２７に埋め込まれた胴部３１ｂが、ゲート絶縁膜２９ａを介して活性領域２２Ａの半導体層２０と隣り合う第１部分３１ｂ１と、分離絶縁膜２７と隣り合う第２部分３１ｂ２と、を有している。このような構成とすることにより、ゲート電極３１の胴部３１ｂの周囲、即ち胴部３１ｂの４方向の側壁の全てがゲート絶縁膜２９ａを介して半導体層２０と隣り合う従来の場合と比較して、ゲート電極３１に付加される容量成分（寄生容量）を低減することができる。そして、転送トランジスタＴＲのゲート電極３１に接続される転送ラインの容量が小さくなるので、転送トランジスタＴＲのゲート電極３１に印加される駆動パルスのなまりを改善できる。したがって、この第１実施形態に係る固体撮像装置１Ａによれば、光電変換部で光電変換された信号電荷を電荷蓄積領域に転送する転送速度（画素駆動速度）の向上を図ることができる。
次に、この第１実施形態の主な効果について説明する。
この第１実施形態に係る固体撮像装置１Ａは、分離領域２１に設けられたゲート電極３１を有する転送トランジスタＴＲを備えている。そして、ゲート電極３１は、分離領域２１の分離絶縁膜２７に埋め込まれた胴部３１ｂが、ゲート絶縁膜２９ａを介して活性領域２２Ａの半導体層２０と隣り合う第１部分３１ｂ１と、分離絶縁膜２７と隣り合う第２部分３１ｂ２と、を有している。このような構成とすることにより、ゲート電極３１の胴部３１ｂの周囲、即ち胴部３１ｂの４方向の側壁の全てがゲート絶縁膜２９ａを介して半導体層２０と隣り合う従来の場合と比較して、ゲート電極３１に付加される容量成分（寄生容量）を低減することができる。そして、転送トランジスタＴＲのゲート電極３１に接続される転送ラインの容量が小さくなるので、転送トランジスタＴＲのゲート電極３１に印加される駆動パルスのなまりを改善できる。したがって、この第１実施形態に係る固体撮像装置１Ａによれば、光電変換部で光電変換された信号電荷を電荷蓄積領域に転送する転送速度（画素駆動速度）の向上を図ることができる。
【0076】
この第１実施形態に係る固体撮像装置１Ａの製造方法では、分離絶縁膜２７をエッチングしてゲート溝部２８を形成する際、分離領域２１の直下に位置する半導体層２０がエッチングストッパとして機能するので、従来のように半導体層の活性領域にゲート溝部を形成する場合と比較して、ゲート溝部２８の深さ方向（Ｚ方向）のバラツキを抑制することができる。
【0077】
また、ゲート溝部２８の深さ方向（Ｚ方向）のバラツキを抑制することができるので、ゲート溝部２８の深さ方向のバラツキの抑制に依存してゲート電極３１の胴部３１ｂの深さ方向のバラツキ、即ちゲート電極３１の胴部３１ｂにおけるゲート長（チャネル長）のバラツキも抑制することができる。したがって、この第１実施形態に係る固体撮像装置１Ａの製造方法によれば、転送トランジスタＴＲの転送特性のバラツキを抑制することができる。
【0078】
ここで、画素サイズが小さくなれば、転送トランジスタＴＲのゲート電極３１の胴部３１ｂのサイズも小さくすることが望まれる。しかしながら、電荷蓄積領域ＦＤから深さ方向に離間して光電変換部２５が配置されていることから、ゲート電極３１の胴部３１ｂは深さ方向に対してある程度の深さを必要とするため、胴部３１ｂが埋め込まれるゲート溝部２８のアスペクト比は大きくなる。例えば胴部の深さを４００ｎｍ～１０００ｎｍ程度とし、ゲート溝部の開口を２００ｎｍ程度とすればアスペクト比は２～５程度となる。
【0079】
これに対し、分離領域２１の分離溝部２６は、ゲート溝部２８のように孤立パターンでレイアウトされることは少なく、比較的に低アスペクト比で形成されることが多いことから、ゲート溝部２８の単独パターンと比較して開口バラツキを小さくできる。
【0080】
また、分離領域２１の分離絶縁膜２７をエッチングしてゲート溝部２８を形成し、このゲート溝部２８にゲート材を埋め込んでゲート電極３１の胴部３１ｂを形成するため、半導体層２０をエッチングストッパとして使用できる。そして、胴部３１ｂの深さについても、ゲート溝部２８の開口バラツキの影響を受けにくく、分離領域２１の分離溝部２６の深さで制御できることから、孤立パターンと比較して胴部の深さバラツキを小さくすることができる。転送特性は胴部の深さに、特に大きく影響することから、胴部３１ｂの加工バラツキを減らせることで、画素特性（飽和電荷量）を向上させることができる。
なお、転送トランジスタＴＲ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬなどのトランジスタは、ＬＤＤ（Ｌightly Ｄoped Ｄrain）構造で構成してもよい。ＬＤＤ構造のトランジスタは、ゲート絶縁膜及びゲート電極と、ゲート電極に対して自己整合で形成された一対のエクステンション領域と、ゲート電極の側壁に形成されたサイドウォールスペーサと、サイドウォールスペーサに対して自己整合で形成され、かつエクステン領域よりも不純物濃度が高い一対のコンタクト領域とを含む。
なお、転送トランジスタＴＲ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬなどのトランジスタは、ＬＤＤ（Ｌightly Ｄoped Ｄrain）構造で構成してもよい。ＬＤＤ構造のトランジスタは、ゲート絶縁膜及びゲート電極と、ゲート電極に対して自己整合で形成された一対のエクステンション領域と、ゲート電極の側壁に形成されたサイドウォールスペーサと、サイドウォールスペーサに対して自己整合で形成され、かつエクステン領域よりも不純物濃度が高い一対のコンタクト領域とを含む。
【0081】
≪変形例≫
上述の第１実施形態では、ゲート電極３１の第１部分３１ｂ１が活性領域２２Ａの長手方向の一端側に設けられた場合について説明した。しかしながら、本技術は、上述の第１実施形態の構成に限定されるものではない。
上述の第１実施形態では、ゲート電極３１の第１部分３１ｂ１が活性領域２２Ａの長手方向の一端側に設けられた場合について説明した。しかしながら、本技術は、上述の第１実施形態の構成に限定されるものではない。
【0082】
例えば、第１変形例として、図７Ａ及び７Ｂに示すように、活性領域２２の幅方向（Ｘ方向）において、平面視で活性領域２２を挟むようにして２つの胴部３１ｂを設け、この２つの胴部３１ｂの各々を、ゲート絶縁膜２９ａを介して活性領域２２の半導体層２０と隣り合う第１部分３１ｂ１と、分離領域２１の分離絶縁膜２７と隣り合う第２部分３１ｂ２と、を有する構成としてもよい。この場合、ゲート電極３１の第１部分３１ｂ１及び第２部分３１ｂ２は、平面視で活性領域２２を挟んで互いに反対側に位置する各々の領域に設けられている。
この第１変形例においても、上述の実施形態１と同様に、光電変換部２５で光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送速度（画素駆動速度）の向上を図ることができる。
この第１変形例においても、上述の実施形態１と同様に、光電変換部２５で光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送速度（画素駆動速度）の向上を図ることができる。
【0083】
また、第２変形例として、図８に示すように、平面視で活性領域２２Ａの長手方向（Ｙ方向）の一端の一方の角部を囲むようにして胴部３１ｂをＬ字形状で構成し、この胴部３１ｂを、ゲート絶縁膜２９ａを介して活性領域２２の半導体層２０と隣り合う第１部分３１ｂ１と、分離領域２１の分離絶縁膜２７と隣り合う第２部分３１ｂ２と、を有する構成としてもよい。この場合、ゲート電極３１の第１部分３１ｂ１及び第２部分３１ｂ２は、平面視で活性領域２２の長手方向の一端側の一方の角部を囲むようにして設けられている。
この第２変形例においても、上述の実施形態１と同様に、光電変換部２５で光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送速度（画素駆動速度）の向上を図ることができる。
この第２変形例においても、上述の実施形態１と同様に、光電変換部２５で光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送速度（画素駆動速度）の向上を図ることができる。
【0084】
また、第３変形例として、図９に示すように、平面視で活性領域２２の長手方向の一端側の２つの角部を囲むようにして胴部３１ｂをＵ字形状で構成し、この胴部３１ｂを、ゲート絶縁膜２９ａを介して活性領域２２の半導体層２０と隣り合う第１部分３１ｂ１と、分離領域２１の分離絶縁膜２７と隣り合う第２部分３１ｂ２と、を有する構成としてもよい。この場合、ゲート電極３１の第１部分３１ｂ１及び第２部分３１ｂ２は、平面視で活性領域２２の長手方向の一端側の２つの角部を囲むようにして設けられている。
この第３変形例においても、上述の実施形態１と同様に、光電変換部２５で光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送速度（画素駆動速度）の向上を図ることができる。
この第３変形例においても、上述の実施形態１と同様に、光電変換部２５で光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送速度（画素駆動速度）の向上を図ることができる。
【0085】
〔第２実施形態〕
図１０Ａ及び図１０Ｂに示すように、本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図１０Ａ及び図１０Ｂに示すように、この第２実施形態に係る固体撮像装置１Ｂは、上述の第１実施形態の図５Ａに示す分離領域２１に替えて分離領域２１Ｂを備えている。その他の構成は、上述の第１実施形態と概ね同様である。
図１０Ａ及び図１０Ｂに示すように、本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図１０Ａ及び図１０Ｂに示すように、この第２実施形態に係る固体撮像装置１Ｂは、上述の第１実施形態の図５Ａに示す分離領域２１に替えて分離領域２１Ｂを備えている。その他の構成は、上述の第１実施形態と概ね同様である。
【0086】
図１０Ａ及び図１０Ｂに示すように、分離領域２１Ｂは、半導体層２０の第１の面Ｓ１側に設けられた分離溝部２６と、この分離溝部２６内に設けられた分離絶縁膜２７とを含んでいる。また、分離領域２１Ｂは、分離絶縁膜２７の上面側から半導体層２０の第２の面Ｓ２側に亘って貫通する分離溝部６１と、この分離溝部６１内に埋め込まれた分離絶縁膜６２と、平面視で分離絶縁膜６２の両側に分離絶縁膜６２に沿って設けられたｐ型の半導体領域６３と、を含む。即ち、分離領域２１Ｂは、半導体層２０の第１の面Ｓ１側から第２の面Ｓ２側に亘って貫通している。分離絶縁膜６２及びｐ型の半導体領域６３は、１つの画素３において、平面視で光電変換部２５の周囲を囲む方形状の環状平面パターンになっている。ｐ型の半導体領域６３は、ｐ型の半導体領域２３よりも高不純物濃度で構成され、分離溝部６１の側壁をピンニングする。
この第２実施形態では、ゲート電極３１の胴部３１ｂが高不純物濃度のｐ型の半導体領域６３から離れているため、分離領域２１Ｂでゲート電極３１の胴部３１ｂの位置を制御することができる。
この第２実施形態に係る固体撮像装置１Ｂにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
この第２実施形態では、ゲート電極３１の胴部３１ｂが高不純物濃度のｐ型の半導体領域６３から離れているため、分離領域２１Ｂでゲート電極３１の胴部３１ｂの位置を制御することができる。
この第２実施形態に係る固体撮像装置１Ｂにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
【0087】
〔第３実施形態〕
図１１Ａ及び図１１Ｂに示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図１１Ａ及び図１１Ｂに示すように、この第３実施形態に係る固体撮像装置１Ｃは、上述の第１実施形態の図５Ａに示すゲート電極３１に替えてゲート電極６４を備えている。その他の構成は、上述の第１実施形態と概ね同様である。
図１１Ａ及び図１１Ｂに示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図１１Ａ及び図１１Ｂに示すように、この第３実施形態に係る固体撮像装置１Ｃは、上述の第１実施形態の図５Ａに示すゲート電極３１に替えてゲート電極６４を備えている。その他の構成は、上述の第１実施形態と概ね同様である。
【0088】
図１１Ａ及び図１１Ｂに示すように、ゲート電極６４は、平面視で活性領域２２Ａの長手方向の一端側に設けられている。そして、ゲート電極６４は、分離絶縁膜の内部に全体が埋設されている。そして、ゲート電極６４は、上述の第１実施形態の胴部３１ｂと同様に、ゲート絶縁膜２９ａを介して活性領域２２Ａの半導体層２０と隣り合う（向かい合う）第１部分３１ｂ１と、分離絶縁膜２７と隣り合う（向かい合う）第２部分３１ｂ２と、を有している。ゲート電極６４は、例えば直方体で構成されている。
このように、ゲート電極６４の全体を分離絶縁膜の内部に埋設した構造とすることにより、電荷蓄積領域ＦＤをゲート電極６４に沿った上部に設けることができるため、電極の張り出し部を無くすことができ、レイアウトの自由度が向上し、微細化を図ることができる。
この第３実施形態に係る固体撮像装置１Ｃにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
このように、ゲート電極６４の全体を分離絶縁膜の内部に埋設した構造とすることにより、電荷蓄積領域ＦＤをゲート電極６４に沿った上部に設けることができるため、電極の張り出し部を無くすことができ、レイアウトの自由度が向上し、微細化を図ることができる。
この第３実施形態に係る固体撮像装置１Ｃにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
【0089】
〔第４実施形態：電子機器〕
次に、本技術の第４実施形態に係る電子機器について、図１２を用いて説明する。
図１２に示すように、第４実施形態に係る電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。第４実施形態の電子機器１００は、固体撮像装置１０１として、本技術の第１実施形態に係る固体撮像装置１Ａを電子機器（例えば、カメラ）に用いた場合の実施形態を示す。
次に、本技術の第４実施形態に係る電子機器について、図１２を用いて説明する。
図１２に示すように、第４実施形態に係る電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。第４実施形態の電子機器１００は、固体撮像装置１０１として、本技術の第１実施形態に係る固体撮像装置１Ａを電子機器（例えば、カメラ）に用いた場合の実施形態を示す。
【0090】
光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
【0091】
なお、固体撮像装置１Ａを適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
【0092】
また、第４実施形態では、固体撮像装置１０１として、上述の第１実施形態に係る固体撮像装置１Ａを電子機器に用いる構成としたが、他の構成としてもよい。例えば、第２実施形態に係る固体撮像装置１Ｂ及び第３実施形態に係る固体撮像装置１Ｃや、変形例に係る固体撮像装置を電子機器に用いてもよい。
【0093】
なお、本技術は、以下のような構成としてもよい。
（１）
互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に分離領域で区画された活性領域を有する半導体層と、
前記活性領域に設けられた電荷蓄積領域と、
前記半導体層に前記電荷蓄積領域から深さ方向に離間して設けられた光電変換部と、
前記分離領域に設けられたゲート電極を有し、かつ前記光電変換部で光電変換された信号電荷を前記電荷蓄積領域に転送する転送トランジスタと、
を備え、
前記分離領域は、前記半導体層の前記第１の面側に設けられた分離絶縁膜を有し、
前記ゲート電極は、ゲート絶縁膜を介して前記活性領域と隣り合う第１部分と、前記分離絶縁膜と隣り合う第２部分とを有する、固体撮像装置。
（２）
前記ゲート電極の前記第１部分は、平面視で前記活性領域の一端側に設けられている、上記（１）に記載の固体撮像装置。
（３）
前記ゲート電極の前記第１部分は、平面視で前記活性領域を挟んで互いに反対側に位置する各々の領域側に設けられている、上記（１）に記載の固体撮像装置。
（４）
前記ゲート電極の前記第１部分は、平面視で前記活性領域の一端側の角部を囲むようにして設けられている、上記（１）に記載の固体撮像装置。
（５）
前記ゲート電極の前記第１部分は、平面視で前記活性領域の一端側の２つの角部を囲むようにして設けられている、上記（１）に記載の固体撮像装置。
（６）
分離領域は、前記半導体層の前記第１の面及び前記第２の面に亘って延伸している、上記（１）から（５）の何れかに記載の固体撮像装置。
（７）
前記ゲート電極は、前記分離絶縁膜の中に埋め込まれている、上記（１）から（６）の何れかに記載の固体撮像装置。
（８）
前記ゲート電極は、前記半導体層の前記第１の面側に設けられた頭部と、前記頭部から前記分離絶縁膜の内部に前記頭部よりも幅狭で突出する胴部とを有する、上記（１）から（６）の何れかに記載の固体撮像装置。
（９）
前記ゲート絶縁膜は、熱酸化膜であり、
前記分離絶縁膜は、堆積膜である、
上記（１）から（８）の何れかに記載の固体撮像装置。
（１０）
半導体層の第１の面側に活性領域を区画する分離溝部を形成し、
前記分離溝部内に分離絶縁膜を形成し、
前記分離絶縁膜を前記分離溝部の深さ方向に向かってエッチングして、前記分離絶縁膜に前記半導体層及び前記分離絶縁膜で囲まれたゲート溝部を形成し、
前記ゲート溝部内の前記半導体層にゲート絶縁膜を形成し、
前ゲート溝部内にゲート絶縁膜を介してゲート電極を形成する、
ことを含む固体撮像装置の製造方法。
（１１）
固体撮像装置と、被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学レンズと、上記固体撮像装置から出力される信号に信号処理を行う信号処理回路と、を備え、
前記固体撮像装置は、
互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に分離領域で区画された活性領域を有する半導体層と、
前記半導体層の前記活性領域に設けられた電荷蓄積領域と、
前記半導体層に前記電荷蓄積領域から深さ方向に離間して設けられた光電変換部と、
前記分離領域に設けられたゲート電極を有し、かつ前記光電変換部で光電変換された信号電荷を前記電荷蓄積領域に転送する転送トランジスタと、
を備え、
前記分離領域は、前記半導体層の前記第１の面側の溝部内に設けられた分離絶縁膜を有し、
前記ゲート電極は、ゲート絶縁膜を介して前記活性領域と隣り合う第１部分と、前記分離絶縁膜と隣り合う第２部分とを有する、電子機器。
（１）
互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に分離領域で区画された活性領域を有する半導体層と、
前記活性領域に設けられた電荷蓄積領域と、
前記半導体層に前記電荷蓄積領域から深さ方向に離間して設けられた光電変換部と、
前記分離領域に設けられたゲート電極を有し、かつ前記光電変換部で光電変換された信号電荷を前記電荷蓄積領域に転送する転送トランジスタと、
を備え、
前記分離領域は、前記半導体層の前記第１の面側に設けられた分離絶縁膜を有し、
前記ゲート電極は、ゲート絶縁膜を介して前記活性領域と隣り合う第１部分と、前記分離絶縁膜と隣り合う第２部分とを有する、固体撮像装置。
（２）
前記ゲート電極の前記第１部分は、平面視で前記活性領域の一端側に設けられている、上記（１）に記載の固体撮像装置。
（３）
前記ゲート電極の前記第１部分は、平面視で前記活性領域を挟んで互いに反対側に位置する各々の領域側に設けられている、上記（１）に記載の固体撮像装置。
（４）
前記ゲート電極の前記第１部分は、平面視で前記活性領域の一端側の角部を囲むようにして設けられている、上記（１）に記載の固体撮像装置。
（５）
前記ゲート電極の前記第１部分は、平面視で前記活性領域の一端側の２つの角部を囲むようにして設けられている、上記（１）に記載の固体撮像装置。
（６）
分離領域は、前記半導体層の前記第１の面及び前記第２の面に亘って延伸している、上記（１）から（５）の何れかに記載の固体撮像装置。
（７）
前記ゲート電極は、前記分離絶縁膜の中に埋め込まれている、上記（１）から（６）の何れかに記載の固体撮像装置。
（８）
前記ゲート電極は、前記半導体層の前記第１の面側に設けられた頭部と、前記頭部から前記分離絶縁膜の内部に前記頭部よりも幅狭で突出する胴部とを有する、上記（１）から（６）の何れかに記載の固体撮像装置。
（９）
前記ゲート絶縁膜は、熱酸化膜であり、
前記分離絶縁膜は、堆積膜である、
上記（１）から（８）の何れかに記載の固体撮像装置。
（１０）
半導体層の第１の面側に活性領域を区画する分離溝部を形成し、
前記分離溝部内に分離絶縁膜を形成し、
前記分離絶縁膜を前記分離溝部の深さ方向に向かってエッチングして、前記分離絶縁膜に前記半導体層及び前記分離絶縁膜で囲まれたゲート溝部を形成し、
前記ゲート溝部内の前記半導体層にゲート絶縁膜を形成し、
前ゲート溝部内にゲート絶縁膜を介してゲート電極を形成する、
ことを含む固体撮像装置の製造方法。
（１１）
固体撮像装置と、被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学レンズと、上記固体撮像装置から出力される信号に信号処理を行う信号処理回路と、を備え、
前記固体撮像装置は、
互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に分離領域で区画された活性領域を有する半導体層と、
前記半導体層の前記活性領域に設けられた電荷蓄積領域と、
前記半導体層に前記電荷蓄積領域から深さ方向に離間して設けられた光電変換部と、
前記分離領域に設けられたゲート電極を有し、かつ前記光電変換部で光電変換された信号電荷を前記電荷蓄積領域に転送する転送トランジスタと、
を備え、
前記分離領域は、前記半導体層の前記第１の面側の溝部内に設けられた分離絶縁膜を有し、
前記ゲート電極は、ゲート絶縁膜を介して前記活性領域と隣り合う第１部分と、前記分離絶縁膜と隣り合う第２部分とを有する、電子機器。
【0094】
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【0095】
１…固体撮像装置
２…半導体チップ、２Ａ…画素領域、２Ｂ…周辺領域、３…画素
４…垂直駆動回路、５…カラム信号処理回路、６…水平駆動回路、７…出力回路、８…制御回路、１０…画素駆動線、１２…水平信号線、１３…ロジック回路、１４…ボンディングパッド、１５…読出し回路
２０…半導体層、２１…分離領域、２２Ａ，２２Ｂ…活性領域、２３…ｐ型の半導体領域、２４…ｎ型の半導体領域、２５…光電変換部、２６…分離溝部、２７…分離絶縁膜、２８…ゲート溝部、２９…ゲート絶縁膜
３０…ゲート材、３１…ゲート電極、３１ａ…頭部、３１ｂ…胴部、３１ｂ１…第１部分、３１ｂ２…第２部分、３２，３３，３４…ゲート電極、３５ａ，３５ｂ…主電極領域
４１…層間絶縁膜、４２ａ，４２ｂ，４２ｃ…コンタクト電極、４３…配線層、４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅ，４３ｆ…配線
５１…平坦化膜、５２…遮光膜、５３…カラーフィルタ、５４…マイクロレンズ
６１…分離溝部、６２…分離絶縁膜、６３…ｐ型の半導体領域、６４…ゲート電極
ＡＭＰ…増幅トランジスタ、ＦＤ…電荷蓄積領域、ＲＳＴ…リセットトランジスタ、ＳＥＬ…選択トランジスタ、ＴＲ…転送トランジスタ
２…半導体チップ、２Ａ…画素領域、２Ｂ…周辺領域、３…画素
４…垂直駆動回路、５…カラム信号処理回路、６…水平駆動回路、７…出力回路、８…制御回路、１０…画素駆動線、１２…水平信号線、１３…ロジック回路、１４…ボンディングパッド、１５…読出し回路
２０…半導体層、２１…分離領域、２２Ａ，２２Ｂ…活性領域、２３…ｐ型の半導体領域、２４…ｎ型の半導体領域、２５…光電変換部、２６…分離溝部、２７…分離絶縁膜、２８…ゲート溝部、２９…ゲート絶縁膜
３０…ゲート材、３１…ゲート電極、３１ａ…頭部、３１ｂ…胴部、３１ｂ１…第１部分、３１ｂ２…第２部分、３２，３３，３４…ゲート電極、３５ａ，３５ｂ…主電極領域
４１…層間絶縁膜、４２ａ，４２ｂ，４２ｃ…コンタクト電極、４３…配線層、４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅ，４３ｆ…配線
５１…平坦化膜、５２…遮光膜、５３…カラーフィルタ、５４…マイクロレンズ
６１…分離溝部、６２…分離絶縁膜、６３…ｐ型の半導体領域、６４…ゲート電極
ＡＭＰ…増幅トランジスタ、ＦＤ…電荷蓄積領域、ＲＳＴ…リセットトランジスタ、ＳＥＬ…選択トランジスタ、ＴＲ…転送トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図12】