知財求人 - 知財ポータルサイト「IP Force」
- RYUKA国際特許事務所 (新宿駅徒歩3分)
- 弁理士法人プロスペック特許事務所 (東京、名古屋、在宅勤務可)
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2026-01-08
(45)【発行日】2026-01-19
(54)【発明の名称】固体撮像装置及び電子機器
(51)【国際特許分類】
H10F 39/18 20250101AFI20260109BHJP
H10K 39/32 20230101ALI20260109BHJP
H04N 25/76 20230101ALI20260109BHJP
【ＦＩ】
H10F39/18 E
H10K39/32
H04N25/76
【請求項の数】
19
(21)【出願番号】P 2022551931
(86)(22)【出願日】2021-09-16
(86)【国際出願番号】 JP2021034067
(87)【国際公開番号】W WO2022065186
(87)【国際公開日】2022-03-31
【審査請求日】2024-09-02
(31)【優先権主張番号】P 2020161365
(32)【優先日】2020-09-25
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】平松 智記
【審査官】加藤 俊哉
(56)【参考文献】
【文献】国際公開第２０１９／０４４４６４（ＷＯ，Ａ１）
【文献】国際公開第２０１８／０４７５１７（ＷＯ，Ａ１）
【文献】特開２０１７－０３７９５２（ＪＰ，Ａ）
【文献】国際公開第２０１９／１２４１３６（ＷＯ，Ａ１）
【文献】国際公開第２０１９／０５８９９４（ＷＯ，Ａ１）
【文献】国際公開第２０１９／０４４１０３（ＷＯ，Ａ１）
【文献】国際公開第２０１９／１５１０４９（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｆ ３９／１８
Ｈ１０Ｋ ３９／３２
Ｈ０４Ｎ ２５／７６
(57)【特許請求の範囲】
【請求項1】
行列状に配列する複数の画素を備え、前記画素それぞれは、
第１半導体層と、
前記第１半導体層の第１面側に配置された光電変換部と、
前記第１半導体層における前記第１面と反対側の第２面側に近接配置された蓄積電極と、
前記第１半導体層の前記第２面から延出する配線と、
前記配線を介して前記第１半導体層に接続された浮遊拡散領域と、
前記第１半導体層から前記配線を介して前記浮遊拡散領域への電荷の流路に電位障壁を形成する第１ゲートと、
を備え、
前記第１ゲートは、前記光電変換部が光電変換により発生する電荷と同じ極性を備える固定電荷膜である、
固体撮像装置。
【請求項2】
前記第１ゲートは、前記蓄積電極と同一平面に配置される請求項１に記載の固体撮像装置。
【請求項3】
前記第１ゲートは、前記蓄積電極を挟んで前記浮遊拡散領域と反対側に配置される請求項１に記載の固体撮像装置。
【請求項4】
前記第１ゲートは、前記蓄積電極を挟んで前記第１半導体層と反対側に配置される請求項１に記載の固体撮像装置。
【請求項5】
前記第１ゲートの一部は、前記第１半導体層の主平面と垂直な方向において前記蓄積電極と重畳する請求項３に記載の固体撮像装置。
【請求項6】
前記画素それぞれは、隣接する画素との境界に配置され、各画素から隣接画素への電荷の流出を抑制する電位障壁を形成するシールド層をさらに備える請求項１に記載の固体撮像装置。
【請求項7】
前記シールド層は、前記光電変換部が光電変換により発生する電荷と同じ極性を備える固定電荷膜である請求項６に記載の固体撮像装置。
【請求項8】
前記シールド層は、前記蓄積電極と同一平面に配置される請求項６に記載の固体撮像装置。
【請求項9】
前記シールド層は、前記蓄積電極を挟んで前記浮遊拡散領域と反対側に配置される請求項６に記載の固体撮像装置。
【請求項10】
前記シールド層は、前記蓄積電極を挟んで前記第１半導体層と反対側に配置される請求項６に記載の固体撮像装置。
【請求項11】
前記シールド層の一部は、前記第１半導体層の主平面と垂直な方向において前記蓄積電極と重畳する請求項９に記載の固体撮像装置。
【請求項12】
前記画素それぞれは、前記第１ゲートよりも前記浮遊拡散領域に近い位置で前記配線に近接配置された第２ゲートと、
前記第１ゲートと前記第２ゲートとの間の位置で前記配線に近接配置されたメモリ電極と、
をさらに備える請求項１に記載の固体撮像装置。
【請求項13】
前記画素それぞれは、前記第１半導体層と前記浮遊拡散領域との間に位置する第２半導体層をさらに備え、前記配線は、
前記第１半導体層から延出して前記第２半導体層に接続する第１配線と、
前記第２半導体層から延出して前記浮遊拡散領域に接続する第２配線と、
を備え、
前記第１ゲートは、前記第１配線に近接配置され、
前記メモリ電極は、前記第２半導体層に近接配置され、
前記第２ゲートは、前記第２配線に近接配置される
請求項１２に記載の固体撮像装置。
【請求項14】
前記配線の断面は、円形または多角形である請求項１に記載の固体撮像装置。
【請求項15】
前記配線は、前記第１半導体層から前記浮遊拡散領域にかけて縮径するテーパー形状を備える請求項１に記載の固体撮像装置。
【請求項16】
前記複数の画素のうち隣接する画素は、共通の前記浮遊拡散領域に接続される請求項１に記載の固体撮像装置。
【請求項17】
前記光電変換部は、有機膜である請求項１に記載の固体撮像装置。
【請求項18】
前記第１半導体層は、前記光電変換部に接触する第１層と、
前記第１層を挟んで前記光電変換部と反対側に位置する第２層とを備える
請求項１に記載の固体撮像装置。
【請求項19】
請求項１に記載の固体撮像装置と、前記固体撮像装置に入射光の像を結像するレンズと、
前記固体撮像装置から出力された信号に対して所定の処理を実行する処理回路と、
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、固体撮像装置及び電子機器に関する。
【背景技術】
【0002】
近年、複数の光電変換素子を半導体基板の基板厚方向に積層した積層型イメージセンサが提案されている。例えば、特許文献１には、偽色を解決する方法として、同一の画素の縦方向にグリーン、ブルー及びレッドそれぞれの波長の光を光電変換する光電変換領域を積層し、グリーンの光電変換領域は、有機光電変換膜で構成するという積層型固体撮像装置が提案されている。また、特許文献２には、光電変換で発生して蓄積電極の上側に溜まった電荷を、蓄積電極の下方に設置した捕集電極へ縦方向に転送する構造も提案されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１７－１５７８１６号公報
【文献】特開２０１６－６３１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来の積層型固体撮像装置では、有機光電変換膜に発生した電荷を有機光電変換膜の下層に位置する半導体層に効率的に蓄えておくことができず、それにより、量子効率が低下してしまうという課題が存在した。
【0005】
そこで本開示は、量子効率の向上を可能にする固体撮像装置及び電子機器を提案する。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、行列状に配列する複数の画素を備え、前記画素それぞれは、第１半導体層と、前記第１半導体層の第１面側に配置された光電変換部と、前記第１半導体層における前記第１面と反対側の第２面側に近接配置された蓄積電極と、前記第１半導体層の前記第２面から延出する配線と、前記配線を介して前記第１半導体層に接続された浮遊拡散領域と、前記第１半導体層から前記配線を介して前記浮遊拡散領域への電荷の流路に電位障壁を形成する第１ゲートと、を備える。
【図面の簡単な説明】
【0007】
【図1】一実施形態に係る電子機器の概略構成例を示す模式図である。
【図2】一実施形態に係る電子機器を用いた測距装置の概略構成例を示すブロック図である。
【図3】一実施形態にイメージセンサの概略構成例を示すブロック図である。
【図4】一実施形態に係るイメージセンサの積層構造例を示す図である。
【図5】一実施形態に係る画素アレイ部の概略構成例を示す模式図である。
【図6】一実施形態に係る単位画素の概略構成例を示す回路図である。
【図7】一実施形態の変形例に係る単位画素の概略構成例を示す回路図である。
【図8】一実施形態に係るイメージセンサの断面構造例を示す断面図である。
【図9】一実施形態の変形例に係る単位画素の概略構成例を示す模式図である。
【図10】一実施形態の変形例に係る単位画素の概略構成例を示す回路図である。
【図11】一実施形態の変形例に係るイメージセンサの断面構造例を示す断面図である。
【図12】一実施形態の第１例に係る画素の断面構造を示す垂直断面図である。
【図16】一実施形態の第２例に係る画素の断面構造を示す垂直断面図である。
【図17】一実施形態の第３例に係る画素の断面構造を示す垂直断面図である。
【図18】一実施形態の第４例に係る画素の断面構造を示す垂直断面図である。
【図19】一実施形態の第５例に係る画素の断面構造を示す垂直断面図である。
【図21】一実施形態の第６例に係る画素の断面構造を示す垂直断面図である。
【図22】一実施形態の第７例に係る画素の断面構造を示す垂直断面図である。
【図24】一実施形態の第８例に係る画素の断面構造を示す垂直断面図である。
【図25】一実施形態の第９例に係る画素の断面構造を示す垂直断面図である。
【図26】一実施形態の第１０例に係る画素の断面構造を示す垂直断面図である。
【図27】一実施形態の第１１例に係る画素の断面構造を示す垂直断面図である。
【図28】一実施形態の第１２例に係る画素の断面構造例を示す垂直断面図である。
【図29】一実施形態の第１３例に係る画素の断面構造例を示す垂直断面図である。
【図30】一実施形態の第１３例に係る画素の他の断面構造例を示す垂直断面図である。
【図31】一実施形態の第１４例に係る画素の断面構造を示す垂直断面図である。
【図33】一実施形態の第１５例に係る画素の断面構造を示す垂直断面図である。
【図34】一実施形態の第１６例に係る画素の断面構造を示す垂直断面図である。
【図35】一実施形態の第１７例に係る画素の断面構造を示す垂直断面図である。
【図36】一実施形態の第１８例に係る画素の断面構造を示す垂直断面図である。
【図37】一実施形態の第１９例に係る画素の断面構造を示す垂直断面図である。
【図38】一実施形態の第２０例に係る画素の断面構造を示す垂直断面図である。
【図39】一実施形態の第２０例に係る画素の他の断面構造を示す垂直断面図である。
【図40】一実施形態の第２１例に係る画素の断面構造を示す垂直断面図である。
【図41】一実施形態の第２２例に係る画素の断面構造を示す垂直断面図である。
【図43】一実施形態の第２３例に係る画素の断面構造を示す垂直断面図である。
【図44】一実施形態の第２４例に係る画素の断面構造を示す垂直断面図である。
【図45】一実施形態の第２５例に係る画素の断面構造を示す垂直断面図である。
【図47】一実施形態の第２６例に係る画素の断面構造を示す垂直断面図である。
【図49】一実施形態の第２７例に係る画素の断面構造を示す垂直断面図である。
【図50】一実施形態の第２８例に係る画素の断面構造を示す垂直断面図である。
【図51】一実施形態の第２９例に係る画素の断面構造を示す垂直断面図である。
【図52】一実施形態の第３０例に係る画素の断面構造を示す垂直断面図である。
【図53】一実施形態の第３１例に係る画素の断面構造を示す垂直断面図である。
【図54】一実施形態の第３２例に係る画素の断面構造を示す垂直断面図である。
【図55】一実施形態の第３３例に係る画素の断面構造を示す垂直断面図である。
【図56】一実施形態の第３４例に係る画素の断面構造を示す垂直断面図である。
【図57】一実施形態の第３５例に係る画素の断面構造を示す垂直断面図である。
【図58】一実施形態の第３６例に係る画素の断面構造を示す垂直断面図である。
【図59】一実施形態の第３７例に係る画素の断面構造を示す垂直断面図である。
【図60】一実施形態の第３８例に係る画素の断面構造を示す垂直断面図である。
【図61】一実施形態の第３９例に係る画素の断面構造を示す垂直断面図である。
【図62】一実施形態の第４０例に係る画素の断面構造を示す垂直断面図である。
【図63】一実施形態の第４１例に係る画素の断面構造を示す垂直断面図である。
【図64】一実施形態の第４２例に係る画素の断面構造を示す垂直断面図である。
【図65】一実施形態の第４３例に係る画素の断面構造を示す垂直断面図である。
【図66】一実施形態の第４４例に係る画素の断面構造を示す垂直断面図である。
【図67】一実施形態の第４５例に係る画素の断面構造を示す垂直断面図である。
【図68】一実施形態の第４６例に係る画素の断面構造を示す垂直断面図である。
【図69】一実施形態の第４７例に係る画素の断面構造を示す垂直断面図である。
【図70】一実施形態の第４８例に係る画素の断面構造を示す垂直断面図である。
【図71】一実施形態の第４９例に係る画素の断面構造を示す垂直断面図である。
【図72】一実施形態の第５０例に係る画素の断面構造を示す垂直断面図である。
【図73】一実施形態の第５１例に係る画素の断面構造を示す垂直断面図である。
【図74】本開示の第１バリエーションに係るイメージセンサの断面構造例を示す垂直断面図である。
【図76】本開示の第２バリエーションに係るイメージセンサの断面構造例を示す垂直断面図である。
【図78】本開示を適用した電子機器としての撮像装置の一実施の形態の構成例を示すブロック図である。
【図79】車両制御システムの概略的な構成の一例を示すブロック図である。
【図80】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【図81】内視鏡手術システムの概略的な構成の一例を示す図である。
【図82】カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
【発明を実施するための形態】
【0008】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
【0009】
また、以下に示す項目順序に従って本開示を説明する。
１．一実施形態
１．１ システム構成例
１．２ 固体撮像装置の構成例
１．３ 固体撮像装置の積層構造例
１．４ 単位画素の構成例
１．５ 単位画素の回路構成例
１．５．１ 回路構成の変形例
１．６ 単位画素の断面構造例
１．７ 各層の材料
１．８ 単位画素の変形例
１．８．１ 単位画素の構成例
１．８．２ 単位画素の回路構成例
１．８．３ 単位画素の断面構造例
１．９ 量子効率の向上
１．９．１ 第１例
１．９．２ 第２例
１．９．３ 第３例
１．９．４ 第４例
１．９．５ 第５例
１．９．６ 第６例
１．９．７ 第７例
１．９．８ 第８例
１．９．９ 第９例
１．９．１０ 第１０例
１．９．１１ 第１１例
１．９．１２ 第１２例
１．９．１３ 第１３例
１．９．１４ 第１４例
１．９．１５ 第１５例
１．９．１６ 第１６例
１．９．１７ 第１７例
１．９．１８ 第１８例
１．９．１９ 第１９例
１．９．２０ 第２０例
１．９．２１ 第２１例
１．９．２２ 第２２例
１．９．２３ 第２３例
１．９．２４ 第２４例
１．９．２５ 第２５例
１．９．２６ 第２６例
１．９．２７ 第２７例
１．９．２８ 第２８例
１．９．２９ 第２９例
１．９．３０ 第３０例
１．９．３１ 第３１例
１．９．３２ 第３２例
１．９．３３ 第３３例
１．９．３４ 第３４例
１．９．３５ 第３５例
１．９．３６ 第３６例
１．９．３７ 第３７例
１．９．３８ 第３８例
１．９．３９ 第３９例
１．９．４０ 第４０例
１．９．４１ 第４１例
１．９．４２ 第４２例
１．９．４３ 第４３例
１．９．４４ 第４４例
１．９．４５ 第４５例
１．９．４６ 第４６例
１．９．４７ 第４７例
１．９．４８ 第４８例
１．９．４９ 第４９例
１．９．５０ 第５０例
１．９．５１ 第５１例
１．１０ まとめ
２．断面構造のバリエーション
２．１ 第１バリエーション
２．２ 第２バリエーション
３．撮像装置の構成例
４．移動体への応用例
５．内視鏡手術システムへの応用例
１．一実施形態
１．１ システム構成例
１．２ 固体撮像装置の構成例
１．３ 固体撮像装置の積層構造例
１．４ 単位画素の構成例
１．５ 単位画素の回路構成例
１．５．１ 回路構成の変形例
１．６ 単位画素の断面構造例
１．７ 各層の材料
１．８ 単位画素の変形例
１．８．１ 単位画素の構成例
１．８．２ 単位画素の回路構成例
１．８．３ 単位画素の断面構造例
１．９ 量子効率の向上
１．９．１ 第１例
１．９．２ 第２例
１．９．３ 第３例
１．９．４ 第４例
１．９．５ 第５例
１．９．６ 第６例
１．９．７ 第７例
１．９．８ 第８例
１．９．９ 第９例
１．９．１０ 第１０例
１．９．１１ 第１１例
１．９．１２ 第１２例
１．９．１３ 第１３例
１．９．１４ 第１４例
１．９．１５ 第１５例
１．９．１６ 第１６例
１．９．１７ 第１７例
１．９．１８ 第１８例
１．９．１９ 第１９例
１．９．２０ 第２０例
１．９．２１ 第２１例
１．９．２２ 第２２例
１．９．２３ 第２３例
１．９．２４ 第２４例
１．９．２５ 第２５例
１．９．２６ 第２６例
１．９．２７ 第２７例
１．９．２８ 第２８例
１．９．２９ 第２９例
１．９．３０ 第３０例
１．９．３１ 第３１例
１．９．３２ 第３２例
１．９．３３ 第３３例
１．９．３４ 第３４例
１．９．３５ 第３５例
１．９．３６ 第３６例
１．９．３７ 第３７例
１．９．３８ 第３８例
１．９．３９ 第３９例
１．９．４０ 第４０例
１．９．４１ 第４１例
１．９．４２ 第４２例
１．９．４３ 第４３例
１．９．４４ 第４４例
１．９．４５ 第４５例
１．９．４６ 第４６例
１．９．４７ 第４７例
１．９．４８ 第４８例
１．９．４９ 第４９例
１．９．５０ 第５０例
１．９．５１ 第５１例
１．１０ まとめ
２．断面構造のバリエーション
２．１ 第１バリエーション
２．２ 第２バリエーション
３．撮像装置の構成例
４．移動体への応用例
５．内視鏡手術システムへの応用例
【0010】
１．一実施形態
まず、一実施形態に係る固体撮像装置（以下、イメージセンサという）、電子機器及び認識システムについて、図面を参照して詳細に説明する。なお、本実施形態では、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型のイメージセンサに本実施形態に係る技術を適用した場合を例示するが、これに限定されず、例えば、ＣＣＤ（Charge-Coupled Device）型のイメージセンサやＴｏＦ（Time-of-Flight）センサや同期型又は非同期型のＥＶＳ（Event Visio Sensor）など、光電変換素子を備える種々のセンサに本実施形態に係る技術を適用することが可能である。なお、ＣＭＯＳ型のイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサであってよい。
まず、一実施形態に係る固体撮像装置（以下、イメージセンサという）、電子機器及び認識システムについて、図面を参照して詳細に説明する。なお、本実施形態では、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型のイメージセンサに本実施形態に係る技術を適用した場合を例示するが、これに限定されず、例えば、ＣＣＤ（Charge-Coupled Device）型のイメージセンサやＴｏＦ（Time-of-Flight）センサや同期型又は非同期型のＥＶＳ（Event Visio Sensor）など、光電変換素子を備える種々のセンサに本実施形態に係る技術を適用することが可能である。なお、ＣＭＯＳ型のイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサであってよい。
【0011】
【0012】
図１に示すように、本実施形態に係る電子機器１は、レーザ光源１０１０と、照射レンズ１０３０と、撮像レンズ１０４０と、イメージセンサ１００と、システム制御部１０５０とを備える。
【0013】
レーザ光源１０１０は、図２に示すように、例えば、垂直共振器型面発光レーザ（ＶＣＳＥＬ）１０１２と、ＶＣＳＥＬ１０１２を駆動する光源駆動部１０１１とから構成される。ただし、ＶＣＳＥＬ１０１２に限定されず、ＬＥＤ（Light Emitting Diode）などの種々の光源が使用されてもよい。また、レーザ光源１０１０は、点光源、面光源、線光源のいずれであってもよい。面光源又は線光源の場合、レーザ光源１０１０は、例えば、複数の点光源（例えばＶＣＳＥＬ）が１次元又は２次元に配列した構成を備えてもよい。なお、本実施形態において、レーザ光源１０１０は、例えば赤外（ＩＲ）光など、可視光の波長帯とは異なる波長帯の光を出射してよい。
【0014】
照射レンズ１０３０は、レーザ光源１０１０の出射面側に配置され、レーザ光源１０１０から出射した光を所定の広がり角の照射光に変換する。
【0015】
撮像レンズ１０４０は、イメージセンサ１００の受光面側に配置され、入射光による像をイメージセンサ１００の受光面に結像する。入射光には、レーザ光源１０１０から出射して被写体９０１で反射した反射光も含まれ得る。
【0016】
イメージセンサ１００は、その詳細については後述するが、図２に示すように、例えば、複数の画素が２次元格子状に配列する受光部１０２２と、受光部１０２２を駆動して画像データを生成するセンサ制御部１０２１とから構成される。受光部１０２２に配置される画素には、例えば可視光の波長帯の光を検出する画素や、可視光以外の波長帯の光、例えば赤外光の波長帯の光を検出する画素などが含まれてもよい。その際、可視光以外の波長帯の光を検出する画素は、可視光以外の波長帯の光の画像データを生成するための画素（イメージセンサ用）であってもよいし、物体までの距離を測定するための画素（ＴｏＦセンサ用）であってもよいし、輝度変化を検出するための画素（ＥＶＳ用）であってもよい。以下、説明の簡略化のため、受光部１０２２の各画素から読み出されて生成されたデータをすべて画像データと称する。
【0017】
システム制御部１０５０は、例えばプロセッサ（ＣＰＵ）によって構成され、光源駆動部１０１１を介してＶＣＳＥＬ１０１２を駆動する。また、システム制御部１０５０は、イメージセンサ１００を制御することで、画像データを取得する。その際、システム制御部１０５０は、レーザ光源１０１０に対する制御と同期してイメージセンサ１００を制御することで、レーザ光源１０１０から出射された照射光の反射光を検出することで得られた画像データを取得してもよい。
【0018】
例えば、レーザ光源１０１０から出射した照射光は、照射レンズ１０３０を透して被写体（測定対象物又は物体ともいう）９０１に投影される。この投影された光は、被写体９０１で反射される。そして、被写体９０１で反射された光は、撮像レンズ１０４０を透してイメージセンサ１００に入射する。イメージセンサ１００における受光部１０２２は、被写体９０１で反射した反射光を受光して画像データを生成する。イメージセンサ１００で生成された画像データは、電子機器１のアプリケーションプロセッサ１１００に供給される。アプリケーションプロセッサ１１００は、イメージセンサ１００から入力された画像データに対して認識処理や演算処理などの各種処理を実行し得る。
【0019】
１．２ 固体撮像装置の構成例
図３は、本実施形態にイメージセンサの概略構成例を示すブロック図である。図３に示すように、イメージセンサ１００は、例えば、画素アレイ部１０１と、垂直駆動回路１０２と、信号処理回路１０３と、水平駆動回路１０４と、システム制御回路１０５と、データ処理部１０８と、データ格納部１０９とを備える。以下の説明において、垂直駆動回路１０２、信号処理回路１０３、水平駆動回路１０４、システム制御回路１０５、データ処理部１０８及びデータ格納部１０９は、周辺回路とも称される。
図３は、本実施形態にイメージセンサの概略構成例を示すブロック図である。図３に示すように、イメージセンサ１００は、例えば、画素アレイ部１０１と、垂直駆動回路１０２と、信号処理回路１０３と、水平駆動回路１０４と、システム制御回路１０５と、データ処理部１０８と、データ格納部１０９とを備える。以下の説明において、垂直駆動回路１０２、信号処理回路１０３、水平駆動回路１０４、システム制御回路１０５、データ処理部１０８及びデータ格納部１０９は、周辺回路とも称される。
【0020】
画素アレイ部１０１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換素子を有する画素（以下、単位画素という）１１０が行方向及び列方向に、すなわち、２次元格子状（以下、行列状ともいう）に配置された構成を有する。ここで、行方向とは画素行の画素の配列方向（図面中、横方向）をいい、列方向とは画素列の画素の配列方向（図面中、縦方向）をいう。
【0021】
画素アレイ部１０１では、行列状の画素配列に対し、画素行ごとに画素駆動線ＬＤが行方向に沿って配線され、画素列ごとに垂直信号線ＶＳＬが列方向に沿って配線されている。画素駆動線ＬＤは、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図３では、画素駆動線ＬＤが１本ずつの配線として示されているが、１本ずつに限られるものではない。画素駆動線ＬＤの一端は、垂直駆動回路１０２の各行に対応した出力端に接続されている。
【0022】
垂直駆動回路１０２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１０１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動回路１０２は、当該垂直駆動回路１０２を制御するシステム制御回路１０５と共に、画素アレイ部１０１の各画素の動作を制御する駆動部を構成している。この垂直駆動回路１０２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系との２つの走査系を備えている。
【0023】
読出し走査系は、単位画素１１０の各画素から信号を読み出すために、画素アレイ部１０１の単位画素１１０の各画素を行単位で順に選択走査する。単位画素１１０の各画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
【0024】
この掃出し走査系による掃出し走査により、読出し行の単位画素１１０の各画素の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系で不要電荷を掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
【0025】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応している。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素１１０の各画素における電荷の蓄積期間（露光期間ともいう）となる。
【0026】
垂直駆動回路１０２によって選択走査された画素行の各単位画素１１０から出力される信号は、画素列ごとに垂直信号線ＶＳＬの各々を通して信号処理回路１０３に入力される。信号処理回路１０３は、画素アレイ部１０１の画素列ごとに、選択行の各画素から垂直信号線ＶＳＬを通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【0027】
具体的には、信号処理回路１０３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。信号処理回路１０３は、その他にも、例えば、ＡＤ（アナログ－デジタル）変換機能を備え、光電変換素子から読み出され得たアナログの画素信号をデジタル信号に変換して出力する。
【0028】
水平駆動回路１０４は、シフトレジスタやアドレスデコーダなどによって構成され、信号処理回路１０３の画素列に対応する読出し回路（以下、画素回路という）を順番に選択する。この水平駆動回路１０４による選択走査により、信号処理回路１０３において画素回路ごとに信号処理された画素信号が順番に出力される。
【0029】
システム制御回路１０５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動回路１０２、信号処理回路１０３、及び、水平駆動回路１０４などの駆動制御を行う。
【0030】
データ処理部１０８は、少なくとも演算処理機能を有し、信号処理回路１０３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１０９は、データ処理部１０８での信号処理にあたって、その処理に必要なデータを一時的に格納する。
【0031】
なお、データ処理部１０８から出力された画像データは、例えば、イメージセンサ１００を搭載する電子機器１におけるアプリケーションプロセッサ１１００等において所定の処理が実行されたり、所定のネットワークを介して外部へ送信されたりしてもよい。
【0032】
１．３ 固体撮像装置の積層構造例
図４は、本実施形態に係るイメージセンサの積層構造例を示す図である。図４に示すように、イメージセンサ１００は、受光チップ１２１と回路チップ１２２とが上下に積層されたスタック構造を備える。受光チップ１２１は、例えば、複数の単位画素１１０が行列状に配列する画素アレイ部１０１を備える半導体チップであり、回路チップ１２２は、例えば、図３における周辺回路等を備える半導体チップであってよい。
図４は、本実施形態に係るイメージセンサの積層構造例を示す図である。図４に示すように、イメージセンサ１００は、受光チップ１２１と回路チップ１２２とが上下に積層されたスタック構造を備える。受光チップ１２１は、例えば、複数の単位画素１１０が行列状に配列する画素アレイ部１０１を備える半導体チップであり、回路チップ１２２は、例えば、図３における周辺回路等を備える半導体チップであってよい。
【0033】
受光チップ１２１と回路チップ１２２との接合には、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合を用いることができる。ただし、これに限定されず、例えば、互いの接合面に形成された銅（Ｃｕ）製の電極パッド同士をボンディングする、いわゆるＣｕ－Ｃｕ接合や、その他、バンプ接合などを用いることも可能である。
【0034】
また、受光チップ１２１と回路チップ１２２とは、例えば、半導体基板を貫通するＴＳＶ（Through-Silicon Via）などの接続部を介して電気的に接続される。ＴＳＶを用いた接続には、例えば、受光チップ１２１に設けられたＴＳＶと受光チップ１２１から回路チップ１２２にかけて設けられたＴＳＶとの２つのＴＳＶをチップ外表で接続する、いわゆるツインＴＳＶ方式や、受光チップ１２１から回路チップ１２２まで貫通するＴＳＶで両者を接続する、いわゆるシェアードＴＳＶ方式などを採用することができる。
【0035】
ただし、受光チップ１２１と回路チップ１２２との接合にＣｕ－Ｃｕ接合やバンプ接合を用いた場合には、Ｃｕ－Ｃｕ接合部やバンプ接合部を介して両者が電気的に接続される。
【0036】
１．４ 単位画素の構成例
次に、単位画素１１０の構成例について説明する。なお、ここでは、単位画素１１０が、ＲＧＢ三原色における各色成分を検出する画素（以下、ＲＧＢ画素１０ともいう）と、赤外（ＩＲ）光を検出する画素（以下、ＩＲ画素２０ともいう）とを含む場合を例示に挙げる。なお、図５及び以下では、ＲＧＢ三原色を構成する各色成分の光を透過させるカラーフィルタ３１ｒ、３１ｇ又は３１ｂを区別しない場合、その符号が３１とされている。
次に、単位画素１１０の構成例について説明する。なお、ここでは、単位画素１１０が、ＲＧＢ三原色における各色成分を検出する画素（以下、ＲＧＢ画素１０ともいう）と、赤外（ＩＲ）光を検出する画素（以下、ＩＲ画素２０ともいう）とを含む場合を例示に挙げる。なお、図５及び以下では、ＲＧＢ三原色を構成する各色成分の光を透過させるカラーフィルタ３１ｒ、３１ｇ又は３１ｂを区別しない場合、その符号が３１とされている。
【0037】
図５は、本実施形態に係る画素アレイ部の概略構成例を示す模式図である。図５に示すように、画素アレイ部１０１は、ＲＧＢ画素１０とＩＲ画素２０とからなる単位画素１１０が光の入射方向に沿って配列した構造を備える単位画素１１０が２次元格子状に配列した構成を備える。すなわち、本実施形態では、ＲＧＢ画素１０とＩＲ画素２０とが単位画素１１０の配列方向（平面方向）に対して垂直方向に位置されており、入射光の光路における上流側に位置するＲＧＢ画素１０を透過した光が、このＲＧＢ画素１０の下流側に位置するＩＲ画素２０に入射するように構成されている。このような構成によれば、ＲＧＢ画素１０の光電変換部ＰＤ１における入射光の入射面と反対側の面側にＩＲ画素２０の光電変換部ＰＤ２が配置される。それにより、本実施形態では、光の入射方向に沿って配列するＲＧＢ画素１０とＩＲ画素２０との入射光の光軸が一致又は略一致している。
【0038】
なお、本実施形態では、ＲＧＢ画素１０を構成する光電変換部ＰＤ１を有機材料で構成し、ＩＲ画素２０を構成する光電変換部ＰＤ２をシリコンなどの半導体材料で構成する場合を例示するが、これに限定されるものではない。例えば、光電変換部ＰＤ１と光電変換部ＰＤ２との両方が半導体材料で構成されてもよいし、光電変換部ＰＤ１と光電変換部ＰＤ２との両方が有機材料で構成されてもよいし、光電変換部ＰＤ１が半導体材料で構成され、光電変換部ＰＤ２が有機材料で構成されてもよい。若しくは、光電変換部ＰＤ１と光電変換部ＰＤ２との少なくとも一方が有機材料及び半導体材料とは異なる光電変換材料で構成されてもよい。
【0039】
１．５ 単位画素の回路構成例
次に、単位画素１１０の回路構成例について説明する。図６は、本実施形態に係る単位画素の概略構成例を示す回路図である。図６に示すように、本例では、単位画素１１０は、ＲＧＢ画素１０と、ＩＲ画素２０とを１つずつ備える。
次に、単位画素１１０の回路構成例について説明する。図６は、本実施形態に係る単位画素の概略構成例を示す回路図である。図６に示すように、本例では、単位画素１１０は、ＲＧＢ画素１０と、ＩＲ画素２０とを１つずつ備える。
【0040】
（ＲＧＢ画素１０）
ＲＧＢ画素１０は、例えば、光電変換部ＰＤ１と、転送ゲート１１と、浮遊拡散領域ＦＤ１と、リセットトランジスタ１２と、増幅トランジスタ１３と、選択トランジスタ１４とを備える。
ＲＧＢ画素１０は、例えば、光電変換部ＰＤ１と、転送ゲート１１と、浮遊拡散領域ＦＤ１と、リセットトランジスタ１２と、増幅トランジスタ１３と、選択トランジスタ１４とを備える。
【0041】
選択トランジスタ１４のゲートには、画素駆動線ＬＤに含まれる選択制御線が接続され、リセットトランジスタ１２のゲートには、画素駆動線ＬＤに含まれるリセット制御線が接続され、転送ゲート１１の後述する蓄積電極（後述において説明する図８の蓄積電極３７参照）には、画素駆動線ＬＤに含まれる転送制御線が接続される。また、増幅トランジスタ１３のドレインには、信号処理回路１０３に一端が接続される垂直信号線ＶＳＬ１が選択トランジスタ１４を介して接続される。
【0042】
以下の説明において、リセットトランジスタ１２、増幅トランジスタ１３及び選択トランジスタ１４は、まとめて画素回路とも称される。この画素回路には、浮遊拡散領域ＦＤ１及び／又は転送ゲート１１が含まれてもよい。
【0043】
光電変換部ＰＤ１は、例えば有機材料で構成され、入射した光を光電変換する。転送ゲート１１は、光電変換部ＰＤ１に発生した電荷を転送する。浮遊拡散領域ＦＤ１は、転送ゲート１１が転送した電荷を蓄積する。増幅トランジスタ１３は、浮遊拡散領域ＦＤ１に蓄積された電荷に応じた電圧値の画素信号を垂直信号線ＶＳＬ１に出現させる。リセットトランジスタ１２は、浮遊拡散領域ＦＤ１に蓄積された電荷を放出する。選択トランジスタ１４は、読出し対象のＲＧＢ画素１０を選択する。
【0044】
光電変換部ＰＤ１のアノードは、接地されており、カソ－ドは、転送ゲート１１に接続される。光電変換部ＰＤ１には、その詳細については後述において図８を用いて説明するが、例えば、蓄積電極３７が近接配置される。露光時には、光電変換部ＰＤ１に発生した電荷を蓄積電極３７の近傍の半導体層３５に集めるための電圧が、転送制御線を介して蓄積電極３７に印加される。読出し時には、蓄積電極３７の近傍の半導体層３５に集められた電荷を読出し電極３６を介して流出させるための電圧が、転送制御線を介して蓄積電極３７に印加される。
【0045】
読出し電極３６を介して流出した電荷は、読出し電極３６と、リセットトランジスタ１２のソースと、増幅トランジスタ１３のゲートとを接続する配線構造によって構成される浮遊拡散領域ＦＤ１に蓄積される。なお、リセットトランジスタ１２のドレインは、例えば、電源電圧ＶＤＤや電源電圧ＶＤＤよりも低いリセット電圧が供給される電源線に接続されてもよい。
【0046】
増幅トランジスタ１３のソースは、例えば、不図示の定電流回路等を介して電源線に接続されてよい。増幅トランジスタ１３のドレインは、選択トランジスタ１４のソースに接続され、選択トランジスタ１４のドレインは、垂直信号線ＶＳＬ１に接続される。
【0047】
浮遊拡散領域ＦＤ１は、蓄積している電荷をその電荷量に応じた電圧値の電圧に変換する。なお、浮遊拡散領域ＦＤ１は、例えば、対接地容量であってもよい。ただし、これに限定されず、浮遊拡散領域ＦＤ１は、転送ゲート１１のドレインとリセットトランジスタ１２のソースと増幅トランジスタ１３のゲートとが接続するノードにキャパシタなどを意図的に接続することで付加された容量等であってもよい。
【0048】
垂直信号線ＶＳＬ１は、信号処理回路１０３においてカラム毎（すなわち、垂直信号線ＶＳＬ１毎）に設けられたＡＤ（Analog-to-Digital）変換回路１０３ａに接続される。ＡＤ変換回路１０３ａは、例えば、比較器とカウンタとを備え、外部の基準電圧生成回路（ＤＡＣ（Digital-to-Analog Converter））から入力されたシングルスロープやランプ形状等の基準電圧と、垂直信号線ＶＳＬ１に出現した画素信号とを比較することで、アナログの画素信号をデジタルの画素信号に変換する。なお、ＡＤ変換回路１０３ａは、例えば、ＣＤＳ（Correlated Double Sampling）回路などを備え、ｋＴＣノイズ等を低減可能に構成されていてもよい。
【0049】
（ＩＲ画素２０）
ＩＲ画素２０は、例えば、光電変換部ＰＤ２と、転送トランジスタ２１と、浮遊拡散領域ＦＤ２と、リセットトランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、排出トランジスタ２５とを備える。すなわち、ＩＲ画素２０では、ＲＧＢ画素１０における転送ゲート１１が転送トランジスタ２１に置き換えられるとともに、排出トランジスタ２５が追加されている。
ＩＲ画素２０は、例えば、光電変換部ＰＤ２と、転送トランジスタ２１と、浮遊拡散領域ＦＤ２と、リセットトランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、排出トランジスタ２５とを備える。すなわち、ＩＲ画素２０では、ＲＧＢ画素１０における転送ゲート１１が転送トランジスタ２１に置き換えられるとともに、排出トランジスタ２５が追加されている。
【0050】
転送トランジスタ２１に対する浮遊拡散領域ＦＤ２、リセットトランジスタ２２及び増幅トランジスタ２３の接続関係は、ＲＧＢ画素１０における転送ゲート１１に対する浮遊拡散領域ＦＤ１、リセットトランジスタ１２及び増幅トランジスタ１３の接続関係と同様であってよい。また、増幅トランジスタ２３と選択トランジスタ２４と垂直信号線ＶＳＬ２との接続関係も、ＲＧＢ画素１０における増幅トランジスタ１３と選択トランジスタ１４と垂直信号線ＶＳＬ１との接続関係と同様であってよい。
【0051】
転送トランジスタ２１のソースは、例えば、光電変換部ＰＤ２のカソードに接続され、ドレインは浮遊拡散領域ＦＤ２に接続される。また、転送トランジスタ２１のゲートには、画素駆動線ＬＤに含まれる転送制御線が接続される。
【0052】
排出トランジスタ２５のソースは、例えば、光電変換部ＰＤ２のカソードに接続され、ドレインは、電源電圧ＶＤＤや電源電圧ＶＤＤよりも低いリセット電圧が供給される電源線に接続されてよい。また、排出トランジスタ２５のゲートには、画素駆動線ＬＤに含まれる排出制御線が接続される。
【0053】
以下の説明において、リセットトランジスタ２２、増幅トランジスタ２３及び選択トランジスタ２４は、まとめて画素回路とも称される。この画素回路には、浮遊拡散領域ＦＤ２、転送トランジスタ２１及び排出トランジスタ２５のうちの１つ以上が含まれてもよい。
【0054】
光電変換部ＰＤ２は、例えば半導体材料で構成され、入射した光を光電変換する。転送トランジスタ２１は、光電変換部ＰＤ２に発生した電荷を転送する。浮遊拡散領域ＦＤ２は、転送トランジスタ２１が転送した電荷を蓄積する。増幅トランジスタ２３は、浮遊拡散領域ＦＤ２に蓄積された電荷に応じた電圧値の画素信号を垂直信号線ＶＳＬ２に出現させる。リセットトランジスタ２２は、浮遊拡散領域ＦＤ２に蓄積された電荷を放出する。選択トランジスタ２４は、読出し対象のＩＲ画素２０を選択する。
【0055】
光電変換部ＰＤ２のアノードは、接地されており、カソ－ドは、転送トランジスタ２１に接続される。転送トランジスタ２１のドレインは、リセットトランジスタ２２のソースおよび増幅トランジスタ２３のゲートに接続されており、これらを接続する配線構造が、浮遊拡散領域ＦＤ２を構成する。光電変換部ＰＤ２から転送トランジスタ２１を介して流出した電荷は、浮遊拡散領域ＦＤ２に蓄積される。
【0056】
浮遊拡散領域ＦＤ２は、蓄積している電荷をその電荷量に応じた電圧値の電圧に変換する。なお、浮遊拡散領域ＦＤ２は、例えば、対接地容量であってもよい。ただし、これに限定されず、浮遊拡散領域ＦＤ２は、転送トランジスタ２１のドレインとリセットトランジスタ２２のソースと増幅トランジスタ２３のゲートとが接続するノードにキャパシタなどを意図的に接続することで付加された容量等であってもよい。
【0057】
排出トランジスタ２５は、光電変換部ＰＤ２に蓄積された電荷を排出して、光電変換部ＰＤ２をリセットする際にオン状態とされる。それにより、光電変換部ＰＤ２に蓄積された電荷が排出トランジスタ２５を介して電源線へ流出し、光電変換部ＰＤ２が露光されていない状態にリセットされる。
【0058】
垂直信号線ＶＳＬ２は、垂直信号線ＶＳＬ１と同様、ＩＲ信号処理回路１０３Ｂにおいてカラム毎（すなわち、垂直信号線ＶＳＬ２毎）に設けられたＡＤ変換回路１０３ａに接続される。
【0059】
１．５．１ 回路構成の変形例
ここで、画素アレイ部１０１におけるＲＧＢ画素１０に対して所謂グローバルシャッタ方式の読出し駆動を可能にする回路構成を、変形例として説明する。図７は、本実施形態の変形例に係る単位画素の概略構成例を示す回路図である。図７に示すように、本変形例では、各単位画素１１０におけるＲＧＢ画素１０Ａが、メモリＭＥＭと転送ゲート１５とをさらに備える。
ここで、画素アレイ部１０１におけるＲＧＢ画素１０に対して所謂グローバルシャッタ方式の読出し駆動を可能にする回路構成を、変形例として説明する。図７は、本実施形態の変形例に係る単位画素の概略構成例を示す回路図である。図７に示すように、本変形例では、各単位画素１１０におけるＲＧＢ画素１０Ａが、メモリＭＥＭと転送ゲート１５とをさらに備える。
【0060】
メモリＭＥＭは、転送ゲート１１に接続され、光電変換部ＰＤ１から流出した電荷を一時保持する。転送ゲート１５は、メモリＭＥＭと浮遊拡散領域ＦＤ１との間に設けられ、メモリＭＥＭからの電荷の漏れ出しを抑制する。
【0061】
露光後の電荷転送時には、画素アレイ部１０１における全てのＲＧＢ画素１０の転送ゲート１１が一斉にオン状態とされる。転送ゲート１１のオン状態とは、蓄積電極３７との関係で構成される状態であり、例えば、光電変換部ＰＤ１において発生する電荷が電子である場合には蓄積電極３７の電位が転送ゲートの電位よりも高く、電荷が正孔である場合には蓄積電極３７の電位が転送ゲートの電位よりも低いことで、半導体層３５に蓄積された電荷が転送ゲート１１を介してＦＤ１へ流出する状態にあることをいう。一方、転送ゲート１１のオフ状態とは、例えば、光電変換部ＰＤ１において発生する電荷が電子である場合には蓄積電極３７の電位が転送ゲート１１の電位よりも低く、電荷が正孔である場合には蓄積電極３７の電位が転送ゲートの電位よりも高いことで、光電変換膜３４で発生した電荷が半導体層３５に蓄積される状態にあることをいう。全てのＲＧＢ画素１０の転送ゲート１１を一斉にオン状態とすることで、同一期間中に各ＲＧＢ画素１０の光電変換部ＰＤ１で発生した電荷が各ＲＧＢ画素１０のメモリＭＥＭに転送されて保持される。メモリＭＥＭに保持された電荷に基づく画素信号の読出しは、所謂ローリングシャッタ方式の読出し駆動と同様であってよい。なお、以下の説明では、光電変換部ＰＤ１及びＰＤ２が光電変換により発生させる電荷が電子である場合を例示するが、これに限定されず、正孔である場合にも、電位制御の方向を反転させることで、本開示に係る技術を同様に適用することが可能である。
【0062】
１．６ 単位画素の断面構造例
次に、図８を参照して、一実施形態に係るイメージセンサ１００の断面構造例を説明する。図８は、本実施形態に係るイメージセンサの断面構造例を示す断面図である。ここでは、単位画素１１０における光電変換部ＰＤ１及びＰＤ２が形成された半導体チップに着目してその断面構造例を説明する。
次に、図８を参照して、一実施形態に係るイメージセンサ１００の断面構造例を説明する。図８は、本実施形態に係るイメージセンサの断面構造例を示す断面図である。ここでは、単位画素１１０における光電変換部ＰＤ１及びＰＤ２が形成された半導体チップに着目してその断面構造例を説明する。
【0063】
また、以下の説明では、光の入射面が半導体基板５０の裏面側（素子形成面と反対側）である、いわゆる裏面照射型の断面構造を例示するが、これに限定されず、光の入射面が半導体基板５０の表面側（素子形成面側）である、いわゆる表面照射型の断面構造であってもよい。さらに、本説明では、ＲＧＢ画素１０の光電変換部ＰＤ１に有機材料が用いられた場合を例示するが、上述したように、光電変換部ＰＤ１及びＰＤ２それぞれの光電変換材料には、有機材料及び半導体材料（無機材料ともいう）のうちの一方若しくは両方が用いられてよい。
【0064】
なお、光電変換部ＰＤ１の光電変換材料及び光電変換部ＰＤ２の光電変換材料の両方に半導体材料を用いる場合、イメージセンサ１００は、光電変換部ＰＤ１と光電変換部ＰＤ２とが同一の半導体基板５０に作り込まれた断面構造を有してもよいし、光電変換部ＰＤ１が作り込まれた半導体基板と光電変換部ＰＤ２が作り込まれた半導体基板とが貼り合わされた断面構造を有してもよいし、光電変換部ＰＤ１及びＰＤ２のうちの一方が半導体基板５０に作り込まれ、他方が半導体基板５０の裏面又は表面上に形成された半導体層に作り込まれた断面構造を有してもよい。
【0065】
図８に示すように、本実施形態では、半導体基板５０にＩＲ画素２０の光電変換部ＰＤ２が形成され、半導体基板５０の裏面側（素子形成面と反対側）の面上に、ＲＧＢ画素１０の光電変換部ＰＤ１が設けられた構造を備える。なお、図８では、説明の都合上、半導体基板５０の裏面が紙面中上側に位置し、表面が下側に位置している。
【0066】
半導体基板５０には、例えば、シリコン（Ｓｉ）などの半導体材料が用いられてよい。ただし、これに限定されず、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ等の化合物半導体を含む種々の半導体材料が用いられてよい。
【0067】
（ＲＧＢ画素１０）
ＲＧＢ画素１０の光電変換部ＰＤ１は、絶縁層５３を挟んで、半導体基板５０の裏面側に設けられている。光電変換部ＰＤ１は、例えば、有機材料により構成された光電変換膜３４と、光電変換膜３４を挟むように配置された透明電極３３及び半導体層３５とを備える。光電変換膜３４に対して紙面中上側（以降、紙面中上側を上面側とし、下側を下面側とする）に設けられた透明電極３３は、例えば、光電変換部ＰＤ１のアノードとして機能し、下面側に設けられた半導体層３５は、光電変換部ＰＤ１のカソードとして機能する。
ＲＧＢ画素１０の光電変換部ＰＤ１は、絶縁層５３を挟んで、半導体基板５０の裏面側に設けられている。光電変換部ＰＤ１は、例えば、有機材料により構成された光電変換膜３４と、光電変換膜３４を挟むように配置された透明電極３３及び半導体層３５とを備える。光電変換膜３４に対して紙面中上側（以降、紙面中上側を上面側とし、下側を下面側とする）に設けられた透明電極３３は、例えば、光電変換部ＰＤ１のアノードとして機能し、下面側に設けられた半導体層３５は、光電変換部ＰＤ１のカソードとして機能する。
【0068】
カソードとして機能する半導体層３５は、絶縁層５３中に形成された読出し電極３６に電気的に接続される。読出し電極３６は、絶縁層５３及び半導体基板５０を貫通する配線６１、６２、６３及び６４に接続することで、半導体基板５０の表面（下面）側にまで電気的に引き出されている。なお、図８には示されていないが、配線６４は、図６に示す浮遊拡散領域ＦＤ１に電気的に接続されている。
【0069】
カソードとして機能する半導体層３５の下面側には、絶縁層５３を挟んで蓄積電極３７が併設される。図８には示されていないが、蓄積電極３７は、画素駆動線ＬＤ１における転送制御線に接続されており、上述したように、露光時には、光電変換部ＰＤ１に発生した電荷を蓄積電極３７の近傍の半導体層３５に集めるための電圧が印加され、読出し時には、蓄積電極３７の近傍の半導体層３５に集められた電荷を読出し電極３６を介して流出させるための電圧が印加される。
【0070】
読出し電極３６及び蓄積電極３７は、透明電極３３と同様に、透明な導電膜であってよい。透明電極３３並びに読出し電極３６及び蓄積電極３７には、例えば、酸化インジウムスズ（ＩＴＯ）や酸化亜鉛（ＩＺＯ）などの透明導電膜が用いられてよい。ただし、これらに限定されず、光電変換部ＰＤ２が検出対象とする波長帯の光を透過させ得る導電膜であれば、種々の導電膜が使用されてよい。
【0071】
また、半導体層３５には、例えば、ＩＧＺＯなどの透明な半導体層が用いられてよい。ただし、これらに限定されず、光電変換部ＰＤ２が検出対象とする波長帯の光を透過させ得る半導体層であれば、種々の半導体層が使用されてよい。
【0072】
さらに、絶縁層５３は、例えば、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などの絶縁膜が使用されてよい。ただし、これらに限定されず、光電変換部ＰＤ２が検出対象とする波長帯の光を透過させ得る絶縁膜であれば、種々の絶縁膜が使用されてよい。
【0073】
アノードとして機能する透明電極３３の上面側には、封止膜３２を挟んでカラーフィルタ３１が設けられる。封止膜３２は、例えば、窒化シリコン（ＳｉＮ）などの絶縁材料で構成され、透明電極３３からアルミニウム（Ａｌ）やチタニウム（Ｔｉ）などの原子が拡散することを防止するために、これらの原子を含み得る。
【0074】
カラーフィルタ３１の配列については後述において説明するが、例えば、１つのＲＧＢ画素１０に対しては、特定の波長成分の光を選択的に透過させるカラーフィルタ３１が設けられる。ただし、色情報を取得するＲＧＢ画素１０の代わりに輝度情報を取得するモノクロ画素を設ける場合には、カラーフィルタ３１が省略されてもよい。
【0075】
（ＩＲ画素２０）
ＩＲ画素２０の光電変換部ＰＤ２は、例えば、半導体基板５０におけるｐウェル領域４２に形成されたｐ型半導体領域４３と、ｐ型半導体領域４３の中央付近に形成されたｎ型半導体領域４４とを備える。ｎ型半導体領域４４は、例えば、光電変換により発生した電荷（電子）を蓄積する電荷蓄積領域として機能し、ｐ型半導体領域４３は、光電変換により発生した電荷をｎ型半導体領域４４内に集めるための電位勾配を形成する領域として機能する。
ＩＲ画素２０の光電変換部ＰＤ２は、例えば、半導体基板５０におけるｐウェル領域４２に形成されたｐ型半導体領域４３と、ｐ型半導体領域４３の中央付近に形成されたｎ型半導体領域４４とを備える。ｎ型半導体領域４４は、例えば、光電変換により発生した電荷（電子）を蓄積する電荷蓄積領域として機能し、ｐ型半導体領域４３は、光電変換により発生した電荷をｎ型半導体領域４４内に集めるための電位勾配を形成する領域として機能する。
【0076】
光電変換部ＰＤ２の光入射面側には、例えば、ＩＲ光を選択的に透過させるＩＲフィルタ４１が配置される。ＩＲフィルタ４１は、例えば、半導体基板５０の裏面側に設けられた絶縁層５３内に配置されてよい。ＩＲフィルタ４１を光電変換部ＰＤ２の光入射面に配置することで、光電変換部ＰＤ２への可視光の入射を抑制することが可能となるため、可視光に対するＩＲ光のＳ／Ｎ比を改善することができる。それにより、ＩＲ光のより正確な検出結果を得ることが可能となる。
【0077】
半導体基板５０の光入射面には、入射光（本例ではＩＲ光）の反射を抑制するために、例えば、微細な凹凸構造が設けられている。この凹凸構造は、いわゆるモスアイ構造と称される構造であってもよいし、モスアイ構造とはサイズやピッチが異なる凹凸構造であってもよい。
【0078】
半導体基板５０の表面（紙面中下面）側、すなわち、素子形成面側には、転送トランジスタ２１として機能する縦型トランジスタ４５が設けられる。縦型トランジスタ４５のゲート電極は、半導体基板５０の表面からｎ型半導体領域４４にまで達しており、層間絶縁膜５６に形成された配線６５及び６６（画素駆動線ＬＤ２の転送制御線の一部）を介して垂直駆動回路１０２に接続されている。
【0079】
縦型トランジスタ４５を介して流出した電荷は、浮遊拡散領域ＦＤ２に蓄積される。浮遊拡散領域ＦＤ２は、層間絶縁膜５６に形成された不図示の配線を介して、リセットトランジスタ２２のソース及び増幅トランジスタ２３のゲートに接続される。なお、浮遊拡散領域ＦＤ２、リセットトランジスタ２２、増幅トランジスタ２３及び選択トランジスタ２４は、半導体基板５０の素子形成面に設けられてもよいし、半導体基板５０とは異なる半導体基板に設けられてもよい。
【0080】
なお、本説明では、入射光に対して上流に位置するＲＧＢ画素１０がＲＧＢの画像信号を生成し、下流に位置するＩＲ画素２０がＩＲ光に基づく画像信号を生成する場合を例示したが、このような構成に限定されない。例えば、上流側の画素（ＲＧＢ画素１０に相当）で緑色に相当する波長成分の光に基づく画像信号を生成し、下流側の画素（ＩＲ画素２０に相当）で赤色に相当する波長成分の光に基づく画像信号及び青色に相当する波長成分の光に基づく画像信号を生成するように構成されてもよい。その場合、光電変換膜３４に緑色に相当する波長成分を選択的に吸収する材料が用いられるとともに、ＩＲフィルタ４１の代わりに、赤色に相当する波長成分を選択的に透過させるカラーフィルタ及び青色に相当する波長成分を選択的に透過させるカラーフィルタが行列状に配列され得る。さらにこの構成では、カラーフィルタ３１を省略することも可能である。このように構成することで、カラー画像を構成するＲＧＢ三原色（ＣＭＹ三原色等であってもよい）それぞれの波長成分を検出する画素の受光面積を拡大することが可能となるため、量子効率の増加によるＳ／Ｎ比の向上を達成することが可能となる。
【0081】
（画素分離構造）
半導体基板５０には、複数の単位画素１１０の間を電気的に分離する画素分離部５４が設けられており、この画素分離部５４で区画された各領域内に、光電変換部ＰＤ２が設けられる。例えば、半導体基板５０の裏面（図中上面）側からイメージセンサ１００を見た場合、画素分離部５４は、例えば、複数の単位画素１１０の間に介在する格子形状を有しており、各光電変換部ＰＤ２は、この画素分離部５４で区画された各領域内に形成されている。
半導体基板５０には、複数の単位画素１１０の間を電気的に分離する画素分離部５４が設けられており、この画素分離部５４で区画された各領域内に、光電変換部ＰＤ２が設けられる。例えば、半導体基板５０の裏面（図中上面）側からイメージセンサ１００を見た場合、画素分離部５４は、例えば、複数の単位画素１１０の間に介在する格子形状を有しており、各光電変換部ＰＤ２は、この画素分離部５４で区画された各領域内に形成されている。
【0082】
画素分離部５４には、例えば、タングステン（Ｗ）やアルミニウム（Ａｌ）などの光を反射する反射膜が用いられてもよい。それにより、光電変換部ＰＤ２内に進入した入射光を画素分離部５４で反射させることが可能となるため、光電変換部ＰＤ２内での入射光の光路長を長くすることが可能となる。加えて、画素分離部５４を光反射構造とすることで、隣接画素への光の漏れ込みを低減することが可能となるため、画質や測距精度等をより向上させることも可能となる。なお、画素分離部５４を光反射構造とする構成は、反射膜を用いる構成に限定されず、例えば、画素分離部５４に半導体基板５０とは異なる屈折率の材料を用いることでも実現することができる。
【0083】
半導体基板５０と画素分離部５４との間には、例えば、固定電荷膜５５が設けられる。固定電荷膜５５は、例えば、半導体基板５０との界面部分において正電荷（ホール）蓄積領域が形成されて暗電流の発生が抑制されるように、負の固定電荷を有する高誘電体を用いて形成されている。固定電荷膜５５が負の固定電荷を有するように形成されていることで、その負の固定電荷によって、半導体基板１３８との界面に電界が加わり、正電荷（ホール）蓄積領域が形成される。
【0084】
固定電荷膜５５は、例えば、ハフニウム酸化膜（ＨｆＯ２膜）で形成することができる。また、固定電荷膜５５は、その他、例えば、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、マグネシウム、イットリウム、ランタノイド元素等の酸化物の少なくとも１つを含むように形成することができる。
【0085】
なお、図８には、画素分離部５４が半導体基板５０の表面から裏面にまで達する、いわゆるＦＴＩ（Full Trench Isolation）構造を有する場合が例示されているが、これに限定されず、例えば、画素分離部５４が半導体基板５０の裏面又は表面から半導体基板５０の中腹付近まで形成された、いわゆるＤＴＩ（Deep Trench Isolation）構造など、種々の素子分離構造を採用することが可能である。
【0086】
（瞳補正）
カラーフィルタ３１の上面上には、シリコン酸化膜やシリコン窒化膜などによる平坦化膜５２が設けられる。平坦化膜５２の上面上は、例えば、ＣＭＰ（Chemical Mechanical Polishing）により平坦化され、この平坦化された上面上には、単位画素１１０ごとのオンチップレンズ５１が設けられる。各単位画素１１０のオンチップレンズ５１は、入射光を光電変換部ＰＤ１及びＰＤ２に集めるような曲率を備えている。なお、各単位画素１１０におけるオンチップレンズ５１、カラーフィルタ３１、ＩＲフィルタ４１、光電変換部ＰＤ２の位置関係は、例えば、画素アレイ部１０１の中心からの距離（像高）に応じて調節されていてもよい（瞳補正）。
カラーフィルタ３１の上面上には、シリコン酸化膜やシリコン窒化膜などによる平坦化膜５２が設けられる。平坦化膜５２の上面上は、例えば、ＣＭＰ（Chemical Mechanical Polishing）により平坦化され、この平坦化された上面上には、単位画素１１０ごとのオンチップレンズ５１が設けられる。各単位画素１１０のオンチップレンズ５１は、入射光を光電変換部ＰＤ１及びＰＤ２に集めるような曲率を備えている。なお、各単位画素１１０におけるオンチップレンズ５１、カラーフィルタ３１、ＩＲフィルタ４１、光電変換部ＰＤ２の位置関係は、例えば、画素アレイ部１０１の中心からの距離（像高）に応じて調節されていてもよい（瞳補正）。
【0087】
また、図８に示す構造において、斜めに入射した光が隣接画素へ漏れ込むことを防止するための遮光膜が設けられてもよい。遮光膜は、半導体基板５０の内部に設けられた画素分離部５４の上方（入射光の光路における上流側）に位置し得る。ただし、瞳補正をする場合、遮光膜の位置は、例えば、画素アレイ部１０１の中心からの距離（像高）に応じて調節されていてもよい。このような遮光膜は、例えば、封止膜３２内や平坦化膜５２内に設けられてよい。また、遮光膜の材料には、例えば、アルミニウム（Ａｌ）やタングステン（Ｗ）などの遮光材料が用いられてよい。
【0088】
１．７ 各層の材料
一実施形態において、光電変換膜３４の材料に有機系半導体を用いる場合、光電変換膜３４の層構造は、以下のような構造とすることが可能である。ただし、積層構造の場合、その積層順は適宜入れ替えることが可能である。
（１）ｐ型有機半導体の単層構造
（２）ｎ型有機半導体の単層構造
（３－１）ｐ型有機半導体層／ｎ型有機半導体層の積層構造
（３－２）ｐ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）／ｎ型有機半導体層の積層構造
（３－３）ｐ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）の積層構造
（３－４）ｎ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）の積層構造
（４）ｐ型有機半導体とｐ型有機半導体との混合層（バルクヘテロ構造）
一実施形態において、光電変換膜３４の材料に有機系半導体を用いる場合、光電変換膜３４の層構造は、以下のような構造とすることが可能である。ただし、積層構造の場合、その積層順は適宜入れ替えることが可能である。
（１）ｐ型有機半導体の単層構造
（２）ｎ型有機半導体の単層構造
（３－１）ｐ型有機半導体層／ｎ型有機半導体層の積層構造
（３－２）ｐ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）／ｎ型有機半導体層の積層構造
（３－３）ｐ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）の積層構造
（３－４）ｎ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）の積層構造
（４）ｐ型有機半導体とｐ型有機半導体との混合層（バルクヘテロ構造）
【0089】
ここで、ｐ型有機半導体としては、ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、ピレン誘導体、ペリレン誘導体、テトラセン誘導体、ペンタセン誘導体、キナクリドン誘導体、チオフェン誘導体、チエノチオフェン誘導体、ベンゾチオフェン誘導体、ベンゾチエノベンゾチオフェン誘導体、トリアリルアミン誘導体、カルバゾール誘導体、ペリレン誘導体、ピセン誘導体、クリセン誘導体、フルオランテン誘導体、フタロシアニン誘導体、サブフタロシアニン誘導体、サブポルフィラジン誘導体、複素環化合物を配位子とする金属錯体、ポリチオフェン誘導体、ポリベンゾチアジアゾール誘導体、ポリフルオレン誘導体等を挙げることができる。
【0090】
ｎ型有機半導体としては、フラーレン及びフラーレン誘導体〈例えば、Ｃ６０や、Ｃ７０，Ｃ７４等のフラーレン（高次フラーレン、内包フラーレン等）又はフラーレン誘導体（例えば、フラーレンフッ化物やＰＣＢＭフラーレン化合物、フラーレン多量体等）〉、ｐ型有機半導体よりもＨＯＭＯ及びＬＵＭＯが大きい（深い）有機半導体、透明な無機金属酸化物を挙げることができる。
【0091】
ｎ型有機半導体として、具体的には、窒素原子、酸素原子、硫黄原子を含有する複素環化合物、例えば、ピリジン誘導体、ピラジン誘導体、ピリミジン誘導体、トリアジン誘導体、キノリン誘導体、キノキサリン誘導体、イソキノリン誘導体、アクリジン誘導体、フェナジン誘導体、フェナントロリン誘導体、テトラゾール誘導体、ピラゾール誘導体、イミダゾール誘導体、チアゾール誘導体、オキサゾール誘導体、イミダゾール誘導体、ベンズイミダゾール誘導体、ベンゾトリアゾール誘導体、ベンズオキサゾール誘導体、ベンズオキサゾール誘導体、カルバゾール誘導体、ベンゾフラン誘導体、ジベンゾフラン誘導体、サブポルフィラジン誘導体、ポリフェニレンビニレン誘導体、ポリベンゾチアジアゾール誘導体、ポリフルオレン誘導体等を分子骨格の一部に有する有機分子、有機金属錯体やサブフタロシアニン誘導体を挙げることができる。
【0092】
フラーレン誘導体に含まれる基等として、ハロゲン原子；直鎖、分岐若しくは環状のアルキル基若しくはフェニル基；直鎖若しくは縮環した芳香族化合物を有する基；ハロゲン化物を有する基；パーシャルフルオロアルキル基；パーフルオロアルキル基；シリルアルキル基；シリルアルコキシ基；アリールシリル基；アリールスルファニル基；アルキルスルファニル基；アリールスルホニル基；アルキルスルホニル基；アリールスルフィド基；アルキルスルフィド基；アミノ基；アルキルアミノ基；アリールアミノ基；ヒドロキシ基；アルコキシ基；アシルアミノ基；アシルオキシ基；カルボニル基；カルボキシ基；カルボキソアミド基；カルボアルコキシ基；アシル基；スルホニル基；シアノ基；ニトロ基；カルコゲン化物を有する基；ホスフィン基；ホスホン基；これらの誘導体を挙げることができる。
【0093】
以上のような有機系材料から構成された光電変換膜３４の膜厚としては、次の値に限定されるものではないが、例えば、１×１０－８ｍ（メートル）乃至５×１０－７ｍ、好ましくは、２．５×１０－８ｍ乃至３×１０－７ｍ、より好ましくは、２．５×１０－８ｍ乃至２×１０－７ｍ、一層好ましくは、１×１０－７ｍ乃至１．８×１０－７ｍを例示することができる。尚、有機半導体は、ｐ型、ｎ型と分類されることが多いが、ｐ型とは正孔を輸送し易いという意味であり、ｎ型とは電子を輸送し易いという意味であり、無機半導体のように熱励起の多数キャリアとして正孔又は電子を有しているという解釈に限定されるものではない。
【0094】
緑色の波長の光を光電変換する光電変換膜３４を構成する材料としては、例えば、ローダミン系色素、メラシアニン系色素、キナクリドン誘導体、サブフタロシアニン系色素（サブフタロシアニン誘導体）等を挙げることができる。
【0095】
また、青色の光を光電変換する光電変換膜３４を構成する材料としては、例えば、クマリン酸色素、トリス－８－ヒドリキシキノリアルミニウム（Ａｌｑ３）、メラシアニン系色素等を挙げることができる。
【0096】
さらに、赤色の光を光電変換する光電変換膜３４を構成する材料としては、例えば、フタロシアニン系色素、サブフタロシアニン系色素（サブフタロシアニン誘導体）を挙げることができる。
【0097】
さらにまた、光電変換膜３４としては、紫外域から赤色域にかけて略全ての可視光に対して感光するパンクロマチックな感光性有機光電変換膜を用いることも可能である。
【0098】
一方、半導体層３５を構成する材料には、バンドギャップの値が大きく（例えば、３．０ｅＶ（エレクトロンボルト）以上のバンドギャップの値）、しかも、光電変換膜３４を構成する材料よりも高い移動度を有する材料が用いられることが好ましい。具体的には、ＩＧＺＯ等の酸化物半導体材料、遷移金属ダイカルコゲナイド、シリコンカーバイド、ダイヤモンド、グラフェン、カーボンナノチューブ、縮合多環炭化水素化合物や縮合複素環化合物等の有機半導体材料等を挙げることができる。
【0099】
或いは、光電変換膜３４で発生する電荷が電子である場合、半導体層３５を構成する材料には、光電変換膜３４を構成する材料のイオン化ポテンシャルよりも大きなイオン化ポテンシャルを有する材料を用いることができる。一方、電荷が正孔である場合、半導体層３５を構成する材料には、光電変換膜３４を構成する材料の電子親和力よりも小さな電子親和力を有する材料を用いることができる。
【0100】
なお、半導体層３５を構成する材料における不純物濃度は、１×１０１８ｃｍ－３以下であることが好ましい。また、光電変換性能と移動度性能とを満たすことが可能であれば、光電変換膜３４と半導体層３５とを同じ材料で構成することも可能である。
【0101】
さらに、透明電極３３、読出し電極３６、半導体層３５及び蓄積電極３７それぞれの材料には、透明材料が用いられることが望ましい。具体的には、Ａｌ－Ｎｄ（アルミニウム及びネオジウムの合金）又はＡＳＣ（アルミニウム、サマリウム及び銅の合金）から成る材料を用いることができる。
【0102】
また、透明導電材料のバンドギャップエネルギーは、２．５ｅＶ以上、好ましくは、３．１ｅＶ以上であることが望ましい。
【0103】
一方、透明電極３３、読出し電極３６及び蓄積電極３７を透明電極とする場合には、それらを構成する透明導電材料としては、導電性のある金属酸化物を挙げることができる。
【0104】
具体的には、酸化インジウム、インジウム－錫酸化物（ＩＴＯ（Indium Tin Oxide）、ＳｎドープのＩｎ２Ｏ３、結晶性ＩＴＯ及びアモルファスＩＴＯを含む）、酸化亜鉛にドーパントとしてインジウムを添加したインジウム－亜鉛酸化物（ＩＺＯ（Indium Zinc Oxide））、酸化ガリウムにドーパントとしてインジウムを添加したインジウム－ガリウム酸化物（ＩＧＯ）、酸化亜鉛にドーパントとしてインジウムとガリウムを添加したインジウム－ガリウム－亜鉛酸化物（ＩＧＺＯ（Ｉｎ－ＧａＺｎＯ４））、酸化亜鉛にドーパントとしてインジウムと錫を添加したインジウム－錫－亜鉛酸化物（ＩＴＺＯ）、ＩＦＯ（ＦドープのＩｎ２Ｏ３）、酸化錫（ＳｎＯ２）、ＡＴＯ（ＳｂドープのＳｎＯ２）、ＦＴＯ（ＦドープのＳｎＯ２）、酸化亜鉛（他元素をドープしたＺｎＯを含む）、酸化亜鉛にドーパントとしてアルミニウムを添加したアルミニウム－亜鉛酸化物（ＡＺＯ）、酸化亜鉛にドーパントとしてガリウムを添加したガリウム－亜鉛酸化物（ＧＺＯ）、酸化チタン（ＴｉＯ２）、酸化チタンにドーパントとしてニオブを添加したニオブ－チタン酸化物（ＴＮＯ）、酸化アンチモン、スピネル型酸化物、ＹｂＦｅ２Ｏ４構造を有する酸化物を例示することができる。
【0105】
或いは、ガリウム酸化物、チタン酸化物、ニオブ酸化物、ニッケル酸化物等を母層とする透明電極を挙げることもできる。
【0106】
さらに、透明電極の厚さとしては、２×１０－８ｍ乃至２×１０－７ｍ、好ましくは、３×１０－８ｍ乃至１×１０－７ｍを挙げることができる。
【0107】
１．８ 単位画素の変形例
上述では、１つの単位画素が１つのＲＧＢ画素１０と１つのＩＲ画素２０とを備える場合を例示したが、このような構成に限定されない。すなわち、各単位画素１１０は、Ｎ個（Ｎは１以上の整数）のＲＧＢ画素１０とＭ個（Ｍは１以上の整数）のＩＲ画素２０とを備えていてもよい。その際、Ｎ個のＲＧＢ画素１０は、画素回路の一部を共有してもよく、同様に、Ｍ個のＩＲ画素２０は、画素回路の一部を共有してもよい。
上述では、１つの単位画素が１つのＲＧＢ画素１０と１つのＩＲ画素２０とを備える場合を例示したが、このような構成に限定されない。すなわち、各単位画素１１０は、Ｎ個（Ｎは１以上の整数）のＲＧＢ画素１０とＭ個（Ｍは１以上の整数）のＩＲ画素２０とを備えていてもよい。その際、Ｎ個のＲＧＢ画素１０は、画素回路の一部を共有してもよく、同様に、Ｍ個のＩＲ画素２０は、画素回路の一部を共有してもよい。
【0108】
１．８．１ 単位画素の構成例
図９は、本実施形態の変形例に係る単位画素の概略構成例を示す模式図である。図９に示すように、単位画素１１０Ａは、２行２列に配列した４つのＲＧＢ画素１０に対して１つのＩＲ画素２０が、光の入射方向に配置された構造を備える。すなわち、本変形例では、４つのＲＧＢ画素１０に対して１つのＩＲ画素２０が、単位画素１１０Ａの配列方向（平面方向）に対して垂直方向に位置されており、入射光の光路における上流側に位置する４つのＲＧＢ画素１０を透過した光が、これら４つのＲＧＢ画素１０の下流側に位置する１つのＩＲ画素２０に入射するように構成されている。したがって、本変形例では、４つのＲＧＢ画素１０で構成されたベイヤー配列の単位配列とＩＲ画素２０との入射光の光軸が一致又は略一致している。
図９は、本実施形態の変形例に係る単位画素の概略構成例を示す模式図である。図９に示すように、単位画素１１０Ａは、２行２列に配列した４つのＲＧＢ画素１０に対して１つのＩＲ画素２０が、光の入射方向に配置された構造を備える。すなわち、本変形例では、４つのＲＧＢ画素１０に対して１つのＩＲ画素２０が、単位画素１１０Ａの配列方向（平面方向）に対して垂直方向に位置されており、入射光の光路における上流側に位置する４つのＲＧＢ画素１０を透過した光が、これら４つのＲＧＢ画素１０の下流側に位置する１つのＩＲ画素２０に入射するように構成されている。したがって、本変形例では、４つのＲＧＢ画素１０で構成されたベイヤー配列の単位配列とＩＲ画素２０との入射光の光軸が一致又は略一致している。
【0109】
１．８．２ 単位画素の回路構成例
図１０は、本実施形態の変形例に係る単位画素の概略構成例を示す回路図である。図１０に示すように、単位画素１１０Ａは、複数のＲＧＢ画素１０－１～１０－Ｎ（図１０では、Ｎは４）と、１つのＩＲ画素２０とを備える。このように、１つの単位画素１１０Ａが複数のＲＧＢ画素１０を備える場合、複数のＲＧＢ画素１０で１つの画素回路（リセットトランジスタ１２、浮遊拡散領域ＦＤ１、増幅トランジスタ１３及び選択トランジスタ１４）を共有することが可能である（画素共有）。そこで、本変形例では、複数のＲＧＢ画素１０－１～１０－Ｎが、リセットトランジスタ１２、浮遊拡散領域ＦＤ１、増幅トランジスタ１３及び選択トランジスタ１４よりなる画素回路を共有する。すなわち、本変形例では、共通の浮遊拡散領域ＦＤ１に複数の光電変換部ＰＤ１及び転送ゲート１１が接続されている。
図１０は、本実施形態の変形例に係る単位画素の概略構成例を示す回路図である。図１０に示すように、単位画素１１０Ａは、複数のＲＧＢ画素１０－１～１０－Ｎ（図１０では、Ｎは４）と、１つのＩＲ画素２０とを備える。このように、１つの単位画素１１０Ａが複数のＲＧＢ画素１０を備える場合、複数のＲＧＢ画素１０で１つの画素回路（リセットトランジスタ１２、浮遊拡散領域ＦＤ１、増幅トランジスタ１３及び選択トランジスタ１４）を共有することが可能である（画素共有）。そこで、本変形例では、複数のＲＧＢ画素１０－１～１０－Ｎが、リセットトランジスタ１２、浮遊拡散領域ＦＤ１、増幅トランジスタ１３及び選択トランジスタ１４よりなる画素回路を共有する。すなわち、本変形例では、共通の浮遊拡散領域ＦＤ１に複数の光電変換部ＰＤ１及び転送ゲート１１が接続されている。
【0110】
１．８．３ 単位画素の断面構造例
図１１は、本実施形態の変形例に係るイメージセンサの断面構造例を示す断面図である。なお、本説明では、図８と同様に、各単位画素１１０Ａが２行２列に配列した４つのＲＧＢ画素１０と、１つのＩＲ画素２０とから構成されている場合を例に挙げる。また、以下の説明では、図８と同様に、単位画素１１０Ａにおける光電変換部ＰＤ１及びＰＤ２が形成された半導体チップに着目してその断面構造例を説明する。さらに、以下の説明において、図８を用いて説明したイメージセンサ１００の断面構造と同様の構造については、それらを引用することで、重複する説明を省略する。
図１１は、本実施形態の変形例に係るイメージセンサの断面構造例を示す断面図である。なお、本説明では、図８と同様に、各単位画素１１０Ａが２行２列に配列した４つのＲＧＢ画素１０と、１つのＩＲ画素２０とから構成されている場合を例に挙げる。また、以下の説明では、図８と同様に、単位画素１１０Ａにおける光電変換部ＰＤ１及びＰＤ２が形成された半導体チップに着目してその断面構造例を説明する。さらに、以下の説明において、図８を用いて説明したイメージセンサ１００の断面構造と同様の構造については、それらを引用することで、重複する説明を省略する。
【0111】
図１１に示すように、本変形例では、図８に例示した断面構造と同様の断面構造において、オンチップレンズ５１と、カラーフィルタ３１と、蓄積電極３７とが、２行２列の４つ（ただし、図１１では４つのうちの２つが示されている）に分割され、それにより、４つのＲＧＢ画素１０が構成されている。なお、各単位画素２１０における４つのＲＧＢ画素１０は、ベイヤー配列の基本配列を構成してよい。
【0112】
１．９ 量子効率の向上
つづいて、上記のような基本構成を備える単位画素１１０（又は単位画素１１０Ａ。以下同じ）において、量子効率を高める構成について、いくつか例を挙げて説明する。なお、以下では、明確化のため、光電変換部が有機光電変換膜で構成された画素（本例では、ＲＧＢ画素１０）に着目し、光電変換部が半導体で構成された画素（本例では、ＩＲ画素２０）の図示及びその説明を省略する。また、説明の簡略化のため、ＲＧＢ画素１０の断面構造において、カラーフィルタ３１より上層の構成、並びに、読出し電極３６より下層の構成については、図示並びにその説明を省略する。さらに、以下の説明では、ＲＧＢ画素１０を単に画素１０とも称する。さらにまた、以下の説明において、浮遊拡散領域ＦＤ１に電気的に接続する読出し電極３６を浮遊拡散領域ＦＤ１の一部として説明する。さらにまた、以下の説明では、光電変換膜３４が光電変換により発生する電荷が負の電荷（すなわち、電子）である場合を例示する。ただし、光電変換膜３４が光電変換により発生する電荷は、正の電荷（すなわち、正孔）であってもよい。さらにまた、各例で説明した構造及び効果は、特に言及されていない場合、他の例に対しても同様であってよい。
つづいて、上記のような基本構成を備える単位画素１１０（又は単位画素１１０Ａ。以下同じ）において、量子効率を高める構成について、いくつか例を挙げて説明する。なお、以下では、明確化のため、光電変換部が有機光電変換膜で構成された画素（本例では、ＲＧＢ画素１０）に着目し、光電変換部が半導体で構成された画素（本例では、ＩＲ画素２０）の図示及びその説明を省略する。また、説明の簡略化のため、ＲＧＢ画素１０の断面構造において、カラーフィルタ３１より上層の構成、並びに、読出し電極３６より下層の構成については、図示並びにその説明を省略する。さらに、以下の説明では、ＲＧＢ画素１０を単に画素１０とも称する。さらにまた、以下の説明において、浮遊拡散領域ＦＤ１に電気的に接続する読出し電極３６を浮遊拡散領域ＦＤ１の一部として説明する。さらにまた、以下の説明では、光電変換膜３４が光電変換により発生する電荷が負の電荷（すなわち、電子）である場合を例示する。ただし、光電変換膜３４が光電変換により発生する電荷は、正の電荷（すなわち、正孔）であってもよい。さらにまた、各例で説明した構造及び効果は、特に言及されていない場合、他の例に対しても同様であってよい。
【0113】
１．９．１ 第１例
図１２は、本実施形態の第１例に係る画素の断面構造を示す垂直断面図である。図１３は、図１２におけるＡ－Ａ断面を示す水平断面図である。なお、ここでの垂直とは、半導体基板５０の素子形成面に対して垂直であることを意味し、水平とは、素子形成面に対して水平であることを意味する。
図１２は、本実施形態の第１例に係る画素の断面構造を示す垂直断面図である。図１３は、図１２におけるＡ－Ａ断面を示す水平断面図である。なお、ここでの垂直とは、半導体基板５０の素子形成面に対して垂直であることを意味し、水平とは、素子形成面に対して水平であることを意味する。
【0114】
図１２及び図１３に示すように、第１例に係る画素１０では、光電変換膜３４の直下に位置する半導体層３５の一部が、光電変換膜３４とは反対側に突出して読出し電極３６に接続される。以下の説明では、この突出した部分を半導体配線６０という。
【0115】
半導体配線６０における半導体層３５側には、中央が開口された蓄積電極３７が半導体配線６０を囲むように配置される。蓄積電極３７と半導体配線６０との間は、絶縁層５３が介在することで、電気的に分離される。
【0116】
また、半導体配線６０における読出し電極３６側には、転送ゲート１１が配置される。転送ゲート１１は、例えば、光電変換膜３４が発生する電荷と同じ極性を持つ固定電荷膜により構成されている。固定電荷膜の材料としては、固定電荷膜５５と同様に、ハフニウム酸化膜（ＨｆＯ２膜）や、その他、例えば、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、マグネシウム、イットリウム、ランタノイド元素等の酸化物の少なくとも１つを含むように形成することができる。この固定電荷膜、すなわち転送ゲート１１が持つ電位は、蓄積電極３７をオフ状態としたときの蓄積電極３７近傍の半導体層３５の電位よりも低い電位であることが望ましい。このような転送ゲート１１は、蓄積電極３７と同様に、中央が開口された形状を有し、半導体配線６０を囲むように配置される。転送ゲート１１と半導体配線６０との間は、絶縁層５３を介することで離間してもよいし、接触してもよい。
【0117】
なお、単位画素１１０が図１１に例示したような画素回路の一部を共有する画素共有の構成を備える場合、半導体配線６０に対して配置される蓄積電極３７及び転送ゲート１１は、画素１０ごとに分割されていてもよい。
【0118】
このような構造において、露光期間中、蓄積電極３７には、この蓄積電極３７近傍の半導体層３５における電位を下げる駆動信号（制御電圧ともいう）が垂直駆動回路１０２から印加される。したがって、光電変換膜３４で発生して半導体層３５に進入した電荷５８は、半導体層３５における蓄積電極３７近傍の領域に溜まる。その際、電荷と同じ極性を持つ転送ゲート１１により、電荷が蓄積された領域と転送ゲート１１との間の半導体配線６０に電位障壁が形成されているため、蓄積された電荷の読出し電極３６側への漏れ出しが抑制される。それにより、量子効率を向上させることが可能となる。
【0119】
また、第１例では、各画素１０の蓄積電極（ＡＳＥ）３７の周囲を囲むように、シールド電極（ＳＬＤ）５７が配置される。シールド電極５７は、画素駆動線ＬＤの１つである不図示の配線を介して垂直駆動回路１０２に接続される。垂直駆動回路１０２は、各画素１０を個別に駆動する場合、シールド電極５７に駆動信号を印加することで、隣接する画素１０の間に位置する半導体層３５に電位障壁を形成する。それにより、ある画素１０の光電変換膜３４で発生して半導体層３５に進入した電荷が隣接の画素１０へ流出することが抑制されるため、画素１０の量子効率をより向上させることが可能となる。
【0120】
なお、図１３では、半導体配線６０の水平断面並びに蓄積電極３７及び転送ゲート１１の開口形状が円形である場合を例示したが、例えば、図１４や図１５に示すように、四角形や正八角形などの多角形や楕円等の様々な形状に変更されてよい。これは、後述する他の例についても同様である。
【0121】
１．９．２ 第２例
図１６は、本実施形態の第２例に係る画素の断面構造を示す垂直断面図である。図１６に示すように、第２例に係る画素１０は、上述において図１２を用いて説明した第１例に係る画素１０と同様の断面構造において、転送ゲート１１が蓄積電極３７の内側に配置された構造を備える。すなわち、第２例では、蓄積電極３７の開口が拡径され、蓄積電極３７と同一平面に転送ゲート１１が配置されている。
図１６は、本実施形態の第２例に係る画素の断面構造を示す垂直断面図である。図１６に示すように、第２例に係る画素１０は、上述において図１２を用いて説明した第１例に係る画素１０と同様の断面構造において、転送ゲート１１が蓄積電極３７の内側に配置された構造を備える。すなわち、第２例では、蓄積電極３７の開口が拡径され、蓄積電極３７と同一平面に転送ゲート１１が配置されている。
【0122】
このような構造によれば、半導体配線６０の長さを短くすることが可能となるため、イメージセンサ１００の低背化、強いては小型化が可能となる。
【0123】
１．９．３ 第３例
図１７は、本実施形態の第３例に係る画素の断面構造を示す垂直断面図である。図１７に示すように、第３例に係る画素１０は、上述において図１２を用いて説明した第１例に係る画素１０と同様の断面構造において、半導体配線６０が、読出し電極３６に近づくにつれて細くなるテーパー形状を有する。
図１７は、本実施形態の第３例に係る画素の断面構造を示す垂直断面図である。図１７に示すように、第３例に係る画素１０は、上述において図１２を用いて説明した第１例に係る画素１０と同様の断面構造において、半導体配線６０が、読出し電極３６に近づくにつれて細くなるテーパー形状を有する。
【0124】
このような構造によれば、半導体層３５側の半導体配線６０の径が広くなるため、半導体層３５に蓄積された電荷の読出し電極３６側への転送をスムーズに行うことが可能となる。
【0125】
また、読出し電極３６側の半導体配線６０の径が狭くなるため、読出し電極３６との接触面積が小さくなり、それにより、読出し電極３６の縮小が可能となる。その結果、読出し電極３６よりも下層へ伝搬する光の量を増加させることが可能となるため、例えば、画素１０の下層にＩＲ画素２０の光電変換部ＰＤ２を配した場合のＩＲ画素２０の量子効率をより高めることが可能となる。
【0126】
１．９．４ 第４例
図１８は、本実施形態の第４例に係る画素の断面構造を示す垂直断面図である。図１８に示すように、第４例に係る画素１０は、上述において図１２を用いて説明した第１例に係る画素１０と同様の断面構造において、隣接する画素１０間で読出し電極３６（及び浮遊拡散領域ＦＤ）が共有された構造を備える。
図１８は、本実施形態の第４例に係る画素の断面構造を示す垂直断面図である。図１８に示すように、第４例に係る画素１０は、上述において図１２を用いて説明した第１例に係る画素１０と同様の断面構造において、隣接する画素１０間で読出し電極３６（及び浮遊拡散領域ＦＤ）が共有された構造を備える。
【0127】
このように、読出し電極３６及び浮遊拡散領域ＦＤが共有化され、転送ゲート１１を用いて各画素１０から浮遊拡散領域ＦＤへの電荷の転送が制御可能な構造によれば、画素１０ごとの読出しと、複数の画素１０からの同時読出しとを切り替えることが可能となる。
【0128】
１．９．５ 第５例
図１９は、本実施形態の第５例に係る画素の断面構造を示す垂直断面図である。図２０は、図１９におけるＢ－Ｂ断面を示す水平断面図である。なお、図１９では、説明の都合上、カラーフィルタ３１より上層の構成が示されている。
図１９は、本実施形態の第５例に係る画素の断面構造を示す垂直断面図である。図２０は、図１９におけるＢ－Ｂ断面を示す水平断面図である。なお、図１９では、説明の都合上、カラーフィルタ３１より上層の構成が示されている。
【0129】
図１９及び図２０に示すように、第５例に係る画素１０は、上述において図１２を用いて説明した第１例に係る画素１０と同様の断面構造において、複数（本例では２つ）の画素１０に対して１つのオンチップレンズ５１が設けられた構造を備える。
【0130】
このような構造によれば、１つのオンチップレンズ５１を共有する画素１０間で像面位相差情報を取得することが可能となるため、イメージセンサ１００を制御するシステム制御部１０５０において像面位相差情報に基づいたオートフォーカスなどの制御を実行することが可能となる。
【0131】
１．９．６ 第６例
第６例では、図７に例示したグローバルシャッタ方式の読出し駆動が可能な画素１０について説明する。図２１は、本実施形態の第６例に係る画素の断面構造を示す垂直断面図である。図２１に示すように、第６例に係る画素１０は、上述において図１２を用いて説明した第１例に係る画素１０と同様の断面構造において、転送ゲート１１と読出し電極３６との間に、メモリＭＥＭを構成するメモリ電極１６と転送ゲート１５とが順に配置された構造を備える。
第６例では、図７に例示したグローバルシャッタ方式の読出し駆動が可能な画素１０について説明する。図２１は、本実施形態の第６例に係る画素の断面構造を示す垂直断面図である。図２１に示すように、第６例に係る画素１０は、上述において図１２を用いて説明した第１例に係る画素１０と同様の断面構造において、転送ゲート１１と読出し電極３６との間に、メモリＭＥＭを構成するメモリ電極１６と転送ゲート１５とが順に配置された構造を備える。
【0132】
転送ゲート１５は、例えば、転送ゲート１１と同様に、固定電荷膜で構成され、半導体配線６０における最も読出し電極３６に近い側に配置される。ただし、転送ゲート１５の電位は、転送ゲート１１の電位よりも低い電位であってよい。転送ゲート１５は、蓄積電極３７と同様に、中央が開口された形状を有し、半導体配線６０を囲むように配置される。転送ゲート１５と半導体配線６０との間は、絶縁層５３を介して離間してもよいし、接触してもよい。
【0133】
メモリ電極１６は、転送ゲート１１と転送ゲート１５との間に配置される。また、メモリ電極１６は、蓄積電極３７と同様に、中央が開口された形状を有し、半導体配線６０を囲むように配置される。
【0134】
このような構造によれば、半導体層３５から転送ゲート１１を介して転送された電荷を、半導体配線６０におけるメモリ電極１６近傍の領域に一時保持することが可能となる。それにより、グローバルシャッタ方式の読出し駆動が可能となる。
【0135】
１．９．７ 第７例
第７例では、第６例で説明したグローバルシャッタ方式の読出し駆動が可能な画素１０における配線例について説明する。図２２は、本実施形態の第７例に係る画素の断面構造を示す垂直断面図である。図２３は、図２２におけるＣ－Ｃ断面を示す水平断面図である。
第７例では、第６例で説明したグローバルシャッタ方式の読出し駆動が可能な画素１０における配線例について説明する。図２２は、本実施形態の第７例に係る画素の断面構造を示す垂直断面図である。図２３は、図２２におけるＣ－Ｃ断面を示す水平断面図である。
【0136】
グローバルシャッタ方式の読出し駆動の場合、全ての画素１０における転送ゲート１１、すなわち蓄積電極３７が同時に駆動される。そのため、図２２及び図２３に示すように、画素アレイ部１０１における全ての画素１０の蓄積電極３７は、配線７３により結合されていてもよい。同様に、画素アレイ部１０１における全ての画素１０のメモリ電極１６も、配線７２により結合されていてもよい。
【0137】
１．９．８ 第８例
第８例では、グローバルシャッタ方式の読出し駆動が可能な画素１０の他の断面構造例について説明する。図２４は、本実施形態の第８例に係る画素の断面構造を示す垂直断面図である。
第８例では、グローバルシャッタ方式の読出し駆動が可能な画素１０の他の断面構造例について説明する。図２４は、本実施形態の第８例に係る画素の断面構造を示す垂直断面図である。
【0138】
図２４に示すように、第８例に係る画素１０は、上述において図２１を用いて説明した第６例に係る画素１０と同様の断面構造において、半導体層３５が第１半導体層３５Ａと第２半導体層３５Ｂとの２層に分かれた構造を有する。第１半導体層３５Ａと第２半導体層３５Ｂとの間には、絶縁層５３が介在する。半導体配線６０は、第１半導体層３５Ａから第２半導体層３５Ｂを貫通して読出し電極３６まで達している。
【0139】
蓄積電極３７、転送ゲート１１及びシールド電極５７は、第６例と同様に、第１半導体層３５Ａと第２半導体層３５Ｂとの間の絶縁層５３に配置される。一方、メモリ電極１６及び転送ゲート１５は、第２半導体層３５Ｂと読出し電極３６との間の絶縁層５３に配置される。より具体的には、メモリ電極１６は、第２半導体層３５Ｂと読出し電極３６との間の半導体配線６０における第２半導体層３５Ｂ側に配置され、転送ゲート１５は、第２半導体層３５Ｂと読出し電極３６との間の半導体配線６０における読出し電極３６側に配置される。
【0140】
また、第８例では、第２半導体層３５Ｂにおけるメモリ電極１６の近傍の領域に保持された電荷が隣接する画素１０へ流出することを抑制するために、隣接する画素１０のメモリ電極１６間に、シールド電極５７と同様のシールド電極５７Ｂが設けられる。シールド電極５７Ｂは、画素駆動線ＬＤの１つである不図示の配線を介して垂直駆動回路１０２に接続される。垂直駆動回路１０２は、各画素１０を個別に駆動する場合、シールド電極５７に駆動信号を印加することで、隣接する画素１０の間に位置する第２半導体層３５Ｂに電位障壁を形成する。それにより、ある画素１０のメモリＭＥＭに保持された電荷が隣接の画素１０のメモリＭＥＭへ流出することが抑制されるため、画素１０の量子効率をより向上させることが可能となる。
【0141】
１．９．９ 第９例
第９例では、グローバルシャッタ方式の駆動例を説明する。なお、本例では、第６例において図２１を用いて説明した画素１０の駆動例を説明するが、これに限定されず、グローバルシャッタ方式の駆動（以下、グローバルシャッタ駆動という）が可能な他の例に対しても同様に適用することが可能である。
第９例では、グローバルシャッタ方式の駆動例を説明する。なお、本例では、第６例において図２１を用いて説明した画素１０の駆動例を説明するが、これに限定されず、グローバルシャッタ方式の駆動（以下、グローバルシャッタ駆動という）が可能な他の例に対しても同様に適用することが可能である。
【0142】
図２５は、本実施形態の第９例に係る画素の断面構造を示す垂直断面図である。図２５に示すように、第９例に係るグローバルシャッタ駆動では、隣接する２つの画素１０ａ及び１０ｂのうち、一方の画素１０が露光動作を実行している期間、他方の画素１０では露光動作が実行されない。なお、２つの画素１０ａ及び１０ｂは、それぞれ上述した画素１０と同様の構成であってよい。
【0143】
具体的には、例えば、画素１０ｂが露光動作を実行中、この画素１０ｂの蓄積電極３７がオン状態とされ、画素１０ａの蓄積電極３７がオフ状態とされる。また、これら２つの画素１０ａ及び１０ｂの間に位置するシールド電極５７は、オフ状態とされる。この状態では、画素１０ａの転送ゲート１１及び転送ゲート１５、並びに、画素１０ｂの転送ゲート１１、メモリ電極１６及び転送ゲート１５は、オフ状態とされる。また、画素１０ａのメモリ電極１６は、オン状態とされる。なお、蓄積電極３７、シールド電極５７及びメモリ電極１６がオン状態とは、垂直駆動回路１０２から各電極に駆動信号が供給されている状態をいい、オフ状態とは、垂直駆動回路１０２から駆動信号が供給されていない状態をいう。
【0144】
このような状態では、画素１０ａ及び１０ｂそれぞれの光電変換部ＰＤ１に相当する光電変換膜３４に発生した電荷５８が画素１０ｂの蓄積電極３７に引き寄せられ、それにより、光電変換膜３４に発生した電荷５８が画素１０ｂにおける蓄積電極３７近傍の半導体層３５に溜まる。なお、画素１０ｂにおける蓄積電極３７近傍の半導体層３５から溢れ出した電荷５８の流出先は、画素１０ｂの読出し電極３６に接続された浮遊拡散領域ＦＤであってよい。
【0145】
一方、画素１０ａでは、前フレームで蓄積電極３７近傍の半導体層３５に蓄積された電荷５９がメモリＭＥＭに保持されている。メモリＭＥＭに蓄積されている電荷５９は、画素１０ｂに対する露光中に並行して実行される画素１０ａに対する読出し動作により、順次読み出され、画素信号の生成に使用される。
【0146】
以上のような動作を実行することで、半導体層３５内の蓄積電極３７による蓄積領域から溢れ出した電荷がメモリＭＥＭに流入することによる寄生受光感度の低下を抑制することが可能となる。
【0147】
１．９．１０ 第１０例
第１０例は、第９例で例示したグローバルシャッタ駆動を実現するための画素１０の変形例について説明する。図２６は、本実施形態の第１０例に係る画素の断面構造を示す垂直断面図である。上述した第９例では、グローバルシャッタ駆動を実行中、ペアを形成する２つの画素１０ａ及び１０ｂの間に位置するシールド電極５７がオフ状態とされた。それに対し、第１０例では、図２６に例示するように、ペアを形成する２つの画素１０ａ及び１０ｂの間のシールド電極５７が省略されている。それにより、シールド電極５７を駆動するための構成を省略できるため、シールド電極５７及びシールド電極５７を駆動するための画素駆動線ＬＤの省略による小型化や、グローバルシャッタ駆動時の消費電力の低減などの効果が得られる。
第１０例は、第９例で例示したグローバルシャッタ駆動を実現するための画素１０の変形例について説明する。図２６は、本実施形態の第１０例に係る画素の断面構造を示す垂直断面図である。上述した第９例では、グローバルシャッタ駆動を実行中、ペアを形成する２つの画素１０ａ及び１０ｂの間に位置するシールド電極５７がオフ状態とされた。それに対し、第１０例では、図２６に例示するように、ペアを形成する２つの画素１０ａ及び１０ｂの間のシールド電極５７が省略されている。それにより、シールド電極５７を駆動するための構成を省略できるため、シールド電極５７及びシールド電極５７を駆動するための画素駆動線ＬＤの省略による小型化や、グローバルシャッタ駆動時の消費電力の低減などの効果が得られる。
【0148】
１．９．１１ 第１１例
第１１例は、第９例で例示したグローバルシャッタ駆動を実現するための画素１０の他の変形例について説明する。図２７は、本実施形態の第１１例に係る画素の断面構造を示す垂直断面図である。図２７に示すように、第１１例では、ペアを形成する２つの画素１０ａ及び１０ｂの読出し電極３６及び浮遊拡散領域ＦＤが共通化される。このように、ペアを形成する２つの画素１０ａ及び１０ｂで読出し電極３６及び浮遊拡散領域ＦＤが共有する場合でも、第９例で説明した駆動により、グローバルシャッタ駆動を実現することができる。
第１１例は、第９例で例示したグローバルシャッタ駆動を実現するための画素１０の他の変形例について説明する。図２７は、本実施形態の第１１例に係る画素の断面構造を示す垂直断面図である。図２７に示すように、第１１例では、ペアを形成する２つの画素１０ａ及び１０ｂの読出し電極３６及び浮遊拡散領域ＦＤが共通化される。このように、ペアを形成する２つの画素１０ａ及び１０ｂで読出し電極３６及び浮遊拡散領域ＦＤが共有する場合でも、第９例で説明した駆動により、グローバルシャッタ駆動を実現することができる。
【0149】
１．９．１２ 第１２例
図２８は、本実施形態の第１２例に係る画素の断面構造例を示す垂直断面図である。図２８に示すように、上述した及び後述する各例における半導体層３５（第８例で説明した第１半導体層３５Ａ及び第２半導体層３５Ｂを含む）は、第１層３５ａと第２層３５ｂとの２層で構成されていてもよい。第２層３５ｂは、例えば、半導体層３５における絶縁層５３と接触する面に設けられる。
図２８は、本実施形態の第１２例に係る画素の断面構造例を示す垂直断面図である。図２８に示すように、上述した及び後述する各例における半導体層３５（第８例で説明した第１半導体層３５Ａ及び第２半導体層３５Ｂを含む）は、第１層３５ａと第２層３５ｂとの２層で構成されていてもよい。第２層３５ｂは、例えば、半導体層３５における絶縁層５３と接触する面に設けられる。
【0150】
第２層３５ｂは、絶縁層５３と第１層３５ａとの間に形成される界面トラップ準位を低減する目的で設けられた膜であってよい。また、第１層３５ａ及び第２層３５ｂそれぞれを構成する材料には、例えば、上述した半導体層３５と同様の材料が用いられてよい。ただし、第１層３５ａと第２層３５ｂとは、例えば、組成等の相違により異なる性質を備えていてもよい。
【0151】
このように、絶縁層５３と第１層３５ａとの間に、界面トラップ準位を低減するための第２層３５ｂを設けることで、絶縁層５３と第１層３５ａとの間に形成される界面トラップ準位が低減されるため、フレーム間で発生する残像を低減することが可能となる。
【0152】
１．９．１３ 第１３例
第１３例では、上述した又は後述する各例におけるカラーフィルタ３１の位置について、いくつか例を挙げる。上述した又は後述する各例において、カラーフィルタ３１は、図２９に例示するように、光電変換膜３４よりも光の入射面側（オンチップレンズ５１側）に配置されてもよいし、図３０に例示するように、光電変換膜３４よりも光の入射面と反対側（不図示の回路チップ１２２側）に配置されてもよい。カラーフィルタ３１を光電変換膜３４よりも光の入射面と反対側に配置する場合には、図３０に例示するように、カラーフィルタ３１は、例えば、絶縁層５３内に配置されてもよい。
第１３例では、上述した又は後述する各例におけるカラーフィルタ３１の位置について、いくつか例を挙げる。上述した又は後述する各例において、カラーフィルタ３１は、図２９に例示するように、光電変換膜３４よりも光の入射面側（オンチップレンズ５１側）に配置されてもよいし、図３０に例示するように、光電変換膜３４よりも光の入射面と反対側（不図示の回路チップ１２２側）に配置されてもよい。カラーフィルタ３１を光電変換膜３４よりも光の入射面と反対側に配置する場合には、図３０に例示するように、カラーフィルタ３１は、例えば、絶縁層５３内に配置されてもよい。
【0153】
１．９．１４ 第１４例
上述した各例では、画素１０間での電荷の漏れ出し（ブルーミング）を防止するために、画素１０間にシールド電極５７（及びシールド電極５７Ｂ）が配置された構成を例示した。これに対し、第１４例では、シールド電極５７（及びシールド電極５７Ｂ）の代わりに、画素１０間に電荷と同じ極性を持つ固定電荷膜を配置することで、画素１０間での電荷の漏れ出し（ブルーミング）を防止する構成について説明する。なお、以下では、第１例で説明した画素１０をベースとした場合を説明するが、ベースとなる画素１０は第１例に係る画素１０に限定されず、他の例に係る画素１０であってもよい。
上述した各例では、画素１０間での電荷の漏れ出し（ブルーミング）を防止するために、画素１０間にシールド電極５７（及びシールド電極５７Ｂ）が配置された構成を例示した。これに対し、第１４例では、シールド電極５７（及びシールド電極５７Ｂ）の代わりに、画素１０間に電荷と同じ極性を持つ固定電荷膜を配置することで、画素１０間での電荷の漏れ出し（ブルーミング）を防止する構成について説明する。なお、以下では、第１例で説明した画素１０をベースとした場合を説明するが、ベースとなる画素１０は第１例に係る画素１０に限定されず、他の例に係る画素１０であってもよい。
【0154】
図３１は、本実施形態の第１４例に係る画素の断面構造を示す垂直断面図である。図３２は、図３１におけるＤ－Ｄ断面を示す水平断面図である。図３１及び図３２に示すように、第１４例に係る画素１０では、隣接する画素１０間にシールド電荷膜６７が配置されている。シールド電荷膜６７は、光電変換膜３４で発生する電荷と同じ極性を持つ固定電荷膜で構成されていてよい。第１４例では、シールド電荷膜６７は、蓄積電極３７が配置された面と同じ面に配置される。なお、シールド電荷膜６７は、蓄積電極３７の側面に接触してもよいし、蓄積電極３７の側面から離間してもよい。
【0155】
このような構造によっても、ある画素１０の光電変換膜３４で発生して半導体層３５に進入した電荷が隣接の画素１０へ流出することが抑制されるため、画素１０の量子効率をより向上させることが可能となる。
【0156】
また、本例によれば、シールド電極５７を駆動するための構成を省略できるため、シールド電極５７及びシールド電極５７を駆動するための画素駆動線ＬＤの省略による小型化が可能となる。さらに、第１４例では、蓄積電極３７をシールド電荷膜６７から離間する必要がないため、蓄積電極３７を拡大することが可能となる。それにより、蓄積電極３７近傍の半導体層３５により効率的に電荷を集めることが可能となるため、量子効率のさらなる向上が期待できる。
【0157】
以下の例では、シールド電荷膜６７の位置の変形例について説明する。
【0158】
１．９．１５ 第１５例
図３３は、本実施形態の第１５例に係る画素の断面構造を示す垂直断面図である。図３３に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の上面が配置された面と半導体層３５（半導体配線６０以外）の下面との間に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図３３は、本実施形態の第１５例に係る画素の断面構造を示す垂直断面図である。図３３に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の上面が配置された面と半導体層３５（半導体配線６０以外）の下面との間に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0159】
１．９．１６ 第１６例
図３４は、本実施形態の第１６例に係る画素の断面構造を示す垂直断面図である。図３４に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、半導体層３５の下層部分、すなわち半導体層３５における絶縁層５３と接する領域に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図３４は、本実施形態の第１６例に係る画素の断面構造を示す垂直断面図である。図３４に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、半導体層３５の下層部分、すなわち半導体層３５における絶縁層５３と接する領域に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0160】
１．９．１７ 第１７例
図３５は、本実施形態の第１７例に係る画素の断面構造を示す垂直断面図である。図３５に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分に、この部分の半導体層３５を置き換えるようにして配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図３５は、本実施形態の第１７例に係る画素の断面構造を示す垂直断面図である。図３５に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分に、この部分の半導体層３５を置き換えるようにして配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0161】
１．９．１８ 第１８例
図３６は、本実施形態の第１８例に係る画素の断面構造を示す垂直断面図である。図３６に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、光電変換膜３４の下層部分、すなわち光電変換膜３４における半導体層３５と接する領域に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図３６は、本実施形態の第１８例に係る画素の断面構造を示す垂直断面図である。図３６に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、光電変換膜３４の下層部分、すなわち光電変換膜３４における半導体層３５と接する領域に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0162】
１．９．１９ 第１９例
図３７は、本実施形態の第１９例に係る画素の断面構造を示す垂直断面図である。図３７に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分に、この部分の光電変換膜３４を置き換えるようにして配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図３７は、本実施形態の第１９例に係る画素の断面構造を示す垂直断面図である。図３７に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分に、この部分の光電変換膜３４を置き換えるようにして配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0163】
１．９．２０ 第２０例
図３８及び図３９は、本実施形態の第２０例に係る画素の断面構造を示す垂直断面図である。図３８及び図３９に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の下面よりも下側（読出し電極３６側）に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。また、シールド電荷膜６７における開口周辺の領域と蓄積電極３７の外周部分とは、図３８に示すように、接触してもよいし、図３９に示すように、垂直方向に離間してもよい。
図３８及び図３９は、本実施形態の第２０例に係る画素の断面構造を示す垂直断面図である。図３８及び図３９に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の下面よりも下側（読出し電極３６側）に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。また、シールド電荷膜６７における開口周辺の領域と蓄積電極３７の外周部分とは、図３８に示すように、接触してもよいし、図３９に示すように、垂直方向に離間してもよい。
【0164】
１．９．２１ 第２１例
図４０は、本実施形態の第２１例に係る画素の断面構造を示す垂直断面図である。図４０に示すように、上述した例における転送ゲート１１とシールド電荷膜６７とは、一体化された固定電荷膜８１に置き換えられてもよい。
図４０は、本実施形態の第２１例に係る画素の断面構造を示す垂直断面図である。図４０に示すように、上述した例における転送ゲート１１とシールド電荷膜６７とは、一体化された固定電荷膜８１に置き換えられてもよい。
【0165】
１．９．２２ 第２２例
上述した例では、各画素１０の中央に半導体配線６０が配置された場合を例示したが、例えば、図１０に例示したような、複数の画素１０で浮遊拡散領域ＦＤを共有する構成では、画素１０間で半導体配線６０を共有することも可能である。そこで、以下で説明する第２２例～第２８例では、複数の画素１０で半導体配線６０を共有する場合の断面構造について例を挙げて説明する。なお、第２２例～第２８例では、読出し電極３６（浮遊拡散領域ＦＤ）と蓄積電極３７とが同じ面（すなわち、半導体基板５０の素子形成面からの高さが同じ）に配置された場合を例示するが、これに限定されず、上述した例のように、異なる面に配置されてもよい。
上述した例では、各画素１０の中央に半導体配線６０が配置された場合を例示したが、例えば、図１０に例示したような、複数の画素１０で浮遊拡散領域ＦＤを共有する構成では、画素１０間で半導体配線６０を共有することも可能である。そこで、以下で説明する第２２例～第２８例では、複数の画素１０で半導体配線６０を共有する場合の断面構造について例を挙げて説明する。なお、第２２例～第２８例では、読出し電極３６（浮遊拡散領域ＦＤ）と蓄積電極３７とが同じ面（すなわち、半導体基板５０の素子形成面からの高さが同じ）に配置された場合を例示するが、これに限定されず、上述した例のように、異なる面に配置されてもよい。
【0166】
図４１は、本実施形態の第２２例に係る画素の断面構造を示す垂直断面図である。図４２は、図４１におけるＥ－Ｅ断面を示す水平断面図である。図４１及び図４２に示すように、第２２例では、転送ゲート１１及びシールド電荷膜６７が一体化された固定電荷膜８１が、半導体層３５と蓄積電極３７及び読出し電極３６との間（ただし、読出し電極３６が蓄積電極３７よりも下層に配置されている場合には、蓄積電極３７を挟んで読出し電極３６と反対側）に配置される。固定電荷膜８１には、各画素１０の蓄積電極３７と対応する領域に開口８１ａが設けられている。その際、基板厚方向において、蓄積電極３７の周縁部が固定電荷膜８１と重畳してもよい。光電変換膜３４で発生した電荷は、半導体層３５における開口８１ａと対応する蓄積領域に蓄積される。
【0167】
このように、蓄積電極３７と固定電荷膜８１とが異なる層に配置された構造では、蓄積電極３７（及び開口８１ａ）を隣接する画素１０の方向へ拡大することが可能である。それにより、半導体層３５における蓄積領域を拡大することが可能となるため、より多くの電荷を蓄えることが可能となる。
【0168】
なお、本例では、半導体層３５が上層の第１層３５ａと下層の第２層３５ｂとに分かれた場合を例示したが、これに限定されず、半導体層３５が単層で構成されていてもよい。
【0169】
１．９．２３ 第２３例
図４３は、本実施形態の第２３例に係る画素の断面構造を示す垂直断面図である。図４３に示すように、第２２例で例示した固定電荷膜８１は、半導体層３５における下層部分に配置されてもよい。その際、半導体層３５が上層の第１層３５ａと下層の第２層３５ｂとに分かれている場合には、固定電荷膜８１は、下層の第２層３５ｂを部分的に置き換える形で配置されてもよい。
図４３は、本実施形態の第２３例に係る画素の断面構造を示す垂直断面図である。図４３に示すように、第２２例で例示した固定電荷膜８１は、半導体層３５における下層部分に配置されてもよい。その際、半導体層３５が上層の第１層３５ａと下層の第２層３５ｂとに分かれている場合には、固定電荷膜８１は、下層の第２層３５ｂを部分的に置き換える形で配置されてもよい。
【0170】
１．９．２４ 第２４例
図４４は、本実施形態の第２４例に係る画素の断面構造を示す垂直断面図である。図４４に示すように、第２４例では、第２３例における固定電荷膜８１が絶縁膜８２に置き換えられている。したがって、第２４例では、半導体層３５の下層の一部が、例えば図４２に示した開口８１ａと同様の形状で蓄積電極３７側に突出している。
図４４は、本実施形態の第２４例に係る画素の断面構造を示す垂直断面図である。図４４に示すように、第２４例では、第２３例における固定電荷膜８１が絶縁膜８２に置き換えられている。したがって、第２４例では、半導体層３５の下層の一部が、例えば図４２に示した開口８１ａと同様の形状で蓄積電極３７側に突出している。
【0171】
このような構造では、蓄積電極３７に印加する駆動信号を制御することで、半導体層３５における蓄積電極３７側に突出した部分への電荷の蓄積と排出とを制御することが可能であるため、他の例と同様に、蓄積電荷の読出し電極３６側への漏れ出しや、隣接画素１０への漏れ出し（ブルーミング）を抑制することが可能となる。
【0172】
１．９．２５ 第２５例
図４５は、本実施形態の第２５例に係る画素の断面構造を示す垂直断面図である。図４６は、図４５におけるＦ－Ｆ断面を示す水平断面図である。図４５及び図４６に示すように、第２５例では、例えば、第２４例と同様の構造において、固定電荷膜８１が、転送ゲート１１に相当する部分が省略された固定電荷膜８３に置き換えられている。すなわち、本例に係る固定電荷膜８３は、上述した例におけるシールド電荷膜６７に相当する。
図４５は、本実施形態の第２５例に係る画素の断面構造を示す垂直断面図である。図４６は、図４５におけるＦ－Ｆ断面を示す水平断面図である。図４５及び図４６に示すように、第２５例では、例えば、第２４例と同様の構造において、固定電荷膜８１が、転送ゲート１１に相当する部分が省略された固定電荷膜８３に置き換えられている。すなわち、本例に係る固定電荷膜８３は、上述した例におけるシールド電荷膜６７に相当する。
【0173】
このように、転送ゲート１１を省略した場合でも、画素１０間での電荷の漏れ出し（ブルーミング）を抑制することが可能となるため、量子効率の向上を図ることが可能である。
【0174】
１．９．２６ 第２６例
図４７は、本実施形態の第２６例に係る画素の断面構造を示す垂直断面図である。図４８は、図４７におけるＧ－Ｇ断面を示す水平断面図である。図４７及び図４８に示すように、第２６例では、例えば、第２４例と同様の構造において、固定電荷膜８１が、シールド電荷膜６７に相当する部分が省略された固定電荷膜８４に置き換えられている。すなわち、本例に係る固定電荷膜８３は、上述した例における転送ゲート１１に相当する。
図４７は、本実施形態の第２６例に係る画素の断面構造を示す垂直断面図である。図４８は、図４７におけるＧ－Ｇ断面を示す水平断面図である。図４７及び図４８に示すように、第２６例では、例えば、第２４例と同様の構造において、固定電荷膜８１が、シールド電荷膜６７に相当する部分が省略された固定電荷膜８４に置き換えられている。すなわち、本例に係る固定電荷膜８３は、上述した例における転送ゲート１１に相当する。
【0175】
このように、シールド電荷膜６７を省略した場合でも、蓄積電荷の浮遊拡散領域ＦＤへの漏れ出しを抑制することが可能となるため、量子効率の向上を図ることが可能である。
【0176】
１．９．２７ 第２７例
図４９は、本実施形態の第２７例に係る画素の断面構造を示す垂直断面図である。図４９に示すように、第２７例では、上述において図４３を用いて説明した第２３例と同様の構造において、半導体層３５が第１層３５ａと第２層３５ｂとに分かれていない構造が例示されている。このように、半導体層３５が第１層３５ａと第２層３５ｂとに分かれていない場合には、半導体層３５の下層部分に固定電荷膜８１を配置してよい。
図４９は、本実施形態の第２７例に係る画素の断面構造を示す垂直断面図である。図４９に示すように、第２７例では、上述において図４３を用いて説明した第２３例と同様の構造において、半導体層３５が第１層３５ａと第２層３５ｂとに分かれていない構造が例示されている。このように、半導体層３５が第１層３５ａと第２層３５ｂとに分かれていない場合には、半導体層３５の下層部分に固定電荷膜８１を配置してよい。
【0177】
１．９．２８ 第２８例
図５０は、本実施形態の第２８例に係る画素の断面構造を示す垂直断面図である。図５０に示すように、第２８例では、蓄積電極３７（及び読出し電極３６）を挟んで半導体層３５と反対（下層ともいう）側の絶縁層５３内に、電位を制御するための電位制御電極８５が配置されている。
図５０は、本実施形態の第２８例に係る画素の断面構造を示す垂直断面図である。図５０に示すように、第２８例では、蓄積電極３７（及び読出し電極３６）を挟んで半導体層３５と反対（下層ともいう）側の絶縁層５３内に、電位を制御するための電位制御電極８５が配置されている。
【0178】
このように、蓄積電極３７（及び読出し電極３６）よりも下層側に電位を制御するための電位制御電極８５を配置することで、半導体層３５の蓄積領域から浮遊拡散領域ＦＤへの電荷の流れをアシストすることが可能となるため、よりスムーズな電荷の読出しが可能となる。
【0179】
１．９．２９ 第２９例
第２９例～第３４例では、シールド電荷膜６７の配置バリエーションについて説明する。なお、第２９例～第３４例では、第２２例～第２８例と同様に、読出し電極３６（浮遊拡散領域ＦＤ）と蓄積電極３７とが同じ面に配置された場合を例示するが、これに限定されず、上述した例のように、異なる面に配置されてもよい。
第２９例～第３４例では、シールド電荷膜６７の配置バリエーションについて説明する。なお、第２９例～第３４例では、第２２例～第２８例と同様に、読出し電極３６（浮遊拡散領域ＦＤ）と蓄積電極３７とが同じ面に配置された場合を例示するが、これに限定されず、上述した例のように、異なる面に配置されてもよい。
【0180】
図５１は、本実施形態の第２９例に係る画素の断面構造を示す垂直断面図である。図５１に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、蓄積電極３７と同じ面に配置されてもよい。その際、シールド電荷膜６７と蓄積電極３７とは、接触してもよいし、離間してもよい。
【0181】
１．９．３０ 第３０例
図５２は、本実施形態の第３０例に係る画素の断面構造を示す垂直断面図である。図５２に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の上面が配置された面と半導体層３５（半導体配線６０以外）の下面との間に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図５２は、本実施形態の第３０例に係る画素の断面構造を示す垂直断面図である。図５２に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の上面が配置された面と半導体層３５（半導体配線６０以外）の下面との間に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0182】
１．９．３１ 第３１例
図５３は、本実施形態の第３１例に係る画素の断面構造を示す垂直断面図である。図５３に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の下面よりも下側に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。また、シールド電荷膜６７における開口周辺の領域と蓄積電極３７の外周部分とは、接触してもよいし、垂直方向に離間してもよい。
図５３は、本実施形態の第３１例に係る画素の断面構造を示す垂直断面図である。図５３に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の下面よりも下側に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。また、シールド電荷膜６７における開口周辺の領域と蓄積電極３７の外周部分とは、接触してもよいし、垂直方向に離間してもよい。
【0183】
１．９．３２ 第３２例
図５４は、本実施形態の第３２例に係る画素の断面構造を示す垂直断面図である。図５４に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、半導体層３５の下層部分、すなわち半導体層３５における絶縁層５３と接する領域に配置されてもよい。その際、半導体層３５が第１層３５ａと第２層３５ｂとに分かれている場合には、シールド電荷膜６７は、第１層３５ａの下層部分に配置されてもよい。また、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図５４は、本実施形態の第３２例に係る画素の断面構造を示す垂直断面図である。図５４に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、半導体層３５の下層部分、すなわち半導体層３５における絶縁層５３と接する領域に配置されてもよい。その際、半導体層３５が第１層３５ａと第２層３５ｂとに分かれている場合には、シールド電荷膜６７は、第１層３５ａの下層部分に配置されてもよい。また、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0184】
１．９．３３ 第３３例
図５５は、本実施形態の第３３例に係る画素の断面構造を示す垂直断面図である。図５５に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、光電変換膜３４の下層部分、すなわち光電変換膜３４における半導体層３５と接する領域に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図５５は、本実施形態の第３３例に係る画素の断面構造を示す垂直断面図である。図５５に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分であって、光電変換膜３４の下層部分、すなわち光電変換膜３４における半導体層３５と接する領域に配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0185】
１．９．３４ 第３４例
図５６は、本実施形態の第３４例に係る画素の断面構造を示す垂直断面図である。図５６に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分に、この部分の光電変換膜３４を置き換えるようにして配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図５６は、本実施形態の第３４例に係る画素の断面構造を示す垂直断面図である。図５６に示すように、シールド電荷膜６７は、隣接する画素１０間の境界部分に、この部分の光電変換膜３４を置き換えるようにして配置されてもよい。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0186】
１．９．３５ 第３５例
第３５例～第４０例では、転送ゲート１１の配置バリエーションについて説明する。なお、第３５例～第４０例では、第２２例～第３４例と同様に、読出し電極３６（浮遊拡散領域ＦＤ）と蓄積電極３７とが同じ面に配置された場合を例示するが、これに限定されず、上述した例のように、異なる面に配置されてもよい。
第３５例～第４０例では、転送ゲート１１の配置バリエーションについて説明する。なお、第３５例～第４０例では、第２２例～第３４例と同様に、読出し電極３６（浮遊拡散領域ＦＤ）と蓄積電極３７とが同じ面に配置された場合を例示するが、これに限定されず、上述した例のように、異なる面に配置されてもよい。
【0187】
図５７は、本実施形態の第３５例に係る画素の断面構造を示す垂直断面図である。図５７に示すように、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、絶縁層５３における蓄積電極３７の上面が配置された面と半導体層３５（半導体配線６０以外）の下面との間に配置されてもよい。その際、転送ゲート１１の周縁は、垂直方向において読出し電極３６及び蓄積電極３７とそれぞれ重畳してもよい。
【0188】
１．９．３６ 第３６例
図５８は、本実施形態の第３６例に係る画素の断面構造を示す垂直断面図である。図５８に示すように、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、読出し電極３６及び蓄積電極３７と同じ面に配置されてもよい。その際、転送ゲート１１と読出し電極３６及び蓄積電極３７とは、それぞれ接触してもよいし、離間してもよい。
図５８は、本実施形態の第３６例に係る画素の断面構造を示す垂直断面図である。図５８に示すように、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、読出し電極３６及び蓄積電極３７と同じ面に配置されてもよい。その際、転送ゲート１１と読出し電極３６及び蓄積電極３７とは、それぞれ接触してもよいし、離間してもよい。
【0189】
１．９．３７ 第３７例
図５９は、本実施形態の第３７例に係る画素の断面構造を示す垂直断面図である。図５９に示すように、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、絶縁層５３における蓄積電極３７の下面よりも下側に配置されてもよい。その際、転送ゲート１１の周縁は、垂直方向において読出し電極３６の一部及び蓄積電極３７とそれぞれ重畳してもよい。また、転送ゲート１１の周縁と読出し電極３６及び蓄積電極３７とは、それぞれ接触してもよいし、垂直方向に離間してもよい。
図５９は、本実施形態の第３７例に係る画素の断面構造を示す垂直断面図である。図５９に示すように、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、絶縁層５３における蓄積電極３７の下面よりも下側に配置されてもよい。その際、転送ゲート１１の周縁は、垂直方向において読出し電極３６の一部及び蓄積電極３７とそれぞれ重畳してもよい。また、転送ゲート１１の周縁と読出し電極３６及び蓄積電極３７とは、それぞれ接触してもよいし、垂直方向に離間してもよい。
【0190】
１．９．３８ 第３８例
図６０は、本実施形態の第３８例に係る画素の断面構造を示す垂直断面図である。図６０に示すように、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、半導体層３５の下層部分、すなわち半導体層３５における絶縁層５３と接する領域に配置されてもよい。その際、半導体層３５が第１層３５ａと第２層３５ｂとに分かれている場合には、転送ゲート１１は、第１層３５ａの下層に配置されてもよい。また、転送ゲート１１の周縁は、垂直方向において読出し電極３６及び蓄積電極３７とそれぞれ重畳してもよい。
図６０は、本実施形態の第３８例に係る画素の断面構造を示す垂直断面図である。図６０に示すように、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、半導体層３５の下層部分、すなわち半導体層３５における絶縁層５３と接する領域に配置されてもよい。その際、半導体層３５が第１層３５ａと第２層３５ｂとに分かれている場合には、転送ゲート１１は、第１層３５ａの下層に配置されてもよい。また、転送ゲート１１の周縁は、垂直方向において読出し電極３６及び蓄積電極３７とそれぞれ重畳してもよい。
【0191】
１．９．３９ 第３９例
図６１は、本実施形態の第３９例に係る画素の断面構造を示す垂直断面図である。図６１に示すように、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、光電変換膜３４の下層部分、すなわち光電変換膜３４における半導体層３５と接する領域に配置されてもよい。その際、転送ゲート１１の周縁は、垂直方向において読出し電極３６及び蓄積電極３７とそれぞれ重畳してもよい。
図６１は、本実施形態の第３９例に係る画素の断面構造を示す垂直断面図である。図６１に示すように、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、光電変換膜３４の下層部分、すなわち光電変換膜３４における半導体層３５と接する領域に配置されてもよい。その際、転送ゲート１１の周縁は、垂直方向において読出し電極３６及び蓄積電極３７とそれぞれ重畳してもよい。
【0192】
１．９．４０ 第４０例
図６２は、本実施形態の第４０例に係る画素の断面構造を示す垂直断面図である。図６２に示すように、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、この部分の光電変換膜３４を置き換えるようにして配置されてもよい。その際、転送ゲート１１の周縁は、垂直方向において読出し電極３６及び蓄積電極３７とそれぞれ重畳してもよい。
図６２は、本実施形態の第４０例に係る画素の断面構造を示す垂直断面図である。図６２に示すように、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、この部分の光電変換膜３４を置き換えるようにして配置されてもよい。その際、転送ゲート１１の周縁は、垂直方向において読出し電極３６及び蓄積電極３７とそれぞれ重畳してもよい。
【0193】
１．９．４１ 第４１例
上述した第２２例～第４０例では、読出し電極３６（浮遊拡散領域ＦＤ）と蓄積電極３７とが同じ面に配置された場合のシールド電荷膜６７及び転送ゲート１１の配置バリエーションについて説明した。これに対し、以下の第４１例～第５１例では、上述の第１例～第２１例と同様に、読出し電極３６（浮遊拡散領域ＦＤ）が蓄積電極３７よりも下層に配置された場合の配置バリエーションについて説明する。
上述した第２２例～第４０例では、読出し電極３６（浮遊拡散領域ＦＤ）と蓄積電極３７とが同じ面に配置された場合のシールド電荷膜６７及び転送ゲート１１の配置バリエーションについて説明した。これに対し、以下の第４１例～第５１例では、上述の第１例～第２１例と同様に、読出し電極３６（浮遊拡散領域ＦＤ）が蓄積電極３７よりも下層に配置された場合の配置バリエーションについて説明する。
【0194】
図６３は、本実施形態の第４１例に係る画素の断面構造を示す垂直断面図である。図６３に示すように、第４１例において、転送ゲート１１及びシールド電荷膜６７は、読出し電極３６及び蓄積電極３７と同じ面に配置されてもよい。その際、転送ゲート１１と読出し電極３６及び蓄積電極３７とは、それぞれ接触してもよいし、離間してもよく、また、シールド電荷膜６７と蓄積電極３７とは、それぞれ接触してもよいし、離間してもよい。
【0195】
１．９．４２ 第４２例
図６４は、本実施形態の第４２例に係る画素の断面構造を示す垂直断面図である。図６４に示すように、第４２例において、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、絶縁層５３における蓄積電極３７の下面よりも下側に配置されてもよい。その際、転送ゲート１１の周縁は、垂直方向において読出し電極３６の一部及び蓄積電極３７とそれぞれ重畳してもよい。また、転送ゲート１１の周縁と読出し電極３６及び蓄積電極３７とは、それぞれ接触してもよいし、垂直方向に離間してもよい。
図６４は、本実施形態の第４２例に係る画素の断面構造を示す垂直断面図である。図６４に示すように、第４２例において、転送ゲート１１は、読出し電極３６と蓄積電極３７との間であって、絶縁層５３における蓄積電極３７の下面よりも下側に配置されてもよい。その際、転送ゲート１１の周縁は、垂直方向において読出し電極３６の一部及び蓄積電極３７とそれぞれ重畳してもよい。また、転送ゲート１１の周縁と読出し電極３６及び蓄積電極３７とは、それぞれ接触してもよいし、垂直方向に離間してもよい。
【0196】
シールド電荷膜６７は、隣接する画素１０間の境界部分であって、半導体層３５の下層部分、すなわち光電変換膜３４における半導体層３５と接する領域に配置されてもよい。その際、半導体層３５が第１層３５ａと第２層３５ｂとに分かれている場合には、シールド電荷膜６７は、第２層３５ｂの一部を置き換える形で配置されてもよい。また、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0197】
１．９．４３ 第４３例
図６５は、本実施形態の第４３例に係る画素の断面構造を示す垂直断面図である。図６５に示すように、第４３例では、上述において図６４を用いて説明した第４２例に係る断面構造と同様の構造において、転送ゲート１１がゲート電極９１を備える転送ゲートに置き換えられている。ゲート電極９１は、例えば、蓄積電極３７等と同様の透明導電材料で構成されてよく、垂直駆動回路１０２から印加された駆動信号に従って半導体配線６０内に電位障壁を形成することで、半導体配線６０の導通をオン／オフする。
図６５は、本実施形態の第４３例に係る画素の断面構造を示す垂直断面図である。図６５に示すように、第４３例では、上述において図６４を用いて説明した第４２例に係る断面構造と同様の構造において、転送ゲート１１がゲート電極９１を備える転送ゲートに置き換えられている。ゲート電極９１は、例えば、蓄積電極３７等と同様の透明導電材料で構成されてよく、垂直駆動回路１０２から印加された駆動信号に従って半導体配線６０内に電位障壁を形成することで、半導体配線６０の導通をオン／オフする。
【0198】
１．９．４４ 第４４例
図６６は、本実施形態の第４４例に係る画素の断面構造を示す垂直断面図である。図６６に示すように、第４４例では、上述において図６３を用いて説明した第４１例に係る断面構造と同様の構造において、転送ゲート１１が、第４２例と同様に、読出し電極３６と蓄積電極３７との間であって、絶縁層５３における蓄積電極３７の下面よりも下側に配置されるとともに、シールド電荷膜６７がシールド電極５７に置き換えられている。
図６６は、本実施形態の第４４例に係る画素の断面構造を示す垂直断面図である。図６６に示すように、第４４例では、上述において図６３を用いて説明した第４１例に係る断面構造と同様の構造において、転送ゲート１１が、第４２例と同様に、読出し電極３６と蓄積電極３７との間であって、絶縁層５３における蓄積電極３７の下面よりも下側に配置されるとともに、シールド電荷膜６７がシールド電極５７に置き換えられている。
【0199】
１．９．４５ 第４５例
図６７は、本実施形態の第４５例に係る画素の断面構造を示す垂直断面図である。図６７に示すように、第４５例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の下面よりも下側（読出し電極３６側）に配置されている。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。また、シールド電荷膜６７における開口周辺の領域と蓄積電極３７の外周部分とは、接触してもよいし、垂直方向に離間してもよい。
図６７は、本実施形態の第４５例に係る画素の断面構造を示す垂直断面図である。図６７に示すように、第４５例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の下面よりも下側（読出し電極３６側）に配置されている。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。また、シールド電荷膜６７における開口周辺の領域と蓄積電極３７の外周部分とは、接触してもよいし、垂直方向に離間してもよい。
【0200】
１．９．４６ 第４６例
図６８は、本実施形態の第４６例に係る画素の断面構造を示す垂直断面図である。図６８に示すように、第４６例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分であって、蓄積電極３７と同じ面に配置されている。その際、シールド電荷膜６７と蓄積電極３７とは、接触してもよいし、離間してもよい。
図６８は、本実施形態の第４６例に係る画素の断面構造を示す垂直断面図である。図６８に示すように、第４６例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分であって、蓄積電極３７と同じ面に配置されている。その際、シールド電荷膜６７と蓄積電極３７とは、接触してもよいし、離間してもよい。
【0201】
１．９．４７ 第４７例
図６９は、本実施形態の第４７例に係る画素の断面構造を示す垂直断面図である。図６９に示すように、第４７例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の上面が配置された面と半導体層３５（半導体配線６０以外）の下面との間に配置されている。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図６９は、本実施形態の第４７例に係る画素の断面構造を示す垂直断面図である。図６９に示すように、第４７例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分であって、絶縁層５３における蓄積電極３７の上面が配置された面と半導体層３５（半導体配線６０以外）の下面との間に配置されている。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0202】
１．９．４８ 第４８例
図７０は、本実施形態の第４８例に係る画素の断面構造を示す垂直断面図である。図７０に示すように、第４８例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分であって、半導体層３５の下層部分、すなわち半導体層３５における絶縁層５３と接する領域に配置されている。その際、半導体層３５が第１層３５ａと第２層３５ｂとに分かれている場合には、シールド電荷膜６７は、第１層３５ａの下層部分に配置されてもよい。また、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図７０は、本実施形態の第４８例に係る画素の断面構造を示す垂直断面図である。図７０に示すように、第４８例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分であって、半導体層３５の下層部分、すなわち半導体層３５における絶縁層５３と接する領域に配置されている。その際、半導体層３５が第１層３５ａと第２層３５ｂとに分かれている場合には、シールド電荷膜６７は、第１層３５ａの下層部分に配置されてもよい。また、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0203】
１．９．４９ 第４９例
図７１は、本実施形態の第４９例に係る画素の断面構造を示す垂直断面図である。図７１に示すように、第４９例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分に位置する半導体層３５を置き換える形で配置されている。その際、半導体層３５が第１層３５ａと第２層３５ｂとに分かれている場合には、シールド電荷膜６７は、第１層３５ａの一部を置き換える形で配置されてもよい。また、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図７１は、本実施形態の第４９例に係る画素の断面構造を示す垂直断面図である。図７１に示すように、第４９例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分に位置する半導体層３５を置き換える形で配置されている。その際、半導体層３５が第１層３５ａと第２層３５ｂとに分かれている場合には、シールド電荷膜６７は、第１層３５ａの一部を置き換える形で配置されてもよい。また、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0204】
１．９．５０ 第５０例
図７２は、本実施形態の第５０例に係る画素の断面構造を示す垂直断面図である。図７２に示すように、第５０例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分であって、光電変換膜３４の下層部分、すなわち光電変換膜３４における半導体層３５と接する領域に配置されている。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図７２は、本実施形態の第５０例に係る画素の断面構造を示す垂直断面図である。図７２に示すように、第５０例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分であって、光電変換膜３４の下層部分、すなわち光電変換膜３４における半導体層３５と接する領域に配置されている。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0205】
１．９．５１ 第５１例
図７３は、本実施形態の第５１例に係る画素の断面構造を示す垂直断面図である。図７３に示すように、第５１例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分に、この部分の光電変換膜３４を置き換えるようにして配置されている。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
図７３は、本実施形態の第５１例に係る画素の断面構造を示す垂直断面図である。図７３に示すように、第５１例では、上述において図６５を用いて説明した第４３例に係る断面構造と同様の構造において、シールド電荷膜６７が、隣接する画素１０間の境界部分に、この部分の光電変換膜３４を置き換えるようにして配置されている。その際、シールド電荷膜６７における開口周辺の領域は、垂直方向において蓄積電極３７の外周部分と重畳してもよい。
【0206】
１．１０ まとめ
以上のように、本実施形態によれば、蓄積電極３７と読出し電極３６との間の電位障壁が転送ゲート１１を用いて制御される。それにより、蓄積電極３７近傍の半導体層３５に蓄積された電荷が読出し電極３６側へ漏れ出ることを抑制することが可能となるため、量子効率を向上させることが可能となる。また、隣接する画素１０間の電位障壁がシールド電極５７又はシールド電荷膜６７を用いて制御される。それにより、ある画素１０の光電変換膜３４で発生して半導体層３５に進入した電荷が隣接の画素１０へ流出すること（ブルーミング）が抑制されるため、画素１０の量子効率をより向上させることが可能となる。
以上のように、本実施形態によれば、蓄積電極３７と読出し電極３６との間の電位障壁が転送ゲート１１を用いて制御される。それにより、蓄積電極３７近傍の半導体層３５に蓄積された電荷が読出し電極３６側へ漏れ出ることを抑制することが可能となるため、量子効率を向上させることが可能となる。また、隣接する画素１０間の電位障壁がシールド電極５７又はシールド電荷膜６７を用いて制御される。それにより、ある画素１０の光電変換膜３４で発生して半導体層３５に進入した電荷が隣接の画素１０へ流出すること（ブルーミング）が抑制されるため、画素１０の量子効率をより向上させることが可能となる。
【0207】
２．断面構造のバリエーション
ここで、上述した実施形態に係るイメージセンサ１００の断面構造について、いくつかのバリエーションを説明する。なお、以下の説明において特に限定されていない構造については、上述において説明した断面構造と同様の構造であってよい。
ここで、上述した実施形態に係るイメージセンサ１００の断面構造について、いくつかのバリエーションを説明する。なお、以下の説明において特に限定されていない構造については、上述において説明した断面構造と同様の構造であってよい。
【0208】
２．１ 第１バリエーション
図７４は、第１バリエーションに係るイメージセンサの断面構造例を示す垂直断面図である。図７５は、図７４におけるＩ－Ｉ断面を示す水平断面図である。図７４及び図７５に示すように、イメージセンサ１００は、例えば、入射光に対して上流側に配置されたＲＧＢ画素１０と下流側に配置されたＩＲ画素２０とが積層された積層型の撮像素子である。上流側では、例えば、赤色光（Ｒ）を選択的に透過させるカラーフィルタ３１ｒを備える１つのＲＧＢ画素１０と、緑色光（Ｇ）を選択的に透過させるカラーフィルタ３１ｇを備える２つのＲＧＢ画素１０と、青色光（Ｂ）を選択的に透過させるカラーフィルタ３１ｂを備える１つのＲＧＢ画素１０と、の４つのＲＧＢ画素１０が、ベイヤー配列における２行×２列の単位配列を構成するように配置される。画素アレイ部１０１では、この単位配列が繰り返し単位となり、行方向と列方向とからなるアレイ状に繰り返し配置されている。
図７４は、第１バリエーションに係るイメージセンサの断面構造例を示す垂直断面図である。図７５は、図７４におけるＩ－Ｉ断面を示す水平断面図である。図７４及び図７５に示すように、イメージセンサ１００は、例えば、入射光に対して上流側に配置されたＲＧＢ画素１０と下流側に配置されたＩＲ画素２０とが積層された積層型の撮像素子である。上流側では、例えば、赤色光（Ｒ）を選択的に透過させるカラーフィルタ３１ｒを備える１つのＲＧＢ画素１０と、緑色光（Ｇ）を選択的に透過させるカラーフィルタ３１ｇを備える２つのＲＧＢ画素１０と、青色光（Ｂ）を選択的に透過させるカラーフィルタ３１ｂを備える１つのＲＧＢ画素１０と、の４つのＲＧＢ画素１０が、ベイヤー配列における２行×２列の単位配列を構成するように配置される。画素アレイ部１０１では、この単位配列が繰り返し単位となり、行方向と列方向とからなるアレイ状に繰り返し配置されている。
【0209】
２行×２列で配置された４つのＲＧＢ画素１０からなる単位配列において、緑色光（Ｇ）を選択的に透過させる２つのカラーフィルタ３１ｇが対角線上に配置され、赤色光（Ｒ）および青色光（Ｂ）を選択的に透過させるカラーフィルタ３１ｒ及び３１ｂが、直交する対角線上に１つずつ配置される。カラーフィルタ３１ｒ、３１ｇ及び３１ｂのうちの１つが設けられた各ＲＧＢ画素１０の光電変換膜３４は、各カラーフィルタ３１に対応する色光を光電変換して電荷を発生させる。
【0210】
カラーフィルタ３１を透過した光のうち、可視光領域の光（赤色光（Ｒ）、緑色光（Ｇ）および青色光（Ｂ））は、それぞれ、各カラーフィルタ３１が設けられたＲＧＢ画素１０の光電変換膜３４で吸収され、それ以外の光、例えば、赤外光領域（例えば、７００ｎｍ以上１０００ｎｍ以下）の光（ＩＲ光）は、光電変換膜３４を透過する。この光電変換膜３４を透過したＩＲ光は、各ＲＧＢ画素１０に対して下流に配置されたＩＲ画素２０の光電変換部ＰＤ１において検出される。このように、第１バリエーションに係るイメージセンサ１００では、可視光画像および赤外光画像の両方を同時に生成可能となっている。
【0211】
２．２ 第２バリエーション
図７６は、第２バリエーションに係るイメージセンサの断面構造例を示す垂直断面図である。図７７は、図７６におけるＩＩ－ＩＩ断面を示す水平断面図である。上述した第１バリエーションでは、赤色光（Ｒ）、緑色光（Ｇ）および青色光（Ｂ）を選択的に透過させるカラーフィルタ３１が光電変換膜３４の上方（光入射側）に設けられた例を示したが、カラーフィルタ３１は、例えば、図７６に示したように、光電変換部ＰＤ１と光電変換部ＰＤ２との間に設けるようにしてもよい。
図７６は、第２バリエーションに係るイメージセンサの断面構造例を示す垂直断面図である。図７７は、図７６におけるＩＩ－ＩＩ断面を示す水平断面図である。上述した第１バリエーションでは、赤色光（Ｒ）、緑色光（Ｇ）および青色光（Ｂ）を選択的に透過させるカラーフィルタ３１が光電変換膜３４の上方（光入射側）に設けられた例を示したが、カラーフィルタ３１は、例えば、図７６に示したように、光電変換部ＰＤ１と光電変換部ＰＤ２との間に設けるようにしてもよい。
【0212】
第２バリエーションでは、例えば、カラーフィルタ３１が、少なくとも赤色光（Ｒ）を選択的に透過させるカラーフィルタ３１ｒと、少なくとも青色光（Ｂ）を選択的に透過させるカラーフィルタ３１ｂとが互いに対角線上に配置された構成を有している。入射光に対して上流側に位置する光電変換膜３４は、例えば緑色光に対応する波長を選択的に吸収するように構成されている。これにより、上流側の光電変換部ＰＤ１及びカラーフィルタ３１ｒ及び３１ｂの下方にそれぞれ配置された下流側の光電変換部ＰＤ２において、ＲＧＢ三原色に対応する信号を取得することが可能となる。第２バリエーションでは、一般的なベイヤー配列を有する撮像素子よりもＲＧＢ三原色それぞれの光電変換部ＰＤ１及びＰＤ２の受光面積を拡大することができるため、Ｓ／Ｎ比を向上させることが可能となる。
【0213】
３．撮像装置の構成例
図７８は、本開示を適用した電子機器としての撮像装置の一実施の形態の構成例を示すブロック図である。
図７８は、本開示を適用した電子機器としての撮像装置の一実施の形態の構成例を示すブロック図である。
【0214】
図７８の撮像装置２０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置２０００は、レンズ群２００１、固体撮像装置２００２、ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７、および電源部２００８からなる。ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、操作部２００７、および電源部２００８は、バスライン２００９を介して相互に接続されている。
【0215】
レンズ群２００１は、被写体からの入射光（像光）を取り込んで固体撮像装置２００２の撮像面上に結像する。固体撮像装置２００２は、上述した実施形態に係るイメージセンサ１００であってよい。固体撮像装置２００２は、レンズ群２００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路２００３に供給する。
【0216】
ＤＳＰ回路２００３は、固体撮像装置２００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ２００４に供給し、一時的に記憶させる。
【0217】
表示部２００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ２００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
【0218】
記録部２００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ２００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
【0219】
操作部２００７は、ユーザによる操作の下に、撮像装置２０００が持つ様々な機能について操作指令を発する。電源部２００８は、電源を、ＤＳＰ回路２００３、フレームメモリ２００４、表示部２００５、記録部２００６、および操作部２００７に対して適宜供給する。
【0220】
本技術を適用する電子機器は、画像取込部（光電変換部）にイメージセンサを用いる装置であればよく、撮像装置２０００のほか、撮像機能を有する携帯端末装置、画像読取部にイメージセンサを用いる複写機などがある。
【0221】
４．移動体への応用例
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0222】
図７９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0223】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図７９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
【0224】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0225】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0226】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0227】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0228】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0229】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
【0230】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0231】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0232】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図７９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0233】
図８０は、撮像部１２０３１の設置位置の例を示す図である。
【0234】
図８０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
【0235】
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0236】
なお、図８０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0237】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0238】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0239】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0240】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0241】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。図８０に例示する撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５等として、車両１２１００に搭載されてよい。撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５等に本開示に係る技術を適用することにより、撮像部１２０３１の感度を向上させることが可能となるため、より鮮明な画像をドライバ等に表示できるだけでなく、撮像部１２０３１で取得された画像を用いた各種処理の精度を向上させることも可能となる。
【0242】
５．内視鏡手術システムへの応用例
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
【0243】
図８１は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【0244】
図８１では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
【0245】
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【0246】
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【0247】
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ:Camera Control Unit）１１２０１に送信される。
【0248】
ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【0249】
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
【0250】
光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
【0251】
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【0252】
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【0253】
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【0254】
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【0255】
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【0256】
【0257】
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
【0258】
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【0259】
撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
【0260】
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
【0261】
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
【0262】
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
【0263】
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【0264】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
【0265】
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
【0266】
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
【0267】
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【0268】
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
【0269】
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
【0270】
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
【0271】
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【0272】
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
【0273】
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）、ＣＣＵ１１２０１（の画像処理部１１４１２）等）に適用され得る。これらの構成に本開示に係る技術を適用することにより、術者に対してより鮮明な画像を表示することが可能になるなどの効果を得ることができる。
【0274】
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
【0275】
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
【0276】
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
【0277】
なお、本技術は以下のような構成も取ることができる。
（１）
行列状に配列する複数の画素を備え、
前記画素それぞれは、
第１半導体層と、
前記第１半導体層の第１面側に配置された光電変換部と、
前記第１半導体層における前記第１面と反対側の第２面側に近接配置された蓄積電極と、
前記第１半導体層の前記第２面から延出する配線と、
前記配線を介して前記第１半導体層に接続された浮遊拡散領域と、
前記第１半導体層から前記配線を介して前記浮遊拡散領域への電荷の流路に電位障壁を形成する第１ゲートと、
を備える固体撮像装置。
（２）
前記第１ゲートは、前記光電変換部が光電変換により発生する電荷と同じ極性を備える固定電荷膜である
前記（１）に記載の固体撮像装置。
（３）
前記第１ゲートは、前記蓄積電極と同一平面に配置される
前記（１）又は（２）に記載の固体撮像装置。
（４）
前記第１ゲートは、前記蓄積電極を挟んで前記浮遊拡散領域と反対側に配置される
前記（１）又は（２）に記載の固体撮像装置。
（５）
前記第１ゲートは、前記蓄積電極を挟んで前記第１半導体層と反対側に配置される
前記（１）又は（２）に記載の固体撮像装置。
（６）
前記第１ゲートの一部は、前記第１半導体層の主平面と垂直な方向において前記蓄積電極と重畳する
前記（４）又は（５）に記載の固体撮像装置。
（７）
前記画素それぞれは、隣接する画素との境界に配置され、各画素から隣接画素への電荷の流出を抑制する電位障壁を形成するシールド層をさらに備える
前記（１）～（６）の何れか１つに記載の固体撮像装置。
（８）
前記シールド層は、前記光電変換部が光電変換により発生する電荷と同じ極性を備える固定電荷膜である
前記（７）に記載の固体撮像装置。
（９）
前記シールド層は、前記蓄積電極と同一平面に配置される
前記（７）又は（８）に記載の固体撮像装置。
（１０）
前記シールド層は、前記蓄積電極を挟んで前記浮遊拡散領域と反対側に配置される
前記（７）又は（８）に記載の固体撮像装置。
（１１）
前記シールド層は、前記蓄積電極を挟んで前記第１半導体層と反対側に配置される
前記（７）又は（８）に記載の固体撮像装置。
（１２）
前記シールド層の一部は、前記第１半導体層の主平面と垂直な方向において前記蓄積電極と重畳する
前記（１０）又は（１１）に記載の固体撮像装置。
（１３）
前記画素それぞれは、
前記第１ゲートよりも前記浮遊拡散領域に近い位置で前記配線に近接配置された第２ゲートと、
前記第１ゲートと前記第２ゲートとの間の位置で前記配線に近接配置されたメモリ電極と、
をさらに備える前記（１）～（１２）の何れか１つに記載の固体撮像装置。
（１４）
前記画素それぞれは、前記第１半導体層と前記浮遊拡散領域との間に位置する第２半導体層をさらに備え、
前記配線は、
前記第１半導体層から延出して前記第２半導体層に接続する第１配線と、
前記第２半導体層から延出して前記浮遊拡散領域に接続する第２配線と、
を備え、
前記第１ゲートは、前記第１配線に近接配置され、
前記メモリ電極は、前記第２半導体層に近接配置され、
前記第２ゲートは、前記第２配線に近接配置される
前記（１３）に記載の固体撮像装置。
（１５）
前記配線の断面は、円形または多角形である
前記（１）～（１４）の何れか１つに記載の固体撮像装置。
（１６）
前記配線は、前記第１半導体層から前記浮遊拡散領域にかけて縮径するテーパー形状を備える
前記（１）～（１５）の何れか１つに記載の固体撮像装置。
（１７）
前記複数の画素のうち隣接する画素は、共通の前記浮遊拡散領域に接続される
前記（１）～（１６）の何れか１つに記載の固体撮像装置。
（１８）
前記光電変換部は、有機膜である
前記（１）～（１７）の何れか１つに記載の固体撮像装置。
（１９）
前記第１半導体層は、
前記光電変換部に接触する第１層と、
前記第１層を挟んで前記光電変換部と反対側に位置する第２層とを備える
前記（１）～（１８）の何れか１つに記載の固体撮像装置。
（２０）
前記（１）～（１９）の何れか１つに記載の固体撮像装置と、
前記固体撮像装置に入射光の像を結像するレンズと、
前記固体撮像装置から出力された信号に対して所定の処理を実行する処理回路と、
を備える電子機器。
（１）
行列状に配列する複数の画素を備え、
前記画素それぞれは、
第１半導体層と、
前記第１半導体層の第１面側に配置された光電変換部と、
前記第１半導体層における前記第１面と反対側の第２面側に近接配置された蓄積電極と、
前記第１半導体層の前記第２面から延出する配線と、
前記配線を介して前記第１半導体層に接続された浮遊拡散領域と、
前記第１半導体層から前記配線を介して前記浮遊拡散領域への電荷の流路に電位障壁を形成する第１ゲートと、
を備える固体撮像装置。
（２）
前記第１ゲートは、前記光電変換部が光電変換により発生する電荷と同じ極性を備える固定電荷膜である
前記（１）に記載の固体撮像装置。
（３）
前記第１ゲートは、前記蓄積電極と同一平面に配置される
前記（１）又は（２）に記載の固体撮像装置。
（４）
前記第１ゲートは、前記蓄積電極を挟んで前記浮遊拡散領域と反対側に配置される
前記（１）又は（２）に記載の固体撮像装置。
（５）
前記第１ゲートは、前記蓄積電極を挟んで前記第１半導体層と反対側に配置される
前記（１）又は（２）に記載の固体撮像装置。
（６）
前記第１ゲートの一部は、前記第１半導体層の主平面と垂直な方向において前記蓄積電極と重畳する
前記（４）又は（５）に記載の固体撮像装置。
（７）
前記画素それぞれは、隣接する画素との境界に配置され、各画素から隣接画素への電荷の流出を抑制する電位障壁を形成するシールド層をさらに備える
前記（１）～（６）の何れか１つに記載の固体撮像装置。
（８）
前記シールド層は、前記光電変換部が光電変換により発生する電荷と同じ極性を備える固定電荷膜である
前記（７）に記載の固体撮像装置。
（９）
前記シールド層は、前記蓄積電極と同一平面に配置される
前記（７）又は（８）に記載の固体撮像装置。
（１０）
前記シールド層は、前記蓄積電極を挟んで前記浮遊拡散領域と反対側に配置される
前記（７）又は（８）に記載の固体撮像装置。
（１１）
前記シールド層は、前記蓄積電極を挟んで前記第１半導体層と反対側に配置される
前記（７）又は（８）に記載の固体撮像装置。
（１２）
前記シールド層の一部は、前記第１半導体層の主平面と垂直な方向において前記蓄積電極と重畳する
前記（１０）又は（１１）に記載の固体撮像装置。
（１３）
前記画素それぞれは、
前記第１ゲートよりも前記浮遊拡散領域に近い位置で前記配線に近接配置された第２ゲートと、
前記第１ゲートと前記第２ゲートとの間の位置で前記配線に近接配置されたメモリ電極と、
をさらに備える前記（１）～（１２）の何れか１つに記載の固体撮像装置。
（１４）
前記画素それぞれは、前記第１半導体層と前記浮遊拡散領域との間に位置する第２半導体層をさらに備え、
前記配線は、
前記第１半導体層から延出して前記第２半導体層に接続する第１配線と、
前記第２半導体層から延出して前記浮遊拡散領域に接続する第２配線と、
を備え、
前記第１ゲートは、前記第１配線に近接配置され、
前記メモリ電極は、前記第２半導体層に近接配置され、
前記第２ゲートは、前記第２配線に近接配置される
前記（１３）に記載の固体撮像装置。
（１５）
前記配線の断面は、円形または多角形である
前記（１）～（１４）の何れか１つに記載の固体撮像装置。
（１６）
前記配線は、前記第１半導体層から前記浮遊拡散領域にかけて縮径するテーパー形状を備える
前記（１）～（１５）の何れか１つに記載の固体撮像装置。
（１７）
前記複数の画素のうち隣接する画素は、共通の前記浮遊拡散領域に接続される
前記（１）～（１６）の何れか１つに記載の固体撮像装置。
（１８）
前記光電変換部は、有機膜である
前記（１）～（１７）の何れか１つに記載の固体撮像装置。
（１９）
前記第１半導体層は、
前記光電変換部に接触する第１層と、
前記第１層を挟んで前記光電変換部と反対側に位置する第２層とを備える
前記（１）～（１８）の何れか１つに記載の固体撮像装置。
（２０）
前記（１）～（１９）の何れか１つに記載の固体撮像装置と、
前記固体撮像装置に入射光の像を結像するレンズと、
前記固体撮像装置から出力された信号に対して所定の処理を実行する処理回路と、
を備える電子機器。
【符号の説明】
【0278】
１ 電子機器
１０、１０－１～１０－Ｎ、１０Ａ、１０ａ、１０ｂ ＲＧＢ画素
１１、１５ 転送ゲート
１２、２２ リセットトランジスタ
１３、２３ 増幅トランジスタ
１４、２４ 選択トランジスタ
１６ メモリ電極
２０ ＩＲ画素
２１ 転送トランジスタ
２５ 排出トランジスタ
３１、３１ｒ、３１ｇ、３１ｂ カラーフィルタ
３２ 封止膜
３３ 透明電極
３４ 光電変換膜
３５ 半導体層
３５Ａ 第１半導体層
３５Ｂ 第２半導体層
３５ａ 第１層
３５ｂ 第２層
３６ 読出し電極
３７ 蓄積電極
４１ ＩＲフィルタ
４２ ｐウェル領域
４３ ｐ型半導体領域
４４ ｎ型半導体領域
４５ 縦型トランジスタ
５１ オンチップレンズ
５２ 平坦化膜
５３ 絶縁層
５４ 画素分離部
５５ 固定電荷膜
５６ 層間絶縁膜
５７、５７Ｂ シールド電極
５８、５９ 電荷
６０ 半導体配線
６１～６６、７２、７３ 配線
６７ シールド電荷膜
８１、８３、８４ 固定電荷膜
８１ａ 開口
８２ 絶縁膜
９１ ゲート電極
１００ イメージセンサ
１０１ 画素アレイ部
１０２ 垂直駆動回路
１０３ 信号処理回路
１０３ａ ＡＤ変換回路
１０４ 水平駆動回路
１０５ システム制御回路
１０８ データ処理部
１０９ データ格納部
１１０、１１０Ａ 単位画素
１２１ 受光チップ
１２２ 回路チップ
９０１ 被写体
１０１０ レーザ光源
１０１１ 光源駆動部
１０１２ ＶＣＳＥＬ
１０２１ センサ制御部
１０２２ 受光部
１０３０ 照射レンズ
１０４０ 撮像レンズ
１０５０ システム制御部
１１００ アプリケーションプロセッサ
ＬＤ 画素駆動線
ＭＥＭ メモリ
ＰＤ１、ＰＤ２ 光電変換部
ＶＳＬ、ＶＳＬ１、ＶＳＬ２ 垂直信号線
１０、１０－１～１０－Ｎ、１０Ａ、１０ａ、１０ｂ ＲＧＢ画素
１１、１５ 転送ゲート
１２、２２ リセットトランジスタ
１３、２３ 増幅トランジスタ
１４、２４ 選択トランジスタ
１６ メモリ電極
２０ ＩＲ画素
２１ 転送トランジスタ
２５ 排出トランジスタ
３１、３１ｒ、３１ｇ、３１ｂ カラーフィルタ
３２ 封止膜
３３ 透明電極
３４ 光電変換膜
３５ 半導体層
３５Ａ 第１半導体層
３５Ｂ 第２半導体層
３５ａ 第１層
３５ｂ 第２層
３６ 読出し電極
３７ 蓄積電極
４１ ＩＲフィルタ
４２ ｐウェル領域
４３ ｐ型半導体領域
４４ ｎ型半導体領域
４５ 縦型トランジスタ
５１ オンチップレンズ
５２ 平坦化膜
５３ 絶縁層
５４ 画素分離部
５５ 固定電荷膜
５６ 層間絶縁膜
５７、５７Ｂ シールド電極
５８、５９ 電荷
６０ 半導体配線
６１～６６、７２、７３ 配線
６７ シールド電荷膜
８１、８３、８４ 固定電荷膜
８１ａ 開口
８２ 絶縁膜
９１ ゲート電極
１００ イメージセンサ
１０１ 画素アレイ部
１０２ 垂直駆動回路
１０３ 信号処理回路
１０３ａ ＡＤ変換回路
１０４ 水平駆動回路
１０５ システム制御回路
１０８ データ処理部
１０９ データ格納部
１１０、１１０Ａ 単位画素
１２１ 受光チップ
１２２ 回路チップ
９０１ 被写体
１０１０ レーザ光源
１０１１ 光源駆動部
１０１２ ＶＣＳＥＬ
１０２１ センサ制御部
１０２２ 受光部
１０３０ 照射レンズ
１０４０ 撮像レンズ
１０５０ システム制御部
１１００ アプリケーションプロセッサ
ＬＤ 画素駆動線
ＭＥＭ メモリ
ＰＤ１、ＰＤ２ 光電変換部
ＶＳＬ、ＶＳＬ１、ＶＳＬ２ 垂直信号線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】