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特許 7873803出願番号 特願 2022-155464
半導体装置の製造方法
出願人 国立大学法人名古屋大学（識別番号 504139662）
2026年 特許公開件数ランキング 238位 131件（※）
2026年 特許取得件数ランキング 284位 121件（※）
出願人 国立大学法人 名古屋工業大学（識別番号 304021277）
2026年 特許公開件数ランキング 986位 37件（※）
2026年 特許取得件数ランキング 1306位 25件（※）
公報発行日 2026年6月15
公報URL https://ipforce.jp/patent-jp-P_B1-7873803 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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技術分野
半導体装置の製造方法
発明が解決しようとする課題[発明の詳細な説明]から抜粋
サーマルリフローによって形成されるレジスト層は、開口の端部に向けてなだらかに厚みが徐々に小さくなる形状を有する。そのため、サーマルリフローによるレジスト開口を利用してレジスト層の下側層をエッチングしてエッチング開口を形成すると、レジスト開口の外側においても下側層がエッチングされ、レジスト開口に比べて大きな開口幅を有するエッチング開口が形成される。したがって、リフロー後のレジスト開口の開口幅が０．１５μｍ程度であったとしても、エッチング開口の開口幅を０．１５μｍ程度とすることは困難である。
課題を解決するための手段[発明の詳細な説明]から抜粋
本開示のある態様は、半導体装置の製造方法である。この方法は、半導体基板上に半導体または絶縁体から構成される特定層を形成する工程と、特定層上に第１レジスト層を形成する工程と、第１レジスト層を露光および現像し、ダミー開口幅を有する第１ダミー開口および第２ダミー開口と、ダミー開口幅よりも大きい第１開口幅を有し、第１ダミー開口と第２ダミー開口の間に設けられるメイン開口とを第１レジスト層に形成する工程・・・ 続きを知財ポータルサイト IP Force にログインして見る
発明の効果[発明の詳細な説明]から抜粋
本開示によれば、光学露光を利用して、より小さな開口幅を有するエッチング開口を形成できる。
この特許の権利範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】
図１（ａ）～（ｅ）は、第１エッチング開口の形成方法を模式的に示す断面図である。
【図2】
現像後のレジスト層に形成されるメイン開口、第１ダミー開口および第２ダミー開口を模式的に示す上面図である。
【図3】
リフロー前の第１開口幅、リフロー後の第２開口幅およびエッチング後の第３開口幅の関係性の一例を示すグラフである。
【図4】
予備実験に用いたマスクの開口パターンを模式的に示す平面図である。
【図5】
マスク開口幅と、レジスト層のリフロー前後の開口幅との関係性の一例を示すグラフである。
【図6】
マスクの開口幅およびピッチと、レジスト層のリフロー前後の開口幅の縮小量との関係性の一例を示すグラフである。
【図7】
実施例に係るマスクの開口パターンを模式的に示す平面図である。
【図8】
ダミー開口の個数とリフロー後のレジスト開口幅との関係性の一例を示すグラフである。
【図9】
露光量とリフロー後のレジスト開口幅との関係性の一例を示すグラフである。
【図10】
リフロー温度とリフロー後のレジスト開口幅との関係性の一例を示すグラフである。
【図11】
リフロー時間とエッチング開口幅との関係性の一例を示すグラフである。
【図12】
第２半導体装置の構造を模式的に示す断面図である。
【図13】
図１３（ａ）～（ｄ）は、半導体装置の製造工程を模式的に示す断面図である。
【図14】
図１４（ａ）～（ｂ）は、半導体装置の製造工程を模式的に示す断面図である。
【図15】
半導体装置のゲート長のばらつきを示すヒストグラムである。
【図16】
メインマスク開口幅と半導体装置の最大ドレイン電流の関係性の一例を示すグラフである。
【図17】
半導体装置の逆方向耐圧特性の一例を示すグラフである。
【図18】
メインマスク開口幅と半導体装置のゲートリーク電流の関係性の一例を示すグラフである。
【図19】
第３半導体装置の構造を模式的に示す断面図である。
【図20】
図２０（ａ）～（ｃ）は、半導体装置の製造工程を模式的に示す断面図である。
【図21】
第４半導体装置の構造を模式的に示す断面図である。
【図22】
図２２（ａ）～（ｄ）は、半導体装置の製造工程を模式的に示す断面図である。
代表図 図1本件の代表的な図
１０…半導体基板、１２…特定層、１２ａ…エッチング開口、１４…レジスト層、１４ａ…メイン開口、１４ｂ…第１ダミー開口、１４ｃ…第２ダミー開口、１６…マスク、１６ａ…メインマスク開口、１６ｂ…第１ダミーマスク開口、１６ｃ…第２ダミーマスク開口、２０…マスク、３０，３０Ａ，３０Ｂ…半導体装置、３２…半導体基板、３４…ソース電極、３６…ドレイン電極、５２…電子供給層、３８…絶縁層、４０，４０Ａ，４０Ｂ…ゲート電極、４２…ゲート開口、４４…埋込部、４６…フィールドプレート、４８…ヘッド部、５０…チャネル層、５２…電子供給層、５４…素子分離領域、５８，５８Ａ，５８Ｂ…電極層、６０…第１レジスト層、６０ｄ…メイン開口、６２，６２Ａ，６２Ｂ…第２レジスト層、６４Ｂ…第３レジスト層。
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