特許7903804IP Force 特許公報全文掲載

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技術分野

所定の演算処理を実行するために好適なメモリ回路および演算回路を有する演算処理装置に関するものである。

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、のような視覚情報と自己位置の相関関係を記憶することで高度な空間認識を行うためには、学習に膨大な記憶容量を必要とし、ハードウェア実装を行うことが困難である。すなわち、前記処理をハードウェア実装するためには、空間内に配置されたオブジェクトに関する視覚情報を自己の位置情報と関連付けて記憶するための記憶装置を必要とする。またこの際、空間位置に曖昧性を持たせるために、所定位置を中心として、所定の広がりを有する範囲内に前記空間内に配置されたオブジェクトに関する視覚情報を記憶することが望まれる。

課題を解決するための手段[発明の詳細な説明]から抜粋

目的を達成するために、本発明の演算処理装置は、所定の広がりを有する空間内で生じた事象に関するデータを記憶するメモリブロックを複数有し、さらに前記データに対して所定の演算を実行する演算回路と、メモリブロックに保持されたデータの読み出しと書き込み、および演算回路における演算処理を制御する制御回路を有する演算処理装置であって、前記メモリブロックは、空間情報と相関を有する異なる事象に関するデータ・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明によれば、空間内で生じた事象の情報と空間情報の相関関係を学習するための知的処理をハードウェアとして効率的に実装することが可能となる。また、演算回路をメモリ素子の近傍に構成した場合、読み出し・書き込み配線を駆動するために必要となる電力消費量を削減することが可能となる。

この特許の権利範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 第1実施形態における演算処理装置のブロック図。
【図2】 第1実施形態における海馬-嗅内皮質モデルの概略図。
【図3】 第１実施形態における事象ごとの重み情報の記憶に関する図。
【図4】 第1実施形態における重み分布の例を示す図。
【図5】 第1実施形態における重み分布の値の例を示す図。
【図6】 第1実施形態における重み情報の加算に関する図。
【図7】 第1実施形態におけるメモリ回路の構成図。
【図8】 第1実施形態におけるメモリ回路の構成図。
【図9】 第1実施形態における演算回路の構成図。
【図10】 第1実施形態における事象種別検出装置および空間位置検出装置の図。
【図11】 第1実施形態における処理のフローチャート。
【図12】 第1実施形態におけるメモリ回路の構成図。
【図13】 第２実施形態における演算処理装置のブロック図。
【図14】 第２実施形態におけるメモリ演算回路の構成図。
【図15】 第２実施形態におけるメモリ演算ブロックの構成図。
【図16】 第２実施形態におけるメモリ演算素子の構成図。
【図17】 第２実施形態におけるメモリ演算回路の座標指定方法。
【図18】 第２実施形態における処理のフローチャート。
【図19】 第２実施形態における加算処理のタイミングチャート。
【図20】 第２実施形態における加算処理のタイミングチャート。
【図21】 第２実施形態におけるメモリ回路に記憶した値の例。
【図22】 第２実施形態におけるメモリ回路に記憶した値の例。
【図23】 第３実施形態における演算処理装置のブロック図。
【図24】 第３実施形態における演算処理装置のブロック図。
【図25】 第３実施形態における演算回路の構成例。
【図26】 第３実施形態におけるメモリ演算素子の構成図。
【図27】 第３実施形態における減算処理のタイミングチャート。
【図28】 第４実施形態におけるメモリ回路の構成図。
【図29】 第４実施形態におけるメモリ演算ブロックの構成図。
【図30】 第２実施形態における変形例の演算処理装置のブロック図。
【図31】 第２実施形態における変形例のメモリ演算ブロックの構成図。

代表図 図1本件の代表的な図

１００、２００、３００、４００ 演算処理装置 １ メモリブロック ２、５４ メモリ回路 ３、４９ 演算回路 ４ メモリ制御回路 ５、６、１７、２３ 入力ポート ７、１８、２４ 出力ポート ８ 場所細胞 ９ キュー細胞 １０ 連結細胞 １１ エージェント １２～１５ 空間内の位置 １６ 重み分布 １９ 加算器 ２０～２２ レジスタ ２５ 事象種別検出装置 ２６ 空間位置検出装置 ２７～３４、４２～４８ 処理項目 ３５、５０、５５、５７ メモリ演算ブロック ３６、５１、５６ メモリ演算回路 ３７ メモリ演算制御回路 ３８、５３ メモリ演算素子 ３９ 演算制御回路 ４０ トグルフリップフロップ回路 ４１ XOR回路 ５２ 加減算器

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