特許7908101IP Force 特許公報全文掲載

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コンピュータバスアーキテクチャの改良を含む、コンピュータアーキテクチャにおける改良に関する。ペリフェラルコンポーネント相互接続エクスプレス(PCIe)デバイスおよびPCIeプロトコルといったものであり、帯域外(out-of-band、OOB)通信を使用する決定論的リンクトレーニング、並びに、異なるパワーアップ状態の最中の列挙（enumeration）最適化を可能にする。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

図面において、類似の番号は、異なる図面において同一または類似のコンポーネントまたは機能を記述し得る。異なる文字のサフィックスを有する類似の番号は、類似の要素の異なるインスタンスを表わすことができる。いくつかの添付の図面の図において、例として示されており、そして、限定するものではない。
【図1】 図1は、いくつかの実施形態に従った、PCIe設定信号のタイミング図である。
【図2】 図2は、いくつかの実施形態に従った、例示的なPCIeカードのブロック図である。
【図3】 図3は、いくつかの実施形態に従った、PCIeリンクトレーニングをトリガするために、デバイス状態アップデートを使用する、例示的なPCIeインターフェイスカードのブロック図である。
【図4】 図4は、いくつかの実施形態に従った、図3のPCIeインターフェイスカードに関連する例示的な状態図を示している。
【図5】 図5は、いくつかの実施形態に従った、PCI列挙（enumeration）最適化のための技術を使用した、コンピューティングデバイスのブロック図である。
【図6】 図6は、いくつかの実施形態に従った、例示的なブートフローのブロック図である。
【図7】 図7は、いくつかの実施形態に従った、PCI列挙最適化のための技術を使用する、例示的なブートフローのブロック図である。
【図8】 図8は、いくつかの実施形態に従った、コンピューティングデバイスにおけるブートシーケンスの最中のPCI列挙最適化のための方法に係るフロー図を示している。
【図9】 図9は、システムレベルのダイアグラムであり、本開示に記載されるようなPCIeインターフェイスカードを含み得る、例示的な電子デバイス(例えば、システム)の一例を示している。
【図10】 図10は、いくつかの実施形態に従った、帯域外(OOB)インターフェイスを介したデバイスステータスアップデートを使用する、PCIeインターフェイスカードを構成するための方法に係るフローチャートを示している。
【図11】 図11は、ここにおいて説明されるオペレーション／技術(例えば、方法論)のうちいずれか１つ以上が実行され得る、例示的なマシンのブロック図を示している。

代表図 図1本件の代表的な図

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