特許7910318IP Force 特許公報全文掲載

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技術分野

半導体装置

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかし、回路パターンの面積を縮小すると、回路パターンを導通する電流に対する配線抵抗が増加してしまう。また、配線抵抗が増加するとその部分にジュール熱が発する。発熱した部分の近くに半導体チップが配置されていると、当該半導体チップの温度が上昇し、故障してしまうおそれがある。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の一観点によれば、半導体装置は、裏面に第１主電極を、おもて面に第２主電極をそれぞれ備える半導体チップと、前記第１主電極または前記第２主電極の少なくとも一方に電気的に接続されて、おもて面に導電部材が配置される配線層と、を含む。また、前記配線層は、おもて面に前記半導体チップの前記裏面が接合されるチップ領域を含む第１部分と、おもて面に外部接続端子が接合される端子領域を含む第２部分と、前記第１・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

構成の半導体装置は、配線抵抗の増加を抑制して、故障の発生を防止することができ、信頼性の低下を防止する。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 第１の実施の形態の半導体モジュールの平面図である。
【図2】 第１の実施の形態の半導体モジュールに含まれる絶縁回路基板の平面図である。
【図3】 第１の実施の形態の半導体モジュールの断面図（その１）である。
【図4】 第１の実施の形態の半導体モジュールの断面図（その２）である。
【図5】 第１の実施の形態（変形例１－１）の半導体モジュールの要部断面図（その１）である。
【図6】 第１の実施の形態（変形例１－１）の半導体モジュールの要部断面図（その２）である。
【図7】 第１の実施の形態（変形例１－２）の半導体モジュールの要部断面図である。
【図8】 第１の実施の形態（変形例１－３）の半導体モジュールの要部断面図である。
【図9】 第２の実施の形態の半導体モジュールの要部断面図（その１）である。
【図10】 第２の実施の形態の半導体モジュールの要部断面図（その２）である。
【図11】 第２の実施の形態（変形例２－１）の半導体モジュールの要部断面図（その１）である。
【図12】 第２の実施の形態（変形例２－１）の半導体モジュールの要部断面図（その２）である。
【図13】 第２の実施の形態（変形例２－２）の半導体モジュールの要部断面図である。

代表図 図1本件の代表的な図

１ 半導体モジュール ２ ケース ３ 外枠 ３ａ，３ｃ，２１ａ，２１ｃ 長辺 ３ｂ，３ｄ，２１ｂ，２１ｄ 短辺 ３ｅ 収納部 ５ 出力端子 ５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ 内部接合部 ６ 正極端子 ７ 負極端子 ８ ベース基板 ９ 封止部材 １０ 半導体ユニット ２０ 絶縁回路基板 ２１ 絶縁板 ２１ｅ，２１ｆ，２１ｇ，２１ｈ 角部 ２２ 金属板 ３１，３２，３３，３４，３５，３６，３７ａ，３７ｂ，３７ｃ 回路パターン ３１ａ，３２ａ 第１部分 ３１ａ１，３２ａ１ チップ領域 ３１ｂ，３２ｂ 第２部分 ３１ｂ１，３２ｂ１ 端子領域 ３１ｃ，３２ｃ 配線部分 ４０ａ，４０ｂ，４０ｃ，４０ｄ 半導体チップ ４１ａ，４１ｂ，４１ｃ，４１ｄ 制御電極 ５０ａ，５０ｂ，５０ｃ，５０ｄ リードフレーム ５１ａ，５１ｂ，５１ｄ パターン接合部 ５２ａ，５２ｂ，５２ｄ 第１鉛直連係部 ５３ｂ，５３ｄ 水平連係部 ５４ｂ，５４ｄ 第２鉛直連係部 ５５ｂ，５５ｄ チップ接合部 ６０，６０ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅ 導電部材 ６１，６３ 平板部 ６２ 支持部 ６４ 溝部 ６５ａ，６５ｂ 脚部 ６６ 円柱部

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