特許 7914110出願番号特願 2023-542996
ＰＵＣＣＨＳセルのアクティブ化のための早期ＰＤＣＣＨオーダの実現

出願人ノキア　テクノロジーズ　オサケユイチア（識別番号 515076873）

2026年特許公開件数ランキング 139位 173件（※）

2026年特許取得件数ランキング 132位 154件（※）

公報発行日　2026年9月1

公報URL　https://ipforce.jp/patent-jp-P_B1-7914110　ログイン済みの方はこのURLへ

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※ 共同出願を含む

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本発明の例示的な実施形態による教示は、総じて、セカンダリセルのアクティブ化に関し、より具体的には、物理アップリンク制御チャネルのセカンダリセルのアクティブ化のための早期の物理ダウンリンク制御チャネルオーダを実現すること

本開示の様々な実施形態のおよび他の態様、特徴、および利点は、添付の図面を参照した以下の詳細な説明からより完全に明らかになるであろう。図面は、本開示の実施形態の理解を容易にするために図示されており、必ずしも縮尺通りに描かれていない。

【図1】図１は、ＬＴＥＰＵＣＣＨＳセルアクティブ化遅延条件を示す。

【図2】図２は、可能なＬＴＥＰＤＣＣＨオーダタイミングを示す。

【図3】図３は、無線における単一のＳセルアクティブ化遅延を示す。

【図4】図４は、レガシー動作を使用して、本発明の例示的な実施形態に従った動作を使用して、ＰＵＣＣＨＳセルのＰＤＣＣＨオーダをトリガする方法を示す。

【図5】図５は、本発明の例示的な実施形態に従って、レガシー動作および使用動作を使用してＰＵＣＣＨＳセルのＰＤＣＣＨオーダをトリガする方法を示す。

【図6】図６は、本発明の例示的な実施形態に従ったレガシー方法と提案方法との間のＰＵＣＣＨＳセルアクティブ化タイミングの比較を示す。

【図7】図７は、本発明の例示的な実施形態に従って複数のＳセルがアクティブ化されるときのそれぞれのＳセルにおけるアクティブ化タイミングを示す。

【図8】図８は、本発明の様々な態様を実施する際に使用される様々なデバイスの高レベルブロック図を示す。

【図9A】図９Ａは、装置によって実行され得る本発明の例示的な実施形態に従った方法を示す。

【図9B】図９Ｂは、装置によって実行され得る本発明の例示的な実施形態に従った方法を示す。

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