特許7920645IP Force 特許公報全文掲載

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技術分野

制御回路およびスイッチング電源

発明が解決しようとする課題[発明の詳細な説明]から抜粋

スイッチング電源の制御回路の回路規模を低減する。

課題を解決するための手段[発明の詳細な説明]から抜粋

課題を解決するために、本発明の第１の態様においては、スイッチング電源のトランスに流れる主電流をスイッチング制御するスイッチング素子のスイッチングサイクルにおけるオン期間およびオフ期間を制御し、前記スイッチングサイクルにおいて無効期間が経過した後に過電流を検出した場合に前記スイッチング素子をオフさせ、前記スイッチングサイクルにおいて前記スイッチング素子をオンしておく期間を最小期間以上に制御・・・　続きを知財ポータルサイト IP Force にログインして見る

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 本発明の一つのスイッチング電源２００の一例を示す図である。
【図2】 制御回路１００の構成例を示す図である。
【図3】 共通タイマ部３００の構成例を示す図である。
【図4】 軽負荷状態（ＶｓｔｂＬ＝Ｌ）における制御回路１００の動作例を示すタイミングチャートである。
【図5】 通常負荷状態（ＶｓｔｂＬ＝Ｈ）における制御回路１００の動作例を示すタイミングチャートである。
【図6】 発振周波数制御部２４および発振器２６の構成例を示す図である。
【図7】 発振器２６の発振周波数と、Ｖｆｂ電圧との関係を示す図である。
【図8】 ＲＴ端子における電圧と、Ｖｆｂ電圧との関係を示す図である。
【図9】 コンデンサＣ０の充電電圧の波形を示す図である。
【図10】 制御信号ＯＵＴのオン幅（パルス幅）と、Ｖｆｂ電圧との関係を示す図である。

代表図 図1本件の代表的な図

１０・・・ヒステリシス回路、１１・・・内部電源、１３・・・保護回路、１４・・・保護ダイオード、２０・・・制御信号出力部、２２・・・ＰＷＭ回路、２４・・・発振周波数制御部、２６・・・発振器、３０・・・セットリセット回路、３１・・・論理積回路、３２・・・制御パルス生成部、３３・・・インバータ、３４・・・論理積回路、３６・・・電圧比較部、３８・・・基準電圧生成部、４０・・・電流源、４６・・・トランジスタ、４８・・・インバータ、５４・・・論理積回路、６０・・・負荷判定部、６２・・・停止判定部、６８・・・抵抗、１００・・・制御回路、１１０・・・第１保護部、２００・・・スイッチング電源、２０５・・・電源回路、２１０・・・一次側回路、２２０・・・二次側回路、２３０・・・電源回路、２４０・・・電圧検出部、３００・・・共通タイマ部、３０２・・・共通コンデンサ、３０４・・・インバータ、３０５・・・比較部、３０６・・・インバータ、３１０・・・充放電制御部、３１１、３１２・・・電流源、３１３・・・論理和回路、３１４・・・スイッチ、３１５・・・インバータ、３１６、３１７・・・スイッチ、３２１・・・無効期間出力部、３２２・・・最小期間出力部、３３２・・・第１ワンショット回路、３３４・・・論理積回路、３３６・・・インバータ、３３８・・・第２ワンショット回路、３４０、３４２・・・スイッチ、３４６、３４８・・・論理和回路、３５０・・・フリップフロップ、３５２・・・リセット制御部、３５４・・・インバータ、４０２・・・増幅器、４０６・・・電源、４１０・・・増幅器、４１６・・・トランジスタ

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