以下の説明は、好ましい実施形態の詳細を、以下の図面を参照して提供する。
【図1】
本発明の一実施形態による、n型デバイス及びp型デバイスを含む複数のトランジスタデバイスを有する集積チップの上面図である。
【図2】
本発明の一実施形態による、2つの別個のタイプの犠牲層を含む、基板上の半導体層のスタックの形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図3】
本発明の一実施形態による、n型デバイス及びp型デバイスを形成するために使用してもよい別個の領域への層のスタックのパターニングを示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図4】
本発明の一実施形態による、パターニングされたスタックの周りの充填材の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図5】
本発明の一実施形態による、別個のデバイススタックの中へのデバイス領域のパターニングを示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図6】
本発明の一実施形態による、他の半導体層をデバイススタックに保存する選択的なエッチングを使用する1つのタイプの犠牲半導体層の除去を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図7】
本発明の一実施形態による、犠牲層の選択的除去によって残された隙間における、一組のエッチングストップ層の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図8】
本発明の一実施形態による、デバイススタックを分離するための誘電体構造の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図9】
本発明の一実施形態による、ソース/ドレイン構造の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図10】
本発明の一実施形態による、基礎をなす基板層まで下方に貫通するソース/ドレイン構造のための電気接点の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図11】
本発明の一実施形態による、バックエンド層及びキャリア層の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図12】
本発明の一実施形態による、最下部のエッチングストップ層を露出させるために除去された余分な基板材料を有する反転されたチップを示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図13】
本発明の一実施形態による、表側デバイスの中へのオーバーエッチングを防止するためにエッチングストップ層上で停止する、基板の中へのトレンチのエッチングを示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図14】
本発明の一実施形態による、トレンチにおける埋め込みパワーレールの形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図15】
本発明の一実施形態による、埋め込みパワーレールに接続するための裏側配電ネットワークの形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図16】
本発明の一実施形態による、埋め込みパワーレールを有する集積チップを製造する方法のブロック/フロー図である。