特許7924732IP Force 特許公報全文掲載

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技術分野

概して、集積チップ製造に関し、より具体的には、裏側パワーレール及び裏側配電ネットワークを有する集積チップの製造

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、デバイスのサイズが小型化され、互いに近接して配置されるので、セル空間の間に埋め込みパワーレールを形成することが困難になる。

課題を解決するための手段[発明の詳細な説明]から抜粋

集積チップを形成する方法は、第１の犠牲層の上方のデバイススタックを含む層のスタックを基板の上方に形成することを含む。第１の犠牲層が第１のエッチングストップ層と置き換えられる。基板が除去され、層のスタックの基板側が露出される。層のスタックの基板側がエッチングされてトレンチが形成され、第１のエッチングストップ層上で停止される。トレンチにおいて導電線が形成される。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

以下の説明は、好ましい実施形態の詳細を、以下の図面を参照して提供する。
【図1】 本発明の一実施形態による、ｎ型デバイス及びｐ型デバイスを含む複数のトランジスタデバイスを有する集積チップの上面図である。
【図2】 本発明の一実施形態による、２つの別個のタイプの犠牲層を含む、基板上の半導体層のスタックの形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図3】 本発明の一実施形態による、ｎ型デバイス及びｐ型デバイスを形成するために使用してもよい別個の領域への層のスタックのパターニングを示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図4】 本発明の一実施形態による、パターニングされたスタックの周りの充填材の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図5】 本発明の一実施形態による、別個のデバイススタックの中へのデバイス領域のパターニングを示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図6】 本発明の一実施形態による、他の半導体層をデバイススタックに保存する選択的なエッチングを使用する１つのタイプの犠牲半導体層の除去を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図7】 本発明の一実施形態による、犠牲層の選択的除去によって残された隙間における、一組のエッチングストップ層の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図8】 本発明の一実施形態による、デバイススタックを分離するための誘電体構造の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図9】 本発明の一実施形態による、ソース／ドレイン構造の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図10】 本発明の一実施形態による、基礎をなす基板層まで下方に貫通するソース／ドレイン構造のための電気接点の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図11】 本発明の一実施形態による、バックエンド層及びキャリア層の形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図12】 本発明の一実施形態による、最下部のエッチングストップ層を露出させるために除去された余分な基板材料を有する反転されたチップを示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図13】 本発明の一実施形態による、表側デバイスの中へのオーバーエッチングを防止するためにエッチングストップ層上で停止する、基板の中へのトレンチのエッチングを示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図14】 本発明の一実施形態による、トレンチにおける埋め込みパワーレールの形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図15】 本発明の一実施形態による、埋め込みパワーレールに接続するための裏側配電ネットワークの形成を示す、埋め込みパワーレールを有する集積チップの製造における段階の断面図である。
【図16】 本発明の一実施形態による、埋め込みパワーレールを有する集積チップを製造する方法のブロック／フロー図である。

代表図 図1本件の代表的な図

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