特許7925300IP Force 特許公報全文掲載

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高耐圧集積回路装置（ＨＶＩＣ）等の半導体装置

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかし、特許文献２に記載のように、高不純物濃度の深いｎ型拡散層を配置する方法では、高不純物濃度の深いｎ型拡散層を形成するための工程を追加する必要があるため、プロセスコストが増大する。

課題を解決するための手段[発明の詳細な説明]から抜粋

目的を達成するために、本発明の一態様は、（ａ）第１導電型の半導体基体と、（ｂ）半導体基体に設けられた第２導電型の第１ウェル領域と、（ｃ）第１ウェル領域に設けられるハイサイド回路の一部である少なくとも１つの第１導電型の第２ウェル領域と、（ｄ）第１ウェル領域の底部に設けられ、第１ウェル領域よりも高不純物濃度で第２導電型の埋込層と、（ｅ）第１ウェル領域の周囲に設けられる第２導電型の耐圧領域と、・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明によれば、外来ノイズに起因する寄生素子の動作を抑制することができ、破壊を防止することができる半導体装置を提供できる。

この特許の権利範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 第１半導体装置の平面図である。
【図2】 第１半導体装置の回路図である。
【図3】 第１半導体装置の断面図である。
【図4】 比較例に係る半導体装置の断面図である。
【図5】 第１半導体装置の他の断面図である。
【図6】 外来ノイズが入った際の電圧Ｖｂｓの時間変化を示すグラフである。
【図7】 外来ノイズが入った際の電流Ｉｓｕｂの時間変化を示すグラフである。
【図8】 第２半導体装置の断面図である。
【図9】 第３半導体装置の断面図である。
【図10】 第４半導体装置の平面図である。

代表図 図1本件の代表的な図

１０…半導体基体 １０ａ…半導体基板 １０ｂ…エピタキシャル成長層 １１，１２…ウェル領域 １３…埋込層 １４…耐圧領域 １５ａ，１５ｂ…ベース領域 １６ａ，１６ｂ，２２…ソース領域 １８ａ，１８ｂ，２０…ドレイン領域 １９ａ，１９ｂ…スリット領域 ２１，２３，２４～２６，２７ａ，２７ｂ，２８ａ，２８ｂ，２９ａ，２９ｂ…コンタクト領域 ３０…分離領域 ３１，３１ａ，３１ｂ，３２…引抜領域 ５０…ゲート電極 ５１…ソース電極（ＶＳ電極） ５２…ドレイン電極 ５３…ＶＢ電極 ５４ａ，５４ｂ…ソース電極 ５５ａ，５５ｂ…ゲート配線 ５６ａ，５６ｂ…ドレイン電極 ５７ａ，５７ｂ…ゲート電極 ７０～７４，７７，７８，７９，８０…寄生ｐｎｐトランジスタ ７５，７６…寄生ｎｐｎトランジスタ ８１，８２…コンタクト領域 １０１…ハイサイド回路 １０２…ローサイド回路 １０３…高耐圧分離構造 １０４ａ，１０４ｂ…レベルシフタ １０５…高電位領域 １０６…電源 １１１…ＶＢ端子 １１２…ＨＯ端子 １１３…ＶＳ端子 １１４，１１５…入力端子 １２１…ＶＣＣ端子 １２２…ＨＩＮ端子 １２３…ＧＮＤ端子 １２４，１２５…出力端子 Ｒ１，Ｒ２…レベルシフト抵抗

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