特許7927056IP Force 特許公報全文掲載

技術分野

概してデータ処理に関し、具体的には、データ処理システムにおける入力/出力(I/O)セキュリティ

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 一実施形態による、例示的なデータ処理システムのハイレベルブロック図を示す。
【図2】 一実施形態による、ホストブリッジ及びI/Oアダプタ(I/O Adapter:IOA)のより詳細なブロック図である。
【図3】 一実施形態による、プロセッサが暗号化セキュア実アドレス(secure Real Address:sRA)をリクエスタに提供する例示的なプロセスのハイレベル論理フローチャートである。
【図4】 一実施形態による、プロセッサがリクエスタのメモリアクセス要求をハンドリングする例示的なプロセスのハイレベル論理フローチャートである。
【図5A】 一実施形態による、セキュア実アドレスを取得するための実アドレスの暗号化、及び、元の実アドレスを取得するためのセキュア実アドレスの復号を示す。
【図5B】 一実施形態による、セキュア実アドレスを取得するための実アドレスの暗号化、及び、元の実アドレスを取得するためのセキュア実アドレスの復号を示す。
【図6】 一実施形態による、実アドレスの例示的なホストフィールドの内容を図示する。
【図7】 一実施形態による、実アドレスを暗号化して暗号化セキュア実アドレスを取得するための例示的なプロセスのハイレベルデータフロー図である。
【図8】 一実施形態による、鍵世代の使用をサポートするプロセッサのセキュリティロジックの部分を示す部分図である。
【図9】 一実施形態による、プロセッサが鍵世代を実装する例示的なプロセスのハイレベル論理フローチャートである。
【図10】 一実施形態による、暗号化セキュア実アドレスを生成するために利用され得る例示的なAESベース暗号化プロセスのデータフロー図である。

代表図 図1本件の代表的な図

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