特許 7930925出願番号 特願 2023-115138
半導体装置の製造方法
出願人 株式会社東芝（識別番号 3078）
2026年 特許公開件数ランキング 8位 1,303件（※）
2026年 特許取得件数ランキング 8位 1,066件（※）
出願人 東芝デバイス＆ストレージ株式会社（識別番号 317011920）
2026年 特許公開件数ランキング 26616位 282件（※）
2026年 特許取得件数ランキング 7930位 156件（※）
公報発行日 2026年10月6
公報URL https://ipforce.jp/patent-jp-P_B1-7930925 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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技術分野
半導体装置の製造方法
発明が解決しようとする課題[発明の詳細な説明]から抜粋
ゲートドレイン間電荷量のばらつきを低減できる半導体装置の製造方法を提供する。
課題を解決するための手段[発明の詳細な説明]から抜粋
実施形態によれば、半導体装置の製造方法は、第１面と、第１方向において前記第１面の反対側に位置する第２面とを有する半導体層の前記第１面から前記第１方向に延びる第１トレンチと、前記第１方向に直交する第２方向において前記第１トレンチに隣接する前記半導体層のメサ部と、を形成する工程と、前記第１トレンチ内に、絶縁部材を形成する工程と、前記絶縁部材に、ドライエッチングにより第２トレンチを形成する工程であ・・・ 続きを知財ポータルサイト IP Force にログインして見る
この特許の権利範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】
実施形態の半導体装置の模式断面図である。
【図2】
ゲート電極の第１角部の位置のばらつきに対するＱｇｄのばらつきの感度をシミュレーションした結果を示すグラフ図である。
【図3】
実施形態の半導体装置の製造方法を示す模式断面図である。
【図4】
実施形態の半導体装置の製造方法を示す模式断面図である。
【図5】
実施形態の半導体装置の製造方法を示す模式断面図である。
【図6】
実施形態の半導体装置の製造方法を示す模式断面図である。
【図7】
実施形態の半導体装置の製造方法を示す模式断面図である。
【図8】
実施形態の半導体装置の製造方法を示す模式断面図である。
【図9】
実施形態の半導体装置の製造方法を示す模式断面図である。
代表図 図1本件の代表的な図
１０…半導体層、１０Ａ…第１面、１０Ｂ…第２面、１１…第１半導体部、１２…第２半導体部、１３…第３半導体部、１４…第４半導体部、２１…第１電極、２２…第２電極、３０…ゲート電極、３１…第１側面部、３２…第２側面部、３３…底部、４０…絶縁部材、４１…第１絶縁部、４２…第２絶縁部、４３…第３絶縁部、４４…第４絶縁部、５０…導電部材、１００…トレンチ構造部、Ｃ１…第１角部、Ｃ２…第２角部、Ｃ３…第３角部、Ｃ４…第４角部、Ｌ１…第１直線、Ｌ２…第２直線、Ｌ３…第３直線、Ｌ４…第４直線、Ｔ１…第１トレンチ、Ｔ２…第２トレンチ、Ｔ２ａ…第１側壁、Ｔ２ｂ…第２側壁、Ｔ２ｃ…底壁
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