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公報発行日 2026年10月6
公報URL https://ipforce.jp/patent-jp-P_B1-7931282 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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本出願の実施例で提供される技術的解決策は、少なくとも以下の有益な効果を含む。
ニューラルネットワークに基づく量子誤り訂正復号アルゴリズムのハードウェア実装アーキテクチャを提供し、当該ハードウェアアーキテクチャは、プログラマブルなアーキテクチャであり、復号アルゴリズムを実現するためのコンピュータ命令は、命令記憶装置に予め記憶することができる。リアルタイム復号プロセスにおいて、制御ユニットは、コンピュータ命令を読み取り、当該コンピュータ命令に基づいて、ニューラルネットワーク処理ユニットを制御して、ニューラルネットワークモデルに基づいて量子回路のエラーシンドローム情報を復号して、最終的にエラー情報を得るようにする。のハードウェア復号アーキテクチャは、ニューラルネットワークモデルに基づく量子誤り訂正復号アルゴリズムを効率的に実行することができ、それによって、復号性能を確保するとともに、復号遅延を十分に低減することができる。さらに、のハードウェア復号アーキテクチャにおいて、ニューラルネットワーク処理ユニットの数と、ニューラルネットワーク処理ユニットに含まれる演算ユニットの数は、実際の需要に応じて設計及び拡張することができ、そのため、本出願で提供されるハードウェア復号アーキテクチャは、より良い拡張性と柔軟性を有する。
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