特許7932931IP Force 特許公報全文掲載

技術分野

並列処理システムに関し、より詳細には、本発明は、並列処理システム内の入力/出力(I/O)帯域幅およびノード間レイテンシ(node-to-node latency)を最適化すること

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 本発明の一実施形態による、ネットワーク・アーキテクチャを示す図である。
【図2】 本発明の一実施形態による、図1のサーバまたはクライアントあるいはその両方に関連し得る代表的なハードウェア環境を示す図である。
【図3】 本発明の一実施形態による、階層型データ・ストレージ・システムを示す図である。
【図4】 本発明の一実施形態による、個々のハードウェア・カードの例示的な3×3×3メッシュ・トポロジを示す図である。
【図5】 本発明の一実施形態による、例示的な12×12×3メッシュ・トポロジを示す図である。
【図6】 本発明の一実施形態による、ユニバーサル高帯域幅接続カード(universal high-bandwidth connectivity card)の例示的な実装を示す図である。
【図7】 本発明の一実施形態による、面のうちの1つを介して入力を受け取る例示的な3Dメッシュ・トポロジを示す図である。
【図8】 本発明の一実施形態による、3次元(3D)メッシュ・トポロジにおいてコンピューティング・ノードを構成するための方法を示す図である。
【図9】 本発明の一実施形態による、N×M×Zトポロジのメッシュ内に配置されたコンピューティング・ノードの集合体を有する計算デバイスを再構成するための方法を示す図である。

代表図 図1本件の代表的な図

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